JP2003077919A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
スループットとCMP用スラリーの使用量を低減する。 【解決手段】半導体基板1上に絶縁膜2+3を形成する
第1形成ステップと、絶縁膜2+3内に延びる配線溝6
を形成する第2形成ステップと、配線溝6の内面を覆
い、かつ絶縁膜2+3を覆うように第1導電膜4を形成
する第3形成ステップと、配線溝6を満たし、かつ第1
導電膜4を覆うように第2導電膜5を形成する第4形成
ステップとを具備し、第2導電膜5の途中まで、第2導
電膜5を、第1スラリーを用いてCMPにより除去する
第1研磨ステップと、第1導電膜4の表面が露出するま
で、記第2導電膜5を、第2スラリーを用いてCMPに
より除去する第2研磨ステップと、絶縁膜2+3の表面
が露出するまで、第1導電膜4と第2導電膜5を、第3
スラリーを用いてCMPにより除去する第3研磨ステッ
プとを具備する。
Description
導体装置の製造方法に関し、特に層間絶縁膜中の溝配線
とその形成方法に関する。
における単位時間あたりの処理(基板)枚数が、製品コ
ストに影響する。従って、製品コストを低減しようとす
る場合、このスループットを向上し、基板1枚あたりの
処理時間を短縮する必要がある。特に、化学機械研磨
(CMP)のプロセスにおいては、研磨に使用されるス
ラリーの消費量は、CMPの処理時間に比例する。その
ため、スループットの向上は、研磨用のスラリーのコス
トの削減にもつながる重要な課題である。
する。第1の従来技術について説明する。図5には、2
つのプラテン(パッド定盤)を備えたCMP装置におけ
るプロセスを示す。図5(a)は、CMPのプロセス前
の半導体装置111の状態を示す。図の半導体装置11
1は、基板101、層間絶縁膜102、ハードマスク1
03、バリア膜104、金属配線膜105を有する。基
板101は、半導体素子、配線などを形成するための基
板である。シリコンのような半導体基板そのものや、絶
縁膜が形成された半導体基板、素子や配線を内部に含む
絶縁膜で覆われた半導体基板等である。層間絶縁膜10
2は、炭化水素系のポリマーのような有機系の材料を用
いた絶縁膜である。二酸化シリコンのような無機系の絶
縁膜と違い、誘電率が低い。例えば2.0〜3.0の比
誘電率を有する。ハードマスク103は、二酸化シリコ
ンのような無機系の材料を用いた絶縁膜である。層間絶
縁膜102と異なり、誘電率が高い。例えば、4.2前
後の比誘電率を有する。配線溝を形成するフォトリソグ
ラフィーのプロセスにおいて、層間絶縁膜102を保護
するための膜である。また、化学機械研磨(CMP)法
を用いて、バリア膜104(後述)を研磨する際、スト
ッパーの機能を有する。バリア膜104は、金属薄膜で
ある。プロセス中に、層間絶縁膜102が、プラズマに
曝されるのを防ぐと共に、金属配線膜105が層間絶縁
膜102へ拡散するのを防止する。例えば、窒化チタン
やタンタルなどである。金属配線膜105は、抵抗率の
低い金属で形成される配線用の膜である。絶縁膜中の配
線溝に形成され、ダマシン配線となる。例えば、銅であ
る。
おいて、基板101上に、層間絶縁膜102及びハード
マスク103が形成される。そして、フォトリソグラフ
ィーのプロセスにより、配線溝106が形成される。そ
の後、バリア膜104及び金属配線膜105が、積層成
膜され、半導体装置111が形成される。図5(b)に
おいて、半導体装置111は、CMP装置の第1プラテ
ン上にセッティングされる。そして、一次研磨用の低研
磨速度スラリーを用いて、バリア膜104をストッパー
とするCMPの一次研磨により、金属配線膜105が研
磨される。これにより、金属配線膜105の内、バリア
膜104より上側の膜が除去される。図5(c)におい
て、半導体装置111は、CMP装置の第2プラテン上
にセッティングされる。そして、二次研磨用のスラリー
を用いて、ハードマスク103をストッパーとするCM
Pのニ次研磨により、バリア膜104が研磨される。こ
れにより、バリア膜104及び金属配線膜105の内ハ
ードマスク103より上側の膜が除去される。
る上記の例では、膜厚の厚い金属配線膜105を除去す
るにあたり、一種類の低研磨速度(ただし高性能)の一
次研磨用スラリーを使用している。そのため、1ウエハ
ー当たりの金属配線膜105及びバリア膜104の処理
速度は、この一次研磨(金属配線膜105の研磨)に律
速される。すなわち、二次研磨(バリア膜104の研
磨)の時間に影響されない。例えば、600nm/mi
n.の研磨速度で、1.8μmの金属配線膜105を研
磨するには、3分を要する。一方、その後のバリア膜1
04の研磨時間は1分である。従って、一次研磨用スラ
リーの使用量は600cc/枚(200cc/min.
×3min.)であり、スループットは1時間当たり2
0枚となる(ただし、研磨時間のみの単純計算)。
図6には、3つのプラテンを備えたCMP装置における
プロセスを示す。図6(a)は、CMPのプロセス前の
半導体装置111の状態を示す。図の半導体装置111
は、基板101、層間絶縁膜102、ハードマスク10
3、バリア膜104、金属配線膜105を有する。各構
成は、第1の従来技術と同様であるので、その説明を省
略する。
おいて、基板101上に、層間絶縁膜102及びハード
マスク103が形成される。そして、フォトリソグラフ
ィーのプロセスにより、配線溝106が形成される。そ
の後、バリア膜104及び金属配線膜105が、積層成
膜され、半導体装置111が形成される。図6(b)に
おいて、半導体装置111は、CMP装置の第1プラテ
ン上にセッティングされる。そして、一次研磨用の低研
磨速度スラリーを用いて、CMPの一次研磨により、金
属配線膜105が研磨される。これにより、金属配線膜
105の途中までの膜が除去される。図6(c)におい
て、半導体装置111は、CMP装置の第2プラテン上
にセッティングされる。そして、図6(b)の場合と同
一の一次研磨用の低研磨速度スラリーを用いて、バリア
膜104をストッパーとするCMPの一次研磨により、
金属配線膜105が研磨される。これにより、金属配線
膜105の内、バリア膜104より上側の膜が除去され
る。図6(d)において、半導体装置111は、CMP
装置の第3プラテン上にセッティングされる。そして、
二次研磨用のスラリーを用いて、ハードマスク103を
ストッパーとするCMPのニ次研磨により、バリア膜1
04が研磨される。これにより、バリア膜104及び金
属配線膜105の内ハードマスク103より上側の膜が
除去される。
る上記の例では、膜厚の厚い金属配線膜105を除去す
るにあたり、一次研磨を2つのプラテンを用い、2つの
研磨工程に分割している。しかし、その際、一種類の低
研磨速度(ただし高性能)の一次研磨用スラリーを使用
しているため、1ウエハー当たりの処理速度は、この一
次研磨(金属配線膜105の研磨)に律速される。すな
わち、二次研磨(バリア膜104の研磨)の時間に影響
されない。例えば、600nm/min.の研磨速度
で、1.8μmの金属配線膜105を研磨するには、3
分/2=1.5分となる。一方、その後のバリア膜10
4の研磨時間は1分である。従って、一次研磨用スラリ
ーの使用量は600cc/枚(200cc/min.×
1.5min.×2)であり、スループットは1時間当
たり40枚となる(ただし、研磨時間のみの単純計
算)。
が低く、一次研磨用スラリーの使用量が高い。そのた
め、製造コストがかかるという欠点がある。
747号公報に、研磨用組成物及び研磨方法の発明が開
示されている。この発明は、銅配線を内部に含む半導体
装置の銅配線形成のための研磨方法である。この研磨方
法では、第1研磨は、バリア膜に達する直前で銅膜を僅
かに残し研磨を終える。次いで、第2及び第3研磨は、
残存した銅膜及びバリア膜を研磨する。その際、第2研
磨は、過酸化水素水を含む研磨用組成物を用い、除去す
べき銅膜を全て研磨して取り除く。次いで、第3研磨
は、過酸化水素水を含まない研磨用組成物を用い、除去
すべきバリア膜を全て研磨して取り除く。この発明は、
銅腐食の低減と、ディッシングの抑制を目的としてい
る。
導体集積回路装置の製造方法の発明が開示されている。
この発明は、以下の工程を含む半導体集積回路装置の製
造方法である。(a)半導体ウエハの第1の主面上の第
1の絶縁膜上又はその中に、第1の導電層パターンを形
成する工程、(b)前期第1の導電層パターンおよび前
記第1の絶縁膜上に、第1の溝及び前記第1の溝の底部
に形成され、前期第1の導電層パターンに連結された第
1のスルーホールを有する単一又は複数の膜からなる第
2の絶縁膜を形成する工程、(c)前記第2の絶縁膜の
上面を覆い、前記第1の溝及び前記スルーホールの内面
を埋め込むように第1の導電性バリア層を介して第1の
金属膜を形成する工程、(d)前記第1の溝の外部の前
記第1の金属膜を、前記第1の金属膜の前記第1の導電
性バリア層に対する選択比が5以上である第1の化学機
械研磨によって除去する工程、(e)前記(d)工程の
後、前記第2の絶縁膜上の前記第1の導電性バリア層の
上面に局所的の残存する前記第1の金属膜を、前記第1
の金属膜の前記第1の導電性バリア層に対する選択比が
前記第1の化学機械研磨よりも低い第2の化学機械研磨
によって除去する工程、(f)前記(e)工程の後、前
記第2の絶縁膜の上面に残存する前記第1の導電性バリ
ア層を、前記第1の導電性バリア層の前記第1の金属膜
に対する選択比が5以上である第三の化学機械研磨によ
って除去する工程。この発明は、化学研磨におけるディ
ッシングやエロージョンの発生の抑制を目的としてい
る。
体集積回路装置の製造方法の発明が開示されている。こ
の発明は、ダマシンプロセスによって配線を形成する半
導体集積回路装置の製造方法であって、(a)半導体基
板上に形成された層間絶縁膜に、配線が設けられる溝パ
ターンを形成する工程と、(b)前記層間絶縁膜の上層
にバリア膜及び金属膜を順次堆積する工程と、(c)前
記金属膜の表面を第1のスラリを用いた化学機械研磨法
によって研磨し、前記金属膜の堆積膜厚の70〜90%
を切削する工程と、(d)前記金属膜の表面及び前記バ
リア膜の露出した表面を第2のスラリを用いた化学機械
研磨法によって研磨し、前記溝パターンに前記金属膜を
埋め込む工程とを有する。この発明は、スループットを
低下させず、製造歩留まりを向上することを目的として
いる。
び研磨方法の発明が開示されている。この発明では、C
MPを用いた配線形成のプロセスにおいて、使用温度に
より研磨具合が変化するスラリーを使用する。そして、
第1の研磨を室温(高速)で行ない、第2の研磨を低温
(室温−10℃程度;低速)で行う。この発明は、ディ
シングを抑制し、高い研磨速度で信頼性の高い配線を形
成することを目的としている。
学機械研磨方法の発明が開示されている。この発明は、
被研磨物を提供するステップと、第1スラリーで前記被
研磨物の約90%を研磨除去するステップと、第2スラ
リーで残された前記被研磨物を研磨除去するステップと
を具備する。そして、前記第1スラリーがフュームド研
磨剤を含み、前記第2スラリーがコロイダルシリカ研磨
剤を含み、前記第1スラリーによる研磨除去ステップと
前記第二スラリーによる研磨除去ステップとでなる2段
階の研磨とも同一硬度のポリッシングパッド上で行な
う。この発明は、同一のポリッシングパッドを用い、研
磨速度を向上しつつ、半導体構造への損傷を抑制するこ
とを目的としている。
は、半導体装置の高精度な配線形成を維持しつつ、高い
スループットを得ることが可能な半導体装置の製造方法
を提供することである。
高精度な配線形成を維持しつつ、CMPに使用するスラ
リーの使用量を低減することが可能な半導体装置の製造
方法を提供することである。
造プロセスの律速段階を改善することとが可能な半導体
装置の製造方法を提供することにある。
減することが可能な半導体装置の製造方法を提供するこ
とにある。
形態]で使用される番号・符号を用いて、課題を解決す
るための手段を説明する。これらの番号・符号は、[特
許請求の範囲]の記載と[発明の実施の形態]との対応
関係を明らかにするために付加されたものである。ただ
し、それらの番号・符号を、[特許請求の範囲]に記載
されている発明の技術的範囲の解釈に用いてはならな
い。
明の半導体装置の製造方法は、半導体基板(1)上に絶
縁膜(2+3)を形成する第1形成ステップと、前記絶
縁膜(2+3)内に延びる配線溝(6)を形成する第2
形成ステップと、前記配線溝(6)の内面を覆い、かつ
前記絶縁膜(2+3)を覆うように第1導電膜(4)を
形成する第3形成ステップと、前記配線溝(6)を満た
し、かつ前記第1導電膜(4)を覆うように第2導電膜
(5)を形成する第4形成ステップとを具備する。そし
て、前記第2導電膜(5)の途中まで、前記第2導電膜
(5)を、第1スラリーを用いてCMPにより除去する
第1研磨ステップと、前記第1導電膜(4)の表面が露
出するまで、前記第2導電膜(5)を、第2スラリーを
用いてCMPにより除去する第2研磨ステップと、前記
絶縁膜(2+3)の表面が露出するまで、前記第1導電
膜(4)と前記第2導電膜(5)を、第3スラリーを用
いてCMPにより除去する第3研磨ステップとを具備す
る。
半導体基板(11)を、CMPを行なうプラテン(1
4)を含む第1プラテン部(21)に提供する提供ステ
ップを具備する。ここで、前記半導体基板(11)は、
絶縁膜(2+3)と、前記絶縁膜(2+3)内に延びる
配線溝(6)と、前記配線溝(6)の内面を覆い且つ前
記絶縁膜(2、3)を覆うような第1導電膜(4)と、
前記配線溝(6)を満たし且つ前記第1導電膜(4)を
覆うような第2導電膜(5)とを具備する。そして、前
記第2導電膜(5)の途中まで、前記第2導電膜(5)
を、第1スラリーを用いてCMPにより除去する第1研
磨ステップと、前記半導体基板(11)を、前記第1プ
ラテン部(21)からCMPを行なうプラテン(14)
を含む第2プラテン部(22)へ移動する第1移動ステ
ップと、前記第1導電膜(4)の表面が露出するまで、
前記第2導電膜(5)を、第2スラリーを用いてCMP
により除去する第2研磨ステップと、前記半導体基板
(11)を、前記第2プラテン部(22)からCMPを
行なうプラテン(14)を含む第3プラテン部(23)
に移動する第2移動ステップと、前記絶縁膜(2+3)
の表面が露出するまで、前記第1導電膜(4)と前記第
2導電膜(5)を、第3スラリーを用いてCMPにより
除去する第3研磨ステップとを具備する。
前記第1プラテン部(21)、前記第2プラテン部(2
2)及び前記第3プラテン部(23)が、同一装置(2
0)内に設置されている。
前記第1スラリーを用いてCMPにより前記第2導電膜
(5)を研磨する研磨速度が、前記第2スラリーを用い
てCMPにより前記第2導電膜(5)を研磨する研磨速
度よりも速い。
前記第2研磨ステップにかかる時間が、前記第1研磨ス
テップ及び前記第3研磨ステップにかかる時間よりも長
い。
前記第1研磨ステップが、前記第2導電膜(5)の20
0nm以上を残す。
前記第1スラリーを用いてCMPにより前記第2導電膜
(5)を研磨する研磨速度が、0.8μm/min.以
上である。
前記第2スラリーを用いてCMPにより前記第2導電膜
(5)を研磨する研磨速度が、0.8μm/min.未
満である。
前記第2スラリーが、前記第2導電膜(5)の前記第1
導電膜(4)に対する研磨の選択比が5以上である。
前記第3スラリーを用いてCMPにより前記第1導電膜
(4)を研磨する研磨速度が、0.1μm/min.以
下である。
前記第2導電体(5)が、銅を含む。
び半導体装置の製造方法の一実施の形態に関して、添付
図面を参照して説明する。本実施例において、一層分の
層間絶縁膜と配線溝を有する半導体装置を例に示して説
明する。しかし、本発明は、多層配線の構造を有する半
導体装置においても、各層の層間絶縁膜及び配線溝に対
して適用することが可能である。
法における一実施の形態を示す断面図である。図1
(a)から順番に、図1(d)まで半導体装置の製造工
程を示す。図に示す半導体装置11は、半導体装置の一
断面を取り出して示している。基板1、層間絶縁膜2、
ハードマスク3、バリア膜4、金属配線膜5、配線溝6
を有する。
化学機械研磨(CMP)方法が、従来の技術と異なる。
まず、金属配線膜5を研磨しバリア膜4を露出させる工
程(一次研磨)において、高研磨速度スラリーで金属配
線膜5を途中まで高速かつ短時間で研磨する。続いて、
低研磨速度スラリーで金属配線膜5の残りを低速かつ精
密に研磨し、バリア膜4を露出させる。次に、二次研磨
用スラリーでバリア膜4を研磨する。このように、配線
形成時の金属膜の除去を3段階(一次研磨2段階+二次
研磨1段階)で行なう新規なプロセスを導入することに
より、高精度な配線形成と高いスループットを両立する
ことができる。また、それに伴い、スラリー使用量が低
減され、製造コストを低減することが可能となる。
はバリア膜4が露出する終点付近が支配的である。一次
研磨用スラリーの性能は研磨速度とトレードオフの関係
にあり、高性能と高研磨速度の両立は困難である。よっ
て、加工精度を上げるためにはある程度以下の研磨速度
でCMPを行なわなければならず、特に厚膜になるほど
スループットの低下が深刻となる。以上のような理由か
ら、一次研磨を二段階に分け、それぞれに適したスラリ
ーを用いることにより上記効果が得られる。
素子、配線などを形成するための基板である。シリコン
のような半導体基板や、二酸化シリコンや窒化シリコン
のような無機系の絶縁膜を形成された半導体基板でも良
い。あるいは、複数の配線構造や素子が埋め込まれた絶
縁膜の多層構造を有する半導体基板でも良い。
に、CVD法やスピンコート法などで形成された絶縁膜
である。有機系の材料を用い、配線間や配線と素子、素
子間を絶縁する。二酸化シリコン(比誘電率4.2)に
代表される無機系の絶縁膜や、配線の寄生容量を低減す
るための有機ポリマー系の低誘電率(比誘電率2.0〜
3.0)を用いた絶縁膜である。本実施例においては、
末端が多環芳香族により修飾されたポリフェニレン(比
誘電率2.7、例えば、ダウケミカル社製、SiLK
(商品名))を用い膜厚は、300nmとする。
縁膜2上に、CVD法やスピンコート法などで形成され
た絶縁膜である(ただし、層間絶縁膜2に無機系の絶縁
膜を用いた場合には、ハードマスク3は不必要であ
る)。配線溝6を形成するフォトリソグラフィーのプロ
セスにおいて、層間絶縁膜2を保護する。また、CMP
を用いて、バリア膜4(後述)を研磨する際、研磨のス
トッパーの機能を有する。二酸化シリコンや窒化シリコ
ンのような無機系の材料を用いる。また、有機物、有機
基、水素、水酸基等を不純物としてドープした二酸化シ
リコンでも良い。比誘電率は、二酸化シリコンで、4.
2程度、不純物ドープの二酸化シリコンで、3.0前後
である。本実施例では、二酸化シリコンを用い、膜厚
は、100nmとする。
の金属配線を形成する溝である。ハードマスク3を貫通
し、層間絶縁膜2内に延びるように、フォトリソグラフ
ィーの技術を用いて形成される。また、配線溝6の幅
は、0.1〜20μmである。本実施例では、0.2μ
mである。深さは、金属配線膜5の成膜直後で、およそ
400nmである。最終段階では、深さ400nm×幅
0.2μmの配線断面となる。
マスク3上及び配線溝6の壁面(内面)に、スパッタ法
や蒸着法、CVD法などにより形成された金属薄膜であ
る。ダマシン配線形成のプロセス中に、層間絶縁膜2
が、プラズマ等に曝されるのを防止する。また、金属配
線膜5が層間絶縁膜2へ拡散するのを防止する。高融点
金属あるいはその窒化物である。例えば、タンタルや窒
化タンタル、窒化チタン、それらの積層膜などである。
本実施例では、窒化タンタルを用い、膜厚は、30nm
とする。CMPにおいては、二次研磨用スラリーにより
研磨される。
溝6を満たし、且つ、バリア膜4を覆うように、スパッ
タ法や蒸着法、メッキ法などにより形成された金属膜で
ある。最終的には、配線溝6中に形成された部分が、ダ
マシン配線となる。配線用に、抵抗率の低い金属で形成
される。例えば、銅、アルミニウム、タングステンなど
である。本実施例では、銅を用いる。膜厚は、配線溝形
成前の成膜直後は、配線溝6(ハードマスク3+層間絶
縁膜2)分の400nm+配線の上方の1800nm=
2200nmである。CMPにおいては、高研磨速度ス
ラリー(一次研磨用)により、膜の途中まで研磨され、
残りを低研磨速度スラリー(二次研磨用)により研磨さ
れる。
MP)について説明する。図2は、CMPを行なうCM
P装置のパッド定盤14(プラテン)及びその周辺の構
成を示す断面図である。一種類のCMP研磨について、
図2の構成を有するパッド定盤14及びその周辺機器が
1組用意される。基板11、ポリッシングヘッド部1
2、ポリッシングパッド13、パッド定盤14、スラリ
ー供給機構15、スラリー16を具備する。
体装置11(基板1+層間絶縁膜2+ハードマスク3+
バリア膜4+金属配線膜5)である。CMPを行なう研
磨面を、ポリッシングパッド13側へ向け、反対側をポ
リッシングヘッド部12で保持する。ポリッシングヘッ
ド部12は、半導体装置11を保持しつつ、半導体装置
11をポリッシングパッド13へ均一の圧力で押し付け
る。また、加工の均一性を得るために、ポリッシングヘ
ッド部12は回転する他、揺動運動を行なう場合もあ
る。ポリッシングパッド13は、パッド定盤14の上部
に取り付けられ、後述のスラリー16を保持しつつ、半
導体装置11を研磨する。典型的には、発泡ポリウレタ
ン製のパッドである。、パッド定盤14は、温度による
変形を極力避けるために水冷により温度制御される。そ
して、剛性が強く、線膨張係数が小さい材料が用いられ
る。例えばアルミナセラミックスである。スラリー供給
機構15は、スラリーの砥粒が乾燥したり、溶媒中で凝
集しないようにすると共に、所望の供給速度を維持でき
るような機構を有する。また、溶媒の濃度も維持できる
ような機構を有する。スラリー16は、金属配線膜5、
バリア膜4、ハードマスク3を化学的及び/又は機械的
に研磨、除去するための砥粒を有する化学溶液である。
金属配線膜5やバリア膜4のような導電膜のCMPにつ
いては、アルミナあるいは酸化マンガンのような砥粒を
有するスラリーが用いられる。ただし、金属配線膜5と
バリア膜4とに同一のスラリーを用いる必要は無い。ま
た、CMPで研磨・除去可能であれば、これらに限られ
るものでは無く、他のスラリー(例えば、他の砥粒や、
砥粒を含まないスラリー)でも良い。
図2で説明したCMP装置に限定されるものでは無い。
従来の技術において用いられる他の装置を用いることも
可能である。
ついて説明する。図3は、CMP装置20の概略図であ
る。CMP装置20は、第1プラテン部21、第2プラ
テン部22及び第3プラテン部23を有する。第1プラ
テン部21〜第3プラテン部23は、図2で示すCMP
装置であり、図2で説明した動作を実行する。1装置に
ついて、一種類のCMPを行なう。半導体装置製造プロ
セスにおいて、第1プラテン部21は、前工程から図示
しない搬送機構を介して、半導体装置(素子や配線等が
施された半導体基板)を受け取る。そして、第1のCM
Pのプロセスを行なう。続いて、第2プラテン部22
は、図示しない搬送機構を介して、半導体装置を受け取
る。そして、第2のCMPのプロセスを行なう。続いて
更に、第3プラテン部23は、図示しない搬送機構を介
して、半導体装置を受け取る。そして、第3のCMPの
プロセスを行なう。3つのCMPのプロセスを終了した
後、半導体装置は、図示しない搬送機構により後工程へ
送られる。
磨速度スラリーを用いた一次研磨を行ない、第2プラテ
ン部22は、低研磨速度スラリーを用いた一次研磨を行
ない、第3プラテン部23は、二次研磨用スラリーを用
いた二次研磨を行なう。
について、図面を参照して説明する。図1(a)におい
て、基板1上に、層間絶縁膜2をスピンコート法により
成膜する。続いて、層間絶縁膜2上に、ハードマスク3
をプラズマCVD法により成膜する。そして、フォトリ
ソグラフィーのプロセスにより、ハードマスク3を貫通
して層間絶縁膜2へ延びる配線溝6を形成する。その
際、ハードマスク3が、エッチングの損傷から層間絶縁
膜2を防ぐ。その後、スパッタ法により、バリア膜4を
配線溝6の内面を覆いかつハードマスク3上に成膜す
る。そして、スパッタ法により、金属配線膜5を配線溝
6を満たし、かつ、バリア膜4を覆うように成膜し、半
導体装置11(素子や配線等が施された半導体基板)が
形成される。
体装置11は、図3における第1プラテン部21に搬送
され、第1プラテン部21の第1プラテン上にセッティ
ングされる。そして、高研磨速度スラリーを用いた、金
属配線膜5のCMPの最初の一次研磨が行なわれる。こ
れにより、図1(b)に示すように、金属配線膜105
の途中までの膜が除去される。
磨の条件を以下に記す。 半導体装置11を押し付ける圧力:4psi、 ポリッシングヘッド部12の回転数:80rpm ポリッシングパッド13(パッド定盤14):80rpm スラリー供給機構15からのスラリ流量:200cc/min. 高研磨速度スラリーの組成:コロイダルシリカ砥粒 5wt% グリシン 2wt% BTA 0.005wt% H2O2 4wt% 研磨速度 800〜2000nm/min. スタティックエッチレート 20n./min.
μm(1800nm)の場合、研磨速度を1600nm
/min.とすると、1分間で1.60μm(研磨され
る膜厚の約90%)の研磨が可能である。すなわち、短
時間に高速に研磨を行うことが出来る。
磨をしても良い部分を、高速で研磨する。スループット
の向上を考慮すると、研磨される膜厚の80%以上を研
磨することが好ましい。より好ましくは90%以上であ
る。その一方で、配線形成の信頼性の面から、粗い研磨
をする範囲として、200nm以上の膜厚を残すまで研
磨することがより好ましい。
性の面から研磨速度は約800nm/min.未満(後
述)である。従って、高研磨速度の効果を得るために
は、研磨速度は、800nm/min.以上である必要
がある。研磨速度の上限は、研磨速度の増加による表面
の荒れ状況や、CMP装置20の対応能力などに応じて
決定される。実用上は、1500〜2000nm/mi
n.程度である。
た半導体装置11は、図3における第2プラテン部22
に搬送され、第2プラテン部22の第2プラテン上にセ
ッティングされる。そして、バリア膜4をストッパーと
し、低研磨速度スラリーを用いた、金属配線膜5のCM
Pの最後の一次研磨が行なわれる。これにより、図1
(c)に示すように、金属配線膜105の内、バリア膜
104より上側の膜が除去される。そして、バリア膜4
の表面が露出する。
磨の条件を以下に記す。 半導体装置11を押し付ける圧力:4psi、 ポリッシングヘッド部12の回転数:80rpm ポリッシングパッド13(パッド定盤14):80rpm スラリー供給機構15からのスラリ流量:200cc/min. 低研磨速度スラリーの組成:コロイダルシリカ砥粒 5wt% グリシン 1wt% BTA 0.02wt% H2O2 4wt% 研磨速度 100〜600nm/min. スタティックエッチレート 2nm/min.
研磨される膜厚が、0.20μm(200nm)の場
合、研磨速度を200nm/min.とすると、1分間
で0.2μmの研磨が可能である。すなわち、1分間で
金属配線膜5を完全に除去することが出来る。
間に低速で高精度の研磨を行なう。ここでは、研磨の仕
上げの精度に関わるため、遅い研磨速度である800n
m/min.未満が望ましい。より好ましくは、600
nm/min.以下である。研磨速度の下限は、スルー
プットとの関係から、100nm/min.程度であ
る。
た半導体装置11は、図3における第3プラテン部23
に搬送され、第3プラテン部23の第3プラテン上にセ
ッティングされる。そして、ハードマスク3をストッパ
ーとした、二次研磨用スラリーを用いた、バリア膜4の
CMPの2次研磨が行なわれる。これにより、図1
(d)に示すように、バリア膜4及び配線溝6中の金属
配線膜5の内、ハードマスク3より上側の膜が除去され
る。そして、ハードマスク3の表面が露出する。
件を以下に記す。 半導体装置11を押し付ける圧力:4psi、 ポリッシングヘッド部12の回転数:80rpm ポリッシングパッド13(パッド定盤14):80rpm スラリー供給機構15からのスラリ流量:200cc/min. 二次研磨用スラリーの組成:ヒュームドシリカ砥粒 5wt% クエン酸 0.03wt% BTA 0.005wt% H2O2 4wt% 研磨速度 20〜100nm/min. スタティックエッチレート 1nm/min.
り、バリア膜4だけとなっている場合、バリア膜の膜厚
が、30nmの場合、研磨速度を30nm/min.と
すると、1分間で30nmの研磨が可能である。すなわ
ち、1分間でバリア膜4を完全に除去することが出来
る。
磨スラリーは、高性能のスラリーである。高性能のスラ
リーとは、研磨される膜と研磨のストッパーとなる膜と
の研磨の選択比が高い、スタティックエッチレートが低
い、エロージョンやディッシングが起こり難い、などの
特性を有するスラリーである。研磨の終点を正確に制御
するためには、研磨される膜と研磨のストッパーとなる
膜との研磨の選択比は、5以上あることが望ましい。よ
り好ましくは10以上である。
分づつで終了できるので、全プロセス時間は3分間(一
次研磨2分(最初の一次研磨1分+最後の一次研磨1
分)+二次研磨1分)となる。従って、一次研磨用スラ
リーの使用量は400cc/枚(200cc/min.
×1.0min.×2)であり、従来の技術の2/3と
なる。すなわち、スラリー使用量が大幅に低減し、製造
コストの削減につながる。
(ただし、研磨時間のみの単純計算)となり、従来の技
術の3/2倍となる。すなわち、1枚あたりの製造時間
が短縮され、製造にかかる固定費の削減や、製造納期の
短縮につながる。
それぞれ1分づつで行なっているが、待機時間(半導体
装置を受け取ってから処理を開始するまでの時間)や研
磨速度の調整により、プロセスの時間を短くしたり、長
くしたりすることが可能である。
は、下層で膜厚が薄く、上層で膜厚が厚い構造である。
その膜厚は、およそ500〜3000nmの間で変わ
る。しかし、最初の一次研磨と最後の一次研磨の研磨速
度は、それぞれ、800〜2000nm/min.及び
100〜600nm/min.で調整可能である。従っ
て、各層における各研磨時間は、概ね1.0〜1.5分
以内に全て収めることが可能である。
して、およそ20〜60nmの間で変わる。しかし、二
次研磨の研磨速度は、20〜100nm/min.で調
整可能である。従って、各層における研磨時間は、1分
以内に全て収めることが可能である。
導体装置11は、図示しない搬送機構により後工程(例
えば、配線溝6を層間絶縁膜で覆うプロセスや、CMP
でハードマスク3を研磨するプロセスなど)へ送られ
る。
て更に説明する。図4は、第1プラテン部21〜第3プ
ラテン部23の半導体装置(11)の処理スケジュール
の概略図を示す。tは時刻を示し、図中左から右へ時刻
の経過を示す。また、ハンチングを施した矩形は、CM
Pプロセスを行なっていることを示す。また、図中、第
1プラテン部21はCMP21で、第2プラテン部22
はCMP22で、第3プラテン部23はCMP23で示
す。更に、図中の、、は、処理する半導体装置
(11)の番号を示す。
工程より時刻t11に受け取り、CMPプロセス(最初
の一次研磨)を行ない、時刻t12に終了する。そし
て、時刻t13に、半導体装置を第2プラテン部22
へ搬送する。第2プラテン部22は、半導体装置を第
1プラテン部21より時刻t21に受け取り、CMPプ
ロセス(最後の一次研磨)を行ない、時刻t22に終了
する。そして、直ちに半導体装置を第3プラテン部2
3へ搬送する。第3プラテン部23は、半導体装置を
第2プラテン部22より時刻t31に受け取り、CMP
プロセス(二次研磨)を行ない、時刻t32に終了す
る。そして、直ちに半導体装置を後工程へ搬送する。
の処理を終了した後、半導体装置の処理を行ない、
更に半導体装置の処理を行う。他のプラテン部も同様
である。このように、各プラテン部は、ベルトコンベア
方式で、流れ作業的に、次々に半導体装置の処理を行
う。
る、一次研磨のプロセス及び二次研磨のプロセスにおい
て、金属膜の研磨を良好に終了するためには、最後の一
次研磨終了後に直ちに二次研磨に取りかかることが望ま
しい。従って、最後の一次研磨にかかる時間が、二次研
磨にかかる時間より長くなるようにすれば、その条件を
満足することが出来る。加えて、スループットの関係か
ら、最初の一次研磨時間は、最後の一次研磨時間よりも
短い方が好ましい。そのためには、金属配線膜5やバリ
ア膜4の研磨条件(既述の各研磨の条件)を微調整する
ことで、対応することが可能である。
ン部の研磨の処理時間が概ね等しい場合には、連続的に
滞り無く半導体装置を処理することが出来る。すなわ
ち、プロセス上の待ち時間が無くなるので、スループッ
トの向上を図ることが出来る。
一次次研磨からニ次研磨まで、連続的なCMPのプロセ
スで行なわれる。すなわち、プラズマエッチングのよう
な他のプロセスを用いないため、製造工程がスムーズに
流れる。従って、CMPプロセスは1つ増えるものの、
タクトタイムの増加はほとんど無く、スループットの低
下がほとんど無いため、低コストで、最小加工寸法の微
細化に伴う素子の多層化に有用な技術を得ることが出来
る。
線を維持しつつ、高いスループットと少ないCMP用ス
ラリーの使用量とすることができ、それに伴い製造コス
トを低減することが可能となる。
の形態における半導体装置の製造工程を示す断面図であ
る。
CMP装置を示す概略図である。
CMP装置を示す概略図である。
各プラテン部を処理スケジュールを示すフロー図であ
る。
の製造工程を示す断面図である。
装置の製造工程を示す断面図である。
Claims (11)
- 【請求項1】半導体基板上に絶縁膜を形成する第1形成
ステップと、 前記絶縁膜内に延びる配線溝を形成する第2形成ステッ
プと、 前記配線溝の内面を覆い、かつ前記絶縁膜を覆うように
第1導電膜を形成する第3形成ステップと、 前記配線溝を満たし、かつ前記第1導電膜を覆うように
第2導電膜を形成する第4形成ステップと、 前記第2導電膜の途中まで、前記第2導電膜を、第1ス
ラリーを用いてCMPにより除去する第1研磨ステップ
と、 前記第1導電膜の表面が露出するまで、前記第2導電膜
を、第2スラリーを用いてCMPにより除去する第2研
磨ステップと、 前記絶縁膜の表面が露出するまで、前記第1導電膜と前
記第2導電膜を、第3スラリーを用いてCMPにより除
去する第3研磨ステップと、 を具備する半導体装置の製造方法。 - 【請求項2】半導体基板を、CMPを行なうプラテンを
含む第1プラテン部に提供する提供ステップと、 前記半導体基板は、 絶縁膜と、 前記絶縁膜内に延びる配線溝と、 前記配線溝の内面を覆い、且つ前記絶縁膜を覆うような
第1導電膜と、 前記配線溝を満たし、且つ前記第1導電膜を覆うような
第2導電膜とを具備し、 前記第2導電膜の途中まで、前記第2導電膜を、第1ス
ラリーを用いてCMPにより除去する第1研磨ステップ
と、 前記半導体基板を、前記第1プラテン部からCMPを行
なうプラテンを含む第2プラテン部へ移動する第1移動
ステップと、 前記第1導電膜の表面が露出するまで、前記第2導電膜
を、第2スラリーを用いてCMPにより除去する第2研
磨ステップと、 前記半導体基板を、前記第2プラテン部からCMPを行
なうプラテンを含む第3プラテン部に移動する第2移動
ステップと、 前記絶縁膜の表面が露出するまで、前記第1導電膜と前
記第2導電膜を、第3スラリーを用いてCMPにより除
去する第3研磨ステップと、 を具備する半導体装置の製造方法。 - 【請求項3】前記第1プラテン部、前記第2プラテン部
及び前記第3プラテン部は、同一装置内に設置されてい
る、 請求項2に記載の半導体装置の製造方法。 - 【請求項4】前記第1スラリーを用いてCMPにより前
記第2導電膜を研磨する研磨速度は、前記第2スラリー
を用いてCMPにより前記第2導電膜を研磨する研磨速
度よりも速い、 請求項1乃至3のいずれか一項に記載の半導体装置の製
造方法。 - 【請求項5】前記第2研磨ステップにかかる時間は、前
記第1研磨ステップ及び前記第3研磨ステップにかかる
時間よりも長い、 請求項1乃至4のいずれか一項に記載の半導体装置の製
造方法。 - 【請求項6】前記第1研磨ステップは、前記第2導電膜
の200nm以上を残す、 請求項1乃至5のいずれか一項に記載の半導体装置の製
造方法。 - 【請求項7】前記第1スラリーを用いてCMPにより前
記第2導電膜を研磨する研磨速度は、0.8μm/mi
n.以上である、 請求項1乃至6のいずれか一項に記載の半導体装置の製
造方法。 - 【請求項8】前記第2スラリーを用いてCMPにより前
記第2導電膜を研磨する研磨速度は、0.8μm/mi
n.未満である、 請求項1乃至7のいずれか一項に記載の半導体装置の製
造方法。 - 【請求項9】前記第2スラリーは、前記第2導電膜の前
記第1導電膜に対する研磨の選択比が5以上である、 請求項1乃至8のいずれか一項に記載の半導体装置の製
造方法。 - 【請求項10】前記第3スラリーを用いてCMPにより
前記第1導電膜を研磨する研磨速度は、0.1μm/m
in.以下である、 請求項1乃至9のいずれか一項に記載の半導体装置の製
造方法。 - 【請求項11】前記第2導電体は、銅を含む、 請求項1乃至10のいずれか一項に記載の半導体装置の
製造方法。
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