JP2003077919A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】半導体装置の高精度な配線を維持しつつ、高い
スループットとＣＭＰ用スラリーの使用量を低減する。 【解決手段】半導体基板１上に絶縁膜２＋３を形成する
第１形成ステップと、絶縁膜２＋３内に延びる配線溝６
を形成する第２形成ステップと、配線溝６の内面を覆
い、かつ絶縁膜２＋３を覆うように第１導電膜４を形成
する第３形成ステップと、配線溝６を満たし、かつ第１
導電膜４を覆うように第２導電膜５を形成する第４形成
ステップとを具備し、第２導電膜５の途中まで、第２導
電膜５を、第１スラリーを用いてＣＭＰにより除去する
第１研磨ステップと、第１導電膜４の表面が露出するま
で、記第２導電膜５を、第２スラリーを用いてＣＭＰに
より除去する第２研磨ステップと、絶縁膜２＋３の表面
が露出するまで、第１導電膜４と第２導電膜５を、第３
スラリーを用いてＣＭＰにより除去する第３研磨ステッ
プとを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関し、特に層間絶縁膜中の溝配線
とその形成方法に関する。

【０００２】

【従来の技術】半導体プロセスにおいては、各プロセス
における単位時間あたりの処理（基板）枚数が、製品コ
ストに影響する。従って、製品コストを低減しようとす
る場合、このスループットを向上し、基板１枚あたりの
処理時間を短縮する必要がある。特に、化学機械研磨
（ＣＭＰ）のプロセスにおいては、研磨に使用されるス
ラリーの消費量は、ＣＭＰの処理時間に比例する。その
ため、スループットの向上は、研磨用のスラリーのコス
トの削減にもつながる重要な課題である。

【０００３】従来の技術について、図面を参照して説明
する。第１の従来技術について説明する。図５には、２
つのプラテン（パッド定盤）を備えたＣＭＰ装置におけ
るプロセスを示す。図５（ａ）は、ＣＭＰのプロセス前
の半導体装置１１１の状態を示す。図の半導体装置１１
１は、基板１０１、層間絶縁膜１０２、ハードマスク１
０３、バリア膜１０４、金属配線膜１０５を有する。基
板１０１は、半導体素子、配線などを形成するための基
板である。シリコンのような半導体基板そのものや、絶
縁膜が形成された半導体基板、素子や配線を内部に含む
絶縁膜で覆われた半導体基板等である。層間絶縁膜１０
２は、炭化水素系のポリマーのような有機系の材料を用
いた絶縁膜である。二酸化シリコンのような無機系の絶
縁膜と違い、誘電率が低い。例えば２．０〜３．０の比
誘電率を有する。ハードマスク１０３は、二酸化シリコ
ンのような無機系の材料を用いた絶縁膜である。層間絶
縁膜１０２と異なり、誘電率が高い。例えば、４．２前
後の比誘電率を有する。配線溝を形成するフォトリソグ
ラフィーのプロセスにおいて、層間絶縁膜１０２を保護
するための膜である。また、化学機械研磨（ＣＭＰ）法
を用いて、バリア膜１０４（後述）を研磨する際、スト
ッパーの機能を有する。バリア膜１０４は、金属薄膜で
ある。プロセス中に、層間絶縁膜１０２が、プラズマに
曝されるのを防ぐと共に、金属配線膜１０５が層間絶縁
膜１０２へ拡散するのを防止する。例えば、窒化チタン
やタンタルなどである。金属配線膜１０５は、抵抗率の
低い金属で形成される配線用の膜である。絶縁膜中の配
線溝に形成され、ダマシン配線となる。例えば、銅であ
る。

【０００４】次に、製造工程を説明する。図５（ａ）に
おいて、基板１０１上に、層間絶縁膜１０２及びハード
マスク１０３が形成される。そして、フォトリソグラフ
ィーのプロセスにより、配線溝１０６が形成される。そ
の後、バリア膜１０４及び金属配線膜１０５が、積層成
膜され、半導体装置１１１が形成される。図５（ｂ）に
おいて、半導体装置１１１は、ＣＭＰ装置の第１プラテ
ン上にセッティングされる。そして、一次研磨用の低研
磨速度スラリーを用いて、バリア膜１０４をストッパー
とするＣＭＰの一次研磨により、金属配線膜１０５が研
磨される。これにより、金属配線膜１０５の内、バリア
膜１０４より上側の膜が除去される。図５（ｃ）におい
て、半導体装置１１１は、ＣＭＰ装置の第２プラテン上
にセッティングされる。そして、二次研磨用のスラリー
を用いて、ハードマスク１０３をストッパーとするＣＭ
Ｐのニ次研磨により、バリア膜１０４が研磨される。こ
れにより、バリア膜１０４及び金属配線膜１０５の内ハ
ードマスク１０３より上側の膜が除去される。

【０００５】２つのプラテンを備えたＣＭＰ装置を用い
る上記の例では、膜厚の厚い金属配線膜１０５を除去す
るにあたり、一種類の低研磨速度（ただし高性能）の一
次研磨用スラリーを使用している。そのため、１ウエハ
ー当たりの金属配線膜１０５及びバリア膜１０４の処理
速度は、この一次研磨（金属配線膜１０５の研磨）に律
速される。すなわち、二次研磨（バリア膜１０４の研
磨）の時間に影響されない。例えば、６００ｎｍ／ｍｉ
ｎ．の研磨速度で、１．８μｍの金属配線膜１０５を研
磨するには、３分を要する。一方、その後のバリア膜１
０４の研磨時間は１分である。従って、一次研磨用スラ
リーの使用量は６００ｃｃ／枚（２００ｃｃ／ｍｉｎ．
×３ｍｉｎ．）であり、スループットは１時間当たり２
０枚となる（ただし、研磨時間のみの単純計算）。

【０００６】次に、第２の従来技術について説明する。
図６には、３つのプラテンを備えたＣＭＰ装置における
プロセスを示す。図６（ａ）は、ＣＭＰのプロセス前の
半導体装置１１１の状態を示す。図の半導体装置１１１
は、基板１０１、層間絶縁膜１０２、ハードマスク１０
３、バリア膜１０４、金属配線膜１０５を有する。各構
成は、第１の従来技術と同様であるので、その説明を省
略する。

【０００７】次に、製造工程を説明する。図６（ａ）に
おいて、基板１０１上に、層間絶縁膜１０２及びハード
マスク１０３が形成される。そして、フォトリソグラフ
ィーのプロセスにより、配線溝１０６が形成される。そ
の後、バリア膜１０４及び金属配線膜１０５が、積層成
膜され、半導体装置１１１が形成される。図６（ｂ）に
おいて、半導体装置１１１は、ＣＭＰ装置の第１プラテ
ン上にセッティングされる。そして、一次研磨用の低研
磨速度スラリーを用いて、ＣＭＰの一次研磨により、金
属配線膜１０５が研磨される。これにより、金属配線膜
１０５の途中までの膜が除去される。図６（ｃ）におい
て、半導体装置１１１は、ＣＭＰ装置の第２プラテン上
にセッティングされる。そして、図６（ｂ）の場合と同
一の一次研磨用の低研磨速度スラリーを用いて、バリア
膜１０４をストッパーとするＣＭＰの一次研磨により、
金属配線膜１０５が研磨される。これにより、金属配線
膜１０５の内、バリア膜１０４より上側の膜が除去され
る。図６（ｄ）において、半導体装置１１１は、ＣＭＰ
装置の第３プラテン上にセッティングされる。そして、
二次研磨用のスラリーを用いて、ハードマスク１０３を
ストッパーとするＣＭＰのニ次研磨により、バリア膜１
０４が研磨される。これにより、バリア膜１０４及び金
属配線膜１０５の内ハードマスク１０３より上側の膜が
除去される。

【０００８】３つのプラテンを備えたＣＭＰ装置を用い
る上記の例では、膜厚の厚い金属配線膜１０５を除去す
るにあたり、一次研磨を２つのプラテンを用い、２つの
研磨工程に分割している。しかし、その際、一種類の低
研磨速度（ただし高性能）の一次研磨用スラリーを使用
しているため、１ウエハー当たりの処理速度は、この一
次研磨（金属配線膜１０５の研磨）に律速される。すな
わち、二次研磨（バリア膜１０４の研磨）の時間に影響
されない。例えば、６００ｎｍ／ｍｉｎ．の研磨速度
で、１．８μｍの金属配線膜１０５を研磨するには、３
分／２＝１．５分となる。一方、その後のバリア膜１０
４の研磨時間は１分である。従って、一次研磨用スラリ
ーの使用量は６００ｃｃ／枚（２００ｃｃ／ｍｉｎ．×
１．５ｍｉｎ．×２）であり、スループットは１時間当
たり４０枚となる（ただし、研磨時間のみの単純計
算）。

【０００９】上記２つの従来の技術では、スループット
が低く、一次研磨用スラリーの使用量が高い。そのた
め、製造コストがかかるという欠点がある。

【００１０】上記技術に関連して、特開２００１−８９
７４７号公報に、研磨用組成物及び研磨方法の発明が開
示されている。この発明は、銅配線を内部に含む半導体
装置の銅配線形成のための研磨方法である。この研磨方
法では、第１研磨は、バリア膜に達する直前で銅膜を僅
かに残し研磨を終える。次いで、第２及び第３研磨は、
残存した銅膜及びバリア膜を研磨する。その際、第２研
磨は、過酸化水素水を含む研磨用組成物を用い、除去す
べき銅膜を全て研磨して取り除く。次いで、第３研磨
は、過酸化水素水を含まない研磨用組成物を用い、除去
すべきバリア膜を全て研磨して取り除く。この発明は、
銅腐食の低減と、ディッシングの抑制を目的としてい
る。

【００１１】特開２０００−３１５６６６号公報に、半
導体集積回路装置の製造方法の発明が開示されている。
この発明は、以下の工程を含む半導体集積回路装置の製
造方法である。（ａ）半導体ウエハの第１の主面上の第
１の絶縁膜上又はその中に、第１の導電層パターンを形
成する工程、（ｂ）前期第１の導電層パターンおよび前
記第１の絶縁膜上に、第１の溝及び前記第１の溝の底部
に形成され、前期第１の導電層パターンに連結された第
１のスルーホールを有する単一又は複数の膜からなる第
２の絶縁膜を形成する工程、（ｃ）前記第２の絶縁膜の
上面を覆い、前記第１の溝及び前記スルーホールの内面
を埋め込むように第１の導電性バリア層を介して第１の
金属膜を形成する工程、（ｄ）前記第１の溝の外部の前
記第１の金属膜を、前記第１の金属膜の前記第１の導電
性バリア層に対する選択比が５以上である第１の化学機
械研磨によって除去する工程、（ｅ）前記（ｄ）工程の
後、前記第２の絶縁膜上の前記第１の導電性バリア層の
上面に局所的の残存する前記第１の金属膜を、前記第１
の金属膜の前記第１の導電性バリア層に対する選択比が
前記第１の化学機械研磨よりも低い第２の化学機械研磨
によって除去する工程、（ｆ）前記（ｅ）工程の後、前
記第２の絶縁膜の上面に残存する前記第１の導電性バリ
ア層を、前記第１の導電性バリア層の前記第１の金属膜
に対する選択比が５以上である第三の化学機械研磨によ
って除去する工程。この発明は、化学研磨におけるディ
ッシングやエロージョンの発生の抑制を目的としてい
る。

【００１２】特開２０００−１２５４３号公報に、半導
体集積回路装置の製造方法の発明が開示されている。こ
の発明は、ダマシンプロセスによって配線を形成する半
導体集積回路装置の製造方法であって、（ａ）半導体基
板上に形成された層間絶縁膜に、配線が設けられる溝パ
ターンを形成する工程と、（ｂ）前記層間絶縁膜の上層
にバリア膜及び金属膜を順次堆積する工程と、（ｃ）前
記金属膜の表面を第１のスラリを用いた化学機械研磨法
によって研磨し、前記金属膜の堆積膜厚の７０〜９０％
を切削する工程と、（ｄ）前記金属膜の表面及び前記バ
リア膜の露出した表面を第２のスラリを用いた化学機械
研磨法によって研磨し、前記溝パターンに前記金属膜を
埋め込む工程とを有する。この発明は、スループットを
低下させず、製造歩留まりを向上することを目的として
いる。

【００１３】特開平８−８３７８０号公報に、研磨剤及
び研磨方法の発明が開示されている。この発明では、Ｃ
ＭＰを用いた配線形成のプロセスにおいて、使用温度に
より研磨具合が変化するスラリーを使用する。そして、
第１の研磨を室温（高速）で行ない、第２の研磨を低温
（室温−１０℃程度；低速）で行う。この発明は、ディ
シングを抑制し、高い研磨速度で信頼性の高い配線を形
成することを目的としている。

【００１４】特許第３０９９００２号公報に、２段階化
学機械研磨方法の発明が開示されている。この発明は、
被研磨物を提供するステップと、第１スラリーで前記被
研磨物の約９０％を研磨除去するステップと、第２スラ
リーで残された前記被研磨物を研磨除去するステップと
を具備する。そして、前記第１スラリーがフュームド研
磨剤を含み、前記第２スラリーがコロイダルシリカ研磨
剤を含み、前記第１スラリーによる研磨除去ステップと
前記第二スラリーによる研磨除去ステップとでなる２段
階の研磨とも同一硬度のポリッシングパッド上で行な
う。この発明は、同一のポリッシングパッドを用い、研
磨速度を向上しつつ、半導体構造への損傷を抑制するこ
とを目的としている。

【００１５】

【発明が解決しようとする課題】従って、本発明の目的
は、半導体装置の高精度な配線形成を維持しつつ、高い
スループットを得ることが可能な半導体装置の製造方法
を提供することである。

【００１６】また、本発明の別の目的は、半導体装置の
高精度な配線形成を維持しつつ、ＣＭＰに使用するスラ
リーの使用量を低減することが可能な半導体装置の製造
方法を提供することである。

【００１７】本発明の更に別の目的は、半導体装置の製
造プロセスの律速段階を改善することとが可能な半導体
装置の製造方法を提供することにある。

【００１８】本発明の更に別の目的は、製造コストを低
減することが可能な半導体装置の製造方法を提供するこ
とにある。

【００１９】

【課題を解決するための手段】以下に、［発明の実施の
形態]で使用される番号・符号を用いて、課題を解決す
るための手段を説明する。これらの番号・符号は、［特
許請求の範囲］の記載と［発明の実施の形態］との対応
関係を明らかにするために付加されたものである。ただ
し、それらの番号・符号を、［特許請求の範囲］に記載
されている発明の技術的範囲の解釈に用いてはならな
い。

【００２０】従って、上記課題を解決するために、本発
明の半導体装置の製造方法は、半導体基板（１）上に絶
縁膜（２＋３）を形成する第１形成ステップと、前記絶
縁膜（２＋３）内に延びる配線溝（６）を形成する第２
形成ステップと、前記配線溝（６）の内面を覆い、かつ
前記絶縁膜（２＋３）を覆うように第１導電膜（４）を
形成する第３形成ステップと、前記配線溝（６）を満た
し、かつ前記第１導電膜（４）を覆うように第２導電膜
（５）を形成する第４形成ステップとを具備する。そし
て、前記第２導電膜（５）の途中まで、前記第２導電膜
（５）を、第１スラリーを用いてＣＭＰにより除去する
第１研磨ステップと、前記第１導電膜（４）の表面が露
出するまで、前記第２導電膜（５）を、第２スラリーを
用いてＣＭＰにより除去する第２研磨ステップと、前記
絶縁膜（２＋３）の表面が露出するまで、前記第１導電
膜（４）と前記第２導電膜（５）を、第３スラリーを用
いてＣＭＰにより除去する第３研磨ステップとを具備す
る。

【００２１】また、本発明の半導体装置の製造方法は、
半導体基板（１１）を、ＣＭＰを行なうプラテン（１
４）を含む第１プラテン部（２１）に提供する提供ステ
ップを具備する。ここで、前記半導体基板（１１）は、
絶縁膜（２＋３）と、前記絶縁膜（２＋３）内に延びる
配線溝（６）と、前記配線溝（６）の内面を覆い且つ前
記絶縁膜（２、３）を覆うような第１導電膜（４）と、
前記配線溝（６）を満たし且つ前記第１導電膜（４）を
覆うような第２導電膜（５）とを具備する。そして、前
記第２導電膜（５）の途中まで、前記第２導電膜（５）
を、第１スラリーを用いてＣＭＰにより除去する第１研
磨ステップと、前記半導体基板（１１）を、前記第１プ
ラテン部（２１）からＣＭＰを行なうプラテン（１４）
を含む第２プラテン部（２２）へ移動する第１移動ステ
ップと、前記第１導電膜（４）の表面が露出するまで、
前記第２導電膜（５）を、第２スラリーを用いてＣＭＰ
により除去する第２研磨ステップと、前記半導体基板
（１１）を、前記第２プラテン部（２２）からＣＭＰを
行なうプラテン（１４）を含む第３プラテン部（２３）
に移動する第２移動ステップと、前記絶縁膜（２＋３）
の表面が露出するまで、前記第１導電膜（４）と前記第
２導電膜（５）を、第３スラリーを用いてＣＭＰにより
除去する第３研磨ステップとを具備する。

【００２２】また、本発明の半導体装置の製造方法は、
前記第１プラテン部（２１）、前記第２プラテン部（２
２）及び前記第３プラテン部（２３）が、同一装置（２
０）内に設置されている。

【００２３】更に、本発明の半導体装置の製造方法は、
前記第１スラリーを用いてＣＭＰにより前記第２導電膜
（５）を研磨する研磨速度が、前記第２スラリーを用い
てＣＭＰにより前記第２導電膜（５）を研磨する研磨速
度よりも速い。

【００２４】更に、本発明の半導体装置の製造方法は、
前記第２研磨ステップにかかる時間が、前記第１研磨ス
テップ及び前記第３研磨ステップにかかる時間よりも長
い。

【００２５】更に、本発明の半導体装置の製造方法は、
前記第１研磨ステップが、前記第２導電膜（５）の２０
０ｎｍ以上を残す。

【００２６】更に、本発明の半導体装置の製造方法は、
前記第１スラリーを用いてＣＭＰにより前記第２導電膜
（５）を研磨する研磨速度が、０．８μｍ／ｍｉｎ．以
上である。

【００２７】更に、本発明の半導体装置の製造方法は、
前記第２スラリーを用いてＣＭＰにより前記第２導電膜
（５）を研磨する研磨速度が、０．８μｍ／ｍｉｎ．未
満である。

【００２８】更に、本発明の半導体装置の製造方法は、
前記第２スラリーが、前記第２導電膜（５）の前記第１
導電膜（４）に対する研磨の選択比が５以上である。

【００２９】更に、本発明の半導体装置の製造方法は、
前記第３スラリーを用いてＣＭＰにより前記第１導電膜
（４）を研磨する研磨速度が、０．１μｍ／ｍｉｎ．以
下である。

【００３０】更に、本発明の半導体装置の製造方法は、
前記第２導電体（５）が、銅を含む。

【００３１】

【発明の実施の形態】以下、本発明である半導体装置及
び半導体装置の製造方法の一実施の形態に関して、添付
図面を参照して説明する。本実施例において、一層分の
層間絶縁膜と配線溝を有する半導体装置を例に示して説
明する。しかし、本発明は、多層配線の構造を有する半
導体装置においても、各層の層間絶縁膜及び配線溝に対
して適用することが可能である。

【００３２】図１は、本発明である半導体装置の製造方
法における一実施の形態を示す断面図である。図１
（ａ）から順番に、図１（ｄ）まで半導体装置の製造工
程を示す。図に示す半導体装置１１は、半導体装置の一
断面を取り出して示している。基板１、層間絶縁膜２、
ハードマスク３、バリア膜４、金属配線膜５、配線溝６
を有する。

【００３３】本発明では、ダマシン配線の形成における
化学機械研磨（ＣＭＰ）方法が、従来の技術と異なる。
まず、金属配線膜５を研磨しバリア膜４を露出させる工
程（一次研磨）において、高研磨速度スラリーで金属配
線膜５を途中まで高速かつ短時間で研磨する。続いて、
低研磨速度スラリーで金属配線膜５の残りを低速かつ精
密に研磨し、バリア膜４を露出させる。次に、二次研磨
用スラリーでバリア膜４を研磨する。このように、配線
形成時の金属膜の除去を３段階（一次研磨２段階＋二次
研磨１段階）で行なう新規なプロセスを導入することに
より、高精度な配線形成と高いスループットを両立する
ことができる。また、それに伴い、スラリー使用量が低
減され、製造コストを低減することが可能となる。

【００３４】一次研磨によるダマシン配線形状への影響
はバリア膜４が露出する終点付近が支配的である。一次
研磨用スラリーの性能は研磨速度とトレードオフの関係
にあり、高性能と高研磨速度の両立は困難である。よっ
て、加工精度を上げるためにはある程度以下の研磨速度
でＣＭＰを行なわなければならず、特に厚膜になるほど
スループットの低下が深刻となる。以上のような理由か
ら、一次研磨を二段階に分け、それぞれに適したスラリ
ーを用いることにより上記効果が得られる。

【００３５】図１について説明する。基板１は、半導体
素子、配線などを形成するための基板である。シリコン
のような半導体基板や、二酸化シリコンや窒化シリコン
のような無機系の絶縁膜を形成された半導体基板でも良
い。あるいは、複数の配線構造や素子が埋め込まれた絶
縁膜の多層構造を有する半導体基板でも良い。

【００３６】絶縁膜としての層間絶縁膜２は、基板１上
に、ＣＶＤ法やスピンコート法などで形成された絶縁膜
である。有機系の材料を用い、配線間や配線と素子、素
子間を絶縁する。二酸化シリコン（比誘電率４．２）に
代表される無機系の絶縁膜や、配線の寄生容量を低減す
るための有機ポリマー系の低誘電率（比誘電率２．０〜
３．０）を用いた絶縁膜である。本実施例においては、
末端が多環芳香族により修飾されたポリフェニレン（比
誘電率２．７、例えば、ダウケミカル社製、ＳｉＬＫ
（商品名））を用い膜厚は、３００ｎｍとする。

【００３７】絶縁膜としてのハードマスク３は、層間絶
縁膜２上に、ＣＶＤ法やスピンコート法などで形成され
た絶縁膜である（ただし、層間絶縁膜２に無機系の絶縁
膜を用いた場合には、ハードマスク３は不必要であ
る）。配線溝６を形成するフォトリソグラフィーのプロ
セスにおいて、層間絶縁膜２を保護する。また、ＣＭＰ
を用いて、バリア膜４（後述）を研磨する際、研磨のス
トッパーの機能を有する。二酸化シリコンや窒化シリコ
ンのような無機系の材料を用いる。また、有機物、有機
基、水素、水酸基等を不純物としてドープした二酸化シ
リコンでも良い。比誘電率は、二酸化シリコンで、４．
２程度、不純物ドープの二酸化シリコンで、３．０前後
である。本実施例では、二酸化シリコンを用い、膜厚
は、１００ｎｍとする。

【００３８】配線溝６は、ダマシン配線を形成するため
の金属配線を形成する溝である。ハードマスク３を貫通
し、層間絶縁膜２内に延びるように、フォトリソグラフ
ィーの技術を用いて形成される。また、配線溝６の幅
は、０．１〜２０μｍである。本実施例では、０．２μ
ｍである。深さは、金属配線膜５の成膜直後で、およそ
４００ｎｍである。最終段階では、深さ４００ｎｍ×幅
０．２μｍの配線断面となる。

【００３９】第１導電膜としてのバリア膜４は、ハード
マスク３上及び配線溝６の壁面（内面）に、スパッタ法
や蒸着法、ＣＶＤ法などにより形成された金属薄膜であ
る。ダマシン配線形成のプロセス中に、層間絶縁膜２
が、プラズマ等に曝されるのを防止する。また、金属配
線膜５が層間絶縁膜２へ拡散するのを防止する。高融点
金属あるいはその窒化物である。例えば、タンタルや窒
化タンタル、窒化チタン、それらの積層膜などである。
本実施例では、窒化タンタルを用い、膜厚は、３０ｎｍ
とする。ＣＭＰにおいては、二次研磨用スラリーにより
研磨される。

【００４０】第２導電膜としての金属配線膜５は、配線
溝６を満たし、且つ、バリア膜４を覆うように、スパッ
タ法や蒸着法、メッキ法などにより形成された金属膜で
ある。最終的には、配線溝６中に形成された部分が、ダ
マシン配線となる。配線用に、抵抗率の低い金属で形成
される。例えば、銅、アルミニウム、タングステンなど
である。本実施例では、銅を用いる。膜厚は、配線溝形
成前の成膜直後は、配線溝６（ハードマスク３＋層間絶
縁膜２）分の４００ｎｍ＋配線の上方の１８００ｎｍ＝
２２００ｎｍである。ＣＭＰにおいては、高研磨速度ス
ラリー（一次研磨用）により、膜の途中まで研磨され、
残りを低研磨速度スラリー（二次研磨用）により研磨さ
れる。

【００４１】次に、図２を参照して、化学機械研磨（Ｃ
ＭＰ）について説明する。図２は、ＣＭＰを行なうＣＭ
Ｐ装置のパッド定盤１４（プラテン）及びその周辺の構
成を示す断面図である。一種類のＣＭＰ研磨について、
図２の構成を有するパッド定盤１４及びその周辺機器が
１組用意される。基板１１、ポリッシングヘッド部１
２、ポリッシングパッド１３、パッド定盤１４、スラリ
ー供給機構１５、スラリー１６を具備する。

【００４２】半導体装置１１は、図１（ａ）で示す半導
体装置１１（基板１＋層間絶縁膜２＋ハードマスク３＋
バリア膜４＋金属配線膜５）である。ＣＭＰを行なう研
磨面を、ポリッシングパッド１３側へ向け、反対側をポ
リッシングヘッド部１２で保持する。ポリッシングヘッ
ド部１２は、半導体装置１１を保持しつつ、半導体装置
１１をポリッシングパッド１３へ均一の圧力で押し付け
る。また、加工の均一性を得るために、ポリッシングヘ
ッド部１２は回転する他、揺動運動を行なう場合もあ
る。ポリッシングパッド１３は、パッド定盤１４の上部
に取り付けられ、後述のスラリー１６を保持しつつ、半
導体装置１１を研磨する。典型的には、発泡ポリウレタ
ン製のパッドである。、パッド定盤１４は、温度による
変形を極力避けるために水冷により温度制御される。そ
して、剛性が強く、線膨張係数が小さい材料が用いられ
る。例えばアルミナセラミックスである。スラリー供給
機構１５は、スラリーの砥粒が乾燥したり、溶媒中で凝
集しないようにすると共に、所望の供給速度を維持でき
るような機構を有する。また、溶媒の濃度も維持できる
ような機構を有する。スラリー１６は、金属配線膜５、
バリア膜４、ハードマスク３を化学的及び／又は機械的
に研磨、除去するための砥粒を有する化学溶液である。
金属配線膜５やバリア膜４のような導電膜のＣＭＰにつ
いては、アルミナあるいは酸化マンガンのような砥粒を
有するスラリーが用いられる。ただし、金属配線膜５と
バリア膜４とに同一のスラリーを用いる必要は無い。ま
た、ＣＭＰで研磨・除去可能であれば、これらに限られ
るものでは無く、他のスラリー（例えば、他の砥粒や、
砥粒を含まないスラリー）でも良い。

【００４３】なお、本発明で用いられるＣＭＰ装置は、
図２で説明したＣＭＰ装置に限定されるものでは無い。
従来の技術において用いられる他の装置を用いることも
可能である。

【００４４】次に、図３を参照して、ＣＭＰ装置２０に
ついて説明する。図３は、ＣＭＰ装置２０の概略図であ
る。ＣＭＰ装置２０は、第１プラテン部２１、第２プラ
テン部２２及び第３プラテン部２３を有する。第１プラ
テン部２１〜第３プラテン部２３は、図２で示すＣＭＰ
装置であり、図２で説明した動作を実行する。１装置に
ついて、一種類のＣＭＰを行なう。半導体装置製造プロ
セスにおいて、第１プラテン部２１は、前工程から図示
しない搬送機構を介して、半導体装置（素子や配線等が
施された半導体基板）を受け取る。そして、第１のＣＭ
Ｐのプロセスを行なう。続いて、第２プラテン部２２
は、図示しない搬送機構を介して、半導体装置を受け取
る。そして、第２のＣＭＰのプロセスを行なう。続いて
更に、第３プラテン部２３は、図示しない搬送機構を介
して、半導体装置を受け取る。そして、第３のＣＭＰの
プロセスを行なう。３つのＣＭＰのプロセスを終了した
後、半導体装置は、図示しない搬送機構により後工程へ
送られる。

【００４５】本発明では、第１プラテン部２１は、高研
磨速度スラリーを用いた一次研磨を行ない、第２プラテ
ン部２２は、低研磨速度スラリーを用いた一次研磨を行
ない、第３プラテン部２３は、二次研磨用スラリーを用
いた二次研磨を行なう。

【００４６】次に、本発明である半導体装置の製造方法
について、図面を参照して説明する。図１（ａ）におい
て、基板１上に、層間絶縁膜２をスピンコート法により
成膜する。続いて、層間絶縁膜２上に、ハードマスク３
をプラズマＣＶＤ法により成膜する。そして、フォトリ
ソグラフィーのプロセスにより、ハードマスク３を貫通
して層間絶縁膜２へ延びる配線溝６を形成する。その
際、ハードマスク３が、エッチングの損傷から層間絶縁
膜２を防ぐ。その後、スパッタ法により、バリア膜４を
配線溝６の内面を覆いかつハードマスク３上に成膜す
る。そして、スパッタ法により、金属配線膜５を配線溝
６を満たし、かつ、バリア膜４を覆うように成膜し、半
導体装置１１（素子や配線等が施された半導体基板）が
形成される。

【００４７】次に、図１（ａ）において形成された半導
体装置１１は、図３における第１プラテン部２１に搬送
され、第１プラテン部２１の第１プラテン上にセッティ
ングされる。そして、高研磨速度スラリーを用いた、金
属配線膜５のＣＭＰの最初の一次研磨が行なわれる。こ
れにより、図１（ｂ）に示すように、金属配線膜１０５
の途中までの膜が除去される。

【００４８】高研磨速度スラリーを用いた最初の一次研
磨の条件を以下に記す。 半導体装置１１を押し付ける圧力：４ｐｓｉ、 ポリッシングヘッド部１２の回転数：８０ｒｐｍ ポリッシングパッド１３（パッド定盤１４）：８０ｒｐｍ スラリー供給機構１５からのスラリ流量：２００ｃｃ／ｍｉｎ． 高研磨速度スラリーの組成：コロイダルシリカ砥粒 ５ｗｔ％ グリシン ２ｗｔ％ ＢＴＡ ０．００５ｗｔ％ Ｈ_２Ｏ_２ ４ｗｔ％ 研磨速度 ８００〜２０００ｎｍ／ｍｉｎ． スタティックエッチレート ２０ｎ．／ｍｉｎ．

【００４９】金属配線膜５の研磨される膜厚が、１．８
μｍ（１８００ｎｍ）の場合、研磨速度を１６００ｎｍ
／ｍｉｎ．とすると、１分間で１．６０μｍ（研磨され
る膜厚の約９０％）の研磨が可能である。すなわち、短
時間に高速に研磨を行うことが出来る。

【００５０】高研磨速度スラリーによる研磨は、粗い研
磨をしても良い部分を、高速で研磨する。スループット
の向上を考慮すると、研磨される膜厚の８０％以上を研
磨することが好ましい。より好ましくは９０％以上であ
る。その一方で、配線形成の信頼性の面から、粗い研磨
をする範囲として、２００ｎｍ以上の膜厚を残すまで研
磨することがより好ましい。

【００５１】低研磨速度スラリーでは、配線形成の信頼
性の面から研磨速度は約８００ｎｍ／ｍｉｎ．未満（後
述）である。従って、高研磨速度の効果を得るために
は、研磨速度は、８００ｎｍ／ｍｉｎ．以上である必要
がある。研磨速度の上限は、研磨速度の増加による表面
の荒れ状況や、ＣＭＰ装置２０の対応能力などに応じて
決定される。実用上は、１５００〜２０００ｎｍ／ｍｉ
ｎ．程度である。

【００５２】次に、図１（ｂ）においてＣＭＰ処理され
た半導体装置１１は、図３における第２プラテン部２２
に搬送され、第２プラテン部２２の第２プラテン上にセ
ッティングされる。そして、バリア膜４をストッパーと
し、低研磨速度スラリーを用いた、金属配線膜５のＣＭ
Ｐの最後の一次研磨が行なわれる。これにより、図１
（ｃ）に示すように、金属配線膜１０５の内、バリア膜
１０４より上側の膜が除去される。そして、バリア膜４
の表面が露出する。

【００５３】低研磨速度スラリーを用いた最後の一次研
磨の条件を以下に記す。 半導体装置１１を押し付ける圧力：４ｐｓｉ、 ポリッシングヘッド部１２の回転数：８０ｒｐｍ ポリッシングパッド１３（パッド定盤１４）：８０ｒｐｍ スラリー供給機構１５からのスラリ流量：２００ｃｃ／ｍｉｎ． 低研磨速度スラリーの組成：コロイダルシリカ砥粒 ５ｗｔ％ グリシン １ｗｔ％ ＢＴＡ ０．０２ｗｔ％ Ｈ_２Ｏ_２ ４ｗｔ％ 研磨速度 １００〜６００ｎｍ／ｍｉｎ． スタティックエッチレート ２ｎｍ／ｍｉｎ．

【００５４】最初の一次研磨後に残った金属配線膜５の
研磨される膜厚が、０．２０μｍ（２００ｎｍ）の場
合、研磨速度を２００ｎｍ／ｍｉｎ．とすると、１分間
で０．２μｍの研磨が可能である。すなわち、１分間で
金属配線膜５を完全に除去することが出来る。

【００５５】低研磨速度スラリーによる研磨では、短時
間に低速で高精度の研磨を行なう。ここでは、研磨の仕
上げの精度に関わるため、遅い研磨速度である８００ｎ
ｍ／ｍｉｎ．未満が望ましい。より好ましくは、６００
ｎｍ／ｍｉｎ．以下である。研磨速度の下限は、スルー
プットとの関係から、１００ｎｍ／ｍｉｎ．程度であ
る。

【００５６】次に、図１（ｃ）においてＣＭＰ処理され
た半導体装置１１は、図３における第３プラテン部２３
に搬送され、第３プラテン部２３の第３プラテン上にセ
ッティングされる。そして、ハードマスク３をストッパ
ーとした、二次研磨用スラリーを用いた、バリア膜４の
ＣＭＰの２次研磨が行なわれる。これにより、図１
（ｄ）に示すように、バリア膜４及び配線溝６中の金属
配線膜５の内、ハードマスク３より上側の膜が除去され
る。そして、ハードマスク３の表面が露出する。

【００５７】二次研磨用スラリーを用いた二次研磨の条
件を以下に記す。 半導体装置１１を押し付ける圧力：４ｐｓｉ、 ポリッシングヘッド部１２の回転数：８０ｒｐｍ ポリッシングパッド１３（パッド定盤１４）：８０ｒｐｍ スラリー供給機構１５からのスラリ流量：２００ｃｃ／ｍｉｎ． 二次研磨用スラリーの組成：ヒュームドシリカ砥粒 ５ｗｔ％ クエン酸 ０．０３ｗｔ％ ＢＴＡ ０．００５ｗｔ％ Ｈ_２Ｏ_２ ４ｗｔ％ 研磨速度 ２０〜１００ｎｍ／ｍｉｎ． スタティックエッチレート １ｎｍ／ｍｉｎ．

【００５８】最後の一次研磨後に金属配線膜５が無くな
り、バリア膜４だけとなっている場合、バリア膜の膜厚
が、３０ｎｍの場合、研磨速度を３０ｎｍ／ｍｉｎ．と
すると、１分間で３０ｎｍの研磨が可能である。すなわ
ち、１分間でバリア膜４を完全に除去することが出来
る。

【００５９】一次研磨の低研磨速度スラリーと、二次研
磨スラリーは、高性能のスラリーである。高性能のスラ
リーとは、研磨される膜と研磨のストッパーとなる膜と
の研磨の選択比が高い、スタティックエッチレートが低
い、エロージョンやディッシングが起こり難い、などの
特性を有するスラリーである。研磨の終点を正確に制御
するためには、研磨される膜と研磨のストッパーとなる
膜との研磨の選択比は、５以上あることが望ましい。よ
り好ましくは１０以上である。

【００６０】上記３つのＣＭＰプロセスは、それぞれ１
分づつで終了できるので、全プロセス時間は３分間（一
次研磨２分（最初の一次研磨１分＋最後の一次研磨１
分）＋二次研磨１分）となる。従って、一次研磨用スラ
リーの使用量は４００ｃｃ／枚（２００ｃｃ／ｍｉｎ．
×１．０ｍｉｎ．×２）であり、従来の技術の２／３と
なる。すなわち、スラリー使用量が大幅に低減し、製造
コストの削減につながる。

【００６１】また、スループットは１時間当たり６０枚
（ただし、研磨時間のみの単純計算）となり、従来の技
術の３／２倍となる。すなわち、１枚あたりの製造時間
が短縮され、製造にかかる固定費の削減や、製造納期の
短縮につながる。

【００６２】本実施例の上記３つのＣＭＰプロセスは、
それぞれ１分づつで行なっているが、待機時間（半導体
装置を受け取ってから処理を開始するまでの時間）や研
磨速度の調整により、プロセスの時間を短くしたり、長
くしたりすることが可能である。

【００６３】なお、金属配線膜５は、多層配線において
は、下層で膜厚が薄く、上層で膜厚が厚い構造である。
その膜厚は、およそ５００〜３０００ｎｍの間で変わ
る。しかし、最初の一次研磨と最後の一次研磨の研磨速
度は、それぞれ、８００〜２０００ｎｍ／ｍｉｎ．及び
１００〜６００ｎｍ／ｍｉｎ．で調整可能である。従っ
て、各層における各研磨時間は、概ね１．０〜１．５分
以内に全て収めることが可能である。

【００６４】また、バリア膜４も、金属配線膜５に対応
して、およそ２０〜６０ｎｍの間で変わる。しかし、二
次研磨の研磨速度は、２０〜１００ｎｍ／ｍｉｎ．で調
整可能である。従って、各層における研磨時間は、１分
以内に全て収めることが可能である。

【００６５】３つのＣＭＰのプロセスを終了した後、半
導体装置１１は、図示しない搬送機構により後工程（例
えば、配線溝６を層間絶縁膜で覆うプロセスや、ＣＭＰ
でハードマスク３を研磨するプロセスなど）へ送られ
る。

【００６６】ここで、図４を参照して、製造方法に関し
て更に説明する。図４は、第１プラテン部２１〜第３プ
ラテン部２３の半導体装置（１１）の処理スケジュール
の概略図を示す。ｔは時刻を示し、図中左から右へ時刻
の経過を示す。また、ハンチングを施した矩形は、ＣＭ
Ｐプロセスを行なっていることを示す。また、図中、第
１プラテン部２１はＣＭＰ２１で、第２プラテン部２２
はＣＭＰ２２で、第３プラテン部２３はＣＭＰ２３で示
す。更に、図中の、、は、処理する半導体装置
（１１）の番号を示す。

【００６７】第１プラテン部２１は、半導体装置を前
工程より時刻ｔ１１に受け取り、ＣＭＰプロセス（最初
の一次研磨）を行ない、時刻ｔ１２に終了する。そし
て、時刻ｔ１３に、半導体装置を第２プラテン部２２
へ搬送する。第２プラテン部２２は、半導体装置を第
１プラテン部２１より時刻ｔ２１に受け取り、ＣＭＰプ
ロセス（最後の一次研磨）を行ない、時刻ｔ２２に終了
する。そして、直ちに半導体装置を第３プラテン部２
３へ搬送する。第３プラテン部２３は、半導体装置を
第２プラテン部２２より時刻ｔ３１に受け取り、ＣＭＰ
プロセス（二次研磨）を行ない、時刻ｔ３２に終了す
る。そして、直ちに半導体装置を後工程へ搬送する。

【００６８】また、第１プラテン部２１は、半導体装置
の処理を終了した後、半導体装置の処理を行ない、
更に半導体装置の処理を行う。他のプラテン部も同様
である。このように、各プラテン部は、ベルトコンベア
方式で、流れ作業的に、次々に半導体装置の処理を行
う。

【００６９】上記ベルトコンベア方式の製造工程におけ
る、一次研磨のプロセス及び二次研磨のプロセスにおい
て、金属膜の研磨を良好に終了するためには、最後の一
次研磨終了後に直ちに二次研磨に取りかかることが望ま
しい。従って、最後の一次研磨にかかる時間が、二次研
磨にかかる時間より長くなるようにすれば、その条件を
満足することが出来る。加えて、スループットの関係か
ら、最初の一次研磨時間は、最後の一次研磨時間よりも
短い方が好ましい。そのためには、金属配線膜５やバリ
ア膜４の研磨条件（既述の各研磨の条件）を微調整する
ことで、対応することが可能である。

【００７０】また、ＣＭＰ装置２０において、各プラテ
ン部の研磨の処理時間が概ね等しい場合には、連続的に
滞り無く半導体装置を処理することが出来る。すなわ
ち、プロセス上の待ち時間が無くなるので、スループッ
トの向上を図ることが出来る。

【００７１】また、図１（ｂ）〜（ｄ）に示すように、
一次次研磨からニ次研磨まで、連続的なＣＭＰのプロセ
スで行なわれる。すなわち、プラズマエッチングのよう
な他のプロセスを用いないため、製造工程がスムーズに
流れる。従って、ＣＭＰプロセスは１つ増えるものの、
タクトタイムの増加はほとんど無く、スループットの低
下がほとんど無いため、低コストで、最小加工寸法の微
細化に伴う素子の多層化に有用な技術を得ることが出来
る。

【００７２】

【発明の効果】本発明により、半導体装置の高精度な配
線を維持しつつ、高いスループットと少ないＣＭＰ用ス
ラリーの使用量とすることができ、それに伴い製造コス
トを低減することが可能となる。

【図面の簡単な説明】

【図１】（ａ）〜（ｄ）本発明である半導体装置の実施
の形態における半導体装置の製造工程を示す断面図であ
る。

【図２】本発明である半導体装置の実施の形態に関わる
ＣＭＰ装置を示す概略図である。

【図３】本発明である半導体装置の実施の形態に関わる
ＣＭＰ装置を示す概略図である。

【図４】本発明である半導体装置の実施の形態に関わる
各プラテン部を処理スケジュールを示すフロー図であ
る。

【図５】（ａ）〜（ｃ）従来の技術における半導体装置
の製造工程を示す断面図である。

【図６】（ａ）〜（ｄ）他の従来の技術における半導体
装置の製造工程を示す断面図である。

【符号の説明】

１ 基板 ２ 層間絶縁膜 ３ ハードマスク ４ バリア膜 ５ 金属配線膜 ６ 配線溝 １１ 半導体基板 １２ ポリッシングヘッド部 １３ ポリッシングパッド １４ パッド定盤 １５ スラリー供給機構 １６ スラリー ２０ ＣＭＰ装置 ２１ 第１プラテン部 ２２ 第２プラテン部 ２３ 第３プラテン部 １０１ 基板 １０２ 層間絶縁膜 １０３ ハードマスク １０４ バリア膜 １０５ 金属配線膜 １０６ 配線溝 １１１ 半導体基板

フロントページの続き Ｆターム(参考） 5F033 HH08 HH11 HH19 HH21 HH32 HH33 MM01 MM12 MM13 PP06 PP15 PP19 PP27 QQ09 QQ28 QQ48 QQ49 QQ50 RR04 RR06 RR12 RR21 SS11 SS21 WW00 WW02 XX34

Claims (11)

【特許請求の範囲】
1. 【請求項１】半導体基板上に絶縁膜を形成する第１形成
   ステップと、 前記絶縁膜内に延びる配線溝を形成する第２形成ステッ
   プと、 前記配線溝の内面を覆い、かつ前記絶縁膜を覆うように
   第１導電膜を形成する第３形成ステップと、 前記配線溝を満たし、かつ前記第１導電膜を覆うように
   第２導電膜を形成する第４形成ステップと、 前記第２導電膜の途中まで、前記第２導電膜を、第１ス
   ラリーを用いてＣＭＰにより除去する第１研磨ステップ
   と、 前記第１導電膜の表面が露出するまで、前記第２導電膜
   を、第２スラリーを用いてＣＭＰにより除去する第２研
   磨ステップと、 前記絶縁膜の表面が露出するまで、前記第１導電膜と前
   記第２導電膜を、第３スラリーを用いてＣＭＰにより除
   去する第３研磨ステップと、 を具備する半導体装置の製造方法。
2. 【請求項２】半導体基板を、ＣＭＰを行なうプラテンを
   含む第１プラテン部に提供する提供ステップと、 前記半導体基板は、 絶縁膜と、 前記絶縁膜内に延びる配線溝と、 前記配線溝の内面を覆い、且つ前記絶縁膜を覆うような
   第１導電膜と、 前記配線溝を満たし、且つ前記第１導電膜を覆うような
   第２導電膜とを具備し、 前記第２導電膜の途中まで、前記第２導電膜を、第１ス
   ラリーを用いてＣＭＰにより除去する第１研磨ステップ
   と、 前記半導体基板を、前記第１プラテン部からＣＭＰを行
   なうプラテンを含む第２プラテン部へ移動する第１移動
   ステップと、 前記第１導電膜の表面が露出するまで、前記第２導電膜
   を、第２スラリーを用いてＣＭＰにより除去する第２研
   磨ステップと、 前記半導体基板を、前記第２プラテン部からＣＭＰを行
   なうプラテンを含む第３プラテン部に移動する第２移動
   ステップと、 前記絶縁膜の表面が露出するまで、前記第１導電膜と前
   記第２導電膜を、第３スラリーを用いてＣＭＰにより除
   去する第３研磨ステップと、 を具備する半導体装置の製造方法。
3. 【請求項３】前記第１プラテン部、前記第２プラテン部
   及び前記第３プラテン部は、同一装置内に設置されてい
   る、 請求項２に記載の半導体装置の製造方法。
4. 【請求項４】前記第１スラリーを用いてＣＭＰにより前
   記第２導電膜を研磨する研磨速度は、前記第２スラリー
   を用いてＣＭＰにより前記第２導電膜を研磨する研磨速
   度よりも速い、 請求項１乃至３のいずれか一項に記載の半導体装置の製
   造方法。
5. 【請求項５】前記第２研磨ステップにかかる時間は、前
   記第１研磨ステップ及び前記第３研磨ステップにかかる
   時間よりも長い、 請求項１乃至４のいずれか一項に記載の半導体装置の製
   造方法。
6. 【請求項６】前記第１研磨ステップは、前記第２導電膜
   の２００ｎｍ以上を残す、 請求項１乃至５のいずれか一項に記載の半導体装置の製
   造方法。
7. 【請求項７】前記第１スラリーを用いてＣＭＰにより前
   記第２導電膜を研磨する研磨速度は、０．８μｍ／ｍｉ
   ｎ．以上である、 請求項１乃至６のいずれか一項に記載の半導体装置の製
   造方法。
8. 【請求項８】前記第２スラリーを用いてＣＭＰにより前
   記第２導電膜を研磨する研磨速度は、０．８μｍ／ｍｉ
   ｎ．未満である、 請求項１乃至７のいずれか一項に記載の半導体装置の製
   造方法。
9. 【請求項９】前記第２スラリーは、前記第２導電膜の前
   記第１導電膜に対する研磨の選択比が５以上である、 請求項１乃至８のいずれか一項に記載の半導体装置の製
   造方法。
10. 【請求項１０】前記第３スラリーを用いてＣＭＰにより
    前記第１導電膜を研磨する研磨速度は、０．１μｍ／ｍ
    ｉｎ．以下である、 請求項１乃至９のいずれか一項に記載の半導体装置の製
    造方法。
11. 【請求項１１】前記第２導電体は、銅を含む、 請求項１乃至１０のいずれか一項に記載の半導体装置の
    製造方法。