JP2003067434A - 論理回路改善装置及び方法並びにプログラム - Google Patents

Abstract

(57)【要約】 【課題】 遅延制約にそぐわない箇所が大量にあると、
これらの違反を解消するための対処検討や手作業による
ネットリストの修正に多大な工数と時間を必要とすると
いう課題があった。 【解決手段】 論理回路レイアウトの遅延解析結果から
所定の遅延制約値を違反する箇所及びその違反遅延値を
含む違反箇所情報を抽出し、違反箇所情報に基づいて遅
延制約値を違反する箇所に挿入すべき遅延素子の選択や
その挿入個数を算出し、該処理結果を反映させた違反解
消用ネットを生成・保持すると共に、論理回路レイアウ
トを作成する論理合成ソフトウェアに、当初の論理回路
レイアウト内の対応する箇所に違反解消用ネットを挿入
する機能を与えるスクリプトファイルを生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路な
どの論理回路設計において、遅延違反を起こした箇所を
自動修正する論理回路改善装置及びその方法並びにこれ
をコンピュータに実行させるプログラムに関するもので
ある。

【０００２】

【従来の技術】半導体集積回路などの論理回路設計にお
いて、論理素子の配置や概略・詳細配線を行ったレイア
ウトデータが得られると、所望の遅延制約条件を満たし
ているか否かがチェックされる。この結果、遅延制約条
件が満たされていないと、論理素子の配置処理や概略・
詳細配線処理に戻って、再びレイアウトが行われる。

【０００３】図７は上述したような論理回路レイアウト
の遅延検証を行う遅延解析装置の構成を示すブロック図
である。図において、１００は遅延解析装置であって、
具体的にはパス解析ソフトウェアを実行するコンピュー
タ装置である。また、パス解析ソフトウェアは、レイア
ウトにおける信号の伝搬経路とそれぞれの論理素子に定
義された遅延時間に基づいて動作解析を行う、いわゆる
静的タイミング解析を行うものとする。１０１はレイア
ウト遅延抽出手段であって、入力したレイアウトデータ
から論理素子で構成される基本ブロックや配線部分に関
する遅延情報を抽出する。遅延情報としては、論理素子
の端子インピーダンス情報や配線部分の配線遅延パラメ
ータ、論理素子で構成される基本ブロックの出力遅延時
間などがある。１０２は遅延情報ライブラリで、レイア
ウトの元になる回路図を論理素子レベル（ゲートレベ
ル）で有し、その各論理素子（ゲート）のレイアウトに
対応する遅延情報を格納する。１０３はタイミング制約
情報であって、論理回路レイアウトにおける各パスごと
の目標性能を規定する遅延時間の制限値である。１０４
はレイアウト全体の遅延を解析・検証するタイミング解
析手段で、処理結果をタイミング解析データとして出力
する。１０５は入力手段であって、コンピュータ装置の
キーボードやマウスなどの他に、外部装置との間で情報
を送受する入出力機構も含む。１０６はタイミング解析
データなどの処理データを表示する表示手段で、コンピ
ュータ装置のＣＲＴやＬＣＤなどが考えられる。１０７
はタイミング解析データであって、レイアウトにおける
各論理回路の各パスごとの遅延時間やそのタイミング検
証結果からなる。

【０００４】次に動作について説明する。先ず、入力手
段１０５を用いて評価対象のレイアウトデータ（詳細配
線後のレイアウト）を遅延解析装置１００内のレイアウ
ト遅延抽出手段１０１に入力する。レイアウト遅延抽出
手段１０１では、入力したレイアウトデータを論理素子
で構成される基本ブロックや配線部分に分類し、遅延情
報ライブラリ１０２に格納された遅延情報を参照して、
これら基本ブロックや配線部分に関する遅延情報を抽出
する。基本ブロックや配線部分に関する遅延情報として
は、論理回路レイアウトの各信号パスの伝搬遅延時間や
基本ブロックの出力遅延時間などがある。ここで、入力
手段１０５を介して論理回路レイアウトにおける各パス
ごとの目標性能を規定する遅延時間の制限値であるタイ
ミング制約情報１０３をタイミング解析手段１０４に入
力する。

【０００５】タイミング解析手段１０４では、タイミン
グ制約情報１０３とレイアウト遅延抽出手段１０１が抽
出した評価対象レイアウトの論理素子で構成される基本
ブロックや配線部分に関する遅延情報とを用いて、当該
レイアウト全体の遅延を解析・検証する。例えば、評価
対象レイアウト内の各基本ブロックに対する信号入力時
間差に、タイミング制約情報１０３として制約時間が与
えられていた場合、その制約時間違反の有無を検証す
る。この解析・検証結果は、タイミング解析手段１０４
によってタイミング解析データ１０７としてまとめら
れ、表示手段１０６に表示したり、不図示の印刷手段な
どによって遅延解析装置１００外に出力される。

【０００６】図８は上述したタイミング解析データを用
いたレイアウトの再設計処理を示すフロー図である。先
ず、設計者は、遅延解析装置１００からタイミング解析
データ１０７を取得する（ステップＳＴ１００）。例え
ば、タイミング解析データ１０７は、遅延解析装置１０
０の表示手段１０６にグラフ化して表示される。

【０００７】設計者は、タイミング解析データ１０７の
内容を目視によって確認（ステップＳＴ１０１）し、タ
イミングエラー発生箇所の対処を検討する（ステップＳ
Ｔ１０２）。具体的には、例えばホールドマージンが不
足している箇所に遅延セルをどれくらい追加すべきかを
検討・決定する。

【０００８】次に、上記検討結果を評価対象レイアウト
のネットリストに反映させて修正を行う（ステップＳＴ
１０３）。例えば、評価対象レイアウト内のあるパスに
おいて、タイミング違反によって０．３ナノ秒の遅延時
間を必要とした場合、設計者がコンピュータを用いたＣ
ＡＤシステムによって当該パスに０．３ナノ秒分の遅延
セルをネットリストに追加する。具体的には、設計者
が、Ｖｅｒｉｌｏｇ−ＨＤＬなどのハードウェア記述言
語による機能記述におけるタイミングエラー発生箇所に
関する記述を１つ１つ特定して、遅延セルを追加した記
述に変更する。

【０００９】最後に、上述のようにして、設計者がいわ
ゆる手作業にてエラー発生箇所を修正すると、論理合成
ソフトウェアによって上記ハードウェア記述言語による
機能記述をコンパイルし、タイミングエラーを解消した
詳細レイアウトを生成する（ステップＳＴ１０４）。

【００１０】

【発明が解決しようとする課題】従来の論理回路レイア
ウトの改善は以上のようになされているので、遅延制約
にそぐわない箇所が大量にあると、これらの違反を解消
するための対処検討や手作業によるネットリストの修正
に多大な工数と時間を必要とするという課題があった。

【００１１】将来的に、半導体集積回路の設計は大規模
化や高機能化される傾向にある。これによって、使用さ
れる回路素子数が増大し、これらの省電力化の要望を満
たすために遅延制約が厳しくなることが予想される。こ
のため、現状と比較して遅延制約の違反発生箇所が多く
なる可能性があり、上記課題が注目されるのは必至であ
る。

【００１２】この発明は上記のような課題を解決するた
めになされたもので、遅延制約違反を起こした箇所を自
動的に修正する手段を設けることで、レイアウトの修正
を容易に且つ短時間で行うことができる論理回路改善装
置及びその方法並びにこれをコンピュータに実行させる
プログラムを得ることを目的とする。

【００１３】

【課題を解決するための手段】この発明に係る論理回路
改善装置は、論理回路レイアウトの遅延解析結果を電子
ファイルとして取得し、該電子ファイルを検索して所定
の遅延制約値を違反する箇所及びその違反遅延値を含む
違反箇所情報を抽出する違反抽出手段と、所定の遅延値
を有する遅延素子に関する情報が予め設定されており、
違反箇所情報に基づいて遅延制約値を違反する箇所に挿
入すべき遅延素子を選択すると共に、その挿入個数を算
出する違反解消手段と、該違反解消手段の処理結果を反
映させた違反解消用ネットを生成・保持する違反解消用
ネット生成手段と、論理回路レイアウトを作成する論理
合成ソフトウェアに、当初の論理回路レイアウト内の対
応する箇所に違反解消用ネットを挿入する機能を与える
スクリプトファイルを生成する修正用ファイル生成手段
とを備えるものである。

【００１４】この発明に係る論理回路改善装置は、修正
用ファイル生成手段からのスクリプトファイルを組み込
んだ論理合成ソフトウェアを実行して、遅延違反を解消
した論理回路レイアウトを作成する論理合成手段を備え
るものである。

【００１５】この発明に係る論理回路改善装置は、違反
解消用ネット生成手段が遅延制約値を違反する箇所に挿
入すべき遅延素子が複数選択されると、これらの内部接
続を予め行って１つのモジュールとした違反解消用ネッ
トを生成するものである。

【００１６】この発明に係る論理回路改善方法は、論理
回路レイアウトの遅延解析結果を電子ファイルとして取
得し、該電子ファイルを検索して所定の遅延制約値を違
反する箇所及びその違反遅延値を含む違反箇所情報を抽
出する違反抽出ステップと、所定の遅延値を有する遅延
素子に関する情報を予め設定しておき、違反箇所情報に
基づいて遅延制約値を違反する箇所に挿入すべき遅延素
子を選択すると共に、その挿入個数を算出する違反解消
ステップと、該違反解消ステップでの処理結果を反映さ
せた違反解消用ネットを生成・保持する違反解消用ネッ
ト生成ステップと、論理回路レイアウトを作成する論理
合成ソフトウェアに、当初の論理回路レイアウト内の対
応する箇所に違反解消用ネットを挿入する機能を与える
スクリプトファイルを生成する修正用ファイル生成ステ
ップとを備えるものである。

【００１７】この発明に係る論理回路改善方法は、修正
用ファイル生成ステップで生成したスクリプトファイル
を組み込んだ論理合成ソフトウェアを実行して、遅延違
反を解消した論理回路レイアウトを作成する論理合成ス
テップを備えるものである。

【００１８】この発明に係る論理回路改善プログラム
は、論理回路レイアウトの遅延解析結果を電子ファイル
として取得し、該電子ファイルを検索して所定の遅延制
約値を違反する箇所及びその違反遅延値を含む違反箇所
情報を抽出する違反抽出手段、所定の遅延値を有する遅
延素子に関する情報が予め設定されており、違反箇所情
報に基づいて遅延制約値を違反する箇所に挿入すべき遅
延素子を選択すると共に、その挿入個数を算出する違反
解消手段、該違反解消手段の処理結果を反映させた違反
解消用ネットを生成・保持する違反解消用ネット生成手
段、論理回路レイアウトを作成する論理合成ソフトウェ
アに、当初の論理回路レイアウト内の対応する箇所に違
反解消用ネットを挿入する機能を与えるスクリプトファ
イルを生成する修正用ファイル生成手段としてコンピュ
ータを機能させるものである。

【００１９】この発明に係る論理回路改善プログラム
は、修正用ファイル生成手段からのスクリプトファイル
を組み込んだ論理合成ソフトウェアを実行して、遅延違
反を解消した論理回路レイアウトを作成する論理合成手
段としてコンピュータを機能させるものである。

【００２０】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による論
理回路改善装置を用いた論理回路設計システムの構成を
示すブロック図である。図において、１は詳細配線後の
レイアウトデータに対して遅延解析を行う遅延解析装置
で、具体的にはパス解析ソフトウェアを実行するコンピ
ュータ装置である。また、パス解析ソフトウェアは、レ
イアウトにおける信号の伝搬経路とそれぞれの論理素子
に定義された遅延時間に基づいて動作解析を行う、いわ
ゆる静的タイミング解析を行うものとする。２は実施の
形態１による論理回路改善装置であって、遅延解析装置
１からタイミング解析データを取得して遅延制約違反を
起こした箇所の修正に使用するスクリプトファイルを生
成する。また、この論理回路改善装置２は、後述する処
理をコンピュータ装置に実行させるソフトウェアによっ
て実現される。３は論理回路レイアウトを作成する論理
設計ソフトウェアを実行するコンピュータによって実現
されるレイアウト設計装置（論理合成手段）で、論理回
路改善装置２が生成したスクリプトファイルを用いてレ
イアウトを再設計する。

【００２１】４はレイアウト遅延抽出手段であって、入
力したレイアウトデータから論理素子で構成される基本
ブロックや配線部分に関する遅延情報を抽出する。遅延
情報としては、論理素子の端子インピーダンス情報や配
線部分の配線遅延パラメータ、論理素子で構成される基
本ブロックの出力遅延時間などがある。５は遅延情報ラ
イブラリで、レイアウトの元になる回路図を論理素子レ
ベル（ゲートレベル）で有し、その各論理素子（ゲー
ト）のレイアウトに対応する遅延情報を格納する。６は
レイアウト全体の遅延を解析・検証するタイミング解析
手段であって、処理結果をタイミング解析データとして
出力する。７はタイミング制約情報で、論理回路レイア
ウトにおける各パスごとの目標性能を規定する遅延時間
の制限値である。

【００２２】８は遅延解析装置１が生成したタイミング
解析データを入力して処理を行うエラー抽出手段（違反
抽出手段）であって、評価対象のレイアウトからタイミ
ング制約情報７に規定される所定の遅延制約値を違反す
る箇所及びその遅延値を含む違反箇所情報を抽出する。
９はエラー抽出手段８が抽出した違反箇所情報及びエラ
ー解消セル情報１０を入力して処理を行うエラー解消手
段（違反解消手段、違反解消用ネット生成手段）で、違
反箇所情報に基づいて評価対象のレイアウト内の遅延制
約値を違反する箇所に挿入すべき遅延セルを追加したエ
ラー解消用ネットリストファイルを生成する。１０は論
理回路改善装置２に予め設定したエラー解消セル情報
（遅延素子に関する情報）であって、遅延制約値を違反
する箇所に挿入すべき遅延素子が遅延値ごとに関連付け
られている。

【００２３】１１はスクリプトファイルを生成する論理
合成用ファイル生成手段（修正用ファイル生成手段）
で、具体的には論理合成ソフトウェアに対してエラー解
消用ネットリストファイルを評価対象のレイアウト内の
対応する箇所に挿入する機能を補完するスクリプトファ
イルを生成する。１２はエラー抽出手段８やエラー解消
手段９が生成した情報を保持する中間ファイル保持手段
（違反解消手段、違反解消用ネット生成手段）であっ
て、表示手段１５を介して適宜読み出し可能である。１
３はエラー解消用ネットリストで、エラー解消手段９が
生成した様々なパターンのタイミング制約違反に関する
エラー解消用ネットリストファイルを格納する記憶装置
で実現される。１４は実施の形態１による論理回路改善
装置２を実現するコンピュータ装置の入力手段であっ
て、キーボードやマウスなどの他に、外部装置との間で
情報を送受する入出力機構も含む。

【００２４】１５は中間ファイル保持手段１２が保持す
る情報などを適宜表示する表示手段で、コンピュータ装
置のＣＲＴやＬＣＤなどが考えられる。１６は論理合成
用ファイル生成手段１１が生成したスクリプトファイル
を用いてネットリストを修正し再レイアウトを行う論理
合成手段（論理合成手段）で、上記論理合成ソフトウェ
アを実行するコンピュータ装置によって実現される。１
７は評価対象のレイアウトの作成に使用された修正前ネ
ットリスト、１８は論理合成手段１６によって修正前ネ
ットリスト１７を修正した結果である修正後ネットリス
トで、１９は論理合成手段１６が修正後ネットリスト１
８を用いて生成したレイアウトデータである。

【００２５】次に動作について説明する。先ず、評価対
象のレイアウトデータ（詳細配線後のレイアウト）を遅
延解析装置１内のレイアウト遅延抽出手段４に入力す
る。レイアウト遅延抽出手段４では、入力したレイアウ
トデータを論理素子で構成される基本ブロックや配線部
分に分類し、遅延情報ライブラリ５に格納された遅延情
報を参照して、これら基本ブロックや配線部分に関する
遅延情報を抽出する。基本ブロックや配線部分に関する
遅延情報としては、論理回路レイアウトの各信号パスの
伝搬遅延時間や基本ブロックの出力遅延時間などがあ
る。また、論理回路レイアウトにおける各パスごとの目
標性能を規定する遅延時間の制限値であるタイミング制
約情報７をタイミング解析手段６に入力する。

【００２６】タイミング解析手段６では、タイミング制
約情報７とレイアウト遅延抽出手段４が抽出した評価対
象レイアウトの論理素子で構成される基本ブロックや配
線部分に関する遅延情報とを用いて、当該レイアウト全
体の遅延を解析・検証する。例えば、評価対象レイアウ
ト内の各基本ブロックに対する信号入力時間差に、タイ
ミング制約情報７として制約時間が与えられていた場
合、その制約時間違反の有無を検証する。この解析・検
証結果は、タイミング解析手段６によってタイミング解
析データとしてまとめられて、入力手段１４などを介し
て論理回路改善装置２に出力される。このタイミング解
析データのファイル形態は、例えばテキストファイルな
どの電子ファイルであるものとする。

【００２７】図２は論理回路改善装置及びレイアウト設
計装置によるレイアウトの再設計処理を示すフロー図で
あり、この図に沿って各装置の動作を詳細に説明する。
先ず、エラー抽出手段８は、タイミング解析手段６から
タイミング解析データを入力（ステップＳＴ１）し、評
価対象レイアウト中のタイミング違反を起こしている箇
所の情報を抽出する（ステップＳＴ２、違反抽出ステッ
プ）。具体的に説明すると、タイミング解析データは、
タイミングエラー発生箇所、そのネットに関与する論理
回路素子、真値との差を示す値などを特定の領域に格納
するフォーマットを有するテキストファイルであるもの
とする。エラー抽出手段８には、このタイミング解析デ
ータのフォーマットを設定しておく。つまり、エラー抽
出手段８が、タイミング解析データを入力すると、直ち
にタイミングエラーに関する情報を格納する上記領域内
の情報を検索して読み出すように設定しておく。これに
よって、エラー抽出手段８は、入力したタイミング解析
データからタイミング違反を起こしている箇所の情報を
自動的に抽出する。

【００２８】図３はタイミングエラーの例としてホール
ドエラーを起こした論理回路レイアウトを示す図であ
る。図において、２０，２１はポジティブエッジのフリ
ップフロップ回路であり、クロック信号の立ち上がりエ
ッジがクロック端子Ｔに入力されることにより、データ
入力端子Ｄに入力した信号をデータ出力端子Ｑから出力
する。２２はホールドエラーを起こしたフリップフロッ
プ回路２０，２１間の配線である。ここで、図３に示し
たレイアウトのタイミング条件は、以下の通りである。 （１）クロック信号の立ち上がりエッジがフリップフロ
ップ回路２０，２１の端子Ｔに到達する際の遅延差は、
０ナノ秒である。 （２）フリップフロップ回路２０が端子Ｔを介してクロ
ック信号の立ち上がりエッジを入力してから、フリップ
フロップ回路２１の端子Ｄにフリップフロップ回路２０
からのデータが転送されるまでの遅延値は、０．１５ナ
ノ秒である。 （３）フリップフロップ回路２１に割り付けられたホー
ルドチェック値は、０．２０ナノ秒である。 （１）から（３）を考慮すると、このレイアウトにおい
ては、０．１５ナノ秒−０．２０ナノ秒＝−０．０５ナ
ノ秒のホールドエラー値を有するエラーが発生してい
る。

【００２９】エラー抽出手段８は、タイミング解析デー
タから図３に示すレイアウトにおける上記（１）から
（３）までの情報を読み出し、配線２２を介して−０．
０５ナノ秒のホールドエラーが発生していることを認識
する。このあと、エラー抽出手段８は、フリップフロッ
プ回路２０からのデータが０．０５ナノ秒だけ早く入力
されるフリップフロップ回路２１のデータ入力端子Ｄ
と、そのホールドエラー値である−０．０５ナノ秒とを
記述したタイミング違反箇所を特定するファイル（違反
箇所情報）を生成して中間ファイル保持手段１２に格納
する。また、このファイルは、タイミング違反箇所を有
する当初のネットリスト（修正前ネットリスト１７）を
特定する情報などの修正の際に必要な全ての情報を含む
ものとする。

【００３０】次に、エラー解消手段９は、中間ファイル
保持手段１２からタイミング違反箇所を特定する上記フ
ァイルを読み出し、設計者が入力手段１４を介して設定
するか、若しくは、予め設定しておいたエラー解消セル
情報１０を読み出して（ステップＳＴ３）、タイミング
違反箇所に挿入すべき遅延セルを選択すると共に、その
挿入個数を算出する（ステップＳＴ４、違反解消ステッ
プ）。ここで、エラー解消セル情報１０は、例えばタイ
ミング違反箇所に挿入すべき遅延セルをその遅延値に対
応付けて格納してなる。エラー解消手段９では、タイミ
ング違反箇所を特定する上記ファイルとエラー解消セル
情報１０との内容を比較して、どの遅延セルを何個挿入
すべきかなどのエラー解消条件を自動的に決定する。

【００３１】図３の例について考えると、エラー解消手
段９は、ホールドエラーの対処としてフリップフロップ
回路２０のデータ出力端子Ｑとフリップフロップ回路２
１のデータ入力端子Ｄとをつなぐ配線２２に遅延セルを
追加する。エラー解消セル情報１０において、例えば挿
入すべき遅延セルの１個あたりの遅延値が０．０２ナノ
秒と設定されている場合、挿入個数計算は下記のように
なる。タイミング解析データから求めたホールドエラー
値が−０．０５ナノ秒であることから、遅延セル遅延値
（０．０２ナノ秒）×挿入セル数（α）＞｜ホールドエ
ラー値（−０．０５ナノ秒）｜となる。これによって、
エラー解消手段９は、挿入セル数（α）＝３を算出す
る。

【００３２】図４は上述のようにしてタイミングエラー
を解消するために求められた遅延セルを示す図であり、
（ａ）は個々の遅延セルを示し、（ｂ）は（ａ）に示す
遅延セル間の内部接続を予め行って１つのモジュールと
したものを示している。図において、２３ａ，２３ｂ，
２３ｃは図３に示したレイアウトのホールドエラーを解
消するために求めた遅延セルであり、個々の遅延値が
０．０２ナノ秒であるものとする。２４は遅延セル２３
ａ，２３ｂ，２３ｃの各々の内部接続を行った追加モジ
ュールである。図４（ａ）に示すように、挿入すべき遅
延セル数（α）が３個の場合、ネットリストに追加する
際に、接続点Ｙ０とＡ１、Ｙ１とＡ２、Ｙ２とＡ３、Ｙ
３とＡ０（Ｙ０，Ａ０は、挿入されるネット側の接続
点）の４箇所を接続しなければならない。

【００３３】そこで、実施の形態１によるエラー解消手
段９では、遅延セル２３ａ，２３ｂ，２３ｃ側での接続
（接続点Ｙ１とＡ２、Ｙ２とＡ３）を予め行って、図４
（ｂ）に示すような１つの遅延セルによるモジュールを
作成する（ステップＳＴ５、違反解消用ネット生成ステ
ップ）。これによって、ネットリストに追加する際に必
要な接続数が２箇所で済む。このようなモジュール化し
たネットリストファイルの作成を実現させる手段とし
て、例えばＶｅｒｉｌｏｇ−ＨＤＬなどのハードウェア
記述言語を用いてファイル自動作成プログラムなどがあ
る。具体的には、遅延セルの１個あたりの遅延値及び挿
入セル数（α）を設定すると、モジュール化されたエラ
ー解消用ネットリストファイルを自動生成するプログラ
ムをハードウェア記述言語を用いて作成しておき、実施
の形態１による論理回路改善プログラムに組み込んでお
く。このあと、エラー解消手段９は、上述のようにして
作成したエラー解消用ネットリストファイル及びこれを
特定するための最上位モジュール名をエラー解消用ネッ
トリスト１３に格納する。

【００３４】次に、論理合成用ファイル生成手段１１
が、中間ファイル保持手段１２からタイミング違反箇所
を特定する上記ファイルを読み出し、エラー解消用ネッ
トリスト１３からエラー解消用ネットリストファイルや
それに関する情報を読み出して、後述する論理合成ソフ
トウェアに対してエラー解消用ネットリストファイルを
評価対象のレイアウト内の対応する箇所に挿入する機能
（つまり、評価対象レイアウトのネットリストの対応箇
所にエラー解消用ネットリストファイルを挿入する機
能）を補完するスクリプトファイルを生成する（ステッ
プＳＴ６、修正用ファイル生成ステップ）。

【００３５】ここで、図３に示すレイアウトを例にして
スクリプトファイルの生成動作を説明する。先ず、論理
合成用ファイル生成手段１１は、エラー解消用ネットリ
ストファイルに関する情報やタイミング違反箇所を特定
するファイルから、例えば下記のようなスクリプトファ
イル作成条件を抽出・自動設定する。 （１）エラー解消用ネットリストファイルを特定するフ
ァイル名などの情報、及び、モジュール若しくはセルの
入出力端子を特定する情報（図４（ｂ）の例では、モジ
ュール２４の入力端子Ａ１と出力端子Ｙ３を特定する端
子名などの情報）。 （２）タイミング違反箇所を有する当初のネットリスト
を特定する情報（ファイル名など）、及び、修正後のネ
ットリストを特定する情報（ファイル名など）。 （３）上記タイミング違反箇所を有する当初のネットリ
ストにおける上記モジュールの接続先であるフリップフ
ロップ回路２１を特定する情報（インスタンス名な
ど）、及び、データ入力端子Ｄを特定する情報（端子名
など）。 （４）接続先のフリップフロップ回路２１のデータ入力
端子Ｄと上記モジュールの出力端子Ｙ３とを接続するネ
ットを特定する情報（ネット名など）。

【００３６】例えば、Ｖｅｒｉｌｏｇ−ＨＤＬなどのハ
ードウェア記述言語をコンパイルして論理合成を行う論
理合成ソフトウェアに対するスクリプトファイルである
場合、論理合成用ファイル生成手段１１は、上記ハード
ウェア記述言語で上記作成条件を入力してエラー解消用
ネットリストファイルを当初のネットリストの対応する
箇所に挿入するプログラムを作成する。図５はエラー解
消用ネットリストファイルをネットリストに挿入する動
作を説明する説明図である。図示の例では、モジュール
２４を配線２２に追加する過程（）、モジュール２４
に寄与するネット２２ａを生成する過程（）、モジュ
ール２４の出力端子Ｙとフリップフロップ回路２１のデ
ータ入力端子Ｄとを接続するネット２２ｂを生成する過
程（）を介してエラー解消用ネットリストファイルで
あるモジュール２４を図３に示すレイアウトのネットリ
ストに挿入する。論理合成用ファイル生成手段１１は、
論理合成時に上記動作を実現させるスクリプトファイル
を作成する。

【００３７】また、上記では、モジュール２４の接続先
は、フリップフロップ回路２１のデータ入力端子Ｄとし
たが、フリップフロップ回路２１のデータ入力端子Ｄに
セレクタセルが接続されている場合は、モジュール２４
の接続先をセレクタセルのデータ入力端子とする。図６
は上述したようなタイミング違反ネットにセレクタセル
が接続している場合におけるエラー解消用ネットリスト
ファイルの挿入動作を説明する説明図である。図におい
て、２５，２７はポジティブエッジのフリップフロップ
回路であり、クロック信号の立ち上がりエッジがクロッ
ク端子Ｔに入力されることにより、データ入力端子Ｄに
入力した信号をデータ出力端子Ｑから出力する。２６は
フリップフロップ回路２５のデータ出力端子Ｑからのデ
ータの入力先を端子Ａ，Ｂに切り替えるセレクタセルで
ある。ここで、図６（ａ）に示すように、フリップフロ
ップ回路２５のデータ出力端子Ｑからのデータの入力先
が端子Ａである場合、タイミング違反が発生せず、図６
（ｂ）に示すようにフリップフロップ回路２５のデータ
出力端子Ｑからのデータの入力先が端子Ｂである場合、
タイミング違反が発生するものと仮定する。

【００３８】このような場合では、エラー抽出手段８
が、フリップフロップ回路２５のデータ出力端子Ｑから
セレクタセル２６の端子Ｂまでの経路をタイミング違反
が発生した箇所として特定する情報を抽出し、中間ファ
イルとして中間ファイル保持手段１２に保持しておく。
これによって、論理合成用ファイル生成手段１１は、フ
リップフロップ回路２５のデータ出力端子Ｑからセレク
タセル２６の端子Ｂまでの経路に、モジュール２４を挿
入するスクリプトファイルを作成する。このように、実
施の形態１による論理合成用ファイル生成手段１１は、
タイミング違反を改善するのに最も有効な箇所に、遅延
セルやそのモジュールなどのエラー解消用ネットリスト
ファイルを挿入するスクリプトファイルを作成する。

【００３９】このあと、論理合成用ファイル生成手段１
１が作成したスクリプトファイルは、レイアウト設計装
置３内の論理合成手段１６に出力される。論理合成手段
１６では、入力したスクリプトファイルを自己の論理合
成ソフトウェアに組み込むと共に、該スクリプトファイ
ルによって付与された機能で評価対象レイアウトのネッ
トリスト（修正前ネットリスト１７）を修正する（ステ
ップＳＴ７）。具体的には、論理合成手段１６がスクリ
プトファイルの記述を基にして、ハードウェア記述言語
による機能記述を修正する。これによって、エラー解消
用ネットリストファイルをタイミング違反箇所に挿入し
た修正後ネットリスト１８を生成する機能記述に改めら
れる。

【００４０】このあと、論理合成手段１６は、論理合成
ソフトウェアを用いて上記修正後のハードウェア記述言
語による機能記述をコンパイルし、タイミング違反を解
消した論理回路レイアウトを作成する（ステップＳＴ
８、論理合成ステップ）。

【００４１】以上のように、この実施の形態１によれ
ば、論理回路レイアウトのタイミング解析データから所
定の制約値を違反する箇所及びその遅延値を含む情報を
抽出し、該情報に基づいてタイミング違反箇所に挿入す
べき遅延セル及びその挿入個数を算出して、該処理結果
を反映させたエラー解消用ネットリストファイルを生成
すると共に、論理回路レイアウトを作成する論理合成ソ
フトウェアに、当初の論理回路レイアウト内の対応する
箇所にエラー解消用ネットリストファイルを挿入する機
能を与えるスクリプトファイルを生成して、該スクリプ
トファイルを組み込んだ論理合成ソフトウェアを実行し
て、タイミング違反を解消した論理回路レイアウトを作
成するので、タイミング解析データに基づいてタイミン
グ違反が発生した論理回路レイアウトの修正が自動的に
行われることから、修正作業を容易に且つ短時間で行う
ことができる。

【００４２】

【発明の効果】以上のように、この発明によれば、論理
回路レイアウトの遅延解析結果を電子ファイルとして取
得し、該電子ファイルを検索して所定の遅延制約値を違
反する箇所及びその違反遅延値を含む違反箇所情報を抽
出し、違反箇所情報に基づいて遅延制約値を違反する箇
所に挿入すべき遅延素子の選択やその挿入個数を算出
し、該処理結果を反映させた違反解消用ネットを生成・
保持すると共に、論理回路レイアウトを作成する論理合
成ソフトウェアに、当初の論理回路レイアウト内の対応
する箇所に違反解消用ネットを挿入する機能を与えるス
クリプトファイルを生成したので、論理回路レイアウト
の遅延違反を改善する処理を容易に且つ短時間で行うこ
とができるという効果がある。

【００４３】この発明によれば、スクリプトファイルを
組み込んだ論理合成ソフトウェアを実行して、遅延違反
を解消した論理回路レイアウトを作成したので、遅延違
反が発生した論理回路レイアウトを容易に且つ短時間で
修正することができるという効果がある。

【００４４】この発明によれば、遅延制約値を違反する
箇所に挿入すべき遅延素子が複数選択されると、これら
の内部接続を予め行って１つのモジュールとした違反解
消用ネットを生成したので、論理回路レイアウトの遅延
違反を改善する際の機能記述の変更を容易に且つ短時間
で行うことができるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による論理回路改善
装置を用いた論理回路設計システムの構成を示すブロッ
ク図である。

【図２】 論理回路改善装置及びレイアウト設計装置に
よるレイアウトの再設計処理を示すフロー図である。

【図３】 ホールドエラーを起こした論理回路レイアウ
トを示す図である。

【図４】 タイミングエラーを解消するために求められ
た遅延セルを示す図である。

【図５】 エラー解消用ネットリストファイルをネット
リストに挿入する動作を説明する説明図である。

【図６】 タイミング違反ネットにセレクタセルが接続
している場合におけるエラー解消用ネットリストファイ
ルの挿入動作を説明する説明図である。

【図７】 遅延解析装置の構成を示すブロック図であ
る。

【図８】 タイミング解析データを用いたレイアウトの
再設計処理を示すフロー図である。

【符号の説明】

１ 遅延解析装置、２ 論理回路改善装置、３ レイア
ウト設計装置（論理合成手段）、４ レイアウト遅延抽
出手段、５ 遅延情報ライブラリ、６ タイミング解析
手段、７ タイミング制約情報、８ エラー抽出手段
（違反抽出手段）、９ エラー解消手段（違反解消手
段、違反解消用ネット生成手段）、１０ エラー解消セ
ル情報（遅延素子に関する情報）、１１ 論理合成用フ
ァイル生成手段（修正用ファイル生成手段）、１２ 中
間ファイル保持手段（違反解消手段、違反解消用ネット
生成手段）、１３ エラー解消用ネットリスト、１４
入力手段、１５ 表示手段、１６ 論理合成手段（論理
合成手段）、１７ 修正前ネットリスト、１８ 修正後
ネットリスト、１９ レイアウトデータ、２０，２１，
２５，２７ フリップフロップ回路、２２ 配線、２２
ａ，２２ｂ ネット、２３ａ，２３ｂ，２３ｃ 遅延セ
ル、２４ モジュール、２６ セレクタセル。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三堂 信幸 兵庫県伊丹市中央３丁目１番17号 三菱電 機システムエル・エス・アイ・デザイン株 式会社内 (72)発明者 下畦 真吾 兵庫県伊丹市中央３丁目１番17号 三菱電 機システムエル・エス・アイ・デザイン株 式会社内 Ｆターム(参考） 5B046 AA08 BA04 CA04 GA01 JA03 JA07 5F064 BB02 BB19 EE47 EE54 FF09 FF52 HH06 HH10 HH12 HH13 HH14 5J056 BB38 CC00 CC05 CC14 FF01 GG14

Claims (7)

【特許請求の範囲】
1. 【請求項１】 論理回路レイアウトの遅延解析結果を電
   子ファイルとして取得し、該電子ファイルを検索して所
   定の遅延制約値を違反する箇所及びその違反遅延値を含
   む違反箇所情報を抽出する違反抽出手段と、 所定の遅延値を有する遅延素子に関する情報が予め設定
   されており、上記違反箇所情報に基づいて上記遅延制約
   値を違反する箇所に挿入すべき遅延素子を選択すると共
   に、その挿入個数を算出する違反解消手段と、 該違反解消手段の処理結果を反映させた違反解消用ネッ
   トを生成する違反解消用ネット生成手段と、 論理回路レイアウトを作成する論理合成ソフトウェア
   に、当初の論理回路レイアウト内の対応する箇所に上記
   違反解消用ネットを挿入する機能を与えるスクリプトフ
   ァイルを生成する修正用ファイル生成手段とを備えた論
   理回路改善装置。
2. 【請求項２】 修正用ファイル生成手段からのスクリプ
   トファイルを組み込んだ論理合成ソフトウェアを実行し
   て、遅延違反を解消した論理回路レイアウトを作成する
   論理合成手段を備えたことを特徴とする請求項１記載の
   論理回路改善装置。
3. 【請求項３】 違反解消用ネット生成手段は、遅延制約
   値を違反する箇所に挿入すべき遅延素子が複数選択され
   ると、これらの内部接続を予め行って１つのモジュール
   とした違反解消用ネットを生成することを特徴とする請
   求項１記載の論理回路改善装置。
4. 【請求項４】 論理回路レイアウトの遅延解析結果を電
   子ファイルとして取得し、該電子ファイルを検索して所
   定の遅延制約値を違反する箇所及びその違反遅延値を含
   む違反箇所情報を抽出する違反抽出ステップと、 所定の遅延値を有する遅延素子に関する情報を予め設定
   しておき、上記違反箇所情報に基づいて上記遅延制約値
   を違反する箇所に挿入すべき遅延素子を選択すると共
   に、その挿入個数を算出する違反解消ステップと、 該違反解消ステップでの処理結果を反映させた違反解消
   用ネットを生成・保持する違反解消用ネット生成ステッ
   プと、 論理回路レイアウトを作成する論理合成ソフトウェア
   に、当初の論理回路レイアウト内の対応する箇所に上記
   違反解消用ネットを挿入する機能を与えるスクリプトフ
   ァイルを生成する修正用ファイル生成ステップとを備え
   た論理回路改善方法。
5. 【請求項５】 修正用ファイル生成ステップで生成した
   スクリプトファイルを組み込んだ論理合成ソフトウェア
   を実行して、遅延違反を解消した論理回路レイアウトを
   作成する論理合成ステップを備えたことを特徴とする請
   求項４記載の論理回路改善方法。
6. 【請求項６】 論理回路レイアウトの遅延解析結果を電
   子ファイルとして取得し、該電子ファイルを検索して所
   定の遅延制約値を違反する箇所及びその違反遅延値を含
   む違反箇所情報を抽出する違反抽出手段、 所定の遅延値を有する遅延素子に関する情報が予め設定
   されており、上記違反箇所情報に基づいて上記遅延制約
   値を違反する箇所に挿入すべき遅延素子を選択すると共
   に、その挿入個数を算出する違反解消手段、 該違反解消手段の処理結果を反映させたネットである違
   反解消用ネットを生成・保持する違反解消用ネット生成
   手段、 論理回路レイアウトを作成する論理合成ソフトウェア
   に、当初の論理回路レイアウト内の対応する箇所に上記
   違反解消用ネットを挿入する機能を与えるスクリプトフ
   ァイルを生成する修正用ファイル生成手段としてコンピ
   ュータを機能させるための論理回路改善プログラム。
7. 【請求項７】 修正用ファイル生成手段からのスクリプ
   トファイルを組み込んだ論理合成ソフトウェアを実行し
   て、遅延違反を解消した論理回路レイアウトを作成する
   論理合成手段としてコンピュータを機能させる請求項６
   記載の論理回路改善プログラム。