JP2003060445A

JP2003060445A - プリディストーション回路

Info

Publication number: JP2003060445A
Application number: JP2001247752A
Authority: JP
Inventors: Keiichi Kitamura; 圭一北村; Takayuki Hosoda; 隆之細田
Original assignee: YRP KOKINO IDOTAI TSUSHIN KENK; YRP Advanced Mobile Communication Systems Research Laboratories Co Ltd
Current assignee: YRP KOKINO IDOTAI TSUSHIN KENK; YRP Advanced Mobile Communication Systems Research Laboratories Co Ltd
Priority date: 2001-08-17
Filing date: 2001-08-17
Publication date: 2003-02-28

Abstract

(57)【要約】【課題】損失変動幅を拡大する。【解決手段】バッファアンプ１１に後置して抵抗Ｒ１
を接続する。出力端子ＯＵＴには、信号源２の内部抵抗
Ｒｓと抵抗Ｒ１との和に対するＦＥＴ１２の微分抵抗の
比で出力が現れるようになる。微分抵抗は入力の振幅が
大きくなると増大するようになることから、プリディス
トーション回路１の損失変動幅を抵抗Ｒ１の値の設定に
より拡大できるようになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、非線形特性を有す
る増幅器を補償するためのプリディストーション回路に
関する。

【０００２】

【従来の技術】無線機器や映像機器における送信機の最
終段とされる高周波信号の電力増幅器に非線形特性が生
じていると、複数の周波数の異なるキャリア信号を増幅
する際に相互変調（Inter Modulation）が生じるように
なる。例えば、電力増幅器に入力される第１のキャリア
信号の周波数をｆ₁とし、第２のキャリア信号の周波数
をｆ₂（ただし、ｆ₂＞ｆ₁）とした際に相互変調が生じ
ると、周波数が（２ｆ₂−ｆ₁）および（２ｆ₁−ｆ₂）と
される３次相互変調歪成分や、周波数が（３ｆ₂−２
ｆ₁）および（３ｆ₁−２ｆ₂）とされる５次相互変調歪
成分が生じるようになる。このように、相互変調が生じ
ると、多くのスプリアスが発生し、隣接するチャンネル
に妨害を与えるようになる。そこで、電力増幅器には、
３次相互変調歪成分のキャリア信号に対する抑圧量（Ｉ
Ｍ３）および５次相互変調歪成分のキャリア信号に対す
る抑圧量（ＩＭ５）が規定されており、規定されている
所定量以上の大きな抑圧量とできる増幅特性が求められ
ている。ただし、５次相互変調歪成分は３次相互変調歪
成分に比べて小さな電力のスプリアスとされることか
ら、現実的には３次相互変調歪成分の電力を所定値以下
とすればよいことになる。

【０００３】ところで、最近の業務用移動通信システム
においては、音声と共に高速なデータ伝送を実現するた
めに振幅変動が大きい１６ＱＡＭ等の多値変調やマルチ
キャリア方式の導入が考えられている。このため、基地
局用電力増幅器には高出力かつ高効率な特性に加えて高
い線形性が求められている。しかしながら、電力増幅器
としては、電力効率の点から一般に非線形特性を有して
いる飽和増幅器が用いられている。飽和増幅器では、そ
の非線形性から十分な線形性を確保することができな
い。そこで、飽和増幅器を用いても非線形特性により生
じる３次相互変調歪成分を所定値以下として高い線形性
が得られるように、電力増幅器に前置して電力増幅器の
非線形と逆の非線形を有するプリディストーション回路
を設けることが提案されている。

【０００４】

【発明が解決しようとする課題】プリディストーション
回路の一例として、本出願人が特願２０００−２２５２
４７において提案しているプリディストーション回路を
図８に示す。図８に示すプリディストーション回路１０
０の入力端子ＩＮには、信号源１０２から入力信号が入
力されており、プリディストーション回路１００の出力
端子ＯＵＴには飽和増幅器１０３が後置接続されてい
る。この飽和増幅器１０３の出力は負荷抵抗ＲＬに供給
されている。そして、プリディストーション回路１００
を前置することにより、信号源１０２からの入力信号に
対する飽和特性を有する飽和増幅器１０３の出力信号の
入力・出力特性がほぼ線形とされて、３次相互変調歪成
分のキャリア信号に対する抑圧量（ＩＭ３）を十分な抑
圧量とすることができるようになる。

【０００５】このプリディストーション回路１００は、
利得がほぼ０ｄＢとされるバッファアンプ１１１と、バ
ッファアンプ１１１に後置接続された補助増幅器１１４
を備えている。このバッファアンプ１１１の出力は補助
増幅器１１４に入力されるが、その出力が伝達されるラ
インとアース間に電界効果トランジスタ（ＦＥＴ）１１
２が接続されている。このＦＥＴ１１２は、出力電極で
あるドレイン電極Ｄが上記ラインに接続され、共通電極
であるソース電極Ｓがアースに接続されている。さら
に、制御電極であるゲート電極Ｇにはバイアス電圧源１
１３からのバイアス電圧ＶＢｇｓがチョークコイルＬを
介して供給されている。さらに、ゲート電極Ｇにはバッ
ファアンプ１１１の出力信号が位相反転回路１１５で位
相反転されて供給されている。なお、チョークコイルＬ
は位相反転回路１１５の出力がバイアス電圧源１１３で
減衰しないようにするためのものであり、チョークコイ
ルＬにおいては位相反転回路１１５からの出力信号に対
するインピーダンスが高くなるようにされている。

【０００６】一般に、電界効果トランジスタにおいてド
レイン・ソース間電圧Ｖｄｓを変化させた時に、図１０
に一例を示すようにドレイン電流Ｉｄｓの変化は非線形
特性となる。すなわち、ドレイン・ソース間電圧Ｖｄｓ
に対するドレイン・ソース間の微分抵抗Ｒｄｓは非線形
に変化するようになる。この微分抵抗Ｒｄｓの非線形特
性は、ゲート電極に印加されるバイアス電圧ＶＢｇｓお
よび位相反転回路１１５が出力する出力信号電圧との和
であるゲート・ソース間電圧Ｖｇｓにより変化するよう
になる（図１０参照）。図８に示すプリディストーショ
ン回路１００は、この微分抵抗Ｒｄｓの非線形特性を利
用して後置される飽和増幅器１０３の振幅の非線形特性
を補償するようにしている。なお、位相反転回路１１５
は利得可変増幅器により構成されており、利得制御端子
１１５ａに印加される制御信号に応じて利得を可変でき
るようにされている。なお、位相反転回路１１５の利得
を可変することにより、図１０に示すように振幅および
位相の補償量を調整することができる。また、ＦＥＴ１
１２に並列に位相補償用コンデンサＣｐが接続されてい
る。この位相補償用コンデンサＣｐを、上記したＦＥＴ
１１２における非線形特性を有するドレイン・ソース間
の微分抵抗Ｒｄｓに並列接続することにより、プリディ
ストーション回路１００に後置される飽和増幅器１０３
の位相の非線形特性を補償するようにしている。

【０００７】上記プリディストーション回路１００の等
価回路を図９に示す。この等価回路では、プリディスト
ーション回路１００におけるＦＥＴ１１２は入出力間に
並列接続されたドレイン・ソース間の微分抵抗Ｒｄｓと
して示されている。ただし、バッファアンプ１１１の入
出力インピーダンスは、入力側および出力側に整合され
て後述する伝達特性に影響を与えないためバッファアン
プ１１１を省略して示している。なお、信号源１０２の
内部インピーダンスはＲｓで表され、この内部インピー
ダンスＲｓは例えば５０Ωとされている。さらに、補助
増幅器１１４の入力インピーダンスはＲＬに整合されて
おり、その入力インピーダンスＲＬは例えば５０Ωとさ
れている。ここで、微分抵抗Ｒｄｓ、位相補償用コンデ
ンサＣｐ、入力インピーダンスＲＬを並列接続した並列
インピーダンスをＺｐとすると、プリディストーション
回路１００の入出力伝達特性Ｇは、次式で示される。Ｇ＝Ｚｐ／（Ｒｓ＋Ｚｐ）（３）ただし、（３）式においてインピーダンスＺｐは次式で
示される。Ｚｐ＝１／｛（１／Ｒｄｓ）＋ｊωＣｐ＋（１／ＲＬ）｝（４）なお、ＲｄｓはＦＥＴ１１２のドレイン・ソース間の微
分抵抗であり、交流抵抗である。

【０００８】ＦＥＴ１１２のドレイン・ソース間の微分
抵抗Ｒｄｓは、ドレイン・ソース間電圧Ｖｄｓであるバ
ッファアンプ１１１から出力される信号の電圧レベルに
応じて、上述したように非線形に変化するようになる。
さらに、位相反転回路１１５により位相反転された入力
信号がＦＥＴ１１２のゲート電極Ｇに印加されることに
よっても微分抵抗Ｒｄｓは変化するようになる。この場
合、ＦＥＴ１１２のゲート電極Ｇに印加される入力信号
が位相反転回路１１５により位相反転されているので、
バッファアンプ１１１から出力される信号が正の方向に
増加する際には、位相反転回路１１５から出力される信
号は負の方向に増加するようになる。すなわち、ドレイ
ン・ソース間電圧Ｖｄｓが増加する際に、ゲート・ソー
ス間電圧Ｖｇｓは減少するようになる。そして、ＦＥＴ
１２のドレイン・ソース間の微分抵抗Ｒｄｓは、ドレイ
ン・ソース間電圧Ｖｄｓが増加すると大きくなると共
に、ゲート・ソース間電圧Ｖｇｓが減少しても大きくな
る。このことから、信号源１０２の入力信号が大きくな
ると、ドレイン・ソース間電圧Ｖｄｓが増大およびゲー
ト・ソース間電圧Ｖｇｓの減少により、微分抵抗Ｒｄｓ
の変化が増大するようになる。

【０００９】例えば、位相反転回路１１５の利得が小さ
く設定されており、ＦＥＴ１１２のドレイン・ソース間
電圧Ｖｄｓが図１０に示すように電圧Ｖｓであった際
に、ゲート・ソース間電圧Ｖｇｓが図１０に示すＶｇｓ
３になっていたとする。そして、入力信号レベルが増加
してＦＥＴ１１２のドレイン・ソース間電圧Ｖｄｓが電
圧Ｖｓから電圧ＶＬになると、ゲート・ソース間電圧Ｖ
ｇｓが図１０に示すように「位相反転回路の利得小」の
負荷線に沿って移動し、電圧Ｖｇｓ３から電圧Ｖｇｓ２
に減少するようになる。これにより、微分抵抗Ｒｄｓ３
が微分抵抗Ｒｄｓ２になり、微分抵抗は増大するように
なる。このように入力信号のレベルに応じて微分抵抗Ｒ
ｄｓが大きく変化するようになるため、飽和増幅器１０
３の飽和領域での大きな利得圧縮、および、位相進みを
補償することができるようになる。なお、図１０に示す
ようにこの補償量は位相反転回路１１５の利得に応じて
調整することができる。上記の説明は、位相反転回路１
１５の利得が小さく設定された場合を説明したが、位相
反転回路１１５の利得を大きく設定すると、図１０に示
す「位相反転回路の利得大」の負荷線に沿ってゲート・
ソース間電圧Ｖｇｓが移動し、より微分抵抗Ｒｄｓの変
化分は増大するようになる。すなわち、位相反転回路１
１５の利得を大きくするに従って、歪補償量を大きくす
ることができるようになる。

【００１０】なお、プリディストーション回路１００の
損失が最も小さくなるのは信号源１０２からの入力信号
レベルが大きく微分抵抗Ｒｄｓが最大になった場合であ
り、信号源１０２からの入力信号レベルがほぼゼロとさ
れた際に微分抵抗Ｒｄｓは最も小さくなって、プリディ
ストーション回路１００の損失は最大となる。この損失
を補助するために補助増幅器１１４が設けられており、
補助増幅器１１４の利得は、例えば１５ｄＢないし２０
ｄＢとされる。

【００１１】このように、信号源１０２からの入力信号
の振幅が大きくなると、プリディストーション回路１０
０の損失が減少するので、より大きなレベルの入力信号
が飽和増幅器１０３に入力されるようになる。このた
め、飽和特性とされた飽和増幅器１０３の非線形特性
が、プリディストーション回路１００の非線形特性で補
償されて出力レベルはほぼ線形となる。すなわち、飽和
増幅器１０３の非線形特性とプリディストーション回路
１００の非線形特性がほぼ逆特性とされるので、プリデ
ィストーション回路１００を前置した飽和増幅器１０３
の総合特性がほぼ線形となるのである。

【００１２】しかしながら、飽和増幅器が線形領域で動
作する場合は、その利得は十分な利得が得られるが、飽
和領域で動作する場合には、その飽和特性によっては利
得が大幅に減少するようになる。すなわち、飽和増幅器
によっては利得減少幅が大きくなっていることがある。
この場合、このような飽和増幅器に図８に示すプリディ
ストーション回路１００を前置しても、プリディストー
ション回路１００における損失変動幅を設定することが
できないことから、飽和増幅器における利得減少を十分
補償することができないという問題点があった。

【００１３】そこで、本発明は、損失変動幅を設定によ
り拡大することのできるプリディストーション回路を提
供することを目的としている。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に本発明のプリディストーション回路は、増幅器の非線
形特性を補償するために該増幅器に前置して設けられる
プリディストーション回路であって、入力端子と出力端
子間に接続された損失変動幅拡大用の抵抗素子と、該抵
抗素子と前記出力端子間とを結ぶラインとアース間に接
続された能動素子と、該能動素子の制御電極に所定のバ
イアス電圧を与えるバイアス電圧源とを少なくとも備え
ている。また、上記本発明のプリディストーション回路
において、前記能動素子と並列に接続されている位相補
償用コンデンサと、前記入力端子から入力された入力信
号の位相を反転して前記能動素子の制御電極に印加する
位相反転回路とを、さらに備えるようにしてもよい。

【００１５】このような本発明によれば、入力端子と出
力端子間に抵抗素子を接続し、この抵抗素子と出力端子
間とを結ぶラインとアース間に能動素子を接続するよう
にしたので、設定された抵抗素子の値と能動素子の非線
形特性とを利用して損失変動幅を拡大することができる
ようになる。これにより、飽和増幅器における利得減少
幅が大きくされていても、その利得減少を十分補償する
ことができるようになる。また、能動素子に並列に接続
された位相補償用コンデンサにより位相の補償を行える
ようになる。さらに、能動素子の制御電極に位相反転し
た入力信号を印加するようにしているので、微分抵抗の
変化を大きくすることができ、ドレイン・ソース間電圧
が大きい領域においてドレイン電流が一定とならない能
動素子を用いても、飽和増幅器の飽和領域での大きな利
得圧縮および位相を補償することができるようになる。

【００１６】

【発明の実施の形態】本発明の実施の形態におけるプリ
ディストーション回路の回路構成を図１に示す。図１に
示す第１のプリディストーション回路１の入力端子ＩＮ
には、信号源２から入力信号が入力されており、プリデ
ィストーション回路１の出力端子ＯＵＴには飽和増幅器
３が後置接続されている。この飽和増幅器３の出力は負
荷抵抗ＲＬに供給されるが、飽和増幅器３が送信機の最
終段とされる場合は負荷抵抗ＲＬはアンテナ系となる。
アンテナ系は、一般に整合回路とアンテナから構成され
ている。そして、プリディストーション回路１を前置す
ることにより、信号源２からの入力信号に対する飽和特
性を有する飽和増幅器３の出力信号の入力・出力特性が
ほぼ線形とされて、３次相互変調歪成分のキャリア信号
に対する抑圧量（ＩＭ３）を十分な抑圧量とすることが
できるようになる。

【００１７】このプリディストーション回路１において
は、利得がほぼ０ｄＢとされるバッファアンプ１１と、
任意に値を設定することのできる損失変動幅拡大用の抵
抗Ｒ１と、バッファアンプ１１に後置接続された損失補
償用の補助増幅器１４とが縦続接続されている。この損
失変動幅拡大用の抵抗Ｒ１が備えられている構成が本発
明における特徴的な構成とされている。バッファアンプ
１１と補助増幅器１４の入力インピーダンスは、その入
力側のインピーダンスに整合していると共に、出力イン
ピーダンスはその出力側のインピーダンスに整合するよ
うにされている。そして、バッファアンプ１１の出力は
抵抗Ｒ１を介して補助増幅器１４に入力されるが、抵抗
Ｒ１と補助増幅器１４を接続しているラインとアース間
に電界効果トランジスタ（ＦＥＴ）１２が接続されてい
る。

【００１８】このＦＥＴ１２は、例えばＮチャンネルＭ
ＯＳ（Metal Oxide Semiconductor）型ＦＥＴ（Ｎ−Ｍ
ＯＳＦＥＴ）とされており、出力電極であるドレイン電
極Ｄが上記ラインに接続され、共通電極であるソース電
極Ｓがアースに接続されている。さらに、制御電極であ
るゲート電極Ｇにはバイアス電圧源１３からのバイアス
電圧ＶＢｇｓがチョークコイルＬを介して供給されてい
る。さらに、ゲート電極Ｇにはバッファアンプ１１の出
力信号が抵抗Ｒ１を介して位相反転回路１５で位相反転
されて供給されている。なお、チョークコイルＬは位相
反転回路１５の出力がバイアス電圧源１３で減衰しない
ようにするためのものであり、位相反転回路１５からの
出力信号に対するチョークコイルＬのインピーダンスは
高くなるようにされている。なお、チョークコイルＬに
替えて高抵抗値の抵抗を接続するようにしてもよい。

【００１９】一般に、電界効果トランジスタにおいてド
レイン・ソース間電圧Ｖｄｓを変化させた時に、前記図
１０に一例を示すようにドレイン電流Ｉｄｓの変化は非
線形特性となる。すなわち、ドレイン・ソース間電圧Ｖ
ｄｓに対するドレイン・ソース間の微分抵抗Ｒｄｓは非
線形に変化するようになる。この微分抵抗Ｒｄｓの非線
形特性は、ゲート電極に印加されるバイアス電圧ＶＢｇ
ｓおよび位相反転回路１５が出力する出力信号電圧との
和であるゲート・ソース間電圧Ｖｇｓにより変化するよ
うになる（図１０参照）。図１に示すプリディストーシ
ョン回路１は、この微分抵抗Ｒｄｓの非線形特性を利用
して後置される飽和増幅器３の振幅の非線形特性を補償
するようにしている。なお、位相反転回路１５は利得が
可変できるようにされており、利得制御端子１５ａに印
加される制御電圧に応じて利得を可変できるようにされ
ている。なお、後述するが、位相反転回路１５の利得を
可変することにより、図１０に示すように振幅および位
相の補償量を調整することができる。また、ＦＥＴ１２
に並列に位相補償用コンデンサＣｐが接続されている。
この位相補償用コンデンサＣｐを、上記したＦＥＴ１２
における非線形特性を有するドレイン・ソース間の微分
抵抗Ｒｄｓに並列接続することにより、プリディストー
ション回路１に後置される飽和増幅器３の位相の非線形
特性を補償するようにしている。

【００２０】上記プリディストーション回路１の等価回
路を図２に示す。この等価回路では、プリディストーシ
ョン回路１におけるＦＥＴ１２は入出力間に並列接続さ
れたドレイン・ソース間の微分抵抗Ｒｄｓとして示され
ている。ただし、バッファアンプ１１の入出力インピー
ダンスは、入力側および出力側に整合されて後述する伝
達特性に影響を与えないためバッファアンプ１１を省略
して示している。なお、信号源２の内部インピーダンス
はＲｓで表され、この内部インピーダンスＲｓは例えば
５０Ωとされている。さらに、補助増幅器１４の入力イ
ンピーダンスはＲＬに整合されており、その入力インピ
ーダンスＲＬは例えば５０Ωとされている。ここで、微
分抵抗Ｒｄｓ、位相補償用コンデンサＣｐ、入力インピ
ーダンスＲＬを並列接続した並列インピーダンスをＺｐ
とすると、プリディストーション回路１の入出力伝達特
性Ｇは、次に示す（１）式で示される。Ｇ＝Ｚｐ／｛（Ｒｓ＋Ｒ１）＋Ｚｐ｝（１）ただし、（１）式においてインピーダンスＺｐは次式で
示される。Ｚｐ＝１／｛（１／Ｒｄｓ）＋ｊωＣｐ＋（１／ＲＬ）｝（２）なお、ＲｄｓはＦＥＴ１２のドレイン・ソース間の微分
抵抗であり、交流抵抗である。

【００２１】ＦＥＴ１２のドレイン・ソース間の微分抵
抗Ｒｄｓは、ドレイン・ソース間電圧Ｖｄｓであるバッ
ファアンプ１１から出力される信号の電圧レベルに応じ
て、上述したように非線形に変化するようになる。さら
に、位相反転回路１５により位相反転された入力信号が
ＦＥＴ１２のゲート電極Ｇに印加されることによっても
微分抵抗Ｒｄｓは変化するようになる。この場合、ＦＥ
Ｔ１２のゲート電極Ｇに印加される入力信号が位相反転
回路１５により位相反転されているので、バッファアン
プ１１から抵抗Ｒ１を介して出力される信号が正の方向
に増加する際には、位相反転回路１５から出力される反
転信号が負の方向に増加するようになる。すなわち、ド
レイン・ソース間電圧Ｖｄｓが正の方向に増加する際
に、ゲート・ソース間電圧Ｖｇｓは負の方向に増加、す
なわち減少するようになる。そして、ＦＥＴ１２のドレ
イン・ソース間の微分抵抗Ｒｄｓは、ドレイン・ソース
間電圧Ｖｄｓが増加すると大きくなると共に、ゲート・
ソース間電圧Ｖｇｓが減少しても大きくなる。このこと
から、信号源２の入力信号が大きくなると、ドレイン・
ソース間電圧Ｖｄｓが増大およびゲート・ソース間電圧
Ｖｇｓの減少により、微分抵抗Ｒｄｓの変化が増大する
ようになる。

【００２２】例えば、位相反転回路１５の利得が小さく
設定されており、ＦＥＴ１２のドレイン・ソース間電圧
Ｖｄｓが図１０に示すように電圧Ｖｓであった際に、ゲ
ート・ソース間電圧Ｖｇｓが図１０に示すＶｇｓ３にな
っていたとする。そして、入力信号レベルが増加してＦ
ＥＴ１２のドレイン・ソース間電圧Ｖｄｓが電圧Ｖｓか
ら電圧ＶＬになると、ゲート・ソース間電圧Ｖｇｓが図
１０に示すように「位相反転回路の利得小」の負荷線に
沿って移動し、電圧Ｖｇｓ３から電圧Ｖｇｓ２に減少す
るようになる。これにより、微分抵抗Ｒｄｓ３が微分抵
抗Ｒｄｓ２になり、微分抵抗は増大するようになる。こ
のように入力信号のレベルに応じて微分抵抗Ｒｄｓが大
きく変化するようになるため、飽和増幅器３の飽和領域
での大きな利得圧縮、および、位相進みを補償すること
ができるようになる。なお、図１０に示すようにこの補
償量は位相反転回路１５の利得に応じて調整することが
できる。上記の説明は、位相反転回路１５の利得が小さ
く設定された場合を説明したが、位相反転回路１５の利
得を大きく設定すると、図１０に示す「位相反転回路の
利得大」の負荷線に沿ってゲート・ソース間電圧Ｖｇｓ
が移動し、より微分抵抗Ｒｄｓの変化分は増大するよう
になる。すなわち、位相反転回路１５の利得を大きくす
るに従って、歪補償量を大きくすることができるように
なる。

【００２３】なお、プリディストーション回路１の損失
が最も小さくなるのは信号源２からの入力信号レベルが
大きく微分抵抗Ｒｄｓが最大になった場合であり、信号
源２からの入力信号レベルがほぼゼロとされた際に微分
抵抗Ｒｄｓは最も小さくなって、プリディストーション
回路１の損失は最大となる。この損失を補助するのが補
助増幅器１４であり、補助増幅器１４の利得は、例えば
１５ｄＢないし２０ｄＢとされる。

【００２４】このように、信号源２からの入力信号の振
幅が大きくなると、プリディストーション回路１の損失
が減少するので、より大きなレベルの入力信号が飽和増
幅器３に入力されるようになる。このため、飽和特性と
された飽和増幅器３の非線形特性が、プリディストーシ
ョン回路１の非線形特性で補償されて入力対出力レベル
特性がほぼ線形となる。すなわち、飽和増幅器３の非線
形特性とプリディストーション回路１の非線形特性が逆
特性とされるので、プリディストーション回路１を前置
した飽和増幅器３の総合特性がほぼ線形となるのであ
る。

【００２５】次に、プリディストーション回路１におけ
る等価回路において、各枝路の電流および電圧のベクト
ル図を参照することにより、位相補償用コンデンサＣｐ
により位相の補償を行える原理を説明する。図３（ａ）
に示すプリディストーション回路１の等価回路におい
て、信号源２からの入力信号電圧Ｖｉｎに対する出力信
号電圧Ｖｏｕｔの位相関係が、図３（ｂ）（ｃ）にベク
トル図で示されている。ただし、電流Ｉｔは信号源２か
ら供給される電流であり、電流Ｉｒは並列接続された微
分抵抗Ｒｄｓと補助増幅器１４の入力インピーダンスＲ
Ｌに分流する電流であり、電流Ｉｃは位相補償用コンデ
ンサＣｐに分流する電流である。また、電圧Ｖｒｓは信
号源２の内部抵抗Ｒｓと抵抗Ｒ１による電圧降下分の電
圧である。

【００２６】図３（ｂ）に示すように、入力信号電圧Ｖ
ｉｎは、内部抵抗Ｒｓと抵抗Ｒ１による電圧降下Ｖｒｓ
と出力信号電圧Ｖｏｕｔとに分圧される。ところで、電
流Ｉｃはコンデンサに流れる電流であることから抵抗に
流れる電流Ｉｒより９０°位相が進んでおり、電流Ｉｔ
は電流Ｉｃと電流Ｉｒとをベクトル合成した電流となっ
ている。電圧降下Ｖｒｓは、内部抵抗Ｒｓによる電圧降
下のため電流Ｉｔと同相の電圧となり、図示するように
結局のところ出力信号電圧Ｖｏｕｔは入力信号電圧Ｖｉ
ｎより位相θｄだけ遅れ位相となる。ここで、入力信号
電圧Ｖｉｎのレベルが大きくなる（ＦＥＴ１２のドレイ
ン・ソース間電圧Ｖｄｓが大きくなると共に、ゲート・
ソース間電圧Ｖｇｓが減少する）と、微分抵抗Ｒｄｓが
微分抵抗Ｒｄｓ’に増大することになるので、電流Ｉｒ
は図３（ｃ）に示す電流Ｉｒ’のように減少するように
なる。これにより、電流Ｉｃ’が増大して、図３（ｃ）
に示すように電流Ｉｔ’の位相はより進み位相となる。
従って、電圧降下Ｖｒｓ’の位相もより進み位相とな
り、図示するように出力信号電圧Ｖｏｕｔ’の位相は入
力信号電圧Ｖｉｎ’の位相より、より遅れた位相θｄ’
の遅れ位相となる。

【００２７】上述したように信号源２からの入力信号電
圧Ｖｉｎのレベルが大きくなるに従って、微分抵抗Ｒｄ
ｓが増大していくようになり、出力信号電圧Ｖｏｕｔの
位相はより遅れる遅れ位相となる。また、信号源２から
の入力信号電圧Ｖｉｎのレベルが小さくなるに従って、
微分抵抗Ｒｄｓが減少していくようになり、出力信号電
圧Ｖｏｕｔの位相遅れ量は小さくなっていく。このよう
に、信号源２からの入力信号電圧Ｖｉｎのレベルに応じ
て、プリディストーション回路１の遅れ位相量が変化す
るようになる。これにより、進み位相の増幅器とされて
いる飽和増幅器３の位相を補償することができるように
なる。

【００２８】また、ＦＥＴ１２のゲート電極に印加され
ているバイアス電圧源１３のバイアス電圧ＶＢｇｓを可
変すると、それに応じて微分抵抗Ｒｄｓが変化し、電流
Ｉｒと電流Ｉｃの分流割合が変化するようになる。この
ように、バイアス電圧ＶＢｇｓを可変することにより入
力信号電圧Ｖｉｎに対する出力信号電圧Ｖｏｕｔの遅れ
位相量を調整することができるようになる。このよう
に、本願発明のプリディストーション回路１によれば、
入力信号のレベルに応じて微分抵抗Ｒｄｓが大きく変化
するようになるため、飽和増幅器３の飽和領域での大き
な利得圧縮および位相進みを補償することができるよう
になる。

【００２９】次に、損失変動幅拡大用の抵抗Ｒ１の作用
を説明するために、本発明にかかるプリディストーショ
ン回路１において入力信号の振幅が変化した際の、プリ
ディストーション回路１における損失変動幅について検
討してみる。入力信号電圧Ｖｉｎの振幅が小さい時に、
例えば、微分抵抗Ｒｄｓが１０Ωであったとする。この
際の等価回路を図４に示す。ただし、内部抵抗Ｒｓは５
０Ωとし、抵抗Ｒ１は０Ωに設定されており、位相補償
用コンデンサＣｐは省略して示している。この場合のプ
リディストーション回路１の入出力伝達特性Ｇを上記
（１）から求めると、Ｇ１＝１０／６０となる。

【００３０】そして、入力信号電圧Ｖｉｎの振幅が大き
くなり、例えば、微分抵抗Ｒｄｓが増大して５０Ωにな
ったとする。この際の等価回路を図５に示し、この場合
のプリディストーション回路１の入出力伝達特性Ｇを上
記（１）から求めると、Ｇ２＝５０／１００となる。すなわち、内部抵抗Ｒｓと抵抗Ｒ１との和が５
０Ωの場合の損失の変動幅ΔＧ₅₀は、 ΔＧ₅₀＝Ｇ２／Ｇ１＝３となる。従って、この場合は飽和増幅器３において入力
信号の振幅が小さい場合の利得に対して、入力信号が大
きい場合の利得が１／３に減少しても、その利得減少を
補償することができる。

【００３１】次に、抵抗Ｒ１を５０Ωに設定して、同様
にプリディストーション回路１の変動損失量を求めてみ
る。この場合、入力信号電圧Ｖｉｎの振幅が小さい時の
等価回路は図６に示すようになる。すると、この場合の
プリディストーション回路１の入出力伝達特性Ｇを上記
（１）から求めると、Ｇ３＝１０／１１０となる。そして、入力信号電圧Ｖｉｎの振幅が大きくな
り、例えば、微分抵抗Ｒｄｓが増大して５０Ωになった
とする。この場合の等価回路は図７に示すようになり、
プリディストーション回路１の入出力伝達特性Ｇを上記
（１）から求めると、Ｇ４＝５０／１５０となる。すなわち、内部抵抗Ｒｓと抵抗Ｒ１との和が１
００Ωの場合の損失の変動幅ΔＧ₁₀₀は、 ΔＧ₁₀₀＝Ｇ４／Ｇ３＝３．６７と増大するようになり、内部抵抗Ｒｓと抵抗Ｒ１との和
を大きくすると損失変動幅も増加するようになる。

【００３２】従って、この場合は飽和増幅器３において
入力信号の振幅が小さい場合の利得に対して、入力信号
が大きい場合の利得が１／３．６７に減少しても、その
利得減少を補償することができる。上記した場合におけ
る損失変動幅の増加分を求めると、 ΔＧ₁₀₀／ΔＧ₅₀＝３．６７／３＝１．２２倍＝１．７
３ｄＢとなる。このように、信号源２の内部抵抗Ｒｓに直列接
続される抵抗Ｒ１の値を任意に設定することにより、損
失変動幅を増大することができ飽和増幅器３におけるよ
り大きな利得減少を補償することができるようになる。
なお、本発明にかかるプリディストーション回路１は、
抵抗Ｒ１の値を変更することに限らず内部抵抗Ｒｓの値
を変更するようにしても損失変動幅を変更することがで
き、より大きな飽和増幅器３の利得減少幅に対応するこ
とができるようになる。

【００３３】なお、本発明の実施の形態にかかる第１の
プリディストーション回路１におけるＦＥＴ１２として
はＮチャンネルＭＯＳＦＥＴやＨＥＭＴを用いることが
できる。ＨＥＭＴは、低雑音特性を得ることができるが
図１０に示すようにドレイン・ソース間電圧Ｖｄｓが大
きい領域において、ドレイン電流Ｉｄｓが一定となら
ず、その微分抵抗Ｒｄｓが無限大まで変化しないように
なる。しかしながら、本発明においては、上述したよう
に位相反転した入力信号をゲート電極に印加するように
したので、ドレイン・ソース間電圧Ｖｄｓが大きい領域
においてＨＥＭＴの微分抵抗を十分大きいものとするこ
とができる。これにより、ＨＥＭＴを用いても飽和増幅
器３の飽和領域での大きな利得圧縮および位相の補償を
行うことができるようになる。

【００３４】また、ＮチャンネルＭＯＳＦＥＴやＨＥＭ
Ｔに替えて、ＰチャンネルＭＯＳＦＥＴ、ＭＩＳ（Meta
l Insulator Semiconductor）等の絶縁ゲート型、ＭＥ
Ｓ（Metal Semiconductor ）、ＳＩＴ（Static inducti
on Transistor）等のジャンクション型の電界効果トラ
ンジスタを用いるようにしてもよい。さらにまた、電界
効果トランジスタに替えてバイポーラトランジスタやＨ
ＢＴ（Heterojunction Bipolar Transistor）等を使用
してもよい。

【００３５】

【発明の効果】本発明は以上説明したように、入力端子
と出力端子間に抵抗素子を接続し、この抵抗素子と出力
端子間とを結ぶラインとアース間に能動素子を接続する
ようにしたので、設定された抵抗素子の値と能動素子の
非線形特性とを利用して損失変動幅を拡大することがで
きるようになる。これにより、飽和増幅器における利得
減少幅が大きくされていても、その利得減少を十分補償
することができるようになる。また、能動素子に並列に
接続された位相補償用コンデンサにより位相の補償を行
えるようになる。さらに、能動素子の制御電極に位相反
転した入力信号を印加するようにしているので、微分抵
抗の変化を大きくすることができ、ドレイン・ソース間
電圧が大きい領域においてドレイン電流が一定とならな
い能動素子を用いても、飽和増幅器の飽和領域での大き
な利得圧縮および位相を補償することができるようにな
る。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるプリディストーシ
ョン回路の回路構成を示す回路図である。

【図２】本発明の実施の形態におけるプリディストーシ
ョン回路の等価回路を示す図である。

【図３】本発明の実施の形態のプリディストーション回
路において、位相補償用コンデンサＣｐにより位相の補
償を行える原理を説明するための等価回路およびベクト
ル図である。

【図４】本発明の実施の形態のプリディストーション回
路において、第１の条件におけるて入力信号の振幅が小
さい場合の等価回路を示す図である。

【図５】本発明の実施の形態のプリディストーション回
路において、第１の条件における入力信号の振幅が大き
い場合の等価回路を示す図である。

【図６】本発明の実施の形態のプリディストーション回
路において、第２の条件における入力信号の振幅が小さ
い場合の等価回路を示す図である。

【図７】本発明の実施の形態のプリディストーション回
路において、第７の条件における入力信号の振幅が大き
い場合の等価回路を示す図である。

【図８】本出願人により既に提案されているプリディス
トーション回路の例を示す図である。

【図９】本出願人により既に提案されているプリディス
トーション回路の等価回路を示す図である。

【図１０】ＦＥＴにおけるドレイン・ソース間電圧Ｖｄ
ｓ対ドレイン電流Ｉｄｓ特性の一例を示す図である。

【符号の説明】

１プリディストーション回路、２信号源、３飽和
増幅器、１１バッファアンプ、１３バイアス電圧
源、１４補助増幅器、１５位相反転回路、１５ａ
利得制御端子、１００プリディストーション回路、１
０２信号源、１０３飽和増幅器、１１１バッファ
アンプ、１１３バイアス電圧源、１１４補助増幅器、
１１５位相反転回路、１１５ａ利得制御端子、Ｃｐ
位相補償用コンデンサ、ＩＮ入力端子、ＯＵＴ出
力端子、Ｒ１抵抗、ＲＬ負荷抵抗、Ｒｓ内部抵
抗、ＶＢｇｓバイアス電圧

───────────────────────────────────────────────────── フロントページの続き (72)発明者細田隆之神奈川県横浜市港北区菊名７−６−３有限会社ファインチューン内Ｆターム(参考） 5J090 AA01 AA41 CA21 CA35 FA10 GN03 HA09 HA25 HA26 HA29 HA33 KA00 KA03 KA04 KA12 SA14 TA01 TA02

Claims

【特許請求の範囲】

【請求項１】増幅器の非線形特性を補償するために該
増幅器に前置して設けられるプリディストーション回路
であって、入力端子と出力端子間に接続された損失変動幅拡大用の
抵抗素子と、該抵抗素子と前記出力端子間とを結ぶラインとアース間
に接続された能動素子と、該能動素子の制御電極に所定のバイアス電圧を与えるバ
イアス電圧源と、を少なくとも備えていることを特徴とするプリディスト
ーション回路。
【請求項２】前記能動素子と並列に接続されている位
相補償用コンデンサと、前記入力端子から入力された入力信号の位相を反転して
前記能動素子の制御電極に印加する位相反転回路とを、さらに備えていることを特徴とする請求項１記載のプリ
ディストーション回路。