JP2003059945A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2003059945A JP2003059945A JP2001241275A JP2001241275A JP2003059945A JP 2003059945 A JP2003059945 A JP 2003059945A JP 2001241275 A JP2001241275 A JP 2001241275A JP 2001241275 A JP2001241275 A JP 2001241275A JP 2003059945 A JP2003059945 A JP 2003059945A
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Abstract
(57)【要約】
【課題】 メサ部側壁におけるゲート電極の段差被覆性
を損ねることなく動作領域とゲート電極間のリーク電流
を低減できる半導体装置及びその製造方法を提供するこ
と。 【解決手段】 チャネル層３とキャリア供給層５を含む
トランジスタの動作領域がメサ部１４を形成して素子間
分離され、メサ部１４の、側壁１４ａを含む表面に、動
作領域とゲート電極８間のキャリアの移動を妨げるバリ
ア層１６を形成し、このバリア層１６の上に、メサ部１
４の側壁１４ａにまで延在させてゲート電極８が形成さ
れている。
を損ねることなく動作領域とゲート電極間のリーク電流
を低減できる半導体装置及びその製造方法を提供するこ
と。 【解決手段】 チャネル層３とキャリア供給層５を含む
トランジスタの動作領域がメサ部１４を形成して素子間
分離され、メサ部１４の、側壁１４ａを含む表面に、動
作領域とゲート電極８間のキャリアの移動を妨げるバリ
ア層１６を形成し、このバリア層１６の上に、メサ部１
４の側壁１４ａにまで延在させてゲート電極８が形成さ
れている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関し、更に詳しくはゲートリーク電流の低減
化を図った高電子移動度トランジスタ（ＨＥＭＴ；High
Electron Mobility Transistor ）に関する。
製造方法に関し、更に詳しくはゲートリーク電流の低減
化を図った高電子移動度トランジスタ（ＨＥＭＴ；High
Electron Mobility Transistor ）に関する。
【０００２】
【従来の技術】図５はＨＥＭＴの構造の一例を示す断面
図であり、図６はその平面模式図である。半絶縁性のＩ
ｎＰ基板１上にバッファ層２、チャネル層３、スペーサ
層４、電子供給層５、バリア層６が、順次エピタキシャ
ル成長により積層され、ＨＥＭＴ１０の動作領域１１を
形成している。
図であり、図６はその平面模式図である。半絶縁性のＩ
ｎＰ基板１上にバッファ層２、チャネル層３、スペーサ
層４、電子供給層５、バリア層６が、順次エピタキシャ
ル成長により積層され、ＨＥＭＴ１０の動作領域１１を
形成している。
【０００３】バリア層６の上にはソース７、ゲート８、
ドレイン９の３つの電極が配置されている。ゲート電極
８はバリア層６とショットキーコンタクトをとり、ソー
ス電極（またはパッド）７及びドレイン電極（またはパ
ッド）９はチャネル層３とオーミックコンタクトをとっ
ている。
ドレイン９の３つの電極が配置されている。ゲート電極
８はバリア層６とショットキーコンタクトをとり、ソー
ス電極（またはパッド）７及びドレイン電極（またはパ
ッド）９はチャネル層３とオーミックコンタクトをとっ
ている。
【０００４】チャネル層３は不純物が添加されていない
ノンドープ（すなわち高純度）のInGaAs層であり、電子
供給層５は不純物として例えばＳｉが添加されたｎ型In
AlAs層である。
ノンドープ（すなわち高純度）のInGaAs層であり、電子
供給層５は不純物として例えばＳｉが添加されたｎ型In
AlAs層である。
【０００５】以上のように構成されるＨＥＭＴ１０にお
いて、チャネル層３の方が電子供給層５よりも電子親和
力が大きいため、電子供給層５へ添加された不純物から
放出された電子がチャネル層３へ移動しチャネル層３表
面に２次元的に高密度に集まる。この電子がチャネル層
３表面を移動するが、チャネル層３は不純物を含まない
高純度結晶であるため不純物による散乱が少なく電子の
移動度が高くなる。また、電子密度も高いため、高速動
作トランジスタが実現される。
いて、チャネル層３の方が電子供給層５よりも電子親和
力が大きいため、電子供給層５へ添加された不純物から
放出された電子がチャネル層３へ移動しチャネル層３表
面に２次元的に高密度に集まる。この電子がチャネル層
３表面を移動するが、チャネル層３は不純物を含まない
高純度結晶であるため不純物による散乱が少なく電子の
移動度が高くなる。また、電子密度も高いため、高速動
作トランジスタが実現される。
【０００６】バリア層６はノンドープInAlAs層であり、
動作領域１１とゲート電極８間の電子の移動を妨げてゲ
ートリーク電流を抑制する。スペーサ層４はノンドープ
InAlAs層であり、電子を失った不純物イオンの電気的影
響がチャネル３層に及ぶのを抑制して、チャネル層３に
おける電子の走行に影響を与えないようにする。バッフ
ァ層２はノンドープInAlAs層であり、ＩｎＰ基板１の結
晶欠陥の影響をチャネル層３に与えるのを防ぐ。結晶性
の良い良質なＩｎＰ基板１が得られればバッファ層２は
必ずしも必要としない。なお、図においては、ノンドー
プ層には”ｉ−”の接頭語を、ｎ型層には”ｎ−”の接
頭語を付して表している。
動作領域１１とゲート電極８間の電子の移動を妨げてゲ
ートリーク電流を抑制する。スペーサ層４はノンドープ
InAlAs層であり、電子を失った不純物イオンの電気的影
響がチャネル３層に及ぶのを抑制して、チャネル層３に
おける電子の走行に影響を与えないようにする。バッフ
ァ層２はノンドープInAlAs層であり、ＩｎＰ基板１の結
晶欠陥の影響をチャネル層３に与えるのを防ぐ。結晶性
の良い良質なＩｎＰ基板１が得られればバッファ層２は
必ずしも必要としない。なお、図においては、ノンドー
プ層には”ｉ−”の接頭語を、ｎ型層には”ｎ−”の接
頭語を付して表している。
【０００７】
【発明が解決しようとする課題】隣り合う素子と素子と
を電気的に絶縁分離する素子間分離の１つの方法とし
て、Ｂ+ 、Ｏ+ などのイオン注入によって高抵抗化領域
を形成する方法があるが、上述したようなＩｎＰ基板１
上にノンドープInGaAs層３とｎ型InAlAs層５をエピタキ
シャル成長させた構造では、イオン注入による高抵抗化
ができない。よって、上述したような構成のＨＥＭＴ１
０では、動作領域１１が高台状のメサ部を形作るように
不要な部分をウェットエッチングにより除去して素子間
分離する方法が一般的である。
を電気的に絶縁分離する素子間分離の１つの方法とし
て、Ｂ+ 、Ｏ+ などのイオン注入によって高抵抗化領域
を形成する方法があるが、上述したようなＩｎＰ基板１
上にノンドープInGaAs層３とｎ型InAlAs層５をエピタキ
シャル成長させた構造では、イオン注入による高抵抗化
ができない。よって、上述したような構成のＨＥＭＴ１
０では、動作領域１１が高台状のメサ部を形作るように
不要な部分をウェットエッチングにより除去して素子間
分離する方法が一般的である。
【０００８】図６における[Ｙ]−[Ｙ]線方向の断面図で
ある図７に示されるように、ゲート電極８はメサ部の側
壁１２ａを覆うようにしてメサ部の外側まで延在されて
形成される。これは、ゲート電極形成時のマスク合わせ
の精度上の問題と、メサ部側壁１２ａ直下の動作領域１
１にもゲート電極８からの電界効果によりドレイン電流
を制御したいという要請からである。ゲート電極８の他
端側も同様にメサ部の外側すなわち動作領域１１外に延
在して、ゲート引出し部（またはパッド部）８ａに接続
している。このような構成上、図７に示すように、メサ
部側壁１２ａではゲート電極８がチャネル層であるノン
ドープInGaAs層３と電子供給層であるｎ型InAlAs層５に
接触することになる。そして、InGaAsやｎ型InAlAsはバ
ンドギャップが狭く、金属でなるゲート電極とのショッ
トキー障壁が低いため、チャネル層３や電子供給層５
と、ゲート電極８との間の電子の移動、すなわちゲート
リーク電流が増加しＨＥＭＴ１０の特性を劣化させてし
まうという問題がある。
ある図７に示されるように、ゲート電極８はメサ部の側
壁１２ａを覆うようにしてメサ部の外側まで延在されて
形成される。これは、ゲート電極形成時のマスク合わせ
の精度上の問題と、メサ部側壁１２ａ直下の動作領域１
１にもゲート電極８からの電界効果によりドレイン電流
を制御したいという要請からである。ゲート電極８の他
端側も同様にメサ部の外側すなわち動作領域１１外に延
在して、ゲート引出し部（またはパッド部）８ａに接続
している。このような構成上、図７に示すように、メサ
部側壁１２ａではゲート電極８がチャネル層であるノン
ドープInGaAs層３と電子供給層であるｎ型InAlAs層５に
接触することになる。そして、InGaAsやｎ型InAlAsはバ
ンドギャップが狭く、金属でなるゲート電極とのショッ
トキー障壁が低いため、チャネル層３や電子供給層５
と、ゲート電極８との間の電子の移動、すなわちゲート
リーク電流が増加しＨＥＭＴ１０の特性を劣化させてし
まうという問題がある。
【０００９】これを避けるため、従来では、ゲート電極
８が横切るメサ部側壁１２ａのウェーハ面上における方
向を選ぶことによって、図８に示すような逆メサ形状と
なるようにし、蒸着などで形成されるゲート電極８を構
成する金属が逆メサ部側壁１３に接触しないようにする
方法がある。しかし、この場合、逆メサ部側壁１３で良
好な段差被覆性が得られずゲート電極８が逆メサ部の段
差で段切れしたり、パターンレイアウトにおいてゲート
方位が制約されるなどの問題があった。
８が横切るメサ部側壁１２ａのウェーハ面上における方
向を選ぶことによって、図８に示すような逆メサ形状と
なるようにし、蒸着などで形成されるゲート電極８を構
成する金属が逆メサ部側壁１３に接触しないようにする
方法がある。しかし、この場合、逆メサ部側壁１３で良
好な段差被覆性が得られずゲート電極８が逆メサ部の段
差で段切れしたり、パターンレイアウトにおいてゲート
方位が制約されるなどの問題があった。
【００１０】本発明は上述の問題に鑑みてなされ、メサ
部側壁におけるゲート電極の段差被覆性を損ねることな
く動作領域とゲート電極間のリーク電流を低減できる半
導体装置及びその製造方法を提供することを課題とす
る。
部側壁におけるゲート電極の段差被覆性を損ねることな
く動作領域とゲート電極間のリーク電流を低減できる半
導体装置及びその製造方法を提供することを課題とす
る。
【００１１】
【課題を解決するための手段】本発明の請求項１に係る
半導体装置は、チャネル層とキャリア供給層を含むトラ
ンジスタの動作領域がメサ部を形成して素子間分離さ
れ、メサ部の、側壁を含む表面に、動作領域とゲート電
極間のキャリアの移動を妨げるバリア層を形成し、この
バリア層の上に、メサ部の側壁にまで延在させてゲート
電極が形成されている。
半導体装置は、チャネル層とキャリア供給層を含むトラ
ンジスタの動作領域がメサ部を形成して素子間分離さ
れ、メサ部の、側壁を含む表面に、動作領域とゲート電
極間のキャリアの移動を妨げるバリア層を形成し、この
バリア層の上に、メサ部の側壁にまで延在させてゲート
電極が形成されている。
【００１２】本発明の請求項４に係る半導体装置の製造
方法は、チャネル層とキャリア供給層を含むトランジス
タの動作領域を形成する工程と、動作領域をメサ型にエ
ッチングして素子間分離する工程と、エッチングにより
得られるメサ部の側壁を覆うようにしてメサ部表面に、
動作領域とゲート電極間のキャリアの移動を妨げるバリ
ア層を形成する工程と、バリア層の上にメサ部の側壁に
まで延在させてゲート電極を形成する工程を有する。
方法は、チャネル層とキャリア供給層を含むトランジス
タの動作領域を形成する工程と、動作領域をメサ型にエ
ッチングして素子間分離する工程と、エッチングにより
得られるメサ部の側壁を覆うようにしてメサ部表面に、
動作領域とゲート電極間のキャリアの移動を妨げるバリ
ア層を形成する工程と、バリア層の上にメサ部の側壁に
まで延在させてゲート電極を形成する工程を有する。
【００１３】すなわち、本発明では、ゲート電極は、チ
ャネル層やキャリア供給層よりもバンドギャップの大き
いバリア層とメサ部側壁においてもショットキーコンタ
クトする構成であるので、そのメサ部側壁におけるゲー
ト電極と動作領域間のキャリア（電子）の移動を抑制し
てゲートリーク電流を低減できる。これは、バリア層の
形成前に動作領域をメサ型にエッチングして、この後、
そのメサ部上に、側壁を覆うようにしてバリア層を形成
するという手順の工程によって実現できる。
ャネル層やキャリア供給層よりもバンドギャップの大き
いバリア層とメサ部側壁においてもショットキーコンタ
クトする構成であるので、そのメサ部側壁におけるゲー
ト電極と動作領域間のキャリア（電子）の移動を抑制し
てゲートリーク電流を低減できる。これは、バリア層の
形成前に動作領域をメサ型にエッチングして、この後、
そのメサ部上に、側壁を覆うようにしてバリア層を形成
するという手順の工程によって実現できる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。なお、従来と同じ構成部分
には同一の符号を付しその詳細な説明は省略する。
て図面を参照して説明する。なお、従来と同じ構成部分
には同一の符号を付しその詳細な説明は省略する。
【００１５】図１、２は、本実施の形態による半導体装
置としてのＨＥＭＴの製造工程を示す。なお、図１、２
は、ゲート電極の延在方向に沿った方向の断面図であ
る。
置としてのＨＥＭＴの製造工程を示す。なお、図１、２
は、ゲート電極の延在方向に沿った方向の断面図であ
る。
【００１６】先ず、図１Ａに示すように、半絶縁性のＩ
ｎＰ基板１上にバッファ層（ノンドープInAlAs層）２、
チャネル層（ノンドープInGaAs層）３、スペーサ層（ノ
ンドープInAlAs層）４、電子供給層（ｎ型InAlAs層）５
が、順次エピタキシャル成長により積層され、ＨＥＭＴ
の動作領域が形成される。電子供給層５には、不純物と
して例えばＳｉが４×１０18ｃｍ-3のドーズ量で添加さ
れている。
ｎＰ基板１上にバッファ層（ノンドープInAlAs層）２、
チャネル層（ノンドープInGaAs層）３、スペーサ層（ノ
ンドープInAlAs層）４、電子供給層（ｎ型InAlAs層）５
が、順次エピタキシャル成長により積層され、ＨＥＭＴ
の動作領域が形成される。電子供給層５には、不純物と
して例えばＳｉが４×１０18ｃｍ-3のドーズ量で添加さ
れている。
【００１７】次いで、図１Ｂに示すように、レジストな
どをマスクとしたフォトリソグラフィ工程の後、少なく
ともバッファ層２の一部あるいはＩｎＰ基板１に達する
までウェットエッチングを行ってメサ部１４を形成し素
子間分離を行う。図１Ｂに示される、ゲート電極の延在
方向に沿った断面では、メサ部１４は断面台形状のいわ
ゆる順メサ構造を呈している。
どをマスクとしたフォトリソグラフィ工程の後、少なく
ともバッファ層２の一部あるいはＩｎＰ基板１に達する
までウェットエッチングを行ってメサ部１４を形成し素
子間分離を行う。図１Ｂに示される、ゲート電極の延在
方向に沿った断面では、メサ部１４は断面台形状のいわ
ゆる順メサ構造を呈している。
【００１８】次いで、図２Ｃに示すように、電子供給層
５の表面及びメサ部側壁１４ａを覆うようにしてバリア
層（ノンドープInAlAs層）１６をエピタキシャル成長さ
せる。
５の表面及びメサ部側壁１４ａを覆うようにしてバリア
層（ノンドープInAlAs層）１６をエピタキシャル成長さ
せる。
【００１９】次いで、図２Ｄに示すように、バリア層１
６の上に、メサ部側壁１４ａを覆うようにしてメサ部１
４の外に延在するゲート電極８を例えば蒸着により形成
する。ゲート電極８は、チャネル層３とショットキーコ
ンタクトをとる。ゲート電極８の材料は、例えば、Ａｕ
／Ｐｔ／Ｔｉ、Ｍｏなどである。
６の上に、メサ部側壁１４ａを覆うようにしてメサ部１
４の外に延在するゲート電極８を例えば蒸着により形成
する。ゲート電極８は、チャネル層３とショットキーコ
ンタクトをとる。ゲート電極８の材料は、例えば、Ａｕ
／Ｐｔ／Ｔｉ、Ｍｏなどである。
【００２０】上記各層の膜厚を以下に示す。なお、以下
に示す値は一例であってこれらに限られるものではな
い。
に示す値は一例であってこれらに限られるものではな
い。
【００２１】
バッファ層２……５００ｎｍ
チャネル層３……１５ｎｍ
スペーサ層４……２ｎｍ
電子供給層５……１０ｎｍ
バリア層１６……５０ｎｍ
【００２２】更に、チャネル層３とオーミックコンタク
トをとるソース及びドレイン電極（図示せず）をバリア
層１６上に形成する。必要であればこの後、熱処理を行
いソース及びドレイン電極直下にオーミック領域を形成
し、チャネル層３とソース及びドレイン電極間の更なる
低抵抗化を図る。
トをとるソース及びドレイン電極（図示せず）をバリア
層１６上に形成する。必要であればこの後、熱処理を行
いソース及びドレイン電極直下にオーミック領域を形成
し、チャネル層３とソース及びドレイン電極間の更なる
低抵抗化を図る。
【００２３】以上のように構成されるＨＥＭＴ２５は、
ゲート電圧によってゲート電極８の下の空乏層の厚みを
変化させて、ソース・ドレイン間の電流（ドレイン電
流）を制御して動作する。
ゲート電圧によってゲート電極８の下の空乏層の厚みを
変化させて、ソース・ドレイン間の電流（ドレイン電
流）を制御して動作する。
【００２４】以上述べたように、本実施の形態では、メ
サ部側壁１４ａにおいても、チャネル層であるInGaAs層
３及び電子供給層であるｎ型InAlAs層５が、ノンドープ
InAlAs層のバリア層１６で覆われるため、ゲート電極８
とのショットキー障壁を高くして、ゲートリーク電流を
抑制することができる。また、バリア層１６はメサ部１
４の外側にまで延在して形成されるが、ノンドープであ
るため素子間分離を損なうことはない。
サ部側壁１４ａにおいても、チャネル層であるInGaAs層
３及び電子供給層であるｎ型InAlAs層５が、ノンドープ
InAlAs層のバリア層１６で覆われるため、ゲート電極８
とのショットキー障壁を高くして、ゲートリーク電流を
抑制することができる。また、バリア層１６はメサ部１
４の外側にまで延在して形成されるが、ノンドープであ
るため素子間分離を損なうことはない。
【００２５】次に、本発明の第２の実施の形態について
説明する。なお、上記第１の実施の形態と同じ構成部分
には同一の符号を付しその詳細な説明は省略する。
説明する。なお、上記第１の実施の形態と同じ構成部分
には同一の符号を付しその詳細な説明は省略する。
【００２６】本第２の実施の形態は、エピタキシャル成
長上の膜質劣化の問題点を改善するためのものである。
長上の膜質劣化の問題点を改善するためのものである。
【００２７】一般に、電子供給層５を構成するノンドー
プInAlAsの表面は酸化されやすくメサ部１４形成時のエ
ッチングプロセス処理や自然酸化などで電子供給層５の
表面が酸化されることがある。これは、次の工程で電子
供給層５上に積層されるバリア層１６の界面に影響を与
え、そのバリア層１６を構成するノンドープInAlAsの結
晶性を劣化させ、ゲートリーク電流を増加させるなどデ
バイス特性の悪化につながる。
プInAlAsの表面は酸化されやすくメサ部１４形成時のエ
ッチングプロセス処理や自然酸化などで電子供給層５の
表面が酸化されることがある。これは、次の工程で電子
供給層５上に積層されるバリア層１６の界面に影響を与
え、そのバリア層１６を構成するノンドープInAlAsの結
晶性を劣化させ、ゲートリーク電流を増加させるなどデ
バイス特性の悪化につながる。
【００２８】そこで、本第２の実施の形態ではこれを防
ぐために、図４に示すように、電子供給層５のエピタキ
シャル成長に引き続いて、耐酸化膜としてノンドープＩ
ｎＰ層１９をエピタキシャル成長させた後に、メサ部１
４を形成するウェットエッチングを行い、この後、ノン
ドープＩｎＰ層１９の表面及びメサ部側壁１４ａを覆っ
てバリア層１６を形成する。ＩｎＰは、酸化されにくい
ためメサ部１４を形成するエッチングなどの際に表面が
酸化されることなく、よってバリア層１６の結晶性劣化
を防げる。
ぐために、図４に示すように、電子供給層５のエピタキ
シャル成長に引き続いて、耐酸化膜としてノンドープＩ
ｎＰ層１９をエピタキシャル成長させた後に、メサ部１
４を形成するウェットエッチングを行い、この後、ノン
ドープＩｎＰ層１９の表面及びメサ部側壁１４ａを覆っ
てバリア層１６を形成する。ＩｎＰは、酸化されにくい
ためメサ部１４を形成するエッチングなどの際に表面が
酸化されることなく、よってバリア層１６の結晶性劣化
を防げる。
【００２９】以上、本発明の各実施の形態について説明
したが、勿論、本発明はこれらに限定されることなく、
本発明の技術的思想に基づいて種々の変形が可能であ
る。
したが、勿論、本発明はこれらに限定されることなく、
本発明の技術的思想に基づいて種々の変形が可能であ
る。
【００３０】ＨＥＭＴの動作領域を構成するエピタキシ
ャル層は、上記各実施の形態の構成に限定されるもので
はない。
ャル層は、上記各実施の形態の構成に限定されるもので
はない。
【００３１】一例として、図３に示すような、チャネル
層３を挟むように、チャネル層３の上下に電子供給層
４、１５を積層させたダブルヘテロ構造のＨＥＭＴにも
本発明は適用できる。このＨＥＭＴにおいては、チャネ
ル層３の上下の界面に、それぞれ電子供給層４、１５か
ら電子が供給されチャネルが形成される。また、このダ
ブルヘテロ構造のＨＥＭＴにおいて、チャネル層３の上
側の電子供給層４を削除したいわゆる逆ＨＥＭＴ構造に
も本発明は適用できる。
層３を挟むように、チャネル層３の上下に電子供給層
４、１５を積層させたダブルヘテロ構造のＨＥＭＴにも
本発明は適用できる。このＨＥＭＴにおいては、チャネ
ル層３の上下の界面に、それぞれ電子供給層４、１５か
ら電子が供給されチャネルが形成される。また、このダ
ブルヘテロ構造のＨＥＭＴにおいて、チャネル層３の上
側の電子供給層４を削除したいわゆる逆ＨＥＭＴ構造に
も本発明は適用できる。
【００３２】更には、いわゆるδ（デルタ）−ドープ構
造のＨＥＭＴにも本発明は適用可能である。これは、図
１Ａにおいて、スペーサ層４を形成した後、電子供給層
５を形成せずに、スペーサ層４の表面に不純物（例えば
Ｓｉ）ガスのみを供給して、その不純物の単原子層をス
ペーサ層４表面に形成して、実質的にスペーサ層４を電
子供給層として機能させるものである。この構造は、チ
ャネル層３への電子供給量をより多くすることができ、
より高速動作のＨＥＭＴを実現できる。
造のＨＥＭＴにも本発明は適用可能である。これは、図
１Ａにおいて、スペーサ層４を形成した後、電子供給層
５を形成せずに、スペーサ層４の表面に不純物（例えば
Ｓｉ）ガスのみを供給して、その不純物の単原子層をス
ペーサ層４表面に形成して、実質的にスペーサ層４を電
子供給層として機能させるものである。この構造は、チ
ャネル層３への電子供給量をより多くすることができ、
より高速動作のＨＥＭＴを実現できる。
【００３３】また、上記各実施の形態のようなショット
キーゲート型ＨＥＭＴの他に、バリア層１６にＰ型拡散
層を形成し、このＰ型拡散層の上にゲート電極８を配置
し、ゲート電極８とチャネル層３との間にＰＮ接合を介
在させた接合型ＨＥＭＴにも本発明は適用可能である。
キーゲート型ＨＥＭＴの他に、バリア層１６にＰ型拡散
層を形成し、このＰ型拡散層の上にゲート電極８を配置
し、ゲート電極８とチャネル層３との間にＰＮ接合を介
在させた接合型ＨＥＭＴにも本発明は適用可能である。
【００３４】また、スペーサ層４を設けずにチャネル層
３と電子供給層５とを直接ヘテロ接合させてもよい。更
には、半絶縁性GaAs基板上に、チャネル層としてGaAs、
電子供給層としてAlGaAsを積層させたＨＥＭＴにも本発
明は適用可能である。
３と電子供給層５とを直接ヘテロ接合させてもよい。更
には、半絶縁性GaAs基板上に、チャネル層としてGaAs、
電子供給層としてAlGaAsを積層させたＨＥＭＴにも本発
明は適用可能である。
【００３５】
【発明の効果】本発明によれば、メサ部側壁におけるゲ
ート電極の段差被覆性を損ねることなくゲートリーク電
流を抑制でき、ゲートへの印加可能な逆方向電圧を大き
くすることができる。これにより、使用する回路の動作
マージンを広くすることができる。また、ゲートリーク
電流に起因する雑音の発生を低減できる（雑音指数ＮＦ
を低減できる）。
ート電極の段差被覆性を損ねることなくゲートリーク電
流を抑制でき、ゲートへの印加可能な逆方向電圧を大き
くすることができる。これにより、使用する回路の動作
マージンを広くすることができる。また、ゲートリーク
電流に起因する雑音の発生を低減できる（雑音指数ＮＦ
を低減できる）。
【００３６】更に、メサ部を形成するエッチングの前
に、最表面にある電子供給層またはチャネル層上に耐酸
化膜を形成することで、エッチング後にメサ部上に形成
されるバリア層の結晶性劣化を抑制してゲートリーク電
流をより低減できる。
に、最表面にある電子供給層またはチャネル層上に耐酸
化膜を形成することで、エッチング後にメサ部上に形成
されるバリア層の結晶性劣化を抑制してゲートリーク電
流をより低減できる。
【図１】本発明の第１の実施の形態による半導体装置の
製造工程図である。
製造工程図である。
【図２】図１に続く製造工程図である。
【図３】本発明の変形例による半導体装置の要部断面図
である。
である。
【図４】本発明の第２の実施の形態による半導体装置の
要部断面図である。
要部断面図である。
【図５】ＨＥＭＴの構成を示す断面図である。
【図６】同ＨＥＭＴの平面模式図である。
【図７】図６における[Ｙ]−[Ｙ]線方向の断面図であ
る。
る。
【図８】従来例のＨＥＭＴにおける逆メサ構造を示す要
部断面図である。
部断面図である。
１……半絶縁性ＩｎＰ基板、２……バッファ層（ノンド
ープInAlAs）、３……チャネル層（ノンドープInGaA
s）、４……スペーサ層（ノンドープInAlAs）、５……
電子供給層（ｎ型InAlAs）、７……ソース電極、８……
ゲート電極、９……ドレイン電極、１１……動作領域、
１４……メサ部、１４ａ……メサ部側壁、１５……電子
供給層（ｎ型InAlAs）、１６……バリア層（ノンドープ
InAlAs）、１９……耐酸化膜（ノンドープＩｎＰ）、２
５……ＨＥＭＴ。
ープInAlAs）、３……チャネル層（ノンドープInGaA
s）、４……スペーサ層（ノンドープInAlAs）、５……
電子供給層（ｎ型InAlAs）、７……ソース電極、８……
ゲート電極、９……ドレイン電極、１１……動作領域、
１４……メサ部、１４ａ……メサ部側壁、１５……電子
供給層（ｎ型InAlAs）、１６……バリア層（ノンドープ
InAlAs）、１９……耐酸化膜（ノンドープＩｎＰ）、２
５……ＨＥＭＴ。
Claims (6)
- 【請求項１】 チャネル層とキャリア供給層を含むトラ
ンジスタの動作領域がメサ部を形成して素子間分離さ
れ、前記メサ部の側壁にゲート電極が延在する半導体装
置において、 前記側壁を含む前記メサ部表面に、前記動作領域と前記
ゲート電極間のキャリアの移動を妨げるバリア層を形成
し、該バリア層の上に前記ゲート電極を形成したことを
特徴とする半導体装置。 - 【請求項２】 前記チャネル層は高純度InGaAs層であ
り、前記キャリア供給層は不純物が添加されたInAlAs層
であり、前記バリア層は高純度InAlAs層であることを特
徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記キャリア供給層又は前記チャネル層
と、前記バリア層との間に耐酸化膜を介在させているこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 チャネル層とキャリア供給層を含むトラ
ンジスタの動作領域を形成する工程と、 前記動作領域をメサ型にエッチングして素子間分離する
工程と、 前記エッチングにより得られるメサ部の側壁を覆うよう
にして前記メサ部表面に、前記動作領域とゲート電極間
のキャリアの移動を妨げるバリア層を形成する工程と、 前記バリア層の上に前記メサ部の側壁にまで延在させて
前記ゲート電極を形成する工程を有することを特徴とす
る半導体装置の製造方法。 - 【請求項５】 前記チャネル層は高純度InGaAs層であ
り、前記キャリア供給層は不純物が添加されたInAlAs層
であり、前記バリア層は高純度InAlAs層であることを特
徴とする請求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記エッチングの前に、前記キャリア供
給層又は前記チャネル層上に耐酸化膜を形成する工程を
有し、 前記耐酸化膜を形成した後、該耐酸化膜と共に前記動作
領域をメサ型にエッチングし、 前記エッチングの後、前記メサ部の側壁を覆うようにし
て前記耐酸化膜上に前記バリア層を形成することを特徴
とする請求項４に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001241275A JP2003059945A (ja) | 2001-08-08 | 2001-08-08 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001241275A JP2003059945A (ja) | 2001-08-08 | 2001-08-08 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003059945A true JP2003059945A (ja) | 2003-02-28 |
Family
ID=19071756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001241275A Pending JP2003059945A (ja) | 2001-08-08 | 2001-08-08 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003059945A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853016B2 (en) * | 2002-01-16 | 2005-02-08 | Sony Corporation | Semiconductor device and method of fabricating semiconductor device |
-
2001
- 2001-08-08 JP JP2001241275A patent/JP2003059945A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6853016B2 (en) * | 2002-01-16 | 2005-02-08 | Sony Corporation | Semiconductor device and method of fabricating semiconductor device |
| US7012287B2 (en) | 2002-01-16 | 2006-03-14 | Sony Corporation | HEMT device with a mesa isolating multilayer film |
| US7011997B2 (en) | 2002-01-16 | 2006-03-14 | Sony Corporation | Method of fabricating a HEMT device |
| US7015518B2 (en) | 2002-01-16 | 2006-03-21 | Sony Corporation | HEMT device with a mesa isolating multilayer film |
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