JP2003051247A - 自動位置合わせされた電界エミッタチップを製造するための方法 - Google Patents

自動位置合わせされた電界エミッタチップを製造するための方法

Info

Publication number
JP2003051247A
JP2003051247A JP2002165464A JP2002165464A JP2003051247A JP 2003051247 A JP2003051247 A JP 2003051247A JP 2002165464 A JP2002165464 A JP 2002165464A JP 2002165464 A JP2002165464 A JP 2002165464A JP 2003051247 A JP2003051247 A JP 2003051247A
Authority
JP
Japan
Prior art keywords
layer
field emitter
substrate
conductive layer
etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002165464A
Other languages
English (en)
Inventor
Donald W Schulte
ドナルド・ダブリュー・シュルテ
Terry E Mcmahon
テリー・イー・マクマホン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of JP2003051247A publication Critical patent/JP2003051247A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J3/00—Details of electron-optical or ion-optical arrangements or of ion traps common to two or more basic types of discharge tubes or lamps
    • H01J3/02—Electron guns
    • H01J3/021—Electron guns using a field emission, photo emission, or secondary emission electron source
    • H01J3/022—Electron guns using a field emission, photo emission, or secondary emission electron source with microengineered cathode, e.g. Spindt-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
    • H01J9/02—Manufacture of electrodes or electrode systems
    • H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
    • H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Cold Cathode And The Manufacture (AREA)
  • Electron Beam Exposure (AREA)

Abstract

(57)【要約】 【課題】積層された基板内に電界エミッタチップを製作
するための効率的で経済的な手段を提供する。 【解決手段】積層された基板を標準的な写真平板技術を
使用してパターン成形し、そしてエッチングして、導電
性層及び非導電性層からなる基板の上部に矩形状または
円柱状の柱を形成する。次に、積層された基板を異方性
エッチング媒体にさらす。この異方性エッチング媒体
は、導電性層及び非導電性層(204,206,208,210)を貫通
するウェル(504)を生成するためにその柱を除去し、及
び、ウェル(504)のすぐ下のシリコン基板内に円錐形、
またはピラミッド状の電界エミッタチップ(506)を生成
するためのものである。最後に、後退エッチングを使用
して、ウェルの壁から誘電体材料を除去する。オプショ
ンのステップで、薄い金属コーティングをシリコンベー
スの電界エミッタチップの表面にスパッタリングするこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高密度電界エミッタ
チップアレイにおける、マイクロチップ製造技術によっ
て製造される微細な電界エミッタチップに関し、詳しく
は、１回のフォトリソグラフィーステップと、その後の
複数の異なるエッチングステップとを用いて、非導電層
と導電層とを交互に積層した基板内に電界エミッタチッ
プを形成するための方法に関する。
【０００２】
【従来の技術】本発明は、シリコンベースの電界エミッ
タチップ（または電界放出体の先端部）の設計および製
造に関する。そこで、先ず、電界放出、ならびに電界エ
ミッタチップの構成及び動作の原理を、図１を参照して
簡単に説明することとする。
【０００３】金属または半導体材料のワイヤ、フィラメ
ントあるいはロッドが加熱されると、その材料の電子が
十分な熱エネルギーを得て、その材料から材料の周囲の
真空内に散逸する場合がある。その電子は、その材料内
に局在化した量子状態に電子を物理的に拘束するポテン
シャルエネルギー障壁を乗り越えるだけの十分な熱エネ
ルギーを獲得する。電子を材料に閉じ込めるポテンシャ
ルエネルギー障壁は、材料に電界をかけることにより著
しく低減することができる。加えられる電界が比較的強
いときは、電子は、量子力学的トンネル効果によって、
低くなったポテンシャルエネルギー障壁を超えて材料か
ら散逸する場合がある。ワイヤ、フィラメントまたはロ
ッドにかける電界の大きさを大きくすると、そのワイ
ヤ、フィラメントあるいはロッドに垂直に放出される電
子の電流密度が高くなる。電界の大きさは、ワイヤ、フ
ィラメントまたはロッドの曲率半径に反比例する。
【０００４】図１はシリコンベースの電界エミッタチッ
プの構成および動作の原理を示す。電界エミッタチップ
１０２は、シリコン基板の陰極１０６、すなわち電子源
から非常に先鋭な点１０４にまで達する。電界エミッタ
チップ１０２の点１０４の上側及び周囲に円板状のアパ
ーチャ１１０を有する、第１の陽極１０８、すなわち電
子吸い込み部によって、局在化された電界がその先端部
の近傍に印加される。第２の陰極層１１２が、第１の陽
極１０８の上に配置されており、陰極層１１２は、第１
の陽極層１０８の円板状のアパーチャ１１０の直ぐ上に
位置合わせされた円板状のアパーチャ１１４を有する。
この第２の陰極層１１２はレンズとして機能し、反発す
る電界を印加し、放出される電子を集束して細いビーム
にする。放出された電子はターゲット陽極１１８に向か
って加速され、放出された電子ビーム１１６の方向及び
幅によって画定されるターゲット陽極の小領域１２０に
衝突する。図１には１つの電界エミッタチップが示され
ているが、シリコンベースの電界エミッタチップは一般
に、電界エミッタチップの規則的な配列（アレイ）や格
子として、マイクロチップ製造技術によって微細加工さ
れる。
【０００５】電界エミッタチップのアレイを製造するた
めに現時点で利用可能な方法は、種々の選択的なシリコ
ン酸化技術か、あるいは複雑な金属蒸着および剥離プロ
セスを必要とする。現時点で利用可能な方法は、正確な
位置合わせおよび一連のマスク堆積ステップを必要とす
る。
【０００６】
【発明が解決しようとする課題】本発明の目的は、微小
電界エミッタチップアレイの設計および製造において、
シリコンベースの電界エミッタチップを構成するための
より簡単な製造方法、詳しくは、電界効果トランジスタ
やダイオードのような超小型電子デバイス上部の半導体
表面上に、シリコンベースのエミッタチップを製造する
ためのより簡単な製造方法を提供することである。
【０００７】
【課題を解決するための手段】本発明の一実施形態は、
既に超小型電子デバイスを含んでいてもよい基板上に、
シリコンベースの電界エミッタチップを製造するための
方法である。最初に、シリコン基板に、標準的なマイク
ロチップ製造技術によって、誘電体層と金属層を交互に
積層する。その後、フォトレジスト層が追加され、フォ
トリソグラフィー（写真平版）によってパターン成形さ
れて、フォトレジスト内に矩形あるいは環状の溝が形成
される。その後、積層された基板は異方性エッチング媒
体にさらされ、誘電体層および金属層を貫通する筒状の
スロットが形成され、基板の表面上に、層状の矩形また
は円柱形の柱またはピナクルが形成される。その後、積
層された基板が等方性エッチング媒体にさらされて、誘
電体層および金属層を通してエッチングされた筒状のス
ロットの下方のシリコン基板内に円錐形の電界エミッタ
チップが形成され、矩形または円柱形の柱が除去され
て、誘電体層および金属層を貫通する矩形または円柱形
のウェル（井戸または窪み）が残される。最後に、第３
のエッチング媒体を用いて、誘電体層をアパーチャの壁
部からわずかに後退させる。オプションのステップで
は、薄い金属コーティングを、スパッタリング蒸着技術
によって、円錐形のシリコン電界エミッタチップの表面
上に蒸着（または堆積）することができる。
【０００８】本発明の第２の実施形態は、第１の実施形
態と類似であるが、エミッタチップを形成するために異
方性シリコンエッチングを用いる。この実施形態では、
最初に、シリコン基板に、標準的なマイクロチップ製造
技術によって、誘電体層と金属層を交互に積層する。そ
の後、フォトレジスト層が追加され、フォトリソグラフ
ィーによってパターン成形されて、フォトレジスト内に
矩形または環状の溝が形成される。その後、積層された
基板は異方性エッチング媒体にさらされ、誘電体層およ
び金属層を貫通する筒状のスロットが形成され、基板の
表面上に、積層化された、矩形または円柱形の柱または
ピナクルが形成される。その後、積層された基板を、水
酸化カリウムのような異方性エッチング媒体にさらす。
この異方性エッチング媒体は、誘電体層および金属層を
通してエッチングされた筒状のスロットの下方のシリコ
ン基板内に角錐（ピラミッド）形の電界エミッタチップ
を形成し、矩形または円柱形の柱を除去して、誘電体層
および金属層を貫通する矩形または円柱形のウェルを残
すためのものである。最後に、第３のエッチング媒体を
用いて、誘電体層をアパーチャ（開口部）の壁部からわ
ずかに後退させる。オプションのステップでは、薄い金
属コーティングを、スパッタリング蒸着技術によって、
シリコン電界エミッタチップの表面上に蒸着することが
できる。
【０００９】
【発明の実施の形態】以下に本発明の一実施形態を、図
２〜図８を参照して説明する。図２〜図５は積層された
シリコン基板の矩形部分の斜視図であり、本発明の一実
施形態を表す技術を用いて、１つのシリコンベースの電
界エミッタチップが製造される。図６〜図８は、この積
層されたシリコン基板の同じ部分の断面図である。図２
〜図８に示す方法は、様々な密度の電界エミッタチップ
を収容する、多くの様々な大きさの電界エミッタチップ
のアレイを形成するために適用することができる。これ
らの図面は、本発明に従って製造される特定の寸法およ
び特定の形状の層および電界エミッタチップを表すため
ではなく、本明細書で説明する製造ステップを示すこと
を意図している。製造される電界エミッタチップの大き
さおよび形状は、フォトリソグラフィー（写真平板）用
マスクの設計、種々のエッチング溶液の化学的組成、異
方性エッチング中に用いられるプラズマイオンビームの
強度、シリコン基板を誘電体および金属蒸着媒体、異方
性エッチング媒体および異方性エッチング溶液にさらす
時間によって決定される。
【００１０】図２は、誘電体層および金属層を積層され
る初期のシリコン基板の矩形部分を示す。シリコン基板
２０２は、第１の誘電体層２０４と、第１の金属層２０
６と、第２の誘電体層２０８と、第２の金属層２１０の
下に存在する。金属層を形成するために、チタンおよび
窒化チタンを含む種々の金属および合金を、周知のマイ
クロチップ製造技術を用いて蒸着（または堆積）させる
ことができる。誘電体層は一般に、テトラエチル・オル
トシリケート（オルト珪酸テトラエチル、「ＴＥＯＳ：
tetraethyl orthosilicate」）、Ｓｉ（ＯＣ２Ｈ５）４
を用いる低圧化学蒸着（「ＬＰＣＶＤ」）技術によって
蒸着されるＳｉＯ２層である。最初のステップでは、積
層されたシリコン基板が、フォトレジストの層でコーテ
ィング（堆積または蒸着）され、その後、フォトレジス
ト層は、周知のフォトリソグラフィー技術によりパター
ン成形されて選択的に除去される。図３は、フォトリソ
グラフィーを用いてパターン成形し、フォトレジストを
除去した後の積層されたシリコン基板（以下、積層シリ
コン基板と記す）を示す。フォトレジストは、フォトレ
ジスト層３０４を貫通する環状のドーナツ状の溝３０２
を形成し、第２の金属層２１０の表面上に環状のリング
３０６を露出するために選択的に除去される。
【００１１】次のステップでは、プラズマエッチング技
術とイオンビームエッチング技術とを組み合わせるリア
クティブイオンエッチング（「ＲＩＥ」）システムを用
いて、シリコン基板上の誘電体層および金属層を貫通す
る円筒形のスロットを異方性エッチングする。図４は、
異方性ＲＩＥエッチングステップ後の積層シリコン基板
を示す。このエッチングステップにより、シリコン基板
の表面に垂直で、４つの誘電体層および金属層２０４、
２０６、２０８及び２１０を通って延在する筒状の円筒
形スロット４０２が形成される。このエッチングステッ
プによって、下に存在するシリコン基板上に設けられた
積層された誘電体および金属構造の柱状体あるいは積層
体４０４が残される。フォトリソグラフィーのステップ
においてフォトレジスト層（図３の３０４）に矩形のス
ロットがパターン形成される場合には、その積層体は矩
形とすることができることに留意されたい。
【００１２】次のステップでは、積層シリコン基板が、
Ｃｌ２、ＣＦ２ＢｒまたはＨＢｒ／ＮＦ３などのプラズ
マガスを用いるプラズマエッチング媒体のような等方性
エッチング媒体、または溶液ベース（すなわち、溶液
状）の等方性エッチング媒体にさらされる。濃度および
媒体にさらす時間を注意深く制御した状態で、このエッ
チングステップによって、第１の誘電体層（図４の２０
４）の下のシリコン基板内に環状の溝、または角のある
Ｕ字型の溝が形成される。図５は、この第２の等方性エ
ッチングステップ後の積層シリコン基板を示す。このス
テップでは、第１のＲＩＥエッチングステップ中に形成
される柱状体（図４の４０４）の下のシリコン基板が除
去され、さらにその柱状体が除去されて、誘電体層およ
び金属層２０４、２０６、２０８および２１０を貫通す
る円筒形のウェル５０４が残されることに留意された
い。第２の等方性エッチングステップによって形成され
る環状の溝、または角のあるＵ字型の溝５０８は、円柱
形のアパーチャ（ウェル）５０４の直ぐ下に円錐形のシ
リコン電界エミッタチップ５０６を形成する。
【００１３】図６は、第２のエッチングステップ後の積
層シリコン基板の一部の断面図を示す。すなわち、図６
は、図５に示したシリコンベースの電界エミッタチップ
の断面図である。第３の最後の等方性エッチングステッ
プでは、フッ化水素酸のようなＳｉＯ２エッチング溶液
を用いて、円柱形のウェルの壁部から誘電体層を後退さ
せる。図７は、第３のエッチングステップ、すなわち、
後退ステップ後の積層シリコン基板を示す。フッ化水素
酸または他のＳｉＯ２溶液あるいはエッチング媒体を用
いて、円柱形のウェル７０２〜７０５の内側表面からＳ
ｉＯ２を除去する。ＳｉＯ２を後退させることにより、
金属層間に電気的な短絡を形成する可能性のある、円柱
形のウェルの壁部への導電性材料の堆積の機会が大幅に
低減される。
【００１４】最後のオプションのステップでは、任意の
種々の周知のスパッタリング蒸着技術を用いて、シリコ
ンベースの円錐形の電界エミッタチップの表面上に、薄
い金属コーティングを蒸着させることができる。好まし
い実施形態では、最後のスパッタリング金属コーティン
グは、上部の金属層とエミッタチップの両方を覆うであ
ろう。図８は、電界エミッタチップの表面上に金属８０
４をスパッタリングにより蒸着した後の、シリコンベー
スの電界エミッタチップ８０２を示す。
【００１５】第２の実施形態は、図４に示す異方性ＲＩ
Ｅエッチングステップ後の積層シリコン基板で開始す
る。次のステップでは、積層シリコン基板が、テトラメ
チル水酸化アンモニウム（「ＴＭＡＨ：tetramethyl am
monium hydroxide」）あるいは水酸化カリウム（「ＫＯ
Ｈ」）のような異方性エッチング溶液にさらされる。濃
度および溶液にさらす時間を注意深く制御した状態で、
このエッチングステップによって、第１の誘電体層（図
４の２０４）の下のシリコン基板内に矩形のＶ字型溝が
形成される。図９は、第２の異方性エッチングステップ
後の積層シリコン基板を示す。このステップでは、第１
のＲＩＥエッチングステップ中に形成された柱状体（図
４の４０４）の下のシリコン基板が除去され、従ってそ
の柱状体が除去されて、誘電体層および金属層２０４、
２０６、２０８および２１０を貫通する円柱形のウェル
９０４が残されることに留意されたい。第２の等方性エ
ッチングステップによって形成される矩形のＶ字型溝９
０６は、円柱形のアパーチャ９０４の直ぐ下に角錐（ピ
ラミッド）形のシリコン電界エミッタチップ９０８を形
成する。図１０は、図９を参照して説明した第２のエッ
チングステップ後の積層シリコン基板の一部の断面図で
ある。すなわち、図１０は、図９に示したシリコンベー
スの電界エミッタチップの断面図である。第３の最後の
等方性エッチングステップでは、フッ化水素酸のような
ＳｉＯ２エッチング溶液を用いて、円柱形のウェルの壁
部内の誘電体層を後退させる。図１１は、第３のエッチ
ングステップ、すなわち、後退ステップ後の積層シリコ
ン基板を示す。フッ化水素酸、または他のＳｉＯ２溶液
あるいはエッチング媒体を用いて、円柱形のウェル１１
０２〜１１０５の内側表面からＳｉＯ２を除去する。Ｓ
ｉＯ２を後退させることにより、円柱形のウェルの壁部
に導電性材料が堆積する（これは、金属層間に電気的な
短絡を形成する場合がある）機会が大幅に低減される。
最後のオプションのステップでは、任意の種々の周知の
スパッタリング蒸着技術を用いて、シリコンベースの角
錐形の電界エミッタチップの表面上に薄い金属コーティ
ングを蒸着させることができる。好ましい実施形態で
は、最後のスパッタリング金属コーティングは、上部の
金属層とエミッタチップ自体の両方を覆う。図１２は、
電界エミッタチップの表面上に金属１２０４をスパッタ
リングにより蒸着した後の、シリコンベースの電界エミ
ッタチップ１２０２を示す。
【００１６】シリコンベースの電界エミッタチップは、
マイクロチップ製造技術によって、電界エミッタチップ
の規則的な配列（アレイ）または格子として微細加工す
ることができる。電界エミッタチップのアレイの用途に
は、コンピュータ表示装置がある。図１３は、電界エミ
ッタチップアレイを用いるコンピュータ表示装置を示
す。シリコンベースの電界エミッタチップのアレイ１３
０２が、陰極のベースプレート１３０６の表面上に配列
されたエミッタ１３０４に埋め込まれ、選択的に電圧を
印加することにより、電子を放出するように制御され
る。この場合において、電子は化学的蛍光体をコーティ
ングされたフェースプレートの陽極１３０８に向けて加
速される。放出された電子が蛍光体に衝当する際に、光
が生成される。このような用途では、シリコンベースの
個々の電界エミッタチップは、数百オングストロームオ
ーダーの先端部半径を有し、約５０Ｖの電界強度が加え
られると、１チップ当たり約１０ｎＡの電流を放出す
る。
【００１７】シリコンベースの電界エミッタチップは、
種々のタイプの超高密度の電子データ記憶デバイスにも
使用される。図１４は、相変化型記憶媒体を用いる超高
密度電気機械式メモリを示す。超高密度電気機械式メモ
リは、シリコンベースの電界エミッタチップアレイ１４
０４が搭載された気密筐体１４０２を含み、電界エミッ
タチップは、図１４において垂直な方向、すなわち、シ
リコンベースの電界エミッタチップアレイ１４０４の下
部面（図１４では隠れて見えない）に対して垂直な方向
に向けられている。相変化型記憶媒体１４０６は、電界
エミッタチップアレイの下に配置され、超小型原動機１
４０８に移動可能に取り付けられる。この原動機は、電
界エミッタチップアレイ１４０４に対して相変化型記憶
媒体１４０６を正確に位置付けるために、外部で生成さ
れた信号によって電子制御される。相変化型記憶媒体１
４０６の表面の小さく、規則的に隔置された領域は、メ
モリの２進ビットを表しており、相変化型記憶媒体１４
０６の２つの異なる固体状態、すなわち相の各々は、２
つの異なる２進値の各々を表す。電界エミッタチップか
ら放出される比較的強い電子ビームを用いて、１ビット
に相当する相変化型記憶媒体１４０６の表面の領域を短
時間加熱し、下にある相変化型記憶媒体を融解すること
ができる。融解された相変化型記憶媒体は、電子ビーム
の強度を比較的緩やかに低下させることにより、比較的
ゆっくりと冷却して結晶質相を形成することができる
か、あるいは融解された相変化型記憶媒体を短時間に冷
却、すなわち急冷して非晶質相を生成することができ
る。電界エミッタチップから相変化型記憶媒体の表面の
領域上に向けて比較的低い強度の電子ビームを送り、そ
の領域からの二次電子放出あるいは後方散乱する電子を
測定することにより、相変化型記憶媒体の表面のその領
域の相を電子的に検出することができる。二次電子放出
あるいは電子の後方散乱の程度は、その領域内の相変化
型記憶媒体の相に依存する。気体分子が、放出される電
子ビームと衝突しないように、気密筐体１４０２内は部
分的に真空に保持される。
【００１８】本発明を特定の実施形態に関して説明した
が、本発明はその特定の実施形態に限定されるものでは
ない。本発明の思想の範囲内にある変更形態は、当業者
には明らであろう。たとえば、既に指摘されているよう
に、多くの異なる形状および大きさの電界エミッタチッ
プを、種々のフォトリソグラフィー用マスク、種々の金
属および誘電体蒸着ステップ、及び種々のエッチングス
テップを用いて形成することができる。これらのステッ
プには、エッチング溶液の化学的組成を変更するステッ
プと、異方性エッチングステップにおけるリアクティブ
イオンエッチングまたは化学的エッチング剤を変更する
ステップと、積層シリコン基板をエッチング溶液及びエ
ッチング媒体にさらす時間を変更するステップを含める
ことができる。シリコン基板は、作製された超小型電子
回路を既に含んでいてもよい。種々の半導体基板、非導
電層および導電層を、生成される電界エミッタチップの
所望の物理的特性および性能特性に応じて用いることが
できる。
【００１９】以上の説明は、解説を目的としており、本
発明を十分に理解できるように特定の専門用語を用い
た。しかしながら、本発明を実施するために、特定の細
部は必ずしも必要ではないということは当業者には明ら
かであろう。本発明の特定の実施形態についての上記説
明は、例示および解説を目的として行ったものである。
それらは、本発明を網羅することや、本発明を開示した
形態そのままのものに限定することを意図するものでは
ない。上記の教示に鑑みて、多くの修正び変形が可能で
あることは明かである。本発明の原理およびその実際の
用途を最もわかりやすく説明し、それにより当業者が、
意図する特定の用途に適するように、本発明及び種々の
実施形態を種々の修正形態と共に利用できるようにする
ために、いくつかの実施形態を図示し説明した。本発明
の範囲は、特許請求の範囲およびその等価物によって画
定されるべきものである。
【００２０】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 １．電界エミッタチップ（５０６）を微細加工するため
の方法であって、第１の非導電層（２０４）と、第１の
導電層（２０６）と、第２の非導電層（２０８）と、第
２の導電層（２１０）とが積層された基板を設けるステ
ップと、前記第２の導電層（２１０）の表面にフォトレ
ジストマスクを配置するステップと、前記第１の非導電
層（２０４）と、前記第１の導電層（２０６）と、前記
第２の非導電層（２０８）と、前記第２の導電層（２１
０）とを貫通するスロットを異方性エッチングして、前
記フォトレジストマスクの下に、前記基板上に存在する
柱状体を形成するステップと、前記スロットの下の前記
基板をエッチングして、前記柱状体を除去し、前記柱状
体を除去することにより形成されるウェル（５０４）の
下の前記基板内の中央に電界エミッタチップ（５０６）
を形成するステップを含む方法。 ２．前記基板はシリコン基板であり、前記非導電層（２
０４、２０８）は誘電体層であり、前記導電層（２０
６、２１０）は金属層である、上項１の方法。 ３．等方性エッチングを用いて、前記ウェル（５０４）
の壁部から前記誘電体層（２０４、２０８）を後退させ
るステップをさらに含む、上項２の方法。 ４．前記中央の電界エミッタチップ（５０６）の表面に
薄い金属層をスパッタリングして、金属被膜された電界
エミッタチップを形成するステップをさらに含む、上項
２の方法。 ５．前記第２の導電層（２１０）の表面にフォトレジス
トマスクを配置するステップが、前記第２の金属層（２
１０）の表面にフォトレジストの層を堆積させるステッ
プと、前記フォトレジストマスクをフォトリソグラフィ
ーによりパターン成形するステップと、フォトレジスト
を選択的に除去して、前記フォトレジスト層を貫通する
溝を形成し、前記第２の金属層（２１０）の表面の一部
を露出させるステップをさらに含み、前記第１の誘電体
層（２０４）を貫通するスロットを異方性エッチングす
るステップが、前記第２の金属層（２１０）の前記露出
された表面と、下にある誘電体層及び金属層（２０８、
２０６）とをリアクティブイオンエッチング媒体にさら
すステップをさらに含み、前記スロットの下の前記基板
をエッチングして、前記柱状体を除去し、前記柱状体を
除去することにより形成されるウェル（５０４）の下の
前記基板内の中央に電界エミッタチップ（５０６）を形
成するステップが、前記スロットの下にある前記シリコ
ンを等方性エッチング媒体にさらすステップを含み、前
記等方性エッチング媒体は、プラズマエッチング媒体と
溶液ベースの等方性エッチング媒体の中から選択される
ことからなる、上項２の方法。 ６．前記スロットの下の前記基板をエッチングして、前
記柱状体を除去し、前記柱状体を除去することにより形
成されるウェル（５０４）の下の前記基板内の中央に電
界エミッタチップ（５０６）を形成するステップが、前
記スロットの下にある前記シリコンを異方性エッチング
媒体にさらすステップを含む、上項２の方法。 ７．前記異方性エッチング媒体は、テトラメチル水酸化
アンモニウム溶液と水酸化カリウム溶液のうちの１つで
ある、上項６の方法。 ８．前記金属層（２０６、２１０）は、チタンと窒化チ
タンのうちの１つの層を含む、上項２の方法。 ９．前記誘電体層（２０４、２０８）は、ＳｉＯ２の層
を含む、上項２の方法。 １０．前記積層化された基板の表面に、フォトレジスト
マスクを配置する前記ステップと、スロットを異方性エ
ッチングする前記ステップと、前記積層された基板をエ
ッチングするステップとを適用して、シリコンベースの
電界エミッタチップのアレイを製造するステップをさら
に含む、上項２の方法。
【００２１】本発明は、積層された基板内に電界エミッ
タチップ(506)を製作するための効率的で経済的な方法
に関する。積層された基板を標準的な写真平板技術を使
用してパターン成形し、そしてエッチングして、導電性
層及び非導電性層からなる基板の上部に矩形状または円
柱状の柱を形成する。次に、積層された基板を異方性エ
ッチング媒体にさらす。この異方性エッチング媒体は、
導電性層及び非導電性層(204,206,208,210)を貫通する
ウェル(504)を生成するためにその柱を除去し、及び、
ウェル(504)のすぐ下のシリコン基板内に円錐形、また
はピラミッド状の電界エミッタチップ(506)を生成する
ためのものである。最後に、後退エッチングを使用し
て、ウェルの壁から誘電体材料を除去する。オプション
のステップで、薄い金属コーティングをシリコンベース
の電界エミッタチップの表面にスパッタリングすること
ができる。
【００２２】
【発明の効果】本発明によれば、シリコンベースの電界
エミッタチップを構成するためのより簡単な製造方法、
具体的には、電界効果トランジスタあるいはダイオード
のような超小型電子デバイス上部の半導体表面上に、シ
リコンベースのエミッタチップを製造するためのより簡
単な製造方法を実現することができる。
【図面の簡単な説明】
【図１】シリコンベースの電界エミッタチップの構成お
よび動作の原理を示す図である。
【図２】誘電体層および金属層を積層したシリコン基板
の矩形部分を示す図である。
【図３】フォトリソグラフィーによるパターン成形およ
びフォトレジスト除去後の積層シリコン基板を示す図で
ある。
【図４】異方性エッチングステップ後の積層シリコン基
板を示す図である。
【図５】第２の等方性エッチングステップ後の積層シリ
コン基板を示す図である。
【図６】第２のエッチングステップ後の積層シリコン基
板の一部の断面図である。
【図７】第３のエッチング、すなわち後退エッチングス
テップ後の積層シリコン基板を示す図である。
【図８】電界エミッタチップの表面に金属をスパッタリ
ングにより蒸着させた後の電界エミッタチップを示す図
である。
【図９】第２の等方性エッチングステップ後の積層シリ
コン基板を示す図である。
【図１０】図９を参照して説明した第２のエッチングス
テップ後の積層シリコン基板の一部の断面図である。
【図１１】第３のエッチング、すなわち後退エッチング
ステップ後の積層シリコン基板を示す図である。
【図１２】電界エミッタチップの表面に金属をスパッタ
リングにより蒸着させた後のシリコンベースの電界エミ
ッタチップを示す図である。
【図１３】電界エミッタチップアレイを用いたコンピュ
ータ表示装置を示す図である。
【図１４】相変化型記憶媒体を用いた超高密度電気機械
式メモリを示す図である。
【符号の説明】
２０４、２０８ 非導電（誘電体）層 ２０６、２１０ 導電（金属）層 ５０４ ウェル ５０６ 電界エミッタチップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 テリー・イー・マクマホン アメリカ合衆国オレゴン州97330，コーバ リス，ノースウエスト・テンス・ストリー ト・631 Ｆターム(参考） 5C127 BA03 BB11 CC03 CC05 CC07 CC08 CC09 CC35 DD07 DD56 DD57 DD58 EE15 5F056 AA33 EA02 FA02

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】電界エミッタチップ（５０６）を微細加工
    するための方法であって、 第１の非導電層（２０４）と、第１の導電層（２０６）
    と、第２の非導電層（２０８）と、第２の導電層（２１
    ０）とが積層された基板を設けるステップと、 前記第２の導電層（２１０）の表面にフォトレジストマ
    スクを配置するステップと、 前記第１の非導電層（２０４）と、前記第１の導電層
    （２０６）と、前記第２の非導電層（２０８）と、前記
    第２の導電層（２１０）とを貫通するスロットを異方性
    エッチングして、前記フォトレジストマスクの下に、前
    記基板上に存在する柱状体を形成するステップと、 前記スロットの下の前記基板をエッチングして、前記柱
    状体を除去し、前記柱状体を除去することにより形成さ
    れるウェル（５０４）の下の前記基板内の中央に電界エ
    ミッタチップ（５０６）を形成するステップを含む方
    法。
  2. 【請求項２】前記基板はシリコン基板であり、前記非導
    電層（２０４、２０８）は誘電体層であり、前記導電層
    （２０６、２１０）は金属層である、請求項１の方法。
  3. 【請求項３】等方性エッチングを用いて、前記ウェル
    （５０４）の壁部から前記誘電体層（２０４、２０８）
    を後退させるステップをさらに含む、請求項２の方法。
  4. 【請求項４】前記中央の電界エミッタチップ（５０６）
    の表面に薄い金属層をスパッタリングして、金属被膜さ
    れた電界エミッタチップを形成するステップをさらに含
    む、請求項２の方法。
  5. 【請求項５】前記第２の導電層（２１０）の表面にフォ
    トレジストマスクを配置するステップが、 前記第２の金属層（２１０）の表面にフォトレジストの
    層を堆積させるステップと、 前記フォトレジストマスクをフォトリソグラフィーによ
    りパターン成形するステップと、 フォトレジストを選択的に除去して、前記フォトレジス
    ト層を貫通する溝を形成し、前記第２の金属層（２１
    ０）の表面の一部を露出させるステップをさらに含み、 前記第１の誘電体層（２０４）を貫通するスロットを異
    方性エッチングするステップが、 前記第２の金属層（２１０）の前記露出された表面と、
    下にある誘電体層及び金属層（２０８、２０６）とをリ
    アクティブイオンエッチング媒体にさらすステップをさ
    らに含み、 前記スロットの下の前記基板をエッチングして、前記柱
    状体を除去し、前記柱状体を除去することにより形成さ
    れるウェル（５０４）の下の前記基板内の中央に電界エ
    ミッタチップ（５０６）を形成するステップが、 前記スロットの下にある前記シリコンを等方性エッチン
    グ媒体にさらすステップを含み、 前記等方性エッチング媒体は、プラズマエッチング媒体
    と溶液ベースの等方性エッチング媒体の中から選択され
    ることからなる、請求項２の方法。
  6. 【請求項６】前記スロットの下の前記基板をエッチング
    して、前記柱状体を除去し、前記柱状体を除去すること
    により形成されるウェル（５０４）の下の前記基板内の
    中央に電界エミッタチップ（５０６）を形成するステッ
    プが、前記スロットの下にある前記シリコンを異方性エ
    ッチング媒体にさらすステップを含む、請求項２の方
    法。
  7. 【請求項７】前記異方性エッチング媒体は、 テトラメチル水酸化アンモニウム溶液と水酸化カリウム
    溶液のうちの１つである、請求項６の方法。
  8. 【請求項８】前記金属層（２０６、２１０）は、 チタンと窒化チタンのうちの１つの層を含む、請求項２
    の方法。
  9. 【請求項９】前記誘電体層（２０４、２０８）は、Ｓｉ
    Ｏ２の層を含む、請求項２の方法。
  10. 【請求項１０】フォトレジストマスクを配置する前記ス
    テップと、スロットを異方性エッチングする前記ステッ
    プと、前記積層された基板をエッチングするステップと
    を適用して、シリコンベースの電界エミッタチップのア
    レイを製造するステップをさらに含む、請求項２の方
    法。
JP2002165464A 2001-06-12 2002-06-06 自動位置合わせされた電界エミッタチップを製造するための方法 Pending JP2003051247A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/880,159 US6448100B1 (en) 2001-06-12 2001-06-12 Method for fabricating self-aligned field emitter tips
US09/880159 2001-06-12

Publications (1)

Publication Number Publication Date
JP2003051247A true JP2003051247A (ja) 2003-02-21

Family

ID=25375629

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002165464A Pending JP2003051247A (ja) 2001-06-12 2002-06-06 自動位置合わせされた電界エミッタチップを製造するための方法

Country Status (3)

Country Link
US (1) US6448100B1 (ja)
EP (1) EP1267378A1 (ja)
JP (1) JP2003051247A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006012665A (ja) * 2004-06-28 2006-01-12 Nippon Hoso Kyokai <Nhk> 冷陰極素子及び電界放出型ディスプレイ

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6648710B2 (en) * 2001-06-12 2003-11-18 Hewlett-Packard Development Company, L.P. Method for low-temperature sharpening of silicon-based field emitter tips
US6628052B2 (en) * 2001-10-05 2003-09-30 Hewlett-Packard Development Company, L.P. Enhanced electron field emitter spindt tip and method for fabricating enhanced spindt tips
US6986693B2 (en) 2003-03-26 2006-01-17 Lucent Technologies Inc. Group III-nitride layers with patterned surfaces
US7042982B2 (en) * 2003-11-19 2006-05-09 Lucent Technologies Inc. Focusable and steerable micro-miniature x-ray apparatus
US20060151777A1 (en) * 2005-01-12 2006-07-13 Naberhuis Steven L Multi-layer thin film in a ballistic electron emitter
US7935602B2 (en) * 2005-06-28 2011-05-03 Micron Technology, Inc. Semiconductor processing methods
US7422960B2 (en) 2006-05-17 2008-09-09 Micron Technology, Inc. Method of forming gate arrays on a partial SOI substrate
US7952109B2 (en) * 2006-07-10 2011-05-31 Alcatel-Lucent Usa Inc. Light-emitting crystal structures
US7266257B1 (en) 2006-07-12 2007-09-04 Lucent Technologies Inc. Reducing crosstalk in free-space optical communications
US7537994B2 (en) 2006-08-28 2009-05-26 Micron Technology, Inc. Methods of forming semiconductor devices, assemblies and constructions
US20120119315A1 (en) * 2010-01-29 2012-05-17 Fung Suong Ou Sensing devices
US9263455B2 (en) 2013-07-23 2016-02-16 Micron Technology, Inc. Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines
CN115841933B (zh) * 2023-02-24 2023-04-21 四川新能源汽车创新中心有限公司 冷阴极尖锥及其制备方法、冷阴极尖锥阵列及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1989009479A1 (fr) 1988-03-25 1989-10-05 Thomson-Csf Procede de fabrication de sources d'electrons du type a emission de champ, et son application a la realisation de reseaux d'emetteurs
US5371431A (en) * 1992-03-04 1994-12-06 Mcnc Vertical microelectronic field emission devices including elongate vertical pillars having resistive bottom portions
JPH08507643A (ja) * 1993-03-11 1996-08-13 フェド．コーポレイション エミッタ先端構造体及び該エミッタ先端構造体を備える電界放出装置並びにその製造方法
US5557596A (en) 1995-03-20 1996-09-17 Gibson; Gary Ultra-high density storage device
US5702281A (en) * 1995-04-20 1997-12-30 Industrial Technology Research Institute Fabrication of two-part emitter for gated field emission device
JP3171785B2 (ja) 1996-06-20 2001-06-04 富士通株式会社 薄型表示装置、及びそれに用いる電界放出陰極の製造方法
KR100279737B1 (ko) * 1997-12-19 2001-02-01 정선종 전계방출소자와 광소자로 구성된 단파장 광전소자 및 그의 제작방법
US6010918A (en) * 1998-02-10 2000-01-04 Fed Corporation Gate electrode structure for field emission devices and method of making
JPH11306957A (ja) * 1998-04-15 1999-11-05 Yamaha Corp 電界放射型素子の製造方法
US6137212A (en) 1998-05-26 2000-10-24 The United States Of America As Represented By The Secretary Of The Army Field emission flat panel display with improved spacer architecture
JP2000011859A (ja) * 1998-06-22 2000-01-14 Yamaha Corp 電界放射型素子の製造方法
JP2000113807A (ja) * 1998-10-07 2000-04-21 Yamaha Corp 電界放射型素子の製造方法
US6465941B1 (en) * 1998-12-07 2002-10-15 Sony Corporation Cold cathode field emission device and display

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006012665A (ja) * 2004-06-28 2006-01-12 Nippon Hoso Kyokai <Nhk> 冷陰極素子及び電界放出型ディスプレイ
JP4603300B2 (ja) * 2004-06-28 2010-12-22 日本放送協会 冷陰極装置及び電界放出型ディスプレイ

Also Published As

Publication number Publication date
US6448100B1 (en) 2002-09-10
EP1267378A1 (en) 2002-12-18

Similar Documents

Publication Publication Date Title
JP2003051247A (ja) 自動位置合わせされた電界エミッタチップを製造するための方法
JPH0799666B2 (ja) 集積真空超小型電子素子の製造方法及びその構造
US20060267472A1 (en) Field emission tips, arrays, and devices
JP2003234061A (ja) データ記憶素子に適用するための改善された電子放出素子および製造方法
US6817916B2 (en) Enhanced electron field emitter spindt tip and method for fabricating enhanced spindt tips
JP2005135930A (ja) トンネル放出器および形成方法
KR20040015202A (ko) 에미터, 전자 장치 및 에미터 생성 방법
JPH1186719A (ja) 電界放射型素子の製造方法
US8814622B1 (en) Method of manufacturing a fully integrated and encapsulated micro-fabricated vacuum diode
US5989931A (en) Low-cost methods for manufacturing field ionization and emission structures with self-aligned gate electrodes
US6210246B1 (en) Method for making an electron source with microtips, with self-aligned focusing grid
JP3767952B2 (ja) 電界効果電子放出素子の製造方法
JP3097561B2 (ja) 電界放出陰極及び電界放出型素子の製造方法
JP5004241B2 (ja) 電界放出素子用エミッタの作製方法
US6648710B2 (en) Method for low-temperature sharpening of silicon-based field emitter tips
JP3184890B2 (ja) 電子放出素子及びその製造方法
JPH10221861A (ja) マイクロエレクトロニクスにおいて使用可能な自己位置合わせ方法ならびにマイクロポイントフラットスクリーンのための焦点合わせ用グリッドの製造への応用
EP1406283A2 (en) Emission device and method for forming
JPH09293449A (ja) 冷陰極素子及びその製造方法
JP2800706B2 (ja) 電界放射型冷陰極の製造方法
JPH0541152A (ja) 電界放出陰極の製造方法
JPH06275189A (ja) セルフアラインゲート構造および集束リングの形成法
KR100279749B1 (ko) 게이트와 에미터를 초근접시킨 전계방출 어레이의 제조방법
JPH05299011A (ja) 電界放出素子及びその製造方法
JPH07183487A (ja) 微小真空管およびその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050222

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20050520

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20050525

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20051122