JP2003023638A - 動きベクトル検出装置および動きベクトル検出装置における自己テスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 精度よく自己テストを行なうことができる、
簡単な構成の動きベクトル検出装置を提供する。 【解決手段】 動きベクトル検出装置は、テンプレート
ブロックデータ（ＴＢＤ）および探索範囲中の参照画像
ブロックデータ（ＳＷＤ）を受けて、ＴＢＤとＳＷＤ中
の各ブロックとの間の相関を演算する演算部４と、テス
ト用のデータおよび外部から受ける処理対象のデータの
いずれか一方を選択して演算部４に対して与えるセレク
タを含む入力部２と、入力部２によって演算部４に処理
対象のデータが与えられたとき、演算部４の演算結果を
比較して、ＴＢＤの動きベクトルを検出するための比較
部６と、演算部４にテスト用のデータが与えられたと
き、演算部４の演算結果を圧縮する結果圧縮部８と、テ
スト時にはテスト用のデータを選択するよう入力部２を
制御するテスト制御部１０、１２とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、動画像の動き補
償に用いられる動きベクトルを検出するための装置に関
し、特に、ブロックマッチング法に従って動きベクトル
を検出するための動きベクトル検出装置に関する。

【０００２】

【従来の技術】膨大なデータ量を有する画像信号の伝送
または蓄積のためには、データ量を削減するデータ圧縮
技術が必要不可欠となる。画像データは、近隣画素間の
相関関係および人間の知覚特性などに起因するかなりの
冗長度を備える。この画像データの冗長度を抑圧して伝
送データ量を削減するデータ圧縮技術は、高能率符号化
と呼ばれる。この高能率符号化方式の１つに、フレーム
（フィールド）間予測符号化方式がある。このフレーム
（フィールド）間予測符号化方式においては、以下の処
理が実行される。

【０００３】符号化対象の現フレーム（またはフィール
ド）の画素データと参照する時間的に前または後のフレ
ーム（またはフィールド）の同じ位置にある画素データ
の差分である予測誤差を各画素ごとに算出する。この算
出された予測誤差を以降の符号化に用いる。この方式に
従えば、動きの少ない画像に関しては、フレーム（また
はフィールド）間の相関が大きいため予測誤差値は小さ
く、高能率な符号化を行なうことができる。しかしなが
ら、動きの大きな画像については、フレーム（またはフ
ィールド）間の相関が小さいため、誤差が大きくなり、
逆に伝送されるデータ量が増加するという欠点が生じ
る。このような問題点を解決する方法として、動き補償
付フレーム（またはフィールド）間予測符号化方式があ
る。

【０００４】図２９は、従来の予測符号化回路の構成を
概略的に示す図である。図２９において、この予測符号
化回路は、前段の前処理回路から与えられる画像信号に
対して動きベクトルを検出し、かつこの動きベクトルに
従って動き補償された参照画像を生成する動き補償予測
器９２０と、動き補償予測器９２０から読出された参照
画像画素データに対してフィルタ処理を行なうループフ
ィルタ９２２と、入力画像信号とループフィルタ９２２
の出力信号の差分を求める減算器９２４と、減算器９２
４の出力信号（データ）に直交変換を行なう直交変換器
９２６と、直交変換器９２６の出力データを量子化する
量子化器９２８とを含む。

【０００５】動き補償予測器９２０は、先行フレーム
（またはフィールド）の画素データを格納するためのフ
レームメモリを有し、この先行フレームの画素データと
入力画像信号データとに従って動き補償された参照画像
画素データを生成しかつこの生成された動き補償参照画
像画素データを別のバッファメモリに格納する。ループ
フィルタ９２２は、画質を改善するために設けられる。

【０００６】直交変換器９２６は、所定のサイズ（通
常、８×８画素）のブロック単位で減算器９２４から与
えられたデータにＤＣＴ（Discrete Cosine Transfor
m）変換などの直交変換を行なう。量子化器９２０は、
この直交変換された画素データを量子化する。

【０００７】動き補償予測器９２０および減算器９２４
は、動き補償のために、フレーム間予測（またはフィー
ルド間予測）を行ない、動画像の時間的な冗長度を低減
する。また、直交変換器９２６による直交変換により、
動画像における空間的な冗長度が低減される。

【０００８】この符号化回路は、さらに、量子化器９２
８により量子化されたデータを元の信号状態に変換する
ための逆量子化器９３０と、逆量子化器９３０の出力デ
ータに逆直交変換を行なう逆直交変換器９３２と、ルー
プフィルタ９２２の出力データと逆直交変換器９３２の
出力データを加算する加算器９３４とを含む。逆量子化
器９３０および逆直交変換器９３２により、後続のフレ
ーム（またはフィールド）のためのフレーム（フィール
ド）間予測に用いられる画像データが生成される。すな
わち、この逆直交変換器から、送信される差分値コード
が生成される。加算器９３４により、ループフィルタ９
２２の出力データと逆直交変換器９３２からのフレーム
（フィールド）間差分データを加算することにより、現
フレーム（フィールド）の画像データが再生される。こ
の加算器９３４の出力データは、動き補償予測器９２０
に含まれるフレームバッファに書込まれる。次に、この
動き補償予測器９２０における動きベクトルｍｖを検出
する方法について説明する。

【０００９】今、図３０に示すように、画像９５０が、
３５２ドット（画素）×２８８行で構成される場合を考
える。この画像９５０は、各々が１６×１６画素を含む
グループ単位で複数のブロックに分割される。動きベク
トルは、ブロック単位で検出される。動きベクトルを探
索する範囲を示すサーチエリアが、画素ブロック９５６
で構成されると仮定する。この画素ブロック（サーチエ
リア）９５６は、画面上水平および垂直方向において、
ブロック９５５に対して±１６画素分大きい。ブロック
９５４は、対象ブロック（テンプレートブロック）９５
２と同じ位置にある。テンプレートブロック９５２が、
現画像ブロックであり、このテンプレートブロック９５
２に対し、動きベクトルが検出される。この動きベクト
ルの探索方法は、以下の手順で行なわれる。

【００１０】図３０において、ベクトル（ｉ，ｊ）で示
すブロックは、テンプレートブロック９５２に対し、変
位（ｉ，ｊ）を有し、このベクトル（ｉ，ｊ）が、動き
ベクトル候補である。テンプレートブロック９５２の各
画素データと変位ベクトル（ｉ，ｊ）を有するブロック
の各画素（同じ位置にある画素）の差分絶対値和（また
は差分二乗和）のような評価関数値が求められる。この
評価関数値を求める操作が、ベクトル（ｉ，ｊ）の（−
１６，−１６）から（＋１６，＋１６）の範囲のすべて
の変位について実行される。このサーチエリア９５６内
の画像ブロック（サーチウィンドウブロック）のすべて
のブロック（予測画像ブロック）に対して評価関数値が
求められると、最小評価関数値を有する予測画像ブロッ
クが検出される。この最小評価関数値を有する予測画像
ブロックが有するブロック９５４に対する変位が、この
テンプレートブロック９５２に対する動きベクトルとし
て決定される。

【００１１】この動きベクトル検出は、予測誤差を算出
する前に行なわれる。予測画像は、現フレーム（または
フィールド）と時間的に前または後のフレーム（または
フィールド）である。この算出された動きベクトルに従
って、参照するフレーム（またはフィールド）の予測画
像を移動させる。すなわち、参照するフレーム（または
フィールド）の動きベクトルだけずれた位置の画像デー
タを参照画像とし、この参照画像の各画素を予測値とし
て用いる。移動後の参照フレーム（またはフィールド）
と現フレーム（またはフィールド）の同一位置の画素間
の予測誤差を算出し、この算出された予測誤差を動きベ
クトルとともに伝送する。

【００１２】

【発明が解決しようとする課題】現画像および参照画像
をブロック分割し、この現画像ブロックと最も相関度の
高い参照画像ブロックを求める方法をブロックマッチン
グ法と称す。このブロックマッチング法に従えば、画素
ブロック単位で最も相関度の高い参照画像ブロックを検
出することができ、予測誤差を小さくすることができ、
高能率の符号化を実現することができる。この動きベク
トルは、各画素ブロックごとに伝送する必要がある。ブ
ロックサイズが小さい場合には、ブロック数が増大し、
応じて伝送情報量が増大する。一方、ブロックサイズが
大きい場合には、効果的な動き検出を行なうことができ
ない。したがって、上述のように、一般にこの画素ブロ
ックは、１６・１６画素の大きさに設定される。

【００１３】ところで、このようにブロックマッチング
法で画素ブロック単位でもっとも相関度の高い参照画像
ブロックを検出するためには、各画像ブロックごとに、
参照画像内の一定の動きベクトル探索ウィンドウ内の全
参照画像ブロックとの誤差を計算しなければならない。
そのためには同種の計算を高速で行うための、並列に動
作する演算装置を設ける必要があり、ハードウェア量が
多大になるという問題がある。

【００１４】ところが、そのようにハードウェア量が多
大となると、そのテストに要する時間も長くなるという
問題がある。仮にハードウェアに何らかの欠陥があれば
動きベクトルの検出が正確に行えず、動き補償付きフレ
ーム（フィールド）間予測符号化が正しく行えなくなる
おそれがある。

【００１５】ハードウェアをテストする手法として、装
置内部のレジスタをスキャンパス化し、種々のテストデ
ータをスキャンパスを介して装置に与えて装置を動作さ
せ、その結果を再びスキャンパスを介して取り出して装
置の動作を検証するものがある。しかしこの手法では、
装置内部のレジスタをスキャンパス化することが必要と
なり、装置が複雑化し、また大型化するという問題があ
る。

【００１６】それゆえ、この発明の目的は、高精度でハ
ードウェアのテストを行なうことができる、簡単な構成
の動きベクトル検出装置を提供することである。

【００１７】この発明の他の目的は、高精度でハードウ
ェアに対して種々のテストを行なうことができる、簡単
な構成の動きベクトル検出装置を提供することである。

【００１８】この発明のさらに他の目的は、高精度で、
外部のテスト装置を使用することなく、ハードウェアに
対するテストを行なうことができる、簡単な構成の動き
ベクトル検出装置を提供することである。

【００１９】この発明のさらに他の目的は、スキャンパ
スを用いず、高精度でハードウェアに対するテストを行
なうことができる動きベクトル検出装置を提供すること
である。

【００２０】この発明の別の目的は、高精度でハードウ
ェアに対するテストを行なうことができる、小型化する
ことが容易な動きベクトル検出装置を提供することであ
る。

【００２１】

【課題を解決するための手段】請求項１にかかる自己テ
スト機能付き動きベクトル検出装置は、処理画像データ
中のテンプレートブロックに対して、参照画像中の探索
範囲中の画像ブロックの中で最も高い相関を示すブロッ
クを探索することによりテンプレートブロックの動きベ
クトルを検出するための、自己テスト機能付き動きベク
トル検出装置であって、テンプレートブロックのための
データおよび探索範囲中の画像ブロックのためのデータ
とを受けて、テンプレートブロックと探索範囲中の各画
像ブロックとの間のブロックマッチング法による評価値
を演算し、結果を出力するための演算手段と、テスト用
のデータおよび外部から受ける処理対象のデータのいず
れか一方を選択して演算手段に対して与えるための選択
手段を含む入力手段と、演算手段の出力に接続され、選
択手段によって演算手段に処理対象のデータが与えられ
たとき、演算手段が出力する、テンプレートブロックと
探索範囲中の画像ブロックの各々との間の演算結果を比
較することにより、テンプレートブロックの動きベクト
ルを検出するための比較手段と、演算手段の出力に接続
され、選択手段によって演算手段にテスト用のデータが
与えられたとき、テスト用のデータに対して演算手段が
出力する演算結果に対してあらかじめ定められた演算を
行なって結果を圧縮し出力するための演算結果圧縮手段
と、処理対象のデータとテスト用のデータとのいずれか
を選択するように選択手段を制御するためのテスト制御
手段とを含む。

【００２２】選択手段によってテスト用のデータを選択
して演算手段に与えることにより、演算手段で所定のテ
スト用データでの演算を行ない、その結果を圧縮手段で
圧縮することができる。テスト用のデータによる演算結
果およびその圧縮結果は予めシミュレーションで知るこ
とができる。仮に演算手段中のハードウェアに欠陥があ
った場合、テスト用のデータで実際に演算手段で演算し
圧縮した結果はシミュレーションによる予想結果と異な
ってくる。したがってテスト結果によって、演算手段中
のハードウェアに欠陥があるか否かを容易にテストでき
る。演算手段自体の構成をテストのために変更する必要
はなく、回路規模が大きくなることを防ぐことができ
る。

【００２３】請求項２にかかる自己テスト機能付き動き
ベクトル検出装置は、請求項１に記載の構成に加えて、
演算結果圧縮手段は、演算手段が出力する演算結果の総
和を演算するための総和手段を含む。

【００２４】演算結果の総和を求めるという簡単な圧縮
のための操作でテストを行なうことができるために、簡
略な構成でテスト回路を実現することができる。

【００２５】請求項３にかかる自己テスト機能付き動き
ベクトル検出装置は、請求項１または２に記載の構成に
加えて、テストデータとして擬似乱数を発生するための
テストデータ生成回路をさらに含む。

【００２６】擬似乱数を用いることで、演算手段中のハ
ードウェアに種々の動作を行なわせることができ、テス
トの精度を高めることができる。

【００２７】請求項４にかかる自己テスト機能付き動き
ベクトル検出装置は、請求項１または２に記載の構成に
加えて、予め定められた固定的なデータをテストデータ
として生成するためのテストデータ生成回路をさらに含
む。

【００２８】予め定められた固定的なデータを用いる
と、演算手段中のハードウェアの全体にわたってその動
作をテストすることができる。その結果、テストの精度
を高めることができる。

【００２９】請求項５にかかる自己テスト機能付き動き
ベクトル検出装置は、請求項１，２または４に記載の構
成に加えて、テンプレート用ブロックのためのデータと
探索範囲中の画像ブロックのデータとして、それぞれオ
ール０およびオール０、オール１およびオール１、オー
ル０およびオール１、ならびにオール１およびオール０
の組み合わせを順次生成し出力するためのテストデータ
生成回路をさらに含む。

【００３０】このように特定の値を用い、順次テストを
することで、よりテストの精度を高めることができる。

【００３１】請求項６にかかる自己テスト機能付き動き
ベクトル検出装置は、請求項１〜５のいずれかに記載の
構成に加えて、テスト制御手段は、外部から与えられる
テスト制御用データを記憶するための記憶手段と、記憶
手段に記憶された制御用データの予め定められたビット
が予め定められた値であることに応答して、テスト用の
データを選択するように選択手段を制御してテストを開
始させるための手段とを含む。

【００３２】予め定められたビットを予め定められた値
に設定したテスト制御用データを記憶手段に書き込むこ
とにより、自動的にテストが開始される。テストのため
の操作が容易になるという効果がある。請求項７にかか
る自己テスト機能付き動きベクトル検出装置は、請求項
６に記載の構成に加えて、テスト制御手段はさらに、記
憶手段に記憶されたテスト制御用データの予め定められ
たビットによって決定される値に対応する回数だけ、テ
スト動作を繰り返し行なうように選択手段、演算手段、
および結果圧縮手段を制御するための手段を含む。

【００３３】テスト制御用データの予め定められたビッ
ト中に、テストの繰り返し回数を設定しておくことによ
り、所定回数だけテストを繰り返し行なうことができ
る。その結果、テストの精度がより高くなるという効果
がある。

【００３４】請求項８にかかる自己テスト機能付き動き
ベクトル検出装置は、請求項１〜７のいずれかに記載の
構成に加えて、演算手段は、テンプレートブロック中の
予め定められた位置の画素データを各々記憶するための
記憶素子と、探索範囲中の画像ブロック中の、記憶素子
によって記憶された画素データと同位置の画素データ
と、記憶素子によって記憶された画素データとに対して
予め定められる誤差演算を行なって結果を出力するため
の演算要素とを含み、記憶素子はＤラッチを含む。

【００３５】演算手段中の記憶素子をスキャンパス化す
る必要がない。演算手段中の、テンプレートブロックの
画素を記憶するための記憶素子として、簡単なＤラッチ
を用いることができ、装置の構成を簡単にすることがで
きる。またその結果、装置を小型化することができると
いう効果がある。

【００３６】請求項９にかかる動きベクトル検出装置の
自己テスト方法は、処理画像データ中のテンプレートブ
ロックに対して、参照画像中の探索範囲中の画像ブロッ
クの中で最も高い相関を示すブロックを探索することに
よりテンプレートブロックの動きベクトルを検出するた
めの、動きベクトル検出装置における自己テスト方法で
あって、テスト用のデータおよび外部から受ける処理対
象のデータのいずれか一方を選択するステップと、選択
するステップにより選択されたデータを受けて、テンプ
レートブロックと探索範囲中の各画像ブロックとの間の
ブロックマッチング法による評価値を演算し、結果を出
力するステップと、選択するステップによって演算する
ステップに処理対象のデータが与えられたとき、演算す
るステップが出力する、テンプレートブロックと探索範
囲中の画像ブロックの各々との間の演算結果を比較する
ことにより、テンプレートブロックの動きベクトルを検
出するステップと、選択するステップによって演算する
ステップにテスト用のデータが与えられたとき、テスト
用のデータに対して演算するステップが出力する演算結
果に対してあらかじめ定められた演算を行なって結果を
圧縮し出力するステップと、常には処理対象のデータ
を、テスト時にはテスト用のデータを、それぞれ選択す
るように、選択するステップを制御するステップとを含
む。

【００３７】テスト用のデータを選択して演算を行なう
ことにより、所定のテスト用データでの演算を行ない、
その結果を圧縮することができる。テスト用のデータに
よる演算結果およびその圧縮結果は予めシミュレーショ
ンで知ることができる。仮に演算を行なうためのハード
ウェアに欠陥があった場合、テスト用のデータで実際に
演算し圧縮した結果はシミュレーションによる予想結果
と異なってくる。したがってテスト結果によって、演算
を行なうためのハードウェアに欠陥があるか否かを容易
にテストできる。演算のためのハードウェア自体の構成
をテストのために変更する必要はなく、回路規模が大き
くなることを防ぐことができる。

【００３８】請求項１０にかかる動きベクトル検出装置
の自己テスト方法は、請求項９に記載の構成に加えて、
演算結果を圧縮し出力するステップは、演算結果の総和
を演算するステップを含む。

【００３９】演算結果の総和を求めるという簡単な圧縮
のための操作でテストを行なうことができるために、簡
略な構成でテスト回路を実現することができる。

【００４０】請求項１１にかかる動きベクトル検出装置
の自己テスト方法は、請求項９または１０に記載の構成
に加えて、選択するステップは、テスト時に、テストデ
ータとして擬似乱数を発生して出力するステップを含
む。

【００４１】擬似乱数を用いることで、演算のためのハ
ードウェアに種々の動作を行なわせることができ、テス
トの精度を高めることができる。

【００４２】請求項１２にかかる動きベクトル検出装置
の自己テスト方法は、請求項９または１０に記載の構成
に加えて、選択するステップは、予め定められた固定的
なデータをテストデータとして生成し出力するステップ
を含む。

【００４３】予め定められた固定的なデータを用いる
と、演算のためのハードウェアの全体にわたってその動
作をテストすることができる。その結果、テストの精度
を高めることができる。

【００４４】請求項１３にかかる動きベクトル検出装置
の自己テスト方法は、請求項９、１０または１２に記載
の構成に加えて、選択するステップは、テンプレート用
ブロックのためのデータと探索範囲中の画像ブロックの
データとして、それぞれオール０およびオール１、オー
ル１およびオール１、オール０およびオール１、ならび
にオール１およびオール０の組み合わせを順次生成し出
力するステップを含む。

【００４５】このように特定の値を用い、順次テストを
することで、よりテストの精度を高めることができる。

【００４６】請求項１４にかかる動きベクトル検出装置
の自己テスト方法は、請求項９〜１３のいずれかに記載
の構成に加えて、選択手段を制御するステップは、外部
から与えられるテスト制御用データを記憶手段に記憶す
るステップと、記憶手段に記憶された制御用データの予
め定められたビットが予め定められた値であることに応
答して、テスト用のデータを選択するように選択手段を
制御してテストを開始させるステップとを含む。

【００４７】予め定められたビットを予め定められた値
に設定したテスト制御用データを記憶手段に書き込むこ
とにより、自動的にテストが開始される。テストのため
の操作が容易になるという効果がある。

【００４８】請求項１５にかかる動きベクトル検出装置
の自己テスト方法は、請求項１４に記載の構成に加え
て、選択手段を制御するステップはさらに、記憶手段に
記憶されたテスト制御用データの予め定められたビット
によって決定される値だけ、テスト動作を繰り返し行な
うステップを含む。

【００４９】テスト制御用データの予め定められたビッ
ト中に、テストの繰り返し回数を設定しておくことによ
り、所定回数だけテストを繰り返し行なうことができ
る。その結果、テストの精度がより高くなるという効果
がある。

【００５０】

【発明の実施の形態】以下の説明では、現画像ブロック
で、参照画像ブロックを探索する対象となるものをテン
プレートブロックと呼ぶ。また参照画像ブロックを探索
する範囲として予め定められる範囲をサーチウィンド
ウ、サーチウィンドウ内の参照画像ブロックをサーチウ
ィンドウデータと呼ぶ。

【００５１】図１は、この発明の実施の形態に従う動き
ベクトル検出装置の全体の構成を概略的に示す図であ
る。図１を参照して、動きベクトル検出装置１は、通常
動作時には入力画像データを受け、所定のサブサンプリ
ングレートでサブサンプリングしてテンプレートブロッ
クデータＴＢＤおよびサーチウィンドウ画素データＳＷ
Ｄを生成するとともに、テスト時には、テンプレートブ
ロックデータＴＢＤおよびサーチウィンドウ画素データ
ＳＷＤとして予め定められたパターンの画像データまた
は擬似乱数からなる画像データを生成する入力部２と、
入力部２から与えられるテンプレートブロック画素デー
タＴＢＤおよびサーチウィンドウ画素データＳＷＤを受
け、所定の演算処理を行なって、評価値ＥＡＬＬ、ＥＯ
ＤＤおよびＥＥＶＮを生成する演算部４と、演算部４か
らの評価値ＥＡＬＬ、ＥＯＤＤおよびＥＥＶＮを並列に
受け、これらの与えられた評価値に従って動きベクトル
ＭＶＴＰ、ＭＶＯＳ、ＭＶＯＥを生成する比較部６と、
テスト時に演算部４からの評価値を繰返し受け、その評
価値に対して予め定める演算を行うことにより少ないデ
ータ量で表わされる圧縮後の評価値を出力するための結
果圧縮回路６と、入力部２、演算部４および比較部６に
よる動きベクトル検出動作を制御するための制御回路１
０と、テスト制御用のデータを受け、テスト時には入力
部２および結果圧縮回路８によるテスト動作を制御する
ためのテスト制御部１２を含む。

【００５２】結果圧縮回路は、演算部４から次々に与え
られる評価値に対して、次々に所定の演算を行ない、そ
の結果を保持する。たとえば、直前まで保持していた値
と、演算部からの評価値とを加算し、その結果を保持す
る。結果圧縮回路はこうした処理を繰返す。したがっ
て、一連のテストが終了したときには、結果圧縮回路は
ある値を保持していることになる。

【００５３】この図１に示す動きベクトル検出装置１
は、フレームを単位として画素データを符号化する。演
算部４は、後にその構成は詳細に説明するが、要素プロ
セッサアレイを含み、フレーム単位のテンプレートブロ
ックに対する評価値ＥＡＬＬ、奇数フィールドにおける
テンプレートブロックに対する評価値ＥＯＤＤ、および
偶数フィールドにおけるテンプレートブロックに対する
評価値ＥＥＶＮを並列に生成する。比較部６は、これら
の評価値ＥＡＬＬ、ＥＯＤＤおよびＥＥＶＮを受け、テ
ンプレートブロックに対する動きベクトルＭＶＴＰ、奇
数サブテンプレートブロックに対する動きベクトルＭＶ
ＯＳ、および偶数サブテンプレートブロックに対する動
きベクトルＭＶＯＥを生成する。サブテンプレートブロ
ックは、フレーム単位におけるテンプレートブロックに
含まれるフィールド単位のテンプレートブロックを示
す。

【００５４】通常動作時には、入力部２へは、サーチウ
ィンドウ画素データおよびテンプレートブロック画素デ
ータが並列に別々のポートを介して与えられてもよく、
同じポートを介して時分割態様で与えられてもよい。テ
ンプレートブロック画素データは、たとえばＴＶカメラ
からの画像データがメモリに格納された後、このメモリ
から所定のシーケンスで与えられる。サーチエリア画素
データは、図示しないフレームバッファに格納される予
測画像データから生成される。

【００５５】この動きベクトル検出装置１の動作は、通
常動作時は制御部１０により、テスト時には制御部１０
とテスト制御部１２とにより制御される。制御部１０お
よびテスト制御部１２は、またこの動きベクトル検出装
置１と同じチップ上に形成されてもよく、また別のチッ
プに形成され、他の画像データ符号化制御部に含まれて
もよい。

【００５６】この図１に示す動きベクトル検出装置１
は、パイプライン的にクロック信号（図示せず）に従っ
て演算操作を行なう。演算部４においては、その内部構
成（サーチウィンドウ画素データ転送経路）が、制御部
１０の制御の下に、サブサンプリングレートに応じて変
更され、サブサンプリング画素データに基づいて評価値
算出が行なわれる。

【００５７】図２は、図１に示す入力部２の構成を概略
的に示す図である。図２を参照して、入力部２は、擬似
乱数発生回路および固定データ供給回路より構成され、
テスト制御部１２の制御に応じて、擬似乱数または固定
データ（オール「０」、オール「１」、それらの組合わ
せ）を生成するためのテストデータ生成回路２ａと、外
部から出力されるサーチウィンドウ画素データを順次格
納するサーチウィンドウメモリ２ｂと、外部から与えら
れるテンプレートブロック画素データを格納するテンプ
レートブロックメモリ２ｃと、テスト制御回路１２によ
り制御され、テストデータ生成回路２ａの出力するサー
チウィンドウ画素データと、サーチウィンドウメモリ２
ｂの出力するサーチウィンドウ画素データとのいずれか
一方を選択して出力するためのセレクタ２ｄと、テスト
制御回路１２により制御され、テストデータ生成回路２
ａの出力するテンプレートブロック画素データと、テン
プレートブロックメモリ２ｃの出力するテンプレート画
素データとのいずれか一方を選択して出力するためのセ
レクタ２ｅとを含む。

【００５８】サーチウィンドウメモリ２ｂからは所定の
シーケンスでサーチウィンドウ画素データＳＷＤが読出
され、テンプレートブロックメモリ２ｃからテンプレー
トブロック画素データＴＢＤが読出される。

【００５９】テストデータ生成回路２ａから出力される
データは、擬似乱数にしろ固定データにせよ、その内容
が予め分かっている。また、演算部４で行われる演算も
知られているので、結局テストデータ生成回路２ａから
出力されたデータを用いて演算部４で演算を予め定めら
れた回数だけ行ない、その結果得られた評価値を結果圧
縮回路８で圧縮した場合、結果圧縮回路８から得られる
であろう値もまた予めシミュレーションで分かる。した
がって、実際に結果圧縮回路８から出力されるテスト結
果と、予めシミュレーションで得られていた結果とを比
較することにより、演算部４内のハードウェアに欠陥が
ないかどうかを調べることができる。

【００６０】なお、上述の説明においては、サブサンプ
リングレートとして２：１および４：１を説明してい
る。しかしながら、このサブサンプリングレートとして
は、８：１であってもよく、一般に２ⁿ ：１であればよ
い。

【００６１】［サーチエリアの構成］図３（Ａ）は、
４：１サブサンプリングモード時におけるサーチエリア
ＳＥの構成を概略的に示す図である。図３（Ａ）におい
て、４：１サブサンプリングモード時においては、水平
ベクトル成分−１２８〜＋１２７および垂直ベクトル成
分−４８〜＋４７の範囲に設定する。垂直方向におい
て、９６画素、すなわち９６個の垂直ベクトル成分が存
在する。水平方向においては、２５２の水平ベクトル成
分、すなわち２５２画素（評価点）が存在する。この水
平方向においては、４画素を単位として１つの画素が代
表点として抽出される。ここで、図３（Ａ）において＋
１２７画素に対し４の倍数として示しているのは、水平
ベクトル成分０から＋１２７の１２８個のうち４の倍数
のベクトル成分が評価されるためである。

【００６２】図３（Ｂ）は、２：１サブサンプリングモ
ード時のサーチエリアＳＥの構成を示す図である。２：
１サブサンプリングモード時においては、サーチエリア
ＳＥは、水平ベクトル成分−６４〜＋６３および垂直ベ
クトル成分−２４〜＋２３の範囲を有する。２：１サブ
サンプリングモード時においては、水平方向において２
画素が１画素にサブサンプリングされている。したがっ
て、この０〜＋６３画素（評価点）の範囲において、２
の倍数の水平ベクトル成分を有するブロックが存在す
る。

【００６３】図４は、テンプレートブロックの構成を示
す図である。テンプレートブロックＴＢは、画面上１６
行・１６列に配列される画素を含む。４：１サブサンプ
リングモード時においては、水平方向において隣接４画
素が１画素にサブサンプリングされるため、テンプレー
トブロックは、１６行・４列の画素で構成される。

【００６４】図５は、２：１サブサンプリングモード時
のテンプレートブロックの構成を示す図である。この
２：１サブサンプリングモード時においては、テンプレ
ートブロックの画素は、隣接２画素が１画素にサブサン
プリングされるため、１６行・８列の画素でテンプレー
トブロックが構成される。これらのサブサンプリングさ
れたサーチウィンドウ画素データおよびテンプレートブ
ロック画素データを用いて動きベクトル検出を行なう。

【００６５】４：１サブサンプリングモード時および
２：１サブサンプリングモードにおいて探索範囲が異な
る。水平ベクトル成分の数がそれぞれ１／４および１／
２に低減されている。したがって、水平方向の探索範囲
が４倍および２倍に増加しても、何ら処理時間が増大す
ることはない。

【００６６】［演算部の構成］図６は、図１に示す演算
部４の構成を概略的に示す図である。図６において、演
算部４は、それぞれが、行列状に配列される複数の要素
プロセッサを含み、サブサンプリングされた画素データ
について評価値算出を行なう複数の演算ユニットＥ♯０
〜Ｅ♯３と、１つの演算ユニットＥ♯０およびＥ♯２に
共有されかつこれらの演算ユニットＥ♯０およびＥ♯２
に含まれる要素プロセッサに対応して配置されるシフト
レジスタを含み、サーチウィンドウ画素データを一方方
向に沿ってシフトするサーチウィンドウデータシフトユ
ニットＳ♯０と、演算ユニットＥ♯１およびＥ♯３の要
素プロセッサに対応して配置されるシフトレジスタを含
み、一方方向にサーチウィンドウ画素データを転送する
サーチウィンドウデータシフトユニットＳ♯１と、サブ
サンプリングレートに応じてこれらのサーチウィンドウ
データシフトユニットＳ♯０およびＳ♯１に選択的に結
合され、サーチウィンドウ画素データを格納しかつ一方
方向に転送するサーチウィンドウデータバッファ３４と
を含む。

【００６７】演算ユニットＥ♯０〜Ｅ♯３の各々は、画
面上の水平方向に隣接する複数画素の代表位置（サブサ
ンプリング画素データ位置）に対応して配置される要素
プロセッサに対応の画素データを格納する。要素プロセ
ッサの各々は、格納したテンプレートブロック画素デー
タと対応のシフトレジスタから与えられるサーチウィン
ドウブロック画素データに対し所定の演算処理（本実施
例においては差分絶対値を求める）を行なう。

【００６８】演算ユニットＥ♯０−Ｅ♯３の各々は、さ
らに要素プロセッサでの演算結果値を所定の順序で加算
して、総和を求めることにより、評価値を算出する総和
部を含む。後に説明するが、これらの要素プロセッサ
は、複数のテンプレートブロックの画素データを格納
し、時分割態様で、これら複数のテンプレートブロック
各々と共通のサーチウィンドウブロックとの相関度を示
す評価値成分を算出する。

【００６９】演算ユニットＥ♯０〜Ｅ♯３の要素プロセ
ッサには、このテンプレートブロックに対する動きベク
トルを求めるサイクル（演算サイクル）中、テンプレー
トブロック画素データが常時格納されている。一方、サ
ーチウィンドウ画素データは、サーチウィンドウデータ
バッファ３４を介してサーチウィンドウデータシフトユ
ニットＳ♯０およびＳ♯１内を１画素ずつシフトされ、
垂直ベクトル成分を１ずつシフトする。このサーチウィ
ンドウデータシフトユニットＳ♯０およびＳ♯１ならび
にサーチウィンドウデータバッファ３４におけるサーチ
ウィンドウ画素データの転送経路が、サブサンプリング
レートに応じて設定される。サーチウィンドウデータバ
ッファ３４は、与えられたサーチウィンドウ画素データ
を所定時間遅延して出力する遅延バッファ回路を含む。

【００７０】サーチウィンドウデータバッファ３４内
に、サーチウィンドウのサーチウィンドウブロック（評
価値算出が行なわれているサーチウィンドウのブロッ
ク）を除く領域（サイド領域）の画素データが格納され
る。このサーチウィンドウデータバッファ３４を介して
のサーチウィンドウ画素データの転送経路を切換えるこ
とにより、垂直方向の探索の範囲変更に対処する。水平
方向成分の変更は、サブサンプリングレートの変更によ
り対応する。

【００７１】図７は、図６に示す演算ユニットＥ♯０〜
Ｅ♯３の構成を示す図である。図７において１つの演算
ユニットＥ♯を代表的に示す。図７において演算ユニッ
トＥ♯は、１６行４列に配列される要素プロセッサＰＥ
００〜ＰＥ３Ｆと、これら要素プロセッサＰＥ００〜Ｐ
Ｅ３Ｆの出力を受けるように接続された加算回路３６と
を含む。これらの要素プロセッサＰＥ００〜ＰＥ３Ｆに
対応して、サーチウィンドウデータシフトユニットのシ
フトレジスタが配置される。シフトレジスタの格納デー
タＳＷ００〜ＳＷ３Ｆがそれぞれ対応の要素プロセッサ
ＰＥ００〜ＰＥ３Ｆへ与えられる。要素プロセッサＰＥ
００〜ＰＥ３Ｆへは、データバス３５を介してテンプレ
ートブロック画素データＴＢＤがロードされる。１列に
整列して配置される要素プロセッサＰＥｉ０〜ＰＥｉＦ
（ｉ＝０〜３）に対して共通にこのグローバルデータバ
ス３５に接続されるデータバスが配置される。すなわ
ち、要素プロセッサＰＥ００〜ＰＥ０Ｆには、データバ
ス３５ａを介してテンプレートブロック画素データがロ
ードされ、要素プロセッサＰＥ１０〜ＰＥ１Ｆに対して
はデータバス３５ｂが共通に配設されて、テンプレート
ブロック画素データが伝達される。要素プロセッサＰＥ
２０〜ＰＥ２Ｆに対してはデータバス３５ｃを介してテ
ンプレートブロック画素データが伝達される。要素プロ
セッサＰＥ３０〜ＰＥ３Ｆに対してデータバス３５ｄを
介してテンプレートブロック画素データが伝達される。

【００７２】これらの要素プロセッサＰＥ００〜ＰＥ３
Ｆにおいては、同じテンプレートブロックについて異な
る画素データが格納される。要素プロセッサＰＥ００〜
ＰＥ３Ｆの各々は、この与えられたシフトレジスタから
のサーチウィンドウブロック画素データと、格納してい
るテンプレートブロック画素データとの差分絶対値ＡＥ
を求めて出力する。要素プロセッサＰＥ００〜ＰＥ３Ｆ
からの差分絶対値ＡＥ００〜ＡＥ３Ｆは、並列に、加算
回路３６へ与えられる。

【００７３】加算回路３６は、この与えられた差分絶対
値ＡＥ００〜ＡＥ３Ｆを所定の順序で加算し、複数の予
測モードに従う評価値ＭＴＥ、ＭＳＥａおよびＭＳＥｂ
を生成する。評価値ＭＴＥはテンプレートブロックの画
素データすべてについての評価値を示し、テンプレート
ブロックモードと称す。評価値ＭＳＥａは、サブテンプ
レートブロックの画素データを用いて求められた評価値
であり、また評価値ＭＳＥｂは、残りのサブテンプレー
トブロックの画素データを用いて算出された評価値を示
す。

【００７４】後に詳細に説明するが、１つのテンプレー
トブロックは２つのサブテンプレートブロックを含む。
テンプレートブロックがフレーム画素で構成される場
合、偶数フィールド画素および奇数フィールド画素の両
者をテンプレートブロックが含む。またテンプレートブ
ロックがフィールド画素の場合、テンプレートブロック
は上半分のテンプレートブロックおよび下半分のテンプ
レートブロックに分割することができる。

【００７５】用いられる予測モードに従って、加算演算
が行なわれる。加算回路３６における加算は、要素プロ
セッサＰＥ００〜ＰＥ３Ｆからの差分絶対値（評価値成
分）ＡＥ００〜ＡＥ３Ｆを振分けることにより、実行さ
れる。これは、要素プロセッサＰＥ００〜ＰＥ３Ｆ配置
位置が、テンプレートブロック内の代表画素位置に対応
するためであり、上側サブテンプレートブロック、下側
サブテンプレートブロック、偶数フィールドサブテンプ
レートブロックおよび奇数フィールドサブテンプレート
ブロックの画素データの分類は、要素プロセッサの位置
により容易に実現される。加算回路３６における評価値
成分の振分けは単に配線を用いて実現される。

【００７６】図８は、要素プロセッサＰＥｉｊ（ｉ＝０
〜３、ｊ＝０〜Ｆ）の構成を概略的に示す図である。図
８において、要素プロセッサＰＥｉｊは、並列に設けら
れるテンプレートブロック画素データ格納用のデータレ
ジスタＴＭＢＲ０〜ＴＭＢＲ３と、選択信号φＣＫに従
ってこれらのデータレジスタＴＭＢＲ０〜ＴＭＢＲ３お
よび固定値の１つを選択するセレクタ４０と、図示しな
い選択信号に従ってサーチウィンドウブロック画素デー
タＳＷｉｊおよび固定値の一方を選択するセレクタ４１
と、セレクタ４０および４１から与えられるデータの差
分絶対値（誤差絶対値）を求める差分絶対値回路４２と
を含む。

【００７７】データレジスタＴＭＢＲ０〜ＴＭＢＲ３に
は、互いに異なるテンプレートブロックの同じ位置の画
素データが格納される。セレクタ４０はこれらのデータ
レジスタＴＭＢＲ０〜ＴＭＢＲ３を選択信号φＣＫに従
って順次選択する。セレクタ４０および４１は、与えら
れたサーチウィンドウブロック画素データＳＷｉｊがた
とえばサーチエリア外部の画素データなどの場合には、
固定値を選択して差分絶対値回路４２へ与える。固定値
が選択された場合、差分絶対値回路４２においては、差
分絶対値は“０”または最大値であり、評価値成分ＡＥ
ｉｊは、評価値に対する寄与はしない。データレジスタ
ＴＭＢＲ０〜ＴＭＢＲ３へは、データバス３５ｂ（３５
ａ−３５ｄ）を介してテンプレートブロック画素データ
ＴＭＤが与えられる。アドレス指定されたデータレジス
タに対しテンプレートブロック画素データＴＭＤが格納
される。

【００７８】データレジスタＴＭＢＲ０〜ＴＭＢＲ３
は、スキャン方式のテストをする必要がないので、それ
ぞれに対して単純に１ビットデータを保持するＤラッチ
回路を用いることができる。

【００７９】［シフトユニットの構成］図９は、図６に
示すサーチウィンドウデータシフトユニットおよびサー
チウィンドウデータバッファの構成を示す図である。図
９においては、１つのサーチウィンドウデータシフトユ
ニットＳ♯の構成を示す。図９において、サーチウィン
ドウデータシフトユニットＳ♯は、行列状に配列される
シフトレジスタＳＲ００〜ＳＲ３Ｆを含む。これらのシ
フトレジスタＳＲ００〜ＳＲ３Ｆは、図７に示す演算ユ
ニットＥ♯の要素プロセッサＰＥ００〜ＰＥ３Ｆに対応
して配置される。したがって、シフトレジスタＳＲ００
〜ＳＲ３Ｆは、１６行・４列に配置される。シフトレジ
スタＳＲ００〜ＳＲ３Ｆの格納データＳＷ００〜ＳＷ３
Ｆが、対応の演算ユニットの要素プロセッサＰＥ００〜
ＰＥ３Ｆへ与えられる。これらのシフトレジスタＳＲ０
０〜ＳＲ３Ｆは、一方方向にサーチウィンドウ画素デー
タを転送することができる。

【００８０】サーチウィンドウデータバッファ３４は、
サーチウィンドウデータシフトユニットＳ♯に対応して
設けられるデータバッファ回路３４♯を含む。このデー
タバッファ回路３４♯が、サーチウィンドウデータシフ
トユニットＳ♯０およびＳ♯１それぞれに対して設けら
れる。データバッファ回路３４♯は、サーチウィンドウ
データシフトユニットＳ♯のシフトレジスタ列ＳＲＬ０
〜ＳＲＬ３それぞれに対応して設けられる遅延バッファ
ＤＬＢ０〜ＤＬＢ３を含む。これらの遅延バッファＤＬ
Ｂ０〜ＤＬＢ３は、ファーストイン・ファーストアウト
（ＦＩＦＯ）構成を有し、与えられたサーチウィンドウ
画素データを順次所定時間遅延して出力する。

【００８１】図９においては、サーチウィンドウデータ
シフトユニットＳ♯に含まれるシフトレジスタＳＲ００
〜ＳＲ３Ｆと遅延バッファＤＬＢ０〜ＤＬＢ３が、一方
方向に沿って画素データを転送するように接続される。
すなわち、シフトレジスタ列ＳＲＬ３の最終段のシフト
レジスタＳＲ３０の出力画素データが次段の遅延バッフ
ァＤＬＢ２へ与えられる。シフトレジスタ列ＳＲＬ２の
最終段のシフトレジスタＳＲ２０の出力画素データが次
段の遅延バッファＤＬＢ１へ与えられる。シフトレジス
タ列ＳＲＬ１の最終段のシフトレジスタＳＲ１１の出力
画素データが、遅延バッファＤＬＢ０へ与えられる。こ
れらの遅延バッファＤＬＢ０〜ＤＬＢ３の出力画素デー
タは対応のシフトレジスタ列の初段シフトレジスタＳＲ
０Ｆ〜ＳＲ３Ｆへ与えられる。遅延バッファＤＬＢ３に
は、入力部２のサーチウィンドウデータメモリからのサ
ーチウィンドウ画素データＳＷＤが与えられる。演算サ
イクルにおいては、１クロックサイクルごとに、１画素
のデータのシフトが行なわれる。したがって、演算ユニ
ットの要素プロセッサには、テンプレートブロックの画
素データが常駐し、一方サーチウィンドウデータシフト
ユニットにおいては、サーチウィンドウ画素データが１
画素シフトする。この１画素のシフトにより、サーチウ
ィンドウブロックが垂直方向に１画素移動する。この動
作については後に詳細に説明する。

【００８２】この図９に示すサーチウィンドウデータシ
フトユニットＳ♯のシフトレジスタ列ＳＲＬ０〜ＳＲＬ
３とサーチウィンドウデータバッファ３４♯の遅延バッ
ファＤＬＢ０〜ＤＬＢ３の接続経路を、サブサンプリン
グレートに応じて変更する。

【００８３】図１０は、サーチウィンドウデータバッフ
ァ３４の構成をより詳細に示す図である。図１０におい
て、サーチウィンドウデータバッファ３４は、サーチウ
ィンドウデータシフトユニットＳ♯０およびＳ♯１それ
ぞれに対応して設けられるデータバッファ回路３４♯０
および３４♯１と、サブサンプリングレート指示信号φ
ＳＳＲに従って、データバッファ回路３４♯０および３
４♯１の一方の出力画素データを選択してサーチウィン
ドウデータシフトユニットＳ♯１へ伝達する選択回路５
０と、サブサンプリングレート指示信号φＳＳＲに従っ
て、データバッファ回路３４♯１の出力データおよびシ
フトユニットＳ♯０およびＳ♯１の出力画素データの一
方を選択してデータバッファ回路３４♯０へ与える選択
回路５２とを含む。これらの選択回路５０および５２に
おいて、サブサンプリングレート指示信号φＳＳＲに従
って選択経路を切換えることにより、演算部におけるサ
ーチウィンドウ画素データの転送経路を切換え、応じ
て、サブサンプリングレートに従って、サーチウィンド
ウブロックのサイズを変更する。

【００８４】データバッファ回路３４♯０および３４♯
１の各々は、遅延バッファＤＬＢ０−ＤＬＢ３を含む。
これらの遅延バッファＤＬＢ０−ＤＬＢ３の各々は、た
とえば４８ワードのＦＩＦＯメモリで構成される。１ワ
ードが１画素データに対応する。

【００８５】選択回路５０は、サーチウィンドウデータ
シフトユニットＳ♯１のシフトレジスタ列ＳＲＬ０〜Ｓ
ＲＬ３それぞれに対応して設けられるセレクタ５０ａ−
５０ｄを含む。セレクタ５０ａは、データバッファ３４
♯０および３４♯１の遅延バッファＤＬＢ０の出力デー
タの一方を選択して、シフトユニットＳ♯１のシフトレ
ジスタ列ＳＲＬ０の初段のシフトレジスタＳＲ０Ｆへ与
える。セレクタ５０ｂは、データバッファ３４♯０およ
び３４♯１の遅延バッファＤＬＢ１の出力データの一方
を選択して、シフトユニットＳ♯１のシフトレジスタ列
ＳＲＬ１の初段シフトレジスタＳＲ１Ｆへ与える。セレ
クタ５０ｃは、データバッファ３４♯０および３４♯１
の遅延バッファＤＬＢ２の出力データの一方を選択して
シフトユニットＳ♯１のシフトレジスタ列ＳＲＬ２の初
段シフトレジスタＳＲ２Ｆへ与える。セレクタ５０ａ
は、データバッファ回路３４♯０および３４♯１の出力
データの一方を選択してシフトユニットＳ♯１のシフト
レジスタ列ＳＲＬ３の初段シフトレジスタＳＲ３Ｆへ与
える。

【００８６】選択回路５２は、データバッファ回路３４
♯０の遅延バッファＤＬＢ０−ＤＬＢ３それぞれに対応
して設けられるセレクタ５２ａ−５２ｄを含む。セレク
タ５２ａは、シフトユニットＳ♯０の前列のシフトレジ
スタ列ＳＲＬ１の最終段のシフトレジスタＳＲ１０の出
力データとデータバッファ回路３４♯１の遅延バッファ
ＤＬＢ０の出力データの一方を選択して、データバッフ
ァ回路３４♯０の遅延バッファＤＬＢ０へ与える。セレ
クタ５２ｂは、シフトユニットＳ♯０の前列のシフトレ
ジスタ列ＳＲＬ２の最終段のシフトレジスタＳＲ２０の
出力データとデータバッファ回路３４♯１の遅延バッフ
ァＤＬＢ１の出力データの一方を選択して、データバッ
ファ回路３４♯０の遅延バッファＤＬＢ１へ与える。セ
レクタ５２ｃは、シフトユニットＳ♯０内の前列のシフ
トレジスタ列ＳＲＬ３の最終段シフトレジスタＳＲ３０
の出力データとデータバッファ回路３４♯１の遅延バッ
ファＤＬＢ２の出力データの一方を選択してデータバッ
ファ回路３４♯０の遅延バッファＤＬＢ２へ与える。セ
レクタ５２ｄは、シフトユニットＳ♯１の最終列のシフ
トレジスタ列ＳＲＬ０の最終段シフトレジスタＳＲ００
の出力データとデータバッファ回路３４♯１の遅延バッ
ファＤＬＢ３の出力データの一方を選択してデータバッ
ファ回路３４♯０の遅延バッファＤＬＢ３へ与える。

【００８７】このデータバッファ回路３４♯０の遅延バ
ッファＤＬＢ０〜ＤＬＢ３の出力画素データは、シフト
ユニットＳ♯０の対応のシフトレジスタ列の初段シフト
レジスタＳＲ０Ｆ−ＳＲ３Ｆへも与えられる。

【００８８】データバッファ回路３４♯１において、遅
延バッファＤＬＢ０〜ＤＬＢ２は、シフトユニットＳ♯
１の前列のシフトレジスタ列の最終段のシフトレジスタ
ＳＲ１０，ＳＲ２０およびＳＲ３０の出力画素データを
それぞれ受ける。データバッファ回路３４♯１の遅延バ
ッファＤＬＢ３へは、画素データ入力部からのサーチウ
ィンドウ画素データＳＷＤが与えられる。

【００８９】図１１は、４：１サブサンプリングモード
時におけるデータバッファおよびシフトユニットの接続
経路を概略的に示す図である。図１１において、４：１
サブサンプリングモード時においては、選択回路５０
が、データバッファ回路３４♯０の出力画素データを選
択してシフトユニットＳ♯１へ与える。選択回路５２
は、データバッファ回路３４♯１の出力画素データを選
択してデータバッファ回路３４♯０へ与える。したがっ
て、図１１に示すように、データバッファ回路３４♯０
および３４♯１において、同じ列に配列される遅延バッ
ファが直列に接続される。データバッファ回路３４♯０
の遅延バッファＤＬＢ０〜ＤＬＢ３の出力画素データは
並列に、シフトユニットＳ♯０およびＳ♯１のシフトレ
ジスタ列ＳＲＬ０〜ＳＲＬ３へそれぞれ与えられる。し
たがって、シフトユニットＳ♯０およびＳ♯１に、同じ
サーチウィンドウ画素データが与えられる。

【００９０】シフトユニットＳ♯０およびＳ♯１の各々
は、２つの演算ユニットにより共有される。サブサンプ
リングされたテンプレートブロックのサイズは、１６画
素行・４画素列となる。データバッファ回路３４♯０お
よび３４♯１においては、遅延バッファＤＬＢ０−ＤＬ
Ｂ３それぞれが、４８画素データを格納するため、デー
タバッファ回路３４♯０および３４♯１各列において９
６画素のデータが格納される。シフトユニットＳ♯１な
らびにデータバッファ回路３４♯０および３４♯１が、
一方方向に沿ってサーチウィンドウ画素データＳＷＤを
転送する。これは、データバッファ回路３４♯１におい
て、遅延バッファＤＬＢ０−ＤＬＢ２が、それぞれの前
列のシフトレジスタ列ＳＲＬ１−ＳＲＬ３の出力画素デ
ータを受けるためである。

【００９１】図１２は、２：１サブサンプリングモード
時におけるサーチウィンドウデータバッファ回路および
シフトユニットの接続を概略的に示す図である。２：１
サブサンプリングモード時においては、図１０に示す選
択回路５０は、データバッファ回路３４♯１の出力画素
データを選択してシフトユニットＳ♯１へ与える。選択
回路５２は、シフトユニットＳ♯１の最終列ＳＲ０の出
力データおよびシフトユニットＳ♯０の前列ＳＲＬ１−
ＳＲＬ３の出力データを選択してシフトユニットＳ♯０
へ与える。したがってこの２：１サブサンプリングモー
ド時においては、データバッファ回路３４♯１、シフト
ユニットＳ♯１、データバッファ回路３４♯０およびシ
フトユニットＳ♯０は、サーチウィンドウ画素データＳ
ＷＤを、蛇行して一方方向に転送するように接続され
る。すなわち、シフトレジスタＳＲＬ０−ＳＲＬ３は、
それぞれ次段に設けられた遅延バッファＤＬＢ０−ＤＬ
Ｂ３を介して一方方向にサーチウィンドウ画素データを
転送する。

【００９２】この図１２に示す接続においては、サーチ
ウィンドウブロックが１６行・８列の画素となる（シフ
トユニットＳ♯０およびＳ♯１には同じサーチウィンド
ウブロックの画素データが格納されてシフトされるた
め）。データバッファ回路３４♯０および３４♯１は、
シフトレジスタ列間に、１つの遅延バッファを介挿す
る。遅延バッファＤＬＢ０−ＤＬＢ３の各々は、４８画
素のデータを格納する。したがって垂直方向探索範囲
は、−２４〜＋２３となる。次に、各サブサンプリング
モード時の動きベクトル検出動作について説明する。

【００９３】［４：１サブサンプリングモード動作］い
ま、フレーム画像を、図１３に示すように、１６画素・
１６画素のマクロブロックに分割した状態を考える。図
１３においては、水平方向に１６ブロック、垂直方向に
７ブロックに分割された状態が一例として示される。こ
の領域はマクロブロックＴＢ８のサーチエリアに対応す
る。マクロブロックＴＢ８を符号化対象ブロックすなわ
ちテンプレートブロックとする。

【００９４】図１４に示すように、画面上のテンプレー
トブロックＴＢは、１６画素・１６画素のサイズを備え
る。テンプレートブロックＴＢは、フレーム画素で構成
されており、偶数フィールドおよび奇数フィールドの画
素データを含む。

【００９５】入力部２により、４：１サブサンプリング
が行なわれると、水平方向の１６画素が４画素にサブサ
ンプリングされる。したがって、演算部に格納されるテ
ンプレートブロックは、水平方向４画素、垂直方向１６
画素のサブサンプリングテンプレートブロックとなる。
このサブサンプリングテンプレートブロックにおいて
は、奇数フィールドＯＤＤの画素データおよび偶数フィ
ールドＥＶＮの画素データが交互に垂直方向に配列され
る。サブサンプリングされたテンプレートブロックのう
ち偶数フィールドの画素で構成される偶数サブテンプレ
ートは８行・４列の画素を備える。一方、奇数フィール
ドＯＤＤの画素で構成される奇数サブテンプレートも同
様、８行・４列の画素で構成される。このテンプレート
ブロック、偶数サブテンプレートブロックＴＢｅおよび
奇数サブテンプレートブロックＴＢｏについて動きベク
トルを並列に検出する。

【００９６】図１５に示すように、４：１サブサンプリ
ング時においては水平方向は、−１２８〜＋１２７の水
平ベクトル成分の範囲で動きベクトルの探索が行なわれ
る。いま、テンプレートブロックＴＢ８を考えると、水
平方向に整列して配置されるテンプレートブロックＴＢ
１〜ＴＢ１６は、このサーチエリア内に含まれる。これ
らの１６個のテンプレートブロックＴＢ１〜ＴＢ１６に
対し、パイプライン的に、動きベクトルを検出する。演
算ユニットＥ♯０内においては、テンプレートブロック
ＴＢ１−ＴＢ４の画素データが格納され、演算ユニット
Ｅ♯１内においては、テンプレートブロックＴＢ５−Ｔ
Ｂ８の画素データが格納される。演算ユニットＥ♯２内
においてはテンプレートブロックＴＢ９−ＴＢ１２の画
素データが格納され、演算ユニットＥ♯３内においては
テンプレートブロックＴＢ１３−ＴＢ１６の画素データ
が格納される。これら４つのテンプレートブロックの画
素データは、図８に示すように、各要素プロセッサにお
いて４つのテンプレートブロックデータレジスタＴＭＢ
Ｒ０−ＴＭＢＲ３（Ｒ０−Ｒ３）にそれぞれ格納され
る。

【００９７】４：１サブサンプリング時においてデータ
バッファ回路３４♯０および３４♯１が直列に接続され
る。この直列に接続されるデータバッファ回路３４♯０
および３４♯１には、垂直方向９６画素のデータが格納
される。シフトユニットＳ♯０およびＳ♯１へ同じサー
チウィンドウ画素データが与えられる。シフトユニット
Ｓ♯０およびＳ♯１各々は、１６行４列に配列されるシ
フトレジスタを備える。これらのシフトレジスタにサー
チウィンドウ画素データが格納される。

【００９８】図１６は、ある時点におけるサーチウィン
ドウデータの演算部内の格納状態を示す図である。図１
６において、テンプレートブロックＴＢ８の真裏のサー
チウィンドウブロックの変位を（０，０）とする。デー
タシフトユニットＳ♯０およびＳ♯１には、変位ベクト
ル（０，−４８）のサーチウィンドウブロックの画素デ
ータが格納される。９６行４列のサーチウィンドウ画素
データがデータバッファ回路３４♯０および３４♯１内
に格納される。サーチウィンドウブロックに対し、テン
プレートブロックＴＢ１−ＴＢ１６は、それぞれ互いに
異なる変位ベクトルを有し、これらのテンプレートブロ
ックＴＢ−ＴＢ１６に対する評価値が算出される。

【００９９】評価値算出は、図１６に示すテンプレート
ブロックＴＢ１−ＴＢ１６について演算ユニットＥ♯０
−Ｅ♯３それぞれにおいて時分割態様で実行される。こ
れらのテンプレートブロックＴＢ１−ＴＢ１６各々は、
画面上１６画素（水平方向）に対応しており、テンプレ
ートブロックの水平方向の変位が１６ずつずれている。

【０１００】この演算処理においては、サーチウィンド
ウ画素データが４クロックサイクル期間の間各要素プロ
セッサにシフトユニットから与えられる。各クロックサ
イクルにおいて、演算ユニットＥ♯０−Ｅ♯３それぞれ
において異なる４つのテンプレートブロックの評価値の
算出が行なわれる。

【０１０１】サーチウィンドウブロック１つについての
評価値算出サイクルが完了すると、テンプレートブロッ
ク画素データを各要素プロセッサＰＥ内に保持した状態
で、サーチウィンドウ画素データを１画素転送する。す
なわち、入力部２からサーチウィンドウ画素データが１
画素分与えられ、シフトユニットおよびデータバッファ
回路３４♯０および３４♯１において１画素のデータ転
送が実行される。シフトユニットＳ♯０へはシフトユニ
ットＳ♯１と同じサーチウィンドウ画素データが格納さ
れる。シフトユニットＳ♯１ならびにデータバッファ回
路３４♯０および３４♯１では、データ転送経路が連続
的に形成されており、シフトユニットＳ♯０およびＳ♯
１ならびにデータバッファ回路３４♯０および３４♯１
において同時に１画素のデータ転送が実行される。

【０１０２】データバッファ回路３４♯０からは、対応
のシフトレジスタ列ＳＲＬ０−ＳＲＬ３へ画像データが
転送される。したがって、図１６に示すサーチウィンド
ウブロックにおいて最上行の画素が、転送動作によりデ
ータバッファ回路３４♯１内へ転送され、逆にデータバ
ッファ回路３４♯０から、シフトユニットＳ♯０および
Ｓ♯１へ１画素行のデータが転送される。

【０１０３】図１７に、この１画素転送動作を行なった
ときのサーチウィンドウデータの格納状態を示す。最上
列（最終列）ＳＲＬ０の最終段のシフトレジスタＳＲ０
０の保持していたサーチウィンドウデータはシフトアウ
トされ、一方、１画素データがデータバッファ回路にシ
フトインされる。したがって、このデータバッファ回路
３４♯０および３４♯１の保持するサーチウィンドウ画
素データは、９６画素×４画素である。一方、シフトユ
ニットＳ♯０およびＳ♯１内においては、１画素分、垂
直方向にずれたサーチウィンドウブロックＳＷＢの画素
データが格納される。この状態で、各演算ユニットＥ♯
０−Ｅ♯３において、評価値算出が行なわれる。

【０１０４】このサーチウィンドウ画素データ転送動作
を、１水平変位についての垂直変位分（−４８〜＋４７
の９６変位分）繰返し実行する。この状態において、図
１８に示すように、サーチウィンドウブロックの最も下
の位置のサーチウィンドウブロックがシフトユニットＳ
♯０およびＳ♯１内に格納される。データバッファ回路
３４♯０および３４♯１内においては、次の水平変位ベ
クトル成分に対応するサーチウィンドウ画素データ（９
６画素）が新たにシフトインされ、不要となった画素デ
ータはシフトアウトされる。

【０１０５】この図１８に示す状態は、テンプレートブ
ロックＴＢ８に対してはフレーム変位ベクトルは（０，
４７）であり、偶数サブテンプレートブロックＴＢ８ｅ
および奇数サブテンプレートブロックＴＢ８ａはそれぞ
れ、偶数フィールドおよび奇数フィールドに対するフィ
ールド変位ベクトル（０，＋２３）を有する。この状態
で、評価値算出が実行される。これにより、１水平変位
成分についてのベクトル探索動作が終了する。この探索
動作が終了すると、１６個のサーチウィンドウ画素デー
タをデータバッファ回路内に入力するために、１６サイ
クルサーチウィンドウ画素データの転送が行なわれる。
この１６サイクルの転送動作時においては、評価値演算
処理は実行されない。

【０１０６】図１９は、この１６画素をシフトインした
後のサーチウィンドウ画素データの格納状態を概略的に
示す図である。この図１９に示すように、１６画素シフ
トインすることにより、次の水平ベクトル成分（＋４加
算される）に対応するサーチウィンドウ画素データが演
算ユニット内に格納される。シフトユニットＳ♯０およ
びＳ♯１のシフトレジスタには、テンプレートブロック
ＴＢ８に対し、変位ベクトル（＋４，−４８）のサーチ
ウィンドウブロックの画素データが格納される。残りの
画素データは、データバッファ回路３４♯０および３４
♯１内に格納される。したがって、この１６画素データ
のシフトイン後、同じ処理を繰返すことにより、水平ベ
クトル成分が＋４加算されたサーチウィンドウにおいて
動きベクトル探索を行なうことができる。以降、この動
作をサーチエリア内の変位ベクトルについて実行する。

【０１０７】図２０は、図７に示す加算回路３６の構成
を概略的に示す図である。図７に示すように、要素プロ
セッサＰＥｉｊは、テンプレートブロックの画素に対応
して配置される。したがって、その配置位置により、各
要素プロセッサは、偶数フィールドＥＶＥＮの画素に対
応して配置されているのか、奇数フィールドＯＤＤの画
素に対応して配置されているのかを識別することができ
る。加算回路３６は、この特徴を利用して、３つの予測
モードについての評価値を算出する。

【０１０８】図２０において、加算回路３６は、奇数フ
ィールドの画素に対応して配置される要素プロセッサの
出力データ（評価値成分）ＰＥｏ（ＡＥｏ）の総和を求
める総和回路３６ａと、偶数フィールドＥＶＥＮの画素
に対応して配置される要素プロセッサの出力データ（差
分絶対値ＡＥｅ）ＰＥｅの総和を求める総和回路３６ｂ
と、総和回路３６ａおよび３６ｂの出力値を加算する加
算回路３６ｃとを含む。総和回路３６ａから奇数サブテ
ンプレートブロックについての動きベクトルの評価値Σ
ｏ｜ａ−ｂ｜が出力され、総和回路３６ｂから、偶数サ
ブテンプレートブロックについての動きベクトル評価値
Σｅ｜ａ−ｂ｜が出力される。加算回路３６ｃから、テ
ンプレートブロックの評価値Σ｜ａ−ｂ｜が出力され
る。したがって、フレーム予測、偶数フィールド予測、
および奇数フィールド予測の３つの予測モードに従った
評価値を並行して導出することができる。

【０１０９】要素プロセッサＰＥ内においては、４つの
テンプレートブロックの画素データが格納されている。
これら４つのテンプレートブロックの評価値算出が時分
割的に行なわれる。したがって、４クロックサイクルで
４つのテンプレートブロックについての動きベクトル評
価値が算出される。４クロックサイクルごとに、サーチ
ウィンドウ画素データの転送が行なわれる。

【０１１０】なお、図１３に示す画面分割においては、
水平方向に整列する１６個のテンプレートブロックＴＢ
１−ＴＢ１６を含む領域がサーチエリアとして想定され
ている。このサーチエリアの水平方向が、１画面のサイ
ズと同じである必要はない。画面水平方向が３２分割さ
れ、１６個のテンプレートブロックについて動きベクト
ル検出が行なわれてもよい。

【０１１１】サーチエリア内においての動きベクトル評
価値がすべて算出されると、図１に示す比較部６におい
て、最小の評価値を与えるテンプレートブロックの変位
ベクトルが、各予測モードに対する動きベクトルとして
決定される。比較部６は、単にレジスタと比較器を含
み、与えられる評価値とレジスタに格納された評価値と
の比較を行ない、小さな評価値が与えられるごとにレジ
スタの内容を更新し、そのときの変位ベクトル値を併せ
て格納する構成を備える。同じ評価値成分が与えられる
とき予め定められた優先順位に従って動きベクトル候補
の変位ベクトルの更新が行なわれてもよい。

【０１１２】４：１サブサンプリングデータ時において
は、水平方向において、画素が４：１の割合でサブサン
プリングされており、水平ベクトル成分を４倍に拡張し
ても、算出される評価値の数は、変化せず、広いサーチ
エリアにおいて動きベクトル探索を行なうことができ
る。また、複数のテンプレートブロックについて並行し
て、動きベクトル算出が行なわれるため、高速で、動き
ベクトル検出を行なうことができる。

【０１１３】［２：１サブサンプリングレート時の動
作］２：１サブサンプリングモード時においては、シフ
トユニットＳ♯０およびＳ♯１およびデータバッファ回
路３４♯０および３４♯１は、図１２に示すように、連
続的に一方方向に画素データを転送するように選択回路
５０および５２により接続される。すなわち、シフトユ
ニットＳ♯０およびＳ♯１においては、遅延バッファＤ
ＬＢ０−ＤＬＢ３の有する遅延時間ずれたサーチウィン
ドウ画素データが格納される。また、１フレーム画像
を、図２１に示すように水平方向８個のマクロブロック
に分割する状態を考える。この領域はテンプレートブロ
ックＴＢ４のサーチエリアに対応する。マクロブロック
は、１６画素・１６画素で構成される。

【０１１４】図２２は、２：１サブサンプリングモード
時に演算部で処理されるテンプレートブロックの構成を
概略的に示す図である。２：１サブサンプリングモード
時においては、水平方向の隣接２画素が１画素にサブサ
ンプリングされる。したがって、１６画素・１６画素の
テンプレートブロックＴＢ４は、１６画素行・８画素列
のフレームテンプレートブロックに縮小される。このフ
レームテンプレートブロックは偶数フィールドＥＶＥＮ
および奇数フィールドＯＤＤの画素データを含んでい
る。したがって奇数サブテンプレートブロックは、８画
素行・８画素列で構成され、また偶数サブテンプレート
ブロックも、８画素行・８画素列で構成される。

【０１１５】テンプレートブロックＴＢ４についての動
きベクトルを検出する動作を考える。

【０１１６】図２３は、演算部の配置を概略的に示す図
である。図２３において、シフトユニットＳ♯０および
データバッファ回路３４♯０は、４画素列を転送するサ
ブシフトブロックＳＳＢ０を構成し、シフトユニットＳ
♯１およびデータバッファ回路３４♯１が、４列のサー
チウィンドウ画素データを転送するサブシフトブロック
ＳＳＢ１を構成する。シフトユニットＳ♯１からシフト
アウトされた画素データが、データバッファ回路３４♯
０へ与えられる。演算ユニットＥ♯０には、テンプレー
トブロックＴＢ１〜ＴＢ４それぞれの、左半分の画素デ
ータが格納され、演算ユニットＥ♯１においては、テン
プレートブロックＴＢ１〜ＴＢ４の右半分の画素データ
が格納される。演算ユニットＥ♯２においてはテンプレ
ートブロックＴＢ５〜ＴＢ８それぞれの、左半分の画素
データが格納され、演算ユニットＥ♯３に、テンプレー
トブロックＴＢ５〜ＴＢ８の右半分の画素データが格納
される。データバッファ回路３４♯０および３４♯１そ
れぞれは、水平方向４８画素のサーチウィンドウ画素デ
ータを格納する。２：１サブサンプリングモード時にお
いては、垂直方向の探索範囲は−２４〜＋２３である。
したがって、シフトユニットＳ♯０およびＳ♯１には、
垂直方向に関して同じ位置のサーチウィンドウ画素デー
タが格納される。

【０１１７】図２４は、テンプレートブロックＴＢ４に
対する画素データの格納状態を示す図である。演算ユニ
ットＥ♯０内においては、１６画素行・４画素列のテン
プレートブロックＴＢ４の左半分の画像データが格納さ
れる。演算ユニットＥ♯１内においては、１６行・４列
のテンプレートブロックＴＢ４の右半分のブロックの画
素データが格納される。シフトユニットＳ♯０内におい
ては、１６画素行・４画素列のサーチウィンドウ画素デ
ータが格納され、データバッファ回路３４♯０内におい
て、４８画素行・４画素列のサーチウィンドウ画素デー
タが格納される。

【０１１８】シフトユニットＳ♯１内においては、１６
画素行・４画素列のサーチウィンドウ画素データが格納
され、データバッファ回路３４♯１内においては、４８
画素行・４画素列のサーチウィンドウ画素データが格納
される。サブシフトブロックＳＳＢ０およびＳＳＢ１内
に格納される画素データを合わせると、図２４に示すよ
うに、シフトユニットＳ♯０およびＳ♯１内に１６画素
行・８画素列のサーチウィンドウブロック画素データが
格納され、データバッファ回路３４♯０および３４♯１
内に４８画素行・８画素列のサーチウィンドウ画素デー
タが格納される。したがって、演算ユニットＥ♯０にお
いてはテンプレートブロックＴＢ４の左半分の画素デー
タについての評価値成分を生成し、演算ユニットＥ♯１
内においてテンプレートブロックＴＢ４の右半分の画素
データについての評価値成分を算出する。これらの評価
値成分を加算することにより、テンプレートブロックＴ
Ｂ４の評価値が生成される。

【０１１９】図２４から明らかなように、サーチウィン
ドウ画素データのシフト動作は、４：１サブサンプリン
グモード時と同じように、１画素ずつシフトインして、
サブシフトブロックＳＳＢ０およびＳＳＢ１において１
画素シフトさせることにより行なう。

【０１２０】図２４に示すサブシフトブロックＳＳＢ０
およびＳＳＢ１におけるサーチウィンドウ画素データの
格納状態においては、フレームテンプレートブロックＴ
Ｂ４に対しては、変位ベクトル（０，−２４）であり、
奇数サブテンプレートブロックＴＢ４ｏは、奇数フィー
ルドＯＤＤに対するフィールド変位ベクトル（０，−１
２）となる。偶数サブテンプレートブロックＴＢ４ｅ
は、複数フィールドＥＶＥＮに対するフィールド変位ベ
クトル（０，−１２）となる。これらの変位ベクトルに
対し、各要素プロセッサＰＥｉｊが、シフトユニットの
対応のシフトレジスタＳＲｉｊから出力されるサーチウ
ィンドウ画素データＳＷｉｊと格納するテンプレートブ
ロック画素データとの差分絶対値を求める。この求めら
れた差分絶対値が総和部３６において総和される。すな
わち奇数サブテンプレートブロックＴＢ４ｏについての
差分絶対値の総和、偶数サブテンプレートブロックＴＢ
４ｅについての差分絶対値の総和がそれぞれ求められ
る。その後、これらの総和をさらに加算して、テンプレ
ートブロックＴＢ４に対する差分絶対値の総和が求めら
れる。演算ユニットＥ♯０−Ｅ♯３から出力される差分
絶対値の総和値は、それぞれテンプレートブロックの半
分の画素データの差分絶対値の和である。したがって、
さらに別に設けられた総和部において、これらの各演算
ユニットから出力された変位ベクトルの差分絶対値の総
和がさらに加算される。これにより、テンプレートブロ
ックＴＢ４に対するフレーム予測、偶数フィールド予
測、および奇数フィールド予測の３つの予測モードに従
った評価値が生成される。

【０１２１】要素プロセッサＰＥｉｊにおいては、４つ
のテンプレートブロックの画素データが格納される。こ
れは先の４：１サブサンプリングモード時と同じであ
る。したがって、４クロックサイクル期間サーチウィン
ドウ画素データはシフトレジスタ内に保持され、４つの
テンプレートブロックそれぞれに対する評価値成分の算
出が実行される。４クロックサイクルが経過すると、サ
ーチウィンドウ画素データが１画素シフトされる。

【０１２２】図２５は、１画素シフトした後のサーチウ
ィンドウ画素データのサブシフトブロックＳＳＢ０およ
びＳＳＢ１における格納状態を概略的に示す図である。
図２５において、１画素のサーチウィンドウデータが、
データバッファ回路３４♯内へシフトインされる。これ
により、サブシフトブロックＳＳＢ１およびＳＳＢ０に
おいて、１画素のシフト動作が行なわれる。シフトユニ
ットＳ♯１からシフトアウトされた画素データがデータ
バッファ回路３４♯０にシフトインされる。また、シフ
トユニットＳ♯０から、１画素のデータがシフトアウト
される。サブシフトブロックＳＳＢ０内において、図の
最上行の４画素および下部の４７画素・４画素が格納さ
れる。また、１６画素・４画素のサーチウィンドウブロ
ック画素データがサブシフトブロックＳＳＢ０に格納さ
れる。サブシフトブロックＳＳＢ１において、図２５の
最上行の４画素および下側の４７画素・４画素のサーチ
ウィンドウ画素データが格納される。シフトユニットＳ
♯１内において、１６画素・４画素のサーチウィンドウ
ブロック画素データが格納される。

【０１２３】この状態は、フレームテンプレートブロッ
クＴＢ４に対して、テンプレートブロックのフレーム変
位ベクトル（０，−２３）、奇数サブテンプレートブロ
ックＴＢ４ｏは、偶数フィールドＥＶＥＮに対するフィ
ールド変位ベクトル（０，−１２）、および偶数サブテ
ンプレートブロックＴＢ４ｅは、奇数フィールドＯＤＤ
に対するフィールド変位ベクトル（０，−１１）のサー
チウィンドウブロックがシフトユニットＳ♯０およびＳ
♯１に格納された状態に対応する。シフトユニットＳ♯
０およびＳ♯１に格納されたサーチウィンドウブロック
に対して、上述と同様の差分絶対値および総和演算が行
なわれ、フレーム予測、偶数フィールド予測および奇数
フィールド予測の各予測モードに従った評価値が算出さ
れる。

【０１２４】上述のサーチウィンドウ画素データの転送
動作を、１水平変位についての垂直変位分（−２４〜＋
２３の４８変位分）繰返す。この状態において、図２６
に示すように、サーチウィンドウブロックが、最下部に
移動する。この状態で、テンプレートブロックＴＢ４の
フレーム変位ベクトル（０，２３）、偶数サブテンプレ
ートブロックＴＢ４ｅは、偶数フィールドに対するフィ
ールド変位ベクトル（０，１１）、奇数サブテンプレー
トブロックＴＢ４ｏは、奇数フィールドに対するフィー
ルド変位ベクトル（０，１１）のサーチウィンドウブロ
ックが格納された状態に対応する。データバッファ回路
において、すでに、４８個のサーチウィンドウ画素デー
タが格納されている。この状態で、評価値算出が行なわ
れる。データバッファ回路３４♯０および３４♯１内に
おいては、シフトユニットＳ♯０およびＳ♯１に格納さ
れたサーチウィンドウ画素データと、水平方向について
１サブサンプリング画素ずれた位置のサーチウィンドウ
画素データが格納される。

【０１２５】この演算動作完了後、サーチウィンドウ画
素データの転送のみ（演算は行なわず）の動作を１６回
（１６クロックサイクル）繰返す。この結果、図２７に
示すように、次の水平変位ベクトル（＋２加算）に対す
る最初の垂直変位点についての評価を行なうことのでき
る状態となる。

【０１２６】すなわち、水平方向に１サブサンプリング
画素データずれた位置のサーチウィンドウの画素データ
が演算部に格納される。ここで、１サブサンプリング画
素は、画面上の２画素に対応する。以降、評価値算出動
作を、サーチエリア内の全ベクトルについてすべて実行
する。

【０１２７】この評価値に対し、比較部６においてテン
プレートブロックそれぞれに対する３つの予測モード
（フレーム予測、偶数フィールド予測、および奇数フィ
ールド予測）に対する最小評価値が求められ、これらの
最小評価値に対する変位ベクトルが、テンプレートブロ
ック、奇数サブテンプレートブロックおよび偶数サブテ
ンプレートブロックに対する動きベクトルとして決定さ
れる。

【０１２８】［テスト制御部の構成］図２８を参照し
て、テスト制御部１２は、外部からテスト時に与えられ
る、テスト起動ビット（ビット７）とテスト回数（ビッ
ト６：０）とからなる８ビット（１バイト）のテスト制
御データを格納するためのテスト用レジスタ６４と、テ
スト時に入力部２と結果圧縮回路８とを制御するための
テスト制御回路６０と、テスト制御データのビット７
（「テスト起動ビット」と呼ぶ。）に１が書込まれたこ
とを検出して、制御回路１０およびテスト制御回路６０
に対して起動を指示するためのテスト起動検出回路６２
とを含む。

【０１２９】なお、制御回路１０は、通常は通常起動信
号および動作モードを指定するモード信号を受けて通常
動作を行う。テスト起動検出回路６２による起動を受け
た際の制御回路１０の動作は、通常動作時と同一であ
る。制御回路１０は、１回の動作サイクルの終了ごとに
期間指示信号を出力する機能を持つ。

【０１３０】テスト制御回路６０は、テスト起動検出回
路６２による起動を受けて動作を開始し、制御テスト用
データのビット６：０と、制御回路１０の出力する期間
指示信号とに基づいて、図２に示すテストデータ生成回
路２ａ、セレクタ２ｄおよび２ｅの制御を行なう。すな
わちテスト制御回路６０は、制御回路１０から期間指示
信号が発行されるたびに、次のテストサイクルに移行
し、そのテストサイクルで用いるべきテストデータ（擬
似乱数データまたはオール「０」、オール「１」のデー
タ、またはその組合わせ）を生成するようテストデータ
生成回路２ａを制御し、テストデータ生成回路２ａから
の出力を選択するようセレクタ２ｄおよび２ｅを制御す
る。

【０１３１】テストデータ生成回路２ａが出力する自己
テスト用データのうち、固定データを用いたものは以下
の組合わせを含む。

【０１３２】

【表１】

【０１３３】このような組合わせを用いて演算を行なう
と、演算部内の全てのハードウェア部分が必ず動作する
ことになり、演算部内のハードウェアの全ての部分につ
いて効率的にテストを行なうことができる。テスト制御
回路１２は、レジスタ６４のビット６：０が表わす値の
回数だけ、予め定められたシーケンスでテストを実行す
る。たとえば、テストは次のようなシーケンスで実行さ
れる。もちろん、テストのシーケンスがこれに限定され
るわけではない。

【０１３４】

【表２】

【０１３５】レジスタ６４のビット６：０が表わす値の
回数だけのテストの実行を完了すると、テスト制御回路
６０は自動的にテストを終了する。テストの結果として
結果圧縮回路から出力される値と、予めシミュレーショ
ンにより得られている正しい値とを比較することによ
り、演算部のハードウェアに誤りがないかどうかを知る
ことができる。

【０１３６】以上のように、この発明の実施の形態に従
えば、レジスタにテスト起動ビットとテストの実行回数
とを書込むことにより、自動的にテストが開始される。
テストでは、自動的に、かつ効率的に演算部中の全ての
ハードウェアをテストできる。また、テストのために外
部のテスト装置を用いる必要もないし、装置内部のレジ
スタをスキャンパス化する必要もない。スキャンパス化
と比較するとはるかに簡単な構成で、装置を大型化する
ことなく効率的なテストを行なうことができる。

【０１３７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１３８】

【発明の効果】以上のようにこの発明にしたがえば、高
精度でハードウェアのテストを行なうことができる動き
ベクトル検出装置を提供することができる。

【０１３９】すなわち、請求項１に記載の発明にによれ
ば、演算手段で所定のテスト用データでの演算を行な
い、その結果を圧縮手段で圧縮することができる。テス
ト用のデータで実際に演算手段で演算し圧縮した結果と
シミュレーションによる予想結果とを比較することで、
演算手段中のハードウェアに欠陥があるか否かを容易に
テストできる。演算手段自体の構成をテストのために変
更する必要はなく、回路規模が大きくなることを防ぐこ
とができる。

【０１４０】請求項２にかかる発明によれば、演算結果
の総和を求めるという簡単な圧縮のための操作でテスト
を行なうことができるために、簡略な構成でテスト回路
を実現することができる。

【０１４１】請求項３にかかる発明によれば、擬似乱数
を用いることで、演算手段中のハードウェアに種々の動
作を行なわせることができ、テストの精度を高めること
ができる。

【０１４２】請求項４にかかる発明によれば、演算手段
中のハードウェアの全体にわたってその動作をテストす
ることができる。その結果、テストの精度を高めること
ができる。

【０１４３】請求項５にかかる発明によれば、特定の値
を用い、順次テストをすることで、よりテストの精度を
高めることができる。

【０１４４】請求項６にかかる発明によれば、予め定め
られたビットを予め定められた値に設定したテスト制御
用データを記憶手段に書き込むことにより、自動的にテ
ストが開始される。テストのために操作が容易になると
いう効果がある。

【０１４５】請求項７にかかる発明によれば、テスト制
御用データの予め定められたビット中に、テストの繰り
返し回数を設定しておくことにより、所定回数だけテス
トを繰り返し行なうことができる。その結果、テストの
精度がより高くなるという効果がある。

【０１４６】請求項８にかかる発明によれば、演算手段
中の、テンプレートブロックの画素を記憶するための記
憶素子として、簡単なＤラッチを用いることができ、装
置の構成を簡単にすることができる。またその結果、装
置を小型化することができるという効果がある。

【０１４７】請求項９にかかる発明によれば、テスト用
のデータを選択して演算を行なうことにより、所定のテ
スト用データでの演算を行ない、その結果を圧縮するこ
とができる。テスト用のデータで実際に演算し圧縮した
結果とシミュレーションによる予想結果とを比較するこ
とによって、演算を行なうためのハードウェアに欠陥が
あるか否かを容易にテストできる。演算のためのハード
ウェア自体の構成をテストのために変更する必要はな
く、回路規模が大きくなることを防ぐことができる。

【０１４８】請求項１０にかかる発明によれば、演算結
果の総和を求めるという簡単な圧縮のための操作でテス
トを行なうことができるために、簡略な構成でテスト回
路を実現することができる。

【０１４９】請求項１１にかかる発明によれば、擬似乱
数を用いることで、演算のためのハードウェアに種々の
動作を行なわせることができ、テストの精度を高めるこ
とができる。

【０１５０】請求項１２にかかる発明によれば、テスト
用のデータとして予め定められた固定的なデータを用い
るので、演算のためのハードウェアの全体にわたってそ
の動作をテストすることができる。その結果、テストの
精度を高めることができる。

【０１５１】請求項１３にかかる発明によれば、特定の
値を用い、順次テストをすることで、よりテストの精度
を高めることができる。

【０１５２】請求項１４にかかる発明によれば、予め定
められたビットを予め定められた値に設定したテスト制
御用データを記憶手段に書き込むことにより、自動的に
テストが開始される。テストのために操作が容易になる
という効果がある。

【０１５３】請求項１５にかかる発明によれば、テスト
制御用データの予め定められたビット中に、テストの繰
り返し回数を設定しておくことにより、所定回数だけテ
ストを繰り返し行なうことができる。その結果、テスト
の精度がより高くなるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態に従う動きベクトル検
出装置の全体の構成を概略的に示す図である。

【図２】 図１に示す入力部の構成を概略的に示す図で
ある。

【図３】 （Ａ）は、４：１サブサンプリングモード時
のサーチエリアを示し、（Ｂ）は、２：１サブサンプリ
ングモード時のサーチエリアを示す図である。

【図４】 ４：１サブサンプリングモード時のテンプレ
ートブロックの構成を概略的に示す図である。

【図５】 ２：１サブサンプリングモード時のテンプレ
ートブロックの構成を概略的に示す図である。

【図６】 図１に示す演算部の構成を概略的に示す図で
ある。

【図７】 図６に示す演算ユニットの構成を概略的に示
す図である。

【図８】 図７に示す要素プロセッサの構成を概略的に
示す図である。

【図９】 図６に示すサーチウィンドウデータに対する
シフトユニットおよびデータバッファの構成を概略的に
示す図である。

【図１０】 図９に示すサーチウィンドウデータバッフ
ァの構成を概略的に示す図である。

【図１１】 ４：１サブサンプリングモード時のシフト
レジスタ列および遅延バッファの接続を概略的に示す図
である。

【図１２】 ２：１サブサンプリングモード時のシフト
レジスタ列および遅延バッファの接続を概略的に示す図
である。

【図１３】 ４：１サブサンプリングモード時の画面分
割の構成の一例を示す図である。

【図１４】 ４：１サブサンプリングモード時のサーチ
ウィンドウブロックおよびテンプレートブロックの構成
を概略的に示す図である。

【図１５】 この発明の実施の形態におけるテンプレー
トブロック画素の演算ユニットへの格納状態を示す図で
ある。

【図１６】 ４：１サブサンプリングモード時の演算部
の格納データの状態を概略的に示す図である。

【図１７】 １評価値算出サイクル経過時の演算部に格
納されるサーチウィンドウ画素データの格納状態を示す
図である。

【図１８】 １水平成分に対する評価値算出完了時のサ
ーチウィンドウ画素データの格納状態を示す図である。

【図１９】 次の水平成分に対するサーチウィンドウ画
素データの格納状態を示す図である。

【図２０】 図７に示す加算回路の構成を概略的に示す
図である。

【図２１】 ２：１サブサンプリングモード時の画面分
割の構成を概略的に示す図である。

【図２２】 ２：１サブサンプリングモード時のテンプ
レートブロックの構成を概略的に示す図である。

【図２３】 ２：１サブサンプリングモード時の演算部
の接続を概略的に示す図である。

【図２４】 ２：１サブサンプリングモード時の画素デ
ータ格納状態を概略的に示す図である。

【図２５】 １評価値算出サイクル経過時のサーチウィ
ンドウ画素データの格納状態を示す図である。

【図２６】 １水平成分についての演算完了時のサーチ
ウィンドウ画素データの格納状態を示す図である。

【図２７】 次の水平成分に対するサーチウィンドウ画
素データの格納状態を示す図である。

【図２８】 テスト制御部のブロック図である。

【図２９】 従来の画像符号化装置の構成を概略的に示
す図である。

【図３０】 動きベクトル検出を説明するための図であ
る。

【符号の説明】

１ 動きベクトル検出装置、２ 入力部、４ 演算部、
６ 比較部、１０ 制御部、２ａ テストデータ生成回
路、２ｂ サーチウィンドウメモリ、２ｃ テンプレー
トブロックメモリ、２ｄ，２ｅ セレクタ、１２ テス
ト制御部、ＳＷサーチウィンドウ、ＴＢ テンプレート
ブロック、Ｅ♯０〜Ｅ♯３ 演算ユニット、Ｓ♯０，Ｓ
♯１ サーチウィンドウデータシフトユニット、３４
サーチウィンドウデータバッファ、ＰＥ００−ＰＥ３Ｆ
要素プロセッサ、３５，３５ａ〜３５ｄ データバ
ス、３６，３６ｃ 加算回路、３６ａ，３６ｂ 総和回
路、ＴＭＢＲ０−ＴＭＢＲ３，Ｒ０−Ｒ３ データレジ
スタ、３４♯０，３４♯１，３４♯２ データバッファ
回路、４０，４１ セレクタ、４２ 差分絶対値回路、
ＤＬＢ０〜ＤＬＢ３ 遅延バッファ、ＳＲ００−ＳＲ３
Ｆ シフトレジスタ、ＳＲＬ０−ＳＲＬ３ シフトレジ
スタ列、５０，５２ 選択回路、５０ａ−５０ｄ，５２
ａ−５２ｄ セレクタ、ＳＳＢ０，ＳＳＢ１ サブシフ
トブロック、６０ テスト制御回路、６２ テスト起動
検出回路、６４ テスト用レジスタ。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C059 KK19 KK45 LA05 NN01 NN03 NN08 NN28 TD05 TD06 UA34 5L096 HA04 JA03

Claims (15)

【特許請求の範囲】
1. 【請求項１】 処理画像データ中のテンプレートブロッ
   クに対して、参照画像中の探索範囲中の画像ブロックの
   中で最も高い相関を示すブロックを探索することにより
   前記テンプレートブロックの動きベクトルを検出するた
   めの、自己テスト機能付き動きベクトル検出装置であっ
   て、 前記テンプレートブロックのためのデータおよび前記探
   索範囲中の画像ブロックのためのデータを受けて、テン
   プレートブロックと前記探索範囲中の各画像ブロックと
   の間のブロックマッチング法による評価値を演算し、結
   果を出力するための演算手段と、 テスト用のデータおよび外部から受ける処理対象のデー
   タのいずれか一方を選択して前記演算手段に対して与え
   るための選択手段を含む入力手段と、 前記演算手段の出力に接続され、前記選択手段によって
   前記演算手段に前記処理対象のデータが与えられたと
   き、前記演算手段が出力する、前記テンプレートブロッ
   クと前記探索範囲中の画像ブロックの各々との間の演算
   結果を比較することにより、前記テンプレートブロック
   の動きベクトルを検出するための比較手段と、 前記演算手段の出力に接続され、前記選択手段によって
   前記演算手段に前記テスト用のデータが与えられたと
   き、前記テスト用のデータに対して前記演算手段が出力
   する演算結果に対してあらかじめ定められた演算を行な
   って結果を圧縮し出力するための演算結果圧縮手段と、 前記処理対象のデータと前記テスト用のデータとのいず
   れかを選択するように前記選択手段を制御するためのテ
   スト制御手段とを含む、自己テスト機能付き動きベクト
   ル検出装置。
2. 【請求項２】 前記演算結果圧縮手段は、前記演算手段
   が出力する演算結果の総和を演算するための総和手段を
   含む、請求項１に記載の自己テスト機能付き動きベクト
   ル検出装置。
3. 【請求項３】 テストデータとして擬似乱数を発生する
   ためのテストデータ生成回路をさらに含む、請求項１ま
   たは２に記載の自己テスト機能付き動きベクトル検出装
   置。
4. 【請求項４】 予め定められた固定的なデータをテスト
   データとして生成するためのテストデータ生成回路をさ
   らに含む、請求項１または２に記載の自己テスト機能付
   き動きベクトル検出装置。
5. 【請求項５】 テンプレート用ブロックのためのデータ
   と前記探索範囲中の画像ブロックのデータとして、それ
   ぞれオール０およびオール０、オール１およびオール
   １、オール０およびオール１、ならびにオール１および
   オール０の組み合わせを順次生成し出力するためのテス
   トデータ生成回路をさらに含む、請求項１、２または４
   に記載の自己テスト機能付き動きベクトル検出装置。
6. 【請求項６】 前記テスト制御手段は、 外部から与えられるテスト制御用データを記憶するため
   の記憶手段と、 前記記憶手段に記憶された前記制御用データの予め定め
   られたビットが予め定められた値であることに応答し
   て、前記テスト用のデータを選択するように前記選択手
   段を制御してテストを開始させるための手段とを含む、
   請求項１〜５のいずれかに記載の自己テスト機能付き動
   きベクトル検出装置。
7. 【請求項７】 前記テスト制御手段はさらに、前記記憶
   手段に記憶された前記テスト制御用データの予め定めら
   れたビットによって決定される値に対応する回数だけ、
   テスト動作を繰り返し行なうように前記選択手段、演算
   手段、および前記結果圧縮手段を制御するための手段を
   含む、請求項６に記載の自己テスト機能付き動きベクト
   ル検出装置。
8. 【請求項８】 前記演算手段は、テンプレートブロック
   中の予め定められた位置の画素データを各々記憶するた
   めの記憶素子と、 前記探索範囲中の画像ブロック中の、前記記憶素子によ
   って記憶された画素データと同位置の画素データと、前
   記記憶素子によって記憶された画素データとに対して予
   め定められる誤差演算を行なって結果を出力するための
   演算要素とを含み、 前記記憶素子はＤラッチを含む、請求項１〜７のいずれ
   かに記載の自己テスト機能付き動きベクトル検出装置。
9. 【請求項９】 処理画像データ中のテンプレートブロッ
   クに対して、参照画像中の探索範囲中の画像ブロックの
   中で最も高い相関を示すブロックを探索することにより
   前記テンプレートブロックの動きベクトルを検出するた
   めの、動きベクトル検出装置における自己テスト方法で
   あって、 テスト用のデータおよび外部から受ける処理対象のデー
   タのいずれか一方を選択するステップと、 前記選択するステップにより選択されたデータを受け
   て、テンプレートブロックと前記探索範囲中の各画像ブ
   ロックとの間でブロックマッチング法による評価値を演
   算し、結果を出力するステップと、 前記選択するステップによって前記演算するステップに
   前記処理対象のデータが与えられたとき、前記演算する
   ステップが出力する、前記テンプレートブロックと前記
   探索範囲中の画像ブロックの各々との間の演算結果を比
   較することにより、前記テンプレートブロックの動きベ
   クトルを検出するステップと、 前記選択するステップによって前記演算するステップに
   前記テスト用のデータが与えられたとき、前記テスト用
   のデータに対して前記演算するステップが出力する演算
   結果に対してあらかじめ定められた演算を行なって結果
   を圧縮し出力するステップと、 常には前記処理対象のデータを、テスト時には前記テス
   ト用のデータを、それぞれ選択するように、前記選択す
   るステップを制御するステップとを含む、動きベクトル
   検出装置における自己テスト方法。
10. 【請求項１０】 前記演算結果を圧縮し出力するステッ
    プは、前記演算結果の総和を演算するステップを含む、
    請求項９に記載の動きベクトル検出装置における自己テ
    スト方法。
11. 【請求項１１】 前記選択するステップは、テスト時
    に、テストデータとして擬似乱数を発生して出力するス
    テップを含む、請求項９または１０に記載の動きベクト
    ル検出装置における自己テスト方法。
12. 【請求項１２】 前記選択するステップは、予め定めら
    れた固定的なデータをテストデータとして生成し出力す
    るステップを含む、請求項９または１０に記載の動きベ
    クトル検出装置における自己テスト方法。
13. 【請求項１３】 前記選択するステップは、テンプレー
    ト用ブロックのためのデータと前記探索範囲中の画像ブ
    ロックのデータとして、それぞれオール０およびオール
    １、オール１およびオール１、オール０およびオール
    １、ならびにオール１およびオール０の組み合わせを順
    次生成し出力するステップを含む、請求項９、１０また
    は１２に記載の動きベクトル検出装置における自己テス
    ト方法。
14. 【請求項１４】 前記選択手段を制御するステップは、 外部から与えられるテスト制御用データを記憶手段に記
    憶するステップと、 前記記憶手段に記憶された前記制御用データの予め定め
    られたビットが予め定められた値であることに応答し
    て、前記テスト用のデータを選択するように前記選択手
    段を制御してテストを開始させるステップとを含む、請
    求項９〜１３のいずれかに記載の動きベクトル検出装置
    における自己テスト方法。
15. 【請求項１５】 前記選択手段を制御するステップはさ
    らに、前記記憶手段に記憶された前記テスト制御用デー
    タの予め定められたビットによって決定される値に対応
    する回数だけ、テスト動作を繰り返し行なうステップ含
    む、請求項１４に記載の動きベクトル検出装置における
    自己テスト方法。