JP2003023025A - 電気的相互接続方法 - Google Patents
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Abstract
(57)【要約】
【課題】 電気的相互接続方法に関し、半導体素子など
を回路基板に搭載する場合、両者を着脱自在に一時的に
接合可能にすると共に半永久的にも接合可能として、試
験・検査や通常の用い方を任意に選択実施できるように
する。 【解決手段】 Ｓｉ半導体基板１の表面に電極２を表出
させる開口をもつパッシベーション膜３、レジスト膜４
を形成し、前記開口に於ける側壁の一部にＮｉからなる
金属膜５を形成し、金属膜５をシードとするめっきに依
ってＮｉからなる金属膜６を形成して金属膜５を厚膜化
し、前記開口をもつ被膜を除去して厚膜化された金属膜
５からなる柱状電極端子６Ａを表出させ、柱状電極端子
６Ａの少なくとも頂面に金属膜５及び６とは異なる金属
膜、即ち、Ａｕからなる柔軟性金属膜７を形成し、柱状
電極端子６Ａの頂面を柔軟性金属膜７を介し回路基板８
に形成された電極９と接合する。
を回路基板に搭載する場合、両者を着脱自在に一時的に
接合可能にすると共に半永久的にも接合可能として、試
験・検査や通常の用い方を任意に選択実施できるように
する。 【解決手段】 Ｓｉ半導体基板１の表面に電極２を表出
させる開口をもつパッシベーション膜３、レジスト膜４
を形成し、前記開口に於ける側壁の一部にＮｉからなる
金属膜５を形成し、金属膜５をシードとするめっきに依
ってＮｉからなる金属膜６を形成して金属膜５を厚膜化
し、前記開口をもつ被膜を除去して厚膜化された金属膜
５からなる柱状電極端子６Ａを表出させ、柱状電極端子
６Ａの少なくとも頂面に金属膜５及び６とは異なる金属
膜、即ち、Ａｕからなる柔軟性金属膜７を形成し、柱状
電極端子６Ａの頂面を柔軟性金属膜７を介し回路基板８
に形成された電極９と接合する。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ、サ
ーバ、通信機などに用いられる半導体素子、或いは、そ
の半導体素子を収容したパッケージを回路基板に電気的
に接続するのに好適な方法に関する。
ーバ、通信機などに用いられる半導体素子、或いは、そ
の半導体素子を収容したパッケージを回路基板に電気的
に接続するのに好適な方法に関する。
【０００２】
【従来の技術】現在、電子機器の高性能化、高機能化、
小型化、薄型化などに伴って、半導体素子は高集積化さ
れ、また、その配線は微細化されつつあり、その結果、
半導体素子の入出力端子、即ち、電極は数が増加し、ま
た、寸法やピッチは縮小されている。
小型化、薄型化などに伴って、半導体素子は高集積化さ
れ、また、その配線は微細化されつつあり、その結果、
半導体素子の入出力端子、即ち、電極は数が増加し、ま
た、寸法やピッチは縮小されている。
【０００３】このように、多端子化、微細化、狭ピッチ
化されている半導体素子をチップのまま、又は、パッケ
ージに収納して回路基板に搭載することが行われてい
て、半導体素子をチップの状態で搭載する方法として
は、ワイヤ・ボンディング法、テープ・オートメイテッ
ド・ボンディング（ｔａｐｅ ａｕｔｏｍａｔｅｄ ｂ
ｏｎｄｉｎｇ：ＴＡＢ）法、フリップ・チップ接合法
（メタラジカル接合法）、導電性接着剤法（メカニカル
接合法）などが知られ、また、パッケージに収納して回
路基板に搭載する方法としては、主としてはんだ付けに
依るメタラジカル接合法、或いは、メカニカル接合法が
多用されている。
化されている半導体素子をチップのまま、又は、パッケ
ージに収納して回路基板に搭載することが行われてい
て、半導体素子をチップの状態で搭載する方法として
は、ワイヤ・ボンディング法、テープ・オートメイテッ
ド・ボンディング（ｔａｐｅ ａｕｔｏｍａｔｅｄ ｂ
ｏｎｄｉｎｇ：ＴＡＢ）法、フリップ・チップ接合法
（メタラジカル接合法）、導電性接着剤法（メカニカル
接合法）などが知られ、また、パッケージに収納して回
路基板に搭載する方法としては、主としてはんだ付けに
依るメタラジカル接合法、或いは、メカニカル接合法が
多用されている。
【０００４】然しながら、これ等の方法に依った場合、
その接合は半永久的であって、一度接合した後は自由に
着脱することは困難であり、従って、半導体素子或いは
パッケージの試験・検査に前記手段を採ることはできな
い。
その接合は半永久的であって、一度接合した後は自由に
着脱することは困難であり、従って、半導体素子或いは
パッケージの試験・検査に前記手段を採ることはできな
い。
【０００５】この為、従来は、試験・検査を行う為の接
合と、その後の通常の使用の為の接合とは別の方法で実
施しているのが現状であり、任意に着脱できる接合を実
現することは非常に困難であった。
合と、その後の通常の使用の為の接合とは別の方法で実
施しているのが現状であり、任意に着脱できる接合を実
現することは非常に困難であった。
【０００６】
【発明が解決しようとする課題】本発明では、半導体素
子などを回路基板に搭載する場合、両者を着脱自在に一
時的に接合可能にすると共に半永久的にも接合可能とし
て、試験・検査や通常の用い方を任意に選択実施できる
ようにする。
子などを回路基板に搭載する場合、両者を着脱自在に一
時的に接合可能にすると共に半永久的にも接合可能とし
て、試験・検査や通常の用い方を任意に選択実施できる
ようにする。
【０００７】
【課題を解決するための手段】本発明では、半導体素
子、半導体素子を収容したパッケージ、回路基板などに
於ける電極部のみを露出させる開口をもつ被膜を形成
し、その開口に於ける側壁の少なくとも一部に金属膜を
形成し、その金属膜をシードにしてめっき法で厚膜化
し、その上にシード金属及び厚膜化金属とは異なる金属
の膜で覆って金属ピン状、若しくは、金属柱状の電極端
子を構成し、その電極端子を介して半導体素子と回路基
板、或いは、半導体素子を収容したパッケージと回路基
板を電気的に相互接続することが基本になっている。
子、半導体素子を収容したパッケージ、回路基板などに
於ける電極部のみを露出させる開口をもつ被膜を形成
し、その開口に於ける側壁の少なくとも一部に金属膜を
形成し、その金属膜をシードにしてめっき法で厚膜化
し、その上にシード金属及び厚膜化金属とは異なる金属
の膜で覆って金属ピン状、若しくは、金属柱状の電極端
子を構成し、その電極端子を介して半導体素子と回路基
板、或いは、半導体素子を収容したパッケージと回路基
板を電気的に相互接続することが基本になっている。
【０００８】この場合、前記開口の側壁に形成するシー
ド金属膜及び厚膜化金属膜の材料として、弾性及び靱性
に富む材料、即ち、ばね性を有し、且つ、ある程度撓ん
でも復原できる特性をもつ材料を用い、また、厚膜化金
属膜を覆う材料としては、柔軟性をもち、回路基板と半
導体素子などとを接合する為に押圧した際、変形して確
実な金属−金属接触が実現されるような材料を用いる。
ド金属膜及び厚膜化金属膜の材料として、弾性及び靱性
に富む材料、即ち、ばね性を有し、且つ、ある程度撓ん
でも復原できる特性をもつ材料を用い、また、厚膜化金
属膜を覆う材料としては、柔軟性をもち、回路基板と半
導体素子などとを接合する為に押圧した際、変形して確
実な金属−金属接触が実現されるような材料を用いる。
【０００９】電極端子を金属ピン状、即ち、金属柱状に
形成する理由は、前記した金属のばね性を最大限に利用
する為であって、従来の技術に見られるようなバンプ形
状の電極端子では、ばね性を利用することは非常に困難
であった。
形成する理由は、前記した金属のばね性を最大限に利用
する為であって、従来の技術に見られるようなバンプ形
状の電極端子では、ばね性を利用することは非常に困難
であった。
【００１０】前記したシード金属膜及び厚膜化金属膜の
みでも回路基板と半導体素子などとの間で金属−金属接
触は実現することが可能であるが、その接触を更に確実
にする為には、表面に柔軟性をもつ金属膜を形成し、押
圧して接合する際、柔軟性金属膜が変形して相手方の電
極端子に密着することが望ましく、また、そのようにす
れば、相手方の電極端子を損傷させるおそれが少なくな
る。
みでも回路基板と半導体素子などとの間で金属−金属接
触は実現することが可能であるが、その接触を更に確実
にする為には、表面に柔軟性をもつ金属膜を形成し、押
圧して接合する際、柔軟性金属膜が変形して相手方の電
極端子に密着することが望ましく、また、そのようにす
れば、相手方の電極端子を損傷させるおそれが少なくな
る。
【００１１】本発明に於ける前記目的に沿う金属材料を
例示すると、ばね性をもつ金属にはパラジウム、白金、
ロジウム、イリジウム、ニッケル、コバルト、チタンな
どを挙げることができ、また、柔軟性をもつ金属には金
や銅を挙げることができる。
例示すると、ばね性をもつ金属にはパラジウム、白金、
ロジウム、イリジウム、ニッケル、コバルト、チタンな
どを挙げることができ、また、柔軟性をもつ金属には金
や銅を挙げることができる。
【００１２】本発明に於いては、前記した手段を採るこ
とに依り、電極端子は一時的な接合及び半永久的な接合
の何れか一方に対応したり、或いは、それ等の両方に対
応することができるので、一時的に接合して試験・検査
を容易且つ簡単に実施することが可能であり、しかも、
その後、良品であれば、半永久的に接合して実用に供す
ることもできる。
とに依り、電極端子は一時的な接合及び半永久的な接合
の何れか一方に対応したり、或いは、それ等の両方に対
応することができるので、一時的に接合して試験・検査
を容易且つ簡単に実施することが可能であり、しかも、
その後、良品であれば、半永久的に接合して実用に供す
ることもできる。
【００１３】
【発明の実施の形態】図１乃至図３は本発明に於ける実
施の形態１を説明する為の工程要所に於ける半導体素子
及び回路基板を表す要部切断側面図であり、以下、これ
等の図を参照しつつ説明する。尚、図１の○で囲んだ部
分は要部を上面から見た図である。
施の形態１を説明する為の工程要所に於ける半導体素子
及び回路基板を表す要部切断側面図であり、以下、これ
等の図を参照しつつ説明する。尚、図１の○で囲んだ部
分は要部を上面から見た図である。
【００１４】図１（Ａ）参照
（１）ここにＳｉ半導体基板１が図示されているが、こ
のＳｉ半導体基板１には半導体素子として所要の素子領
域が作り込まれているものであるが、簡明にする為、Ａ
ｌからなる電極２と電極２の一部を表出させる開口３Ａ
をもつパッシベーション膜３が形成された状態を表して
ある。尚、電極２の主構成材料はＡｌであるが、必要あ
れば、その表面に他の適当な金属膜、例えばＮｉ膜など
を積層してもよい。
のＳｉ半導体基板１には半導体素子として所要の素子領
域が作り込まれているものであるが、簡明にする為、Ａ
ｌからなる電極２と電極２の一部を表出させる開口３Ａ
をもつパッシベーション膜３が形成された状態を表して
ある。尚、電極２の主構成材料はＡｌであるが、必要あ
れば、その表面に他の適当な金属膜、例えばＮｉ膜など
を積層してもよい。
【００１５】図１（Ｂ）参照
（２）レジスト・プロセスを適用することに依り、厚さ
５０〔μｍ〕のレジスト層４を形成し、次いで、露光及
び現像を行って開口３Ａと同パターンの開口４Ａを形成
する。尚、このレジスト層４は、市販のドライ・フィル
ム膜に代替しても良い。
５０〔μｍ〕のレジスト層４を形成し、次いで、露光及
び現像を行って開口３Ａと同パターンの開口４Ａを形成
する。尚、このレジスト層４は、市販のドライ・フィル
ム膜に代替しても良い。
【００１６】図１（Ｃ）参照
（３）斜め真空蒸着法を適用することに依り、パッシベ
ーション膜３及びレジスト膜４の開口側壁の一部にＮｉ
からなる金属膜５を形成する。尚、この金属膜５はめっ
きを行う場合のシードとなるものであるから、その厚さ
は適切に選択して良い。尚、ここで適用した斜め真空蒸
着法は、斜めスパッタリング法に代替することができ
る。
ーション膜３及びレジスト膜４の開口側壁の一部にＮｉ
からなる金属膜５を形成する。尚、この金属膜５はめっ
きを行う場合のシードとなるものであるから、その厚さ
は適切に選択して良い。尚、ここで適用した斜め真空蒸
着法は、斜めスパッタリング法に代替することができ
る。
【００１７】図２（Ａ）参照
（４）無電解めっき法を適用することに依り、電極２の
表面を覆うＮｉ膜及びＮｉからなる金属膜５をシードと
してＮｉの無電解めっきを行って厚さ約２０〔μｍ〕の
無電解めっき金属膜６を形成する。
表面を覆うＮｉ膜及びＮｉからなる金属膜５をシードと
してＮｉの無電解めっきを行って厚さ約２０〔μｍ〕の
無電解めっき金属膜６を形成する。
【００１８】図２（Ｂ）参照
（５）レジスト剥離液中に浸漬してレジスト層４を剥離
し、パッシベーション膜３の開口内に於いて電極２上に
平面的にコンタクトした金属膜６の部分、及び、そのエ
ッジに連なる金属膜６及び金属膜５からなる柱状の電極
端子が表出される。尚、図では、この柱状電極端子を記
号６Ａで指示してある。
し、パッシベーション膜３の開口内に於いて電極２上に
平面的にコンタクトした金属膜６の部分、及び、そのエ
ッジに連なる金属膜６及び金属膜５からなる柱状の電極
端子が表出される。尚、図では、この柱状電極端子を記
号６Ａで指示してある。
【００１９】図２（Ｃ）参照
（６）無電解めっき法を適用することに依り、金属膜６
及び柱状電極端子６Ａ上に厚さ約０．１〔μｍ〕〜０．
５〔μｍ〕程度の範囲で選択したＡｕからなる柔軟性金
属膜７を形成する。尚、このＡｕからなる柔軟性金属膜
７は、柱状電極端子６Ａの頂面をＮｉに比較して軟質に
すると共に全体の酸化防止の役割を果たすものである。
及び柱状電極端子６Ａ上に厚さ約０．１〔μｍ〕〜０．
５〔μｍ〕程度の範囲で選択したＡｕからなる柔軟性金
属膜７を形成する。尚、このＡｕからなる柔軟性金属膜
７は、柱状電極端子６Ａの頂面をＮｉに比較して軟質に
すると共に全体の酸化防止の役割を果たすものである。
【００２０】図３（Ａ）参照
（７）下からＣｕ、Ｎｉ、Ａｕを積層した構成の電極９
をもつ回路基板８を用意して、回路基板８に於ける電極
９と前記Ｓｉ半導体基板１の柱状電極端子６Ａとを対向
させる。尚、１０はパッシベーション膜を示している。
をもつ回路基板８を用意して、回路基板８に於ける電極
９と前記Ｓｉ半導体基板１の柱状電極端子６Ａとを対向
させる。尚、１０はパッシベーション膜を示している。
【００２１】図３（Ｂ）参照
（８）そのまま、回路基板８とＳｉ半導体基板１とを対
向させ、柱状電極端子６Ａと電極９とを柔軟性金属膜７
を介して突き合わせ、柱状電極端子６Ａが撓む程度に加
圧して接合する。尚、この接合は、Ａｕからなる柔軟性
金属膜７を介して電極９の最上層のＡｕ層にコンタクト
するので密着性は良好である。
向させ、柱状電極端子６Ａと電極９とを柔軟性金属膜７
を介して突き合わせ、柱状電極端子６Ａが撓む程度に加
圧して接合する。尚、この接合は、Ａｕからなる柔軟性
金属膜７を介して電極９の最上層のＡｕ層にコンタクト
するので密着性は良好である。
【００２２】この状態で、導通試験を行ったところ、電
気的接続は良好であることが確認された。
気的接続は良好であることが確認された。
【００２３】図４乃至図６は本発明に於ける実施の形態
２を説明する為の工程要所に於ける回路基板及び半導体
素子を表す要部切断側面図であり、以下、これ等の図を
参照しつつ説明する。
２を説明する為の工程要所に於ける回路基板及び半導体
素子を表す要部切断側面図であり、以下、これ等の図を
参照しつつ説明する。
【００２４】図４（Ａ）参照
（１）図示された回路基板１１には、下からＣｕ、Ｎ
ｉ、Ａｕを積層して構成した電極１２が形成され、ま
た、電極１２の一部を表出する開口１３Ａが形成された
パッシベーション膜１３で覆われている。
ｉ、Ａｕを積層して構成した電極１２が形成され、ま
た、電極１２の一部を表出する開口１３Ａが形成された
パッシベーション膜１３で覆われている。
【００２５】図４（Ｂ）参照
（２）レジスト・プロセスを適用することに依り、厚さ
５０〔μｍ〕のレジスト層１４を形成し、次いで、露光
及び現像を行って開口１３Ａと同パターンの開口１４Ａ
を形成する。
５０〔μｍ〕のレジスト層１４を形成し、次いで、露光
及び現像を行って開口１３Ａと同パターンの開口１４Ａ
を形成する。
【００２６】図４（Ｃ）参照
（３）斜め真空蒸着法を適用することに依り、パッシベ
ーション膜１３及びレジスト膜１４の開口側壁の一部に
Ｎｉからなる金属膜１５を形成する。尚、この金属膜１
５はめっきを行う場合のシードとなるものであるから、
その厚さは適切に選択して良い。尚、ここで適用した斜
め真空蒸着法は、斜めスパッタリング法に代替すること
ができる。
ーション膜１３及びレジスト膜１４の開口側壁の一部に
Ｎｉからなる金属膜１５を形成する。尚、この金属膜１
５はめっきを行う場合のシードとなるものであるから、
その厚さは適切に選択して良い。尚、ここで適用した斜
め真空蒸着法は、斜めスパッタリング法に代替すること
ができる。
【００２７】図５（Ａ）参照
（４）無電解めっき法を適用することに依り、電極１２
の表面側に在るＮｉ膜及びＮｉからなる金属膜１５をシ
ードとしてＮｉの無電解めっきを行って、厚さ約２０
〔μｍ〕の無電解めっき金属膜１６を形成する。
の表面側に在るＮｉ膜及びＮｉからなる金属膜１５をシ
ードとしてＮｉの無電解めっきを行って、厚さ約２０
〔μｍ〕の無電解めっき金属膜１６を形成する。
【００２８】図５（Ｂ）参照
（５）レジスト剥離液中に浸漬してレジスト層１４を剥
離し、パッシベーション膜１３の開口内に於いて電極１
２上に平面的にコンタクトしている金属膜１６の部分、
及び、そのエッジに連なって起立した金属膜１６及び金
属膜１５からなる柱状の電極端子が表出される。尚、図
では、この柱状電極端子を記号１６Ａで指示してある。
離し、パッシベーション膜１３の開口内に於いて電極１
２上に平面的にコンタクトしている金属膜１６の部分、
及び、そのエッジに連なって起立した金属膜１６及び金
属膜１５からなる柱状の電極端子が表出される。尚、図
では、この柱状電極端子を記号１６Ａで指示してある。
【００２９】図５（Ｃ）参照
（６）無電解めっき法を適用することに依り、金属膜１
６及び柱状電極端子１６Ａ上に厚さ約１〔μｍ〕〜５
〔μｍ〕程度の範囲で選択したＡｕからなる柔軟性金属
膜１７を形成する。このＡｕからなる柔軟性金属膜１７
は、柱状電極端子１６Ａの頂面をＮｉに比較して軟質に
すると共に全体の酸化防止の役割を果たすものである。
６及び柱状電極端子１６Ａ上に厚さ約１〔μｍ〕〜５
〔μｍ〕程度の範囲で選択したＡｕからなる柔軟性金属
膜１７を形成する。このＡｕからなる柔軟性金属膜１７
は、柱状電極端子１６Ａの頂面をＮｉに比較して軟質に
すると共に全体の酸化防止の役割を果たすものである。
【００３０】図６（Ａ）参照
（７）半導体素子として所要の素子領域が作り込まれて
いるＳｉ半導体基板１８を用意する。ここでは、半導体
素子を構成する要素として、通常のＡｌからなる電極１
９のみを表してあり、このＳｉ半導体基板１８に於ける
電極１９と前記回路基板１１の柱状電極端子１６Ａとを
対向させる。電極１９は、前記同様、その表面に必要に
応じて他の金属膜、例えばＮｉ膜などを積層してよい。
尚、２０はパッシベーション膜を示している。
いるＳｉ半導体基板１８を用意する。ここでは、半導体
素子を構成する要素として、通常のＡｌからなる電極１
９のみを表してあり、このＳｉ半導体基板１８に於ける
電極１９と前記回路基板１１の柱状電極端子１６Ａとを
対向させる。電極１９は、前記同様、その表面に必要に
応じて他の金属膜、例えばＮｉ膜などを積層してよい。
尚、２０はパッシベーション膜を示している。
【００３１】図６（Ｂ）参照
（８）そのまま、回路基板１１とＳｉ半導体基板１８と
を対向させて、柱状電極端子１６Ａと電極１９とを柔軟
性金属膜１７を介して突き合わせ、柱状電極端子１６Ａ
が撓む程度に加圧して接合する。尚、この接合は、Ａｕ
からなる柔軟性金属膜１７を介して電極１９にコンタク
トするので密着性は良好である。
を対向させて、柱状電極端子１６Ａと電極１９とを柔軟
性金属膜１７を介して突き合わせ、柱状電極端子１６Ａ
が撓む程度に加圧して接合する。尚、この接合は、Ａｕ
からなる柔軟性金属膜１７を介して電極１９にコンタク
トするので密着性は良好である。
【００３２】この状態で、導通試験を行ったところ、電
気的接続は良好であることが確認された。これは、柱状
電極端子１６Ａがチップ試験用プローブとして応用でき
ることを示している。
気的接続は良好であることが確認された。これは、柱状
電極端子１６Ａがチップ試験用プローブとして応用でき
ることを示している。
【００３３】本発明に於ける実施の形態３として、実施
の形態２に於けるＮｉからなる金属膜１５をＰｄ或いは
Ｐｄ−Ｎｉ合金からなる金属膜に代替し、また、Ｎｉか
らなる無電解めっき金属膜１６をＰｄ或いはＰｄ−Ｎｉ
合金からなる無電解めっき金属膜に代替した構成が挙げ
ることができ、そして、その効果は実施の形態２と殆ど
変わりない。
の形態２に於けるＮｉからなる金属膜１５をＰｄ或いは
Ｐｄ−Ｎｉ合金からなる金属膜に代替し、また、Ｎｉか
らなる無電解めっき金属膜１６をＰｄ或いはＰｄ−Ｎｉ
合金からなる無電解めっき金属膜に代替した構成が挙げ
ることができ、そして、その効果は実施の形態２と殆ど
変わりない。
【００３４】図７は本発明に於ける実施の形態４を説明
する為の工程要所に於ける半導体素子及び回路基板を表
す要部切断側面図であり、以下、これ等の図を参照しつ
つ説明する。尚、図１乃至図３に於いて用いた記号と同
記号は同部分を表すか或いは同じ意味を持つものとす
る。
する為の工程要所に於ける半導体素子及び回路基板を表
す要部切断側面図であり、以下、これ等の図を参照しつ
つ説明する。尚、図１乃至図３に於いて用いた記号と同
記号は同部分を表すか或いは同じ意味を持つものとす
る。
【００３５】図７（Ａ）参照
（１）図７（Ａ）は実施の形態１を説明する為の図３
（Ａ）と全く同じであり、半導体素子を構成する所要の
素子領域が作り込まれ、また、本発明に依る柱状の電極
端子６Ａが形成され、そして、柱状電極端子６Ａなどを
Ａｕからなる柔軟性金属膜７で覆った状態に在るＳｉ半
導体基板１及び下からＣｕ、Ｎｉ、Ａｕを積層した構成
の電極９をもつ回路基板８を用意し、回路基板８に於け
る電極９とＳｉ半導体基板１の柱状電極端子６Ａとを対
向させる。
（Ａ）と全く同じであり、半導体素子を構成する所要の
素子領域が作り込まれ、また、本発明に依る柱状の電極
端子６Ａが形成され、そして、柱状電極端子６Ａなどを
Ａｕからなる柔軟性金属膜７で覆った状態に在るＳｉ半
導体基板１及び下からＣｕ、Ｎｉ、Ａｕを積層した構成
の電極９をもつ回路基板８を用意し、回路基板８に於け
る電極９とＳｉ半導体基板１の柱状電極端子６Ａとを対
向させる。
【００３６】図７（Ｂ）参照
（２）実施の形態１では、柱状電極端子６Ａと電極９と
を柔軟性金属膜７を介して突き合わせ、柱状電極端子６
Ａが撓む程度に加圧して接合したが、この実施の形態４
では、柱状電極端子６Ａ、柔軟性金属膜７、電極９をは
んだ２１に依って半永久的に接続する。
を柔軟性金属膜７を介して突き合わせ、柱状電極端子６
Ａが撓む程度に加圧して接合したが、この実施の形態４
では、柱状電極端子６Ａ、柔軟性金属膜７、電極９をは
んだ２１に依って半永久的に接続する。
【００３７】ここで用いるはんだとしては、現在、多用
されているＳｎ−３７〔重量％〕Ｐｂからなるはんだを
用い、２２０〔℃〕に加熱して接合したが、はんだ材料
及び加熱温度は、これに限定されない。
されているＳｎ−３７〔重量％〕Ｐｂからなるはんだを
用い、２２０〔℃〕に加熱して接合したが、はんだ材料
及び加熱温度は、これに限定されない。
【００３８】本発明に於いては、前記説明した実施の形
態を含め、多くの形態で実施することができ、以下、そ
れを付記として例示する。
態を含め、多くの形態で実施することができ、以下、そ
れを付記として例示する。
【００３９】（付記１）半導体素子或いは半導体素子を
収容したパッケージ或いは回路基板などの基体（例えば
Ｓｉ半導体基板１、回路基板１１など）の表面に電極
（例えば電極２、電極１２など）を表出させる開口（例
えば開口３Ａ、開口４Ａ、開口１３Ａ、開口１４Ａな
ど）をもつ被膜（例えばパッシベーション膜３、レジス
ト膜４、パッシベーション膜１３、レジスト膜１４な
ど）を形成する工程と、次いで、前記開口に於ける側壁
の一部に第一の金属膜（例えばＮｉからなる金属膜５、
Ｎｉからなる金属膜１５など）を形成する工程と、次い
で、第一の金属膜をシードとするめっき法を適用して第
一の金属膜を厚膜化（例えばＮｉからなる金属膜６、Ｎ
ｉからなる金属膜１６など）する工程と、次いで、前記
開口をもつ被膜を除去して厚膜化された第一の金属膜か
らなる柱状電極端子（例えば柱状電極端子６Ａ、柱状電
極端子１６Ａなど）を表出させる工程と、次いで、前記
柱状電極端子の少なくとも頂面に第一の金属膜とは異な
る第二の金属膜（例えばＡｕからなる柔軟性金属膜７、
Ａｕからなる柔軟性金属膜１７など）を形成する工程
と、次いで、前記柱状電極端子の頂面を第二の金属膜を
介し他の基体（例えば回路基板８、Ｓｉ半導体基板１８
など）に形成された電極（例えば電極９、電極１９）と
接合する工程とが含まれてなることを特徴とする電気的
相互接続方法。（１）
収容したパッケージ或いは回路基板などの基体（例えば
Ｓｉ半導体基板１、回路基板１１など）の表面に電極
（例えば電極２、電極１２など）を表出させる開口（例
えば開口３Ａ、開口４Ａ、開口１３Ａ、開口１４Ａな
ど）をもつ被膜（例えばパッシベーション膜３、レジス
ト膜４、パッシベーション膜１３、レジスト膜１４な
ど）を形成する工程と、次いで、前記開口に於ける側壁
の一部に第一の金属膜（例えばＮｉからなる金属膜５、
Ｎｉからなる金属膜１５など）を形成する工程と、次い
で、第一の金属膜をシードとするめっき法を適用して第
一の金属膜を厚膜化（例えばＮｉからなる金属膜６、Ｎ
ｉからなる金属膜１６など）する工程と、次いで、前記
開口をもつ被膜を除去して厚膜化された第一の金属膜か
らなる柱状電極端子（例えば柱状電極端子６Ａ、柱状電
極端子１６Ａなど）を表出させる工程と、次いで、前記
柱状電極端子の少なくとも頂面に第一の金属膜とは異な
る第二の金属膜（例えばＡｕからなる柔軟性金属膜７、
Ａｕからなる柔軟性金属膜１７など）を形成する工程
と、次いで、前記柱状電極端子の頂面を第二の金属膜を
介し他の基体（例えば回路基板８、Ｓｉ半導体基板１８
など）に形成された電極（例えば電極９、電極１９）と
接合する工程とが含まれてなることを特徴とする電気的
相互接続方法。（１）
【００４０】（付記２）第一の金属膜は靱性に富む材料
からなり、且つ、第二の金属膜は柔軟性に富む材料から
なることを特徴とする（付記１）記載の電気的相互接続
方法。（２）
からなり、且つ、第二の金属膜は柔軟性に富む材料から
なることを特徴とする（付記１）記載の電気的相互接続
方法。（２）
【００４１】（付記３）柱状電極端子の頂面を第二の金
属膜を介し他の基体に形成された電極に機械的に押圧し
て接合することを特徴とする（付記１）記載の電気的相
互接続方法。（３）
属膜を介し他の基体に形成された電極に機械的に押圧し
て接合することを特徴とする（付記１）記載の電気的相
互接続方法。（３）
【００４２】（付記４）第二の金属膜で覆われた柱状電
極端子を他の基体に形成された電極にはんだ或いは導電
性接着剤などの接合材料を用いて固定することを特徴と
する（付記１）記載の電気的相互接続方法。（４）
極端子を他の基体に形成された電極にはんだ或いは導電
性接着剤などの接合材料を用いて固定することを特徴と
する（付記１）記載の電気的相互接続方法。（４）
【００４３】（付記５）第一の金属膜を構成する材料が
パラジウム、白金、ロジュウム、イリジウム、ニッケ
ル、コバルトから選択され、第二の金属膜を構成する材
料が金或いは銅から選択されることを特徴とする（付記
１）記載の電気的相互接続方法。
パラジウム、白金、ロジュウム、イリジウム、ニッケ
ル、コバルトから選択され、第二の金属膜を構成する材
料が金或いは銅から選択されることを特徴とする（付記
１）記載の電気的相互接続方法。
【００４４】（付記６）第一の金属膜の間に別の金属膜
を或いは第二の金属膜の間に別の金属膜を介在させるこ
とを特徴とする（付記１）或いは（付記５）記載の電気
的相互接続方法。
を或いは第二の金属膜の間に別の金属膜を介在させるこ
とを特徴とする（付記１）或いは（付記５）記載の電気
的相互接続方法。
【００４５】
【発明の効果】本発明に依る電気的相互接続方法に於い
ては、基体の表面に電極を表出させる開口をもつ被膜を
形成し、開口に於ける側壁の一部に第一の金属膜を形成
し、第一の金属膜をシードとして第一の金属膜を厚膜化
し、開口をもつ被膜を除去して厚膜化された第一の金属
膜からなる柱状電極端子を表出させ、柱状電極端子の少
なくとも頂面に第一の金属膜とは異なる第二の金属膜を
形成し、柱状電極端子の頂面を第二の金属膜を介し他の
基体に形成された電極と接合する。
ては、基体の表面に電極を表出させる開口をもつ被膜を
形成し、開口に於ける側壁の一部に第一の金属膜を形成
し、第一の金属膜をシードとして第一の金属膜を厚膜化
し、開口をもつ被膜を除去して厚膜化された第一の金属
膜からなる柱状電極端子を表出させ、柱状電極端子の少
なくとも頂面に第一の金属膜とは異なる第二の金属膜を
形成し、柱状電極端子の頂面を第二の金属膜を介し他の
基体に形成された電極と接合する。
【００４６】本発明に於いては、前記した手段を採るこ
とに依り、電極端子は一時的な接合及び半永久的な接合
の何れか一方に対応したり、或いは、それ等の両方に対
応することができるので、一時的に接合して試験・検査
を容易且つ簡単に実施することが可能であり、しかも、
その後、良品であれば、半永久的に接合して実用に供す
ることもできる。
とに依り、電極端子は一時的な接合及び半永久的な接合
の何れか一方に対応したり、或いは、それ等の両方に対
応することができるので、一時的に接合して試験・検査
を容易且つ簡単に実施することが可能であり、しかも、
その後、良品であれば、半永久的に接合して実用に供す
ることもできる。
【図１】本発明に於ける実施の形態１を説明する為の工
程要所に於ける半導体素子及び回路基板を表す要部切断
側面図である。
程要所に於ける半導体素子及び回路基板を表す要部切断
側面図である。
【図２】本発明に於ける実施の形態１を説明する為の工
程要所に於ける半導体素子及び回路基板を表す要部切断
側面図である。
程要所に於ける半導体素子及び回路基板を表す要部切断
側面図である。
【図３】本発明に於ける実施の形態１を説明する為の工
程要所に於ける半導体素子及び回路基板を表す要部切断
側面図である。
程要所に於ける半導体素子及び回路基板を表す要部切断
側面図である。
【図４】本発明に於ける実施の形態２を説明する為の工
程要所に於ける回路基板及び半導体素子を表す要部切断
側面図である。
程要所に於ける回路基板及び半導体素子を表す要部切断
側面図である。
【図５】本発明に於ける実施の形態２を説明する為の工
程要所に於ける回路基板及び半導体素子を表す要部切断
側面図である。
程要所に於ける回路基板及び半導体素子を表す要部切断
側面図である。
【図６】本発明に於ける実施の形態２を説明する為の工
程要所に於ける回路基板及び半導体素子を表す要部切断
側面図である。
程要所に於ける回路基板及び半導体素子を表す要部切断
側面図である。
【図７】本発明に於ける実施の形態４を説明する為の工
程要所に於ける半導体素子及び回路基板を表す要部切断
側面図である。
程要所に於ける半導体素子及び回路基板を表す要部切断
側面図である。
１ Ｓｉ半導体基板
２ 電極
３ パッシベーション膜
３Ａ 開口
４ レジスト層
４Ａ 開口
５ Ｎｉからなる金属膜
６ Ｎｉからなる金属膜
６Ａ 柱状電極端子
７ Ａｕからなる柔軟性金属膜
８ 回路基板
９ 電極
１０ パッシベーション膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 山田 光隆
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 5F044 LL07 LL15
Claims (4)
- 【請求項１】半導体素子或いは半導体素子を収容したパ
ッケージ或いは回路基板などの基体の表面に電極を表出
させる開口をもつ被膜を形成する工程と、 次いで、前記開口に於ける側壁の一部に第一の金属膜を
形成する工程と、 次いで、第一の金属膜をシードとするめっき法を適用し
て第一の金属膜を厚膜化する工程と、 次いで、前記開口をもつ被膜を除去して厚膜化された第
一の金属膜からなる柱状電極端子を表出させる工程と、 次いで、前記柱状電極端子の少なくとも頂面に第一の金
属膜とは異なる第二の金属膜を形成する工程と、 次いで、前記柱状電極端子の頂面を第二の金属膜を介し
他の基体に形成された電極と接合する工程とが含まれて
なることを特徴とする電気的相互接続方法。 - 【請求項２】第一の金属膜は靱性に富む材料からなり、
且つ、第二の金属膜は柔軟性に富む材料からなることを
特徴とする請求項１記載の電気的相互接続方法。 - 【請求項３】柱状電極端子の頂面を第二の金属膜を介し
他の基体に形成された電極に機械的に押圧して接合する
ことを特徴とする請求項１記載の電気的相互接続方法。 - 【請求項４】第二の金属膜で覆われた柱状電極端子を他
の基体に形成された電極にはんだ或いは導電性接着剤な
どの接合材料を用いて固定することを特徴とする請求項
１記載の電気的相互接続方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001209464A JP4672199B2 (ja) | 2001-07-10 | 2001-07-10 | 電気的相互接続方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001209464A JP4672199B2 (ja) | 2001-07-10 | 2001-07-10 | 電気的相互接続方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003023025A true JP2003023025A (ja) | 2003-01-24 |
| JP4672199B2 JP4672199B2 (ja) | 2011-04-20 |
Family
ID=19045112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001209464A Expired - Fee Related JP4672199B2 (ja) | 2001-07-10 | 2001-07-10 | 電気的相互接続方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4672199B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05509441A (ja) * | 1990-07-18 | 1993-12-22 | レイケム・リミテッド | マイクロチップの処理 |
| JPH1126511A (ja) * | 1997-07-08 | 1999-01-29 | Matsushita Electric Ind Co Ltd | バンプ付きワークの実装方法 |
| JP2000058706A (ja) * | 1998-08-13 | 2000-02-25 | Nec Kyushu Ltd | Ｂｇａ型半導体装置とその製造方法 |
-
2001
- 2001-07-10 JP JP2001209464A patent/JP4672199B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05509441A (ja) * | 1990-07-18 | 1993-12-22 | レイケム・リミテッド | マイクロチップの処理 |
| JPH1126511A (ja) * | 1997-07-08 | 1999-01-29 | Matsushita Electric Ind Co Ltd | バンプ付きワークの実装方法 |
| JP2000058706A (ja) * | 1998-08-13 | 2000-02-25 | Nec Kyushu Ltd | Ｂｇａ型半導体装置とその製造方法 |
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| JP4672199B2 (ja) | 2011-04-20 |
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