JP2003018137A - 非同期検出回路 - Google Patents
非同期検出回路Info
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- JP2003018137A JP2003018137A JP2001202121A JP2001202121A JP2003018137A JP 2003018137 A JP2003018137 A JP 2003018137A JP 2001202121 A JP2001202121 A JP 2001202121A JP 2001202121 A JP2001202121 A JP 2001202121A JP 2003018137 A JP2003018137 A JP 2003018137A
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】メモリ書き込みおよび読み出しクロックの位相
関係を監視し、非同期検出用メモリを使用することなく
確実に非同期状態が検出可能な非同期検出回路を提供す
る。 【解決手段】書き込みクロックの位相を読み出しクロッ
クでリタイミングして位相判定を容易にする１／２分周
器１０を使用し、この１／２分周した書き込みクロック
をＤ―ＦＦ１１で読み出しクロックにてリタイミング
し、プログラマブルカウンタ１２のカウント用クロック
を生成する。インターバルカウンタ１４は、監視インタ
ーバル信号を生成する。判定回路１３ではプログラマブ
ルカウンタ１２のカウント値を読み取ってスリップ発生
回数を認識し、その回数に応じて非同期判定を行う。
関係を監視し、非同期検出用メモリを使用することなく
確実に非同期状態が検出可能な非同期検出回路を提供す
る。 【解決手段】書き込みクロックの位相を読み出しクロッ
クでリタイミングして位相判定を容易にする１／２分周
器１０を使用し、この１／２分周した書き込みクロック
をＤ―ＦＦ１１で読み出しクロックにてリタイミング
し、プログラマブルカウンタ１２のカウント用クロック
を生成する。インターバルカウンタ１４は、監視インタ
ーバル信号を生成する。判定回路１３ではプログラマブ
ルカウンタ１２のカウント値を読み取ってスリップ発生
回数を認識し、その回数に応じて非同期判定を行う。
Description
【０００１】
【発明の属する技術分野】本発明は非同期検出回路に関
し、特にメモリを使用する速度変換回路やクロック乗せ
換え回路の書き込みおよび読出しクロックの非同期を検
出する非同期検出回路に関する。
し、特にメモリを使用する速度変換回路やクロック乗せ
換え回路の書き込みおよび読出しクロックの非同期を検
出する非同期検出回路に関する。
【０００２】
【従来の技術】この種の非同期検出回路は、例えば特開
平８−２２１３３１号公報の「メモリスリップ検出回路
およびメモリスリップ検出方法」等に開示されている。
そして、斯かる非同期検出回路は、メモリの書き込み位
相および読み出し位相のずれを検出するため等に広く使
用されている。
平８−２２１３３１号公報の「メモリスリップ検出回路
およびメモリスリップ検出方法」等に開示されている。
そして、斯かる非同期検出回路は、メモリの書き込み位
相および読み出し位相のずれを検出するため等に広く使
用されている。
【０００３】図４は、非同期検出回路の従来例の構成を
示すブロック図である。この非同期検出回路は、メモリ
２０、書き込みアドレスカウンタ（WRITE COUNT）２
１、読み出しアドレスカウンタ（READ COUNT）２２およ
びメモリスリップ検出回路（SLIPCHK）２３により構成
される。メモリ２０は、データおよびメモリスリップを
検出するための書き込み位相情報を記憶する。書き込み
アドレスカウンタ２１は、メモリにデータを書き込む際
の書き込みアドレスとスリップ検出を行うための第１フ
レーム位相情報を出力する。読み出しアドレスカウンタ
２２は、メモリ２０からデータを読み出す際の読み出し
アドレスとスリップ検出を行うための第２フレーム位相
情報を出力する。メモリスリップ検出回路２３は、第１
フレーム位相情報と第２フレーム位相情報を比較し、メ
モリスリップを検出する。
示すブロック図である。この非同期検出回路は、メモリ
２０、書き込みアドレスカウンタ（WRITE COUNT）２
１、読み出しアドレスカウンタ（READ COUNT）２２およ
びメモリスリップ検出回路（SLIPCHK）２３により構成
される。メモリ２０は、データおよびメモリスリップを
検出するための書き込み位相情報を記憶する。書き込み
アドレスカウンタ２１は、メモリにデータを書き込む際
の書き込みアドレスとスリップ検出を行うための第１フ
レーム位相情報を出力する。読み出しアドレスカウンタ
２２は、メモリ２０からデータを読み出す際の読み出し
アドレスとスリップ検出を行うための第２フレーム位相
情報を出力する。メモリスリップ検出回路２３は、第１
フレーム位相情報と第２フレーム位相情報を比較し、メ
モリスリップを検出する。
【０００４】次に、図４に示す非同期検出回路の動作を
説明する。書き込みアドレスカウンタ２１では、書き込
みフレームパルスとクロックにより書き込み側フレーム
位相情報と書き込みアドレスが出力される。書き込み側
フレーム位相情報は、書き込みアドレスの制御により、
データ信号と同様に順次メモリ２０に書き込まれる。読
み出しアドレスカウンタ２２は、読み出しフレームパル
スとクロックにより読み出し側フレーム位相情報と読み
出しアドレスを出力する。読み出し側フレーム位相情報
は、書き込みアドレスカウンタ２１にて発生する書き込
み側フレーム位相情報と同じである。一方、読み出しア
ドレスカウンタ２２からの読み出しアドレスにより、メ
モリ２０からデータ信号とメモリ読み出しフレーム位相
情報が読み出される。メモリスリップ検出回路２３は、
メモリ読み出しフレーム位相情報と読み出し側フレーム
位相情報とを比較し、メモリ２０を通過時のフレーム位
相ずれを検出する。メモリスリップが発生していない場
合には、両者の位相情報は一致する。一方、メモリスリ
ップが発生している場合には、両者の位相情報が一致し
ないので、図４に示す如くメモリスリップ検出回路２３
からスリップ（SLIP）アラームを出力する。
説明する。書き込みアドレスカウンタ２１では、書き込
みフレームパルスとクロックにより書き込み側フレーム
位相情報と書き込みアドレスが出力される。書き込み側
フレーム位相情報は、書き込みアドレスの制御により、
データ信号と同様に順次メモリ２０に書き込まれる。読
み出しアドレスカウンタ２２は、読み出しフレームパル
スとクロックにより読み出し側フレーム位相情報と読み
出しアドレスを出力する。読み出し側フレーム位相情報
は、書き込みアドレスカウンタ２１にて発生する書き込
み側フレーム位相情報と同じである。一方、読み出しア
ドレスカウンタ２２からの読み出しアドレスにより、メ
モリ２０からデータ信号とメモリ読み出しフレーム位相
情報が読み出される。メモリスリップ検出回路２３は、
メモリ読み出しフレーム位相情報と読み出し側フレーム
位相情報とを比較し、メモリ２０を通過時のフレーム位
相ずれを検出する。メモリスリップが発生していない場
合には、両者の位相情報は一致する。一方、メモリスリ
ップが発生している場合には、両者の位相情報が一致し
ないので、図４に示す如くメモリスリップ検出回路２３
からスリップ（SLIP）アラームを出力する。
【０００５】また、特開平７−３０５２９号公報の「ク
ロック乗せ換え回路」に開示される如く、クロック乗せ
換え回路のメモリ書きこみ位相と読み出し位相差の監視
を行うために使用されている。
ロック乗せ換え回路」に開示される如く、クロック乗せ
換え回路のメモリ書きこみ位相と読み出し位相差の監視
を行うために使用されている。
【０００６】次に、図５は、非同期検出回路を使用する
他の従来例の構成を示すブロック図である。この非同期
検出回路は、メモリ３０、３１、遅延回路３２、３３、
書込パルス発生回路３４、読出パルス発生回路３５、制
御回路３６および選択回路３７により構成される。メモ
リ３０、３１は、データ信号を書込パルス発生回路３４
からの書込クロックにより書き込み、読出パルス発生回
路３５からの読出クロックにより書き込んだデータを読
み出す。遅延回路３２、３３は、所定の遅延量だけ遅延
させる。書込パルス発生回路３４は、メモリ３０、３１
の書き込みを制御する２種類の書込タイミングパルスを
出力する。読出パルス発生回路３５は、メモリ３０、３
１の読み出しを制御する２種類の読出タイミングパルス
を出力する。制御回路３６は、メモリ書込タイミングパ
ルスとメモリ読出タイミングパルスの位相監視を行い、
選択回路３７を切り替える選択制御信号を出力する。選
択回路３７は、選択制御信号により出力データ信号を選
択する。
他の従来例の構成を示すブロック図である。この非同期
検出回路は、メモリ３０、３１、遅延回路３２、３３、
書込パルス発生回路３４、読出パルス発生回路３５、制
御回路３６および選択回路３７により構成される。メモ
リ３０、３１は、データ信号を書込パルス発生回路３４
からの書込クロックにより書き込み、読出パルス発生回
路３５からの読出クロックにより書き込んだデータを読
み出す。遅延回路３２、３３は、所定の遅延量だけ遅延
させる。書込パルス発生回路３４は、メモリ３０、３１
の書き込みを制御する２種類の書込タイミングパルスを
出力する。読出パルス発生回路３５は、メモリ３０、３
１の読み出しを制御する２種類の読出タイミングパルス
を出力する。制御回路３６は、メモリ書込タイミングパ
ルスとメモリ読出タイミングパルスの位相監視を行い、
選択回路３７を切り替える選択制御信号を出力する。選
択回路３７は、選択制御信号により出力データ信号を選
択する。
【０００７】次に、図５に示す非同期検出回路の動作を
説明する。書込パルス発生回路３４は、伝送路クロック
を使用して２つのメモリを独立に周期毎に書込アドレス
をリセットする書込アドレスリセットパルスを生成す
る。読出パルス発生回路３５は、装置内クロックを使用
して２つのメモリを独立に周期毎に読出アドレスをリセ
ットする読出アドレスリセットパルスを生成する。書込
アドレスリセットパルスと読出アドレスリセットパルス
は、正常時には同一周期であるが、位相はそれぞれ独立
に動作しているので異なる。一方、非同期時には、それ
ぞれのクロック周波数が異なるので、周期および位相が
共に異なる。
説明する。書込パルス発生回路３４は、伝送路クロック
を使用して２つのメモリを独立に周期毎に書込アドレス
をリセットする書込アドレスリセットパルスを生成す
る。読出パルス発生回路３５は、装置内クロックを使用
して２つのメモリを独立に周期毎に読出アドレスをリセ
ットする読出アドレスリセットパルスを生成する。書込
アドレスリセットパルスと読出アドレスリセットパルス
は、正常時には同一周期であるが、位相はそれぞれ独立
に動作しているので異なる。一方、非同期時には、それ
ぞれのクロック周波数が異なるので、周期および位相が
共に異なる。
【０００８】制御回路３６は、メモリ３０用の書込リセ
ットパルスと読出リセットパルスの位相およびメモリ３
１用の書込リセットパルスと読出リセットパルスの位相
を監視し、書込および読出リセットパルスの位相接近を
検出する。位相接近を検出した場合には、選択回路３７
が位相接近していないメモリの出力を選択するよう選択
信号を出力する。制御回路３６は、書込クロックと読出
クロックの周波数同期がとれていない場合には、両リセ
ットパルスの位相差は固定である。しかし、何れかのク
ロック又は両方のクロックに周波数変動が生じた場合に
は、両リセットパルスの位相差は変動する。この変動を
検出することで、クロックスリップ等の非同期を検出し
ている。
ットパルスと読出リセットパルスの位相およびメモリ３
１用の書込リセットパルスと読出リセットパルスの位相
を監視し、書込および読出リセットパルスの位相接近を
検出する。位相接近を検出した場合には、選択回路３７
が位相接近していないメモリの出力を選択するよう選択
信号を出力する。制御回路３６は、書込クロックと読出
クロックの周波数同期がとれていない場合には、両リセ
ットパルスの位相差は固定である。しかし、何れかのク
ロック又は両方のクロックに周波数変動が生じた場合に
は、両リセットパルスの位相差は変動する。この変動を
検出することで、クロックスリップ等の非同期を検出し
ている。
【０００９】
【発明が解決しようとする課題】上述した従来技術は、
次の如き課題を有する。第１に、非同期検出が確実に行
えない場合がある。その理由は、従来の非同期検出回路
では、メモリの読み書きを１回誤っても１０回誤っても
スリップ発生としか検出することができない。つまり、
リセット周期やフレーム周期等の一定監視周期内でスリ
ップ発生の有無のみしか判定することができないためで
ある。
次の如き課題を有する。第１に、非同期検出が確実に行
えない場合がある。その理由は、従来の非同期検出回路
では、メモリの読み書きを１回誤っても１０回誤っても
スリップ発生としか検出することができない。つまり、
リセット周期やフレーム周期等の一定監視周期内でスリ
ップ発生の有無のみしか判定することができないためで
ある。
【００１０】第２に、書込側の位相情報および読出側の
位相情報を比較するために位相情報用のメモリが必要と
なり、回路構成が大規模となる。その理由は、図４に示
す従来技術の如く、書込フレームパルスのようなタイミ
ング信号をデータ信号同様にメモリに書き込み、読み出
しを行い読出側のクロックに同期させた後で、読み出し
フレームパルスのようなタイミング信号との比較を行い
非同期を検出する。このため、タイミング信号用のメモ
リが必要となり回路が大規模となるからである。
位相情報を比較するために位相情報用のメモリが必要と
なり、回路構成が大規模となる。その理由は、図４に示
す従来技術の如く、書込フレームパルスのようなタイミ
ング信号をデータ信号同様にメモリに書き込み、読み出
しを行い読出側のクロックに同期させた後で、読み出し
フレームパルスのようなタイミング信号との比較を行い
非同期を検出する。このため、タイミング信号用のメモ
リが必要となり回路が大規模となるからである。
【００１１】
【発明の目的】本発明は、従来技術の上述した課題に鑑
みなされたものであり、メモリ書込および読出クロック
の位相関係を監視する非同期検出回路を提供することを
目的とする。また、非同期検出用のメモリを不要にし
て、回路を小規模にする非同期検出回路を提供すること
を目的とする。
みなされたものであり、メモリ書込および読出クロック
の位相関係を監視する非同期検出回路を提供することを
目的とする。また、非同期検出用のメモリを不要にし
て、回路を小規模にする非同期検出回路を提供すること
を目的とする。
【００１２】
【課題を解決するための手段】本発明の非同期検出回路
は、書き込みクロック信号により入力データをメモリに
書き込むと共に書き込まれたデータを読み出しクロック
信号にて読み出す際の書き込みクロック信号と読み出し
クロック信号の非同期を検出する回路であって、メモリ
の監視区間内の位相スリップ回数をカウントするカウン
タを設け、位相スリップ回数により非同期状態を検出す
る。
は、書き込みクロック信号により入力データをメモリに
書き込むと共に書き込まれたデータを読み出しクロック
信号にて読み出す際の書き込みクロック信号と読み出し
クロック信号の非同期を検出する回路であって、メモリ
の監視区間内の位相スリップ回数をカウントするカウン
タを設け、位相スリップ回数により非同期状態を検出す
る。
【００１３】また、本発明による非同期検出回路の好適
実施形態によると、位相スリップ回数の判定閾値をプロ
グラマブルに設定する。カウンタとしてプログラマブル
カウンタを使用し、このプログラマブルカウンタのカウ
ント値を判定閾値に基づき判定する判定回路を備える。
プログラマブルカウンタの前段に、書き込みクロック信
号を１／２分周する１／２分周器およびフリップフロッ
プを設ける。読み出しクロック信号を受けるインターバ
ルカウンタを設け、１／２分周器およびプログラマブル
カウンタに入力する監視インターバルおよび判定回路に
入力する判定インターバルを発生する。書き込みクロッ
ク信号および読み出しクロック信号に位相を比較する位
相比較器およびこの位相比較器の比較結果を入力して読
み出しクロック信号を制御するＶＣＯ（電圧制御発振
器）を備える。
実施形態によると、位相スリップ回数の判定閾値をプロ
グラマブルに設定する。カウンタとしてプログラマブル
カウンタを使用し、このプログラマブルカウンタのカウ
ント値を判定閾値に基づき判定する判定回路を備える。
プログラマブルカウンタの前段に、書き込みクロック信
号を１／２分周する１／２分周器およびフリップフロッ
プを設ける。読み出しクロック信号を受けるインターバ
ルカウンタを設け、１／２分周器およびプログラマブル
カウンタに入力する監視インターバルおよび判定回路に
入力する判定インターバルを発生する。書き込みクロッ
ク信号および読み出しクロック信号に位相を比較する位
相比較器およびこの位相比較器の比較結果を入力して読
み出しクロック信号を制御するＶＣＯ（電圧制御発振
器）を備える。
【００１４】
【発明の実施の形態】以下、本発明による非同期検出回
路の好適実施形態の構成および動作を、添付図面を参照
して詳細に説明する。
路の好適実施形態の構成および動作を、添付図面を参照
して詳細に説明する。
【００１５】先ず、図１は、本発明による非同期検出回
路の好適実施形態の構成を示すブロック図である。この
非同期検出回路は、非同期検出器１、メモリ２、ライト
（書込）カウンタ３、リード（読出）カウンタ４、ＶＣ
Ｏ（電圧制御発振器）５および位相比較器６により構成
される。
路の好適実施形態の構成を示すブロック図である。この
非同期検出回路は、非同期検出器１、メモリ２、ライト
（書込）カウンタ３、リード（読出）カウンタ４、ＶＣ
Ｏ（電圧制御発振器）５および位相比較器６により構成
される。
【００１６】ここで、ライトカウンタ３は、入力クロッ
ク（書き込みクロック信号）からメモリ書き込み信号を
生成する。リードカウンタ４は、出力クロック（読み出
しクロック信号）からメモリ読み出し信号を生成する。
メモリ２は、入力データ（又はデータ信号）を読み書き
する。位相比較器６は、書き込みクロック信号と読み出
しクロック信号との位相差を比較する。ＶＣＯ５は、位
相比較器６の比較結果によって発振周波数を制御する。
非同期検出器１は、メモリ書き込みクロックと読み出し
クロックの同期状態を検出する。
ク（書き込みクロック信号）からメモリ書き込み信号を
生成する。リードカウンタ４は、出力クロック（読み出
しクロック信号）からメモリ読み出し信号を生成する。
メモリ２は、入力データ（又はデータ信号）を読み書き
する。位相比較器６は、書き込みクロック信号と読み出
しクロック信号との位相差を比較する。ＶＣＯ５は、位
相比較器６の比較結果によって発振周波数を制御する。
非同期検出器１は、メモリ書き込みクロックと読み出し
クロックの同期状態を検出する。
【００１７】次に、図２は、図１中の非同期検出器１の
詳細構成を示すブロック図である。この非同期検出器１
は、１／２分周器１０、Ｄ型フリップフロップ（以下、
Ｄ−ＦＦという）１１、プログラマブルカウンタ１２、
判定回路１３およびインターバルカウンタ１４により構
成される。１／２分周器１０には、書き込みクロックお
よびインターバルカウンタ１４からの監視インターバル
信号が入力され、その出力をＤ―ＦＦ１１に入力され
る。読み出しクロックがＤ―ＦＦ１１のクロック端子Ｃ
およびインターバルカウンタ１４に入力される。プログ
ラマブルカウンタ１２には、Ｄ―ＦＦ１１の出力信号、
インターバルカウンタ１４からの監視インターバル信号
および外部からのカウント値設定信号が入力される。判
定回路１３には、プログラマブルカウンタ１２の出力信
号、インターバルカウンタ１４からの判定インターバル
信号および外部からの判定閾値設定信号が入力され、非
同期検出信号を出力する。また、インターバルカウンタ
１４には、外部からインターバル設定信号が入力され
る。
詳細構成を示すブロック図である。この非同期検出器１
は、１／２分周器１０、Ｄ型フリップフロップ（以下、
Ｄ−ＦＦという）１１、プログラマブルカウンタ１２、
判定回路１３およびインターバルカウンタ１４により構
成される。１／２分周器１０には、書き込みクロックお
よびインターバルカウンタ１４からの監視インターバル
信号が入力され、その出力をＤ―ＦＦ１１に入力され
る。読み出しクロックがＤ―ＦＦ１１のクロック端子Ｃ
およびインターバルカウンタ１４に入力される。プログ
ラマブルカウンタ１２には、Ｄ―ＦＦ１１の出力信号、
インターバルカウンタ１４からの監視インターバル信号
および外部からのカウント値設定信号が入力される。判
定回路１３には、プログラマブルカウンタ１２の出力信
号、インターバルカウンタ１４からの判定インターバル
信号および外部からの判定閾値設定信号が入力され、非
同期検出信号を出力する。また、インターバルカウンタ
１４には、外部からインターバル設定信号が入力され
る。
【００１８】ここで、１／２分周器１０は、入力される
書き込みクロックを1/2分周して、スリップ情報を検出
する比較信号を生成する。Ｄ―ＦＦ１１は、1/2分周し
た書き込みクロックを読み出しクロックに同期した信号
に変換する。インターバルカウンタ１４は、監視周期イ
ンターバル信号および判定インターバル信号を生成す
る。プログラマブルカウンタ１２は、監視周期中の位相
情報を計数する。判定回路１３は、スリップ発生回数を
認識し、その回数に応じて非同期判定を行う。この判定
回路１３は、ロジック回路で構成するか又はＣＰＵ（中
央処理装置）等のソフトウエア処理回路で構成可能であ
る。
書き込みクロックを1/2分周して、スリップ情報を検出
する比較信号を生成する。Ｄ―ＦＦ１１は、1/2分周し
た書き込みクロックを読み出しクロックに同期した信号
に変換する。インターバルカウンタ１４は、監視周期イ
ンターバル信号および判定インターバル信号を生成す
る。プログラマブルカウンタ１２は、監視周期中の位相
情報を計数する。判定回路１３は、スリップ発生回数を
認識し、その回数に応じて非同期判定を行う。この判定
回路１３は、ロジック回路で構成するか又はＣＰＵ（中
央処理装置）等のソフトウエア処理回路で構成可能であ
る。
【００１９】次に、図１に示す本発明による非同期検出
回路の好適実施形態の動作を説明する。入力データのメ
モリ２への書き込みは、入力クロック信号よりライトカ
ウンタ３にて書き込み用アドレス信号および書き込みク
ロック信号を使用して行われる。メモリ２からのデータ
信号読み出しは、電圧制御発振器(ＶＣＯ）５が発生す
る出力クロック信号よりリードカウンタ４にて読み出し
アドレス信号および読み出しクロック信号を使用して行
われる。書き込みクロックおよび読み出しクロックの位
相関係は、位相比較器６にて位相情報を検出し、その比
較結果をＶＣＯ５の制御に使用することにより、書き込
みクロックおよび読み出しクロックを同期させる。非同
期検出器１では、書き込みクロック信号および読み出し
クロック信号を利用して非同期の検出判定が行われてい
る。
回路の好適実施形態の動作を説明する。入力データのメ
モリ２への書き込みは、入力クロック信号よりライトカ
ウンタ３にて書き込み用アドレス信号および書き込みク
ロック信号を使用して行われる。メモリ２からのデータ
信号読み出しは、電圧制御発振器(ＶＣＯ）５が発生す
る出力クロック信号よりリードカウンタ４にて読み出し
アドレス信号および読み出しクロック信号を使用して行
われる。書き込みクロックおよび読み出しクロックの位
相関係は、位相比較器６にて位相情報を検出し、その比
較結果をＶＣＯ５の制御に使用することにより、書き込
みクロックおよび読み出しクロックを同期させる。非同
期検出器１では、書き込みクロック信号および読み出し
クロック信号を利用して非同期の検出判定が行われてい
る。
【００２０】次に、本発明による非同期検出回路の動作
を図２および図３を参照して詳細に説明する。図３
（Ａ）は、書き込みクロック信号および読み出しクロッ
ク信号の同期状態におけるタイミングチャートである。
この特定例では、インターバル周期を２００クロック、
プログラマブルカウント値を１００および判定閾値を３
としている。また、図３（Ｂ）は、上述した両クロック
信号の非同期状態におけるタイミングチャートである。
図３（Ａ）および（Ｂ）において、（ａ）は監視インタ
ーバル、（ｂ）は判定インターバル、（ｃ）は書き込み
クロック、（ｄ）は読み出しクロック、（ｅ）は１／２
分周器１０の分周出力、（ｆ）はカウンタクロックおよ
び（ｇ）はプログラマブルカウンタ１２のカウント値で
ある。
を図２および図３を参照して詳細に説明する。図３
（Ａ）は、書き込みクロック信号および読み出しクロッ
ク信号の同期状態におけるタイミングチャートである。
この特定例では、インターバル周期を２００クロック、
プログラマブルカウント値を１００および判定閾値を３
としている。また、図３（Ｂ）は、上述した両クロック
信号の非同期状態におけるタイミングチャートである。
図３（Ａ）および（Ｂ）において、（ａ）は監視インタ
ーバル、（ｂ）は判定インターバル、（ｃ）は書き込み
クロック、（ｄ）は読み出しクロック、（ｅ）は１／２
分周器１０の分周出力、（ｆ）はカウンタクロックおよ
び（ｇ）はプログラマブルカウンタ１２のカウント値で
ある。
【００２１】図３（Ａ）の場合には、書き込みクロック
信号（図３の（ｃ）参照）および読み出しクロック信号
（図３の（ｄ）参照）は同期しているので、常に一定の
位相関係を保持している。１／２分周器１０は、監視イ
ンターバル信号（図３の（ａ）参照）で初期化され、書
き込みクロック（図３（ｃ）参照）を１／２分周する。
ここで、監視インターバル信号（図３（ａ）参照）で初
期化するのは、プログラマブルカウンタ１２の初期化と
同期をとるためである。１／２分周器１０の出力信号
（図３（ｅ）参照）は、Ｄ―ＦＦ１１を通すことにより
読み出しクロック（図３（ｄ）参照）に乗せ変えられ
る。同期状態では、Ｄ―ＦＦ１１の出力は、監視インタ
ーバル周期で繰り返すパターンとなる。
信号（図３の（ｃ）参照）および読み出しクロック信号
（図３の（ｄ）参照）は同期しているので、常に一定の
位相関係を保持している。１／２分周器１０は、監視イ
ンターバル信号（図３の（ａ）参照）で初期化され、書
き込みクロック（図３（ｃ）参照）を１／２分周する。
ここで、監視インターバル信号（図３（ａ）参照）で初
期化するのは、プログラマブルカウンタ１２の初期化と
同期をとるためである。１／２分周器１０の出力信号
（図３（ｅ）参照）は、Ｄ―ＦＦ１１を通すことにより
読み出しクロック（図３（ｄ）参照）に乗せ変えられ
る。同期状態では、Ｄ―ＦＦ１１の出力は、監視インタ
ーバル周期で繰り返すパターンとなる。
【００２２】プログラマブルカウンタ１２は、監視イン
ターバル信号（図３（ａ）参照）でカウント設定値とな
り、Ｄ―ＦＦ１１の出力信号をクロックとしてカウント
ダウンを行う。書き込みクロック信号および読み出しク
ロック信号が同期しているときは、設定値からカウント
を開始し、ゼロで終了する。判定回路１３では、判定イ
ンターバル信号（図３（ｂ）参照）にてプログラマブル
カウンタ１２のカウント値「０」が取り込まれる。そし
て、取り込んだカウント値と設定した閾値との比較が行
われる。取り込んだ値が閾値範囲内の場合には、同期状
態を示す信号を出力する。
ターバル信号（図３（ａ）参照）でカウント設定値とな
り、Ｄ―ＦＦ１１の出力信号をクロックとしてカウント
ダウンを行う。書き込みクロック信号および読み出しク
ロック信号が同期しているときは、設定値からカウント
を開始し、ゼロで終了する。判定回路１３では、判定イ
ンターバル信号（図３（ｂ）参照）にてプログラマブル
カウンタ１２のカウント値「０」が取り込まれる。そし
て、取り込んだカウント値と設定した閾値との比較が行
われる。取り込んだ値が閾値範囲内の場合には、同期状
態を示す信号を出力する。
【００２３】次に、図３（Ｂ）は、非同期状態における
タイミングチャートである。設定は上述した図３（Ａ）
に示す同期状態と同じである。書き込みクロック信号
（図３（ｃ）参照）および読み出しクロック信号（図３
（ｄ）参照）は、同期していないので、バラバラの位相
関係となっている。１／２分周器１０は、監視インター
バル信号（図３（ａ）参照）で初期化され、書き込みク
ロック（図３（ｃ）参照）を１／２分周する。非同期の
ために、１／２分周器１０の分周出力信号（図３（ｅ）
参照）は、周期的な信号にはならない。この１／２分周
器１０の分周出力信号は、Ｄ―ＦＦ１１を通すことで読
み出しクロック（図３（ｄ）参照）に乗せ変えられる。
プログラマブルカウンタ１２は、監視インターバル信号
（図３（ａ）参照）でカウント設定値となり、Ｄ―ＦＦ
１１の出力信号をクロックとして、カウントダウンを行
う。書き込みクロックおよび読み出しクロックが非同期
のため、ゼロで終了しない。判定回路１３では、判定イ
ンターバル信号にてプログラマブルカウンタ１２のカウ
ント値「４」が取り込まれ、取り込んだカウント値と設
定した閾値との比較が行われる。取り込んだ値が閾値範
囲内にない場合は、非同期を示す非同期検出信号を出力
する。
タイミングチャートである。設定は上述した図３（Ａ）
に示す同期状態と同じである。書き込みクロック信号
（図３（ｃ）参照）および読み出しクロック信号（図３
（ｄ）参照）は、同期していないので、バラバラの位相
関係となっている。１／２分周器１０は、監視インター
バル信号（図３（ａ）参照）で初期化され、書き込みク
ロック（図３（ｃ）参照）を１／２分周する。非同期の
ために、１／２分周器１０の分周出力信号（図３（ｅ）
参照）は、周期的な信号にはならない。この１／２分周
器１０の分周出力信号は、Ｄ―ＦＦ１１を通すことで読
み出しクロック（図３（ｄ）参照）に乗せ変えられる。
プログラマブルカウンタ１２は、監視インターバル信号
（図３（ａ）参照）でカウント設定値となり、Ｄ―ＦＦ
１１の出力信号をクロックとして、カウントダウンを行
う。書き込みクロックおよび読み出しクロックが非同期
のため、ゼロで終了しない。判定回路１３では、判定イ
ンターバル信号にてプログラマブルカウンタ１２のカウ
ント値「４」が取り込まれ、取り込んだカウント値と設
定した閾値との比較が行われる。取り込んだ値が閾値範
囲内にない場合は、非同期を示す非同期検出信号を出力
する。
【００２４】以上、本発明による非同期検出回路の好適
実施形態の構成および動作を詳述した。しかし、斯かる
実施形態は、本発明の単なる例示に過ぎず、何ら本発明
を限定するものではない。本発明の要旨を逸脱すること
なく、特定用途に応じて種々の変形変更が可能であるこ
と、当業者には容易に理解できよう。
実施形態の構成および動作を詳述した。しかし、斯かる
実施形態は、本発明の単なる例示に過ぎず、何ら本発明
を限定するものではない。本発明の要旨を逸脱すること
なく、特定用途に応じて種々の変形変更が可能であるこ
と、当業者には容易に理解できよう。
【００２５】
【発明の効果】以上の説明から明らかな如く、本発明の
非同期検出回路によると、次の如き実用上の顕著な効果
が得られる。第１に、確実に非同期検出が行える。その
理由は、判定閾値を設定および制御して、スリップ回数
が閾値を超えたか否かで非同期状態を判定している。そ
こで、回線品質に応じて閾値を調整し、即ち回線品質が
劣化している場合には閾値を大きく設定することが可能
であるので、木目細かい非同期の検出を行うことができ
るからである。
非同期検出回路によると、次の如き実用上の顕著な効果
が得られる。第１に、確実に非同期検出が行える。その
理由は、判定閾値を設定および制御して、スリップ回数
が閾値を超えたか否かで非同期状態を判定している。そ
こで、回線品質に応じて閾値を調整し、即ち回線品質が
劣化している場合には閾値を大きく設定することが可能
であるので、木目細かい非同期の検出を行うことができ
るからである。
【００２６】第２に、回路を小規模にすることが可能で
ある。その理由は、メモリ書き込みクロックと読み出し
クロックの状態を監視する方式のため、メモリを使用す
る従来の非同期検出回路に比較して、回路規模が縮小可
能であるからである。
ある。その理由は、メモリ書き込みクロックと読み出し
クロックの状態を監視する方式のため、メモリを使用す
る従来の非同期検出回路に比較して、回路規模が縮小可
能であるからである。
【図面の簡単な説明】
【図１】本発明による非同期検出回路の好適実施形態の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】図１における非同期検出器の構成を示す詳細ブ
ロック図である。
ロック図である。
【図３】図１および図２に示す本発明の非同期検出回路
の動作を説明するタイミングチャートであり、（Ａ）は
同期状態、（Ｂ）は非同期状態である。
の動作を説明するタイミングチャートであり、（Ａ）は
同期状態、（Ｂ）は非同期状態である。
【図４】非同期検出回路の第１従来例の構成を示すブロ
ック図である。
ック図である。
【図５】非同期検出回路の第２従来例の構成を示すブロ
ック図である。
ック図である。
１ 非同期検出器
２ メモリ
３ ライトカウンタ
４ リードカウンタ
５ ＶＣＯ（電圧制御発振器）
６ 位相比較器
１０ １／２分周器
１１ Ｄ型フリップフロップ（Ｄ−ＦＦ）
１２ プログラマブルカウンタ
１３ 判定回路
１４ インターバルカウンタ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J106 AA04 CC01 CC21 CC52 DD17
DD48 EE08 EE09 EE10 KK12
KK38
5K047 AA05 AA16 GG00 KK04 LL02
MM02 MM11 MM24 MM28 MM49
MM53 MM56 MM63
Claims (6)
- 【請求項１】書き込みクロック信号により入力データを
メモリに書き込むと共に書き込まれたデータを読み出し
クロック信号にて読み出す際の前記書き込みクロック信
号および読み出しクロック信号の非同期を検出する非同
期検出回路において、 前記メモリの監視区間内の位相スリップ回数をカウント
するカウンタを設け、前記位相スリップ回数により非同
期状態を検出することを特徴とする非同期検出回路。 - 【請求項２】前記位相スリップ回数の判定閾値をプログ
ラマブルに設定することをを特徴とする請求項１に記載
の非同期検出回路。 - 【請求項３】前記カウンタとして、プログラマブルカウ
ンタを使用し、該プログラマブルカウンタのカウント値
を判定閾値に基づき判定する判定回路を備えることを特
徴とする請求項１又は２に記載の非同期検出回路。 - 【請求項４】前記プログラマブルカウンタの前段に、前
記書き込みクロック信号を１／２分周する１／２分周器
およびフリップフロップを設けることを特徴とする請求
項３に記載の非同期検出回路。 - 【請求項５】前記読み出しクロック信号を受けるインタ
ーバルカウンタを設け、前記１／２分周器および前記プ
ログラマブルカウンタに入力する監視インターバルおよ
び前記判定回路に入力する判定インターバルを発生する
ことを特徴とする請求項４に記載の非同期検出回路。 - 【請求項６】前記書き込みクロック信号および前記読み
出しクロック信号の位相を比較する位相比較器および該
位相比較器の比較結果を入力して前記読み出しクロック
信号を制御するＶＣＯ（電圧制御発振器）を備えること
を特徴とする請求項１乃至５の何れかに記載の非同期検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001202121A JP4612235B2 (ja) | 2001-07-03 | 2001-07-03 | 非同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001202121A JP4612235B2 (ja) | 2001-07-03 | 2001-07-03 | 非同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003018137A true JP2003018137A (ja) | 2003-01-17 |
| JP4612235B2 JP4612235B2 (ja) | 2011-01-12 |
Family
ID=19038981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001202121A Expired - Fee Related JP4612235B2 (ja) | 2001-07-03 | 2001-07-03 | 非同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4612235B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005275242A (ja) * | 2004-03-26 | 2005-10-06 | Alpine Electronics Inc | 映像キャプチャ回路及び映像キャプチャ方法 |
| KR20170085940A (ko) * | 2016-01-15 | 2017-07-25 | 삼성전자주식회사 | 미세 레벨의 메모리 전력 소비 제어 메커니즘 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6424530A (en) * | 1987-07-20 | 1989-01-26 | Toshiba Corp | Frame phase synchronizing circuit |
| JPH10254678A (ja) * | 1997-03-13 | 1998-09-25 | Nec Eng Ltd | スリップエラー検出回路 |
-
2001
- 2001-07-03 JP JP2001202121A patent/JP4612235B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6424530A (en) * | 1987-07-20 | 1989-01-26 | Toshiba Corp | Frame phase synchronizing circuit |
| JPH10254678A (ja) * | 1997-03-13 | 1998-09-25 | Nec Eng Ltd | スリップエラー検出回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005275242A (ja) * | 2004-03-26 | 2005-10-06 | Alpine Electronics Inc | 映像キャプチャ回路及び映像キャプチャ方法 |
| KR20170085940A (ko) * | 2016-01-15 | 2017-07-25 | 삼성전자주식회사 | 미세 레벨의 메모리 전력 소비 제어 메커니즘 |
| KR102662195B1 (ko) * | 2016-01-15 | 2024-05-02 | 삼성전자주식회사 | 미세 레벨의 메모리 전력 소비 제어 메커니즘 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4612235B2 (ja) | 2011-01-12 |
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