JP2003017781A - 積層電極、電子ディバイス、抵抗変化検出素子、抵抗変化検出方法及びその装置、磁気抵抗効果素子及びそれらの製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 通常の製造装置を用いても０．００５〜０．
０１μｍ程度の微小サイズの位置合わせ精度を達成し、
各種の電子ディバイスの微小化できる積層電極、電子デ
バイス及びその製造方法を得ること。 【解決手段】 本発明の第２実施形態の抵抗変化検出素
子１００Ｂは抵抗薄膜１１０Ａを挟んで、上面に配設さ
れている積層電極２００Ｂと上面に配設されている下側
電極１２０とからなり、積層電極２００Ｂは平坦な基準
面である抵抗薄膜１１０Ａの表面１１１に対して一端部
が傾斜した面を形成して成膜された第１層目、第２層目
及び第３層目の導電膜Ｃｄと、第１層目と第２層目の導
電膜に挟まれた第１層目の絶縁膜及び第２層目と第３層
目の導電膜に挟まれた第２層目の絶縁膜Ｉｎとから構成
され、表面１１１に接している前記各端面の幅Ｗを所定
の幅に規定されて積層されていて、極小の磁気ヘッド、
ＧＭＲヘッドなどに組み込んで、ハイトセンサーとして
用いることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、極めて極小の積層
電極、電子ディバイス、抵抗変化検出素子、抵抗変化検
出方法及びその装置、磁気抵抗効果素子及びそれらの製
造方法に関するものである。

【０００２】

【従来の技術】先ず、図２２及び図２３を参照しなが
ら、従来技術の電子ディバイスの電極の接続構造及びそ
の製造方法を簡単に説明する。

【０００３】近時、種々の半導体素子や薄膜磁気ヘッド
などの電子ディバイス、特に薄膜電子ディバイスは、そ
の大容量化や高速化などの要請から微小化が求められて
いる。このため電子ディバイスの電極などの構成要素を
微細化する必要がある。

【０００４】従来、薄膜電子ディバイスに用いられる電
極接続手法には、図２２に示したようなコンタクトホー
ルや図２３に示したような重ね合わせなどの手法が採ら
れている。図２２及び図２３において、符号１は電極
材、符号２は絶縁材、符号３は被電極接続材を指す。そ
の電極接続幅（面積）４やその位置合わせ精度５はフォ
トリソグラフィーの精度で規定される。

【０００５】また、電子ディバイスの一つとして、例え
ば、ハードディスクドライブ（Ｈａｒｄ Ｄｉｓｋ Ｄ
ｒｉｖｅ、以下、「ＨＤＤ」と記す）に搭載される薄膜
磁気ヘッドを採り上げて説明するならば、その薄膜磁気
ヘッドそのものは高密度化に対応して微小サイズで形成
されることが求められる。

【０００６】図２４に、そのＨＤＤの概略的構成を斜視
図で示した。このＨＤＤｌはシャシー２に配設された回
転軸３に軸支されたターンテーブル４とシャシー２に配
設された回動軸５に軸支されたアーム６の先端に固定さ
れているサスペンション７の先端部に取り付けられた記
録再生一体型ヘッド１０（ヘッドチップ本体は図示して
いない）などとから構成されており、磁気媒体であるハ
ードディスクＨＤがターンテーブル４に装着され、動作
時は、アーム６及びサスペンション７が回動して記録再
生一体型ヘッド１０をそのハードディスクＨＤの表面上
の所定の位置に回動させ、サスペンション７の下面で浮
上動作する。

【０００７】前記の記録再生一体型ヘッド１０は、その
３次元構造を半断面図で図２５に示したように、例え
ば、ＡｌＴｉＣのような基板１１の絶縁膜１２上に作製
されており、基板１１側から順に再生ヘッドＰＨ、記録
ヘッドＲＨが配置されている。記録ヘッドＲＨは、その
薄膜コイル１３への通電による電磁誘導効果によってコ
ア接続部１４近傍で発生した磁束が下層コア１５や上層
コア１６を介して記録ギャップ部１７に漏れ磁界を発生
させ、ハードディスクＨＤを磁化させる。

【０００８】次に、磁化されたハードディスクＨＤから
の磁束信号を検出する再生ヘッドＰＨについて説明す
る。図２５に示したように、磁気信号を検出すμｍＲ素
子１８は、その動作安定化を兼ねたハード膜及び電極膜
１９と共に、上下の絶縁性のギャップ膜２０Ａ、２０Ｂ
を介してそれぞれ下層シールド２１と上層シールド１５
（ここでは下層コア１５と共用）とで挟まれた構造で構
成されている。

【０００９】ＭＲ素子１８の膜面に垂直に通電する面垂
直電流型（ＣＰＰ＝ＣｕｒｒｅｎｔＰｅｒｐｅｎｄｉｃ
ｕｌａｒ ｔｏ ｔｈｅ Ｐｌａｎｅの略、以下、「Ｃ
ＰＰ」と略記する）、巨大磁気抵抗効果（Ｇｉａｎｔ
Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ、以下、ＧＭＲ」と
略記する）素子の場合は、上下ギャップ膜２０Ａ、２０
Ｂが導電膜となり、上下シールド１５、２１が電極とな
る。この記録再生一体型磁気ヘッド８は機械研磨加工に
よってエアベアリング面（Ａｉｒ Ｂｅａｒｉｎｇ Ｓ
ｕｒｆａｃｅ、以下、「ＡＢＳ」と略記する）２２が仕
上げ面として形成される。その際に、ＭＲ素子１８の高
さは０．２μｍ以下の微小サイズとなっており、その機
械研磨精度は２０ｎｍ以下の充分小さな値が求められ
る。

【００１０】この機械研磨加工の精度を出す場合に、そ
の機械加工精度をモニターする手段として抵抗素子が用
いられている。即ち、この機械研磨を制御するために、
図２６に示したように、抵抗素子を用いた抵抗変化検出
装置３０が用いられている。この抵抗変化検出装置２３
をＡＢＳ２２を研磨して所定のハイトを出す場合に用い
る場合は、一般にハイトセンサー、或いはデプスセンサ
と称されているものであるが、これは抵抗薄膜３１の両
側面に電極３２を接続し、これら電極３２に電源Ｅと電
圧計Ｖの並列回路を接続して構成されているものであ
る。

【００１１】従って、ＭＲ素子１８のハイトの精度を出
す場合には、前記のような構成、構造のハイトセンサー
３０を、図２６に示したように、ＭＲ素子１８の近傍に
配置し、ＡＢＳ２２の研磨加工と同時に抵抗薄膜３１を
研磨し、その抵抗値の変化を電圧の変化に換算して、そ
の値をメータＶでモニターしながら研磨加工３３を行
い、所定の抵抗値となった所、または断線した所で研磨
を終了する手法を採ってハイトの精度を出すようにして
いる。なお、図２６のＭＲ素子１８はＣＩＰ（Ｃｕｒｒ
ｅｎｔ ｉｎ Ｐｌａｎｅ、以下、「ＣＩＰ」と略記す
る）型で示した。

【００１２】このため、ＭＲ素子１８を含む記録再生一
体型ヘッド１０を極小化するためには、このハイトセン
サー３０全体の寸法も極小化する必要があり、また、そ
の寸法精度がＡＢＳ２２の研磨加工精度を左右すること
になる。

【００１３】前記の抵抗素子３１は、従来、フォトリソ
グラフイープロセスを用いてそのサイズが規定されてい
るものである。

【００１４】

【課題を解決するための手段】ところが、前者のコンタ
クトホールや重ね合わせの電極接続構造では、量産製品
に用いられる微小な電子ディバイス用でも、符号４で示
す電極接続幅の最小サイズや符号５で示す位置合わせ精
度は０．１〜０．２μｍ程度であった。研究開発品など
の製作に電子ビーム露光機を用いた場合でも、それらの
位置合わせ精度は精々０．０３μｍ程度のサイズであっ
た。

【００１５】また、後者の抵抗素子１８の製作に用いら
れるフォトリソグラフイーにおいても、電子ビーム露光
機を用いたとしても３０ｎｍ以下の微小サイズの抵抗素
子を安定して製作することはできなかった。

【００１６】そしてＭＲ素子からなＭＲ型ヘッドの場
合、機械研磨によって最終的なサイズが決定されてお
り、その機械研磨量をモニターするために抵抗素子が利
用されるため、その微小化も必要となる。

【００１７】本発明はこのような課題を解決しようとす
るものであって、量産で用いられる製造装置を用いて
も、０．００５〜０．０１μｍ程度の微小サイズの位置
合わせ精度を達成し、各種の電子ディバイスの微小化に
大きく貢献できる積層電極、その積層電極を接続できる
電子ディバイス、その積層電極で構成した抵抗変化検出
素子、抵抗変化検出装置、前記電子ディバイスの一つで
ある磁気抵抗効果素子（ＭＲ素子）及びそれらの製造方
法を得ることを目的とするものである。

【００１８】

【課題を解決するための手段】それ故、本発明の一つで
ある積層電極は、所定の幅と厚さの少なくとも１層の導
電体薄膜と複数層の絶縁体薄膜とが交互に積層され、そ
の積層薄膜の一端部が基準平面に対して鋭角の傾斜面を
成し、かつ前記基準平面に接している前記一端部の各薄
膜層の積層方向の端面の幅が所定の幅に規定されて構成
されている。

【００１９】前記基準面が電子ディバイスの電極面であ
ってもよく、このような積層電極の場合の各薄膜層の膜
厚は１０ｎｍ〜４０ｎｍ程度に成膜することができ、ま
た、その電子ディバイスが抵抗体であり、磁気抵抗効果
素子であり、その磁気抵抗効果素子が巨大磁気抵抗効果
素子であってもよい。

【００２０】そして、本発明の他の一つである積層電極
の製造方法は、平坦な基準面の所定の位置に所定の高さ
のマスクを形成する工程と、そのマスクの上方斜め後方
位置から導電体の微粒子を前記マスクが存在する位置よ
り前方の位置の前記基準面に、その基準面に接する一端
部の端面が所定の幅となり、その一端部の表面が傾斜面
を形成するように第１薄膜層を方向性成膜する工程と、
前記マスクの上方斜め後方位置から絶縁体の微粒子を、
前記第１薄膜層の少なくとも前記傾斜面を含み、前記基
準面に接する一端部の端面が所定の幅となり、その一端
部の表面が傾斜面を形成するように前記第１薄膜層の表
面に第２薄膜層を方向性成膜する工程と、必要に応じて
前記第１薄膜層及び前記第２薄膜層を成膜する工程を交
互に行う工程とを含む工程からなる方法を採っている。

【００２１】本発明の他の積層電極の製造方法は、平坦
な基準面の所定の位置に所定の高さのマスクを形成する
工程と、そのマスクの上方斜め後方位置から前記マスク
が存在する位置より前方の位置の前記基準面に向けてイ
オンビームを発射し、そのイオンビームにより前記基準
面に、端部が傾斜面となる所定の深さの窪みを形成する
工程と、前記マスクの上方斜め後方位置から導電体或い
は絶縁体の微粒子を、前記窪みの前記傾斜面を含む底面
に、一端部の端面が所定の幅となり、前記基準面とほぼ
同一の平坦面となるように第１薄膜層を方向性成膜する
工程と、前記マスクの上方斜め後方位置から前記第１薄
膜層が導電体であれば絶縁体の、絶縁体であれば導電体
の微粒子を、前記第１薄膜層の少なくとも前記傾斜面を
含み、一端部の端面が所定の幅となり、前記基準面とほ
ぼ同一の平坦面となるように第２薄膜層を方向性成膜す
る工程と、必要に応じて前記第１薄膜層及び前記第２薄
膜層を成膜する工程を交互に行う工程とを含む工程から
なる方法を採っている。

【００２２】また、本発明の他の一つである電子ディバ
イスは、その電極の表裏何れかの平面に、所定の幅と厚
さの少なくとも１層の導電体薄膜と複数層の絶縁体薄膜
とが交互に積層され、該積層薄膜の一端部が前記電極平
面に対して鋭角の傾斜面を成し、かつ前記電極平面に接
している前記一端部の各薄膜層の積層方向の端面の幅が
所定の幅に規定されている積層電極が配設され、前記電
極の他方の面に単体電極が前記積層電極に対向して配設
されて構成されている。

【００２３】本発明の他の電子ディバイスは、その電極
の表裏両平面に、所定の幅と厚さの少なくとも１層の導
電体薄膜と複数層の絶縁体薄膜とが交互に積層され、該
積層薄膜の一端部が前記電極平面に対して鋭角の傾斜面
を成し、かつ前記電極平面に接している前記一端部の各
薄膜層の積層方向の端面の幅が所定の幅に規定されてい
る積層電極が、それぞれの前記各導電体薄膜は導電体薄
膜同士で、前記絶縁体薄膜は絶縁体薄膜同士で前記各薄
膜層の端面が互いに対向する状態で配設されて構成され
ている。

【００２４】本発明の更に他の一つである電子ディバイ
スは、その電極の表裏両平面に、所定の幅と厚さの少な
くとも１層の導電体薄膜と複数層の絶縁体薄膜とが交互
に積層され、該積層薄膜の一端部が前記電極平面に対し
て鋭角の傾斜面を成し、かつ前記電極平面に接している
前記一端部の各薄膜層の積層方向の端面の幅が所定の幅
に規定されている積層電極が、それぞれの前記各導電体
薄膜は導電体薄膜同士で、前記絶縁体薄膜は絶縁体薄膜
同士で前記各薄膜層の端面が互いに交差する向きの状態
で配設されて構成されている。

【００２５】そしてまた、本発明の更に他の一つである
抵抗変化検出素子は、抵抗薄膜の表裏何れかの平面に、
所定の幅と厚さの少なくとも１層の導電体薄膜と複数層
の絶縁体薄膜とが交互に積層され、該積層薄膜の一端部
が前記抵抗薄膜の平面に対して鋭角の傾斜面を成し、か
つ前記電極平面に接している前記一端部の各薄膜層の積
層方向の端面の幅が所定の幅に規定されている積層電極
が配設され、前記抵抗薄膜の他方の面に単体電極が前記
積層電極に対向して配設されて構成されている。

【００２６】本発明の他の抵抗変化検出素子は、抵抗薄
膜の表裏両平面に、所定の幅と厚さの少なくとも１層の
導電体薄膜と複数層の絶縁体薄膜とが交互に積層され、
該積層薄膜の一端部が前記抵抗薄膜の平面に対して鋭角
の傾斜面を成し、かつ前記抵抗薄膜の平面に接している
前記一端部の各薄膜層の積層方向の端面の幅が所定の幅
に規定されている積層電極が、それぞれの前記各導電体
薄膜は導電体薄膜同士で、前記絶縁体薄膜は絶縁体薄膜
同士で前記各薄膜層の端面が互いに対向する状態で配設
されて構成されている。

【００２７】本発明の他の一つの抵抗変化検出素子は、
抵抗薄膜の表裏両平面に、所定の幅と厚さの少なくとも
１層の導電体薄膜と複数層の絶縁体薄膜とが交互に積層
され、該積層薄膜の一端部が前記抵抗薄膜の平面に対し
て鋭角の傾斜面を成し、かつ前記抵抗薄膜の平面に接し
ている前記一端部の各薄膜層の積層方向の端面の幅が所
定の幅に規定されている積層電極が、それぞれの前記各
導電体薄膜は導電体薄膜同士で、前記絶縁体薄膜は絶縁
体薄膜同士で前記各薄膜層の端面が互いに交差する向き
の状態で配設されて構成されている。

【００２８】前記抵抗薄膜が磁気抵抗効果素子であって
もよく、また、抵抗薄膜の表裏に前記積層電極が配設さ
れて構成されている抵抗変化検出素子の場合には、それ
ら何れか一方の積層電極を、その導電体薄膜の積層面が
記録媒体対向面に平行になるように配設し、他方の積層
電極は、その導電体薄膜の積層面が前記導電体薄膜の積
層面と交差する向きで配設して構成することが望まし
い。

【００２９】更にまた、本発明の他の一つである抵抗変
化検出方法は、所定の幅、奥行き、厚みを備え、一端面
が幅方向に露出した抵抗薄膜の一方の面に、前記露出端
面側から奥行き側に向けて、少なくとも１層の電極層を
複数の絶縁層で各層目が前記露出端面に平行になるよう
に、そして該電極層及び該絶縁層の各先端面が所定の奥
行き幅で規定されて積層された積層電極を取り付け、前
記抵抗薄膜の他の面に前記積層電極と同一の積層電極
を、それぞれの電極層の端面を対向させて取り付ける
か、前記一方の面に取り付けられた積層電極の奥行き幅
に対向する単一電極を取り付け、前記抵抗薄膜の前記露
出端面側から前記両積層電極或いは一方の前記積層電極
と前記単一電極を同時に研磨して、前記抵抗薄膜の厚み
方向における抵抗変化を検出する方法を採っている。

【００３０】そして更にまた、本発明の他の一つである
抵抗変化検出素子の製造方法は、平坦な基準面の所定の
位置に所定の高さのマスクを形成する工程と、該マスク
の上方斜め後方位置から前記マスクが存在する位置より
前方の位置の前記基準面に向けてイオンビームを発射
し、該イオンビームにより前記基準面に、端部が傾斜面
となる所定の深さの窪みを形成する工程と、前記マスク
の上方斜め後方位置から導電体或いは絶縁体の微粒子
を、前記窪みの前記傾斜面を含む底面に、一端部の端面
が所定の幅となり、前記基準面とほぼ同一の平坦面とな
るように第１薄膜層を方向性成膜する工程と、前記マス
クの上方斜め後方位置から前記第１薄膜層が導電体であ
れば絶縁体の、絶縁体であれば導電体の微粒子を、前記
第１薄膜層の少なくとも前記傾斜面を含み、一端部の端
面が所定の幅となり、前記基準面とほぼ同一の平坦面と
なるように第２薄膜層を方向性成膜する工程と、必要に
応じて前記第１薄膜層及び前記第２薄膜層を成膜する工
程を交互に行う工程と、前記第１薄膜層及び前記第２薄
膜層とを所定の層数、交互に成膜した後、少なくとも前
記各薄膜層の端面を含む平面に抵抗薄膜を所定の厚さで
成膜する工程とを含む工程からなる方法を採っている。

【００３１】本発明の他の抵抗変化検出素子の製造方法
は、平坦な基準面の所産の位置に所定の高さのマスクを
形成する工程と、該マスクの上方斜め後方位置から前記
マスクが存在する位置より前方の位置の前記基準面に向
けてイオンビームを発射し、該イオンビームにより前記
基準面に、端部が傾斜面となる所定の深さの窪みを形成
する工程と、前記マスクの上方斜め後方位置から導電体
或いは絶縁体の微粒子を、前記窪みの前記傾斜面を含む
底面に、一端部の端面が所定の幅となり、前記基準面と
ほぼ同一の平坦面となるように第１薄膜層を方向性成膜
する工程と、前記マスクの上方斜め後方位置から前記第
１薄膜層が導電体であれば絶縁体の、絶縁体であれば導
電体の微粒子を、前記第１薄膜層の少なくとも前記傾斜
面を含み、一端部の端面が所定の幅となり、前記基準面
とほぼ同一の平坦面となるように第２薄膜層を方向性成
膜する工程と、必要に応じて前記第１薄膜層及び前記第
２薄膜層を成膜する工程を交互に行う工程と、前記第１
薄膜層及び前記第２薄膜層とを所定の層数、交互に成膜
した後、少なくとも前記各薄膜層の端面を含む平面に抵
抗薄膜を所定の厚さで成膜する工程と、該抵抗体薄膜の
表面に導電体薄膜を所定の厚さで成膜する工程とを含む
工程からなる方法を採っている。

【００３２】そして更にまた、本発明の他の一つである
抵抗変化検出装置は、基準端面からの所定の幅を備えた
薄膜抵抗素子の前記基準端面から所定の間隔を開けて、
前記薄膜抵抗素子の一方の面に、該一方の面に接触する
端面が所定の幅に規定されて、薄膜導電層と薄膜絶縁層
とが積層された積層電極を配設し、前記薄膜抵抗素子の
他の面に電極を配設し、該電極と前記積層電極の各導電
層との間に、電源と前記薄膜抵抗素子の抵抗変化を表示
するモニターとの並列回路が接続されて構成されてい
る。

【００３３】本発明の他の抵抗変化検出装置は、基準端
面からの所定の幅を備えた薄膜抵抗素子の前記基準端面
から所定の間隔を開けて、前記薄膜抵抗素子の一方の面
に、該一方の面に接触する端面が所定の幅に規定され
て、薄膜導電層と薄膜絶縁層とが積層された第１積層電
極を配設し、前記薄膜抵抗素子の他の面に、該他方の面
に接触する端面が所定の幅に規定されて、薄膜導電層と
薄膜絶縁層とが積層された第２積層電極を、前記各薄膜
導電層の積層方向が前記第１積層電極の各薄膜導電層の
積層方向と交差する状態で配設し、前記第１積層電極及
び前記第２積層電極のそれぞれ交差対応する導電層間
に、電源と前記薄膜抵抗素子の抵抗変化を表示するモニ
ターとの並列回路が接続されて構成されている。

【００３４】前記薄膜抵抗素子が磁気抵抗効果素子であ
っても、また、その磁気抵抗効果素子が面垂直電流型の
巨大磁気抵抗変化素子であってもよい。

【００３５】そして更にまた、本発明の他の一つである
磁気抵抗効果素子は、導電性下層シールド膜上の所定の
位置に配設された、磁気媒体からの磁束に感応する磁気
抵抗効果膜と、該磁気抵抗効果膜の両側に配設されたハ
ード膜と、該ハード膜の少なくとも一方の側に、前記磁
気抵抗効果膜の表面と同一表面を形成するように配設さ
れた前記磁気抵抗効果膜と同一の物体の薄膜抵抗素子
と、該薄膜抵抗素子の表面に、導電体と絶縁体との薄膜
層の一端部の端面が所定の幅に規定されて接し、交互に
積層された積層電極とを具備して構成されている。

【００３６】前記磁気抵抗効果膜は面垂直電流型の巨大
磁気抵抗効果膜である場合もあり、また、前記の磁気抵
抗効果素子が前記磁気抵抗効果膜の前記磁気媒体からの
磁束に感応する側とは反対側に、前記磁気抵抗効果膜と
同一の表面を形成し、その磁気抵抗効果膜と同一の物体
で同一の厚さを備えたフラックスガイドが形成されてい
るものであってもよい。

【００３７】そして更にまた、本発明の他の一つである
面垂直電流型の巨大磁気抵抗効果素子の製造方法は、導
電体の下層シールド膜の表面に下層ギャップとなる下地
膜を所定の厚さで成膜する工程と、前記下地膜の表面に
面垂直電流型の巨大磁気抵抗効果膜を所定の厚さで成膜
する工程と、前記磁気抵抗効果膜に所定の間隔を開けて
２本の所定の幅の、前記下地膜に届く滞さの溝を互いに
平行に形成する工程と、前記２本の溝内にハード膜を形
成する工程と、前記２本のハード膜、それらに挟まれた
前記面垂直電流型の巨大磁気抵抗効果膜、及び前記２本
のハード膜のそれぞれの外側に形成されている前記面垂
直電流型の巨大磁気抵抗効果膜を横断する基準線を形成
する工程と、該基準線で区切られたどちらか一方の前記
面垂直電流型の巨大磁気抵抗効果膜、前記２本のハード
膜、前記下地膜の全て、及び所定の厚さの前記下層シー
ルド膜をエッチングにより除去する工程と、該除去され
た前記下層シールド膜の表面に、前記基準線を境に残さ
れた部分の前記面垂直電流型の巨大磁気抵抗効果膜、前
記２本のハード膜の表面と同一面を形成するようにアバ
ッテド・ジャンクション・プロセス手法を用いて絶縁材
を充填して絶縁膜を形成する工程と、前記残部の２本の
ハード膜、それらに挟まれた前記面垂直電流型の巨大磁
気抵抗効果膜、前記２本のハード膜のそれぞれの外側に
形成されている前記面垂直電流型の巨大磁気抵抗効果膜
の一部分、及び前記絶縁膜にわたって、それらの表面に
上層ギャップとなる下地膜を所定の厚さで成膜する工程
と、前記２本のハード膜のそれぞれの外側に形成されて
いる残部の前記面垂直電流型の巨大磁気抵抗効果膜の前
記基準線近傍の表面に、導電体と絶縁体との薄膜層の一
端部の端面が接し、かつ下層の薄膜層の少なくとも傾斜
面の表面にわたって前記一端部が傾斜した面を形成して
交互に成膜され、前記表面に接している前記各端面の幅
が所定の幅に規定されて積層されている積層電極を方向
性成膜法で形成する工程とを含む工程からなる方法を採
っている。

【００３８】本発明の他の面垂直電流型の巨大磁気抵抗
効果素子の製造方法は、導電体の下層シールド膜の表面
に下層ギャップとなる下地膜を所定の厚さで成膜する工
程と、前記下地膜の表面中間部に基準線を形成する工程
と、該基準線を中心にしてどちらか一方の前記下地膜の
表面から前記下層シールド膜の厚みの中間部分まで両者
の膜をエッチングにより除去する工程と、該除去された
前記下層シールド膜の表面に、前記基準線を境に残され
た部分の前記下地膜の表面と同一面を形成するようにア
バッテド・ジャンクション・プロセス手法を用いて絶縁
材を成膜、充填して絶縁膜を形成する工程と、前記下地
膜及び前記絶縁膜の表面に面垂直電流型の巨大磁気抵抗
効果膜を所定の幅及び厚さで成膜する工程と、前記面垂
直電流型の巨大磁気抵抗効果膜の両側面に密着し、前記
下地膜の表面に、所定の幅の絶縁膜と該絶縁膜の表面に
成膜されたハード膜との積層膜を前記面垂直電流型の巨
大磁気抵抗効果膜の表面と同一平面を形成するようにア
バッテド・ジャンクション・プロセス手法を用いて成膜
する工程と、該積層膜の外側の前記下地膜から前記絶縁
膜の表面に前記基準線を跨いで、前記下地膜の表面に
は、導電体と絶縁体との薄膜層の一端部の端面が接し、
かつ下層の薄膜層の少なくとも傾斜面の表面にわたって
前記一端部が傾斜した面を形成して交互に成膜され、前
記下地膜の表面に接している前記各端面の幅が所定の幅
に規定されて積層されている積層電極を方向性成膜法で
形成する工程とを含む工程からなる方法を採っている。

【００３９】従って、本発明の積層電極によれば、各薄
膜層の傾斜面の角度、高さを調整することで、電極面に
接する幅を調整でき、特に微小面積で接続することがで
きる。

【００４０】そして、本発明の積層電極の製造方法によ
れば、既存の電子材料や製造装置を利用しながら、必要
に応じて微小な構造で積層電極を製作することができ
る。しかも平坦な基準面の上下両面に対して積層電極を
形成できる。

【００４１】また、本発明の電子ディバイスによれば、
その電極の少なくとも一方の面に本発明の積層電極を形
成することにより、積層電極を構成する何れかの導電体
薄膜を電極に電気的に接続することができ、電子ディバ
イスの信頼性が向上する。特に電極の上下面に積層電極
の積層方向を互いに交差させてそれぞれ接続することに
より、より確実に、そして極めて微細な面積で接続する
ことができる。

【００４２】そしてまた、本発明の抵抗変化検出素子に
よれば、その抵抗薄膜の少なくとも一方の面に本発明の
積層電極を形成することにより、積層電極を構成する何
れかの導電体薄膜を抵抗薄膜に電気的に接続することが
でき、抵抗変化検出素子の信頼性が向上する。特に抵抗
薄膜の上下面に積層電極の積層方向を互いに交差させて
それぞれ接続することにより、より確実に、そして極め
て微細な面積で接続することができる。

【００４３】更に、本発明の抵抗変化検出方法によれ
ば、抵抗薄膜の平面に形成される積層電極の導電体薄膜
と絶縁体薄膜との膜厚及び積層間隔をコントロールする
ことにより、より一層きめ細かく抵抗変化を検出するこ
とができる。

【００４４】更にまた、本発明の抵抗変化検出素子の製
造方法によれば、既存の電子材料や製造装置を利用しな
がら、抵抗薄膜の下面に必要に応じて微小な構造で積層
電極が一体的に形成された抵抗変化検出素子を製作する
ことができる。

【００４５】そして更に、本発明の抵抗変化検出装置に
よれば、薄膜抵抗素子の平面に形成される積層電極の導
電体薄膜と絶縁体薄膜との膜厚及び積層間隔をコントロ
ールすることにより、それぞれの導電体薄腱に接療され
ているモニターを観察しながら、より一層きめ細かく抵
抗変化を検出することができる。

【００４６】そして更にまた、本発明の面垂直電流型磁
気抵抗効果素子或いは面垂直電流型巨大磁気抵抗効果素
子によれば、磁気抵抗効果膜と、この磁気抵抗効果膜の
一部分を薄膜抵抗素子として用いてハイトセンサーとな
る抵抗変化検出素子、或いはフラックスガイドが一体的
に形成されており、極めて微小な構造の磁気抵抗効果素
子を得ることができ、そのハイトの寸法も微細に、精密
に形成できる。

【００４７】そして更にまた、本発明の面垂直電流型巨
大磁気抵抗効果素子の製造方法によれば、既存の電子材
料や製造装置を利用しながら、磁気抵抗効果膜と、この
磁気抵抗効果膜の一部分を薄膜抵抗素子として用いてハ
イトセンサーとなる抵抗変化検出素子、或いはフラック
スガイドを一体的に、そして極めて微小な構造で形成す
ることができる。

【００４８】

【発明の実施の形態】以下、図を用いて、本発明の実施
形態の積層電極、電子ディバイス、抵抗変化検出装置、
磁気抵抗効果素子、及びそれらの製造方法を説明する。

【００４９】なお、本発明の抵抗変化検出素子及び抵抗
変化検出装置は、薄膜磁気ヘッドのハイトセンサーに適
用した場合を採り上げて、また、本発明の電子デイバイ
スの適用事例としては、その薄膜磁気ヘッドを採り上げ
て説明する。

【００５０】先ず最初に、図１乃至図１０を用いて、本
発明の積層電極及びこれを用いた抵抗変化検出装置につ
いて説明する。

【００５１】図１に本発明の第１実施形態の抵抗変化検
出装置５００Ａを示した。この抵抗変化検出装置５００
Ａは、抵抗薄膜１１０Ａ、単体の下方電極１２０（以
下、「下方電極１２０」或いは単に「電極１２０」と記
す）、上方の積層電極２００Ａからなる本発明の第１実
施形態の抵抗変化検出素子１００Ａとモニター１４０Ａ
とから構成されていて、抵抗変化検出素子１００Ａは電
極１２０の一端部に所定の幅及び奥行き（ハイト）で形
成されている平面１２１に抵抗薄膜１１０が成膜されて
おり、そしてその抵抗薄膜１１０Ａの表面１１１を基準
面としてそのほぼ全面に積層電極２００Ａが成膜、形成
されており、抵抗変化検出装置５００Ａは、これら電極
１２０と積層電極２００Ａの導電膜Ｃｄとの間に、電圧
計Ｖと電源Ｅからなる並列回路構成のモニター１４０Ａ
が接続されて構成されている。

【００５２】積層電極２００Ａは、本発明の第１実施形
態の積層電極であって、抵抗薄膜１１０Ａの基準面であ
る平坦な表面１１１に対して一端部が傾斜した面を形成
して成膜された第１層目の薄膜（絶縁膜）Ｉｎと、この
平坦な表面１１１に一端面が接し、かつ第１層目の薄膜
Ｉｎの少なくとも前記傾斜面の表面１１１にわたって一
端部が傾斜した面を形成して成膜された第２層目の薄膜
（導電膜）Ｃｄと、更に、前記平坦な表面１１１に一端
面が接し、かつ前記第２層目の薄膜Ｃｄの少なくとも前
記傾斜面の表面にわたって一端部が傾斜した面を形成し
て成膜された第３層目の薄膜（絶縁膜）Ｉｎとから構成
され、前記平坦な表面１１１に接している前記各端面の
幅が所定の幅Ｗに規定されて積層されされている。

【００５３】この抵抗変化検出素子１００Ａをハイトセ
ンサーとして図２５に示した再生ヘッドＰＨのＭＲ素子
１８に適用した場合は、下側ギャップ２０Ｂ或いは下層
シールド２１が電極１２０であり、抵抗薄膜１１０Ａが
ＭＲ膜であり、その上面に積層電極２００Ａを接続し、
その下側ギャップ２０Ｂ或いは下層シールド２１と積層
電極２００Ａの導電膜Ｃｄとにモニター１４０Ａを接続
するとハイトセンサーが構成することができ、モニター
１４０Ａの電源Ｅから電流をＭＲ膜に垂直方向に流し、
ＡＢＳ２２を積層電極２００Ａの上方の絶縁膜Ｉｎから
導電膜Ｃｄを研磨３３するにつれて導通抵抗が変化し、
その抵抗変化による電圧変化を電圧計Ｖでモニターする
ことによりＡＢＳ２２の加工精度をモニターすることが
できる。なお、図１に示した微小な積層電極２００Ａは
抵抗薄膜１１０Ａの下面に配置してもよい。

【００５４】また、図２及び図３に本発明の第２及び第
３実施形態の抵抗変化検出素子１００Ｂ、１００Ｃを示
した。これら抵抗変化検出素子１００Ｂ、１００Ｃに用
いられている積層電極２００Ｂ、２００Ｃは複数層の導
電膜Ｃｄと絶縁膜Ｉｎの積層構造で形成されており、こ
のような構造の積層電極２００Ｂを用いることが望まし
い。この微小な積層電極２００Ｂは本発明の第２実施形
態の積層電極であり、積層電極２００Ｃは本発明の第３
実施形態の積層電極である。符号１３０は単体の上方電
極を指す。

【００５５】抵抗薄膜１１０Ａへの積層電極の接続はそ
の上下面の少なくとも一方の面で行ってもよく、上下両
面に各導電膜Ｃｄの端面を合わせて配設し、接続するよ
うにしてもよい。

【００５６】図２及び図３に示した積層電極２００Ｂ、
２００Ｃは、抵抗薄膜１１０Ａの基準面である平坦な表
面１１１に対して一端部が傾斜した面を形成して成膜さ
れた第１層目の薄膜（導電膜）Ｃｄと、この平坦な表面
１１１に一端面が接し、かつ第１層目の薄膜Ｃｄの少な
くとも前記傾斜面の表面にわたって一端部が傾斜した面
を形成して成膜された第２層目の薄膜（絶縁膜）Ｉｎ
と、前記平坦な表面１１１に一端面が接し、かつ前記第
２層目の薄膜Ｉｎの少なくとも前記傾斜面の表面にわた
って一端部が傾斜した面を形成して成膜された第３層目
の薄膜（導電膜）Ｃｄと、前記平坦な表面１１１に一端
面が接し、かつ前記第３層目の薄膜Ｃｄの少なくとも前
記傾斜面の表面にわたって一端部が傾斜した面を形成し
て成膜された第４層目の薄膜（絶縁膜）Ｉｎと、そして
前記平坦な表面１１１に一端面が接し、かつ前記第４層
目の薄膜Ｉｎの少なくとも前記傾斜面の表面にわたって
一端部が傾斜した面を形成して成膜された第５層目の薄
膜（導電膜）Ｃｄ・・・とから構成され、前記平坦な表
面１１１に接している前記各端面の幅が所定の幅Ｗに規
定されて積層されているものである。

【００５７】図１に示したように、導電膜Ｃｄが単層の
積層電極２００Ａの場合は、図４に示したように、抵抗
薄膜１１０Ａへの接続の位置ずれＤが製造上発生する場
合があり、図２、図３に示したような積層電極構造で接
続すれば、その何れかの導電膜Ｃｄを抵抗薄膜１１０Ａ
に接続できるため、製造上のマージンを確保することが
できる。

【００５８】更に、図５に示したように、抵抗薄膜１１
０Ｂの平面面積を広くすることでも、製造上の位置合わ
せマージンを確保することができる。図示の場合の積層
電極は第２実施形態の積層電極２００Ｂで示したが、第
１実施形態の積層電極２００Ａを用いた場合に、より一
層効果的である。

【００５９】次に、これら積層電極２００Ａ、２００Ｂ
と抵抗薄膜１１０Ａへの接続構造の製造方法を、図６乃
至図９を用いて説明する。

【００６０】先ず、図６を用いて、積層電極２００Ａを
成膜しながら抵抗薄膜１１０Ａの上面に、その積層電極
２００Ａを同時に接続する製造方法を説明する。

【００６１】この事例の場合は、下方電極１２０上に抵
抗薄膜１１０Ａを成膜し、その基準面となる平坦な表面
１１１にフォトレジストなどのマスク３００をパターニ
ングし、この状態から、先ず、上側電極構造として第１
層目の絶縁膜Ｉｎを、続いて、その第１層目の絶縁膜Ｉ
ｎの表面に第２層目の導電膜Ｃｄを、更に続いてその第
２層目の導電膜Ｃｄの表面に第３層目の絶縁膜Ｉｎを、
順次、方向性成膜３１０で行う。

【００６２】この方向性成膜３１０の手法は問われず、
蒸着やイオンビームスバッタなどが適用可能である。複
数の導電膜を積層する場合は、単純に絶縁膜Ｉｎと導電
膜Ｃｄとを交互に必要な積層分だけ成膜することにな
る。

【００６３】ここで導電膜Ｃｄを成膜する際に、各薄膜
層の膜厚を管理すること、並びに成膜粒子の入射角θと
マスクの高さｈとを考慮することで、抵抗薄膜１１０Ａ
の上面１１１における電極幅（面積）Ｗを調節すること
ができる。従って、各薄膜の端面の厚みがコントロール
された状態の傾斜面で成膜することができる。

【００６４】電極幅Ｗの寸法を調整できる一例として
は、レジストマスク３００の厚み（高さ）ｈが０．３μ
ｍの場合で入射拉子角度θを１度変えると、凡そ０．０
０５μｍの位置変化を調整することができる。

【００６５】通常の方向性成膜３１０においては入射角
度θの分散が若干あるため、成膜の膜厚管理だけで電極
幅Ｗの管理は可能である。良く知られているようにスパ
ッタなどの成膜手法においては、０．００１μｍ以下の
層構成を持ったディバイスが製造（膜厚管理）されてい
るため、電極幅Ｗの制御性は、０．００５〜０．０１０
μｍの微小サイズにおいても達成可能である。

【００６６】次に、図７乃至図９を用いて、積層電極２
００Ｂの成膜と、その積層電極２００Ｂを抵抗薄膜１１
０Ａの下面に接続する製造方法を説明する。

【００６７】図７に示したように、最初に下方電極
（膜）１２０上にフォトレジストなどのマスク３００を
パターニングし、次に、イオンミリング３２０などによ
り下方電極１２０を方向性エッチングし、傾斜面と一段
下がった深さの水平面で下面積層電極を成膜する窪み１
２１を形成する。

【００６８】その後で、図８に示したように、前記の上
面電極接続時と同様に、窪み１２１の下面積層電極部表
面Ｓに絶縁膜Ｉｎと導電膜Ｃｄとを交互に方向性成膜３
１０を行う。複数の導電膜を備えた積層電極２００Ｂを
成膜するには、前記と同様に、導電膜Ｃｄと絶縁膜Ｉｎ
との成膜を必要な積層数、成膜すれば良い。

【００６９】ここでは、方向性成膜３１０の条件によっ
ては下方の積層電極部表面Ｓのラフネスが乱れる場合が
ある。その場合は、抵抗薄膜１１０Ｃを成膜する前に、
若干のバフなどの研磨工程を加えて平坦化することが望
ましい。

【００７０】その後で、図９に示したように、抵抗薄膜
１１０Ｃを成膜し、次に、上方の電極１３０の成膜へ移
行する。ここでの下方電極２００Ｃの構造は、下方電極
１２０と導電膜Ｃｄの２層電極構造となっている。

【００７１】図１０に、図２に示した抵抗変化検出素子
１００Ｂとモニター１４０Ｂとから構成した本発明の第
２実施形態の抵抗変化検出装置５００Ｂを示した。この
抵抗変化検出装置５００Ｂは抵抗変化検出素子１００Ｂ
の各導電膜Ｃｄと下方の電極１２０との間に、電圧計Ｖ
ａ、Ｖｂ、Ｖｃとそれぞれに並列に接続した電源Ｅａ、
Ｅｂ、Ｅｃからなる回路をそれぞれ接続して、ＡＢＳ２
２の研磨３３工程時に各導電膜Ｃｄの抵抗値の変化を電
圧変化で同時にモニターできるように構成されている。

【００７２】次に、この抵抗変化検出装置５００Ｂの使
用方法を簡単に説明する。

【００７３】図１０Ｂに研磨時間に対する各導電膜Ｃｄ
ａ、Ｃｄｂ、Ｃｄｃの抵抗値の逆数を示した。導電層Ｃ
ｄｃの抵抗値の逆数をモニターした曲線が３５、導電層
Ｃｄｂの抵抗値の逆数をモニターした曲線が３６、導電
層Ｃｄａの抵抗値の逆数をモニターした曲線が３７であ
る。

【００７４】研磨が進み、ＡＢＳ２１の位置が面３８ま
でくると、導電膜Ｃｄｃの抵抗が変化し始める。この時
の時間をＴｃとする。同様にＡＢＳ２１が面３９まで研
磨されると、導電膜Ｃｄｂが抵抗変化し始める。この時
の時間をＴｂとする。同様に研磨が面４０まできた時が
Ｔｃとなる。

【００７５】ここで、各導電膜Ｃｄａ、Ｃｄｂ、Ｃｄｃ
の抵抗薄膜１１０Ａへの接続幅を同一幅になるように成
膜しておくと、Ｔｂ−Ｔｃ＝Ｔａ−Ｔｂとなり、Ｔａの
時間を予測することができる。つまり、研磨の終点検出
が可能となり、ＡＢＳ２２の位置を面４０の近傍で止め
ることが可能となる。また、必ずしも導電膜Ｃｄａを露
出する必要はなく、導電膜Ｃｄｃと導電膜Ｃｄｂの間の
絶縁膜で研磨３３が終了するようにしてもよい。このよ
うに研磨と同時に各電極の抵抗測定を行うことで、研磨
位置を微小な電極幅の精度で把握することができる。

【００７６】ここまで説明してきたのは、微小電極をど
のようにして製作するか、そのような微小電極が製作で
きた場合に、それを用いて磁気ヘッドの加工をどのよう
に行うかという課題を説明した。

【００７７】次に、実際に前記の抵抗変化検出装置５０
０Ｂをハイトセンサーとして電子ディバイスの、例え
ば、微小なＭＲ素子、特に本発明の第１実施形態のＣＰ
Ｐ型ＧＭＲ素子に搭載する場合について説明する。この
場合には、そのハイトセンサーをどのような構造で、そ
してＧＭＲ膜に対してどのような位置関係で、しかも精
密に配置できるかということが大きな課題になる。ＧＭ
Ｒ膜に電極を接続する面積は１００ｎｍ２ 程度といっ
た極めて微小な面積を狙う場合には、そのような微小な
精度でハイトセンサーを配置しなければならないという
ことになる。そのようなＧＭＲ素子をどのようにして作
製するのかということを以下に説明する。

【００７８】図１１乃至図２１を用いて、本発明を適用
した場合のＧＭＲ素子の構造及びその動作を説明する。
ここではＭＲ素子の膜面に垂直に通電する、いわゆるＣ
ＰＰ型ＧＭＲ素子に本発明を適用した事例を説明する。
なお、ＴＭＲ素子もＣＰＰ配置であり適用可能である。

【００７９】先ず、図１１を参照しながらＣＰＰ型ＧＭ
Ｒ素子（以下、単に「ＧＭＲ素子」と略記する）のＧＭ
Ｒ膜で生じる電流と磁界の関係を考察する。

【００８０】図１１はＧＭＲ素子の模式図であって、Ｇ
ＭＲ膜Ｆ部分を拡大して表現している。ＧＭＲ素子１８
はＣＰＰ型であるので、膜Ｌ面に垂直に電流Ｉを流す。
この電流Ｉを流すことによって電流磁界Ｈ２が発生す
る。一方でＧＭＲ膜Ｆの動作を安定化させなくてはなら
ないので、ハード膜１９を両脇に配置し、これらを一方
向に着磁することでハード膜１９による磁界Ｈ１が発生
する。そうすると、基準線Ｌ側では磁界Ｈ１と磁界Ｈ２
は相殺し合う。一方、ＡＢＳ２２側では互いに強調する
ということになる。従って、ＧＭＲ膜Ｆでは磁界Ｈ１が
均一に掛からない。即ち、ＧＭＲ膜Ｆの動作の安定性が
撹なわれる可能性がある。これはＣＰＰ型ＧＭＲ素子１
８そのものが備えている原理的な欠点の一つであるが、
この欠点は電流値Ｉを小さくできれば、発生磁化Ｈ２を
小さくできることである。従って、ＣＰＰ型ＧＭＲ素子
１８においては、電流値Ｉを小さくするのが要点にな
る。なお、図１１における符号Ｚは絶縁膜を指す。

【００８１】ＡＢＳ２２と基準線Ｌとの間の距離がＭＲ
ハイトＨｗになるが、本発明では、このＭＲハイトＨｗ
を１０〜１５ｎｍという極めて小さなサイズにできる。
ＧＭＲ膜Ｆの材料は電流Ｉに対する限界があって、電流
Ｉを流し過ぎると、信頼性が取れなくなる限界があり、
電流密度でいうと５０ＭＡ／ｃｍ２ という極めて大き
い電流であるが、通電することによってそのＧＭＲ素子
１８は発熱し、劣化し始める。従って、長期にわたって
ＧＭＲ素子１８の信頼性を保つためには、この電流密度
の値には自ずから限度がある。これには電流を流すＧＭ
Ｒ膜Ｆのエリアを小さくできれば、当然のことながら流
す電流を小さくできる。磁界Ｈ２は無論電流密度にも関
連があるが、電流Ｉの絶対値そのものに依存するので、
微小エリアにできれば、電流密度を一定にして電流値を
小さくでき、従って、電流Ｉによって発生する磁界Ｈ２
を小さくできる。

【００８２】これまでのＧＭＲ素子であると、ＧＭＲ膜
Ｆのエリアは１００ｎｍ角程度あり、電流磁界Ｈ２も１
５０〜２００Ｏｅというような大きい値であった。これ
が、もし、そのＧＭＲ膜Ｆのエリアを１００ｎｍ２ 程
度まで微細化できれば、電流磁界Ｈ２を２０Ｏｅ程度に
低下させることができる。そうすると電流磁界Ｈ２と安
定化磁界Ｈ１との干渉を劇的に削減できることになる。
また、これができれば動作安定化の制御がし易くなる。

【００８３】以上の説明から明らかなように、ＧＭＲ膜
Ｆはその動作安定性を確保するために、強い電流磁界を
低減させることが肝要で、この観点から通電領域を出来
るだけ微小化することが望ましい。

【００８４】また、ＧＭＲ膜Ｆを用いたシールド型再生
ヘッドの場合、シールドによるＡＢＳ２２からの磁束進
入長の制約から、ＧＭＲ素子１８の感度が最も高く取れ
るＡＢＳ２２近傍の微細なエリアにＧＭＲ膜Ｆを配置す
る構造が求められている。一方、ＧＭＲ膜Ｆは、前記の
ように、機械研磨時のハイトセンサーによってサイズが
規定されるため、ＧＭＲ膜Ｆとハイトセンサーとの位置
関係を微小サイズに合わせて精度を上げる必要がある。

【００８５】従って、ＧＭＲ膜Ｆとハイトセンサーとの
位置関係を規定しつつ各構成要素を複合的に形成する手
法が必要となる。

【００８６】以下、図１２乃至図２１を用いて、本発明
の実施形態のＧＭＲ素子４００Ａ（図１６）を説明す
る。このＧＭＲ素子４００Ａの製造方法は極微小なハイ
トセンサーを極微小なＧＭＲ素子に精密な位置関係で配
置するプロセスを含んでいる。

【００８７】先ず、図１２に示したように、下層シール
ド４１０上に、導電性の下層ギャップ４２０、ＧＭＲ膜
４３０の順で成膜する。狭ギャップ対応時には、導電性
の下層ギャップ膜４２０は、ＧＭＲ膜４３０の下地膜で
共用する。

【００８８】その後、図１３に示したように、ＧＭＲ膜
４３０の一部分をＧＭＲ素子４００ＡそのもののＧＭＲ
膜４３１とするため、それが所望のトラック幅になるよ
うにＧＭＲ膜４３０の所定の幅を残してＧＭＲ膜４３１
とし、その両側にハード膜４４０を配置する。ここでは
ＧＭＲ膜４３１にのみ垂直通電したいことから、絶縁膜
４５０との積層膜とする。そしてハード膜４４０と絶縁
膜４５０との上下関係は何れでもよい。なお、後記のよ
うに、ＧＭＲ膜４３０の両側面に残った一部分のＧＭＲ
膜４３２が後記のハイトセンサー５００Ｃの薄膜抵抗素
子１１０Ｃとして利用する。

【００８９】ここでのＧＭＲ膜４３１の両側にハード膜
４４０を配置する手法は、従来のＭＲ素子の安定化並び
に電極接続に用いられるアバッテド・ジャンクション・
プロセスという手法（＝Ａｂｕｔｔｅｄ Ｊｕｎｃｔｉ
ｏｎ Ｐｒｏｃｅｓｓ、以下、「ＡＪＰ手法」と略記す
る）を用いて行う。ハード膜４４０の幅はＧＭＲ膜４３
１のトラック幅Ｔｗより充分に広ければよく、トラック
幅Ｔｗが０．１μｍ程度の場合、ＧＭＲ膜４３１とハー
ド膜４４０を合わせた幅は０．５μｍ程度以上あればよ
い。一方、余り広くなりすぎても良くない。それはハー
ド膜４４０の外側にハイトセンサー上層ギャップ膜４７
０を配置してＡＢＳ２２を研磨する時にＧＭＲ膜４３１
のハイトのモニタリングの精度を落としてしまう可能性
があるからである。

【００９０】次に、図１４に示したように、ＡＢＳ２２
に平行な基準線Ｌから右側部分をエッチングにより除去
し、その切り落とし部分に絶縁膜４６０を埋め込む。こ
のプロセスもＡＪＰ手法で行う。ここで形成された基準
線Ｌが、ＧＭＲ膜４３１とハイトセンサー上層ギャップ
膜４７０の位置関係を決める基準線となる。従って、同
一直線として、同一の基板面上の同一材料に対してフォ
トリソグラフイーでパターニングしてエッチングするこ
とで、基準線の位置ずれを無くすことがポイントにな
る。

【００９１】続いて、図１５に示したように、上層ギャ
ップ膜４７０、上層シールド４８０の順で成膜して、Ｇ
ＭＲ膜４３１部分の成膜は終了する。狭ギャップ仕様の
再生ヘッドでは、この上層ギャップ膜４７０は無く、上
層シールド４８０のみの成膜となる場合もある。

【００９２】この成膜プロセスの終了後、図１６に示し
たように、ＧＭＲ膜４３１の両側面（片側でも可）のＧ
ＭＲ膜４３２上に積層電極２００Ａを、図６で説明した
電極形成方法によりそれぞれ形成する。即ち、前記の基
準線Ｌを跨ぐように積層電極２００Ａ（図１８）を形成
する。なお、このＡＢＳ２２と基準線Ｌとの間のＧＭＲ
膜４３１部分のみをＧＭＲ素子として使用するので、こ
の部分を５４３１Ａの符号を付し、これ以外のＧＭＲ膜
４３１と区別する。このようにして本発明の第１実施形
態のＧＭＲ素子４００Ａが完成する。

【００９３】これらＧＭＲ膜４３１Ａの中央部を通るＡ
−Ａ線上における断面構造及びハイトセンサー５００Ｃ
の積層電極２００Ａの中央部を通るＢ−Ｂ線上における
断面構造をそれぞれ図１７及び図１８に示した。

【００９４】このＧＭＲ膜４３１Ａは、上層シールド４
８０、下層シールド４１０を電極として、ＧＭＲ膜４３
１Ａ面に垂直方向に通電される。また、ハイトセンサー
５００Ｃは、ＧＭＲ膜４３２が抵抗薄膜１１０Ｄとし
て、その下層電極が下層シールド４１０、その上層電極
が上部積層電極２００Ａの少なくとも１枚の導電膜Ｃｄ
を電極として構成されていることになる。基準線Ｌを跨
ぐように上部積層電極２００Ａを形成するのは、基準線
Ｌに対して各導電膜Ｃｄがどの位置に在るかを把握し、
研磨目安を決定するためである。即ち、上層の各導電層
Ｃｄａ、Ｃｄｂ、Ｃｄｃ、Ｃｄｄ・・・と下層シールド
４１０の導通チェックを行うと、基準線Ｌより前方に在
るのは何層目の導電膜かが判明する。例えば、図１８で
は、１層目の導電膜Ｃｄａは導通しないで２層目の導電
膜Ｃｄｂから下層シールド４１０との導通が得られるこ
とが判り、ＡＢＳ２２の研磨時に３層目の導電層Ｃｄｃ
の抵抗変化の開始を目安に残りの研磨時間を決定して研
磨を停止させればよい。このＡＢＳ２２の研磨方法は図
１０を用いて説明した通りである。ＭＲハイトＨｗ（Ａ
ＢＳ２２と基準線Ｌの幅）の寸法は１０〜１５ｎｍ程度
である。

【００９５】次に、図１９を用いて、本発明の第２実施
形態のＧＭＲ素子４００Ｂを説明する。このＧＭＲ素子
４００ＢはＧＭＲ膜４３１Ａの後方にフラックスガイド
４３１Ｂが配設された構造のもので、そのフラックスガ
イド４３１Ｂを配置する場合に本発明の積層電極を形成
する事例であって、これの成膜方法を簡単に説明する。

【００９６】このフラックスガイド４３１Ｂは透磁率の
ある材料で形成されていて、ＧＭＲ膜４３１Ａの後方に
配置することにより、記録媒体からの磁束がＡＢＳ２２
から入ってきた時に、その磁束をＧＭＲ膜４３１Ａに有
効に引き込み、感度を上げることができる。従って、Ｇ
ＭＲ膜４３１Ａの後方に透磁率の部材があればよいの
で、本発明においては、（ＣＰＰ型）ＧＭＲ膜４３１Ａ
の中の磁気自由層が透磁率を備えているので、ＧＭＲ膜
４３１そのものを後方まで延長して、それをフラックス
ガイド４３１Ｂとしている。

【００９７】そのフラックスガイド４３１Ｂを配設する
に当たって、ＧＭＲ膜４３１とハイトセンサー５００Ｃ
の位置関係を決める基準線Ｌを設けるプロセスを先行し
て行うことが特徴となる。即ち、下層シールド４１０、
下層ギャップ膜４２０の成膜後に前記と同様のＡＪＰ手
法を用いてエッチングと絶縁膜４６０の成膜を行う。そ
の後、ＧＭＲ膜４３１を成膜して南外側に安定化用のハ
ード膜４４０及び絶縁膜４５０の積層膜をＡＪＰ手法に
て形成する。

【００９８】次に、両ハード膜４４０のそれぞれの外側
をエッチングして、上記基準線Ｌを露出させる。ＧＭＲ
膜４３１とハード膜４４０の成膜をリフトオフプロセス
で、基準線Ｌを露出させたまま進めてもよい。次に、図
６で説明した手法によって、ハード膜４４０の外側の下
層ギャップ膜４２０上に上部積層電極２００Ａを方向性
成膜で成膜し、ハイトセンサー５００Ｃを形成する。

【００９９】以上、説明したような製造方法をＧＭＲ素
子に用いることで、ＣＰＰ型ＧＭＲ膜４３１Ａに垂直通
電される領域は、例えば、図１６の事例で、トラック幅
方向で７０ｎｍ、ＧＭＲ膜４３１Ａの高さ方向で１０ｎ
ｍ程度の非常に微小な平面領域を形成することができる
（図１６及び図１９の斜線部分）。トラック幅方向は安
定化用のハード膜４４０と同時に成膜した絶縁膜４５０
によって通電幅が規定され、電子ビーム露光装置などを
用いれば３０ｎｍ程度まで細くできる。

【０１００】ここまでは単層シールド４１０或いは４８
０をＧＭＲ膜４３１Ａの上下電極材として用いた事例を
示したが、図２０に本発明の第４実施形態の抵抗変化検
出素子１００Ｄの構造を示したように、これらの電極を
積層の電極構造としてもよい。図２０の抵抗変化検出素
子１００Ｄはハード膜４４０と絶縁膜４５０との積層膜
を抵抗薄膜１１０Ｃとし、この抵抗薄膜１１０Ｃを挟ん
で上部電極として第２実施形態の積層電極２００Ｂを、
下部電極として第３実施形態の積層電極２００Ｃを用い
て構成したものである。

【０１０１】また、図２１に示した本発明の第５実施形
態の抵抗変化検出素子１００Ｅの構造のように、第４実
施形態の抵抗変化検出素子１００Ｄの上部積層電極２０
０Ｂの向きを下部積層電極２００Ｃの向きに対して、例
えば、９０度回転させて交差させて配置するようにして
もよい。この交差角度は必ずしも９０度である必要はな
い。逆に下部積層電極２００Ｃの向きを上部積層電極２
００Ｂの向きに対して、９０度回転させて交差させて配
置するようにしてもよい。ただし、この交差配置の場
合、上部積層電極２００Ｂ、下部積層電極２００Ｃの何
れかを、その各導電膜ＣｄがＡＢＳ２２に平行になるよ
うに配置する。図２１においては、下部積層電極２００
ＣがＡＢＳ２２に平行に配置されている。何れも上下電
極構造として積層電極を用いた事例である。

【０１０２】これらの場合の上下積層電極の構成は、絶
縁膜Ｉｎと導電膜Ｃｄとを交互に積層したものの他、高
抵抗膜Ｈｒと導電膜Ｃｄとを交互に積層してもよく、そ
してＧＭＲ素子に適用する場合は、それら何れの材料も
シールド材として使用可能な軟磁性膜である必要があ
る。絶縁性軟磁性膜としては酸化鉄など、高抵抗性軟磁
性膜としては、ＣｏＺｒ系アモルフアスやＣｏＸＯ、Ｆ
ｅＸＯ（Ｘ＝Ａｌ、Ｍｇなど）などの比抵抗ρが１００
ル由ｃｍ以上の軟磁性膜が好適である。また、ＧＭＲ素
子４００Ａ、或いは４００Ｂの上下ギャップ層４７０、
４２０は、この場合はＧＭＲ素子の下地膜、上層保護膜
で形成してもよい。

【０１０３】更に、図２１に示した事例で考えると、上
下両積層電極２００Ｂ、２００Ｃが交差した面積部分に
支配的に電流がスポット状に流れる。即ち、交差する上
下積層電極２００Ｂ、２００Ｃの各導電膜Ｃｄの幅が、
例えば、１０ｎｍであれば、上下の導電膜Ｃｄの一層だ
けの通電面積は１００ｎｍ２であり、電極幅を更に絞る
ことで１００ｎｍ２以下の微小面積へと、ＧＭＲ膜への
通電面積を劇的に低減させることができる。電流密度を
保持すると、その分、電流値を低減できて、図１１に示
した電流磁界Ｈ２も低減できるため、ＧＭＲ素子の動作
を図１６に示した事例のＧＭＲ素子よりも更に一層容易
に安定化させることができる。言うまでもなく、ＧＭＲ
素子の動作用消費電力も低減させることができる。

【０１０４】ここでは、本発明の抵抗変化検出装置をシ
ールド型再生ヘッドＰＨに用いられるＧＭＲ素子に適用
した場合を用いて説明したが、ヨーク型再生ヘッドにつ
いても、本発明を適用することができる。

【０１０５】また、ここではＭＲ素子としてＣＰＰ型Ｇ
ＭＲ素子を加工するハイトセンサーに関して説明した
が、ＣＩＰ型ＧＭＲ素子（ＧＭＲ積層膜の膜面に平行に
通電させて用いる素子）を加工するハイトセンサーにも
適用可能である。

【０１０６】更にまた、本発明の各抵抗変化検出装置は
記録再生ヘッドのハイトの研磨精度を出すために使用す
る装置或いは素子として説明したが、この他、本発明の
抵抗変化検出素子或いは抵抗変化検出装置は精密工具、
精密機械の部材などの機械加工用センサーなどにも応用
できる。

【０１０７】また、これまでの説明では、抵抗変化検出
素子、磁気抵抗効果素子を採り上げて説明したが、これ
ら以外の電子ディバイスヘの適用も可能であり、その種
類、機能、材料には制約されるものではないことを付言
しておく。

【０１０８】

【発明の効果】以上説明したように、本発明によれば、
電極を極めて微小な積層構造で構成でき、その微小な積
層電極を適用することで、ＭＲ素子とその加工時のモニ
ターであるハイトセンサーを微小化でき、それらの高精
度な配置できるので薄膜磁気ヘッドを高密度に集積で
き、また、ＭＲ素子の動作の安定を容易に達成できるの
で、その機能を向上させることができる。

【０１０９】特に、従来通りの材料や製造装置を利用す
ることもでき、そのＭＲ素子などを安価に製造すること
ができる。

【０１１０】この他、各種の電子ディバイスの電極とし
ても使用でき、そのサイズを微小に製作できることから
微小な電子ディバイスの電極への接続においても、薄膜
の上面または下面から１００ｎｍ２ 或いはそれ以下の
微小サイズで行うことができる また、本発明の積層電
極を抵抗変化検出装置としても利用でき、微小サイズで
ある故に、精密な研磨加工を施すことができるなど、数
々の優れた効果が得られる。

【図面の簡単な説明】

【図１】 本発明の第１実施形態の上側積層電極を用い
て構成されている本発明の第１実施形態の抵抗変化検出
装置の斜視図である。

【図２】 本発明の第２実施形態の上側積層電極を用い
て構成されている本発明の第２実施形態の抵抗変化検出
素子の斜視図である。

【図３】 本発明の第３実施形態の下側積層電極を用い
て構成されている本発明の第３実施形態の抵抗変化検出
素子の斜視図である。

【図４】 本発明の第１実施形態の積層電極を用いて本
発明の第３実施形態の抵抗変化検出素子を構成した場合
の好ましくない接続状態を示す斜視図である

【図５】 図２に示した本発明の第２実施形態の抵抗変
化検出素子の好ましい接続状態を示す斜視図である。

【図６】 本発明の第１実施形態或いは第２実施形態の
上側積層電極の製造方法を説明するための断面図であ
る。

【図７】 本発明の第３実施形態の下側積層電極の製造
方法を説明するための第１段階を示す断面図である。

【図８】 図７の第１段階に続く第２段階を示す断面図
である。

【図９】 図８の第２段階に続く第３段階を示す断面図
である。

【図１０】 図２に示した本発明の第２実施形態の抵抗
変化検出素子を用いた本発明の第２実施形態の抵抗変化
検出装置の機能を説明する図であって、同図１はその構
成斜視図図、同図Ｂは積層電極の研磨時間に対する各導
電膜の抵抗値の逆数の関係グラフである。

【図１１】 ＣＰＰ型ＧＭＲ素子の一部動作原理を説明
するためのＧＭＲ膜部分の拡大斜視図である。

【図１２】 本発明の第１実施形態のＣＰＰ型ＧＭＲ素
子及びその第１の製造方法を説明するための第１段階の
斜視図である。

【図１３】 図１２に示した第１段階に続く第２段階の
斜視図である。

【図１４】 図１３に示した第２段階に続く第３段階の
斜視図である。

【図１５】 図１４に示した第３段階に続く第４投階の
斜視図である。

【図１６】 図１５に示した第４段階に続く第５段階の
斜視図である。

【図１７】 図１６に示したＡ−Ａ線上における断面側
面図である。

【図１８】 図１６に示したＢ−Ｂ線上における断面側
面図である。

【図１９】 本発明の第２実施形態のＣＰＰ型ＧＭＲ素
子及びその第２の製造方法を説明するための斜視図であ
る。

【図２０】 図２に示した上側積層電極と図３に示した
下側積層電極を用いて構成されている本発明の第４実施
形態の抵抗変化検出素子の斜視図である。

【図２１】 図２に示した上側積層電極と図３に示した
下側積層電極を用いて構成されている本発明の第５実施
形態の抵抗変化検出素子の斜視図である。

【図２２】 従来技術の電子ディバイスの電極のコンタ
クトホールによる接続構造を示す断面図である。

【図２３】 従来技術の電子ディバイスの電極の重ね合
わせによる接続構造を示す断面図である。

【図２４】 ハードディスクドライブ（ＨＤＤ）の概略
斜視図である。

【図２５】 図２４に示したＨＤＤに搭載できる記録再
生一体型ヘッドの半断面斜視図である。

【図２６】図２５に示した記録再生一体型ヘッドのハイ
トを加工する場合に用いられるハイトセンサーの斜視図
である。

【符号の説明】

２２…ＡＢＳ、３３…研磨加工、１００Ａ…本発明の第
１実施形態の抵抗変化検出素子、１００Ｂ…本発明の第
２実施形態の抵抗変化検出素子、１００Ｃ…本発明の第
３実施形態の抵抗変化検出素子、１００Ｄ…本発明の第
４実施形態の抵抗変化検出素子、１００Ｅ…本発明の第
５実施形態の抵抗変化検出素子、１１０Ａ，１１０Ｂ，
１１０Ｃ，１１０Ｄ…抵抗薄膜、１１１…抵抗薄膜１１
０Ａの表面、１２０…下方電極、１３０…上方電極、１
４０Ａ，１４０Ｂ…モニター、３００…マスク、３１０
…方向性成膜、４００Ａ…本発明の第１実施形態のＣＰ
Ｐ型ＧＭＲ素子、４００Ｂ…本発明の第２実施形態のＣ
ＰＰ型ＧＭＲ素子、４１０…下層シールド、４２０…下
層ギャップ膜、４３０，４３１，４３１Ａ，４３２…Ｇ
ＭＲ膜、４３１Ｂ…フラックスガイド、４４０…ハード
膜、４５０，４６０…絶縁膜、４７０…上方ギャップ
層、４８０…上層シールド、５００Ａ…本発明の第１実
族形態の抵抗変化検出装置、５００Ｂ…本発明の第２実
施形態の抵抗変化検出装置、５００Ｃ…ハイトセンサ
ー、Ｃｄ…導電膜、Ｉｎ…絶縁膜、Ｌ…基準線

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 43/12 Ｇ０１Ｒ 33/06 Ｒ Ｆターム(参考） 2G017 AA01 AD55 AD65 BA05 2G028 BC02 CG02 FK01 MS03 5D034 BA03 BA09 DA02 DA07

Claims (25)

【特許請求の範囲】
1. 【請求項１】 所定の幅と厚さの少なくとも１層の導電
   体薄膜と複数層の絶縁体薄膜とが交互に積層され、該積
   層薄膜の一端部が基準平面に対して鋭角の傾斜面を成
   し、かつ前記基準平面に接している前記一端部の各薄膜
   層の積層方向の端面の幅が所定の幅に規定されているこ
   とを特徴とする積層電極。
2. 【請求項２】 前記基準平面に接している前記導電体薄
   膜の積層方向の一層の幅が１０〜４０ｎｍであることを
   特徴とする請求項１に記載の積層電極。
3. 【請求項３】 前記基準平面が電子ディバイスの電極面
   であることを特徴とする請求項１に記載の積層電極。
4. 【請求項４】 平坦な基準面の所定の位置に所定の高さ
   のマスクを形成する工程と、 該マスクの上方斜め後方位置から導電体の微投子を前記
   マスクが存在する位置より前方の位置の前記基準面に、
   その基準面に接する一端部の端面が所定の幅となり、該
   一端部の表面が傾斜面を形成するように第１薄膜層を方
   向性成膜する工程と、 前記マスクの上方斜め後方位置から絶縁体の微粒子を、
   前記第１薄膜層の少なくとも前記傾斜面を含み、前記基
   準面に接する一端部の端面が所定の幅となり、該一端部
   の表面が傾斜面を形成するように前記第１薄膜層の表面
   に第２薄膜層を方向性成膜する工程と、 必要に応じて前記第１薄膜層及び前記第２薄膜層を成膜
   する工程を交互に行う工程とを含む工程からなる積層電
   極の製造方法。
5. 【請求項５】 平坦な基準面の所定の位置に所定の高さ
   のマスクを形成する工程と、 該マスクの上方斜め後方位置から前記マスクが存在する
   位置より前方の位置の前記基準面に向けてイオンビーム
   を発射し、該イオンビームにより前記基準面に、端部が
   傾斜面となる所定の深さの窪みを形成する工程と、 前記マスクの上方斜め後方位置から導電体或いは絶縁体
   の微粒子を、前記窪みの前記傾斜面を含む底面に、一端
   部の端面が所定の幅となり、前記基準面とほぼ同一の平
   坦面となるように第１薄膜層を方向性成膜する工程と、 前記マスクの上方斜め後方位置から前記第１薄膜層が導
   電体であれば絶縁体の、絶縁体であれば導電体の微粒子
   を、前記第１薄膜層の少なくとも前記傾斜面を含み、一
   端部の端面が所定の幅となり、前記基準面とほぼ同一の
   平坦面となるように第２薄膜層を方向性成膜する工程
   と、 必要に応じて前記第１薄膜層及び前記第２薄膜層を成膜
   する工程を交互に行う工程とを含む工程からなる積層電
   極の製造方法。
6. 【請求項６】 電極の表裏何れかの平面に、所定の幅と
   厚さの少なくとも１層の導電体薄膜と複数層の絶縁体薄
   膜とが交互に積層され、該積層薄膜の一端部が前記電極
   平面に対して鋭角の傾斜面を成し、かつ前記電極平面に
   接している前記一端部の各薄膜層の積層方向の端面の幅
   が所定の幅に規定されている積層電極が配設され、前記
   電極の他方の面に単体電極が前記積層電極に対向して配
   設されていることを特徴とする電子ディバイス。
7. 【請求項７】 電極の表裏両平面に、所定の幅と厚さの
   少なくとも１層の導電体薄膜と複数層の絶縁体薄膜とが
   交互に積層され、該積層薄膜の一端部が前記電極平面に
   対して鋭角の傾斜面を成し、かつ前記電極平面に接して
   いる前記一端部の各薄膜層の積層方向の端面の幅が所定
   の幅に規定されている積層電極が、それぞれの前記各導
   電体薄膜は導電体薄膜同士で、前記絶縁体薄膜は絶縁体
   薄膜同士で前記各薄膜層の端面が互いに対向する状態で
   配設されていることを特徴とする電子ディバイス。
8. 【請求項８】 電極の表裏両平面に、所定の幅と厚さの
   少なくとも１層の導電体薄膜と複数層の絶縁体薄膜とが
   交互に積層され、該積層薄膜の一端部が前記電極平面に
   対して鋭角の傾斜面を成し、かつ前記電極平面に接して
   いる前記一端部の各薄膜層の積層方向の端面の幅が所定
   の幅に規定されている積層電極が、それぞれの前記各導
   電体薄膜は導電体薄膜同士で、前記絶縁体薄膜は絶縁体
   薄膜同士で前記各薄膜層の端面が互いに交差する向きの
   状態で配設されていることを特徴とする電子ディバイ
   ス。
9. 【請求項９】 抵抗薄膜の表裏何れかの平面に、所定の
   幅と厚さの少なくとも１層の導電体薄膜と複数層の絶縁
   体薄膜とが交互に積層され、該積層薄膜の一端部が前記
   抵抗薄膜の平面に対して鋭角の傾斜面を成し、かつ前記
   電極平面に接している前記一端部の各薄膜層の積層方向
   の端面の幅が所定の幅に規定されている積層電極が配設
   され、前記抵抗薄膜の他方の面に単体電極が前記積層電
   極に対向して配設されていることを特徴とする抵抗変化
   検出素子。
10. 【請求項１０】 抵抗薄膜の表裏両平面に、所定の幅と
    厚さの少なくとも１層の導電体薄膜と複数層の絶縁体薄
    膜とが交互に積層され、該積層薄膜の一端部が前記抵抗
    薄膜の平面に対して鋭角の傾斜面を成し、かつ前記抵抗
    薄膜の平面に接している前記一端部の各薄膜層の積層方
    向の端面の幅が所定の幅に規定されている積層電極が、
    それぞれの前記各導電体薄膜は導電体薄膜同士で、前記
    絶縁体薄膜は絶縁体薄膜同士で前記各薄膜層の端面が互
    いに対向する状態で配設されていることを特徴とする抵
    抗変化検出素子。
11. 【請求項１１】 抵抗薄膜の表裏両平面に、所定の幅と
    厚さの少なくとも１層の導電体薄膜と複数層の絶縁体薄
    膜とが交互に積層され、該積層薄膜の一端部が前記抵抗
    薄膜の平面に対して鋭角の傾斜面を成し、かつ前記抵抗
    薄膜の平面に接している前記一端部の各薄膜層の積層方
    向の端面の幅が所定の幅に規定されている積層電極が、
    それぞれの前記各導電体薄膜は導電体薄膜同士で、前記
    絶縁体薄膜は絶縁体薄膜同士で前記各薄膜層の端面が互
    いに交差する向きの状態で配設されていることを特徴と
    する抵抗変化検出素子。
12. 【請求項１２】 前記抵抗薄膜が磁気抵抗効果素子であ
    ることを特徴とする請求項９乃至請求項１１に記載の抵
    抗変化検出素子。
13. 【請求項１３】 何れか一方の積層電極は、その導電体
    薄膜の積層面が記録媒体対向面に平行になるように配設
    されており、他方の積層電極は、その導電体薄膜の積層
    面が前記導電体薄膜の積層面と交差する向きで配設され
    ていることを特徴とする請求項１２に記載の抵抗変化検
    出素子。
14. 【請求項１４】 所定の幅、奥行き、厚みを備え、一端
    面が幅方向に露出した抵抗薄膜の一方の面に、前記露出
    端面側から奥行き側に向けて、少なくとも１層の電極層
    を複数の絶縁層で各層目が前記露出端面に平行になるよ
    うに、そして該電極層及び該絶縁層の各先端面が所定の
    奥行き幅で規定されて積層された積層電極を取り付け、
    前記抵抗薄膜の他の面に前記積層電極と同一の積層電極
    を、それぞれの電極層の端面を対向させて取り付ける
    か、前記一方の面に取り付けられた積層電極の奥行き幅
    に対向する単一電極を取り付け、前記抵抗薄膜の前記露
    出端面側から前記両積層電極或いは一方の前記積層電極
    と前記単一電極を同時に研磨して、前記抵抗薄膜の厚み
    方向における抵抗変化を検出することを特徴とする抵抗
    変化検出方法。
15. 【請求項１５】 平坦な基準面の所定の位置に所定の高
    さのマスクを形成する工程と、 該マスクの上方斜め後方位置から前記マスクが存在する
    位置より前方の位置の前記基準面に向けてイオンビーム
    を発射し、該イオンビームにより前記基準面に、端部が
    傾斜面となる所定の深さの窪みを形成する工程と、 前記マスクの上方斜め後方位置から導電体或いは絶縁体
    の微投子を、前記窪みの前記傾斜面を含む底面に、一端
    部の端面が所定の幅となり、前記基準面とほぼ同一の平
    坦面となるように第１薄膜層を方向性成膜する工程と、 前記マスクの上方斜め後方位置から前記第１薄膜層が導
    電体であれば絶縁体の、絶縁体であれば導電体の微粒子
    を、前記第１薄膜層の少なくとも前記傾斜面を含み、一
    端部の端面が所定の幅となり、前記基準面とほぼ同一の
    平坦面となるように第２薄膜層を方向性成膜する工程
    と、 必要に応じて前記第１薄膜層及び前記第２薄膜層を成膜
    する工程を交互に行う工程と、 前記第１薄膜層及び前記第２薄膜層とを所定の層数、交
    互に成膜した後、少なくとも前記各薄膜層の端面を含む
    平面に抵抗薄膜を所定の厚さで成膜する工程とを含む工
    程からなる抵抗変化検出素子の製造方法。
16. 【請求項１６】 平坦な基準面の所定の位置に所定の高
    さのマスクを形成する工程と、 該マスクの上方斜め後方位置から前記マスクが存在する
    位置より前方の位置の前記基準面に向けてイオンビーム
    を発射し、該イオンビームにより前記基準面に、端部が
    傾斜面となる所定の深さの窪みを形成する工程と、 前記マスクの上方斜め後方位置から導電体或いは絶縁体
    の微粒子を、前記窪みの前記傾斜面を含む底面に、一端
    部の端面が所定の幅となり、前記基準面とほぼ同一の平
    坦面となるように第１薄膜層を方向性成膜する工程と、 前記マスクの上方斜め後方位置から前記第１薄膜層が導
    電体であれば絶縁体の、絶縁体であれば導電体の微粒子
    を、前記第１薄膜層の少なくとも前記傾斜面を含み、一
    端部の端面が所定の幅となり、前記基準面とほぼ同一の
    平坦面となるように第２薄膜層を方向性成膜する工程
    と、 必要に応じて前記第１薄膜層及び前記第２薄膜層を成膜
    する工程を交互に行う工程と、 前記第１薄膜層及び前記第２薄膜層とを所定の層数、交
    互に成膜した後、少なくとも前記各薄膜層の端面を含む
    平面に抵抗薄膜を所定の厚さで成膜する工程と、 該抵抗体薄膜の表面に導電体薄膜を所定の厚さで成膜す
    る工程とを含む工程からなる抵抗変化検出素子の製造方
    法。
17. 【請求項１７】 基準端面からの所定の幅を備えた薄膜
    抵抗素子の前記基準端面から所定の間隔を開けて、前記
    薄膜抵抗素子の一方の面に、該一方の面に接触する端面
    が所定の幅に規定されて、薄膜導電層と薄膜絶縁層とが
    積層された積層電極を配設し、 前記薄膜抵抗素子の他の面に電極を配設し、 該電極と前記積層電極の各導電層との間に、電源と前記
    薄膜抵抗素子の抵抗変化を表示するモニターとの並列回
    路が接続されていることを特徴とする抵抗変化検出装
    置。
18. 【請求項１８】 基準端面からの所定の幅を備えた薄膜
    抵抗素子の前記基準端面から所定の間隔を開けて、前記
    薄膜抵抗素子の一方の面に、該一方の面に接触する端面
    が所定の幅に規定されて、薄膜導電層と薄膜絶縁層とが
    積層された第１積層電極を配設し、 前記薄膜抵抗素子の他の面に、該他方の面に接触する端
    面が所定の幅に規定されて、薄膜導電層と薄膜絶縁層と
    が積層された第２積層電極を、前記各薄膜導電層の積層
    方向が前記第１積層電極の各薄膜導電層の積層方向と交
    差する状態で配設し、 前記第１積層電極及び前記第２積層電極のそれぞれ交差
    対応する導電層間に、電源と前記薄膜抵抗素子の抵抗変
    化を表示するモニターとの並列回路が接続されているこ
    とを特徴とする抵抗変化検出装置。
19. 【請求項１９】 前記薄膜抵抗素子が磁気抵抗効果素子
    であることを特徴とする請求項１７または請求項１８に
    記載の抵抗変化検出装置。
20. 【請求項２０】 前記磁気抵抗効果素子が面垂直電流型
    の巨大磁気抵抗変化素子であることを特徴とする請求項
    １９に記載の抵抗変化検出装置。
21. 【請求項２１】 導電性下層シールド膜上の所定の位置
    に配設された、磁気媒体からの磁束に感応する磁気抵抗
    効果膜と、 該磁気抵抗効果膜の両側に配設されたハード膜と、 該ハード膜の少なくとも一方の側に、前記磁気抵抗効果
    膜の表面と同一表面を形成するように配設された前記磁
    気抵抗効果膜と同一の物体の薄膜抵抗素子と、 該薄膜抵抗素子の表面に、導電体と絶縁体との薄膜層の
    一端部の端面が所定の幅に規定されて接し、交互に積層
    された積層電極とを備えた磁気抵抗効果素子。
22. 【請求項２２】 前記磁気抵抗効果膜が面垂直電流型の
    巨大磁気抵抗効果膜であることを特徴とする請求項２１
    に記載の磁気抵抗効果素子。
23. 【請求項２３】 前記磁気抵抗効果膜の前記磁気媒体か
    らの磁束に感応する側とは反対側に、前記磁気抵抗効果
    膜と同一の表面を形成し、その磁気抵抗効果膜と同一の
    物体で同一の厚さを備えたフラックスガイドが形成され
    ていることを特徴とする請求項２１または請求項２２に
    記載の磁気抵抗効果素子。
24. 【請求項２４】 導電体の下層シールド膜の表面に下層
    ギャップとなる下地膜を所定の厚さで成膜する工程と、 前記下地膜の表面に面垂直電流型の巨大磁気抵抗効果膜
    を所定の厚さで成膜する工程と、 前記磁気抵抗効果膜に所定の間隔を開けて２本の所定の
    幅の、前記下地膜に届く深さの溝を互いに平行に形成す
    る工程と、 前記２本の溝内にハード膜を形成する工程と、 前記２本のハード膜、それらに挟まれた前記面垂直電流
    型の巨大磁気抵抗効果膜、及び前記２本のハード膜のそ
    れぞれの外側に形成されている前記面垂直電流型の巨大
    磁気抵抗効果膜を横断する基準線を形成する工程と、 該基準線で区切られたどちらか一方の前記面垂直電流型
    の巨大磁気抵抗効果膜、前記２本のハード膜、前記下地
    膜の全て、及び所定の厚さの前記下層シールド膜をエッ
    チングにより除去する工程と、 該除去された前記下層シールド膜の表面に、前記基準線
    を境に残された部分の前記面垂直電流型の巨大磁気抵抗
    効果膜、前記２本のハード膜の表面と同一面を形成する
    ようにアバッテド・ジャンクション・プロセス手法を用
    いて絶縁材を充填して絶縁膜を形成する工程と、 前記残部の２本のハード膜、それらに挟まれた前記面垂
    直電流型の巨大磁気抵抗効果膜、前記２本のハード膜の
    それぞれの外側に形成されている前記面垂直電流型の巨
    大磁気抵抗効果膜の一部分、及び前記絶縁膜にわたっ
    て、それらの表面に上層ギャップとなる下地膜を所定の
    厚さで成膜する工程と、 前記２本のハード膜のそれぞれの外側に形成されている
    残部の前記面垂直電流型の巨大磁気抵抗効果膜の前記基
    準線近傍の表面に、導電体と絶縁体との薄膜層の一端部
    の端面が接し、かつ下層の薄膜層の少なくとも傾斜面の
    表面にわたって前記一端部が傾斜した面を形成して交互
    に成膜され、前記表面に接している前記各端面の幅が所
    定の幅に規定されて積層されている積層電極を方向性成
    膜法で形成する工程とを含む工程からなる面垂直電流型
    の巨大磁気抵抗効果素子の製造方法。
25. 【請求項２５】 導電体の下層シールド膜の表面に下層
    ギャップとなる下地膜を所定の厚さで成膜する工程と、 前記下地膜の表面中間部に基準線を形成する工程と、 該基準線を中心にしてどちらか一方の前記下地膜の表面
    から前記下層シールド膜の厚みの中間部分まで両者の膜
    をエッチングにより除去する工程と、 該除去された前記下層シールド膜の表面に、前記基準線
    を境に残された部分の前記下地膜の表面と同一面を形成
    するようにアバッテド・ジャンクション・プロセス手法
    を用いて絶縁材を成膜、充填して絶縁膜を形成する工程
    と、 前記下地膜及び前記絶縁膜の表面に面垂直電流型の巨大
    磁気抵抗効果膜を所定の幅及び厚さで成膜する工程と、 前記面垂直電流型の巨大磁気抵抗効果膜の両側面に密着
    し、前記下地膜の表面に、所定の幅の絶縁膜と該絶縁膜
    の表面に成膜されたハード膜との積層膜を前記面垂直電
    流型の巨大磁気抵抗効果膜の表面と同一平面を形成する
    ようにアバッテド・ジャンクション・プロセス手法を用
    いて成膜する工程と、 該積層膜の外側の前記下地膜から前記絶縁膜の表面に前
    記基準線を跨いで、前記下地膜の表面には、導電体と絶
    縁体との薄膜層の一端部の端面が接し、かつ下層の薄膜
    層の少なくとも傾斜面の表面にわたって前記一端部が傾
    斜した面を形成して交互に成膜され、前記下地膜の表面
    に接している前記各端面の幅が所定の幅に規定されて積
    層されている積層電極を方向性成膜法で形成する工程と
    を含む工程からなる面垂直電流型の巨大磁気抵抗効果素
    子の製造方法。