JP2003017651A

JP2003017651A - 高周波半導体装置

Info

Publication number: JP2003017651A
Application number: JP2001199712A
Authority: JP
Inventors: Naoko Ono; 直子小野; Keiichi Yamaguchi; 恵一山口; Yuji Izeki; 裕二井関
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-06-29
Filing date: 2001-06-29
Publication date: 2003-01-17

Abstract

(57)【要約】【課題】能動素子内部での位相差が少なく、小形・高
性能の電力用高周波半導体装置の提供する。【解決手段】入力側高周波伝送線路（６１ａ，６２
ａ，６３ａ）及び出力側高周波伝送線路（６１ｂ，６２
ｂ，６３ｂ）を有するアセンブリ基板２、アセンブリ基
板２の第１の主表面側に搭載された第１の半導体チップ
５１、アセンブリ基板２の第２の主表面側に搭載された
第２の半導体チップ５２とを有する。半導体チップ５１
は、第１の入力電極（ゲート電極パッド）４０８及び第
１の出力電極（ドレイン電極）４１０を有する半導体能
動素子を備えている。半導体チップ５２は、基準面に関
して、第１の入力電極４０８及び第１の出力電極４１０
と、それぞれ互いに鏡像関係となる第２の入力電極４２
８及び第２の出力電極４３０を有する半導体能動素子を
備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロ波帯・ミ
リ波帯において動作可能な高出力ハイブリッド集積回路
（ＨＩＣ）等の高周波・高出力半導体装置に関する。

【０００２】

【従来の技術】近年の情報通信分野における急速な需要
の伸びにより、通信回線数を増やすことが急務となって
きている。このため、従来あまり使用されていなかった
マイクロ波・ミリ波帯を使用するシステムの実用化が急
ピッチで進められている。

【０００３】高周波帯無線通信器のＲＦ部は一般的に発
振器、シンセサイザ、変調器、電力増幅器、低雑音増幅
器、復調器、アンテナで構成されている。通信器には、
電気特性が優れていること、小形であることが望まれ
る。

【０００４】このうち電力増幅器は、大電力を出力する
目的の回路であるため、使用半導体能動素子のゲート幅
を長くする必要がある。

【０００５】従来の電力増幅器用半導体能動素子のレイ
アウトを図１６に示す。ゲート幅２ｍｍ、フィンガー数
２０本、フィンガー長１００μｍ、隣接フィンガーのピ
ッチ２０μｍの電力用半導体能動素子である。図１６に
示す従来構造の半導体装置では、半導体能動素子の総フ
ィンガー数N_Tが４の整数倍の場合には、半導体能動素子
中心部のフィンガーにより生成される信号と半導体能動
素子端のフィンガーにより生成される信号間の位相差の
原因を作る入力信号側の物理的距離ｌ_I及び出力信号側
の物理的距離ｌ_Oは次の式で与えられていた。

【０００６】ｌ_I＝（（N_T／2）−１）×ｐ・・・・・（１）ｌ_O＝（（N_T／４）−１）×（ｐ×２）・・・・・（２）ここで、ｐは、フィンガーピッチである。又、本明細書
で、「フィンガー数」とはゲートフィンガー本数のこと
を指す。なお、従来の電力増幅器用半導体能動素子にお
いて、総フィンガー数N_TがN_T＝４ｍ−２（ｍは整数）の
場合、即ちＮ_T＝２，６，１０，１４，・・・・・の場合に
は、トランジスタ中心部のフィンガーにより生成される
信号とトランジスタ端のフィンガーにより生成される信
号間の位相差の原因を作る出力信号側の物理的距離ｌ_O
は、次式で与えられる。

【０００７】ｌ_O＝（（N_T／２）−１）×ｐ・・・・・（３）

【０００８】

【発明が解決しようとする課題】図１６に示す電力用半
導体能動素子の場合、半導体能動素子端のフィンガーと
半導体能動素子中心部のフィンガーとの距離は１８０μ
ｍである。動作周波数が高くなり、この１８０μｍの距
離が問題になってくる周波数領域では、半導体能動素子
中心部のフィンガーにより生成される出力信号と半導体
能動素子端のフィンガーにより生成される出力信号間に
位相差が生じるため、半導体能動素子全体での出力電圧
が低くなるという問題があった。

【０００９】加えて、半導体能動素子の場合、ゲート幅
が広く、総フィンガー数N_Tが多いもの程、同一半導体能
動素子内の位置の差による特性のバラツキが問題であっ
た。

【００１０】又、大電力用のゲート幅が広く、総フィン
ガー数N_Tが多い半導体能動素子の場合、発熱量が大きい
ため、放熱が困難であるという問題があった。

【００１１】本発明は上記事情を考慮してなされたもの
で、その目的とするところは、半導体能動素子内部での
位相差が少なく特性が均一である構造を持つ、小形、高
性能で、放熱が良く、大出力電力を得られる半導体装置
を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、入力側高周波伝送線路及び出力側
高周波伝送線路を有するアセンブリ基板、アセンブリ基
板の第１の主表面側に搭載された第１の半導体チップ、
アセンブリ基板の第２の主表面側に搭載された第２の半
導体チップとを少なくとも有する３次元実装構造の高周
波半導体装置であることを要旨とする。アセンブリ基板
は、第１の主表面及びこの第１の主表面に平行な第２の
主表面を備える平板状の基板である。第１の半導体チッ
プは、第１の入力電極及び第１の出力電極を有する第１
の半導体能動素子を備えている。一方、第２の半導体チ
ップは、第２の半導体能動素子を備えている。更に、入
力側高周波伝送線路と第１及び第２の入力電極とを電気
的に接続する入力側電気的接続手段、及び出力側高周波
伝送線路と第１及び第２の出力電極とを電気的に接続す
る出力側電気的接続手段を有する。更に本発明の特徴に
係る高周波半導体装置は、アセンブリ基板の第１の主表
面の垂直方向から投影して、第１及び第２の入力電極は
互いに重なり合う領域を有し、更に、第１及び第２の出
力電極は互いに重なり合う領域を有することを要旨とす
る。ここで、第１及び第２の「半導体能動素子」として
は、高電子移動度トランジスタ（ＨＥＭＴ）、ヘテロ接
合・バイポーラトランジスタ（ＨＢＴ）等のバイポーラ
トランジスタ（ＢＪＴ）、ショットキー・ゲート型ＦＥ
Ｔ（ＭＥＳＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）
等の種々の高周波用半導体素子を用いることが可能であ
る。又、半導体能動素子の「入力電極」とはエミッタ接
地のＢＪＴではベース電極及びソース接地のＨＥＭＴ，
ＭＥＳＦＥＴ，ＳＩＴではゲート電極が該当することは
勿論である。又、半導体能動素子の「出力電極」とは、
エミッタ接地のＢＪＴではコレクタ電極、ソース接地の
ＨＥＭＴ，ＭＥＳＦＥＴ，ＳＩＴにおいてはドレイン電
極が該当する。好ましくは、第１及び第２の主表面との
間の第１及び第２の主表面に平行な基準面に関して、第
１の入力電極及び第１の出力電極は、それぞれ第２の入
力電極及び第２の出力電極と互いに実質的な鏡像関係に
あるように構成すれば良い。「実質的な鏡像関係」と
は、入／出力電極の幾何学的形状や相対的位置が、互い
に多少異なっても良いという意味である。即ち、互いの
高周波の位相の差が、高周波動作に影響を与えない範囲
内であれば、幾何学形状の僅かな差違や相対位置の僅か
なずれは、第１及び第２の入力電極との関係、若しく
は、第１及び第２の出力電極との関係において、ある程
度まで許容出来るという意味である。

【００１３】本発明の特徴において、入力側高周波伝送
線路及び出力側高周波伝送線路には、ストリップ線路、
マイクロストリップ線路（ＭＳＬ）、コプラナ・ウェー
ブガイド（Coplanar Waveguide以下において「ＣＰＷ」
と略記する。）等が使用可能である。入力側電気的接続
手段は、アセンブリ基板を貫通する入力側貫通接続部、
この入力側貫通接続部と第１の入力電極との接続経路に
位置する第１入力側バンプ、及びこの入力側貫通接続部
と第２の入力電極との接続経路に位置する第２入力側バ
ンプを具備するように構成出来る。「入力側貫通接続
部」とは、アセンブリ基板を貫通するスルーホールとこ
のスルーホールの内壁に形成されたスルーホール内壁メ
タル、若しくはスルーホールの内部に埋め込まれたプラ
グ金属等の構成で電気的に接続する接続部を意味する。
入力側貫通接続部と第１及び第２入力側バンプとの相対
関係は、種々のトポロジーが採用可能である。例えば、
入力側貫通接続部の中心軸上に、第１及び第２入力側バ
ンプが位置しても良く、入力側貫通接続部の中心軸上か
らずれた位置に第１及び第２入力側バンプが配置される
ようにしても良い。一方、出力側電気的接続手段は、ア
センブリ基板を貫通する出力側貫通接続部、この出力側
貫通接続部と第１の出力電極との接続経路に位置する第
１出力側バンプ、及びこの出力側貫通接続部と第２の出
力電極との接続経路に位置する第２出力側バンプを具備
するように構成出来る。「出力側貫通接続部」は、入力
側貫通接続部と同様に、アセンブリ基板を貫通するスル
ーホールとこのスルーホールの内壁に形成されたスルー
ホール内壁メタル、若しくはスルーホールの内部に埋め
込まれたプラグ金属等の構成で電気的に接続する接続部
の意味である。この様にして、第１の半導体チップと第
２の半導体チップとは、間にアセンブリ基板を挟む形
で、バンプ接続でアセンブリ基板の第１及び第２主表面
に接続される。出力側貫通接続部と第１及び第２出力側
バンプとの相対関係は、種々のトポロジーが採用可能で
ある。

【００１４】本発明の高周波半導体装置において、例え
ば、第１又は第２の半導体チップの素子形成面に搭載さ
れる第１又は第２半導体能動素子の総フィンガー数N_Tが
４の整数倍の場合を考える。マイクロ波帯・ミリ波帯等
の高周波では、第１又は第２半導体能動素子の中心部の
フィンガーにより生成される信号と第１又は第２半導体
能動素子の端のフィンガーにより生成される信号間に位
相差の原因を作る物理的距離が問題となる。即ち、信号
間の位相差の原因を作る入力信号側の物理的距離ｌ_I及
び出力信号側の物理的距離ｌ_Oは、第１又は第２の半導
体チップに搭載された第１又は第２半導体能動素子の総
フィンガー数Ｎ_H＝Ｎ_T／２を用いて、次式で与えられ
る：ｌ_I＝（（Ｎ_H／2）−１）×ｐ・・・・・（４）ｌ_O＝（（Ｎ_H／４）−１）×（ｐ×２）・・・・・（５）又、本発明の高周波半導体装置において、第１又は第２
半導体能動素子の総フィンガー数Ｎ_HがＮ_H＝４ｍ−２
（ｍは整数）場合、即ちＮ_H＝２，６，１０，１４，・・・
・・の場合には、トランジスタ中心部のフィンガーにより
生成される信号とトランジスタ端のフィンガーにより生
成される信号間の位相差の原因を作る出力信号側の物理
的距離ｌ_Oは、次式で与えられる：ｌ_O＝（（Ｎ_H／２）−１）×ｐ・・・・・（６）（４）式を前述の（１）式と比較し、（５）式を（或い
は（６）式を）前述の（２）式（或いは（３）式を）と
比較すれば、第１又は第２半導体能動素子のフィンガー
数の合計である総フィンガー数Ｎ_T＝２Ｎ_Hの関係を用い
ることにより、本発明の高周波半導体装置は、従来のも
のに比べ、第１又は第２半導体能動素子の内部の出力信
号間に位相差を約半分に低減することが分かる。即ち、
第１又は第２半導体能動素子内部での位相差を少なく出
来るので、高周波特性を均一に出来る。このため、小
形、高性能で、放熱が良く、大出力電力を得られる高周
波半導体装置が提供出来る。

【００１５】本発明の３次元実装構造は、フリップチッ
プ実装構造（フェイスダウン構造）及びノーマルチップ
実装構造（フェイスアップ構造）のいずれでも構わな
い。例えば、フリップチップ実装構造では、第１の半導
体チップの第１の入力電極及び第１の出力電極が形成さ
れた素子形成面がアセンブリ基板の第１の主表面に対向
し、第２の半導体チップの第２の入力電極及び第２の出
力電極が形成された素子形成面がアセンブリ基板の第２
の主表面に対向した実装構造となる。この場合、第１の
半導体能動素子の電極用バンプと第２の半導体能動素子
電極用バンプとが、アセンブリ基板を挟む形で対向した
位置にあり、加えて両者のバンプに挟まれるアセンブリ
基板の位置にスルーホールを配置すれば良い。

【００１６】入力側高周波伝送線路及び出力側高周波伝
送線路には、ストリップ線路、マイクロストリップ線路
（ＭＳＬ）、コプラナ・ウェーブガイド（Coplanar Wav
eguide以下において「ＣＰＷ」と略記する。）等が使用
可能である。ストリップ線路の場合では、入力側高周波
伝送線路を構成する入力側信号線及び出力側高周波伝送
線路を構成する出力側信号線が、アセンブリ基板の中心
層に埋め込まれていることが好ましい。入力側信号配線
に対向して、アセンブリ基板の第１の主表面に第１入力
側グランドプレート、アセンブリ基板の第２の主表面に
第２入力側グランドプレートを配置すれば、ストリップ
ライン構造が実現する。同様に、出力側信号配線に対向
して、アセンブリ基板の第１の主表面に第１出力側グラ
ンドプレート、アセンブリ基板の第２の主表面に第２出
力側グランドプレートを配置すればストリップライン構
造が実現出来る。

【００１７】本発明の特徴において、第１の半導体能動
素子は、入力側高周波伝送線路から出力側高周波伝送線
路に至る高周波信号の伝搬方向に平行な複数のストライ
プパターンを基礎とした第１の活性領域を有し、第２の
半導体能動素子は、基準面に関して、第１の活性領域と
互いに実質的な鏡像関係となる幾何学的構造を有する第
２の活性領域を有することが好ましい。「実質的な鏡像
関係」とは、互いの高周波の位相の差が、高周波動作に
影響を与えない範囲内であれば、若干幾何学形状の差違
や相対位置のずれがあってもかまわないという意味であ
る。

【００１８】更に、本発明の特徴において、第１の半導
体チップの素子形成面において、第１の入力電極に高周
波伝送線路の一部となるチップ側入力配線が、第１の出
力電極に高周波伝送線路の一部となるチップ側出力配線
が接続され、第２の半導体チップの素子形成面におい
て、第２の入力電極に高周波伝送線路の一部となるチッ
プ側入力配線が、第２の出力電極に高周波伝送線路の一
部となるチップ側出力配線が接続されていることが好ま
しい。

【００１９】

【発明の実施の形態】次に、図面を参照して、半導体能
動素子としては、ＨＥＭＴを例に、本発明の第１〜第６
の実施の形態を説明する。以下の図面の記載において、
同一又は類似の部分には同一又は類似の符号を付してい
る。但し、図面は模式的なものであり、厚みと平面寸法
との関係、各層の厚みの比率等は現実のものとは異なる
ことに留意すべきである。したがって、具体的な厚みや
寸法は以下の説明を参酌して判断すべきものである。又
図面相互間においても互いの寸法の関係や比率が異なる
部分が含まれていることは勿論である。

【００２０】（第１の実施の形態）図１及び図２に示す
ように、本発明の第１の実施の形態に係る高周波半導体
装置は、入力側高周波伝送線路（６１ａ，６２ａ，６３
ａ）及び出力側高周波伝送線路（６１ｂ，６２ｂ，６３
ｂ）を有する多層構造のアセンブリ基板２、多層構造の
アセンブリ基板２の第１の主表面側に搭載された第１の
半導体チップ５１、多層構造のアセンブリ基板２の第２
の主表面側に搭載された第２の半導体チップ５２とを少
なくとも有する３次元実装構造を有する。

【００２１】多層構造のアセンブリ基板２は、互いに対
向した第１及び第２の主表面を備える平板状の基板であ
る。多層構造のアセンブリ基板２の中心層には、一定の
線幅を有するストライプ形状の入力側信号配線６２ａ及
び出力側信号配線６２ｂが埋め込まれている。入力側信
号配線６２ａ及び出力側信号配線６２は、アセンブリ基
板２がアルミナ（Ａｌ₂Ｏ₃）、窒化アルミニウム（Ａｌ
Ｎ）等のセラミックの場合タングステン（Ｗ）を用いれ
ば良い。又、アセンブリ基板２が低温焼成基板（ＬＴＣ
Ｃ：Low Tempereture Co-fired Cermics)の場合は銅
（Ｃｕ）を用いることが好ましい。そして、入力側信号
配線６２ａに対向して、多層構造のアセンブリ基板２の
第１の主表面に第１入力側グランドプレート６１ａ、ア
センブリ基板２の第２の主表面に第２入力側グランドプ
レート６３ａが配置されストリップライン構造を実現し
ている。一方、出力側信号配線６２ｂに対向して、アセ
ンブリ基板２の第１の主表面に第１出力側グランドプレ
ート６１ｂ、アセンブリ基板２の第２の主表面に第２出
力側グランドプレート６３ｂが配置されストリップライ
ン構造を実現している。多層構造のアセンブリ基板２に
は、スルーホール３１，３２，３３ｔ，３３ｂ，３４
ｔ，３４ｂが形成されている。スルーホール３１，３
２，３３ｔ，３３ｂ，３４ｔ，３４ｂには、それぞれ、
スルーホール内壁メタル７１，７２，７３ｔ，７３ｂ，
７４ｔ，７４ｂが形成されている。スルーホール内壁メ
タル７１の上端にはバンプパッド８２ｔが、スルーホー
ル内壁メタル７１の下端にはバンプパッド８２ｂが接続
されている。同様に、スルーホール内壁メタル７２の上
端にはバンプパッド８１ｔが、スルーホール内壁メタル
７２の下端にはバンプパッド８１ｂが接続されている。
又、スルーホール内壁メタル７３ｔの上端にはバンプパ
ッド８４ｔが、スルーホール内壁メタル７３ｔの下端に
は出力側信号配線６２ｂが接続され、スルーホール内壁
メタル７４ｔの上端にはバンプパッド８３ｔが、スルー
ホール内壁メタル７４ｔの下端には入力側信号配線６２
ａが接続されている。更に、スルーホール内壁メタル７
３ｂの下端にはバンプパッド８４ｂが、スルーホール内
壁メタル７３ｂの上端には出力側信号配線６２ｂが接続
され、スルーホール内壁メタル７４ｂの下端にはバンプ
パッド８３ｂが、スルーホール内壁メタル７４ｂの上端
には入力側信号配線６２ａが接続されている。

【００２２】第１の半導体チップ５１は、第１の入力電
極（ゲート電極パッド）４０８及び第１の出力電極（ド
レイン電極）４１０を有する第１の半導体能動素子を備
えている。第１の半導体チップ５１には、櫛型構造を持
つゲート電極（ゲートフィンガー部）４０９とゲート電
極４０９を集合するゲート電極パッド４０８が形成され
ている。図１の平面図には、総フィンガー数Ｎ_H＝１０
本のゲートフィンガーが示されている。更に、櫛型構造
を持つゲート電極４０９と対向して、櫛型構造のドレイ
ン電極４１０が配置されている。ドレイン電極４１０の
櫛の５本の歯（フィンガー部）の部分を挟むようにゲー
ト電極４０９が配置され、ゲート電極４０９を挟んで更
に、４本のストライプ状のソース電極４１１が配置され
ている。即ち、櫛型構造のドレイン電極４１０と複数
（４本）のストライプ状のソース電極４１１とは、イン
ターディジタル（交叉指状）に配置され、それぞれの、
ドレイン電極４１０とソース電極４１１との間に細線の
ゲート電極４０９が配置されている。ドレイン電極４１
０、ソース電極４１１、及びゲート電極４０９は、活性
領域４０５の内部に配置されている。複数（４本）のス
トライプ状のソース電極４１１のそれぞれは、互いにエ
アーブリッジ３１１，３１２により接続され、エアーブ
リッジ３１１，３１２は、平面パターン上、活性領域４
０５の外部に位置するソース電極パッド４１２，４１３
に接続されている。ソース電極パッド４１２，４１３の
ゲート電極４０９に対向する部分（活性領域４０５の内
部に位置する部分）はストライプ状のソース電極４１１
と同一の機能をなすので、実質的には活性領域４０５の
内部には、６本のソース電極が存在するのと等価であ
る。ゲート電極パッド４０８と同様に、ドレイン電極４
１０の５本の歯（フィンガー部）を集合する部分（ドレ
イン電極集合部）も活性領域４０５の外部に位置する。
ゲート電極パッド４０８、ドレイン電極集合部、及びソ
ース電極パッド４１２，４１３のそれぞれの上部には、
半田ボール等のバンプ４３ｔ，４４ｔ，４１ｔ，４２ｔ
が配置されている。

【００２３】一方、平面図の図示を省略しているが、第
２の半導体チップ５２は、第２の半導体能動素子を備え
ている。この第２の半導体能動素子は、第１及び第２の
主表面との間の第１及び第２の主表面に平行な基準面に
関して、第１の半導体能動素子の第１の入力電極（ゲー
ト電極パッド）４０８及び第１の出力電極（ドレイン電
極）４１０と、それぞれ互いに実質的な鏡像関係となる
第２の入力電極（ゲート電極パッド）４２８及び第２の
出力電極（ドレイン電極）４３０を有する。図２（ｂ）
には、アセンブリ基板２の第１の主表面の垂直方向から
投影して、第１の入力電極（ゲート電極パッド）４０８
及び第２の入力電極（ゲート電極パッド）４２８は互い
に重なり合う領域を有し、更に、第１の出力電極（ドレ
イン電極）４１０及び第２の出力電極（ドレイン電極）
４３０は互いに重なり合う領域を有することが示されて
いる。即ち、第２の半導体チップ５２には、図１と同様
な櫛型構造を持つゲート電極（ゲートフィンガー部）と
ゲート電極を集合するゲート電極パッド４２８が第１の
半導体チップ５１と実質的な鏡像関係のトポロジーで形
成されている。更に、櫛型構造を持つゲート電極と対向
して、櫛型構造のドレイン電極４３０が配置されてい
る。ドレイン電極４３０の櫛の５本のフィンガーの部分
を挟むようにゲート電極が配置され、ゲート電極を挟ん
で更に、４本のストライプ状のソース電極４３１が配置
されている。即ち、櫛型構造のドレイン電極４３０と４
本のストライプ状のソース電極４３１とは、インターデ
ィジタルに配置され、それぞれの、ドレイン電極４３０
とソース電極４３１との間にゲートフィンガー部が配置
されている。ドレイン電極４３０、ソース電極４３１、
及びゲートフィンガー部は、活性領域４０６の内部に配
置されている。４本のストライプ状のソース電極４３１
のそれぞれは、互いにエアーブリッジ３１３，３１４に
より接続され、エアーブリッジ３１３，３１４は、平面
パターン上、活性領域４０６の外部に位置するソース電
極パッド４３２，４３３に接続されている。ソース電極
パッド４３２，４３３のゲートフィンガー部に対向する
部分（活性領域４０６の内部に位置する部分）はストラ
イプ状のソース電極４３１と同一の機能をなすので、実
質的には活性領域４０６の内部には、６本のソース電極
が存在するのと等価である。ゲート電極パッド４２８と
同様に、ドレイン電極４３０の５本のフィンガー部を集
合するドレイン電極集合部も活性領域４０６の外部に位
置する。ゲート電極パッド４２８、ドレイン電極集合
部、及びソース電極パッド４３２，４３３のそれぞれの
上部には、バンプ４３ｂ，４４ｂ，４１ｂ，４２ｂが配
置されている。

【００２４】そして、第１の半導体チップ５１に搭載さ
れたＨＥＭＴのパターンと及び第２の半導体チップ５２
に搭載されたＨＥＭＴのパターンとは、多層構造のアセ
ンブリ基板２の内部の第１及び第２の主表面に平行な基
準面に関して、互いに実質的な鏡像関係になっている。
例えば、図２（ａ）に示すように、第１の半導体チップ
５１に搭載されたＨＥＭＴのソース電極パッド４１２，
４１３と第２の半導体チップ５２に搭載されたＨＥＭＴ
のソース電極パッド４３２，４３３とは互いに鏡像関係
になっている。このため、アセンブリ基板２の第１の主
表面の垂直方向から投影して、ソース電極パッド４１
２，４１３とソース電極パッド４３２，４３３とは互い
に重なり合う領域を有している。

【００２５】本発明の第１の実施形態に係る３次元実装
構造は、フリップチップ実装構造（フェイスダウン構
造）である。このフリップチップ実装構造は、第１の半
導体チップ５１の第１の入力電極（ゲート電極パッド）
４０８及び第１の出力電極（ドレイン電極）４１０が形
成された素子形成面が多層構造のアセンブリ基板２の第
１の主表面に対向し、第２の半導体チップ５２の第２の
入力電極（ゲート電極パッド）４２８及び第２の出力電
極（ドレイン電極）４３０が形成された素子形成面がア
センブリ基板２の第２の主表面に対向した実装構造とな
っている。更に、この３次元実装構造は、第１の半導体
能動素子は、入力側高周波伝送線路（６１ａ，６２ａ，
６３ａ）から出力側高周波伝送線路（６１ｂ，６２ｂ，
６３ｂ）に至る高周波信号の伝搬方向に平行な複数のス
トライプパターンを基礎とした第１の活性領域４０５を
有し、第２の半導体能動素子は、基準面に関して、第１
の活性領域４０５と互いに鏡像関係となる幾何学的構造
を有する第２の活性領域４０６を有する。

【００２６】この様な実質的な鏡像関係のトポロジーを
基礎として、第１の実施形態に係る３次元実装構造は、
入力側高周波伝送線路（６１ａ，６２ａ，６３ａ）と第
１及び第２の入力電極（ゲート電極パッド）４２８とを
電気的に接続する入力側電気的接続手段（４３ｔ，８３
ｔ，７４ｔ，３４ｔ，３４ｂ，７４ｂ，８３ｂ，４３
ｂ）、及び出力側高周波伝送線路（６１ｂ，６２ｂ，６
３ｂ）と第１及び第２の出力電極（ドレイン電極）４３
０とを電気的に接続する出力側電気的接続手段（４４
ｔ，８４ｔ，７３ｔ，３３ｔ，３３ｂ，７３ｂ，８４
ｂ，４４ｂ）を有する。入力側電気的接続手段（４３
ｔ，８３ｔ，７４ｔ，３４ｔ，３４ｂ，７４ｂ，８３
ｂ，４３ｂ）は、アセンブリ基板２を貫通する入力側貫
通接続部（７４ｔ，３４ｔ，３４ｂ，７４ｂ）、この入
力側貫通接続部（７４ｔ，３４ｔ，３４ｂ，７４ｂ）と
第１の入力電極（ゲート電極パッド）４０８との接続経
路に位置する第１入力側バンプ４３ｔ、バンプパッド８
３ｔ、及びこの入力側貫通接続部（７４ｔ，３４ｔ，３
４ｂ，７４ｂ）と第２の入力電極（ゲート電極パッド）
４２８との接続経路に位置するバンプパッド８３ｂ、第
２入力側バンプ４３ｂを具備する。入力側貫通接続部
は、アセンブリ基板２を貫通するスルーホール（３４
ｔ，３４ｂ）とこのスルーホールの内壁に形成されたス
ルーホール内壁メタル（７４ｔ，７４ｂ）とから構成さ
れている。つまり、図２（ｂ）に示すように、第１の半
導体チップ５１に搭載されたＨＥＭＴの第１のゲート電
極パッド４０８と第２の半導体チップ５２に搭載された
ＨＥＭＴの第２のゲート電極パッド４２８とは互いに鏡
像関係になっているが、第１のゲート電極パッド４０８
は、第１入力側バンプ４３ｔを介してバンプパッド８３
ｔに接続され、第２のゲート電極パッド４４８は、第２
入力側バンプ４３ｂを介してバンプパッド８３ｂに接続
されるので、結局、スルーホール内壁メタル７４ｔ、７
４ｂにより、ゲート電極パッド４０８及び４４８は、共
に入力側信号線６２ａに電気的に接続される。なお、ス
ルーホール内壁メタル（７４ｔ，７４ｂ）の代わりに、
スルーホール（３４ｔ，３４ｂ）の内部に埋め込まれた
プラグ金属等の構成で電気的に接続して、入力側貫通接
続部を構成しても良い。

【００２７】一方、出力側電気的接続手段（４４ｔ，８
４ｔ，７３ｔ，３３ｔ，３３ｂ，７３ｂ，８４ｂ，４４
ｂ）は、アセンブリ基板２を貫通する出力側貫通接続部
（７３ｔ，３３ｔ，３３ｂ，７３ｂ）、この出力側貫通
接続部と第１の出力電極（ドレイン電極）４１０との接
続経路に位置する第１出力側バンプ４４ｔ、バンプパッ
ド８４ｔ、及びこの出力側貫通接続部と第２の出力電極
（ドレイン電極）４３０との接続経路に位置するバンプ
パッド８４ｂ、第２出力側バンプ４４ｂを具備する。出
力側貫通接続部は、入力側貫通接続部と同様に、アセン
ブリ基板２を貫通するスルーホール（３３ｔ，３３ｂ）
とこのスルーホールの内壁に形成されたスルーホール内
壁メタル（７３ｔ，７３ｂ）とから構成されている。つ
まり、図２（ｂ）に示すように、第１の半導体チップ５
１に搭載されたＨＥＭＴの第１のドレイン電極４１０と
第２の半導体チップ５２に搭載されたＨＥＭＴの第２の
ドレイン電極４３０とは互いに鏡像関係になっている
が、第１のドレイン電極４１０は、第１出力側バンプ４
４ｔを介してバンプパッド８４ｔに接続され、第２のド
レイン電極４３０は、第２出力側バンプ４４ｂを介して
バンプパッド８４ｂに接続されるので、結局、スルーホ
ール内壁メタル７３ｔ，７３ｂにより、ドレイン電極４
１０及び４３３は、共に出力側信号線６２ｂに電気的に
接続される。なお、スルーホール（３３ｔ，３３ｂ）の
内部に埋め込まれたプラグ金属等の構成で電気的に接続
して出力側貫通接続部を構成しても良い。更に、ソース
電極パッド４１２は、バンプ４１ｔを介してバンプパッ
ド８１ｔに接続され、ソース電極パッド４３２は、バン
プ４１ｂを介してバンプパッド８１ｂに接続されるの
で、結局、スルーホール内壁メタル７２により、ソース
電極パッド４１２及び４３２は互いに電気的に接続され
る。同様に、ソース電極パッド４１３は、バンプ４２ｔ
を介してバンプパッド８２ｔに接続され、ソース電極パ
ッド４３３は、バンプ４２ｂを介してバンプパッド８２
ｂに接続されるので、結局、スルーホール内壁メタル７
１により、ソース電極パッド４１３及び４３３は互いに
電気的に接続される。

【００２８】図１に示す第１の実施形態に用いる第１又
は第２半導体能動素子の総フィンガー数Ｎ_H＝１０本で
あるから、Ｎ_H＝４ｍ−２（ｍ＝３）の場合となるの
で、上述の（４）式及び（６）式が使用出来る。即ち、
（４）式から信号間の位相差の原因を作る入力信号側の
物理的距離ｌ_I＝（（１０／2）−１）×ｐ＝４ｐ，
（６）式から、信号間の位相差の原因を作る出力信号側
の物理的距離ｌ_O＝（（１０／２）−１）×ｐ＝４ｐで
与えられる。これに対して、従来の高周波半導体装置で
は、ＨＥＭＴの総フィンガー数Ｎ_T＝２Ｎ_Hの関係からＮ
_T＝２０本（４の倍数）で、同一の総フィンガー数にな
り、冒頭で述べた（１）式及び（２）式が使用出来る。
即ち、（１）式から信号間の位相差の原因を作る入力信
号側の物理的距離ｌ_I＝（（２０／２）−１）×ｐ＝９
ｐ，（２）式から、信号間の位相差の原因を作る出力信
号側の物理的距離ｌ_O＝（（２０／４）−１）×２ｐ＝
８ｐで与えられる。つまり、第１の実施の形態に係る高
周波半導体装置では、ＨＥＭＴ内部での位相差が、約半
分になり、且つ小形・高性能の高周波半導体装置が可能
になる。つまり、第１の半導体チップ５１と第２の半導
体チップ５２とに分割することにより、ＨＥＭＴの総フ
ィンガー数Ｎ_T＝２Ｎ_Hを大きな一定に維持しつつ、従来
のものに比べ、ＨＥＭＴ内部の出力信号間に位相差を約
半分に低減することが出来る。

【００２９】図３は、本発明の第１の実施の形態の変形
例（第１の変形例）に係る高周波半導体装置の図２
（ａ）に対応する断面図である。本発明の第１の実施の
形態の第１の変形例に係る高周波半導体装置は、第１の
半導体チップ５１に半田等の熱伝導性接着剤３ｔを介し
て放熱板４ｔが接着され、第２の半導体チップ５２に熱
伝導性接着剤３ｂを介して放熱板４ｂが接着され、更に
放熱特性を改善したものである。熱伝導性接着剤３ｔ，
３ｂとしてはシリコングリース等の熱伝導性グリースを
用いることも可能である。放熱板４ｔ，４ｂとしてはフ
ィン構造のアルミニウム（Ａｌ）、銅（Ｃｕ）等の高熱
伝導率の金属や熱伝導性シートが使用出来る。放熱板４
ｔ，４ｂをされに水冷しても良い。第１の半導体チップ
５１及び第２の半導体チップ５２をそれぞれ第１及び第
２の主表面にフリップチップ構造で搭載するアセンブリ
基板２等、他の構造は図１及び図２の説明と重複するの
で省略する。

【００３０】図１７は、本発明の第１の実施の形態の変
形例（第２の変形例）に係る高周波半導体装置の図２に
対応する断面図である。本発明の第１の実施の形態の第
２の変形例に係る高周波半導体装置は、第１の半導体チ
ップ５１とアセンブリ基板２との間、及び第２の半導体
チップ５２とアセンブリ基板２との間に、それぞれ封止
用樹脂７０１ｔ、７０１ｂを挿入した点が、図２と異な
る。封止用樹脂７０１ｔ、７０１ｂは、活性領域４０
５，４０６を避けて、活性領域４０５，４０６を囲むよ
うに形成されている。図１７に示すように、第１の半導
体チップ５１とアセンブリ基板２との間、及び第２の半
導体チップ５２とアセンブリ基板２との間をそれぞれ封
止用樹脂７０１ｔ、７０１ｂで封止することにより、第
１の半導体チップ５１とアセンブリ基板２との接続信頼
性、及び第２の半導体チップ５２とアセンブリ基板２と
の接続信頼性が向上する。更に、第１の半導体チップ５
１及び第２の半導体チップ５２の特性が、大気中の水分
等の影響で劣化するのを防止出来、実装信頼性が向上す
る。しかも、図１７に示す構造は、封止用樹脂７０１
ｔ、７０１ｂが、活性領域４０５，４０６を避けて配置
されているので、封止用樹脂７０１ｔ、７０１ｂによる
誘電損失に起因した高周波特性の低下を回避出来る。

【００３１】但し、誘電損失に起因した高周波特性の低
下を問題しない場合は、図１８に示す第１の実施の形態
の第３の変形例に係る高周波半導体装置のように、活性
領域４０５，４０６の部分を含めて、第１の半導体チッ
プ５１とアセンブリ基板２との間、及び第２の半導体チ
ップ５２とアセンブリ基板２との間に、それぞれ封止用
樹脂７０２ｔ、７０２ｂで完全に密閉しても良い。図１
８に示す第３の変形例に係る高周波半導体装置は、封止
工程が簡易になる利点に加え、接続信頼性や実装信頼性
が図１７に示す第２の変形例よりも、更に向上する。

【００３２】図１７及び図１８に示す構造に用いる封止
用樹脂７０１ｔ，７０１ｂ，７０２ｔ，７０２ｂとして
は、異方性導電フィルム（ＡＣＦ）、非導電性フィルム
（ＮＣＦ）、異方性導電ペースト（ＡＣＰ）、非導電性
ペースト（ＮＣＰ）、或いはアセンブリ後入れ封止樹脂
等が採用可能である。

【００３３】本発明の第１の実施の形態に係る高周波半
導体装置の入力側貫通接続部（７４ｔ，３４ｔ，３４
ｂ，７４ｂ）と第１入力側バンプ４３ｔ及び第２入力側
バンプ４３ｂとの相対関係は、種々のトポロジーが採用
可能である。例えば、図１及び図２に示すように入力側
貫通接続部（７４ｔ，３４ｔ，３４ｂ，７４ｂ）の中心
軸上に、第１入力側バンプ４３ｔ及び第２入力側バンプ
４３ｂが位置しても良いが、図１９及び図２０の第４の
変形例に係る高周波半導体装置に示すように、入力側貫
通接続部（７４ｔ，３４ｔ，３４ｂ，７４ｂ）の中心軸
上からずれた位置に第１入力側バンプ４３ｔ及び第２入
力側バンプ４３ｂが配置されるようにしても良い。出力
側貫通接続部（７３ｔ，３３ｔ，３３ｂ，７３ｂ）と第
１出力側バンプ４４ｔ及び第２出力側バンプ４４ｂとの
相対関係は、種々のトポロジーが採用可能で、図１９及
び図２０においては、出力側貫通接続部（７３ｔ，３３
ｔ，３３ｂ，７３ｂ）の中心軸上からずれた位置に第１
出力側バンプ４４ｔ及び第２出力側バンプ４４ｂが配置
されている。第１の実施の形態の第４の変形例に係る高
周波半導体装置においては、図１９の平面図、図２０の
断面図から明らかなように、第１入力側バンプ４３ｔの
位置と比較して、活性領域４０５からより離れた位置に
スルーホール３４ｔの位置が存在する。又、第１出力側
バンプ４４ｔの位置と比較して、活性領域４０５からよ
り離れた位置にスルーホール３３ｔの位置が存在する。
逆に、バンプ４２ｔの位置と比較して、活性領域４０５
により近い位置にスルーホール３１の位置が、バンプ４
１ｔの位置と比較して、活性領域４０５により近い位置
にスルーホール３２の位置が存在する。図１９に対応す
る平面図は省略しているが、図２０からは、第２入力側
バンプ４３ｂの位置と比較して、活性領域４０６からよ
り離れた位置にスルーホール３４ｂの位置が存在するこ
とが分かる。又、第２出力側バンプ４４ｂの位置と比較
して、活性領域４０６からより離れた位置にスルーホー
ル３３ｂの位置が存在し、バンプ４２ｂの位置と比較し
て、活性領域４０６により近い位置にスルーホール３１
の位置が、バンプ４１ｂの位置と比較して、活性領域４
０６により近い位置にスルーホール３２の位置が存在す
る。

【００３４】アセンブリ基板２の表面のスルーホール３
１，３２，３３ｔ，３３ｂ，３４ｔ，３４ｂの位置に凹
凸がある場合、この凹凸が原因となり、バンプパッド８
１ｔ，８２ｔ，８３ｔ，８４ｔ，８１ｂ，８２ｂ，８３
ｂ，８４ｂの平坦性が低下する。この場合は、バンプ４
３ｔ，４４ｔ，４１ｔ，４２ｔ，４３ｂ，４４ｂ，４１
ｂ，４２ｂとアセンブリ基板２との接着強度が弱まるこ
とがある。しかし、図１９及び図２０に示すような、バ
ンプ４３ｔ，４４ｔ，４１ｔ，４２ｔ，４３ｂ，４４
ｂ，４１ｂ，４２ｂに近接し、且つ重ならない位置にス
ルーホール３１，３２，３３ｔ，３３ｂ，３４ｔ，３４
ｂを配置したトポロジーによれば、アセンブリ基板２の
表面の、バンプパッド８１ｔ，８２ｔ，８３ｔ，８４
ｔ，８１ｂ，８２ｂ，８３ｂ，８４ｂが平坦に出来る。
このため、バンプ４３ｔ，４４ｔ，４１ｔ，４２ｔ，４
３ｂ，４４ｂ，４１ｂ，４２ｂとアセンブリ基板２との
接着強度を向上させることが可能になる。

【００３５】更に、第５の変形例として、図２１の平面
図、図２２の断面図に示すような構造でも良い。第５の
変形例では、第４の変形例と同様に、第１入力側バンプ
４３ｔの位置と比較して、活性領域４０５からより離れ
た位置にスルーホール３４ｔの位置が、第１出力側バン
プ４４ｔの位置と比較して、活性領域４０５からより離
れた位置にスルーホール３３ｔの位置が存在する。しか
し、第４の変形例と同様とは異なり、バンプ４２ｔの位
置と比較して、活性領域４０５からより離れた位置にス
ルーホール３１の位置が、バンプ４１ｔの位置と比較し
て、活性領域４０５からより離れた位置にスルーホール
３２の位置が存在する。図２１に対応する平面図は省略
しているが、図２２からは、バンプ４２ｂの位置と比較
して、活性領域４０６からより離れた位置にスルーホー
ル３１の位置が、バンプ４１ｂの位置と比較して、活性
領域４０６により近い位置にスルーホール３２の位置が
存在する。図示を省略しているが、第２入力側バンプ４
３ｂの位置と比較して、活性領域４０６からより離れた
位置にスルーホール３４ｂの位置が存在し、第２出力側
バンプ４４ｂの位置と比較して、活性領域４０６からよ
り離れた位置にスルーホール３３ｂの位置が存在するこ
とは図２０（ｂ）と同様である。

【００３６】図２１及び図２２に示すようなトポロジー
によれば、第４の変形例と同様に、アセンブリ基板２の
表面の、バンプパッド８１ｔ，８２ｔ，８３ｔ，８４
ｔ，８１ｂ，８２ｂ，８３ｂ，８４ｂが平坦に出来る。
このため、バンプ４３ｔ，４４ｔ，４１ｔ，４２ｔ，４
３ｂ，４４ｂ，４１ｂ，４２ｂとアセンブリ基板２との
接着強度を向上させることが可能になる。

【００３７】図４〜図８は図１及び図２に示した本発明
の第１の実施の形態に係る高周波半導体装置の製造方法
を説明する断面図で、ＨＥＭＴに用いられる積層構造ウ
エハを示したものである。

【００３８】（ａ）まず、図４に示したように半絶縁性
ＧａＡｓ等の半導体基板（半導体ウエハ）２１の上にｎ
型バッファ層２２、ｎ型チャネル層２３、ｎ⁻型スペー
サ層２４、ｎ型電子供給層２５、ｎ型ショットキーコン
タクト層２６、ｎ^＋型オーミックコンタクト層２７をＭ
ＯＣＶＤ法、ＭＢＥ法等により連続的に順次エピタキシ
ャル成長する。ｎ型チャネル層２３は故意には不純物が
添加されていない、いわゆる「アンドーブ層」である。
電子供給層２５から電子が供給されて、ｎ型チャネル層
２３に２次元電子ガスが形成される。

【００３９】（ｂ）図示を省略しているが、エピタキシ
ャル成長層２２〜２７の図１及び図２に示す活性領域４
０５，４０６の予定領域以外の部分を反応性イオンエッ
チング（ＲＩＥ）により半導体基板２１が露出するまで
エッチングして素子分離溝を形成し、この素子分離溝内
を素子分離絶縁膜で埋め込んで素子分離領域を形成す
る。素子分離領域で周囲を囲まれた範囲が活性領域４０
５，４０６になる。なお、素子分離領域はプロトン照射
により、エピタキシャル成長層２２〜２７を高抵抗領域
にして、形成しても良い。この後、フォトレジスト膜を
スピン・コーティングし、所定のマスクを用いて露光・
現像することにより、ｎ^＋型オーミックコンタクト層２
７の上部の所定の部分のみに複数のストライプ状の開口
部を有するパタ−ンを形成する。そして、このフォトレ
ジスト膜を下地に、Ａｕ−Ｇｅ／Ｎｉ／Ａｕ等のメタル
材料を蒸着する。その後、このフォトレジスト膜を剥離
する。即ち、いわゆるリフトオフ法により、図４のよう
に、複数のソース領域予定領域に複数のソース電極４１
１を、複数のドレイン領域予定領域に複数のドレイン電
極４１０を、インターディジタルに形成する。

【００４０】（ｃ）続いて、ゲート領域予定領域に開口
を持つフォトレジスト・パターンを形成し、このフォト
レジスト・パターンを用いてゲート領域のオーミックコ
ンタクト層２７をエッチングし、ショットキーコンタク
ト層２６を露出させる。そして、フォトレジスト膜をス
ピン・コーティングし、所定のマスクを用いて露光・現
像することにより、露出したショットキーコンタクト層
２６の上部の所定の部分のみに細線状の開口部を有する
パタ−ンを形成する。そして、このフォトレジスト膜を
下地に、Ｔｉ／Ｐｔ／Ａｕ等のゲート電極材料を蒸着す
る。その後、このフォトレジスト膜を剥離するリフトオ
フ加工をして、図５に示すような断面形状がＴ型のゲー
ト電極４０９を形成する。

【００４１】（ｄ）次に、ソース電極４１１、ドレイン
電極４１０、ゲート電極４０９の上部に低温ＣＶＤ（Ｌ
ＴＣＶＤ）で酸化膜（ＳｉＯ_２膜）２８を堆積し、図６
に示すように化学的機械研磨（ＣＭＰ）で、表面を平坦
化する。その後、酸化膜２８の上に、フォトレジスト膜
をコーティングし、所定のマスクを用いて露光・現像す
ることにより、ソース電極４１１の上部に開口部を有す
るフォトレジスト膜のマスクを形成する。そして、この
フォトレジスト膜のマスクを用いて、ソース電極４１１
の上部の酸化膜２８をＲＩＥで選択的に除去し、ソース
コンタクトホールを開口する。ソースコンタクトホール
を開口に用いたフォトレジスト膜を除去後、更に新たな
フォトレジスト膜を酸化膜２８の上に、コーティング
し、所定のマスクを用いて露光・現像することにより、
エアーブリッジ形成予定領域に開口部を有するパタ−ン
を形成する。そして、このフォトレジスト膜を下地にし
て、Ａｕ等のメタル材料を蒸着し、リフトオフ法によ
り、図７に示すようにエアーブリッジ３１１（３１２）
の配線パターンを形成する。

【００４２】（ｅ）その後、酸化膜２８を緩衝フッ酸溶
液等の酸化膜エッチング液で除去すれば、図８に示すよ
うに、第１の半導体チップ５１エアーブリッジ３１１
（３１２）の配線パターンが完成する。この後、所定の
ダイシングラインに沿って、半導体ウエハを切断すれ
ば、同一工程で、第１の半導体チップ５１と第２の半導
体チップ５２が用意される。

【００４３】（ｆ）この後、第２の半導体チップ５２の
ゲート電極パッド４２８、ドレイン電極集合部、及びソ
ース電極パッド４３２，４３３のそれぞれの上部には、
バンプ４３ｂ，４４ｂ，４１ｂ，４２ｂを配置する。そ
して、このバンプ４３ｂ，４４ｂ，４１ｂ，４２ｂの位
置とバンプパッド８３ｂ，８４ｂ，８１ｂ，８２ｂとが
一致するように多層構造のアセンブリ基板２を、第２の
半導体チップ５２の上に搭載する。更に、多層構造のア
センブリ基板２のバンプパッド８３ｔ，８４ｔ，８１
ｔ，８２ｔの上にそれぞれバンプ４３ｔ，４４ｔ，４１
ｔ，４２ｔを配置する。そして、このバンプ４３ｔ，４
４ｔ，４１ｔ，４２ｔと、第１の半導体チップ５１のゲ
ート電極パッド４０８、ドレイン電極集合部、及びソー
ス電極パッド４１２，４１３のそれぞれの位置を合わせ
る。この後熱処理をし、第１の半導体チップ５１と第２
の半導体チップ５２とを、それぞれのＨＥＭＴの電極部
分を対向させ、間にアセンブリ基板２を挟む形で、バン
プ接続すれば、図１及び図２に示す本発明の第１の実施
の形態に係る高周波半導体装置が完成する。

【００４４】（第２の実施の形態）本発明の第２の実施
の形態に係る高周波半導体装置が、第１の実施の形態と
異なる点は、図９に示すように、アセンブリ基板２に誘
電体単層のものを用いたことである。本発明の第２の実
施の形態に係る高周波半導体装置に用いる第１の半導体
チップ５１の平面図は、第１の実施の形態で説明した図
１と同一であるので、図示を省略する。図９（ａ）は、
図１のＡ−Ａ方向に沿った断面図で、図９（ｂ）は、図
１のＢ−Ｂ方向に沿った断面図である。

【００４５】図９に示すように、本発明の第２の実施の
形態に係る高周波半導体装置に用いる誘電体単層のアセ
ンブリ基板２の第１の主表面には、一定の線幅を有する
ストライプ形状の入力側信号配線６２ａ及び出力側信号
配線６２ｂが形成されている。そして、入力側信号配線
６２ａに対向して、誘電体単層のアセンブリ基板２の第
２の主表面に入力側グランドプレート６４ａが配置され
マイクロストリップライン構造を実現している。一方、
出力側信号配線６２ｂに対向して、アセンブリ基板２の
第２の主表面に出力側グランドプレート６４ｂが配置さ
れマイクロストリップライン構造を実現している。誘電
体単層のアセンブリ基板２には、スルーホール３１，３
２，３３，３４が形成されている。スルーホール３１，
３２，３３，３４には、それぞれ、スルーホール内壁メ
タル７１，７２，７３，７４が形成されている。スルー
ホール内壁メタル７１の上端にはバンプパッド８２ｔ
が、スルーホール内壁メタル７１の下端にはバンプパッ
ド８２ｂが接続されている。同様に、スルーホール内壁
メタル７２の上端にはバンプパッド８１ｔが、スルーホ
ール内壁メタル７２の下端にはバンプパッド８１ｂが接
続されている。又、スルーホール内壁メタル７３の上端
には出力側信号線６２ｂの端部（バンプパッド）が、ス
ルーホール内壁メタル７３の下端にはバンプパッド８４
ｂが接続され、スルーホール内壁メタル７４の上端には
入力側信号線６２ａの端部（バンプパッド）が、スルー
ホール内壁メタル７４の下端にはバンプパッド８３ｂが
接続されている。

【００４６】第１の半導体チップ５１の第１の入力電極
（ゲート電極パッド）４０８、第１の出力電極（ドレイ
ン電極集合部）、及びソース電極パッド４１２，４１３
のそれぞれの上部には、半田ボール等のバンプ４３ｔ，
４４ｔ，４１ｔ，４２ｔが配置されている。又、第２の
半導体チップ５２の第２の入力電極（ゲート電極パッ
ド）４２８、第２の出力電極（ドレイン電極集合部）、
及びソース電極パッド４３２，４３３のそれぞれの上部
には、バンプ４３ｂ，４４ｂ，４１ｂ，４２ｂが配置さ
れている。

【００４７】第１の実施の形態と同様に、第１の半導体
チップ５１に搭載されたＨＥＭＴのパターンと及び第２
の半導体チップ５２に搭載されたＨＥＭＴのパターンと
は、誘電体単層のアセンブリ基板２に関して互いに実質
的な鏡像関係になっている。図９（ａ）に示すように、
第１の半導体チップ５１に搭載されたＨＥＭＴのソース
電極パッド４１２，４１３と第２の半導体チップ５２に
搭載されたＨＥＭＴのソース電極パッド４３２，４３３
とは互いに実質的な鏡像関係になっている。ソース電極
パッド４１２は、バンプ４１ｔを介してバンプパッド８
１ｔに接続され、ソース電極パッド４３２は、バンプ４
１ｂを介してバンプパッド８１ｂに接続されるので、結
局、スルーホール内壁メタル７２により、ソース電極パ
ッド４１２及び４３２は互いに電気的に接続される。同
様に、ソース電極パッド４１３は、バンプ４２ｔを介し
てバンプパッド８２ｔに接続され、ソース電極パッド４
３３は、バンプ４２ｂを介してバンプパッド８２ｂに接
続されるので、結局、スルーホール内壁メタル７１によ
り、ソース電極パッド４１３及び４３３は互いに電気的
に接続される。更に、図９（ｂ）に示すように、第１の
半導体チップ５１に搭載されたＨＥＭＴの第１の入力電
極（ゲート電極パッド）４０８及びドレイン電極４１０
と第２の半導体チップ５２に搭載されたＨＥＭＴのゲー
ト電極パッド４２８及びドレイン電極４３０とは互いに
鏡像関係になっている。第１の入力電極（ゲート電極パ
ッド）４０８は、バンプ４３ｔを介して入力側信号線６
２ａに接続され、ゲート電極パッド４４８は、バンプ４
３ｂ、バンプパッド８３ｂ、スルーホール内壁メタル７
４を介して入力側信号線６２ａに電気的に接続される。
同様に、ドレイン電極４１０は、バンプ４４ｔを介して
出力側信号線６２ｂに接続され、ドレイン電極４３０
は、バンプ４４ｂ、バンプパッド８４ｂ、スルーホール
内壁メタル７３を介して出力側信号線６２ｂに電気的に
接続される。この様にして、第１の半導体チップ５１と
第２の半導体チップ５２とは、それぞれのＨＥＭＴの電
極部分を対向させ、間に誘電体単層のアセンブリ基板２
を挟む形で、バンプ接続でアセンブリ基板２の第１及び
第２主表面に接続されている。つまり、ＨＥＭＴ内部で
の位相差が少ない構造を持つ小形・高性能の高周波半導
体装置が可能になる。つまり、第１の半導体チップ５１
と第２の半導体チップ５２とに分割することにより、Ｈ
ＥＭＴの総フィンガー数N_T＝２Ｎ_Hを一定に維持し、総
ゲート幅を大きくしても、従来のものに比べ、ＨＥＭＴ
内部の出力信号間に位相差を約半分に低減することが出
来る。

【００４８】誘電体単層のアセンブリ基板２を用いるこ
とにより、第１の半導体チップ５１及び第２の半導体チ
ップ５２の出力信号間には、新たにアセンブリ基板２の
スルーホール３１，３２，３３，３４の高さ分の位相差
が生じる。しかしながら、第１の実施の形態に用いた多
層アセンブリ基板２に比べ、第２の実施の形態に係る誘
電体単層のアセンブリ基板２は安価であるため、より安
価な高周波半導体装置を実現出来る。アセンブリ基板２
のスルーホール３１，３２，３３，３４の高さによる位
相差が気にならない周波数或いは出力電力を持つＨＥＭ
Ｔを使用した高周波半導体装置においては、第２の実施
の形態に係る構造は有効である。

【００４９】図示を省略しているが、本発明の第１の実
施の形態の変形例に係る高周波半導体装置と同様に、第
１の半導体チップ５１に半田等の熱伝導性接着剤を介し
て放熱板が接着され、第２の半導体チップ５２に熱伝導
性接着剤を介して放熱板を接着して、更に放熱特性を改
善することも可能である。

【００５０】（第３の実施の形態）第３の実施の形態に
係る高周波半導体装置が第１及び第２の実施の形態に係
る高周波半導体装置と異なる点は、第１の半導体チップ
５３及び第２の半導体チップ５４上にＨＥＭＴに加え信
号線等の受動素子が形成されている点である。本実施の
形態では、ＨＥＭＴに接続される入力及び出力伝送線路
用信号線が半導体チップ上に形成されている。アセンブ
リ基板２の半導体チップ実装時半導体チップ上伝送線路
用信号線と対向する部分にこの信号線とペアになるグラ
ンド面を設けることにより、半導体チップとアセンブリ
基板２を合わせて伝送線路が構成される構造を持つ。こ
の様に、高周波半導体装置の形態として、第１の半導体
チップ５３及び第２の半導体チップ５４ＨＥＭＴとその
電極のみが形成される構成の他、半導体チップに加え一
部の受動素子等から作られた回路が形成される構成をと
ることも可能である。

【００５１】図１０及び図１１に示すように、本発明の
第３の実施の形態に係る高周波半導体装置は、半導体能
動素子（ＨＥＭＴ）と受動素子とが形成された第１の半
導体チップ５３、同様に半導体能動素子（ＨＥＭＴ）と
受動素子とが形成された第２の半導体チップ５４と、こ
の第１の半導体チップ５３及び第２の半導体チップ５４
をそれぞれ第１及び第２の主表面にフリップチップ構造
で搭載する多層構造のアセンブリ基板２とから構成され
ている。

【００５２】第１の実施の形態と同様に、多層構造のア
センブリ基板２の中心層には、一定の線幅を有するスト
ライプ形状の入力側信号配線６５ａ及び出力側信号配線
６５ｂが埋め込まれている。そして、入力側信号配線６
５ａに対向して、多層構造のアセンブリ基板２の第１の
主表面に第１入力側グランドプレート６６ａ、アセンブ
リ基板２の第２の主表面に第２入力側グランドプレート
６７ａが配置されストリップライン構造を実現してい
る。一方、出力側信号配線６５ｂに対向して、アセンブ
リ基板２の第１の主表面に第１出力側グランドプレート
６６ｂ、アセンブリ基板２の第２の主表面に第２出力側
グランドプレート６７ｂが配置されストリップライン構
造を実現している。多層構造のアセンブリ基板２には、
スルーホール３５ｔ，３５ｂ，３６ｔ，３６ｂが形成さ
れている。スルーホール３５ｔ，３５ｂ，３６ｔ，３６
ｂには、それぞれ、スルーホール内壁メタル７５ｔ，７
５ｂ，７６ｔ，７６ｂが形成されている。スルーホール
内壁メタル７６ｔの上端にはバンプパッド８４ｔが、ス
ルーホール内壁メタル７６ｔの下端には出力側信号配線
６５ｂが接続され、スルーホール内壁メタル７５ｔの上
端にはバンプパッド８３ｔが、スルーホール内壁メタル
７５ｔの下端には入力側信号配線６５ａが接続されてい
る。更に、スルーホール内壁メタル７６ｂの下端にはバ
ンプパッド８４ｂが、スルーホール内壁メタル７６ｂの
上端には出力側信号配線６５ｂが接続され、スルーホー
ル内壁メタル７５ｂの下端にはバンプパッド８３ｂが、
スルーホール内壁メタル７５ｂの上端には入力側信号配
線６５ａが接続されている。

【００５３】図１０に示すように、第１の半導体チップ
５３には、櫛型構造を持つゲート電極（ゲートフィンガ
ー部）４０９とゲート電極４０９を集合する第１の入力
電極（ゲート電極集合配線）４４８が形成されている。
ゲート電極集合配線４４８には、マイクロストリップ線
路の信号線となるチップ側入力配線１３ａが接続されて
いる。チップ側入力配線１３ａの先端にはバンプパッド
１５が形成されている。図１の平面図には、総フィンガ
ー数Ｎ_H＝１０本のゲートフィンガーが示されている。
更に、櫛型構造を持つゲート電極４０９と対向して、櫛
型構造のドレイン電極４１０が配置されている。ゲート
電極集合配線４４８と同様に、ドレイン電極４１０の５
本の歯（フィンガー部）を集合する部分となる第１の出
力電極（ドレイン電極集合部）には、マイクロストリッ
プ線路の信号線となるチップ側出力配線１３ｂが接続さ
れている。チップ側出力配線１３ｂの先端にはバンプパ
ッド１６が形成されている。ドレイン電極４１０の櫛の
５本のフィンガー部を挟むようにゲート電極４０９が配
置され、ゲート電極４０９を挟んで更に、４本のストラ
イプ状のソース電極４１１が配置されている。即ち、櫛
型構造のドレイン電極４１０の５本のフィンガー部と４
本のストライプ状のソース電極４１１とは、インターデ
ィジタルに配置され、それぞれの、ドレイン電極４１０
とソース電極４１１との間に細線のゲート電極４０９が
配置されている。ドレイン電極４１０、ソース電極４１
１、及びゲート電極４０９は、活性領域４０５の内部に
配置されている。ストライプ状のソース電極４１１のそ
れぞれは、互いにエアーブリッジ３１１，３１２により
接続され、エアーブリッジ３１１，３１２は、平面パタ
ーン上、活性領域４０５の外部に位置するソース電極パ
ッド４１２，４１３に接続されている。ソース電極パッ
ド４１２，４１３のゲート電極４０９に対向する部分
（活性領域４０５の内部に位置する部分）はストライプ
状のソース電極４１１と同一の機能をなすので、実質的
には活性領域４０５の内部には、６本のソース電極が存
在するのと等価である。ゲート電極集合配線４４８、ド
レイン電極集合部、チップ側入力配線１３ａ、チップ側
出力配線１３ｂ等は、活性領域４０５の外部に位置す
る。チップ側入力配線１３ａの先端のバンプパッド１
５、チップ側出力配線１３ｂの先端にはバンプパッド１
６、及びソース電極パッド４１２，４１３のそれぞれの
上部には、バンプ４３ｔ，４４ｔ，４１ｔ，４２ｔが配
置されている。

【００５４】平面図の図示を省略しているが、第２の半
導体チップ５４には、図１０と同様なチップ側入力配線
１４ａ、チップ側出力配線１４ｂ、及びこれらに接続さ
れる第２の入力電極（ゲート電極集合配線）４４９、第
２の出力電極（ドレイン電極集合部）を有する櫛型構造
のＨＥＭＴが配置されている。櫛型構造のドレイン電極
４３０と複数のストライプ状のソース電極とは、インタ
ーディジタルに配置され、それぞれの、ドレイン電極４
３０とソース電極との間にゲートフィンガー部が配置さ
れている。ドレイン電極４３０、ソース電極、及びゲー
トフィンガー部は、活性領域４０６の内部に配置されて
いる。４本のストライプ状のソース電極のそれぞれは、
互いにエアーブリッジ３１３，３１４により接続され、
エアーブリッジ３１３，３１４は、平面パターン上、活
性領域４０６の外部に位置する一組のソース電極パッド
４３２，４３５に接続されている。チップ側入力配線１
４ａの先端のバンプパッド、チップ側出力配線１４ｂの
先端のバンプパッド、及び一組のソース電極パッドのそ
れぞれの上部には、バンプ４３ｂ，４４ｂ，４１ｂ（図
示省略），４２ｂ（図示省略）が配置されている。

【００５５】第１の実施の形態と同様に、第１の半導体
チップ５３に搭載されたＨＥＭＴのパターンと及び第２
の半導体チップ５４に搭載されたＨＥＭＴのパターンと
は、多層構造のアセンブリ基板２に関して互いに実質的
な鏡像関係になっている。例えば、図１１に示すよう
に、第１の半導体チップ５３に搭載されたＨＥＭＴのゲ
ート電極集合配線４４８及びドレイン電極４１０と第２
の半導体チップ５４に搭載されたＨＥＭＴのゲート電極
パッド４２８及びドレイン電極４３０とは互いに実質的
な鏡像関係になっている。ゲート電極集合配線４４８
は、バンプ４３ｔを介してバンプパッド８３ｔに接続さ
れ、ゲート電極パッド４４８は、バンプ４３ｂを介して
バンプパッド８３ｂに接続されるので、結局、スルーホ
ール内壁メタル７５ｔ、７５ｂにより、ゲート電極集合
配線４４８及び４４８は、共に入力側信号線６５ａに電
気的に接続される。同様に、ドレイン電極４１０は、バ
ンプ４４ｔを介してバンプパッド８４ｔに接続され、ド
レイン電極４３０は、バンプ４４ｂを介してバンプパッ
ド８４ｂに接続されるので、結局、スルーホール内壁メ
タル７６ｔ，７６ｂにより、ドレイン電極４１０及び４
３５は、共に出力側信号線６５ｂに電気的に接続され
る。この様にして、第１の半導体チップ５３と第２の半
導体チップ５４とは、それぞれのＨＥＭＴの電極部分を
対向させ、間に多層構造のアセンブリ基板２を挟む形
で、バンプ接続でアセンブリ基板２の第１及び第２主表
面に接続されている。つまり、ＨＥＭＴ内部での位相差
が少ない構造を持つ小形・高性能の高周波半導体装置が
可能になる。この様に、第１の半導体チップ５３と第２
の半導体チップ５４とに分割することにより、ＨＥＭＴ
の総フィンガー数N_T＝２Ｎ_Hを一定に維持し、総ゲート
幅を大きくしても、従来のものに比べ、ＨＥＭＴ内部の
出力信号間に位相差を約半分に低減することが出来る。

【００５６】更に、本発明の第３の実施の形態の変形例
に係る高周波半導体装置は、図３と同様に、第１の半導
体チップ５３に半田等の熱伝導性接着剤を介して放熱板
を接着し、第２の半導体チップ５４に熱伝導性接着剤を
介して放熱板を接着し、放熱特性を改善することが好ま
しい。

【００５７】（第４の実施の形態）本発明の第１〜第３
の実施の形態においては、フリップチップ実装の構造
（フェイスダウン構造）について説明したが、本発明は
フリップチップ実装の構造に限定されるものではない。
図１２及び図１３に示すように、本発明の第４の実施の
形態に係る高周波半導体装置は、少なくとも半導体能動
素子（ＨＥＭＴ）が形成された第１の半導体チップ５
５、第２の半導体チップ５６と、この第１の半導体チッ
プ５５及び第２の半導体チップ５６をそれぞれ、ノーマ
ルチップ構造（フェイスアップ構造）で第１及び第２の
主表面に搭載する多層構造のアセンブリ基板２とから構
成されている。多層構造のアセンブリ基板２の構造は、
本発明の第１の実施の形態の説明の通りであるので、重
複した説明を省略する。

【００５８】図１２に示すように、第１の半導体チップ
５５の活性領域４０５の外部には、第１の半導体チップ
５５を貫通する４つのバイアホール１１ｔ，１２ｔ，１
３ｔ，１４ｔが形成されている。バイアホール１１ｔ
は、ゲート電極（ゲートフィンガー部）４０９を集合す
る第１の入力電極（ゲート電極パッド）４０８の下部に
形成されている。バイアホール１２ｔは、ドレイン電極
４１０のフィンガー部を集合する第１の出力電極（ドレ
イン電極集合部）の下部に形成されている。更に、バイ
アホール１３ｔ，１４ｔは、それぞれソース電極パッド
４１３，４１２の下部に形成されている。図１３の断面
図に示すように、バイアホール１１ｔ，１２ｔの内部に
はバイア内壁メタル９１ｔ，９２ｔが形成されている。
又、ゲート電極パッド４０８、ドレイン電極（ドレイン
電極集合部）４１０にそれぞれ対向するバイアホール１
１ｔ，１２ｔの端部には、チップ裏面バンプパッド９３
ｔ、９４ｔが形成されている。図１３の断面図には表現
されていないが、バイアホール１３ｔ，１４ｔの内部及
びチップ裏面の構造も同様である。第１の半導体チップ
５５の他の構造は、第１の実施の形態の説明と重複する
のでその説明を省略する。

【００５９】平面図の図示を省略しているが、図１３に
示すように、第２の半導体チップ５６も同様に、活性領
域４０６の外部の位置に、第２の半導体チップ５６を貫
通する４つのバイアホール１１ｂ，１２ｂ，１３ｂ（図
示省略），１４ｂ（図示省略）が形成されている。図１
３の断面図に示すように、バイアホール１１ｂ，１２ｂ
の内部にはバイア内壁メタル９１ｂ，９２ｂが形成され
ている。又、第２の入力電極（ゲート電極パッド）４２
８、第２の出力電極（ドレイン電極集合部）４３０にそ
れぞれ対向するバイアホール１１ｂ，１２ｂの端部に
は、チップ裏面バンプパッド９３ｂ、９４ｂが形成され
ている。図１３の断面図には表現されていないが、バイ
アホール１３ｂ，１４ｂの内部及びチップ裏面の構造も
同様である。第２の半導体チップ５６の他の構造は、第
１の実施の形態の第２の半導体チップ５２と同様であ
る。

【００６０】ノーマルチップ実装である点で異なるもの
の、第１の実施の形態と同様に、第１の半導体チップ５
５に搭載されたＨＥＭＴのパターンと及び第２の半導体
チップ５６に搭載されたＨＥＭＴのパターンとは、多層
構造のアセンブリ基板２に関して互いに実質的な鏡像関
係になっている。例えば、図１３に示すように、第１の
半導体チップ５５に搭載されたＨＥＭＴのゲート電極パ
ッド４０８及びドレイン電極４１０と第２の半導体チッ
プ５６に搭載されたＨＥＭＴのゲート電極パッド４２８
及びドレイン電極４３０とは互いに実質的な鏡像関係に
なっている。ゲート電極パッド４０８は、バイアホール
１１ｔ及びバンプ４３ｔを介してバンプパッド８３ｔに
接続され、ゲート電極パッド４４８は、バイアホール１
１ｂ及びバンプ４３ｂを介してバンプパッド８３ｂに接
続されるので、結局、スルーホール内壁メタル７４ｔ、
７４ｂにより、ゲート電極パッド４０８及び４４８は、
共に入力側信号線６２ａに電気的に接続される。同様
に、ドレイン電極４１０は、バイアホール１２ｔ及びバ
ンプ４４ｔを介してバンプパッド８４ｔに接続され、ド
レイン電極４３０は、バイアホール１２ｂ及びバンプ４
４ｂを介してバンプパッド８４ｂに接続されるので、結
局、スルーホール内壁メタル７３ｔ，７３ｂにより、ド
レイン電極４１０及び４３３は、共に出力側信号線６２
ｂに電気的に接続される。この様にして、第１の半導体
チップ５５と第２の半導体チップ５６とは、それぞれの
ＨＥＭＴの電極部分を対向させ、間に多層構造のアセン
ブリ基板２を挟む形で、半導体チップを貫通するバイア
ホールを介したバンプ接続でアセンブリ基板２の第１及
び第２主表面に接続されている。つまり、ＨＥＭＴ内部
での位相差が少ない構造を持つ小形・高性能の高周波半
導体装置が可能になる。つまり、第１の半導体チップ５
５と第２の半導体チップ５６とに分割することにより、
ＨＥＭＴの総フィンガー数N_T＝２Ｎ_Hを一定に維持し、
総ゲート幅を大きくしても、従来のものに比べ、ＨＥＭ
Ｔ内部の出力信号間に位相差を約半分に低減することが
出来る。

【００６１】（第５の実施の形態）本発明の第５の実施
の形態は、本発明の第１の実施の形態に係るフリップチ
ップ実装の構造（フェイスダウン構造）と本発明の第４
の実施の形態に係るノーマルチップ構造（フェイスアッ
プ構造）とを組み合わせた構造に対応する。この組み合
わせ構造により、４枚の半導体チップ５５１，５５２，
５５３，５５４を積層し、更にＨＥＭＴの総フィンガー
数を増大（N_T＝４Ｎ_H）させた構造により、高周波出力
を増大させるものである。

【００６２】図１４に示すように、本発明の第５の実施
の形態に係る高周波半導体装置は、ノーマルチップ配置
の第１の半導体チップ５５１、フリップチップ配置の第
２の半導体チップ５５２、フリップチップ配置の第３の
半導体チップ５５３、ノーマルチップ配置の第４の半導
体チップ５５４と、この４枚の半導体チップ５５１、５
５２，５５３，５５４をそれぞれ、２枚ずつ第１及び第
２の主表面に搭載する多層構造のアセンブリ基板２とか
ら構成されている。多層構造のアセンブリ基板２の構造
は、本発明の第１の実施の形態の説明の通りであるの
で、重複した説明を省略する。アセンブリ基板２の第１
の主表面側には、ノーマルチップ配置の第１の半導体チ
ップ５５１とフリップチップ配置の第２の半導体チップ
５５２とが積層され、アセンブリ基板２の第２の主表面
側には、フリップチップ配置の第３の半導体チップ５５
３とノーマルチップ配置の第４の半導体チップ５５４と
が積層されている。

【００６３】図１４に示すように、第１の半導体チップ
５５１の破線で示す活性領域の外部となる位置に、第１
の半導体チップ５５１を貫通するバイアホール５１１
ａ，５１２ａが形成されている。バイアホール５１１ａ
は、ゲート電極（ゲートフィンガー部）を集合するゲー
ト電極パッド４０８ａの下部に形成されている。バイア
ホール５１２ａは、ドレイン電極４１０ａのフィンガー
部を集合するドレイン電極集合部の下部に形成されてい
る。図１４の断面図に示すように、バイアホール５１１
ａ，５１２ａの内部にはバイア内壁メタル５９１ａ，５
９２ａが形成されている。又、ゲート電極パッド４０８
ａ、ドレイン電極（ドレイン電極集合部）４１０ａにそ
れぞれ対向するバイアホール５１１ａ，５１２ａの端部
には、チップ裏面バンプパッド５８１ａ，５８２ａが形
成されている。図１４の断面図には表現されていない他
のバイアホールの内部及びチップ裏面の構造も同様であ
る。第１の半導体チップ５５１の他の構造は、第４の実
施の形態の第１の半導体チップ５５の説明と重複するの
でその説明を省略する。

【００６４】第２の半導体チップ５５２の破線で示す活
性領域の外部となる位置に、第２の半導体チップ５５２
を貫通するバイアホール５１１ｂ，５１２ｂが形成され
ている。バイアホール５１１ｂは、ゲート電極（ゲート
フィンガー部）を集合するゲート電極パッド４０８ｂの
下部に形成されている。バイアホール５１２ｂは、ドレ
イン電極４１０ｂのフィンガー部を集合するドレイン電
極集合部の下部に形成されている。図１４の断面図に示
すように、バイアホール５１１ｂ，５１２ｂの内部には
バイア内壁メタル５９１ｂ，５９２ｂが形成されてい
る。又、ゲート電極パッド４０８ｂ、ドレイン電極（ド
レイン電極集合部）４１０ｂにそれぞれ対向するバイア
ホール５１１ｂ，５１２ｂの端部には、チップ裏面バン
プパッド５８１ｂ、５８２ｂが形成されている。チップ
裏面バンプパッド５８１ｂ、５８２ｂは、それぞれバン
プ５４１ａ，５４２ａを介して第１の半導体チップ５５
１のチップ裏面バンプパッド５８１ａ、５８２ａに電気
的に接続されている。図１４の断面図には表現されてい
ない他のバイアホールの内部及びチップ裏面の構造、及
び第１の半導体チップのチップ裏面バンプパッドとの接
続関係も同様である。第２の半導体チップ５５２の他の
構造は、第１の実施の形態の第１の半導体チップ５１の
説明と重複するのでその説明を省略する。

【００６５】第３の半導体チップ５５３の破線で示す活
性領域の外部となる位置に、第３の半導体チップ５５３
を貫通するバイアホール５１３ａ，５１４ａが形成され
ている。バイアホール５１３ａは、ゲート電極（ゲート
フィンガー部）を集合するゲート電極パッド４２８ａの
上部に形成されている。バイアホール５１４ａは、ドレ
イン電極４３０ａのフィンガー部を集合するドレイン電
極集合部の上部に形成されている。図１４の断面図に示
すように、バイアホール５１３ａ，５１４ａの内部には
バイア内壁メタル５９３ａ，５９４ａが形成されてい
る。又、ゲート電極パッド４２８ａ、ドレイン電極（ド
レイン電極集合部）４３０ａにそれぞれ対向するバイア
ホール５１３ａ，５１４ａの端部には、チップ裏面バン
プパッド５８３ａ、５８４ａが形成されている。図１４
の断面図には表現されていない他のバイアホールの内部
及びチップ裏面の構造も同様である。第３の半導体チッ
プ５５３の他の構造は、第１の実施の形態の第２の半導
体チップ５２の説明と重複するのでその説明を省略す
る。

【００６６】第４の半導体チップ５５４の破線で示す活
性領域の外部となる位置に、第４の半導体チップ５５４
を貫通するバイアホール５１３ｂ，５１４ｂが形成され
ている。バイアホール５１３ｂは、ゲート電極（ゲート
フィンガー部）を集合するゲート電極パッド４２８ｂの
上部に形成されている。バイアホール５１４ｂは、ドレ
イン電極４３０ｂのフィンガー部を集合するドレイン電
極集合部の上部に形成されている。図１４の断面図に示
すように、バイアホール５１３ｂ，５１４ｂの内部には
バイア内壁メタル５９３ｂ，５９４ｂが形成されてい
る。又、ゲート電極パッド４２８ｂ、ドレイン電極（ド
レイン電極集合部）４３０ｂにそれぞれ対向するバイア
ホール５１３ｂ，５１４ｂの端部には、チップ裏面バン
プパッド５８３ｃ，５８４ｃが形成されている。チップ
裏面バンプパッド５８３ｃ，５８４ｃは、それぞれバン
プ５４３ｂ，５４４ｂを介して第３の半導体チップ５５
３のチップ裏面バンプパッド５８３ｂ，５８４ｂに電気
的に接続されている。図１４の断面図には表現されてい
ない他のバイアホールの内部及びチップ裏面の構造、及
び第３の半導体チップのチップ裏面バンプパッドとの接
続関係も同様である。第４の半導体チップ５５４の他の
構造は、第４の実施の形態の第２の半導体チップ５６の
説明と重複するのでその説明を省略する。

【００６７】第１の半導体チップ５５１に搭載されたＨ
ＥＭＴのゲート電極パッド４０８ａ及びドレイン電極４
１０ａと第４の半導体チップ５５４に搭載されたＨＥＭ
Ｔのゲート電極パッド４２８ｂ及びドレイン電極４３０
ｂとは互いに実質的な鏡像関係になっている。又、第２
の半導体チップ５５２に搭載されたＨＥＭＴのゲート電
極パッド４０８ｂ及びドレイン電極４１０ｂと第３の半
導体チップ５５３に搭載されたＨＥＭＴのゲート電極パ
ッド４２８ａ及びドレイン電極４３０ａとは互いに実質
的な鏡像関係になっている。

【００６８】第１の半導体チップ５５１のゲート電極パ
ッド４０８ａは、バイアホール５１１ａ、バンプパッド
５８１ａ、バンプ５４１ａ、バンプパッド５８１ｂ、バ
イアホール５１１ｂ、ゲート電極パッド４０８ｂ、バン
プ５４１ｂ、バンプパッド５８１ｃ、及びスルーホール
内壁メタル７４ａを介して入力側信号線６２ａに電気的
に接続される。第４の半導体チップ５５４のゲート電極
パッド４２８ｂは、バイアホール５１３ｂ、バンプパッ
ド５８３ｃ、バンプ５４３ｂ、バンプパッド５８３ｂ、
バイアホール５１３ａ、ゲート電極パッド４２８ａ、バ
ンプ５４３ａ、バンプパッド５８３ａ、及びスルーホー
ル内壁メタル７４ｂを介して入力側信号線６２ａに電気
的に接続される。

【００６９】同様に、第１の半導体チップ５５１のドレ
イン電極４１０ａは、バイアホール５１２ａ、バンプパ
ッド５８２ａ、バンプ５４２ａ、バンプパッド５８２
ｂ、バイアホール５１２ｂ、ドレイン電極４１０ｂ、バ
ンプ５４２ｂ、バンプパッド５８２ｃ、及びスルーホー
ル内壁メタル７３ａを介して出力側信号線６２ｂに電気
的に接続される。第４の半導体チップ５５４のドレイン
電極４３０ｂは、バイアホール５１４ｂ、バンプパッド
５８４ｃ、バンプ５４４ｂ、バンプパッド５８４ｂ、バ
イアホール５１４ａ、ドレイン電極４３０ａ、バンプ５
４４ａ、バンプパッド５８４ａ、及びスルーホール内壁
メタル７３ａｂ介して出力側信号線６２ｂに電気的に接
続される。

【００７０】この様にして、第１の半導体チップ５５１
と第２の半導体チップ５５２とからなる第１の積層構造
と、第３の半導体チップ５５３と第４の半導体チップ５
５４とからなる第２の積層構造とを、それぞれ多層構造
のアセンブリ基板２を挟んで、アセンブリ基板２の第１
及び第２主表面に接続される。つまり、第１の半導体チ
ップ５５１、第２の半導体チップ５５２、第３の半導体
チップ５５３及び第４の半導体チップ５５４との４枚に
分割することにより、入／出力信号間における位相差を
増大することなく、ＨＥＭＴの総フィンガー数を増大し
（N_T＝４Ｎ_Hを）し、高周波で高出力を実現出来る。

【００７１】（第６の実施の形態）既に述べた第１〜第
５の実施の形態の説明においては、実質的な鏡像関係を
実現するように、アセンブリ基板２の第１及び第２の主
表面に互いに対称となる関係で、複数（２の倍数）の半
導体チップが配置された構造を示した。しかし、総フィ
ンガー数が大きな出力段の高周波・高出力の半導体チッ
プが、互いに対称に配置されていれば良いのであって、
より一般には、すべての半導体チップが、アセンブリ基
板２の第１及び第２の主表面に、対称に配置されている
必要はない。例えば、図１５に示すように、アセンブリ
基板２の第１の主表面に５枚の半導体チップが実装さ
れ、アセンブリ基板２の第２の主表面に２枚の半導体チ
ップが実装された非対称の実装構造でも構わない。図１
５においては、多層構造のアセンブリ基板２の第１の主
表面側に、ＩＦチップ１０１、ミキサチップ１０２、バ
ッファチップ１０３，第１の初段中出力電力増幅器チッ
プ１０４ｔ、及び第１の最終段高出力電力増幅器チップ
１０５ｔが搭載されている。一方、アセンブリ基板２の
第２の主表面側には、第１の初段中出力電力増幅器チッ
プ１０４ｔ及び第１の最終段高出力電力増幅器チップ１
０５ｔと、それぞれ実質的な鏡像関係となるように、第
２の初段中出力電力増幅器チップ１０４ｂ及び第２の最
終段高出力電力増幅器チップ１０５ｂが搭載されてい
る。多層構造のアセンブリ基板２の中心層には、一定の
線幅を有する信号線１６１，１６２，１６３，１６４，
１６５，１６６が埋め込まれている。図示を省略してい
るが、信号線１６１，１６２，１６３，１６４，１６
５，１６６とでストリップ線路を構成すべく、多層構造
のアセンブリ基板２の第１及び第２の主表面には、それ
ぞれグランドプレートが配置されている。ＩＦチップ１
０１の入力側は、バンプ１４１とスルーホール１３１を
介して信号線１６１に接続され、出力側は、バンプ１４
２とスルーホール１３２を介して信号線１６２に接続さ
れている。ミキサチップ１０２の入力側は、バンプ１４
３とスルーホール１３３を介して信号線１６２に接続さ
れ、出力側は、バンプ１４４とスルーホール１３４を介
して信号線１６３に接続されている。バッファチップ１
０３の入力側は、バンプ１４５とスルーホール１３５を
介して信号線１６３に接続され、出力側は、バンプ１４
６とスルーホール１３６を介して信号線１６４に接続さ
れている。

【００７２】第１の初段中出力電力増幅器チップ１０４
ｔの入力側は、バンプ１４７ｔとスルーホール１３７ｔ
を介して信号線１６４に接続され、出力側は、バンプ１
４８ｔとスルーホール１３８ｔを介して信号線１６５に
接続されている。第１の最終段高出力電力増幅器チップ
１０５ｔの入力側は、バンプ１４９ｔとスルーホール１
３９ｔを介して信号線１６５に接続され、出力側は、バ
ンプ１５０ｔとスルーホール１４０ｔを介して信号線１
６６に接続されている。第２の初段中出力電力増幅器チ
ップ１０４ｂの入力側は、バンプ１４７ｔと実質的な鏡
像関係の位置にあるバンプ１４７ｂとスルーホール１３
７ｂを介して信号線１６４に接続され、出力側は、バン
プ１４８ｔと実質的な鏡像関係の位置にあるバンプ１４
８ｂとスルーホール１３８ｂを介して信号線１６５に接
続されている。第２の最終段高出力電力増幅器チップ１
０５ｂの入力側は、バンプ１４９ｔと実質的な鏡像関係
の位置にあるバンプ１４９ｂとスルーホール１３９ｂを
介して信号線１６５に接続され、出力側は、バンプ１５
０ｔと実質的な鏡像関係の位置にあるバンプ１５０ｂと
スルーホール１４０ｂを介して信号線１６６に接続され
ている。

【００７３】この様にして、高出力が要求される第１の
初段中出力電力増幅器チップ１０４ｔと第２の初段中出
力電力増幅器チップ１０４ｂとは、それぞれのＨＥＭＴ
の電極部分を対向させ、間に多層構造のアセンブリ基板
２を挟んで互いにバンプ接続され、単一の能動素子とし
て動作可能である。又、高出力が要求される第１の最終
段高出力電力増幅器チップ１０５ｔと第２の最終段高出
力電力増幅器チップ１０５ｂとは、それぞれのＨＥＭＴ
の電極部分を対向させ、間に多層構造のアセンブリ基板
２を挟んで互いにバンプ接続され、単一の能動素子とし
て動作可能である。つまり、ＨＥＭＴ内部での位相差が
少ない構造を維持しつつ、ＨＥＭＴの総フィンガー数を
増大し（N_T＝２Ｎ_H）、従来のものに比べ、ＨＥＭＴの
全体としての出力を増大出来る。一方、ＩＦチップ１０
１、ミキサチップ１０２、バッファチップ１０３は小信
号用の半導体チップであり、フィンガー数を多くする必
要はないので、アセンブリ基板２の第１の主表面側のみ
に配置されている。図１５に示す構造で、軽量・コンパ
クトで高周波・高出力の高周波帯無線通信器を実現出来
る。

【００７４】（その他の実施の形態）上記のように、本
発明は第１〜第６の実施の形態によって記載したが、こ
の開示の一部をなす論述及び図面はこの発明を限定する
ものであると理解すべきではない。この開示から当業者
には様々な代替実施の形態、実施例及び運用技術が明ら
かとなろう。

【００７５】既に述べた第１〜第５の実施の形態の説明
においては、ＨＥＭＴを用いた高周波半導体装置につい
て述べてきたが、本発明はこの他、ＭＥＳＦＥＴ、ＨＢ
Ｔ、ＳＩＴ等の他の半導体能動素子に対しても適用可能
である。又、ソース電極等の第１の主電極、ドレイン電
極等の第２の主電極、ゲート電極等の制御電極のすべて
が半導体チップの同一主表面に位置する横型構造の半導
体能動素子だけでなく、第１及び第２の主電極のそれぞ
れが、互いに対向する第１及び第２の主表面に位置する
縦型構造の半導体能動素子に対しても適用可能である。
縦型構造の半導体能動素子の場合は、エアーブリッジ構
造は、必ずしも必要ではない。

【００７６】又、物理的距離に起因する位相差が問題に
なる受動素子のみで構成される高周波回路装置、或い
は、物理的距離に起因する位相差が問題になる半導体チ
ップを用いないで構成される高周波回路装置にも適用可
能である。その他、本発明の要旨を逸脱しない範囲で、
種々変形して実施出来る。この様に、本発明はここでは
記載していない様々な実施の形態等を含むことは勿論で
ある。したがって、本発明の技術的範囲は上記の説明か
ら妥当な特許請求の範囲に係る発明特定事項によっての
み定められるものである。

【００７７】

【発明の効果】以上詳述したように本発明の高周波半導
体装置によれば、半導体能動素子内部での位相差を少な
く高周波特性を２次元平面で均一に維持しつつ、高出力
動作が可能な高周波半導体装置を提供することが可能に
なる。

【００７８】本発明の高周波半導体装置によれば、放熱
特性が良く、小型で、高出力動作が可能な高周波半導体
装置を提供することが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る高周波半導体
装置に実装する半導体チップの上面から見た平面図であ
る。

【図２】本発明の第１の実施の形態に係る高周波半導体
装置の実装状態を示す図で、図２（ａ）は、図１のＡ−
Ａ方向に沿った断面図、図２（ｂ）はＢ−Ｂ方向に沿っ
た断面図である。

【図３】本発明の第１の実施の形態の変形例（第２の変
形例）に係る高周波半導体装置で、図１のＡ−Ａ方向に
沿った断面図に対応する。

【図４】本発明の第１の実施の形態に係る高周波半導体
装置に実装する半導体チップの製造工程を示す工程断面
図である（その１）。

【図５】本発明の第１の実施の形態に係る高周波半導体
装置に実装する半導体チップの製造工程を示す工程断面
図である（その２）。

【図６】本発明の第１の実施の形態に係る高周波半導体
装置に実装する半導体チップの製造工程を示す工程断面
図である（その３）。

【図７】本発明の第１の実施の形態に係る高周波半導体
装置に実装する半導体チップの製造工程を示す工程断面
図である（その４）。

【図８】本発明の第１の実施の形態に係る高周波半導体
装置に実装する半導体チップの製造工程を示す工程断面
図である（その５）。

【図９】本発明の第２の実施の形態に係る高周波半導体
装置の実装状態を示す図で、図９（ａ）は、図１のＡ−
Ａ方向に沿った断面図に対応し、図９（ｂ）はＢ−Ｂ方
向に沿った断面図に対応する。

【図１０】本発明の第３の実施の形態に係る高周波半導
体装置に実装する半導体チップの上面から見た平面図で
ある。

【図１１】図１０のＢ−Ｂ方向に沿って見た本発明の第
３の実施の形態に係る高周波半導体装置の断面図であ
る。

【図１２】本発明の第４の実施の形態に係る高周波半導
体装置に実装する半導体チップの上面から見た平面図で
ある。

【図１３】図１２のＢ−Ｂ方向に沿って見た本発明の第
４の実施の形態に係る高周波半導体装置の断面図であ
る。

【図１４】図１２のＢ−Ｂ方向に沿って見た断面図に対
応する、本発明の第５の実施の形態に係る高周波半導体
装置の断面図である。

【図１５】高周波信号の伝搬方向に沿った本発明の第６
の実施の形態に係る高周波半導体装置の断面図である。

【図１６】従来の高周波半導体装置に実装する半導体チ
ップ（電力増幅器用ＨＥＭＴ）のレイアウトを示す平面
図である。

【図１７】本発明の第１の実施の形態の変形例（第２の
変形例）に係る高周波半導体装置の図２に対応する断面
図である。

【図１８】本発明の第１の実施の形態の変形例（第３の
変形例）に係る高周波半導体装置の図２に対応する断面
図である。

【図１９】本発明の第１の実施の形態の変形例（第４の
変形例）に係る高周波半導体装置に実装する半導体チッ
プの上面から見た平面図である。

【図２０】図２０（ａ）は、図１９のＡ−Ａ方向に沿っ
た断面図、図２０（ｂ）はＢ−Ｂ方向に沿った断面図で
ある。

【図２１】本発明の第１の実施の形態の変形例（第５の
変形例）に係る高周波半導体装置に実装する半導体チッ
プの上面から見た平面図である。

【図２２】図２１のＡ−Ａ方向に沿った断面図である。
図２１のＢ−Ｂ方向に沿った断面図は、図２０（ｂ）と
同様であるので省略する。

【符号の説明】

２アセンブリ基板３ｔ，３ｂ熱伝導性接着剤４ｔ，４ｂ放熱板１１ｔ，１２ｔ，１３ｔ，１４ｔ，５１１ａ，５１２
ａ，５１１ｂ，５１２ｂ，５１３ａ，５１４ａ，５１３
ｂ，５１４ｂバイアホール１３ａチップ側入力配線１３ｂチップ側出力配線１５，１６，８１ｔ，８２ｔ，８３ｔ，８４ｔ，８１
ｂ，８２ｂ，８３ｂ，８４ｂバンプパッド２１半導体基板（半導体ウエハ）２２バッファ層２３チャネル層２４スペーサ層２５電子供給層２６ショットキーコンタクト層２７オーミックコンタクト層２８酸化膜（ＳｉＯ_２膜）３１，３２，３３ｔ，３３ｂ，３４ｔ，３４ｂ，３５
ｔ，３５ｂ，３６ｔ，３６ｂ，１３１〜１３６，１３７
ｔ，１３８ｔ，１３９ｔ，１３９ｔ，１４０ｔ，１３７
ｂ，１３８ｂ，１３９ｂ，１３９ｂ，１４０ｂスルー
ホール４１ｔ，４２ｔ，４３ｔ，４４ｔ，４１ｂ，４２ｂ，４
３ｂ，４４ｂ，１４１〜１４６，１４７ｔ，１４８ｔ，
１４９，１５０ｔ，１４７ｂ，１４８ｂ，１４９，１５
０ｂ，５４１ａ，５４２ａ，５４１ｂ，５４２ｂ，５４
３ａ，５４４ａ，５４３ｂ，５４４ｂバンプ５１，５３，５５，５５１第１の半導体チップ５２，５４，５６，５５２第２の半導体チップ５５３第３の半導体チップ５５４第４の半導体チップ６１ａ第１入力側グランドプレート６１ｂ第１出力側グランドプレート６２ａ，６５ａ入力側信号配線６２ｂ，６５ｂ出力側信号配線６３ａ第２入力側グランドプレート６３ｂ第２出力側グランドプレート６４ａ入力側グランドプレート６４ｂ出力側グランドプレート６５ａ入力側信号配線６５ｂ出力側信号配線６６ａ第１入力側グランドプレート６６ｂ第１出力側グランドプレート６７ａ第２入力側グランドプレート６７ｂ第２出力側グランドプレート７１，７２，７３，７３ｔ，７３ｂ，７４，７４ｔ，７
４ｂ，７５ｔ，７５ｂ，７６ｔ，７６ｂスルーホール
内壁メタル９１ｔ，９２ｔ，９１ｂ，９２ｂ，５９１ａ，５９２
ａ，５９１ｂ，５９２ｂ，５９３ａ，５９４ａ，５９３
ｂ，５９４ｂバイア内壁メタル９３ｔ，９４ｔ，９３ｂ，９４ｂ，５８１ａ，５８２
ａ，５８１ｂ，５８２ｂ，５８１ｃ，５８２ｃ，５８３
ｂ，５８４ｂ，５８３ｃ，５８４ｃチップ裏面バンプ
パッド１０１ＩＦチップ１０２ミキサチップ１０３バッファチップ１０４ｔ第１の初段中出力電力増幅器チップ１０４ｂ第２の初段中出力電力増幅器チップ１０５ｔ第１の最終段高出力電力増幅器チップ１０５ｂ第２の最終段高出力電力増幅器チップ３１１，３１２，３１３，３１４，３１１ａ，３１２
ａ，３１３ａ，３１４ａ，３１１ｂ，３１２ｂ，３１３
ｂ，３１４ｂエアーブリッジ４０５，４０６活性領域４０８，４２８，４０８ａ，４２８ａ，４０８ｂ，４２
８ｂゲート電極パッド４０９ゲート電極（ゲートフィンガー部）４１０，４３０，４１０ａ，４３０ａ，４１０ｂ，４３
０ｂドレイン電極４１１，４３１ソース電極４１２，４１３，４３２，４３３ソース電極パッド４４８，４４９ゲート電極集合配線７０１ｔ，７０１ｂ，７０２ｔ，７０２ｂ封止用樹脂

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/812 (72)発明者井関裕二神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内Ｆターム(参考） 5F038 BE07 CA10 DF01 DF02 EZ01 EZ02 EZ20 5F102 FA00 GA00 GC01 GD01 GJ05 GQ01 GS02 GS09 GT03 GV01 GV03 HC01

Claims

【特許請求の範囲】

【請求項１】入力側高周波伝送線路及び出力側高周波
伝送線路を具備し、第１の主表面及び該第１の主表面に
平行な第２の主表面を備える平板状のアセンブリ基板
と、前記第１の主表面側に搭載され、第１の入力電極及び第
１の出力電極を有する第１の半導体能動素子を備えた第
１の半導体チップと、前記第２の主表面側に搭載され、第２の入力電極及び第
２の出力電極を有する第２の半導体能動素子を備えた第
２の半導体チップと、前記入力側高周波伝送線路と前記第１及び第２の入力電
極とを電気的に接続する入力側電気的接続手段と、前記出力側高周波伝送線路と前記第１及び第２の出力電
極とを電気的に接続する出力側電気的接続手段とを少な
くとも具備し、前記第１の主表面の垂直方向から投影し
て、前記第１及び第２の入力電極は互いに重なり合う領
域を有し、更に、前記第１及び第２の出力電極は互いに
重なり合う領域を有することを特徴とする高周波半導体
装置。
【請求項２】前記第１及び第２の主表面との間の前記
第１及び第２の主表面に平行な基準面に関して、前記第
１の入力電極及び前記第１の出力電極は、それぞれ前記
第２の入力電極及び第２の出力電極と互いに実質的な鏡
像関係にあることを特徴とする請求項１記載の高周波半
導体装置。
【請求項３】前記入力側電気的接続手段は、前記アセ
ンブリ基板を貫通する入力側貫通接続部、該入力側貫通
接続部と前記第１の入力電極との接続経路に位置する第
１入力側バンプ、及び該入力側貫通接続部と前記第２の
入力電極との接続経路に位置する第２入力側バンプを具
備し、前記出力側電気的接続手段は、前記アセンブリ基
板を貫通する出力側貫通接続部、該出力側貫通接続部と
前記第１の出力電極との接続経路に位置する第１出力側
バンプ、及び該出力側貫通接続部と前記第２の出力電極
との接続経路に位置する第２出力側バンプを具備するこ
とを特徴とする請求項１又は２記載の高周波半導体装
置。
【請求項４】前記第１の半導体チップの前記第１の入
力電極及び前記第１の出力電極が形成された素子形成面
が前記第１の主表面に対向し、前記第２の半導体チップ
の前記第２の入力電極及び前記第２の出力電極が形成さ
れた素子形成面が前記第２の主表面に対向した実装構造
を有することを特徴とする請求項１〜３のいずれか１項
記載の高周波半導体装置。
【請求項５】前記入力側高周波伝送線路を構成する入
力側信号線及び前記出力側高周波伝送線路を構成する出
力側信号線が、前記アセンブリ基板の中心層に埋め込ま
れていることを特徴とする請求項１〜４のいずれか１項
記載の高周波半導体装置。
【請求項６】前記第１の半導体能動素子は、前記入力
側高周波伝送線路から前記出力側高周波伝送線路に至る
高周波信号の伝搬方向に平行な複数のストライプパター
ンを基礎とした第１の活性領域を有し、前記第２の半導
体能動素子は、前記基準面に関して、前記第１の活性領
域と互いに実質的な鏡像関係となる幾何学的構造を有す
る第２の活性領域を有することを特徴とする請求項１〜
５のいずれか１項記載の高周波半導体装置。
【請求項７】前記第１の半導体チップの素子形成面に
おいて、前記第１の入力電極に高周波伝送線路の一部と
なるチップ側入力配線が、前記第１の出力電極に高周波
伝送線路の一部となるチップ側出力配線が接続され、前
記第２の半導体チップの素子形成面において、前記第２
の入力電極に高周波伝送線路の一部となるチップ側入力
配線が、前記第２の出力電極に高周波伝送線路の一部と
なるチップ側出力配線が接続されていることを特徴とす
る請求項１〜６のいずれか１項記載の高周波半導体装
置。