JP2003013281A - Electrolytic plating method, and method for manufacturing printed circuit board - Google Patents
Electrolytic plating method, and method for manufacturing printed circuit boardInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は電解メッキ方法及び
プリント配線基板の製造方法に係り、特に、配線パター
ンのパッド上に電解メッキを施す場合に好適なメッキ処
理技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electroplating method and a printed wiring board manufacturing method, and more particularly to a plating technique suitable for electroplating a pad of a wiring pattern.
【０００２】[0002]
【従来の技術】一般に、プリント配線基板上に形成され
た配線パターンの導電接続用のパッド（電極）の表面に
は、その導電接続性を高めるために、メッキ処理によっ
て形成されたニッケル層と金層の積層被膜や半田層など
の表面層が形成される場合がある。この表面層を形成す
る方法としては、電解メッキを用いる方法と、無電解メ
ッキを用いる方法とが用いられている。2. Description of the Related Art Generally, a nickel layer and a gold layer formed by plating are formed on the surface of a pad (electrode) for conductive connection of a wiring pattern formed on a printed wiring board in order to enhance the conductive connectivity. A surface layer such as a laminated coating of layers or a solder layer may be formed. As a method for forming this surface layer, a method using electrolytic plating and a method using electroless plating are used.
【０００３】前者の電解メッキを用いる場合には、配線
パターン内に予め電解メッキ用のリード線を作りこんで
おき、配線パターン上のパッド以外のメッキ不要部分を
マスクで覆った後に、このリード線を用いてパッド表面
に電解メッキを施し、その後にリード線を除去するよう
にしている。When the former electrolytic plating is used, a lead wire for electroplating is formed in advance in the wiring pattern, and a portion of the wiring pattern other than the pad, which is not required to be plated, is covered with a mask and then this lead wire is used. The surface of the pad is electroplated by using, and then the lead wire is removed.
【０００４】また、後者の無電解メッキを用いる場合に
は、配線パターン上にマスクを形成した後に、配線パタ
ーンのパッド部分に表面活性化処理を施してメッキ層の
析出を容易にし、その後、基板を無電解メッキ液に浸漬
させ、配線パターンの所要部分にメッキ層を析出させる
ようにしている。When the latter electroless plating is used, after a mask is formed on the wiring pattern, a surface activation treatment is applied to the pad portion of the wiring pattern to facilitate the deposition of a plating layer, and then the substrate. Is immersed in an electroless plating solution to deposit a plating layer on a required portion of the wiring pattern.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記の
電解メッキを用いる方法では、配線パターン内にリード
線を形成する余裕が必要になるとともに、電解メッキを
施した後にリード線を除去する必要があるので、近年の
高密度化された配線パターンには適用しにくいという問
題点がある。However, in the method using the above-mentioned electrolytic plating, it is necessary to have a margin for forming the lead wire in the wiring pattern, and it is necessary to remove the lead wire after performing the electrolytic plating. Therefore, there is a problem that it is difficult to apply it to a wiring pattern having a high density in recent years.
【０００６】このような電解メッキの欠点を解消するた
めに、特開平８−３３０７１０号公報には改良された金
属メッキ方法が提案されている。この方法においては、
配線パターンの形成された基板の全表面に無電解メッキ
により銅メッキ層を形成し、配線パターンの電極部以外
にメッキレジスト被膜を形成し、その後、電極部に電解
メッキを施して表面メッキ層を形成し、さらに、メッキ
レジスト被膜を除去して、しかる後にエッチングレジス
ト被膜を形成し、エッチングにより配線パターン以外の
銅メッキ層を除去するようにしている。この方法では、
上記のリード線を形成する必要がないので、高密度の配
線パターンに適用できるという利点がある。In order to eliminate such a drawback of electrolytic plating, Japanese Patent Laid-Open No. 8-330710 proposes an improved metal plating method. In this way,
A copper plating layer is formed by electroless plating on the entire surface of the substrate on which the wiring pattern is formed, and a plating resist film is formed on parts other than the electrode part of the wiring pattern, and then the electrode part is electrolytically plated to form the surface plating layer. After the formation, the plating resist film is removed, the etching resist film is then formed, and the copper plating layer other than the wiring pattern is removed by etching. in this way,
Since it is not necessary to form the above-mentioned lead wire, there is an advantage that it can be applied to a high-density wiring pattern.
【０００７】しかし、上記公報に記載された方法では、
電解メッキを施した後に全表面に形成してある銅メッキ
層をエッチングにより除去する必要があるので、電解メ
ッキにより電極部上に形成した表面メッキ層の側部にサ
イドエッチングが生ずる可能性が高く、これによって表
面メッキ層の剥離強度が低下しやすいという問題点があ
る。However, in the method described in the above publication,
Since it is necessary to remove the copper plating layer formed on the entire surface after electrolytic plating, it is highly possible that side etching will occur on the side of the surface plating layer formed on the electrode part by electrolytic plating. However, there is a problem in that the peel strength of the surface plating layer is likely to decrease.
【０００８】一方、無電解メッキを用いる方法において
は、配線パターンのパッド部分にメッキ層を析出させる
ためのメッキ液の組成に関する条件設定が難しく、メッ
キ層の再現性や剥離強度などの品質の確保が困難であっ
て、特に、メッキ層の侵食や剥離が生じ易いという問題
点がある。On the other hand, in the method using electroless plating, it is difficult to set the conditions relating to the composition of the plating solution for depositing the plating layer on the pad portion of the wiring pattern, and the reproducibility of the plating layer and the quality such as peel strength are ensured. However, there is a problem that the corrosion and peeling of the plating layer are likely to occur.
【０００９】そこで本発明は上記問題点を解決するもの
であり、その課題は、配線パターン内にリード線を設け
ることなく良質の電解メッキを施すことのできる電解メ
ッキ方法及びプリント配線基板の製造方法を提供するこ
とにある。Therefore, the present invention solves the above-mentioned problems, and an object of the present invention is to provide an electrolytic plating method and a printed wiring board manufacturing method capable of performing high-quality electrolytic plating without providing a lead wire in a wiring pattern. To provide.
【００１０】[0010]
【課題を解決するための手段】上記課題を解決するため
に、第１発明の電解メッキ方法は、基材の表面上に形成
された配線パターンの特定部位に電解メッキを施す電解
メッキ方法であって、電解メッキを行うためのリードパ
ターン（リード線）を必要としない方法である。すなわ
ち、前記配線パターンの各配線間が導電接続されるよう
に導体層を形成する工程と、前記特定部位の周囲近傍に
おいて前記導体層を除去する工程と、前記特定部位に電
解メッキを施す工程と、前記導体層を除去する工程と、
を有することを特徴とする。この発明によれば、導体層
を通じて特定部位に電解メッキを施すことが可能になる
とともに、電解メッキを行う前に特定部位の周囲近傍に
おいて導体層を除去するようにしているので、配線パタ
ーンにおける特定部位の側部が露出した状態となり当該
側部にも電解メッキが施されるため、その後に行われる
導体層を除去する工程において配線パターンの特定部位
にサイドエッチングが生ずることなどを防止できること
から、電解メッキによって形成されるメッキ層の品位向
上、例えば耐食性や剥離強度の向上を図ることができ
る。In order to solve the above-mentioned problems, the electrolytic plating method of the first invention is an electrolytic plating method in which specific portions of a wiring pattern formed on the surface of a base material are subjected to electrolytic plating. And does not require a lead pattern (lead wire) for electrolytic plating. That is, a step of forming a conductor layer so that the respective wirings of the wiring pattern are conductively connected, a step of removing the conductor layer in the vicinity of the periphery of the specific portion, and a step of subjecting the specific portion to electrolytic plating. A step of removing the conductor layer,
It is characterized by having. According to the present invention, it is possible to perform electrolytic plating on a specific portion through the conductor layer, and the conductor layer is removed in the vicinity of the periphery of the specific portion before performing the electrolytic plating. Since the side part of the part is exposed and electrolytic plating is also applied to the side part, it is possible to prevent side etching from occurring in a specific part of the wiring pattern in the subsequent step of removing the conductor layer. It is possible to improve the quality of the plating layer formed by electrolytic plating, for example, improve corrosion resistance and peel strength.
【００１１】本発明において、前記導体層の上に前記特
定部位及びその周囲近傍を選択的に露出するメッキマス
クを形成する工程を備え、該メッキマスクを介して前記
特定部位及びその周辺近傍の前記導体層を除去し、その
後、前記特定部位に電解メッキを施すことが好ましい。
この手段によれば、メッキマスクによって導体層の部分
的除去と、電解メッキとを行うことができるので、工程
数の増加を抑制できる。或いは、前記導体層の上に前記
特定部位及びその周囲近傍を選択的に露出する第１マス
クを形成し、該第１マスクを介して前記導体層を除去
し、その後、前記第１マスクの前記特定部位及びその周
囲近傍に臨む縁部の少なくとも一部を越えた縁部を有す
る第２マスクを形成し、該第２マスクを介して電解メッ
キを施すことが好ましい。この手段によれば、工程数は
増えるものの、第１マスクの縁部下に露出した導体層の
縁部に電解メッキが付着することによる短絡不良を起こ
すことを防止することができる。ここで、第１マスクの
縁部を越えた縁部を有するとは、第１マスクが特定部位
及びその周囲近傍を周囲から完全に包囲するように取り
囲んでいる場合には、特定部位及びその周囲近傍を取り
囲む第１マスクの縁部よりも、特定部位及びその周囲近
傍を取り囲む第２マスクの縁部の方が内側にあることを
言う。In the present invention, the method further comprises the step of forming a plating mask on the conductor layer to selectively expose the specific portion and the vicinity of the periphery thereof, and through the plating mask, the specific portion and the vicinity of the periphery thereof are formed. It is preferable to remove the conductor layer and then perform electrolytic plating on the specific portion.
According to this means, the conductor layer can be partially removed and the electrolytic plating can be performed by the plating mask, so that an increase in the number of steps can be suppressed. Alternatively, a first mask that selectively exposes the specific portion and the vicinity thereof is formed on the conductor layer, the conductor layer is removed through the first mask, and then the first mask is removed. It is preferable that a second mask having an edge portion that exceeds at least a part of the edge portion that faces the vicinity of the specific portion and its periphery is formed, and electrolytic plating is performed through the second mask. According to this means, although the number of steps is increased, it is possible to prevent a short circuit defect due to the electrolytic plating adhering to the edge of the conductor layer exposed under the edge of the first mask. Here, having an edge portion that exceeds the edge portion of the first mask means that when the first mask surrounds the specific portion and the vicinity thereof so as to completely surround the periphery, the specific portion and the periphery thereof. It means that the edge of the second mask that surrounds the specific portion and its surroundings is inside the edge of the first mask that surrounds the vicinity.
【００１２】また、第２発明の電解メッキ方法は、基材
の表面上に形成された配線パターンの電極部に電解メッ
キを施す電解メッキ方法であって、前記配線パターンに
は複数の前記電極部が配列された電極配列領域が設けら
れ、前記配線パターンの各配線間が導電接続されるよう
に導体層を形成する工程と、前記電極配列領域において
前記電極部の間の前記導体層を除去する工程と、前記電
極配列領域内の前記電極部に電解メッキを施す工程と、
前記導体層を除去する工程と、を有することを特徴とす
る。The electrolytic plating method of the second invention is an electrolytic plating method of subjecting the electrode portion of the wiring pattern formed on the surface of the base material to electrolytic plating, wherein the wiring pattern has a plurality of electrode portions. And a step of forming a conductor layer so that the respective wirings of the wiring pattern are conductively connected to each other, and removing the conductor layer between the electrode portions in the electrode arrangement area. A step, and a step of subjecting the electrode portion in the electrode array region to electrolytic plating,
And a step of removing the conductor layer.
【００１３】本発明において、前記導体層の上に、前記
電極配列領域を一括して選択的に露出するメッキマスク
を形成する工程を備え、該メッキマスクを介して前記電
極配列領域の前記導体層を除去し、その後、前記電極部
に電解メッキを施すことが好ましい。この手段によれ
ば、電極配列領域の導体層をメッキマスクによって一括
して除去することができるので、電極配列領域内に電極
部が高密度に配列されていても、メッキマスクの形成精
度の影響を受けることなく容易に処理を施すことができ
る。或いは、前記導体層の上に前記特定部位及びその周
囲近傍を選択的に露出する第１マスクを形成し、該第１
マスクを介して前記導体層を除去し、その後、前記第１
マスクの前記特定部位及びその周囲近傍に臨む縁部の少
なくとも一部を越えた縁部を有する第２マスクを形成
し、該第２マスクを介して電解メッキを施すことが好ま
しい。この手段によれば、工程数は増えるものの、第１
マスクの縁部下に露出した導体層の縁部に電解メッキが
付着することによる短絡不良を起こすことを防止するこ
とができる。In the present invention, the method further comprises the step of forming a plating mask on the conductor layer to selectively and selectively expose the electrode array region, and the conductor layer in the electrode array region via the plating mask. Is preferably removed, and then the electrode portion is subjected to electrolytic plating. According to this means, the conductor layer in the electrode array region can be collectively removed by the plating mask. Therefore, even if the electrode portions are densely arranged in the electrode array region, the influence of the plating mask formation accuracy is affected. The treatment can be easily performed without receiving. Alternatively, a first mask that selectively exposes the specific portion and the vicinity thereof is formed on the conductor layer, and the first mask is formed.
The conductor layer is removed through a mask, and then the first
It is preferable to form a second mask having an edge portion that exceeds at least a part of the edge portion that faces the vicinity of the specific portion of the mask and to perform electrolytic plating through the second mask. Although this method increases the number of steps,
It is possible to prevent the occurrence of a short circuit defect due to the electrolytic plating adhering to the edge of the conductor layer exposed under the edge of the mask.
【００１４】上記各発明において、前記導体層を、前記
配線パターンを有する前記基材における実質的に全ての
表面を覆うように形成することが好ましい。このように
すると、レジスト層などのマスクを形成しなくても導体
層を容易に形成することができる。In each of the above inventions, it is preferable that the conductor layer is formed so as to cover substantially the entire surface of the base material having the wiring pattern. With this configuration, the conductor layer can be easily formed without forming a mask such as a resist layer.
【００１５】上記各発明において、前記導体層は無電解
メッキにより形成されることが好ましい。In each of the above inventions, the conductor layer is preferably formed by electroless plating.
【００１６】次に、第３発明の電解メッキ方法は、基材
の表面上に形成された配線パターンの特定部位に電解メ
ッキを施す電解メッキ方法であって、前記配線パターン
上における前記特定部位及びその周囲近傍を除く位置に
おいて、前記配線パターンの各配線間が導電接続される
ように導体層を形成する工程と、前記特定部位に電解メ
ッキを施す工程と、前記導体層を除去する工程とを有す
ることを特徴とする。この発明によれば、導体層が特定
部位及びその周囲近傍を除いた位置に形成されているの
で、配線パターンにおける特定部位の側部が露出した状
態となり当該側部にも電解メッキが施されるため、その
後に行われる導体層を除去する工程において配線パター
ンの特定部位にサイドエッチングが生ずることなどを防
止できることから、電解メッキによって形成されるメッ
キ層の品位向上、例えば耐食性や剥離強度の向上を図る
ことができる。Next, an electroplating method of the third invention is an electroplating method for performing electroplating on a specific portion of a wiring pattern formed on the surface of a base material. A step of forming a conductor layer so that the wirings of the wiring pattern are electrically conductively connected at a position excluding the vicinity of the periphery thereof, a step of electrolytically plating the specific portion, and a step of removing the conductor layer are performed. It is characterized by having. According to this invention, since the conductor layer is formed at a position excluding the specific portion and the vicinity thereof, the side portion of the specific portion in the wiring pattern is exposed and the side portion is also electroplated. Therefore, it is possible to prevent side etching from occurring in a specific portion of the wiring pattern in the subsequent step of removing the conductor layer, so that it is possible to improve the quality of the plated layer formed by electrolytic plating, for example, to improve corrosion resistance and peel strength. Can be planned.
【００１７】本発明において、前記導体層上に、前記特
定部位及びその周囲近傍を選択的に露出するメッキマス
クを形成する工程を備え、該メッキマスクを介して前記
特定部位に電解メッキを施すことが好ましい。In the present invention, the method further comprises the step of forming a plating mask on the conductor layer to selectively expose the specific portion and the vicinity thereof, and subject the specific portion to electrolytic plating through the plating mask. Is preferred.
【００１８】本発明において、前記特定部位及びその周
囲近傍をマスクで被覆し、該マスクの形成領域以外の部
分に前記導体層を形成することが好ましい。In the present invention, it is preferable that the specific portion and the vicinity thereof are covered with a mask, and the conductor layer is formed in a portion other than the mask forming region.
【００１９】さらに、第４発明の電解メッキ方法は、基
材の表面上に形成された配線パターンの電極部に電解メ
ッキを施す電解メッキ方法であって、前記配線パターン
には、複数の前記電極部が配列された電極配列領域が設
けられ、前記電極配列領域を除く位置において、前記配
線パターンの各配線間が導電接続されるように導体層を
形成する工程と、前記電極配列領域内の前記電極部に電
解メッキを施す工程と、前記導体層を除去する工程と、
を有することを特徴とする。Further, the electrolytic plating method of the fourth invention is an electrolytic plating method of subjecting the electrode portion of the wiring pattern formed on the surface of the base material to electrolytic plating, wherein the wiring pattern has a plurality of electrodes. An electrode array region in which the parts are arrayed is provided, and a step of forming a conductor layer at a position excluding the electrode array region so that the respective wires of the wiring pattern are conductively connected; A step of electrolytically plating the electrode portion, a step of removing the conductor layer,
It is characterized by having.
【００２０】本発明において、前記導体層上に、前記電
極配列領域を一括して選択的に露出するマスクを形成す
る工程を備え、該マスクを介して前記電極部に電解メッ
キを施すことが好ましい。In the present invention, it is preferable that the method further comprises a step of forming a mask on the conductor layer to selectively and selectively expose the electrode array region, and the electrode portion is electrolytically plated through the mask. .
【００２１】本発明において、前記電極配列領域をマス
クで被覆し、該マスクの形成領域以外の部分に前記導体
層を形成することが好ましい。In the present invention, it is preferable that the electrode array region is covered with a mask, and the conductor layer is formed in a portion other than the mask formation region.
【００２２】上記各発明において、前記導体層は、前記
配線パターン上に配置された導体片であることが好まし
い。導体片を配置することによって工程をさらに簡易な
ものとすることができる。In each of the above inventions, the conductor layer is preferably a conductor piece arranged on the wiring pattern. By disposing the conductor pieces, the process can be further simplified.
【００２３】さらに、本発明のプリント配線基板の製造
方法は、上記のいずれかに記載の電解メッキ方法を用い
て、前記基材上に前記配線パターンを有するプリント配
線基板を形成することを特徴とする。プリント配線基板
としては、チップ部品に導電接続されるなどのために設
けられた小さな間隔で配列される複数の第１電極と、半
田ボールが固着されるなどのために設けられたより大き
な間隔で配列された第２電極と、前記第１電極と前記第
２電極とを電気的に接続する配線とを備えた配線パター
ンを有するプリント配線基板（例えばＢＧＡ基板）が挙
げられる。このようなプリント配線基板においては、第
１電極が配列された電極配列領域に対して一括して上記
導体層の除去や電解メッキを行うための開口部を有する
メッキマスクを形成するか、或いは、第１電極の電極配
列領域を避けて導体層を形成することが好ましい。ま
た、第２電極は個々に露出させて導体層の除去や電解メ
ッキを行うことが好ましい。Further, the method for manufacturing a printed wiring board according to the present invention is characterized in that the printed wiring board having the wiring pattern is formed on the base material by using the electrolytic plating method described in any one of the above. To do. As a printed wiring board, a plurality of first electrodes are arranged at a small interval to be electrically connected to a chip component, and are arranged at a larger interval to be attached to a solder ball. A printed wiring board (for example, a BGA board) having a wiring pattern including the formed second electrode and the wiring that electrically connects the first electrode and the second electrode can be used. In such a printed wiring board, a plating mask having an opening for removing the conductor layer or performing electroplating is collectively formed on the electrode arrangement region in which the first electrodes are arranged, or It is preferable to form the conductor layer while avoiding the electrode arrangement region of the first electrode. Further, it is preferable that the second electrodes are individually exposed and the conductor layer is removed or electrolytic plating is performed.
【００２４】なお、上記各発明において、導体層を除去
する工程では、導体層に対する除去性能が電解メッキに
よって形成されたメッキ層に対する除去性能よりも高い
選択性を有する除去方法を用いることが好ましい。例え
ば、導体層をエッチングできるが、メッキ層はほとんど
エッチングできないエッチング液である。In each of the above inventions, in the step of removing the conductor layer, it is preferable to use a removing method which has a higher selectivity for removing the conductor layer than for the plating layer formed by electrolytic plating. For example, an etching solution that can etch the conductor layer but hardly etch the plated layer.
【００２５】また、上記導体層（導体片）は、配線パタ
ーン上に直接（すなわち絶縁層などを介することなく）
形成（配置）されることが好ましい。これによって、工
程数を更に抑制することができる。The conductor layer (conductor piece) is directly on the wiring pattern (that is, without an insulating layer or the like).
It is preferably formed (arranged). Thereby, the number of steps can be further suppressed.
【００２６】[0026]
【発明の実施の形態】次に、添付図面を参照して本発明
に係る電解メッキ方法及びプリント配線基板の製造方法
の実施形態について詳細に説明する。最初に、本実施形
態により製造されるプリント配線基板の一例として、Ｂ
ＧＡ(Ball Grid Array)基板１００の構造について説明
する。このＢＧＡ基板１００は、図１に示すように、必
要に応じてガラスクロス等の補強材を混入したエポキシ
樹脂やフェノール樹脂などの絶縁樹脂基材からなる絶縁
基板１１０と、この絶縁基板１１０に貼り合わされた銅
などの熱良導体等からなる熱伝導板１２０とが接着剤等
により貼り合わされることにより構成されている。熱伝
導板１２０の上面及び側面は黒色酸化膜によって被覆さ
れ、熱伝導板１２０の下面はＮｉ等の金属メッキ層によ
って被覆されている。BEST MODE FOR CARRYING OUT THE INVENTION Next, embodiments of the electrolytic plating method and the method for manufacturing a printed wiring board according to the present invention will be described in detail with reference to the accompanying drawings. First, as an example of the printed wiring board manufactured according to the present embodiment, B
The structure of the GA (Ball Grid Array) substrate 100 will be described. As shown in FIG. 1, the BGA substrate 100 is an insulating substrate 110 made of an insulating resin base material such as epoxy resin or phenol resin in which a reinforcing material such as glass cloth is mixed, if necessary. The heat conductive plate 120 made of a good heat conductor such as copper is bonded to the heat conductive plate 120 with an adhesive or the like. The upper surface and side surfaces of the heat conducting plate 120 are covered with a black oxide film, and the lower surface of the heat conducting plate 120 is covered with a metal plating layer of Ni or the like.
【００２７】絶縁基板１１０の中央部には開口１１０ａ
が形成され、この開口１１０ａの周囲の絶縁基板１１０
の表面上には銅等からなる配線パターン１１０Ａが形成
されている。この配線パターン１１０Ａは、開口１１０
ａの開口縁部近傍の表面上に配列形成された多数の第１
電極１１１と、これらの第１電極１１１から引き出され
た多数の配線１１２と、これらの配線１１２に接続さ
れ、絶縁基板１１０の外周部に配列形成された多数の第
２電極１１３とを含む。絶縁基板１１０の表面のうち、
上記第１電極１１１及び第２電極１１３の表面には後述
する表面メッキ層が形成され、これら以外の配線パター
ン１１０Ａの部分は全て絶縁レジスト層（図示せず）に
よって覆われている。An opening 110a is formed at the center of the insulating substrate 110.
Is formed, and the insulating substrate 110 around the opening 110a is formed.
A wiring pattern 110A made of copper or the like is formed on the surface of the. The wiring pattern 110A has openings 110
a. A large number of first arrays arranged on the surface near the opening edge of a.
It includes an electrode 111, a large number of wirings 112 drawn from these first electrodes 111, and a large number of second electrodes 113 connected to these wirings 112 and arranged in an outer peripheral portion of the insulating substrate 110. Of the surface of the insulating substrate 110,
A surface plating layer, which will be described later, is formed on the surfaces of the first electrode 111 and the second electrode 113, and the other portions of the wiring pattern 110A are covered with an insulating resist layer (not shown).
【００２８】このＢＧＡ基板１００においては、絶縁基
板１１０の上記開口１１０ａ内に露出した熱伝導板１２
０の表面上にＩＣチップやＬＳＩチップなどのチップ状
電子部品を固着させ、このチップ状電子部品の電極と上
記第１電極１１１との間を、金ワイヤなどを用いてワイ
ヤボンディング法によって導電接続させ、第２電極１１
３上に半田ボールなどを固着させて突起電極を形成し
て、最終的に絶縁基板１１０の開口１１０ａの近傍を封
止剤等によって封止することにより、ＢＧＡ半導体パッ
ケージが構成されるようになっている。In the BGA substrate 100, the heat conducting plate 12 exposed in the opening 110a of the insulating substrate 110.
A chip-shaped electronic component such as an IC chip or an LSI chip is fixed on the surface of 0, and the electrode of the chip-shaped electronic component and the first electrode 111 are electrically connected by a wire bonding method using a gold wire or the like. The second electrode 11
A solder ball or the like is fixed on 3 to form a protruding electrode, and finally the vicinity of the opening 110a of the insulating substrate 110 is sealed with a sealant or the like, whereby a BGA semiconductor package is configured. ing.
【００２９】図２は、上記ＢＧＡ基板１００のより詳細
な表面構造を示すものである。図２（ａ）に示す上記Ｂ
ＧＡ基板１００の表面上には、図２（ｂ）に示すよう
に、一列に並列された複数の第１電極１１１のそれぞれ
から、複数列（図示例では４列）に配列された複数の第
２電極１１３のそれぞれへ向けて伸びる複数の配線１１
２が形成されている。ここで、図２（ａ）に示すよう
に、第１電極１１１は相互に５０〜２００μｍ、好まし
くは１００〜１５０μｍ程度の間隔で密に配列されて、
電極配列領域１１１Ｒを構成する。この電極配列領域１
１１Ｒは、絶縁基板１１０の開口１１０ａの周囲に複数
（図示例では４つ）設けられている。FIG. 2 shows a more detailed surface structure of the BGA substrate 100. The B shown in FIG.
As shown in FIG. 2B, on the surface of the GA substrate 100, a plurality of first electrodes 111 arranged in a row are arranged in a plurality of rows (four rows in the illustrated example). A plurality of wirings 11 extending toward each of the two electrodes 113
2 is formed. Here, as shown in FIG. 2A, the first electrodes 111 are densely arranged at intervals of about 50 to 200 μm, preferably about 100 to 150 μm,
The electrode array region 111R is configured. This electrode array area 1
The plurality of 11Rs (four in the illustrated example) are provided around the opening 110a of the insulating substrate 110.
【００３０】図２（ｂ）の部分拡大図においては、各配
線１１２は図示を簡略化するためにそれぞれを一本の線
として描いてある。なお、説明の都合上、以下の説明で
用いる図３以降の図面においては、図２（ｂ）に示すよ
うな配線パターン１１０Ａの一部を、図２（ｃ）に示す
ように簡略化して示すこととする。In the partially enlarged view of FIG. 2B, each wiring 112 is drawn as a single line for the sake of simplifying the illustration. For convenience of explanation, in the drawings after FIG. 3 used in the following description, a part of the wiring pattern 110A as shown in FIG. 2B is simplified and shown as shown in FIG. I will.
【００３１】次に、上記図２（ｃ）に示す態様で図示す
る図３以降の各図面を参照して、本発明の電解メッキ方
法及びプリント配線基板の製造方法の工程の詳細を説明
する。図２（ｃ）に一部を模式的に示す配線パターン１
１０Ａは基本的に銅パターンで構成されているが、本製
造方法においては最終的に、第１電極１１１及び第２電
極１１３の表面に金や半田等からなる表面メッキ層が形
成される。以下の説明は、配線パターン１１０Ａの第１
電極１１１及び第２電極１１３に上記表面メッキ層を形
成するためのプロセスについて行う。なお、このプロセ
スは、絶縁基板１１０と熱伝導板１２０とを貼り合せる
前に行うことが好ましい。Next, the steps of the electrolytic plating method and the printed wiring board manufacturing method of the present invention will be described in detail with reference to the drawings starting from FIG. 3 shown in the mode shown in FIG. Wiring pattern 1 whose part is schematically shown in FIG.
10A is basically composed of a copper pattern, but in the present manufacturing method, a surface plating layer made of gold, solder or the like is finally formed on the surfaces of the first electrode 111 and the second electrode 113. The following description is for the first wiring pattern 110A.
A process for forming the surface plating layer on the electrode 111 and the second electrode 113 will be performed. Note that this process is preferably performed before the insulating substrate 110 and the heat conducting plate 120 are bonded together.
【００３２】図３乃至図８は、絶縁基板１１０上に配線
パターン１１０Ａが形成された状態を模式的に示す拡大
平面図（ａ）、この拡大平面図（ａ）のＢ−Ｂ線に沿っ
て切断した状態を模式的に示す拡大断面図（ｂ）、拡大
平面図（ａ）のＣ−Ｃ線に沿って切断した状態を模式的
に示す拡大断面図（ｃ）、及び、拡大平面図（ａ）のＤ
−Ｄ線に沿って切断した状態を模式的に示す拡大断面図
（ｄ）をそれぞれ含むものとなっている。3 to 8 are enlarged plan views (a) schematically showing a state where the wiring pattern 110A is formed on the insulating substrate 110, and along the line BB of the enlarged plan view (a). An enlarged sectional view (b) schematically showing the cut state, an enlarged sectional view (c) schematically showing the state cut along the line C-C of the enlarged plan view (a), and an enlarged plan view ( a) D
Each of them includes an enlarged cross-sectional view (d) schematically showing a state of being cut along the line D.
【００３３】図３に示された配線パターン１１０Ａは任
意の導体によって構成できるが、例えば、銅箔を接着し
た銅張基板、或いは、表面に銅メッキを施した基板にエ
ッチングなどのパターニング処理を施すことにより形成
された銅パターンによって構成することができる。The wiring pattern 110A shown in FIG. 3 can be composed of an arbitrary conductor. For example, a copper clad substrate having a copper foil adhered thereto or a substrate having a surface plated with copper is subjected to patterning treatment such as etching. It can be configured by a copper pattern formed by the above.
【００３４】次に、上記図３に示された配線パターン１
１０Ａ上には、図４に示すように、導体層１１４が全面
的に形成される。導体層１１４は例えば無電解メッキ
（例えば無電解銅メッキ）によって形成することができ
る。ここで、配線パターン１１０の厚さは１０〜１００
μｍ程度であるのに対して、導体層１１４の厚さは、
０．１〜０．８μｍ、好ましくは０．２〜０．５μｍ程
度に形成することが好ましい。この範囲よりも導体層１
１４が厚くなると、後述する導体層の除去工程において
処理時間が長くなるとともに配線パターン１１０Ａのパ
ターン形状が崩れ易くなり、また、導体層の残渣によっ
て動作不良が発生しやすくなる。さらに、電解メッキ時
において却ってメッキ厚のムラが生じ易くなる。逆にこ
の範囲を下回ると、後述する電解メッキ時において電気
抵抗が増大することにより充分な均一性を得ることが難
しくなり、また、処理時間も長くなってしまう。Next, the wiring pattern 1 shown in FIG.
As shown in FIG. 4, the conductor layer 114 is entirely formed on 10A. The conductor layer 114 can be formed by, for example, electroless plating (for example, electroless copper plating). Here, the wiring pattern 110 has a thickness of 10 to 100.
While the thickness of the conductor layer 114 is about μm,
The thickness is preferably 0.1 to 0.8 μm, and more preferably 0.2 to 0.5 μm. Conductor layer 1 than this range
When 14 is thick, the processing time becomes longer in the conductor layer removing step described later, the pattern shape of the wiring pattern 110A is likely to collapse, and the malfunction of the conductor layer easily occurs due to the residue of the conductor layer. Further, unevenness in plating thickness is likely to occur during electroplating. On the other hand, if it is less than this range, it becomes difficult to obtain sufficient uniformity due to an increase in electric resistance at the time of electrolytic plating which will be described later, and the processing time also becomes long.
【００３５】導体層１１４は、少なくとも配線パターン
１１０Ａ内の複数の配線１１２間を相互に導電接続可能
な態様で形成もしくは配置されていればよい。しかし、
製造プロセス上は上述のように導体層１１４を絶縁基板
１１０の表面上に全面的に形成することが、レジストの
形成などの手間を削減し、製造コストを低減する上で望
ましい。The conductor layer 114 may be formed or arranged at least in such a manner that the plurality of wirings 112 in the wiring pattern 110A can be electrically conductively connected to each other. But,
In the manufacturing process, it is desirable to form the conductor layer 114 entirely on the surface of the insulating substrate 110 as described above, in order to reduce the labor such as the formation of a resist and to reduce the manufacturing cost.
【００３６】次に、図５に示すように、上記導体層１４
（或いは導体片）の上にレジスト層１１５を形成する。
レジスト層１１５は、第１電極１１１及び第２電極１１
３並びにその周囲近傍を露出するように形成される。本
実施形態の場合には、レジスト層１１５には、第１電極
１１１が配列された電極配列領域１１１Ｒ（図２参照）
を一括して露出させる開口部１１５ａと、第２電極１１
３及びその周囲近傍を個々に露出させる開口部１１５ｂ
とが設けられている。Next, as shown in FIG.
A resist layer 115 is formed on (or a conductor piece).
The resist layer 115 includes the first electrode 111 and the second electrode 11
3 and the vicinity thereof are exposed. In the case of the present embodiment, the resist layer 115 has an electrode array region 111R in which the first electrodes 111 are arrayed (see FIG. 2).
And the second electrode 11 and the opening 115a for collectively exposing
Opening 115b for individually exposing 3 and the vicinity thereof
And are provided.
【００３７】レジスト層１１５の開口部１１５ａ，１１
５ｂは、上記第１電極１１１及び第２電極１１３の外縁
から１０〜１０００μｍの距離までの範囲で周囲を露出
するように構成されていることが好ましい。特に上記距
離は約５０〜３００μｍであることが望ましい。このよ
うに第１電極１１１及び第２電極１１３の周囲近傍を露
出させるのは、後述するように、第１電極１１１及び第
２電極１１３の表面に表面メッキ層を形成する前に、上
記開口部１１５ａ，１１５ｂ内に露出する導電層１１４
を除去することにより、電極の側部において表面メッキ
層と絶縁基板１１０の表面との間に隙間が形成されにく
いようにするためである。Openings 115a, 11 of the resist layer 115
5b is preferably configured to expose the surroundings within a range of 10 to 1000 μm from the outer edges of the first electrode 111 and the second electrode 113. Particularly, it is desirable that the distance is about 50 to 300 μm. In this way, the vicinity of the periphery of the first electrode 111 and the second electrode 113 is exposed, as described later, before the surface plating layer is formed on the surface of the first electrode 111 and the second electrode 113, the above-mentioned opening portion is formed. Conductive layer 114 exposed in 115a and 115b
This is for removing the gap so that a gap is less likely to be formed between the surface plating layer and the surface of the insulating substrate 110 on the side portion of the electrode.
【００３８】また、レジスト層１１５は、第１電極１１
１については電極配列領域１１１Ｒを一括して露出さ
せ、第２電極１１３については個々に露出させるように
構成されているが、これは、第１電極１１１の電極間隔
は小さいのに対して、第２電極１１３の電極間隔が４０
０〜１０００μｍと大きいことと、第２電極１１３の間
に配線が形成されていることとによる。ここで、図３以
降の各図面は模式的に配線パターンを示しているに過ぎ
ないので、実際の寸法や形状を反映していないことに注
意されたい。ただし、複数の第２電極１１３を一括して
露出させるように構成してもよく、逆に、第１電極１１
１を個々に露出させるようにしても構わない。The resist layer 115 is formed of the first electrode 11
The electrode array region 111R is collectively exposed for No. 1 and the second electrodes 113 are individually exposed. This is because the first electrode 111 has a small electrode interval. The electrode spacing of the two electrodes 113 is 40
This is because the size is as large as 0 to 1000 μm and the wiring is formed between the second electrodes 113. Here, it should be noted that each drawing after FIG. 3 only schematically shows the wiring pattern and does not reflect the actual size and shape. However, the plurality of second electrodes 113 may be collectively exposed, and conversely, the first electrodes 11 may be exposed.
1 may be exposed individually.
【００３９】次に、図６に示すように、上記開口部１１
５ａ，１１５ｂ内に露出する導体層１１４の部分をエッ
チングなどによって除去する。例えば、導体層１１４が
銅からなる場合には、酸性エッチング液（第２塩化鉄、
第２塩化銅など）やアルカリ性エッチング液（アンモニ
アとＮ２Ｏ２の混合水溶液など）を用いることができ
る。ここで、アルカリ性エッチング液を用いることによ
って銅パターンの腐食を防止することができる。この除
去工程によって、第１電極１１１及び第２電極１１３の
周囲近傍に形成されていた導体層１１４が除去される。
このとき、第１電極１１１及び第２電極１１３上の導体
層１１４もまた除去される。ここで、配線パターン１１
０Ａは１０〜１００μｍ程度の厚さを有するのに対し
て、上記のように導体層１１４は配線パターン１１０Ａ
よりもきわめて薄く形成されているので、この導体層の
除去工程は、第１電極１１１及び第２電極１１３のパタ
ーン形状に対してほとんど影響を与えない。Next, as shown in FIG. 6, the opening 11 is formed.
The portions of the conductor layer 114 exposed in 5a and 115b are removed by etching or the like. For example, when the conductor layer 114 is made of copper, an acidic etching solution (ferric chloride,
A second cupric chloride or the like or an alkaline etching solution (a mixed solution of ammonia and N 2 O 2 or the like) can be used. Here, corrosion of the copper pattern can be prevented by using an alkaline etching solution. By this removing step, the conductor layer 114 formed near the periphery of the first electrode 111 and the second electrode 113 is removed.
At this time, the conductor layer 114 on the first electrode 111 and the second electrode 113 is also removed. Here, the wiring pattern 11
0A has a thickness of about 10 to 100 μm, while the conductor layer 114 has the wiring pattern 110A as described above.
Since it is formed to be much thinner than the above, the step of removing the conductor layer hardly affects the pattern shapes of the first electrode 111 and the second electrode 113.
【００４０】次に、図７に示すように、第１電極１１１
及び第２電極１１３の表面上に電解メッキによって表面
メッキ層１１６を形成する。この電解メッキは、レジス
ト層１１５の下において配線パターン１１０Ａと導電接
続された状態で形成されている導体層１１４を通じて第
１電極１１１及び第２電極１１３に給電した状態で実施
される。Next, as shown in FIG. 7, the first electrode 111
A surface plating layer 116 is formed on the surface of the second electrode 113 by electrolytic plating. This electrolytic plating is performed in a state in which power is supplied to the first electrode 111 and the second electrode 113 through the conductor layer 114 that is formed under the resist layer 115 and conductively connected to the wiring pattern 110A.
【００４１】表面メッキ層１１６は、例えば、ニッケル
メッキ層（３〜３０μｍ、好ましくは５〜１５μｍ）
と、金メッキ層（０．３〜３μｍ、好ましくは０．３〜
１μｍ）との積層体で構成することもでき、また、ニッ
ケルメッキ層と金メッキ層との間にパラジウム層を形成
してもよい。さらに、表面メッキ層としては半田（鉛フ
リー半田も含む。）メッキ層単独で構成することもでき
る。これらの素材や層構造は、第１電極１１１及び第２
電極１１３の導電接続態様（ワイヤボンディング、半田
付け、半田ボール固着）などに応じて適宜に選定され
る。表面メッキ層１１６を複数の層からなる積層構造と
する場合には、複数の電解メッキ工程を設けて繰り返し
処理を行う。The surface plating layer 116 is, for example, a nickel plating layer (3 to 30 μm, preferably 5 to 15 μm).
And a gold plating layer (0.3 to 3 μm, preferably 0.3 to
1 μm) and a palladium layer may be formed between the nickel plating layer and the gold plating layer. Further, the surface plating layer may be composed of a solder (including lead-free solder) plating layer alone. These materials and layer structures are used for the first electrode 111 and the second electrode.
It is appropriately selected according to the conductive connection mode of the electrode 113 (wire bonding, soldering, solder ball fixation) and the like. When the surface plating layer 116 has a laminated structure composed of a plurality of layers, a plurality of electrolytic plating steps are provided and the treatment is repeated.
【００４２】この表面メッキ層１１６は、第１電極１１
１及び第２電極１１３の露出した表面全体に金属が析出
することによって形成される。本実施形態の場合、第１
電極１１１及び第２電極１１３の周囲近傍において導体
層１１４が除去され、しかも、レジスト層１１５が第１
電極１１１及び第２電極１１３の周囲近傍を露出するよ
うに構成されているので、表面メッキ層１１６は導体層
１１４やレジスト層１１５に妨げられることなく、第１
電極１１１及び第２電極１１３の側部をも覆うように形
成される。The surface plating layer 116 is formed by the first electrode 11
It is formed by depositing a metal on the entire exposed surfaces of the first and second electrodes 113. In the case of this embodiment, the first
The conductor layer 114 is removed in the vicinity of the periphery of the electrode 111 and the second electrode 113, and the resist layer 115 is the first layer.
Since the electrode 111 and the second electrode 113 are configured to be exposed in the vicinity of the periphery thereof, the surface plating layer 116 is not interfered by the conductor layer 114 and the resist layer 115, and the first plating layer 116
The electrode 111 and the second electrode 113 are also formed so as to cover the side portions thereof.
【００４３】最後に、図８に示すように、上記レジスト
層１１５及び導体層１１４を除去することによって、配
線パターン１１０Ａと、その第１電極１１１及び第２電
極１１３上の表面メッキ層１１６のみが残る。ここで、
レジスト層１１５は公知のレジスト剥離剤を用いて容易
に除去することができる。また、導体層１１４は、例え
ば銅からなる場合には、酸性エッチング液、アルカリ性
エッチング液のいずれをも用いることができるが、特
に、金やニッケルに損傷を全く与えないもの、例えばア
ルカリ性のエッチング液を用いることが好ましい。すな
わち、導体層１１４を除去可能で、しかも表面メッキ層
１１６をほとんど侵食しない除去方法を用いることが最
も望ましい。Finally, as shown in FIG. 8, by removing the resist layer 115 and the conductor layer 114, only the wiring pattern 110A and the surface plating layer 116 on the first electrode 111 and the second electrode 113 thereof are removed. Remain. here,
The resist layer 115 can be easily removed by using a known resist remover. When the conductor layer 114 is made of, for example, copper, either an acidic etching solution or an alkaline etching solution can be used. In particular, one that does not damage gold or nickel, for example, an alkaline etching solution. Is preferably used. That is, it is most desirable to use a removal method that can remove the conductor layer 114 and hardly erodes the surface plating layer 116.
【００４４】本実施形態において導体層１１４を形成す
る場合には、レジスト層１１５の開口部１１５ａ，１１
５ｂを通して第１電極１１１及び第２電極１１３の周囲
近傍の導体層１１４を除去した上で、第１電極１１１及
び第２電極１１３に電解メッキを施すようにしているこ
とにより、電解メッキによって形成される表面メッキ層
１１６を、第１電極１１１及び第２電極１１３の側部ま
で覆うように形成することができる。したがって、電解
メッキ終了後に導体層１１４を除去する際に、第１電極
１１１及び第２電極１１３がサイドエッチングを受ける
ことがほとんどなくなり、その結果、表面メッキ層の剥
離強度その他の品位を高めることができる。When the conductor layer 114 is formed in this embodiment, the openings 115a, 11 of the resist layer 115 are formed.
The conductive layer 114 in the vicinity of the periphery of the first electrode 111 and the second electrode 113 is removed through 5b, and then the first electrode 111 and the second electrode 113 are subjected to electrolytic plating. The surface plating layer 116 may be formed to cover the sides of the first electrode 111 and the second electrode 113. Therefore, when the conductor layer 114 is removed after the electrolytic plating is completed, the first electrode 111 and the second electrode 113 are hardly subjected to side etching, and as a result, the peel strength of the surface plating layer and other grades can be improved. it can.
【００４５】この場合、第１電極１１１及び第２電極１
１３及びその周囲近傍を選択的に露出する（開口部を有
する）レジスト層１１５を形成し、このレジスト層１１
５を用いて、第１電極１１１及び第２電極１１３の周辺
近傍に設けられた導体層１１４の部分を除去するととも
に、そのまま電解メッキを施すことによって、工程数の
増加を抑制することができる。換言すれば、上記レジス
ト層１１５を、導体層１１４の部分的除去のためのマス
クと、電解メッキを施すためのマスクとを兼ねたものと
して用いることができる。In this case, the first electrode 111 and the second electrode 1
A resist layer 115 (having an opening) selectively exposing 13 and its vicinity is formed, and the resist layer 11 is formed.
5, it is possible to suppress an increase in the number of steps by removing the portion of the conductor layer 114 provided near the periphery of the first electrode 111 and the second electrode 113 and performing electrolytic plating as it is. In other words, the resist layer 115 can be used as both a mask for partially removing the conductor layer 114 and a mask for performing electrolytic plating.
【００４６】［第２実施形態］次に、図９を参照して本
発明に係る電解メッキ方法及びプリント配線基板の製造
方法の第２実施形態について説明する。この実施形態に
おいては、図９（ａ）に示す配線パターン１１０Ａの上
に、上記の導体層１１４を形成する代わりに、図９
（ｂ）に示すように、導体片（アルミニウム、銅の箔な
どからなるテープ）１１７を配置する。この場合、導体
片１１７が配線パターン１１０Ａの配線１１２上に配置
され、第１電極１１１及び第２電極１１３上には配置さ
れないようにする。この場合、導体片１１７と配線パタ
ーン１１０Ａとの間の導電接続を確保するために、導体
片１１７と配線パターン１１０Ａとを、導電性の粘着剤
（銀ペーストなど）を用いて接着してもよい。このと
き、導体片１１７の裏面に導電性の粘着層を備えたテー
プ様のものを用いることができる。[Second Embodiment] Next, a second embodiment of the electrolytic plating method and the printed wiring board manufacturing method according to the present invention will be described with reference to FIG. In this embodiment, instead of forming the above conductor layer 114 on the wiring pattern 110A shown in FIG.
As shown in (b), conductor pieces (tape made of aluminum, copper foil, or the like) 117 are arranged. In this case, the conductor piece 117 is arranged on the wiring 112 of the wiring pattern 110A and is not arranged on the first electrode 111 and the second electrode 113. In this case, in order to secure the conductive connection between the conductor piece 117 and the wiring pattern 110A, the conductor piece 117 and the wiring pattern 110A may be bonded using a conductive adhesive (such as silver paste). . At this time, a tape-like material having a conductive adhesive layer on the back surface of the conductor piece 117 can be used.
【００４７】次に、図９（ｃ）に示すように、上記配線
パターン１１０Ａ及び導体片１１７の上をレジスト層１
１８で覆う。このレジスト層１１８には、第１電極１１
１が配列した電極配列領域１１１Ｒ（図２参照）を一括
して露出させる開口部１１８ａと、第２電極１１３を個
々に露出させる開口部１１８ｂとが設けられる。そし
て、上記導体片１１７を介して給電した状態で、レジス
ト層１１８を介して電解メッキを施し、図９（ｄ）に示
す表面メッキ層１１６を形成する。この表面メッキ層１
１６は第１実施形態と同様のものである。Next, as shown in FIG. 9C, the resist layer 1 is formed on the wiring pattern 110A and the conductor piece 117.
Cover with 18. The first electrode 11 is formed on the resist layer 118.
An opening 118a that collectively exposes the electrode array region 111R (see FIG. 2) in which 1s are arrayed and an opening 118b that individually exposes the second electrode 113 are provided. Then, while power is supplied through the conductor piece 117, electrolytic plating is performed through the resist layer 118 to form the surface plating layer 116 shown in FIG. 9D. This surface plating layer 1
16 is the same as that of the first embodiment.
【００４８】なお、この実施形態のように配線パターン
１１０Ａ上に導体片１１７を配置する場合には、第１実
施形態で説明した導体層１１４の除去工程は設けられな
い。これは、導体片はそもそも第１電極１１１及び第２
電極１１３及びその周辺近傍を避けて配置されているの
で、導体片の一部を除去する必要性がないからである。When the conductor piece 117 is arranged on the wiring pattern 110A as in this embodiment, the step of removing the conductor layer 114 described in the first embodiment is not provided. This is because the conductor piece is originally the first electrode 111 and the second electrode.
This is because there is no need to remove a part of the conductor piece because it is arranged avoiding the electrode 113 and its vicinity.
【００４９】本実施形態においては、導体片１１７の配
置によって複数の配線１１２間が導電接続されるように
構成し、その状態で第１電極及び第２電極１１３に電解
メッキを施すことができるので、配線パターン１１０Ａ
内に電解メッキのためのリード線を設ける必要がないと
ともに、第１電極１１１及び第２電極１１３の側部にま
で電解メッキによる表面メッキ層１１６を形成すること
ができるので、表面メッキ層１１６の品位を向上させる
ことができる。In the present embodiment, the conductor pieces 117 are arranged so that the plurality of wirings 112 are conductively connected, and in that state, the first electrode and the second electrode 113 can be electroplated. , Wiring pattern 110A
Since it is not necessary to provide a lead wire for electrolytic plating therein, and the surface plating layer 116 by electrolytic plating can be formed even on the side portions of the first electrode 111 and the second electrode 113, the surface plating layer 116 of The quality can be improved.
【００５０】この場合にも、上記のように、導体片１１
７の上に第１電極１１１及び第２電極１１３及びその周
囲近傍を選択的に露出する（開口部を有する）レジスト
層１１８を形成し、このレジスト層１１８を用いて、電
解メッキを施すことが好ましい。Also in this case, as described above, the conductor piece 11
7, a first electrode 111 and a second electrode 113 and a resist layer 118 that selectively exposes the vicinity of the second electrode 113 (having an opening) are formed, and electrolytic plating can be performed using the resist layer 118. preferable.
【００５１】［第３実施形態］次に、図１０を参照して
本発明に係る第３実施形態について説明する。この実施
形態においては、図１０（ａ）に示す上記各実施形態と
同様の配線パターン１１０Ａのうち、図１０（ｂ）に示
すように、少なくとも、第１電極１１１の配列された電
極配列領域１１１Ｒ（図２参照）を一括して覆うととも
に第２電極１１３及びその周囲近傍を覆うレジスト層１
１９を形成する。次に、図１０（ｃ）に示すように、レ
ジスト層１１９によって覆われていない部分に（好まし
くはレジスト層１１９の形成部位を除く全ての表面に）
無電解メッキや導電ペーストの塗布などの方法により導
体層１１４’を形成する。[Third Embodiment] Next, a third embodiment of the present invention will be described with reference to FIG. In this embodiment, in the wiring pattern 110A similar to the above-described embodiments shown in FIG. 10A, as shown in FIG. 10B, at least the electrode array region 111R in which the first electrodes 111 are arrayed. (See FIG. 2) The resist layer 1 that collectively covers the second electrode 113 and the vicinity thereof.
19 is formed. Next, as shown in FIG. 10C, on a portion not covered with the resist layer 119 (preferably on all surfaces except a formation site of the resist layer 119).
The conductor layer 114 'is formed by a method such as electroless plating or application of a conductive paste.
【００５２】次に、図１０（ｄ）に示すように、上記レ
ジスト層１１９を除去し、新たなレジスト層１１５’を
形成する。このレジスト層１１５’は、上記第１実施形
態と同様に、第１電極１１１及びその周囲近傍を含む電
極配列領域１１１Ｒ（図２参照）を一括して露出する開
口部１１５ａ’と、第２電極１１３及びその周囲近傍を
電極毎に露出する開口部１１５ｂ’とを備えている。そ
して、図１０（ｅ）に示すように、このレジスト層１１
５’を介して上記第１電極１１１及び第２電極１１３に
電解メッキを施し、表面メッキ層１１６を形成する。最
後に、上記第１実施形態と同様にして、レジスト層１１
５’を除去し、さらに、導体層１１４’を除去すること
によって、図１０（ｆ）に示すように、第１電極１１１
及び第２電極１１３の表面を表面メッキ層１１６が被覆
した配線パターンが得られる。Next, as shown in FIG. 10D, the resist layer 119 is removed and a new resist layer 115 'is formed. Similar to the first embodiment, the resist layer 115 ′ includes an opening 115a ′ that collectively exposes the electrode array region 111R (see FIG. 2) including the first electrode 111 and the vicinity thereof and the second electrode. 113 and an opening 115b ′ for exposing the vicinities thereof 113 for each electrode. Then, as shown in FIG.
The first electrode 111 and the second electrode 113 are subjected to electrolytic plating via 5 ′ to form a surface plating layer 116. Finally, similarly to the first embodiment, the resist layer 11
As shown in FIG. 10F, the first electrode 111 is removed by removing 5 ′ and further removing the conductor layer 114 ′.
Also, a wiring pattern in which the surface of the second electrode 113 is covered with the surface plating layer 116 is obtained.
【００５３】［第４実施形態］最後に、本発明に係る第
４実施形態について説明する。この第４実施形態は、上
記第１実施形態の一部を改善した方法であり、図３乃至
図５に示す工程及び図７及び図８に示す各肯定について
は第１実施形態と同じ工程が実施されるので、それらの
工程については説明を省略する。[Fourth Embodiment] Finally, a fourth embodiment of the present invention will be described. The fourth embodiment is a method in which a part of the first embodiment is improved, and the steps shown in FIGS. 3 to 5 and the affirmations shown in FIGS. 7 and 8 are the same as those in the first embodiment. Since these steps are performed, the description of those steps will be omitted.
【００５４】本実施形態においては、上記第１実施形態
における図６を参照して説明した工程について改善を施
してある。前工程において図５に示すレジスト層１１５
の開口部１１５ａ，１１５ｂ内の導体層１１４を除去し
た後、図１１に示すように、上記レジスト層１１５とは
別のレジスト層１１５”を形成する。このレジスト層１
１５”は、上記レジスト層１１５における第１電極１１
１及びその周囲近傍に臨む縁部を越えた（すなわち当該
縁部よりも内側に配置された）縁部を有する。したがっ
て、レジスト層１１５”の開口部１１５ａ”は、上記レ
ジスト層１１５の開口部１１５ａよりも一回り開口面積
が小さなものとなっている。In the present embodiment, the steps described with reference to FIG. 6 in the first embodiment are improved. The resist layer 115 shown in FIG.
After removing the conductor layer 114 in the openings 115a and 115b, a resist layer 115 "different from the resist layer 115 is formed as shown in FIG.
15 ″ is the first electrode 11 in the resist layer 115.
1 and an edge portion beyond the edge portion that faces the vicinity thereof (that is, arranged inside the edge portion). Therefore, the opening 115a ″ of the resist layer 115 ″ has a slightly smaller opening area than the opening 115a of the resist layer 115.
【００５５】ここで、レジスト層１１５を除去した後に
新たにレジスト層１１５”を形成することが好ましい。
ただし、レジスト層１１５の上にそのままレジスト層１
１５”を形成してもよく、レジスト層１１５の開口部内
にのみ新たなレジスト層１１５”を形成してもよい。Here, it is preferable to newly form a resist layer 115 ″ after removing the resist layer 115.
However, the resist layer 1 is directly formed on the resist layer 115.
15 ″ may be formed, or a new resist layer 115 ″ may be formed only in the opening of the resist layer 115.
【００５６】このようにすると、図１１に示すように、
導体層１１４の縁部は、レジスト層１１５”の開口部１
１５ａ”の縁部の背後に位置することとなり、導体層１
１４は開口部１１５ａ”の縁部においてレジスト層１１
５”によって密封された状態になる。In this way, as shown in FIG.
The edge of the conductor layer 114 has the opening 1 of the resist layer 115 ″.
It is located behind the edge of 15a ", and the conductor layer 1
14 is the resist layer 11 at the edge of the opening 115a ″.
It becomes a sealed state by 5 ".
【００５７】第１実施形態の方法では、レジスト層１１
５の開口部１１５ａの開口縁に導体層１１４の縁部が露
出しているので、電解メッキ層が開口縁に沿って線状に
形成され、各配線１１２間を短絡させてしまう場合があ
る。これに対して、本実施形態においては、上記のよう
に形成されたレジスト層１１５”の開口部１１５ａ”内
に電解メッキを施したときに、開口縁には導体層１１４
が露出していないので、開口縁に電解メッキ層が形成さ
れて配線１１２間が短絡してしまうといった不良の発生
を防止できる。In the method of the first embodiment, the resist layer 11
Since the edge of the conductor layer 114 is exposed at the opening edge of the opening 115a of No. 5, the electroplating layer may be formed linearly along the opening edge and short-circuit between the wirings 112 in some cases. On the other hand, in the present embodiment, when electrolytic plating is performed in the opening 115a ″ of the resist layer 115 ″ formed as described above, the conductor layer 114 is formed at the opening edge.
Since this is not exposed, it is possible to prevent the occurrence of a defect in which an electrolytic plating layer is formed on the opening edge and the wirings 112 are short-circuited.
【００５８】なお、本実施形態のレジスト層１１５”の
開口部１１５ｂ”は、上記レジスト層１１５の開口部１
１５ｂと平面的に合致したものとなっている。これは、
開口部１１５ｂ及び１１５ｂ”は個々の配線に対応する
第２電極１１３を個々に露出させているだけであるの
で、開口縁に沿って電解メッキが付着しても短絡不良な
どが生じないため、その必要性がないからである。The opening 115b ″ of the resist layer 115 ″ of this embodiment is the opening 1 of the resist layer 115.
It is the same as 15b in plan view. this is,
Since the openings 115b and 115b ″ only expose the second electrodes 113 corresponding to the individual wirings individually, even if electrolytic plating adheres along the opening edges, a short circuit failure does not occur, and thus This is because there is no need.
【００５９】尚、本発明の電解メッキ方法及びプリント
配線基板の製造方法は、上述の図示例にのみ限定される
ものではなく、本発明の要旨を逸脱しない範囲内におい
て種々変更を加え得ることは勿論である。The electrolytic plating method and the printed wiring board manufacturing method of the present invention are not limited to the above illustrated examples, and various modifications can be made without departing from the scope of the present invention. Of course.
【００６０】[0060]
【発明の効果】以上、説明したように本発明によれば、
配線パターン内に電解メッキのためのリード線を形成す
る必要がなくなるとともに、電解メッキによって形成さ
れる表面メッキ層の品位を向上させることができる。As described above, according to the present invention,
It is not necessary to form a lead wire for electrolytic plating in the wiring pattern, and the quality of the surface plating layer formed by electrolytic plating can be improved.
【図１】本発明に係る電解メッキ方法及びプリント配線
基板の製造方法の実施形態により製造されるＢＧＡ基板
の外観を示す概略斜視図である。FIG. 1 is a schematic perspective view showing an appearance of a BGA substrate manufactured by an embodiment of an electrolytic plating method and a printed wiring board manufacturing method according to the present invention.
【図２】ＢＧＡ基板の配線パターンの構造を説明するた
めの説明図（ａ）〜（ｃ）である。FIG. 2 is explanatory diagrams (a) to (c) for explaining a structure of a wiring pattern of a BGA substrate.
【図３】上記実施形態の電解メッキプロセスの初期状態
を模式的に示す拡大部分平面図（ａ）、（ａ）のＢ−Ｂ
拡大断面図（ｂ）、Ｃ−Ｃ拡大断面図（ｃ）及びＤ−Ｄ
拡大断面図（ｄ）である。FIG. 3 is an enlarged partial plan view (a) and BB of (a) schematically showing an initial state of the electrolytic plating process of the above embodiment.
Enlarged sectional view (b), CC enlarged sectional view (c) and DD
It is an expanded sectional view (d).
【図４】上記実施形態の電解メッキプロセスの第１段階
を模式的に示す拡大部分平面図（ａ）、（ａ）のＢ−Ｂ
拡大断面図（ｂ）、Ｃ−Ｃ拡大断面図（ｃ）及びＤ−Ｄ
拡大断面図（ｄ）である。FIG. 4 is an enlarged partial plan view (a) and BB of (a) schematically showing the first stage of the electroplating process of the above embodiment.
Enlarged sectional view (b), CC enlarged sectional view (c) and DD
It is an expanded sectional view (d).
【図５】上記実施形態の電解メッキプロセスの第２段階
を模式的に示す拡大部分平面図（ａ）、（ａ）のＢ−Ｂ
拡大断面図（ｂ）、Ｃ−Ｃ拡大断面図（ｃ）及びＤ−Ｄ
拡大断面図（ｄ）である。FIG. 5 is an enlarged partial plan view (a) and BB of (a) schematically showing a second stage of the electrolytic plating process of the above embodiment.
Enlarged sectional view (b), CC enlarged sectional view (c) and DD
It is an expanded sectional view (d).
【図６】上記実施形態の電解メッキプロセスの第３段階
を模式的に示す拡大部分平面図（ａ）、（ａ）のＢ−Ｂ
拡大断面図（ｂ）、Ｃ−Ｃ拡大断面図（ｃ）及びＤ−Ｄ
拡大断面図（ｄ）である。FIG. 6 is an enlarged partial plan view (a) and BB of (a) schematically showing a third stage of the electroplating process of the above embodiment.
Enlarged sectional view (b), CC enlarged sectional view (c) and DD
It is an expanded sectional view (d).
【図７】上記実施形態の電解メッキプロセスの第４段階
を模式的に示す拡大部分平面図（ａ）、（ａ）のＢ−Ｂ
拡大断面図（ｂ）、Ｃ−Ｃ拡大断面図（ｃ）及びＤ−Ｄ
拡大断面図（ｄ）である。FIG. 7 is an enlarged partial plan view (a) and BB of (a) schematically showing a fourth stage of the electrolytic plating process of the above embodiment.
Enlarged sectional view (b), CC enlarged sectional view (c) and DD
It is an expanded sectional view (d).
【図８】上記実施形態の電解メッキプロセスの第５段階
を模式的に示す拡大部分平面図（ａ）、（ａ）のＢ−Ｂ
拡大断面図（ｂ）、Ｃ−Ｃ拡大断面図（ｃ）及びＤ−Ｄ
拡大断面図（ｄ）である。FIG. 8 is an enlarged partial plan view (a) and BB of (a) schematically showing a fifth step of the electroplating process of the above embodiment.
Enlarged sectional view (b), CC enlarged sectional view (c) and DD
It is an expanded sectional view (d).
【図９】本発明に係る電解メッキ方法及びプリント配線
基板の製造方法の第２実施形態を示す工程平面図（ａ）
〜（ｄ）である。FIG. 9 is a process plan view showing the second embodiment of the electrolytic plating method and the printed wiring board manufacturing method according to the present invention (a).
~ (D).
【図１０】本発明に係る電解メッキ方法及びプリント配
線基板の製造方法の第３実施形態を示す工程断面図
（ａ）〜（ｆ）である。FIG. 10 is a process sectional view (a) to (f) showing a third embodiment of the electrolytic plating method and the printed wiring board manufacturing method according to the present invention.
【図１１】本発明に係る電解メッキ方法及びプリント配
線基板の製造方法の第４実施形態の電解メッキ前の状態
を示す拡大部分平面図（ａ）、（ａ）のＢ”−Ｂ”拡大
断面図（ｂ”）、Ｃ−Ｃ拡大断面図（ｃ）及びＤ−Ｄ拡
大断面図（ｄ）である。FIG. 11 is an enlarged partial plan view showing a state before electrolytic plating according to a fourth embodiment of the electrolytic plating method and the method for manufacturing a printed wiring board according to the present invention (a), the B ″ -B ”enlarged cross section of FIG. It is a figure (b "), CC enlarged sectional view (c), and DD enlarged sectional view (d).
１００ ＢＧＡ基板
１１０ 絶縁基板
１１０ａ 開口
１１０Ａ 配線パターン
１１１ 第１電極
１１２ 配線
１１３ 第２電極
１１４，１１４’ 導体層
１１５，１１５’，１１５”，１１８，１１９ レジス
ト層
１１５ａ，１１５ｂ，１１５ａ”，１１８ａ，１１８ｂ
開口部
１１６ 表面メッキ層
１１７ 導体片
１２０ 熱伝導板100 BGA substrate 110 Insulating substrate 110a Opening 110A Wiring pattern 111 First electrode 112 Wiring 113 Second electrode 114, 114 'Conductor layers 115, 115', 115 ", 118, 119 Resist layers 115a, 115b, 115a", 118a, 118b
Opening 116 Surface plating layer 117 Conductor piece 120 Heat conduction plate
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成１４年８月５日（２００２．８．５）[Submission date] August 5, 2002 (2002.8.5)
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】全文[Correction target item name] Full text
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【書類名】 明細書[Document name] Statement
【発明の名称】 電解メッキ方法及びプリント配線基板
の製造方法Title: Electrolytic plating method and printed wiring board manufacturing method
【特許請求の範囲】[Claims]
【発明の詳細な説明】Detailed Description of the Invention
【０００１】[0001]
【発明の属する技術分野】本発明は電解メッキ方法及び
プリント配線基板の製造方法に係り、特に、配線パター
ンのパッド上に電解メッキを施す場合に好適なメッキ処
理技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electroplating method and a printed wiring board manufacturing method, and more particularly to a plating technique suitable for electroplating a pad of a wiring pattern.
【０００２】[0002]
【従来の技術】一般に、プリント配線基板上に形成され
た配線パターンの導電接続用のパッド（電極）の表面に
は、その導電接続性を高めるために、メッキ処理によっ
て形成されたニッケル層と金層の積層被膜や半田層など
の表面層が形成される場合がある。この表面層を形成す
る方法としては、電解メッキを用いる方法と、無電解メ
ッキを用いる方法とが用いられている。2. Description of the Related Art Generally, a nickel layer and a gold layer formed by plating are formed on the surface of a pad (electrode) for conductive connection of a wiring pattern formed on a printed wiring board in order to enhance the conductive connectivity. A surface layer such as a laminated coating of layers or a solder layer may be formed. As a method for forming this surface layer, a method using electrolytic plating and a method using electroless plating are used.
【０００３】前者の電解メッキを用いる場合には、配線
パターン内に予め電解メッキ用のリード線を作りこんで
おき、配線パターン上のパッド以外のメッキ不要部分を
マスクで覆った後に、このリード線を用いてパッド表面
に電解メッキを施し、その後にリード線を除去するよう
にしている。When the former electrolytic plating is used, a lead wire for electroplating is formed in advance in the wiring pattern, and a portion of the wiring pattern other than the pad, which is not required to be plated, is covered with a mask and then this lead wire is used. The surface of the pad is electroplated by using, and then the lead wire is removed.
【０００４】また、後者の無電解メッキを用いる場合に
は、配線パターン上にマスクを形成した後に、配線パタ
ーンのパッド部分に表面活性化処理を施してメッキ層の
析出を容易にし、その後、基板を無電解メッキ液に浸漬
させ、配線パターンの所要部分にメッキ層を析出させる
ようにしている。When the latter electroless plating is used, after a mask is formed on the wiring pattern, a surface activation treatment is applied to the pad portion of the wiring pattern to facilitate the deposition of a plating layer, and then the substrate. Is immersed in an electroless plating solution to deposit a plating layer on a required portion of the wiring pattern.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、上記の
電解メッキを用いる方法では、配線パターン内にリード
線を形成する余裕が必要になるとともに、電解メッキを
施した後にリード線を除去する必要があるので、近年の
高密度化された配線パターンには適用しにくいという問
題点がある。However, in the method using the above-mentioned electrolytic plating, it is necessary to have a margin for forming the lead wire in the wiring pattern, and it is necessary to remove the lead wire after performing the electrolytic plating. Therefore, there is a problem that it is difficult to apply it to a wiring pattern having a high density in recent years.
【０００６】このような電解メッキの欠点を解消するた
めに、特開平８−３３０７１０号公報には改良された金
属メッキ方法が提案されている。この方法においては、
配線パターンの形成された基板の全表面に無電解メッキ
により銅メッキ層を形成し、配線パターンの電極部以外
にメッキレジスト被膜を形成し、その後、電極部に電解
メッキを施して表面メッキ層を形成し、さらに、メッキ
レジスト被膜を除去して、しかる後にエッチングレジス
ト被膜を形成し、エッチングにより配線パターン以外の
銅メッキ層を除去するようにしている。この方法では、
上記のリード線を形成する必要がないので、高密度の配
線パターンに適用できるという利点がある。In order to eliminate such a drawback of electrolytic plating, Japanese Patent Laid-Open No. 8-330710 proposes an improved metal plating method. In this way,
A copper plating layer is formed by electroless plating on the entire surface of the substrate on which the wiring pattern is formed, and a plating resist film is formed on parts other than the electrode part of the wiring pattern, and then the electrode part is electrolytically plated to form the surface plating layer. After the formation, the plating resist film is removed, the etching resist film is then formed, and the copper plating layer other than the wiring pattern is removed by etching. in this way,
Since it is not necessary to form the above-mentioned lead wire, there is an advantage that it can be applied to a high-density wiring pattern.
【０００７】しかし、上記公報に記載された方法では、
電解メッキを施した後に全表面に形成してある銅メッキ
層をエッチングにより除去する必要があるので、電解メ
ッキにより電極部上に形成した表面メッキ層の側部にサ
イドエッチングが生ずる可能性が高く、これによって表
面メッキ層の剥離強度が低下しやすいという問題点があ
る。However, in the method described in the above publication,
Since it is necessary to remove the copper plating layer formed on the entire surface after electrolytic plating, it is highly possible that side etching will occur on the side of the surface plating layer formed on the electrode part by electrolytic plating. However, there is a problem in that the peel strength of the surface plating layer is likely to decrease.
【０００８】一方、無電解メッキを用いる方法において
は、配線パターンのパッド部分にメッキ層を析出させる
ためのメッキ液の組成に関する条件設定が難しく、メッ
キ層の再現性や剥離強度などの品質の確保が困難であっ
て、特に、メッキ層の侵食や剥離が生じ易いという問題
点がある。On the other hand, in the method using electroless plating, it is difficult to set the conditions relating to the composition of the plating solution for depositing the plating layer on the pad portion of the wiring pattern, and the reproducibility of the plating layer and the quality such as peel strength are ensured. However, there is a problem that the corrosion and peeling of the plating layer are likely to occur.
【０００９】そこで本発明は上記問題点を解決するもの
であり、その課題は、配線パターン内にリード線を設け
ることなく良質の電解メッキを施すことのできる電解メ
ッキ方法及びプリント配線基板の製造方法を提供するこ
とにある。Therefore, the present invention solves the above-mentioned problems, and an object of the present invention is to provide an electrolytic plating method and a printed wiring board manufacturing method capable of performing high-quality electrolytic plating without providing a lead wire in a wiring pattern. To provide.
【００１０】[0010]
【課題を解決するための手段】上記課題を解決するため
に、第１発明の電解メッキ方法は、基材の表面上に形成
された配線パターンの特定部位に電解メッキを施す電解
メッキ方法であって、電解メッキを行うためのリードパ
ターン（リード線）を必要としない方法である。すなわ
ち、前記配線パターンの各配線間が導電接続されるよう
に、かつ、前記配線パターンを有する前記基材における
実質的に全ての表面を覆うように導体層を形成する工程
と、前記配線パターンの前記特定部位の側部が露出した
状態となるように、前記特定部位の周囲近傍において前
記導体層を除去する工程と、前記特定部位に電解メッキ
を施す工程と、前記導体層を除去する工程と、を有する
ことを特徴とする。この発明によれば、導体層を通じて
特定部位に電解メッキを施すことが可能になるととも
に、電解メッキを行う前に特定部位の周囲近傍において
導体層を除去するようにしているので、配線パターンに
おける特定部位の側部が露出した状態となり当該側部に
も電解メッキが施されるため、その後に行われる導体層
を除去する工程において配線パターンの特定部位にサイ
ドエッチングが生ずることなどを防止できることから、
電解メッキによって形成されるメッキ層の品位向上、例
えば耐食性や剥離強度の向上を図ることができる。In order to solve the above-mentioned problems, the electrolytic plating method of the first invention is an electrolytic plating method in which specific portions of a wiring pattern formed on the surface of a base material are subjected to electrolytic plating. And does not require a lead pattern (lead wire) for electrolytic plating. That is, so that each wiring of the wiring pattern is conductively connected , and in the base material having the wiring pattern
A step of forming a conductor layer so as to cover substantially the entire surface, and a side portion of the specific portion of the wiring pattern is exposed.
So as to be in a state, the method includes: a step of removing the conductor layer in the vicinity of the periphery of the specific portion; a step of electrolytically plating the specific portion; and a step of removing the conductor layer. According to the present invention, it is possible to perform electrolytic plating on a specific portion through the conductor layer, and the conductor layer is removed in the vicinity of the periphery of the specific portion before performing the electrolytic plating. Since the side part of the part is exposed and electrolytic plating is also applied to the side part, it is possible to prevent side etching from occurring in a specific part of the wiring pattern in the subsequent step of removing the conductor layer.
It is possible to improve the quality of the plating layer formed by electrolytic plating, for example, improve corrosion resistance and peel strength.
【００１１】本発明において、前記導体層の上に前記特
定部位及びその周囲近傍を選択的に露出するメッキマス
クを形成する工程を備え、該メッキマスクを介して前記
特定部位及びその周辺近傍の前記導体層を除去し、その
後、前記特定部位に電解メッキを施すことが好ましい。
この手段によれば、メッキマスクによって導体層の部分
的除去と、電解メッキとを行うことができるので、工程
数の増加を抑制できる。或いは、前記導体層の上に前記
特定部位及びその周囲近傍を選択的に露出する第１マス
クを形成し、該第１マスクを介して前記導体層を除去
し、その後、前記第１マスクの前記特定部位及びその周
囲近傍に臨む縁部の少なくとも一部を越えた縁部を有す
る第２マスクを形成し、該第２マスクを介して電解メッ
キを施すことが好ましい。この手段によれば、工程数は
増えるものの、第１マスクの縁部下に露出した導体層の
縁部に電解メッキが付着することによる短絡不良を起こ
すことを防止することができる。ここで、第１マスクの
縁部を越えた縁部を有するとは、第１マスクが特定部位
及びその周囲近傍を周囲から完全に包囲するように取り
囲んでいる場合には、特定部位及びその周囲近傍を取り
囲む第１マスクの縁部よりも、特定部位及びその周囲近
傍を取り囲む第２マスクの縁部の方が内側にあることを
言う。In the present invention, the method further comprises the step of forming a plating mask on the conductor layer to selectively expose the specific portion and the vicinity of the periphery thereof, and through the plating mask, the specific portion and the vicinity of the periphery thereof are formed. It is preferable to remove the conductor layer and then perform electrolytic plating on the specific portion.
According to this means, the conductor layer can be partially removed and the electrolytic plating can be performed by the plating mask, so that an increase in the number of steps can be suppressed. Alternatively, a first mask that selectively exposes the specific portion and the vicinity thereof is formed on the conductor layer, the conductor layer is removed through the first mask, and then the first mask is removed. It is preferable that a second mask having an edge portion that exceeds at least a part of the edge portion that faces the vicinity of the specific portion and its periphery is formed, and electrolytic plating is performed through the second mask. According to this means, although the number of steps is increased, it is possible to prevent a short circuit defect due to the electrolytic plating adhering to the edge of the conductor layer exposed under the edge of the first mask. Here, having an edge portion that exceeds the edge portion of the first mask means that when the first mask surrounds the specific portion and the vicinity thereof so as to completely surround the periphery, the specific portion and the periphery thereof. It means that the edge of the second mask that surrounds the specific portion and its surroundings is inside the edge of the first mask that surrounds the vicinity.
【００１２】また、第２発明の電解メッキ方法は、基材
の表面上に形成された配線パターンの電極部に電解メッ
キを施す電解メッキ方法であって、前記配線パターンに
は複数の前記電極部が配列された電極配列領域が設けら
れ、前記配線パターンの各配線間が導電接続されるよう
に、かつ、前記配線パターンを有する前記基材における
実質的に全ての表面を覆うように導体層を形成する工程
と、前記電極配列領域において前記電極部の間の前記導
体層を除去する工程と、前記電極配列領域内の前記電極
部に電解メッキを施す工程と、前記導体層を除去する工
程と、を有することを特徴とする。The electrolytic plating method of the second invention is an electrolytic plating method of subjecting the electrode portion of the wiring pattern formed on the surface of the base material to electrolytic plating, wherein the wiring pattern has a plurality of electrode portions. Is provided, so that each wiring of the wiring pattern is conductively connected , and in the base material having the wiring pattern
A step of forming a conductor layer so as to cover substantially the entire surface, a step of removing the conductor layer between the electrode portions in the electrode arrangement area, and an electrolytic plating on the electrode portion in the electrode arrangement area And a step of removing the conductor layer.
【００１３】本発明において、前記導体層の上に、前記
電極配列領域を一括して選択的に露出するメッキマスク
を形成する工程を備え、該メッキマスクを介して前記電
極配列領域の前記導体層を除去し、その後、前記電極部
に電解メッキを施すことが好ましい。この手段によれ
ば、電極配列領域の導体層をメッキマスクによって一括
して除去することができるので、電極配列領域内に電極
部が高密度に配列されていても、メッキマスクの形成精
度の影響を受けることなく容易に処理を施すことができ
る。或いは、前記導体層の上に前記特定部位及びその周
囲近傍を選択的に露出する第１マスクを形成し、該第１
マスクを介して前記導体層を除去し、その後、前記第１
マスクの前記特定部位及びその周囲近傍に臨む縁部の少
なくとも一部を越えた縁部を有する第２マスクを形成
し、該第２マスクを介して電解メッキを施すことが好ま
しい。この手段によれば、工程数は増えるものの、第１
マスクの縁部下に露出した導体層の縁部に電解メッキが
付着することによる短絡不良を起こすことを防止するこ
とができる。In the present invention, the method further comprises the step of forming a plating mask on the conductor layer to selectively and selectively expose the electrode array region, and the conductor layer in the electrode array region via the plating mask. Is preferably removed, and then the electrode portion is subjected to electrolytic plating. According to this means, the conductor layer in the electrode array region can be collectively removed by the plating mask. Therefore, even if the electrode portions are densely arranged in the electrode array region, the influence of the plating mask formation accuracy is affected. The treatment can be easily performed without receiving. Alternatively, a first mask that selectively exposes the specific portion and the vicinity thereof is formed on the conductor layer, and the first mask is formed.
The conductor layer is removed through a mask, and then the first
It is preferable to form a second mask having an edge portion that exceeds at least a part of the edge portion that faces the vicinity of the specific portion of the mask and to perform electrolytic plating through the second mask. Although this method increases the number of steps,
It is possible to prevent the occurrence of a short circuit defect due to the electrolytic plating adhering to the edge of the conductor layer exposed under the edge of the mask.
【００１４】上記各発明において、前記導体層を除去す
る工程では、前記導体層を除去可能で、しかも前記電解
メッキにより形成された表面メッキ層をほとんど侵食し
ない除去方法を用いることが好ましい。In each of the above inventions, the conductor layer is removed.
In the process of removing the conductive layer,
Almost erodes the surface plating layer formed by plating
It is preferable to use no removal method .
【００１５】上記各発明において、前記導体層は無電解
メッキにより形成されることが好ましい。In each of the above inventions, the conductor layer is preferably formed by electroless plating.
【００１６】さらに、本発明のプリント配線基板の製造
方法は、上記のいずれかに記載の電解メッキ方法を用い
て、前記基材上に前記配線パターンを有するプリント配
線基板を形成することを特徴とする。プリント配線基板
としては、チップ部品に導電接続されるなどのために設
けられた小さな間隔で配列される複数の第１電極と、半
田ボールが固着されるなどのために設けられたより大き
な間隔で配列された第２電極と、前記第１電極と前記第
２電極とを電気的に接続する配線とを備えた配線パター
ンを有するプリント配線基板（例えばＢＧＡ基板）が挙
げられる。このようなプリント配線基板においては、第
１電極が配列された電極配列領域に対して一括して上記
導体層の除去や電解メッキを行うための開口部を有する
メッキマスクを形成するか、或いは、第１電極の電極配
列領域を避けて導体層を形成することが好ましい。ま
た、第２電極は個々に露出させて導体層の除去や電解メ
ッキを行うことが好ましい。Further, the method for producing a printed wiring board according to the present invention is characterized in that the printed wiring board having the wiring pattern is formed on the base material by using the electrolytic plating method described in any one of the above. To do. As a printed wiring board, a plurality of first electrodes are arranged at a small interval to be electrically connected to a chip component, and are arranged at a larger interval to be attached to a solder ball. A printed wiring board (for example, a BGA board) having a wiring pattern including the formed second electrode and the wiring that electrically connects the first electrode and the second electrode can be used. In such a printed wiring board, a plating mask having an opening for removing the conductor layer or performing electroplating is collectively formed on the electrode arrangement region in which the first electrodes are arranged, or It is preferable to form the conductor layer while avoiding the electrode arrangement region of the first electrode. Further, it is preferable that the second electrodes are individually exposed and the conductor layer is removed or electrolytic plating is performed.
【００１７】なお、上記各発明において、導体層を除去
する工程では、導体層に対する除去性能が電解メッキに
よって形成されたメッキ層に対する除去性能よりも高い
選択性を有する除去方法を用いることが好ましい。例え
ば、導体層をエッチングできるが、メッキ層はほとんど
エッチングできないエッチング液である。In each of the above inventions, in the step of removing the conductor layer, it is preferable to use a removing method which has a higher selectivity for removing the conductor layer than for the plating layer formed by electrolytic plating. For example, an etching solution that can etch the conductor layer but hardly etch the plated layer.
【００１８】また、上記導体層（導体片）は、配線パタ
ーン上に直接（すなわち絶縁層などを介することなく）
形成（配置）されることが好ましい。これによって、工
程数を更に抑制することができる。The conductor layer (conductor piece) is directly on the wiring pattern (that is, without an insulating layer or the like).
It is preferably formed (arranged). Thereby, the number of steps can be further suppressed.
【００１９】[0019]
【発明の実施の形態】次に、添付図面を参照して本発明
に係る電解メッキ方法及びプリント配線基板の製造方法
の実施形態について詳細に説明する。最初に、本実施形
態により製造されるプリント配線基板の一例として、Ｂ
ＧＡ(Ball Grid Array)基板１００の構造について説明
する。このＢＧＡ基板１００は、図１に示すように、必
要に応じてガラスクロス等の補強材を混入したエポキシ
樹脂やフェノール樹脂などの絶縁樹脂基材からなる絶縁
基板１１０と、この絶縁基板１１０に貼り合わされた銅
などの熱良導体等からなる熱伝導板１２０とが接着剤等
により貼り合わされることにより構成されている。熱伝
導板１２０の上面及び側面は黒色酸化膜によって被覆さ
れ、熱伝導板１２０の下面はＮｉ等の金属メッキ層によ
って被覆されている。BEST MODE FOR CARRYING OUT THE INVENTION Next, embodiments of the electrolytic plating method and the method for manufacturing a printed wiring board according to the present invention will be described in detail with reference to the accompanying drawings. First, as an example of the printed wiring board manufactured according to the present embodiment, B
The structure of the GA (Ball Grid Array) substrate 100 will be described. As shown in FIG. 1, the BGA substrate 100 is an insulating substrate 110 made of an insulating resin base material such as epoxy resin or phenol resin in which a reinforcing material such as glass cloth is mixed, if necessary. The heat conductive plate 120 made of a good heat conductor such as copper is bonded to the heat conductive plate 120 with an adhesive or the like. The upper surface and side surfaces of the heat conducting plate 120 are covered with a black oxide film, and the lower surface of the heat conducting plate 120 is covered with a metal plating layer of Ni or the like.
【００２０】絶縁基板１１０の中央部には開口１１０ａ
が形成され、この開口１１０ａの周囲の絶縁基板１１０
の表面上には銅等からなる配線パターン１１０Ａが形成
されている。この配線パターン１１０Ａは、開口１１０
ａの開口縁部近傍の表面上に配列形成された多数の第１
電極１１１と、これらの第１電極１１１から引き出され
た多数の配線１１２と、これらの配線１１２に接続さ
れ、絶縁基板１１０の外周部に配列形成された多数の第
２電極１１３とを含む。絶縁基板１１０の表面のうち、
上記第１電極１１１及び第２電極１１３の表面には後述
する表面メッキ層が形成され、これら以外の配線パター
ン１１０Ａの部分は全て絶縁レジスト層（図示せず）に
よって覆われている。An opening 110a is formed in the center of the insulating substrate 110.
Is formed, and the insulating substrate 110 around the opening 110a is formed.
A wiring pattern 110A made of copper or the like is formed on the surface of the. The wiring pattern 110A has openings 110
a. A large number of first arrays arranged on the surface near the opening edge of a.
It includes an electrode 111, a large number of wirings 112 drawn from these first electrodes 111, and a large number of second electrodes 113 connected to these wirings 112 and arranged in an outer peripheral portion of the insulating substrate 110. Of the surface of the insulating substrate 110,
A surface plating layer, which will be described later, is formed on the surfaces of the first electrode 111 and the second electrode 113, and the other portions of the wiring pattern 110A are covered with an insulating resist layer (not shown).
【００２１】このＢＧＡ基板１００においては、絶縁基
板１１０の上記開口１１０ａ内に露出した熱伝導板１２
０の表面上にＩＣチップやＬＳＩチップなどのチップ状
電子部品を固着させ、このチップ状電子部品の電極と上
記第１電極１１１との間を、金ワイヤなどを用いてワイ
ヤボンディング法によって導電接続させ、第２電極１１
３上に半田ボールなどを固着させて突起電極を形成し
て、最終的に絶縁基板１１０の開口１１０ａの近傍を封
止剤等によって封止することにより、ＢＧＡ半導体パッ
ケージが構成されるようになっている。In this BGA substrate 100, the heat conducting plate 12 exposed in the opening 110a of the insulating substrate 110.
A chip-shaped electronic component such as an IC chip or an LSI chip is fixed on the surface of 0, and the electrode of the chip-shaped electronic component and the first electrode 111 are electrically connected by a wire bonding method using a gold wire or the like. The second electrode 11
A solder ball or the like is fixed on 3 to form a protruding electrode, and finally the vicinity of the opening 110a of the insulating substrate 110 is sealed with a sealant or the like, whereby a BGA semiconductor package is configured. ing.
【００２２】図２は、上記ＢＧＡ基板１００のより詳細
な表面構造を示すものである。図２（ａ）に示す上記Ｂ
ＧＡ基板１００の表面上には、図２（ｂ）に示すよう
に、一列に並列された複数の第１電極１１１のそれぞれ
から、複数列（図示例では４列）に配列された複数の第
２電極１１３のそれぞれへ向けて伸びる複数の配線１１
２が形成されている。ここで、図２（ａ）に示すよう
に、第１電極１１１は相互に５０〜２００μｍ、好まし
くは１００〜１５０μｍ程度の間隔で密に配列されて、
電極配列領域１１１Ｒを構成する。この電極配列領域１
１１Ｒは、絶縁基板１１０の開口１１０ａの周囲に複数
（図示例では４つ）設けられている。FIG. 2 shows a more detailed surface structure of the BGA substrate 100. The B shown in FIG.
As shown in FIG. 2B, on the surface of the GA substrate 100, a plurality of first electrodes 111 arranged in a row are arranged in a plurality of rows (four rows in the illustrated example). A plurality of wirings 11 extending toward each of the two electrodes 113
2 is formed. Here, as shown in FIG. 2A, the first electrodes 111 are densely arranged at intervals of about 50 to 200 μm, preferably about 100 to 150 μm,
The electrode array region 111R is configured. This electrode array area 1
The plurality of 11Rs (four in the illustrated example) are provided around the opening 110a of the insulating substrate 110.
【００２３】図２（ｂ）の部分拡大図においては、各配
線１１２は図示を簡略化するためにそれぞれを一本の線
として描いてある。なお、説明の都合上、以下の説明で
用いる図３以降の図面においては、図２（ｂ）に示すよ
うな配線パターン１１０Ａの一部を、図２（ｃ）に示す
ように簡略化して示すこととする。In the partially enlarged view of FIG. 2B, each wiring 112 is drawn as a single line to simplify the illustration. For convenience of explanation, in the drawings after FIG. 3 used in the following description, a part of the wiring pattern 110A as shown in FIG. 2B is simplified and shown as shown in FIG. I will.
【００２４】次に、上記図２（ｃ）に示す態様で図示す
る図３以降の各図面を参照して、本発明の電解メッキ方
法及びプリント配線基板の製造方法の工程の詳細を説明
する。図２（ｃ）に一部を模式的に示す配線パターン１
１０Ａは基本的に銅パターンで構成されているが、本製
造方法においては最終的に、第１電極１１１及び第２電
極１１３の表面に金や半田等からなる表面メッキ層が形
成される。以下の説明は、配線パターン１１０Ａの第１
電極１１１及び第２電極１１３に上記表面メッキ層を形
成するためのプロセスについて行う。なお、このプロセ
スは、絶縁基板１１０と熱伝導板１２０とを貼り合せる
前に行うことが好ましい。Next, the steps of the electrolytic plating method and the method for manufacturing a printed wiring board according to the present invention will be described in detail with reference to the drawings after FIG. 3 shown in the mode shown in FIG. 2 (c). Wiring pattern 1 whose part is schematically shown in FIG.
10A is basically composed of a copper pattern, but in the present manufacturing method, a surface plating layer made of gold, solder or the like is finally formed on the surfaces of the first electrode 111 and the second electrode 113. The following description is for the first wiring pattern 110A.
A process for forming the surface plating layer on the electrode 111 and the second electrode 113 will be performed. Note that this process is preferably performed before the insulating substrate 110 and the heat conducting plate 120 are bonded together.
【００２５】図３乃至図８は、絶縁基板１１０上に配線
パターン１１０Ａが形成された状態を模式的に示す拡大
平面図（ａ）、この拡大平面図（ａ）のＢ−Ｂ線に沿っ
て切断した状態を模式的に示す拡大断面図（ｂ）、拡大
平面図（ａ）のＣ−Ｃ線に沿って切断した状態を模式的
に示す拡大断面図（ｃ）、及び、拡大平面図（ａ）のＤ
−Ｄ線に沿って切断した状態を模式的に示す拡大断面図
（ｄ）をそれぞれ含むものとなっている。3 to 8 are enlarged plan views (a) schematically showing a state where the wiring pattern 110A is formed on the insulating substrate 110, and along the line BB of the enlarged plan view (a). An enlarged sectional view (b) schematically showing the cut state, an enlarged sectional view (c) schematically showing the state cut along the line C-C of the enlarged plan view (a), and an enlarged plan view ( a) D
Each of them includes an enlarged cross-sectional view (d) schematically showing a state of being cut along the line D.
【００２６】図３に示された配線パターン１１０Ａは任
意の導体によって構成できるが、例えば、銅箔を接着し
た銅張基板、或いは、表面に銅メッキを施した基板にエ
ッチングなどのパターニング処理を施すことにより形成
された銅パターンによって構成することができる。The wiring pattern 110A shown in FIG. 3 can be composed of an arbitrary conductor. For example, a copper clad substrate having a copper foil adhered thereto or a substrate having a copper plated surface is subjected to a patterning process such as etching. It can be configured by a copper pattern formed by the above.
【００２７】次に、上記図３に示された配線パターン１
１０Ａ上には、図４に示すように、導体層１１４が全面
的に形成される。導体層１１４は例えば無電解メッキ
（例えば無電解銅メッキ）によって形成することができ
る。ここで、配線パターン１１０の厚さは１０〜１００
μｍ程度であるのに対して、導体層１１４の厚さは、
０．１〜０．８μｍ、好ましくは０．２〜０．５μｍ程
度に形成することが好ましい。この範囲よりも導体層１
１４が厚くなると、後述する導体層の除去工程において
処理時間が長くなるとともに配線パターン１１０Ａのパ
ターン形状が崩れ易くなり、また、導体層の残渣によっ
て動作不良が発生しやすくなる。さらに、電解メッキ時
において却ってメッキ厚のムラが生じ易くなる。逆にこ
の範囲を下回ると、後述する電解メッキ時において電気
抵抗が増大することにより充分な均一性を得ることが難
しくなり、また、処理時間も長くなってしまう。Next, the wiring pattern 1 shown in FIG.
As shown in FIG. 4, the conductor layer 114 is entirely formed on 10A. The conductor layer 114 can be formed by, for example, electroless plating (for example, electroless copper plating). Here, the wiring pattern 110 has a thickness of 10 to 100.
While the thickness of the conductor layer 114 is about μm,
The thickness is preferably 0.1 to 0.8 μm, and more preferably 0.2 to 0.5 μm. Conductor layer 1 than this range
When 14 is thick, the processing time becomes longer in the conductor layer removing step described later, the pattern shape of the wiring pattern 110A is likely to collapse, and the malfunction of the conductor layer easily occurs due to the residue of the conductor layer. Further, unevenness in plating thickness is likely to occur during electroplating. On the other hand, if it is less than this range, it becomes difficult to obtain sufficient uniformity due to an increase in electric resistance at the time of electrolytic plating which will be described later, and the processing time also becomes long.
【００２８】導体層１１４は、少なくとも配線パターン
１１０Ａ内の複数の配線１１２間を相互に導電接続可能
な態様で形成もしくは配置されていればよい。しかし、
製造プロセス上は上述のように導体層１１４を絶縁基板
１１０の表面上に全面的に形成することが、レジストの
形成などの手間を削減し、製造コストを低減する上で望
ましい。It is sufficient that the conductor layer 114 is formed or arranged at least in such a manner that the plurality of wirings 112 in the wiring pattern 110A can be conductively connected to each other. But,
In the manufacturing process, it is desirable to form the conductor layer 114 entirely on the surface of the insulating substrate 110 as described above, in order to reduce the labor such as the formation of a resist and to reduce the manufacturing cost.
【００２９】次に、図５に示すように、上記導体層１４
（或いは導体片）の上にレジスト層１１５を形成する。
レジスト層１１５は、第１電極１１１及び第２電極１１
３並びにその周囲近傍を露出するように形成される。本
実施形態の場合には、レジスト層１１５には、第１電極
１１１が配列された電極配列領域１１１Ｒ（図２参照）
を一括して露出させる開口部１１５ａと、第２電極１１
３及びその周囲近傍を個々に露出させる開口部１１５ｂ
とが設けられている。Next, as shown in FIG.
A resist layer 115 is formed on (or a conductor piece).
The resist layer 115 includes the first electrode 111 and the second electrode 11
3 and the vicinity thereof are exposed. In the case of the present embodiment, the resist layer 115 has an electrode array region 111R in which the first electrodes 111 are arrayed (see FIG. 2).
And the second electrode 11 and the opening 115a for collectively exposing
Opening 115b for individually exposing 3 and the vicinity thereof
And are provided.
【００３０】レジスト層１１５の開口部１１５ａ，１１
５ｂは、上記第１電極１１１及び第２電極１１３の外縁
から１０〜１０００μｍの距離までの範囲で周囲を露出
するように構成されていることが好ましい。特に上記距
離は約５０〜３００μｍであることが望ましい。このよ
うに第１電極１１１及び第２電極１１３の周囲近傍を露
出させるのは、後述するように、第１電極１１１及び第
２電極１１３の表面に表面メッキ層を形成する前に、上
記開口部１１５ａ，１１５ｂ内に露出する導電層１１４
を除去することにより、電極の側部において表面メッキ
層と絶縁基板１１０の表面との間に隙間が形成されにく
いようにするためである。Openings 115a, 11 of the resist layer 115
5b is preferably configured to expose the surroundings within a range of 10 to 1000 μm from the outer edges of the first electrode 111 and the second electrode 113. Particularly, it is desirable that the distance is about 50 to 300 μm. In this way, the vicinity of the periphery of the first electrode 111 and the second electrode 113 is exposed, as described later, before the surface plating layer is formed on the surface of the first electrode 111 and the second electrode 113, the above-mentioned opening portion is formed. Conductive layer 114 exposed in 115a and 115b
This is for removing the gap so that a gap is less likely to be formed between the surface plating layer and the surface of the insulating substrate 110 on the side portion of the electrode.
【００３１】また、レジスト層１１５は、第１電極１１
１については電極配列領域１１１Ｒを一括して露出さ
せ、第２電極１１３については個々に露出させるように
構成されているが、これは、第１電極１１１の電極間隔
は小さいのに対して、第２電極１１３の電極間隔が４０
０〜１０００μｍと大きいことと、第２電極１１３の間
に配線が形成されていることとによる。ここで、図３以
降の各図面は模式的に配線パターンを示しているに過ぎ
ないので、実際の寸法や形状を反映していないことに注
意されたい。ただし、複数の第２電極１１３を一括して
露出させるように構成してもよく、逆に、第１電極１１
１を個々に露出させるようにしても構わない。The resist layer 115 is formed of the first electrode 11
The electrode array region 111R is collectively exposed for No. 1 and the second electrodes 113 are individually exposed. This is because the first electrode 111 has a small electrode interval. The electrode spacing of the two electrodes 113 is 40
This is because the size is as large as 0 to 1000 μm and the wiring is formed between the second electrodes 113. Here, it should be noted that each drawing after FIG. 3 only schematically shows the wiring pattern and does not reflect the actual size and shape. However, the plurality of second electrodes 113 may be collectively exposed, and conversely, the first electrodes 11 may be exposed.
1 may be exposed individually.
【００３２】次に、図６に示すように、上記開口部１１
５ａ，１１５ｂ内に露出する導体層１１４の部分をエッ
チングなどによって除去する。例えば、導体層１１４が
銅からなる場合には、酸性エッチング液（第２塩化鉄、
第２塩化銅など）やアルカリ性エッチング液（アンモニ
アとＮ２Ｏ２の混合水溶液など）を用いることができ
る。ここで、アルカリ性エッチング液を用いることによ
って銅パターンの腐食を防止することができる。この除
去工程によって、第１電極１１１及び第２電極１１３の
周囲近傍に形成されていた導体層１１４が除去される。
このとき、第１電極１１１及び第２電極１１３上の導体
層１１４もまた除去される。ここで、配線パターン１１
０Ａは１０〜１００μｍ程度の厚さを有するのに対し
て、上記のように導体層１１４は配線パターン１１０Ａ
よりもきわめて薄く形成されているので、この導体層の
除去工程は、第１電極１１１及び第２電極１１３のパタ
ーン形状に対してほとんど影響を与えない。Next, as shown in FIG. 6, the opening 11 is formed.
The portions of the conductor layer 114 exposed in 5a and 115b are removed by etching or the like. For example, when the conductor layer 114 is made of copper, an acidic etching solution (ferric chloride,
A second cupric chloride or the like or an alkaline etching solution (a mixed aqueous solution of ammonia and N 2 O 2 or the like) can be used. Here, corrosion of the copper pattern can be prevented by using an alkaline etching solution. By this removing step, the conductor layer 114 formed near the periphery of the first electrode 111 and the second electrode 113 is removed.
At this time, the conductor layer 114 on the first electrode 111 and the second electrode 113 is also removed. Here, the wiring pattern 11
0A has a thickness of about 10 to 100 μm, while the conductor layer 114 has the wiring pattern 110A as described above.
Since it is formed to be much thinner than the above, the step of removing the conductor layer hardly affects the pattern shapes of the first electrode 111 and the second electrode 113.
【００３３】次に、図７に示すように、第１電極１１１
及び第２電極１１３の表面上に電解メッキによって表面
メッキ層１１６を形成する。この電解メッキは、レジス
ト層１１５の下において配線パターン１１０Ａと導電接
続された状態で形成されている導体層１１４を通じて第
１電極１１１及び第２電極１１３に給電した状態で実施
される。Next, as shown in FIG. 7, the first electrode 111
A surface plating layer 116 is formed on the surface of the second electrode 113 by electrolytic plating. This electrolytic plating is performed in a state in which power is supplied to the first electrode 111 and the second electrode 113 through the conductor layer 114 that is formed under the resist layer 115 and conductively connected to the wiring pattern 110A.
【００３４】表面メッキ層１１６は、例えば、ニッケル
メッキ層（３〜３０μｍ、好ましくは５〜１５μｍ）
と、金メッキ層（０．３〜３μｍ、好ましくは０．３〜
１μｍ）との積層体で構成することもでき、また、ニッ
ケルメッキ層と金メッキ層との間にパラジウム層を形成
してもよい。さらに、表面メッキ層としては半田（鉛フ
リー半田も含む。）メッキ層単独で構成することもでき
る。これらの素材や層構造は、第１電極１１１及び第２
電極１１３の導電接続態様（ワイヤボンディング、半田
付け、半田ボール固着）などに応じて適宜に選定され
る。表面メッキ層１１６を複数の層からなる積層構造と
する場合には、複数の電解メッキ工程を設けて繰り返し
処理を行う。The surface plating layer 116 is, for example, a nickel plating layer (3 to 30 μm, preferably 5 to 15 μm).
And a gold plating layer (0.3 to 3 μm, preferably 0.3 to
1 μm) and a palladium layer may be formed between the nickel plating layer and the gold plating layer. Further, the surface plating layer may be composed of a solder (including lead-free solder) plating layer alone. These materials and layer structures are used for the first electrode 111 and the second electrode.
It is appropriately selected according to the conductive connection mode of the electrode 113 (wire bonding, soldering, solder ball fixation) and the like. When the surface plating layer 116 has a laminated structure composed of a plurality of layers, a plurality of electrolytic plating steps are provided and the treatment is repeated.
【００３５】この表面メッキ層１１６は、第１電極１１
１及び第２電極１１３の露出した表面全体に金属が析出
することによって形成される。本実施形態の場合、第１
電極１１１及び第２電極１１３の周囲近傍において導体
層１１４が除去され、しかも、レジスト層１１５が第１
電極１１１及び第２電極１１３の周囲近傍を露出するよ
うに構成されているので、表面メッキ層１１６は導体層
１１４やレジスト層１１５に妨げられることなく、第１
電極１１１及び第２電極１１３の側部をも覆うように形
成される。This surface plating layer 116 is formed by the first electrode 11
It is formed by depositing a metal on the entire exposed surfaces of the first and second electrodes 113. In the case of this embodiment, the first
The conductor layer 114 is removed in the vicinity of the periphery of the electrode 111 and the second electrode 113, and the resist layer 115 is the first layer.
Since the electrode 111 and the second electrode 113 are configured to be exposed in the vicinity of the periphery thereof, the surface plating layer 116 is not interfered by the conductor layer 114 and the resist layer 115, and the first plating layer 116
The electrode 111 and the second electrode 113 are also formed so as to cover the side portions thereof.
【００３６】最後に、図８に示すように、上記レジスト
層１１５及び導体層１１４を除去することによって、配
線パターン１１０Ａと、その第１電極１１１及び第２電
極１１３上の表面メッキ層１１６のみが残る。ここで、
レジスト層１１５は公知のレジスト剥離剤を用いて容易
に除去することができる。また、導体層１１４は、例え
ば銅からなる場合には、酸性エッチング液、アルカリ性
エッチング液のいずれをも用いることができるが、特
に、金やニッケルに損傷を全く与えないもの、例えばア
ルカリ性のエッチング液を用いることが好ましい。すな
わち、導体層１１４を除去可能で、しかも表面メッキ層
１１６をほとんど侵食しない除去方法を用いることが最
も望ましい。Finally, as shown in FIG. 8, by removing the resist layer 115 and the conductor layer 114, only the wiring pattern 110A and the surface plating layer 116 on the first electrode 111 and the second electrode 113 thereof are removed. Remain. here,
The resist layer 115 can be easily removed by using a known resist remover. When the conductor layer 114 is made of, for example, copper, either an acidic etching solution or an alkaline etching solution can be used. In particular, one that does not damage gold or nickel, for example, an alkaline etching solution. Is preferably used. That is, it is most desirable to use a removal method that can remove the conductor layer 114 and hardly erodes the surface plating layer 116.
【００３７】本実施形態において導体層１１４を形成す
る場合には、レジスト層１１５の開口部１１５ａ，１１
５ｂを通して第１電極１１１及び第２電極１１３の周囲
近傍の導体層１１４を除去した上で、第１電極１１１及
び第２電極１１３に電解メッキを施すようにしているこ
とにより、電解メッキによって形成される表面メッキ層
１１６を、第１電極１１１及び第２電極１１３の側部ま
で覆うように形成することができる。したがって、電解
メッキ終了後に導体層１１４を除去する際に、第１電極
１１１及び第２電極１１３がサイドエッチングを受ける
ことがほとんどなくなり、その結果、表面メッキ層の剥
離強度その他の品位を高めることができる。When the conductor layer 114 is formed in this embodiment, the openings 115a, 11 of the resist layer 115 are formed.
The conductive layer 114 in the vicinity of the periphery of the first electrode 111 and the second electrode 113 is removed through 5b, and then the first electrode 111 and the second electrode 113 are subjected to electrolytic plating. The surface plating layer 116 may be formed to cover the sides of the first electrode 111 and the second electrode 113. Therefore, when the conductor layer 114 is removed after the electrolytic plating is completed, the first electrode 111 and the second electrode 113 are hardly subjected to side etching, and as a result, the peel strength of the surface plating layer and other grades can be improved. it can.
【００３８】この場合、第１電極１１１及び第２電極１
１３及びその周囲近傍を選択的に露出する（開口部を有
する）レジスト層１１５を形成し、このレジスト層１１
５を用いて、第１電極１１１及び第２電極１１３の周辺
近傍に設けられた導体層１１４の部分を除去するととも
に、そのまま電解メッキを施すことによって、工程数の
増加を抑制することができる。換言すれば、上記レジス
ト層１１５を、導体層１１４の部分的除去のためのマス
クと、電解メッキを施すためのマスクとを兼ねたものと
して用いることができる。この場合において、レジスト
層１１５は、上記の「メッキマスク」に相当する。 In this case, the first electrode 111 and the second electrode 1
A resist layer 115 (having an opening) selectively exposing 13 and its vicinity is formed, and the resist layer 11 is formed.
5, it is possible to suppress an increase in the number of steps by removing the portion of the conductor layer 114 provided near the periphery of the first electrode 111 and the second electrode 113 and performing electrolytic plating as it is. In other words, the resist layer 115 can be used as both a mask for partially removing the conductor layer 114 and a mask for performing electrolytic plating. In this case, the resist
Layer 115 corresponds to the "plating mask" above.
【００３９】［第２実施形態］最後に、本発明に係る第
２実施形態について説明する。この第２実施形態は、上
記第１実施形態の一部を改善した方法であり、図３乃至
図５に示す工程及び図７及び図８に示す各肯定について
は第１実施形態と同じ工程が実施されるので、それらの
工程については説明を省略する。[Second Embodiment] Finally, the second embodiment of the present invention
Two embodiments will be described. The second embodiment is a method in which a part of the first embodiment is improved, and the steps shown in FIGS. 3 to 5 and the affirmations shown in FIGS. 7 and 8 are the same as those in the first embodiment. Since these steps are performed, the description of those steps will be omitted.
【００４０】本実施形態においては、上記第１実施形態
における図６を参照して説明した工程について改善を施
してある。前工程において図５に示すレジスト層１１５
の開口部１１５ａ，１１５ｂ内の導体層１１４を除去し
た後、図１１に示すように、上記レジスト層１１５とは
別のレジスト層１１５”を形成する。このレジスト層１
１５”は、上記レジスト層１１５における第１電極１１
１及びその周囲近傍に臨む縁部を越えた（すなわち当該
縁部よりも内側に配置された）縁部を有する。したがっ
て、レジスト層１１５”の開口部１１５ａ”は、上記レ
ジスト層１１５の開口部１１５ａよりも一回り開口面積
が小さなものとなっている。ここで、上記レジスト層１
１５は上記の「第１マスク」に相当し、上記レジスト層
１１５”は上記の「第２マスク」に相当する。 In this embodiment, the steps described with reference to FIG. 6 in the first embodiment are improved. The resist layer 115 shown in FIG.
After removing the conductor layer 114 in the openings 115a and 115b, a resist layer 115 "different from the resist layer 115 is formed as shown in FIG.
15 ″ is the first electrode 11 in the resist layer 115.
1 and an edge portion beyond the edge portion that faces the vicinity thereof (that is, arranged inside the edge portion). Therefore, the opening 115a ″ of the resist layer 115 ″ has a slightly smaller opening area than the opening 115a of the resist layer 115. Here, the resist layer 1
Reference numeral 15 corresponds to the “first mask” described above, and the resist layer
115 ″ corresponds to the above “second mask”.
【００４１】ここで、レジスト層１１５を除去した後に
新たにレジスト層１１５”を形成することが好ましい。
ただし、レジスト層１１５の上にそのままレジスト層１
１５”を形成してもよく、レジスト層１１５の開口部内
にのみ新たなレジスト層１１５”を形成してもよい。Here, it is preferable to newly form a resist layer 115 ″ after removing the resist layer 115.
However, the resist layer 1 is directly formed on the resist layer 115.
15 ″ may be formed, or a new resist layer 115 ″ may be formed only in the opening of the resist layer 115.
【００４２】このようにすると、図９に示すように、導
体層１１４の縁部は、レジスト層１１５”の開口部１１
５ａ”の縁部の背後に位置することとなり、導体層１１
４は開口部１１５ａ”の縁部においてレジスト層１１
５”によって密封された状態になる。By doing so, as shown in FIG. 9 , the edge portion of the conductor layer 114 has the opening portion 11 of the resist layer 115 ".
Will be located behind the edge of the 5a ″ and the conductor layer 11
4 is the resist layer 11 at the edge of the opening 115a ″.
It becomes a sealed state by 5 ".
【００４３】第１実施形態の方法では、レジスト層１１
５の開口部１１５ａの開口縁に導体層１１４の縁部が露
出しているので、電解メッキ層が開口縁に沿って線状に
形成され、各配線１１２間を短絡させてしまう場合があ
る。これに対して、本実施形態においては、上記のよう
に形成されたレジスト層１１５”の開口部１１５ａ”内
に電解メッキを施したときに、開口縁には導体層１１４
が露出していないので、開口縁に電解メッキ層が形成さ
れて配線１１２間が短絡してしまうといった不良の発生
を防止できる。In the method of the first embodiment, the resist layer 11
Since the edge of the conductor layer 114 is exposed at the opening edge of the opening 115a of No. 5, the electroplating layer may be formed linearly along the opening edge and short-circuit between the wirings 112 in some cases. On the other hand, in the present embodiment, when electrolytic plating is performed in the opening 115a ″ of the resist layer 115 ″ formed as described above, the conductor layer 114 is formed at the opening edge.
Since this is not exposed, it is possible to prevent the occurrence of a defect in which an electrolytic plating layer is formed on the opening edge and the wirings 112 are short-circuited.
【００４４】なお、本実施形態のレジスト層１１５”の
開口部１１５ｂ”は、上記レジスト層１１５の開口部１
１５ｂと平面的に合致したものとなっている。これは、
開口部１１５ｂ及び１１５ｂ”は個々の配線に対応する
第２電極１１３を個々に露出させているだけであるの
で、開口縁に沿って電解メッキが付着しても短絡不良な
どが生じないため、その必要性がないからである。The opening 115b ″ of the resist layer 115 ″ of this embodiment is the opening 1 of the resist layer 115.
It is the same as 15b in plan view. this is,
Since the openings 115b and 115b ″ only expose the second electrodes 113 corresponding to the individual wirings individually, even if electrolytic plating adheres along the opening edges, a short circuit failure does not occur, and thus This is because there is no need.
【００４５】尚、本発明の電解メッキ方法及びプリント
配線基板の製造方法は、上述の図示例にのみ限定される
ものではなく、本発明の要旨を逸脱しない範囲内におい
て種々変更を加え得ることは勿論である。The electrolytic plating method and the method for manufacturing a printed wiring board according to the present invention are not limited to the above illustrated examples, and various modifications can be made without departing from the gist of the present invention. Of course.
【００４６】[0046]
【発明の効果】以上、説明したように本発明によれば、
配線パターン内に電解メッキのためのリード線を形成す
る必要がなくなるとともに、電解メッキによって形成さ
れる表面メッキ層の品位を向上させることができる。As described above, according to the present invention,
It is not necessary to form a lead wire for electrolytic plating in the wiring pattern, and the quality of the surface plating layer formed by electrolytic plating can be improved.
【図面の簡単な説明】[Brief description of drawings]
【図１】本発明に係る電解メッキ方法及びプリント配線
基板の製造方法の実施形態により製造されるＢＧＡ基板
の外観を示す概略斜視図である。FIG. 1 is a schematic perspective view showing an appearance of a BGA substrate manufactured by an embodiment of an electrolytic plating method and a printed wiring board manufacturing method according to the present invention.
【図２】ＢＧＡ基板の配線パターンの構造を説明するた
めの説明図（ａ）〜（ｃ）である。FIG. 2 is explanatory diagrams (a) to (c) for explaining a structure of a wiring pattern of a BGA substrate.
【図３】上記実施形態の電解メッキプロセスの初期状態
を模式的に示す拡大部分平面図（ａ）、（ａ）のＢ−Ｂ
拡大断面図（ｂ）、Ｃ−Ｃ拡大断面図（ｃ）及びＤ−Ｄ
拡大断面図（ｄ）である。FIG. 3 is an enlarged partial plan view (a) and BB of (a) schematically showing an initial state of the electrolytic plating process of the above embodiment.
Enlarged sectional view (b), CC enlarged sectional view (c) and DD
It is an expanded sectional view (d).
【図４】上記実施形態の電解メッキプロセスの第１段階
を模式的に示す拡大部分平面図（ａ）、（ａ）のＢ−Ｂ
拡大断面図（ｂ）、Ｃ−Ｃ拡大断面図（ｃ）及びＤ−Ｄ
拡大断面図（ｄ）である。FIG. 4 is an enlarged partial plan view (a) and BB of (a) schematically showing the first stage of the electroplating process of the above embodiment.
Enlarged sectional view (b), CC enlarged sectional view (c) and DD
It is an expanded sectional view (d).
【図５】上記実施形態の電解メッキプロセスの第２段階
を模式的に示す拡大部分平面図（ａ）、（ａ）のＢ−Ｂ
拡大断面図（ｂ）、Ｃ−Ｃ拡大断面図（ｃ）及びＤ−Ｄ
拡大断面図（ｄ）である。FIG. 5 is an enlarged partial plan view (a) and BB of (a) schematically showing a second stage of the electrolytic plating process of the above embodiment.
Enlarged sectional view (b), CC enlarged sectional view (c) and DD
It is an expanded sectional view (d).
【図６】上記実施形態の電解メッキプロセスの第３段階
を模式的に示す拡大部分平面図（ａ）、（ａ）のＢ−Ｂ
拡大断面図（ｂ）、Ｃ−Ｃ拡大断面図（ｃ）及びＤ−Ｄ
拡大断面図（ｄ）である。FIG. 6 is an enlarged partial plan view (a) and BB of (a) schematically showing a third stage of the electroplating process of the above embodiment.
Enlarged sectional view (b), CC enlarged sectional view (c) and DD
It is an expanded sectional view (d).
【図７】上記実施形態の電解メッキプロセスの第４段階
を模式的に示す拡大部分平面図（ａ）、（ａ）のＢ−Ｂ
拡大断面図（ｂ）、Ｃ−Ｃ拡大断面図（ｃ）及びＤ−Ｄ
拡大断面図（ｄ）である。FIG. 7 is an enlarged partial plan view (a) and BB of (a) schematically showing a fourth stage of the electrolytic plating process of the above embodiment.
Enlarged sectional view (b), CC enlarged sectional view (c) and DD
It is an expanded sectional view (d).
【図８】上記実施形態の電解メッキプロセスの第５段階
を模式的に示す拡大部分平面図（ａ）、（ａ）のＢ−Ｂ
拡大断面図（ｂ）、Ｃ−Ｃ拡大断面図（ｃ）及びＤ−Ｄ
拡大断面図（ｄ）である。FIG. 8 is an enlarged partial plan view (a) and BB of (a) schematically showing a fifth step of the electroplating process of the above embodiment.
Enlarged sectional view (b), CC enlarged sectional view (c) and DD
It is an expanded sectional view (d).
【図９】本発明に係る電解メッキ方法及びプリント配線
基板の製造方法の第２実施形態の電解メッキ前の状態を
示す拡大部分平面図（ａ）、（ａ）のＢ”−Ｂ”拡大断
面図（ｂ”）、Ｃ−Ｃ拡大断面図（ｃ）及びＤ−Ｄ拡大
断面図（ｄ）である。 FIG. 9: Electrolytic plating method and printed wiring according to the present invention
The state before electrolytic plating according to the second embodiment of the substrate manufacturing method is
Enlarged partial plan view (a), B "-B" enlarged section of (a)
Plan view (b "), CC enlarged sectional view (c) and DD enlarged
It is sectional drawing (d).
【符号の説明】
１００ ＢＧＡ基板
１１０ 絶縁基板
１１０ａ 開口
１１０Ａ 配線パターン
１１１ 第１電極
１１２ 配線
１１３ 第２電極
１１４，１１４’ 導体層
１１５，１１５’，１１５”，１１８，１１９ レジス
ト層
１１５ａ，１１５ｂ，１１５ａ”，１１８ａ，１１８ｂ
開口部
１１６ 表面メッキ層
１１７ 導体片
１２０ 熱伝導板[Description of Reference Signs] 100 BGA substrate 110 Insulating substrate 110a Opening 110A Wiring pattern 111 First electrode 112 Wiring 113 Second electrode 114,114 'Conductor layers 115,115', 115 ", 118,119 Resist layers 115a, 115b, 115a ", 118a, 118b
Opening 116 Surface plating layer 117 Conductor piece 120 Heat conduction plate
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図９[Correction target item name] Figure 9
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図９】 [Figure 9]
【手続補正３】[Procedure 3]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図１０[Name of item to be corrected] Fig. 10
【補正方法】削除[Correction method] Delete
【手続補正４】[Procedure amendment 4]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図１１[Name of item to be corrected] Fig. 11
【補正方法】削除[Correction method] Delete
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K024 AA03 AA09 AA11 AA21 AB08 BB11 FA05 5E343 AA15 AA16 AA17 BB14 BB17 BB23 BB24 BB44 BB48 BB54 BB67 CC46 CC50 DD33 DD43 DD76 ER18 ER26 GG11 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 4K024 AA03 AA09 AA11 AA21 AB08 BB11 FA05 5E343 AA15 AA16 AA17 BB14 BB17 BB23 BB24 BB44 BB48 BB54 BB67 CC46 CC50 DD33 DD43 DD76 ER18 ER26 GG11
Claims (16)
の特定部位に電解メッキを施す電解メッキ方法であっ
て、 前記配線パターンの各配線間が導電接続されるように導
体層を形成する工程と、 前記特定部位の周囲近傍において前記導体層を除去する
工程と、 前記特定部位に電解メッキを施す工程と、 前記導体層を除去する工程と、を有することを特徴とす
る電解メッキ方法。1. An electroplating method for electroplating a specific portion of a wiring pattern formed on a surface of a base material, wherein a conductor layer is formed so as to electrically connect between the respective wirings of the wiring pattern. An electrolytic plating method comprising: a step, a step of removing the conductor layer near the periphery of the specific portion, a step of electrolytically plating the specific portion, and a step of removing the conductor layer.
周囲近傍を選択的に露出するメッキマスクを形成する工
程を備え、該メッキマスクを介して前記特定部位及びそ
の周辺近傍の前記導体層を除去し、その後、前記特定部
位に電解メッキを施すことを特徴とする請求項１に記載
の電解メッキ方法。2. A conductor layer, comprising: a step of forming a plating mask on the conductor layer to selectively expose the specific portion and the vicinity thereof and the conductor layer near the specific portion and the periphery thereof through the plating mask. 2. The electrolytic plating method according to claim 1, wherein the electrolytic plating is performed on the specific portion, and then the specific portion is subjected to electrolytic plating.
周囲近傍を選択的に露出する第１マスクを形成し、該第
１マスクを介して前記導体層を除去し、その後、前記第
１マスクの前記特定部位及びその周囲近傍に臨む縁部の
少なくとも一部を越えた縁部を有する第２マスクを形成
し、該第２マスクを介して電解メッキを施すことを特徴
とする請求項１に記載の電解メッキ方法。3. A first mask that selectively exposes the specific portion and the vicinity thereof is formed on the conductor layer, the conductor layer is removed through the first mask, and then the first mask is formed. 2. A second mask having an edge portion which exceeds at least a part of the edge portion facing the specific portion of the mask and the vicinity thereof is formed, and electrolytic plating is performed through the second mask. The electrolytic plating method described in.
の電極部に電解メッキを施す電解メッキ方法であって、 前記配線パターンには、複数の前記電極部が配列された
電極配列領域が設けられ、 前記配線パターンの各配線間が導電接続されるように導
体層を形成する工程と、 前記電極配列領域において前記電極部の間の前記導体層
を除去する工程と、 前記電極配列領域内の前記電極部に電解メッキを施す工
程と、 前記導体層を除去する工程と、を有することを特徴とす
る電解メッキ方法。4. An electrolytic plating method for performing electrolytic plating on an electrode portion of a wiring pattern formed on a surface of a base material, wherein the wiring pattern includes an electrode arrangement region in which a plurality of the electrode portions are arranged. And a step of forming a conductor layer so that the respective wirings of the wiring pattern are conductively connected to each other; a step of removing the conductor layer between the electrode portions in the electrode arrangement area; 2. An electrolytic plating method comprising: a step of subjecting the electrode part to electrolytic plating; and a step of removing the conductor layer.
一括して選択的に露出するメッキマスクを形成する工程
を備え、該メッキマスクを介して前記電極配列領域の前
記導体層を除去し、その後、前記電極部に電解メッキを
施すことを特徴とする請求項４に記載の電解メッキ方
法。5. A step of forming, on the conductor layer, a plating mask that selectively and selectively exposes the electrode arrangement area, and the conductor layer in the electrode arrangement area is removed through the plating mask. The electroplating method according to claim 4, wherein the electrode portion is then electroplated.
周囲近傍を選択的に露出する第１マスクを形成し、該第
１マスクを介して前記導体層を除去し、その後、前記第
１マスクの前記特定部位及びその周囲近傍に臨む縁部の
少なくとも一部を越えた縁部を有する第２マスクを形成
し、該第２マスクを介して電解メッキを施すことを特徴
とする請求項４に記載の電解メッキ方法。6. A first mask is formed on the conductor layer to selectively expose the specific portion and the vicinity thereof, and the conductor layer is removed through the first mask, and then the first mask is formed. 5. A second mask having an edge portion that exceeds at least a part of the edge portion facing the specific portion of the mask and the vicinity thereof is formed, and electrolytic plating is performed through the second mask. The electrolytic plating method described in.
る前記基材における実質的に全ての表面を覆うように形
成することを特徴とする請求項１乃至請求項６のいずれ
か１項に記載の電解メッキ方法。7. The conductive layer is formed so as to cover substantially the entire surface of the base material having the wiring pattern, according to any one of claims 1 to 6. Electrolytic plating method.
れることを特徴とする請求項１乃至請求項７のいずれか
１項に記載の電解メッキ方法。8. The electrolytic plating method according to claim 1, wherein the conductor layer is formed by electroless plating.
の特定部位に電解メッキを施す電解メッキ方法であっ
て、 前記配線パターン上における前記特定部位及びその周囲
近傍を除く位置において、前記配線パターンの各配線間
が導電接続されるように導体層を形成する工程と、 前記特定部位に電解メッキを施す工程と、 前記導体層を除去する工程とを有することを特徴とする
電解メッキ方法。9. An electroplating method for electrolytically plating a specific portion of a wiring pattern formed on a surface of a base material, wherein the wiring is provided at a position on the wiring pattern excluding the specific portion and the vicinity thereof. An electroplating method comprising: a step of forming a conductor layer so that the respective wirings of a pattern are electrically connected; a step of subjecting the specific portion to electroplating; and a step of removing the conductor layer.
の周囲近傍を選択的に露出するメッキマスクを形成する
工程を備え、該メッキマスクを介して前記特定部位に電
解メッキを施すことを特徴とする請求項９に記載の電解
メッキ方法。10. The method comprises the step of forming a plating mask on the conductor layer to selectively expose the specific portion and the vicinity thereof and electrolytic plating is performed on the specific portion via the plating mask. The electrolytic plating method according to claim 9.
クで被覆し、該マスクの形成領域以外の部分に前記導体
層を形成することを特徴とする請求項９又は請求項１０
に記載の電解メッキ方法。11. The method according to claim 9, wherein the specific portion and the vicinity thereof are covered with a mask, and the conductor layer is formed in a portion other than the mask formation region.
The electrolytic plating method described in.
ンの電極部に電解メッキを施す電解メッキ方法であっ
て、 前記配線パターンには、複数の前記電極部が配列された
電極配列領域が設けられ、 前記電極配列領域を除く位置において、前記配線パター
ンの各配線間が導電接続されるように導体層を形成する
工程と、 前記電極配列領域内の前記電極部に電解メッキを施す工
程と、 前記導体層を除去する工程と、を有することを特徴とす
る電解メッキ方法。12. An electrolytic plating method for electrolytically plating an electrode portion of a wiring pattern formed on a surface of a base material, wherein the wiring pattern includes an electrode arrangement region in which a plurality of the electrode portions are arranged. A step of forming a conductor layer so as to conductively connect the respective wirings of the wiring pattern at a position excluding the electrode array area; and a step of electrolytically plating the electrode portion in the electrode array area. And a step of removing the conductor layer.
一括して選択的に露出するマスクを形成する工程を備
え、該マスクを介して前記電極部に電解メッキを施すこ
とを特徴とする請求項１２に記載の電解メッキ方法。13. A step of forming, on the conductor layer, a mask that selectively and collectively exposes the electrode array region, and electrolytic plating is applied to the electrode portion through the mask. The electrolytic plating method according to claim 12.
該マスクの形成領域以外の部分に前記導体層を形成する
ことを特徴とする請求項１２又は請求項１３に記載の電
解メッキ方法。14. The electrode array region is covered with a mask,
14. The electrolytic plating method according to claim 12, wherein the conductor layer is formed in a portion other than the mask formation region.
配置された導体片であることを特徴とする請求項９乃至
請求項１３のいずれか１項に記載の電解メッキ方法。15. The electroplating method according to claim 9, wherein the conductor layer is a conductor piece arranged on the wiring pattern.
項に記載の電解メッキ方法を用いて、前記基材上に前記
配線パターンを有するプリント配線基板を形成すること
を特徴とするプリント配線基板の製造方法。16. The method according to any one of claims 1 to 15.
A method for manufacturing a printed wiring board, which comprises forming a printed wiring board having the wiring pattern on the base material by using the electrolytic plating method described in the item.
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| JP2001198101A JP3357875B1 (en) | 2001-06-29 | 2001-06-29 | Electroplating method and method for manufacturing printed wiring board |
| PCT/JP2002/006622 WO2003002786A1 (en) | 2001-06-29 | 2002-06-28 | Electroplating method and printed wiring board manufacturing method |
| TW91133577A TW200408331A (en) | 2001-06-29 | 2002-11-14 | Electroplating method and printed wiring board manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001198101A JP3357875B1 (en) | 2001-06-29 | 2001-06-29 | Electroplating method and method for manufacturing printed wiring board |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3357875B1 JP3357875B1 (en) | 2002-12-16 |
| JP2003013281A true JP2003013281A (en) | 2003-01-15 |
Family
ID=19035600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001198101A Expired - Fee Related JP3357875B1 (en) | 2001-06-29 | 2001-06-29 | Electroplating method and method for manufacturing printed wiring board |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3357875B1 (en) |
| TW (1) | TW200408331A (en) |
| WO (1) | WO2003002786A1 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100459079C (en) * | 2005-12-12 | 2009-02-04 | 精工爱普生株式会社 | Method of manufacturing wiring board |
| JP2009111387A (en) * | 2007-10-26 | 2009-05-21 | Samsung Techwin Co Ltd | Method of manufacturing printed circuit board, and printed circuit board manufactured by the same |
| JP2009253294A (en) * | 2008-04-08 | 2009-10-29 | Ibiden Co Ltd | Wiring substrate and method for manufacturing the wiring substrate |
| JP2015088628A (en) * | 2013-10-31 | 2015-05-07 | 京セラサーキットソリューションズ株式会社 | Method for manufacturing wiring board |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1619719B1 (en) | 2004-07-23 | 2012-04-25 | Shinko Electric Industries Co., Ltd. | Method of manufacturing a wiring board including electroplating |
| CN104661438B (en) * | 2013-11-20 | 2017-10-31 | 昆山苏杭电路板有限公司 | Three dry film method craft of gildings of circuit pads |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52109159A (en) * | 1976-03-11 | 1977-09-13 | Nippon Electric Co | Method of producing thick circuit substrate |
| JPH0744328B2 (en) * | 1986-03-17 | 1995-05-15 | 株式会社日立製作所 | Electroplating method for electronic component substrates |
| JPH08148770A (en) * | 1994-11-15 | 1996-06-07 | Sharp Corp | Circuit board |
| JPH0951155A (en) * | 1995-08-08 | 1997-02-18 | Mitsui Toatsu Chem Inc | Formation of solder mask |
| JPH10233568A (en) * | 1997-02-20 | 1998-09-02 | Sony Corp | Manufacturing method of printed wiring board, and jig for plating used therefor |
| JP2000353760A (en) * | 1999-06-10 | 2000-12-19 | Sony Chem Corp | Manufacture of semiconductor device mounting relay board |
| JP7120846B2 (en) * | 2018-08-10 | 2022-08-17 | 株式会社フジミインコーポレーテッド | Polishing composition, method for producing same, method for polishing, and method for producing substrate |
-
2001
- 2001-06-29 JP JP2001198101A patent/JP3357875B1/en not_active Expired - Fee Related
-
2002
- 2002-06-28 WO PCT/JP2002/006622 patent/WO2003002786A1/en active Application Filing
- 2002-11-14 TW TW91133577A patent/TW200408331A/en unknown
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| JP4705143B2 (en) * | 2007-10-26 | 2011-06-22 | 三星テクウィン株式会社 | Method for manufacturing printed circuit board |
| US8122599B2 (en) | 2007-10-26 | 2012-02-28 | Samsung Techwin Co., Ltd. | Method of manufacturing a printed circuit board (PCB) |
| TWI383717B (en) * | 2007-10-26 | 2013-01-21 | Samsung Techwin Co Ltd | Method of manufacturing printed circuit board and printed circuit board manufactured by the same |
| JP2009253294A (en) * | 2008-04-08 | 2009-10-29 | Ibiden Co Ltd | Wiring substrate and method for manufacturing the wiring substrate |
| JP2015088628A (en) * | 2013-10-31 | 2015-05-07 | 京セラサーキットソリューションズ株式会社 | Method for manufacturing wiring board |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3357875B1 (en) | 2002-12-16 |
| TW200408331A (en) | 2004-05-16 |
| WO2003002786A1 (en) | 2003-01-09 |
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