JP2003008020A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に出力用ＭＯＳトランジスタと、出力用ＭＯＳト
ランジスタのゲート・ソース間電圧を順方向電圧でクラ
ンプするクランプダイオードと、クランプダイオードの
電流を制限する電流制限手段とを有した半導体装置に関
する。
【０００２】
【従来の技術】従来のこの種の半導体装置１０は、例え
ば、図５に示すように、第１電源端子１と、第２電源端
子２と、制御端子３とを有し、第１電源端子１にドレイ
ンが接続されているとともに第２電源端子２にソースが
接続されたＮチャネル型出力用ＭＯＳトランジスタ１１
と、制御端子３に一端が接続されているとともに他端が
出力用ＭＯＳトランジスタ１１のゲートに接続された抵
抗１２と、出力用ＭＯＳトランジスタ１１のゲートとソ
ース間に接続されたクランプ回路１３とを有している。
クランプ回路１３は、出力用ＭＯＳトランジスタ１１の
ゲートと抵抗１２との接続点と、出力用ＭＯＳトランジ
スタ１１のソース間に、複数個の、図では、３個の順方
向に配置したクランプダイオード１７が直列接続されて
構成されている。
【０００３】上記構成の半導体装置１０の動作を説明す
る。第１電源端子１と第２電源端子２間に電圧ＶＤが供
給された状態で、制御端子３に入力電圧Ｖｉが供給され
ると、抵抗１２により制限されて、入力電圧Ｖｉに比例
した電流が３個のダイオード１７の順方向に流れる。ダ
イオード１７に流れた電流によりダイオード特性から順
方向電圧ＶＦが決定され、３個のダイオード１７の順方
向電圧ＶＦの和で、ゲート・ソース間電圧をクランプす
る。つまり、入力電圧Ｖｉに比例した電圧で出力用ＭＯ
Ｓトランジスタ１１のゲートとソース間電圧をクランプ
することになる。
【０００４】
【発明が解決しようとする課題】上述したように、半導
体装置１０は、入力電圧Ｖｉの増減により抵抗１２とダ
イオード１７の直列回路に流れる電流も増減し、それに
伴いダイオード１７の順方向電圧ＶＦも増減するため、
クランプ電圧を一定にすることができず、ドレイン・ソ
ース間に流れる電流を一定値に制限することができない
という問題があった。特に、相互コンダクタンスｇｍが
大きい出力用ＭＯＳトランジスタでは、電流制限値が数
Ａから数十Ａまで変化し、出力用ＭＯＳトランジスタの
ドレイン・ソース間定格電流に対して適切な電流制限値
を設定することが困難であった。本発明は上記問題点に
鑑み、入力電圧Ｖｉの増減に対してクランプダイオード
に流れる電流が一定となるようにすることにより、順方
向電圧ＶＦ、すなわち、クランプ電圧が一定となるた
め、電流制限値が一定となる半導体装置を提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
制御端子からの入力電圧が供給される出力用ＭＯＳトラ
ンジスタと、出力用ＭＯＳトランジスタのゲートとソー
ス間に順方向に接続され入力電圧を順方向電圧でクラン
プするクランプダイオードと、出力用ＭＯＳトランジス
タのゲートとクランプダイオードとの接続点と制御端子
間に接続されクランプダイオードの電流を制限する電流
制限手段とを有した半導体装置において、電流制限手段
が出力用ＭＯＳトランジスタを形成した半導体基板上に
絶縁膜を介して形成したポリシリコンからなるゲートと
ソース間ショートのデプレッション型ＭＯＳトランジス
タであることを特徴とする。
【０００６】
【発明の実施の形態】以下、この発明の第１実施例につ
いて、図１を参照して説明する。図において、２０は半
導体装置で、第１電源端子１と、第２電源端子２と、制
御端子３とを有し、第１電源端子１にドレインが接続さ
れているとともに第２電源端子２にソースが接続された
Ｎチャネル型出力用ＭＯＳトランジスタ２１と、制御端
子３にドレインが接続されているとともにソースが出力
用ＭＯＳトランジスタ２１のゲートに接続された電流制
限手段としてのデプレッション型ＭＯＳトランジスタ２
２と、出力用ＭＯＳトランジスタ２１のゲートとソース
間に接続されたクランプ回路２３とを有している。クラ
ンプ回路２３は、複数個の、図では、３個の順方向に配
置したクランプダイオード２７が直列接続されて構成さ
れている。デプレッション型ＭＯＳトランジスタ２２
は、半導体基板上に絶縁膜を介してポリシリコンで形成
され、ゲートをソースに直接接続して構成している。
【０００７】次に、出力用ＭＯＳトランジスタ２１と、
ＭＯＳトランジスタ２２との、半導体基板上での構成を
図２（ａ）、（ｂ）を参照して説明する。尚、出力用Ｍ
ＯＳトランジスタ２１は、図２（ａ）に示す出力用ＭＯ
Ｓトランジスタ１２１を１ユニットセルとして、多数の
ユニットセルが並置されて構成される。また、ダイオー
ド２７は、図示を省略するが、公知の技術を用いて、出
力用ＭＯＳトランジスタ２１が構成される半導体基板と
同一半導体基板内にアノード領域およびカソード領域を
配置してもよいし、同一半導体基板上に絶縁膜である厚
いシリコン酸化膜（フィールド酸化膜）を介してポリシ
リコン層からなるアノード領域およびカソード領域を配
置してもよい。出力用ＭＯＳトランジスタ１２１は、ゲ
ートプレーナ構造の縦型で、図２（ａ）に示すように、
低濃度一導電型であるＮ- 型半導体基板３０をドレイン
領域３１とし、半導体基板３０の表面層に他導電型であ
るＰ型ベース領域３２を配置し、ベース領域３２の表面
層に高濃度一導電型であるＮ+ 型ソース領域３３を配置
し、ドレイン領域３１とソース領域３３間のベース領域
３２表面にゲート酸化膜３４を介してポリシリコンから
なるゲート電極３５を配置して構成されている。
【０００８】ＭＯＳトランジスタ２２は、図２（ｂ）に
示すように、半導体基板３０上にフィールド酸化膜３６
を介してポリシリコンからなるＰ型ベース領域３７を配
置し、ベース領域３７の表面層にＮ+ 型ドレイン領域３
８とＮ+ 型ソース領域３９をそれぞれ配置し、ドレイン
領域３８とソース領域３９間のベース領域３７表面層に
Ｎ型チャネル領域４０を配置し、チャネル領域４０表面
にゲート酸化膜４１を介してポリシリコン層からなるゲ
ート電極４２を配置して構成されている。ポリシリコン
からなるゲート電極３５と、ポリシリコンからなるベー
ス領域３７、ドレイン領域３８およびソース領域３９と
は、同一ポリシリコン膜をパターニングして形成され
る。
【０００９】尚、ポリシリコンからなるトランジスタ２
２の替わりに、半導体基板内にデプレッション型ＭＯＳ
トランジスタを配置することも考えられるが、この場
合、寄生動作を防ぐために、ＭＯＳトランジスタのバッ
クゲートを接地電位に固定する必要があり、入力電圧Ｖ
ｉが上がるとＭＯＳトランジスタのバックゲート特性に
より電流が流れなくなりハイインピーダンスとなり動作
しなくなるため、適用できない。
【００１０】上記構成の半導体装置２０の動作を説明す
る。第１電源端子１と第２電源端子２間に電圧ＶＤが供
給された状態で、制御端子３に出力用ＭＯＳトランジス
タ２１をＯＮさせる所定の入力電圧Ｖｉが供給される
と、ＭＯＳトランジスタ２２により制限された電流が３
個のダイオード１７の順方向に流れる。ダイオード１７
に流れた電流によりダイオード特性から順方向電圧ＶＦ
が決定され、３個のダイオード１７の順方向電圧ＶＦの
和で、ゲート・ソース間電圧をクランプする。クランプ
ダイオードの電流を制限する電流制限手段として用いら
れるＭＯＳトランジスタ２２は、ゲートをソースに直接
接続してＶＧ＝０にした構成であり、図３に示すよう
に、デプレッション型ＭＯＳトランジスタのＶＧ＝０の
ときのＩＤが一定な特性を使用するため、入力電圧Ｖｉ
が増減しても、ＭＯＳトランジスタ２２とダイオード２
７の直列回路に流れる電流は一定となり、従ってダイオ
ード２７の順方向電圧ＶＦも一定となるため、クランプ
電圧を一定にすることができ、ドレイン・ソース間に流
れる電流を一定値に制限することができる。
【００１１】次に、本発明の第２実施例について、図４
を参照して説明する。尚、図１と同一箇所には同一符号
を付して、その説明を省略する。図において、５０は半
導体装置で、図１と異なる点は、クランプ回路５３が図
１のクランプ回路２３と異なり、図１のクランプ回路２
３のクランプダイオード２７は出力用ＭＯＳトランジス
タ２１のゲートとソース間に常時電気的接続されている
のに対して、クランプ回路５３のクランプダイオード２
７は出力用ＭＯＳトランジスタ２１のゲートとソース間
に過電流時のみ電気的接続される。以下、クランプ回路
５３について説明する。クランプ回路５３は、出力用Ｍ
ＯＳトランジスタ２１のドレインとソース間に分圧抵抗
５４,５５が直列接続され、出力用ＭＯＳトランジスタ
２１のゲートとＭＯＳトランジスタ２２との接続点と、
出力用ＭＯＳトランジスタ２１のソース間に、Ｎチャネ
ル型スイッチング用ＭＯＳトランジスタ５６と複数個
の、図では、３個の順方向に配置したダイオード２７と
が直列接続され、抵抗５４と抵抗５５の接続点がスイッ
チング用ＭＯＳトランジスタ５６のゲートに接続されて
構成されている。
【００１２】上記構成の半導体装置５０の動作を説明す
る。第１電源端子１と第２電源端子２間に負荷を介して
電源電圧Ｖccが供給された状態で、制御端子３に出力用
ＭＯＳトランジスタ２１をＯＮさせる所定の入力電圧Ｖ
ｉが供給されると、出力用ＭＯＳトランジスタ２１が導
通する。この状態のとき、例えば負荷が短絡して出力用
ＭＯＳトランジスタ２１に過電流が流れると、出力用Ｍ
ＯＳトランジスタ２１のドレイン・ソース間電圧が上昇
し、抵抗５４と抵抗５５の接続点の電位も上昇して、ス
イッチング用ＭＯＳトランジスタ５６が導通する。スイ
ッチング用ＭＯＳトランジスタ５６が導通すると、ＭＯ
Ｓトランジスタ２２により制限された電流が３個のダイ
オード１７の順方向に流れる。ダイオード１７に流れた
電流によりダイオード特性から順方向電圧ＶＦが決定さ
れるとともに、スイッチング用ＭＯＳトランジスタ５６
に流れた電流によりオン電圧が決定され、３個のダイオ
ード１７の順方向電圧ＶＦの和とスイッチング用ＭＯＳ
トランジスタ５６のオン電圧との総和で、ゲート・ソー
ス間電圧をクランプする。この場合も、第１実施例と同
様に、入力電圧Ｖｉが増減しても、ＭＯＳトランジスタ
２２とスイッチング用ＭＯＳトランジスタ５６とダイオ
ード２７の直列回路に流れる電流は一定となり、従って
ダイオード２７の順方向電圧ＶＦおよびスイッチング用
ＭＯＳトランジスタ５６のオン電圧も一定となるため、
クランプ電圧を一定にすることができ、ドレイン・ソー
ス間に流れる電流を一定値に制限することができる。
【００１３】尚、上記第１および第２実施例では出力用
ＭＯＳトランジスタをＮチャネル型ＭＯＳトランジスタ
で説明したが、Ｐチャネル型ＭＯＳトランジスタにも同
様に適用可能である。また、クランプ回路として出力用
ＭＯＳトランジスタのゲート・ソース間を順方向電圧で
クランプするクランプダイオードを有していれば、上記
第１および第２実施例に限定されることなく、他のクラ
ンプ回路を有するものにも同様に適用可能である。ま
た、出力用ＭＯＳトランジスタとして、上記実施例で
は、ゲートプレーナ構造の縦型ＭＯＳトランジスタで説
明したが、これに限定されることなく、例えば、ゲート
プレーナ構造の横型ＭＯＳトランジスタや、ゲートを溝
の内部に形成したＵＭＯＳ構造の縦型ＭＯＳトランジス
タにも同様に適用可能である。
【００１４】
【発明の効果】以上のように、この発明の半導体装置
は、クランプダイオードの電流を制限する電流制限手段
として、従来の抵抗の替わりに、出力用ＭＯＳトランジ
スタを形成した半導体基板上に絶縁膜を介して形成した
ポリシリコンからなるゲートとソース間ショートのデプ
レッション型ＭＯＳトランジスタで構成し、ＶＧ＝０の
ときのＩＤが一定な特性を使用するため、出力用ＭＯＳ
トランジスタをＯＮさせる所定の入力電圧Ｖｉが増減し
ても、クランプダイオードには一定電流が流れ順方向電
圧ＶＦは一定となり、複数個のクランプダイオードの順
方向電圧ＶＦの和で設定されるクランプ電圧も一定とな
り、ドレイン・ソース間に流れる電流は、一定電流に制
限される。Description: BACKGROUND OF THE INVENTION [0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor device and, more particularly, to an output MOS transistor and a clamp for clamping a gate-source voltage of the output MOS transistor with a forward voltage. The present invention relates to a semiconductor device having a diode and current limiting means for limiting a current of a clamp diode. 2. Description of the Related Art A conventional semiconductor device 10 of this type has a first power supply terminal 1, a second power supply terminal 2, and a control terminal 3, as shown in FIG. N-channel output MOS transistor 11 having a drain connected to one power supply terminal 1 and a source connected to second power supply terminal 2
A resistor 12 having one end connected to the control terminal 3 and the other end connected to the gate of the output MOS transistor 11, and a clamp circuit 13 connected between the gate and the source of the output MOS transistor 11. Have.
The clamp circuit 13 includes a plurality of, in the figure, three clamp diodes 17 arranged in the forward direction between the connection point between the gate of the output MOS transistor 11 and the resistor 12 and the source of the output MOS transistor 11. It is configured to be connected in series. The operation of the semiconductor device 10 having the above configuration will be described. In a state where a voltage V D supplied to first power supply terminal 1 and between the second power supply terminal 2, the input voltage Vi is supplied to the control terminal 3, is limited by the resistor 12, a current proportional to the input voltage Vi Flows in the forward direction of the three diodes 17. The forward voltage VF is determined from the diode characteristics by the current flowing through the diode 17, and the gate-source voltage is clamped by the sum of the forward voltages VF of the three diodes 17. That is, the output MO is a voltage proportional to the input voltage Vi.
The voltage between the gate and the source of the S transistor 11 will be clamped. As described above, in the semiconductor device 10, the current flowing in the series circuit of the resistor 12 and the diode 17 increases and decreases as the input voltage Vi increases and decreases. Since the voltage VF also increases and decreases,
There is a problem that the clamp voltage cannot be made constant and the current flowing between the drain and the source cannot be limited to a constant value. In particular, the transconductance g m is greater output MOS transistor, the current limit is changed from a few A to a few tens of A, setting the appropriate current limit value for the drain-source current rating of the output MOS transistor It was difficult. The present invention has been made in view of the above-described problems, by making the current flowing through the clamp diode constant with respect to an increase or decrease in the input voltage Vi, the forward voltage VF, that is, the clamp voltage becomes constant. It is an object of the present invention to provide a semiconductor device in which is constant. [0005] The semiconductor device of the present invention comprises:
An output MOS transistor to which an input voltage from the control terminal is supplied, a clamp diode connected between the gate and the source of the output MOS transistor in a forward direction to clamp the input voltage with the forward voltage, and a gate of the output MOS transistor A current limiting means connected between a connection point of the clamp diode and the control terminal and a control terminal for limiting the current of the clamp diode, wherein the current limiting means forms an insulating film on the semiconductor substrate on which the output MOS transistor is formed. It is a depletion type MOS transistor having a short circuit between a gate and a source made of polysilicon formed therethrough. Hereinafter, a first embodiment of the present invention will be described with reference to FIG. In the figure, reference numeral 20 denotes a semiconductor device, which has a first power terminal 1, a second power terminal 2, and a control terminal 3, and has a drain connected to the first power terminal 1 and a second power terminal 2. An N-channel output MOS transistor 21 having a source connected thereto, and a depletion type MOS transistor 2 having a drain connected to the control terminal 3 and having a source connected to the gate of the output MOS transistor 21 as current limiting means.
2 and a clamp circuit 23 connected between the gate and the source of the output MOS transistor 21. The clamp circuit 23 includes a plurality of, in the figure, three clamp diodes 27 arranged in the forward direction connected in series. Depletion type MOS transistor 22
Is formed of polysilicon on a semiconductor substrate via an insulating film, and is configured by directly connecting a gate to a source. Next, an output MOS transistor 21,
The configuration of the MOS transistor 22 on a semiconductor substrate will be described with reference to FIGS. In addition, M for output
The OS transistor 21 is connected to the output MO shown in FIG.
A large number of unit cells are arranged side by side with the S transistor 121 as one unit cell. Although not shown, the diode 27 may be provided with an anode region and a cathode region on the same semiconductor substrate as the semiconductor substrate on which the output MOS transistor 21 is formed, using a known technique. An anode region and a cathode region made of a polysilicon layer may be arranged on a semiconductor substrate via a thick silicon oxide film (field oxide film) which is an insulating film. The output MOS transistor 121 is a vertical type having a gate planar structure, and as shown in FIG.
An N− type semiconductor substrate 30 of low concentration and one conductivity type is used as a drain region 31, and a P type base region 32 of another conductivity type is arranged on a surface layer of the semiconductor substrate 30. An N + type source region 33 of a conductivity type is arranged, and a gate electrode 35 made of polysilicon is arranged on a surface of a base region 32 between a drain region 31 and a source region 33 via a gate oxide film 34. . As shown in FIG. 2B, the MOS transistor 22 has a field oxide film 36 on a semiconductor substrate 30.
A P-type base region 37 made of polysilicon is disposed through the N + type drain region 3 on the surface layer of the base region 37.
8 and an N + type source region 39, an N type channel region 40 is disposed on a surface layer of a base region 37 between the drain region 38 and the source region 39, and a poly oxide is formed on the surface of the channel region 40 via a gate oxide film 41. A gate electrode 42 made of a silicon layer is arranged. The gate electrode 35 made of polysilicon and the base region 37, drain region 38 and source region 39 made of polysilicon are formed by patterning the same polysilicon film. The transistor 2 made of polysilicon
In place of 2, depletion type MOS in the semiconductor substrate
It is conceivable to arrange a transistor. In this case, however, it is necessary to fix the back gate of the MOS transistor to the ground potential in order to prevent a parasitic operation.
When i increases, the current does not flow due to the back gate characteristic of the MOS transistor, the impedance becomes high, and the device does not operate. The operation of the semiconductor device 20 having the above configuration will be described. In a state where a voltage V D supplied to first power supply terminal 1 and between the second power supply terminal 2, when the predetermined input voltage Vi to ON the output MOS transistor 21 to the control terminal 3 is supplied by the MOS transistor 22 Limited current of 3
The diodes 17 flow in the forward direction. Diode 17
From the diode characteristics due to the current flowing through the
Is determined, and the gate-source voltage is clamped by the sum of the forward voltages VF of the three diodes 17. The MOS transistor 22 used as current limiting means for limiting the current of the clamp diode has a configuration in which the gate is directly connected to the source and V G = 0, and as shown in FIG. 3, the V G of the depletion type MOS transistor is used. Since the ID when ID = 0 uses a constant characteristic, the input voltage Vi
MOS transistor 22 and diode 2
7, the forward voltage VF of the diode 27 is also constant, so that the clamp voltage can be constant and the current flowing between the drain and source can be limited to a constant value. it can. Next, a second embodiment of the present invention will be described with reference to FIG.
This will be described with reference to FIG. The same parts as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted. In the figure, reference numeral 50 denotes a semiconductor device, which is different from FIG. 1 in that a clamp circuit 53 is different from the clamp circuit 23 in FIG.
3 is always electrically connected between the gate and the source of the output MOS transistor 21 while the clamp diode 2 of the clamp circuit 53 is electrically connected.
Reference numeral 7 is electrically connected between the gate and the source of the output MOS transistor 21 only when an overcurrent occurs. Hereinafter, the clamp circuit 53 will be described. The clamp circuit 53 has an output M
Voltage-dividing resistors 54 and 55 are connected in series between the drain and the source of the OS transistor 21, and a connection point between the gate of the output MOS transistor 21 and the MOS transistor 22;
An N-channel type switching MOS transistor 56 and a plurality of, in the figure, three diodes 27 arranged in the forward direction are connected in series between the sources of the output MOS transistors 21, and a connection point of the resistors 54 and 55. Are connected to the gate of the switching MOS transistor 56. The operation of the semiconductor device 50 having the above configuration will be described. In a state where the power supply voltage Vcc is supplied between the first power supply terminal 1 and the second power supply terminal 2 via a load, the control terminal 3 turns on the output MOS transistor 21 at a predetermined input voltage Vcc.
When i is supplied, the output MOS transistor 21 becomes conductive. In this state, for example, if an overcurrent flows through the output MOS transistor 21 due to a short circuit of the load,
The drain-source voltage of the OS transistor 21 increases, the potential at the connection point between the resistor 54 and the resistor 55 also increases, and the switching MOS transistor 56 becomes conductive. When the switching MOS transistor 56 becomes conductive, MO
The current limited by the S transistor 22 flows in the forward direction of the three diodes 17. The forward voltage VF is determined from the diode characteristics by the current flowing through the diode 17, and the switching MOS transistor 56
The on-voltage is determined by the current flowing through the switch, and the sum of the forward voltages VF of the three diodes 17 and the switching MOS
The gate-source voltage is clamped by the sum of the on-voltage of the transistor 56. Also in this case, as in the first embodiment, even if the input voltage Vi increases or decreases, the current flowing through the series circuit of the MOS transistor 22, the switching MOS transistor 56, and the diode 27 becomes constant. Since the VF and the ON voltage of the switching MOS transistor 56 are also constant,
The clamp voltage can be made constant, and the current flowing between the drain and source can be limited to a constant value. In the first and second embodiments, the output MOS transistor is described as an N-channel MOS transistor. However, the present invention can be similarly applied to a P-channel MOS transistor. Further, as long as the clamp circuit includes a clamp diode that clamps between the gate and the source of the output MOS transistor with a forward voltage, other clamp circuits are not limited to the first and second embodiments. It is equally applicable to those having. Further, in the above embodiment, the output MOS transistor was described as a vertical MOS transistor having a gate planar structure. However, the present invention is not limited to this. For example, a horizontal MOS transistor having a gate planar structure or a gate may be formed inside a trench. The present invention can be similarly applied to a vertical MOS transistor having a UMOS structure formed as described above. As described above, according to the semiconductor device of the present invention, the current limiting means for limiting the current of the clamp diode is provided on a semiconductor substrate on which an output MOS transistor is formed instead of a conventional resistor. It is composed of a depletion-type MOS transistor in which a gate and a source are short-circuited between polysilicon and a source formed through an insulating film, and has a constant ID when V G = 0.
Even if the predetermined input voltage Vi for turning on the transistor increases or decreases, a constant current flows through the clamp diode, the forward voltage VF becomes constant, and the clamp voltage set by the sum of the forward voltages VF of the plurality of clamp diodes also increases. The current becomes constant, and the current flowing between the drain and the source is limited to a constant current.
【図面の簡単な説明】
【図１】 本発明の第１実施例の半導体装置の回路図。
【図２】 図１に示す半導体装置に含まれる出力用ＭＯ
Ｓトランジスタとクランプ用ＭＯＳトランジスタとの半
導体基板上での構成を示す断面図。
【図３】 デプレッション型ＭＯＳトランジスタの出力
特性図。
【図４】 本発明の第２実施例の半導体装置の回路図。
【図５】 従来の半導体装置の回路図。
【符号の説明】
２１ Ｎチャネル型出力用ＭＯＳトランジスタ
２２ ポリシリコンからなるデプレッション型ＭＯＳト
ランジスタ
２７ クランプダイオードBRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit diagram of a semiconductor device according to a first embodiment of the present invention. FIG. 2 is an output MO included in the semiconductor device shown in FIG. 1;
FIG. 4 is a cross-sectional view showing a configuration of an S transistor and a clamping MOS transistor on a semiconductor substrate. FIG. 3 is an output characteristic diagram of a depletion type MOS transistor. FIG. 4 is a circuit diagram of a semiconductor device according to a second embodiment of the present invention. FIG. 5 is a circuit diagram of a conventional semiconductor device. [Description of Signs] 21 N-channel type output MOS transistor 22 depletion type MOS transistor 27 made of polysilicon Clamp diode
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/06 ３１１ Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat II (reference) H01L 27/06 311
Claims (1)
用ＭＯＳトランジスタと、出力用ＭＯＳトランジスタの
ゲートとソース間に順方向に接続され入力電圧を順方向
電圧でクランプするクランプダイオードと、出力用ＭＯ
Ｓトランジスタのゲートとクランプダイオードとの接続
点と制御端子間に接続されクランプダイオードの電流を
制限する電流制限手段とを有した半導体装置において、 前記電流制限手段が前記出力用ＭＯＳトランジスタを形
成した半導体基板上に絶縁膜を介して形成したポリシリ
コンからなるゲートとソース間ショートのデプレッショ
ン型ＭＯＳトランジスタであることを特徴とする半導体
装置。Claims: 1. An output MOS transistor to which an input voltage is supplied from a control terminal, and a forward voltage connected between a gate and a source of the output MOS transistor to clamp the input voltage with the forward voltage. Clamp diode and output MO
A semiconductor device having current limiting means connected between a connection point between the gate of an S transistor and a clamp diode and a control terminal for limiting the current of the clamp diode, wherein the current limiting means forms the output MOS transistor A semiconductor device comprising a depletion type MOS transistor having a short circuit between a gate and a source made of polysilicon formed on a substrate via an insulating film.
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