JP7147970B2 - Trimming circuit and trimming method - Google Patents

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Description

本発明は、トリミング回路およびトリミング方法に関する。 The present invention relates to trimming circuits and trimming methods.

半導体集積回路における製造バラつきによる回路特性の変動を補正するために、トリミング回路が用いられる。トリミング回路として、ポリシリコン層により形成されたヒューズ抵抗を備える回路が知られている（例えば、特許文献１）。また、ヒューズ抵抗の両端のそれぞれにトリミング専用の外部端子を設けたトリミング回路が知られている（例えば、特許文献２）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１８－２２８４８号公報
［特許文献２］ 特開２０００－３４０６５６号公報A trimming circuit is used to correct variations in circuit characteristics due to manufacturing variations in semiconductor integrated circuits. As a trimming circuit, a circuit having a fuse resistor formed of a polysilicon layer is known (for example, Patent Document 1). Also, there is known a trimming circuit in which external terminals dedicated to trimming are provided at both ends of a fuse resistor (for example, Patent Document 2).
[Prior art documents]
[Patent Literature]
[Patent Document 1] JP-A-2018-22848 [Patent Document 2] JP-A-2000-340656

解決しようとする課題Problem to be solved

トリミング回路は、ヒューズ抵抗の切断の有無により出力端子の電圧が変動する本体部と、本体部の出力電圧によって特性が変動する調整部とを有する。トリミングが実行されて、ヒューズ抵抗が切断された後においても、本体部の出力端子の電圧を確認できることが望ましい。 The trimming circuit has a body section in which the voltage of the output terminal varies depending on whether or not the fuse resistor is blown, and an adjustment section in which the characteristics vary depending on the output voltage of the body section. It is desirable to be able to check the voltage at the output terminal of the body even after trimming has been performed and the fuse resistor has been blown.

一般的開示General disclosure

本発明の一態様は、トリミング回路を提供する。トリミング回路は、ヒューズ抵抗の切断の有無に応じた電圧を出力する本体部を備えてよい。本体部は、ヒューズ抵抗と、トリミング用のパッドと、出力端子と、ダイオードと、を備えてよい。ヒューズ抵抗は、半導体基板に絶縁膜を介して配置されるポリシリコン層により形成されてよい。パッドは、ヒューズ抵抗の一端に接続されてよい。出力端子は、ヒューズ抵抗とパッドとの接続点に電気的に接続されてよい。出力端子は、ヒューズ抵抗の切断の有無に応じた電圧を出力してよい。ダイオードは、半導体基板に形成されてよい。ダイオードは、ヒューズ抵抗の他端に一端が接続されてよい。 One aspect of the present invention provides a trimming circuit. The trimming circuit may include a main body that outputs a voltage depending on whether or not the fuse resistor is blown. The body portion may include a fuse resistor, a trimming pad, an output terminal, and a diode. The fuse resistor may be formed of a polysilicon layer arranged on the semiconductor substrate with an insulating film interposed therebetween. The pad may be connected to one end of the fuse resistor. The output terminal may be electrically connected to a connection point between the fuse resistor and the pad. The output terminal may output a voltage corresponding to whether or not the fuse resistor is blown. A diode may be formed in a semiconductor substrate. The diode may have one end connected to the other end of the fuse resistor.

ダイオードは、第１導電型の半導体基板に形成された第２導電型の半導体領域を有してよい。 A diode may have a semiconductor region of a second conductivity type formed in a semiconductor substrate of a first conductivity type.

トリミング回路は、第１抵抗部を備えてよい。第１抵抗部の一端は、ヒューズ抵抗とダイオードとの接続点に接続されてよい。第１抵抗部の他端は、第１電位に接続されてよい。 The trimming circuit may comprise a first resistor section. One end of the first resistor portion may be connected to a connection point between the fuse resistor and the diode. The other end of the first resistance section may be connected to the first potential.

トリミング回路は、第２抵抗部を備えてよい。第２抵抗部の一端は、ヒューズ抵抗とパッドとの接続点に接続されてよい。第２抵抗部の他端は、第２電位に接続されてよい。 The trimming circuit may comprise a second resistance section. One end of the second resistor portion may be connected to a connection point between the fuse resistor and the pad. The other end of the second resistance section may be connected to the second potential.

トリミング回路は、保護ダイオードを備えてよい。保護ダイオードは、第２抵抗部の他端と出力端子との間に接続されてよい。 The trimming circuit may comprise protection diodes. A protection diode may be connected between the other end of the second resistance section and the output terminal.

トリミング回路は、トランジスタ部を備えてよい。トランジスタ部は、半導体基板に形成されてよい。本体部の出力端子に、トランジスタ部の制御端子が接続されてよい。 The trimming circuit may comprise a transistor portion. The transistor section may be formed on the semiconductor substrate. A control terminal of the transistor section may be connected to the output terminal of the main body section.

ダイオードは、縦型ダイオードであってよい。ダイオードの他端が、半導体基板の基板電極に接続されてよい。 The diode may be a vertical diode. The other end of the diode may be connected to the substrate electrode of the semiconductor substrate.

第１導電型は、ｎ型であってよい。第２導電型は、ｐ型であってよい。ヒューズ抵抗の他端とダイオードのアノードとが接続されてよい。トリミング回路は、第１抵抗部を備えてよい。第１抵抗部の一端は、ヒューズ抵抗とダイオードのアノードとの接続点に接続されてよい。第１抵抗部の他端は、高電位配線に接続されてよい。トリミング回路は、第２抵抗部を備えてよい。第２抵抗部の一端は、ヒューズ抵抗とパッドとの接続点に接続されてよい。第２抵抗部の他端は、グランド配線に接続されてよい。 The first conductivity type may be n-type. The second conductivity type may be p-type. The other end of the fuse resistor and the anode of the diode may be connected. The trimming circuit may comprise a first resistor section. One end of the first resistor portion may be connected to a connection point between the fuse resistor and the anode of the diode. The other end of the first resistance section may be connected to the high potential wiring. The trimming circuit may comprise a second resistance section. One end of the second resistor portion may be connected to a connection point between the fuse resistor and the pad. The other end of the second resistance section may be connected to the ground wiring.

第１導電型は、ｐ型であってよい。第２導電型は、ｎ型であってよい。ヒューズ抵抗の他端とダイオードのカソードとが接続されてよい。トリミング回路は、第１抵抗部を備えてよい。第１抵抗部の一端は、ヒューズ抵抗とダイオードのカソードとの接続点に接続されてよい。第１抵抗部の他端は、グランド配線に接続されてよい。トリミング回路は、第２抵抗部を備えてよい。第２抵抗部の一端は、ヒューズ抵抗とパッドとの接続点に接続されてよい。第２抵抗部の他端は、高電位配線に接続されてよい。 The first conductivity type may be p-type. The second conductivity type may be n-type. The other end of the fuse resistor and the cathode of the diode may be connected. The trimming circuit may comprise a first resistor section. One end of the first resistor portion may be connected to a connection point between the fuse resistor and the cathode of the diode. The other end of the first resistance section may be connected to the ground wiring. The trimming circuit may comprise a second resistance section. One end of the second resistor portion may be connected to a connection point between the fuse resistor and the pad. The other end of the second resistance section may be connected to the high potential wiring.

トリミング回路は、複数の本体部を備えてよい。ダイオードが、複数の本体部に対して共通に設けられてよい。ダイオードには、それぞれの本体部のヒューズ抵抗の他端が接続されていてよい。 The trimming circuit may comprise multiple body portions. A diode may be provided in common for a plurality of body portions. The diode may be connected to the other end of the fuse resistor of each body.

トリミング回路は、複数の本体部に対して共通に設けられ、ダイオードに一端が接続され、他端が高電位配線に接続される第１抵抗部を備えてよい。第１抵抗部の一端には、それぞれの本体部のヒューズ抵抗の他端が接続されていてよい。 The trimming circuit may include a first resistance section provided in common to the plurality of main body sections, one end of which is connected to the diode, and the other end of which is connected to the high-potential wiring. One end of the first resistance portion may be connected to the other end of the fuse resistor of each body portion.

トリミング回路は、複数の本体部に対して共通に設けられ、ダイオードに一端が接続され、他端がグランド配線に接続される第１抵抗部を備えてよい。第１抵抗部の一端には、それぞれの本体部のヒューズ抵抗の他端が接続されていてよい。 The trimming circuit may include a first resistance section that is provided in common for the plurality of main body sections and has one end connected to the diode and the other end connected to the ground wiring. One end of the first resistance portion may be connected to the other end of the fuse resistor of each body portion.

ダイオードのカソードに、それぞれの本体部のヒューズ抵抗の他端が接続されていてよい。 The cathode of the diode may be connected to the other end of the fuse resistor of each body.

ダイオードのアノードに、それぞれの本体部のヒューズ抵抗の他端が接続されていてよい。 The anode of the diode may be connected to the other end of the fuse resistor of each body.

本発明の他の態様は、上記のトリミング回路を用いて、被調整素子の電気特性を調整するトリミング方法であってよい。トリミング方法は、ダイオードに順方向電流が流れるように半導体基板の電位と、パッドに印加する電圧を調整する段階を備えてよい。トリミング方法は、順方向電流がヒューズ抵抗を流れることによってヒューズ抵抗を切断する段階を備えてよい。 Another aspect of the present invention may be a trimming method for adjusting electrical characteristics of an element to be adjusted using the above trimming circuit. The trimming method may comprise adjusting the potential of the semiconductor substrate and the voltage applied to the pad such that forward current flows through the diode. The trimming method may comprise cutting the fuse resistor by passing a forward current through the fuse resistor.

トリミング方法は、ダイオードに順方向電流を流す段階の前に、パッドに、予め定められた電圧を印加することにより、ヒューズ抵抗が仮想的に切断された状態を生成する段階を備えてよい。 The trimming method may comprise, prior to passing forward current through the diode, applying a predetermined voltage to the pad to create a virtually blown state of the fuse resistor.

ヒューズ抵抗を切断した後において、パッドと出力端子とは電気的に接続されていてよい。 After cutting the fuse resistor, the pad and the output terminal may be electrically connected.

電圧を調整する段階において、ヒューズ抵抗を切断すべき本体部のパッドに、選択的に電圧を印加してよい。 In the step of adjusting the voltage, a voltage may be selectively applied to pads of the body where the fuse resistor is to be blown.

それぞれの本体部には、高電位およびグランド電位が印加されてよい。電圧を調整する段階において、ヒューズ抵抗を切断すべき本体部に印加するグランド電位を変更してよい。 A high potential and a ground potential may be applied to each body portion. In the step of adjusting the voltage, the ground potential applied to the body to cut the fuse resistor may be changed.

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 It should be noted that the above summary of the invention does not list all the necessary features of the invention. Subcombinations of these feature groups can also be inventions.

本発明の一実施形態に係るトリミング回路１００の概略構成を示す図である1 is a diagram showing a schematic configuration of a trimming circuit 100 according to one embodiment of the present invention; FIG. 本発明の一実施形態に係るトリミング回路１００における本体部２０の一例を示す回路図である。3 is a circuit diagram showing an example of a body part 20 in the trimming circuit 100 according to one embodiment of the present invention; FIG. トリミング方法の一例を示すフローチャートである。6 is a flow chart showing an example of a trimming method; 比較例のトリミング回路の本体部２１の一例を示す回路図である。FIG. 5 is a circuit diagram showing an example of a body portion 21 of a trimming circuit of a comparative example; トリミング回路１００における本体部２０の他の例を示す回路図である。4 is a circuit diagram showing another example of the body portion 20 in the trimming circuit 100; FIG. トリミング回路１００が適用される半導体装置２００の一例である。It is an example of a semiconductor device 200 to which the trimming circuit 100 is applied. トリミング回路１００に用いられる縦型ダイオードの一例を示す断面図である。3 is a cross-sectional view showing an example of a vertical diode used in the trimming circuit 100; FIG. 比較例として拡散ダイオードの一例を示す断面図である。FIG. 4 is a cross-sectional view showing an example of a diffused diode as a comparative example; 比較例としてポリシリコンダイオードの一例を示す断面図である。FIG. 3 is a cross-sectional view showing an example of a polysilicon diode as a comparative example; 本体部２０の構成例を示す平面図である。2 is a plan view showing a configuration example of a main body 20; FIG. 本体部２０の構成例を示す断面図である。2 is a cross-sectional view showing a configuration example of a body portion 20; FIG. ｐ型半導体基板３０を用いた本体部２０の一例を示す回路図である。3 is a circuit diagram showing an example of a body portion 20 using a p-type semiconductor substrate 30; FIG. ｐ型半導体基板３０を用いた本体部２０の比較例を示す回路図である。3 is a circuit diagram showing a comparative example of main body 20 using p-type semiconductor substrate 30. FIG. トリミング回路１００の他の構成例を示す図である。4 is a diagram showing another configuration example of the trimming circuit 100; FIG. トリミング回路１００の他の構成例を示す図である。4 is a diagram showing another configuration example of the trimming circuit 100; FIG. トリミング回路１００の他の構成例を示す図である。4 is a diagram showing another configuration example of the trimming circuit 100; FIG. トリミング回路１００の他の構成例を示す図である。4 is a diagram showing another configuration example of the trimming circuit 100; FIG. 第１ダイオードＤ１の他の構成例を示す図である。FIG. 4 is a diagram showing another configuration example of the first diode D1; 保護ダイオードＤｉを説明する図である。FIG. 4 is a diagram for explaining a protection diode Di;

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. Also, not all combinations of features described in the embodiments are essential for the solution of the invention.

図１は、本発明の一実施形態に係るトリミング回路１００の概略構成を示す図である。トリミング回路１００は、一例において、内部端子Ｔ１、Ｔ２間の抵抗値を調整する。内部端子Ｔ１、Ｔ２間には、被調整素子として抵抗が接続されている。内部端子Ｔ１およびＴ２の間には、複数の被調整素子２が直列接続されてよい。トリミング回路１００は、それぞれの被調整素子２の両端を、短絡するか否かを切り替えることで、内部端子Ｔ１、Ｔ２間の抵抗値を調整してよい。被調整素子２の数および抵抗値は、適宜に変更されてよい。また、被調整素子２は、抵抗に限られず、ＭＯＳＦＥＴ等の他の素子であってもよい。この場合、トリミング回路１００は、例えばＭＯＳＦＥＴが直列接続した直列ＭＯＳＦＥＴ回路の電気特性を調整する。 FIG. 1 is a diagram showing a schematic configuration of a trimming circuit 100 according to one embodiment of the invention. Trimming circuit 100, in one example, adjusts the resistance between internal terminals T1 and T2. A resistor is connected between the internal terminals T1 and T2 as an element to be adjusted. A plurality of adjusted elements 2 may be connected in series between internal terminals T1 and T2. The trimming circuit 100 may adjust the resistance value between the internal terminals T1 and T2 by switching whether to short-circuit both ends of each element 2 to be adjusted. The number and resistance values of the elements to be adjusted 2 may be changed as appropriate. Also, the element to be adjusted 2 is not limited to a resistor, and may be another element such as a MOSFET. In this case, the trimming circuit 100 adjusts electrical characteristics of a series MOSFET circuit in which MOSFETs are connected in series, for example.

本例において、トリミング回路１００は、本体部２０とトランジスタ部１０とを備える。本例では、一つの本体部２０と、一つのトランジスタ部１０とが一つのセットになっている。トリミング回路１００は、複数セットの本体部２０およびトランジスタ部１０を備えてよい。本体部２０とトランジスタ部１０のセット数は、適宜に変更されてよい。本体部２０とトランジスタ部１０のセット数が増えるほど、端子Ｔ１、Ｔ２間の抵抗、電流等の電気特性をきめ細かく調整することができ、調整精度を高めることができる。 In this example, the trimming circuit 100 includes a body portion 20 and a transistor portion 10 . In this example, one main body portion 20 and one transistor portion 10 form one set. The trimming circuit 100 may comprise multiple sets of body portions 20 and transistor portions 10 . The number of sets of the main body portion 20 and the transistor portion 10 may be changed as appropriate. As the number of sets of the main body portion 20 and the transistor portion 10 increases, electrical characteristics such as resistance and current between the terminals T1 and T2 can be finely adjusted, and adjustment accuracy can be improved.

トランジスタ部１０は、ＭＯＳトランジスタであってよい。例えば、図１に示すトランジスタ部１０は、ｎチャネル型ＭＯＳＦＥＴである。トランジスタ部１０のドレイン１２とソース１３との間に被調整素子２が設けられる。すなわち、電流等の電気特性を調整したい被調整素子２とトランジスタ部１０とが並列に接続される。トランジスタ部１０のゲート１１は、本体部２０の出力端子ＯＵＴに接続されてよい。トランジスタ部１０は、半導体基板に形成され、本体部２０の出力端子ＯＵＴに制御端子（ゲート端子）が接続されるスイッチング素子の一例である。 The transistor section 10 may be a MOS transistor. For example, the transistor section 10 shown in FIG. 1 is an n-channel MOSFET. An element to be adjusted 2 is provided between a drain 12 and a source 13 of the transistor section 10 . That is, the element to be adjusted 2 whose electrical characteristics such as current are to be adjusted and the transistor section 10 are connected in parallel. The gate 11 of the transistor section 10 may be connected to the output terminal OUT of the body section 20 . The transistor section 10 is an example of a switching element formed on a semiconductor substrate and having a control terminal (gate terminal) connected to the output terminal OUT of the body section 20 .

本例では、本体部２０の出力端子ＯＵＴがＬｏレベル（低レベル）になると、トランジスタ部１０はオフになる。これにより、対応する被調整素子２の両端は短絡されていない状態となる。一方、本体部２０の出力端子ＯＵＴがＨｉレベル（高レベル）になると、トランジスタ部１０はオンとなる。トランジスタ部１０がオンとなると、対応する被調整素子２の両端はショート（短絡）状態となる。但し、この場合に限られず、本体部２０の出力端子ＯＵＴがＬｏレベルになるとトランジスタ部１０がオンとなり、本体部２０の出力端子ＯＵＴがＨｉレベルになると、トランジスタ部１０がオフとなるようにトランジスタ部１０を構成してもよい。 In this example, when the output terminal OUT of the main unit 20 becomes Lo level (low level), the transistor unit 10 is turned off. As a result, both ends of the corresponding adjusted element 2 are not short-circuited. On the other hand, when the output terminal OUT of the body section 20 becomes Hi level (high level), the transistor section 10 is turned on. When the transistor section 10 is turned on, both ends of the corresponding adjusted element 2 are short-circuited. However, the transistor is not limited to this case, and the transistor section 10 is turned on when the output terminal OUT of the body section 20 becomes Lo level, and the transistor section 10 is turned off when the output terminal OUT of the body section 20 becomes Hi level. A unit 10 may be configured.

図２は、トリミング回路１００における本体部２０の一例を示す回路図である。トリミング回路１００は、ヒューズ抵抗２２、トリミング用のパッド２４、第１ダイオードＤ１、および出力端子ＯＵＴを備える。トリミング回路１００は、第１抵抗素子Ｒ１、第２抵抗部２９、第３抵抗素子Ｒ３、および保護ダイオードＺＬを備えてよい。第１抵抗素子Ｒ１は、第１抵抗部の一例である。本例の第２抵抗部２９は、第２抵抗素子Ｒ２と、抵抗素子ＬＶＮＤとを備えてよい。抵抗素子ＬＶＮＤは、トランジスタを用いた高抵抗素子である。本例では、第２抵抗素子Ｒ２と抵抗素子ＬＶＮＤとが直列に接続されている。第３抵抗素子Ｒ３は、第３抵抗部の一例である。但し、第１抵抗部、第２抵抗部、および第３抵抗部は、これらの場合に限られない。 FIG. 2 is a circuit diagram showing an example of the body portion 20 in the trimming circuit 100. As shown in FIG. The trimming circuit 100 includes a fuse resistor 22, a trimming pad 24, a first diode D1, and an output terminal OUT. The trimming circuit 100 may comprise a first resistive element R1, a second resistive section 29, a third resistive element R3, and a protection diode ZL. The first resistance element R1 is an example of a first resistance section. The second resistance section 29 of this example may include a second resistance element R2 and a resistance element LVND. The resistance element LVND is a high resistance element using a transistor. In this example, the second resistance element R2 and the resistance element LVND are connected in series. The third resistance element R3 is an example of a third resistance section. However, the first resistance section, the second resistance section, and the third resistance section are not limited to these cases.

トリミング回路１００は、ヒューズ抵抗２２の切断の有無に応じた電圧Ｓｏを出力端子ＯＵＴへ出力する回路である。トリミング回路１００は、ヒューズ抵抗２２の切断に応じて出力端子ＯＵＴへ印加される電圧Ｓｏを変化させて、上述したとおりトランジスタ部１０のオン・オフを決定する。また、ヒューズ抵抗２２が仮想的に切断された状態を生成する仮想切断が実行される場合にも、トリミング回路１００は、電圧Ｓｏを変化させる。 The trimming circuit 100 is a circuit that outputs a voltage So to the output terminal OUT depending on whether or not the fuse resistor 22 is cut. The trimming circuit 100 changes the voltage So applied to the output terminal OUT according to the cutting of the fuse resistor 22, and determines the on/off state of the transistor section 10 as described above. The trimming circuit 100 also changes the voltage So when virtual disconnection is performed to generate a state in which the fuse resistor 22 is virtually disconnected.

ヒューズ抵抗２２の一端は、接続点２８においてパッド２４と接続されている。ヒューズ抵抗２２の他端は、接続点２７において第１ダイオードＤ１の一端に接続されている。本例では、ヒューズ抵抗２２の他端は、第１ダイオードＤ１のアノードに接続されている。出力端子ＯＵＴは、ヒューズ抵抗２２とパッド２４との接続点２８に電気的に接続されている。本例では、出力端子ＯＵＴは、第３抵抗素子Ｒ３を介して接続点２８に電気的に接続されている。出力端子ＯＵＴは、ヒューズ抵抗２２の切断の有無に応じた電圧を出力する。 One end of fuse resistor 22 is connected to pad 24 at connection point 28 . The other end of the fuse resistor 22 is connected at a connection point 27 to one end of the first diode D1. In this example, the other end of the fuse resistor 22 is connected to the anode of the first diode D1. The output terminal OUT is electrically connected to a connection point 28 between the fuse resistor 22 and the pad 24 . In this example, the output terminal OUT is electrically connected to the connection point 28 via the third resistance element R3. An output terminal OUT outputs a voltage corresponding to whether or not the fuse resistor 22 is cut.

第１抵抗素子Ｒ１の一端は、ヒューズ抵抗２２と第１ダイオードＤ１のアノードとの接続点２７に接続される。一方、第１抵抗素子Ｒ１の他端は、第１電位に接続される。第２抵抗部２９の一端は、ヒューズ抵抗２２の一端とパッド２４との接続点２８に接続される。一方、第２抵抗部２９の他端は、第２電位に接続される。すなわち、ヒューズ抵抗２２の一端は、第２抵抗部２９を介して第２電位に接続される。本例では、第２抵抗素子Ｒ２が接続点２８に接続され、抵抗素子ＬＶＮＤが第２電位に接続されているが、逆に、抵抗素子ＬＶＮＤが接続点２８に接続され、第２抵抗素子Ｒ２が第２電位に接続されてもよい。 One end of the first resistance element R1 is connected to a connection point 27 between the fuse resistor 22 and the anode of the first diode D1. On the other hand, the other end of the first resistance element R1 is connected to the first potential. One end of the second resistor portion 29 is connected to a connection point 28 between one end of the fuse resistor 22 and the pad 24 . On the other hand, the other end of the second resistance section 29 is connected to the second potential. That is, one end of the fuse resistor 22 is connected to the second potential via the second resistor section 29 . In this example, the second resistance element R2 is connected to the connection point 28, and the resistance element LVND is connected to the second potential. may be connected to the second potential.

本例において、第１電位は、第２電位より高電位であってよい。本例において、第２電位は、グランド配線ＧＮＤの電位（グランド電位）に対応し、第１電位は、高電位配線ＶＤＤの電位に対応する。第２電位は、グランド電位に略等しいＬｏレベルであってよく、第１電位は、高電位配線ＶＤＤの電位に略等しいＨｉレベルであってよい。ヒューズ抵抗２２の一端は、第１抵抗素子Ｒ１を介して高電位配線ＶＤＤに接続されてよい。第２抵抗部２９の他端、特に抵抗素子ＬＶＮＤのゲートとドレインとは、グランド配線ＧＮＤに接続されてよい。本例の接続点２７は、接続点２８よりも、高電位配線ＶＤＤ側の点である。接続点２７は、ヒューズ抵抗２２と高電位配線ＶＤＤの間に配置されてよい。接続点２８は、ヒューズ抵抗２２とグランド配線ＧＮＤとの間に配置されてよい。 In this example, the first potential may be higher than the second potential. In this example, the second potential corresponds to the potential (ground potential) of the ground wiring GND, and the first potential corresponds to the potential of the high potential wiring VDD. The second potential may be a Lo level substantially equal to the ground potential, and the first potential may be a Hi level substantially equal to the potential of the high potential wiring VDD. One end of the fuse resistor 22 may be connected to the high potential wiring VDD via the first resistor element R1. The other end of the second resistance section 29, particularly the gate and drain of the resistance element LVND, may be connected to the ground wiring GND. The connection point 27 in this example is closer to the high-potential wiring VDD than the connection point 28 is. The connection point 27 may be arranged between the fuse resistor 22 and the high potential wiring VDD. The connection point 28 may be arranged between the fuse resistor 22 and the ground wiring GND.

保護ダイオードＺＬは、第２抵抗部２９の他端と出力端子ＯＵＴとの間に接続される。本例では、保護ダイオードＺＬのアノードは、第２電位であるグランド配線ＧＮＤに接続され、保護ダイオードＺＬのカソードは、出力端子ＯＵＴに接続される。 A protective diode ZL is connected between the other end of the second resistor section 29 and the output terminal OUT. In this example, the anode of the protection diode ZL is connected to the ground wiring GND which is the second potential, and the cathode of the protection diode ZL is connected to the output terminal OUT.

ヒューズ抵抗２２、トリミング用のパッド２４、第１ダイオードＤ１、第１抵抗素子Ｒ１、第２抵抗部２９、第３抵抗素子Ｒ３および保護ダイオードＺＬは、半導体基板上に形成されてよい。図１に示されるトランジスタ部１０も、同じ半導体基板上に形成されてよい。ヒューズ抵抗２２は、例えばポリシリコン層により形成されたポリシリコンヒューズである。第１ダイオードＤ１は、第１導電型の半導体基板に第２導電型の半導体領域を有する。一例において、第１導電型はｎ型であって、第２導電型はｐ型である。 The fuse resistor 22, the trimming pad 24, the first diode D1, the first resistance element R1, the second resistance section 29, the third resistance element R3 and the protective diode ZL may be formed on the semiconductor substrate. The transistor portion 10 shown in FIG. 1 may also be formed on the same semiconductor substrate. The fuse resistor 22 is, for example, a polysilicon fuse formed of a polysilicon layer. The first diode D1 has a second conductivity type semiconductor region on a first conductivity type semiconductor substrate. In one example, the first conductivity type is n-type and the second conductivity type is p-type.

第１ダイオードＤ１の一端は、半導体基板の基板電極２６に接続されてよい。基板電極２６は、第１導電型の半導体基板の電位Ｓｃを固定する電極である。基板電極２６は、半導体基板の裏面に配置される裏面電極であってもよく、おもて側に配置される電極であってもよい。 One end of the first diode D1 may be connected to the substrate electrode 26 of the semiconductor substrate. The substrate electrode 26 is an electrode that fixes the potential Sc of the semiconductor substrate of the first conductivity type. The substrate electrode 26 may be a back electrode arranged on the back surface of the semiconductor substrate, or may be an electrode arranged on the front side.

第１抵抗素子Ｒ１は、トリミング回路１００がトリミングを実行していない状態において、出力端子ＯＵＴを高電位配線ＶＤＤの電位にプルアップ（分圧）するためのプルアップ抵抗であるとともに、ヒューズ抵抗２２に流れる電流を制限する電流制限抵抗でもある。一方、第２抵抗部２９は、ヒューズ抵抗２２が切断された状態において出力端子ＯＵＴをグランド電位にプルダウン（分圧）するためのプルダウン抵抗である。第２抵抗部２９および第３抵抗素子Ｒ３も、ヒューズ抵抗２２に流れる電流を制限する電流制限抵抗でもある。第１抵抗素子Ｒ１、第２抵抗部２９、および第３抵抗素子Ｒ３の抵抗値は、トリミング未実施であってヒューズ抵抗２２が切断されていない状態において、出力端子ＯＵＴに印加される電圧ＳＯが、トランジスタ部１０がオンするレベルとなるように調整されてよい。The first resistor element R1 is a pull-up resistor for pulling up (voltage dividing) the output terminal OUT to the potential of the high-potential wiring VDD while the trimming circuit 100 is not performing trimming. It is also a current limiting resistor that limits the current flowing through On the other hand, the second resistor section 29 is a pull-down resistor for pulling down (voltage dividing) the output terminal OUT to the ground potential when the fuse resistor 22 is disconnected. The second resistance portion 29 and the third resistance element R3 are also current limiting resistances that limit the current flowing through the fuse resistance 22 . The resistance values of the first resistance element R1, the second resistance section 29, and the third resistance element R3 are the voltage S O may be adjusted to a level at which the transistor section 10 is turned on.

［非トリミング時］
トリミング回路１００がトリミングを実行していない状態においては、出力端子ＯＵＴの出力電圧ＳＯは、高電位配線ＶＤＤによりプルアップ（分圧）されている。一例において、高電位配線ＶＤＤに印加された電圧が第１抵抗素子Ｒ１および第２抵抗部２９によって分圧される。例えば、高電位配線ＶＤＤに印加された電圧が５Ｖであり、第１抵抗素子Ｒ１、第２抵抗部２９、およびヒューズ抵抗２２の電気抵抗値が、それぞれ１００ｋΩ、１０ｋΩ、および１００Ωであるとすると、出力端子ＯＵＴには、約４．５Ｖの電圧が印加される。すなわち、出力端子ＯＵＴには、Ｈｉレベル（トランジスタ部１０を構成するトランジスタの閾値電圧より高い電圧）の電圧Ｓｏが印加される。これにより、電流調整用のＭＯＳＦＥＴであるトランジスタ部１０はオンし、対応する被調整素子２の両端はショート状態を維持する。[When not trimmed]
When the trimming circuit 100 is not performing trimming, the output voltage SO of the output terminal OUT is pulled up (divided) by the high potential wiring VDD. In one example, the voltage applied to the high potential wiring VDD is divided by the first resistance element R1 and the second resistance section 29 . For example, assuming that the voltage applied to the high-potential wiring VDD is 5 V, and the electrical resistance values of the first resistance element R1, the second resistance section 29, and the fuse resistance 22 are 100 kΩ, 10 kΩ, and 100 Ω, respectively, A voltage of about 4.5 V is applied to the output terminal OUT. That is, the voltage So of Hi level (voltage higher than the threshold voltage of the transistor forming the transistor section 10) is applied to the output terminal OUT. As a result, the transistor section 10, which is a MOSFET for current adjustment, is turned on, and both ends of the corresponding element 2 to be adjusted are maintained in a short-circuit state.

図３は、トリミング方法の一例を示すフローチャートである。図３を参照しつつ、仮想切断および通常切断を説明する。 FIG. 3 is a flow chart showing an example of a trimming method. Virtual disconnection and normal disconnection will be described with reference to FIG.

［仮想切断時］
トリミング回路１００は、ヒューズ抵抗２２の切断後における被調整素子２の電気特性を確認するために仮想切断を実行することができる。トリミング回路１００は、ヒューズ抵抗２２が仮想的に切断された状態を生成する。トリミング回路１００が、仮想切断を実行する場合には（ステップＳ１００：ＹＥＳ）、トリミング用のパッド２４に印加される電圧Ｓｐが調整されてよい。[During Virtual Disconnection]
The trimming circuit 100 can perform virtual disconnection to confirm the electrical characteristics of the device under adjustment 2 after disconnection of the fuse resistor 22 . Trimming circuit 100 generates a state in which fuse resistor 22 is virtually cut. When the trimming circuit 100 executes virtual cutting (step S100: YES), the voltage Sp applied to the pad 24 for trimming may be adjusted.

トリミング回路１００において、外部電圧源または内部電圧源は、ヒューズ抵抗２２の仮想切断状態を生成するために、実際にヒューズ抵抗２２が接続されたときの接続点２８の電圧に対応する電圧Ｓｐをパッド２４に印加する（ステップＳ１０１）。本例では、実際にヒューズ抵抗２２が切断された場合には、第２抵抗部２９が接続点２８をグランド電位にプルダウン（分圧）する。したがって、外部電圧源または内部電圧源は、グランド配線の電圧（例えば、０Ｖ電圧）をパッド２４に印加してよい。ステップＳ１０１は、第１ダイオードＤ１に順方向電流を流す段階の前に、パッド２４に、予め定められた電圧を印加することにより、ヒューズ抵抗２２が仮想的に切断された状態を生成する段階に対応する。 In the trimming circuit 100, an external voltage source or an internal voltage source applies a voltage Sp corresponding to the voltage at the node 28 when the fuse resistor 22 is actually connected to the pad to generate a virtual cut state of the fuse resistor 22. 24 (step S101). In this example, when the fuse resistor 22 is actually cut, the second resistor section 29 pulls down (divides) the connection point 28 to the ground potential. Therefore, an external voltage source or an internal voltage source may apply the voltage of the ground line (eg, 0V voltage) to pad 24 . Step S101 is a step of applying a predetermined voltage to the pad 24 to generate a virtually disconnected state of the fuse resistor 22 before the step of passing the forward current through the first diode D1. handle.

トリミング用のパッド２４に、０Ｖの電圧Ｓｐが印加されることにより、ヒューズ抵抗２２が切断された場合と同様に、出力端子ＯＵＴにＬｏレベルの電圧Ｓｏが印加される。これにより、電流調整用のＭＯＳＦＥＴであるトランジスタ部１０はオフし、対応する被調整素子２の両端は短絡されていない状態となる。すなわち、仮想切断が実現される。この段階で、調整対象の特性が測定され、対象となったヒューズ抵抗２２の切断結果が評価される。評価結果が目標を満たさず、かつ別のトリミング状態が設定できる場合は、ステップＳ１０２でＮｏ側に分岐する。トランジスタ部１０、ヒューズ抵抗２２、およびトリミング用のパッド２４を複数の被調整素子２に対しそれぞれ用意して並列的に設けてもよい。この場合も、各ヒューズ抵抗２２を個別に仮想切断することができる。 By applying the voltage Sp of 0 V to the pad 24 for trimming, the voltage So of Lo level is applied to the output terminal OUT in the same manner as when the fuse resistor 22 is cut. As a result, the transistor section 10, which is a MOSFET for current adjustment, is turned off, and both ends of the corresponding element 2 to be adjusted are not short-circuited. That is, a virtual disconnection is realized. At this stage, the characteristics to be adjusted are measured, and the cut result of the target fuse resistor 22 is evaluated. If the evaluation result does not satisfy the target and another trimming state can be set, the process branches to No in step S102. The transistor section 10, the fuse resistor 22, and the pad 24 for trimming may be prepared for each of the plurality of devices to be adjusted 2 and provided in parallel. In this case also, each fuse resistor 22 can be virtual cut individually.

［通常切断時］
仮想切断により得られた結果に基づいて、トリミングを実行するか否かが決定されてよい（ステップＳ１０２）。例えば、端子Ｔ１と端子Ｔ２との間の抵抗値または電流値が目標範囲になるように、複数のヒューズ抵抗２２のうちから選択的に切断するヒューズ抵抗２２が決定される。[Normal disconnection]
Based on the results obtained by the virtual cutting, it may be determined whether to perform trimming (step S102). For example, the fuse resistors 22 to be selectively cut out of the plurality of fuse resistors 22 are determined such that the resistance value or current value between the terminals T1 and T2 is within the target range.

トリミング実行時には（ステップＳ１０２：ＹＥＳ）、第１ダイオードＤ１に順方向電流が流れるように第１導電型の半導体基板の電位Ｓｃと、パッド２４に印加する電圧を調整する（ステップＳ１０３）。本例では、半導体基板の基板電極２６をグランド電位とする。そして、トリミング用のパッド２４に、高電位配線ＶＤＤに印加される電圧より高い電圧が外部電圧源または内部電圧源によって印加されてよい。 When trimming is executed (step S102: YES), the potential Sc of the semiconductor substrate of the first conductivity type and the voltage applied to the pad 24 are adjusted so that the forward current flows through the first diode D1 (step S103). In this example, the substrate electrode 26 of the semiconductor substrate is set to the ground potential. A voltage higher than the voltage applied to the high-potential wiring VDD may be applied to the trimming pad 24 by an external voltage source or an internal voltage source.

例えば、外部電圧源または内部電圧源によって、パッド２４には、１０Ｖ以上３０Ｖ以下の電圧が印加される。これにより、ヒューズ抵抗２２に電流が流れて、ヒューズ抵抗２２がジュール熱により切断される（ステップＳ１０４）。第１ダイオードＤ１は、順方向に接続されることになるので、順方向電流が、ヒューズ抵抗２２および第１ダイオードＤ１を通じて基板電極２６へ流れる。したがって、第１抵抗素子Ｒ１および第２抵抗部２９の影響を受けずに、ヒューズ抵抗２２を切断するのに十分な電流を流すことができる。他の例では、ヒューズ抵抗２２を切断する場合には、第２抵抗部２９が接続するグランド電位を調整してもよい。例えば、パッド２４にヒューズ抵抗２２を切断するための電圧を印加する場合には、パッド２４に電圧を印加しない場合に比べて、グランド電位を上昇させてよい。これにより、パッド２４から第２抵抗部２９に電流が流れることを抑制できる。パッド２４にヒューズ抵抗２２を切断するための電圧を印加する場合、グランド電位を、基板電位Ｓｃより高くしてよい。当該グランド電位を、高電位配線ＶＤＤと同電位にしてもよい。これにより、ヒューズ抵抗２２に電流を流しやすくなり、ヒューズ抵抗２２を容易に切断できる。 For example, a voltage of 10 V or more and 30 V or less is applied to the pad 24 by an external voltage source or an internal voltage source. As a result, current flows through the fuse resistor 22, and the fuse resistor 22 is disconnected by Joule heat (step S104). Since the first diode D1 is connected in the forward direction, a forward current flows to the substrate electrode 26 through the fuse resistor 22 and the first diode D1. Therefore, a current sufficient to cut the fuse resistor 22 can flow without being affected by the first resistance element R1 and the second resistance section 29 . In another example, when cutting the fuse resistor 22, the ground potential to which the second resistor section 29 is connected may be adjusted. For example, when a voltage is applied to the pad 24 to disconnect the fuse resistor 22, the ground potential may be raised compared to when no voltage is applied to the pad 24. FIG. Thereby, it is possible to suppress the current from flowing from the pad 24 to the second resistor portion 29 . When applying a voltage to the pad 24 to disconnect the fuse resistor 22, the ground potential may be higher than the substrate potential Sc. The ground potential may be the same potential as the high potential wiring VDD. As a result, the current can flow easily through the fuse resistor 22, and the fuse resistor 22 can be easily disconnected.

トリミング後には、トリミング回路１００は、ヒューズ抵抗２２が切断された状態となる。ヒューズ抵抗２２が切断された状態においては、第２抵抗部２９が、出力端子ＯＵＴをグランド電位にプルダウンする。具体的には、出力端子ＯＵＴは、第２抵抗部２９と第３抵抗素子Ｒ３によって分圧された電圧が印加される。したがって、出力端子ＯＵＴには、Ｌｏレベルの電圧Ｓｏが印加される。これにより、電流調整用のＭＯＳＦＥＴであるトランジスタ部１０はオフし、対応する被調整素子２の両端は短絡されていない状態に変化する。 After trimming, the trimming circuit 100 is in a state where the fuse resistor 22 is disconnected. When the fuse resistor 22 is cut, the second resistor section 29 pulls down the output terminal OUT to the ground potential. Specifically, a voltage divided by the second resistance section 29 and the third resistance element R3 is applied to the output terminal OUT. Therefore, the Lo level voltage So is applied to the output terminal OUT. As a result, the transistor section 10, which is a MOSFET for current adjustment, is turned off, and both ends of the corresponding element 2 to be adjusted are not short-circuited.

図４は、比較例のトリミング回路の本体部２１の一例を示す回路図である。比較例のトリミング回路においては、ヒューズ抵抗２２と第１抵抗素子Ｒ１との接続点２７ｂにトリミング用のパッド２４が接続されており、ヒューズ抵抗２２と第２抵抗部２９との接続点２８ｂに第１ダイオードＤ１が接続されている。第１ダイオードＤ１とヒューズ抵抗２２の接続点２８ｂに出力端子ＯＵＴが接続されている。比較例のトリミング回路においても、トリミング用のパッド２４をヒューズ抵抗２２の両端にそれぞれ設けないため、回路面積の拡大を防止することができる。しかしながら、比較例のトリミング回路においては、ヒューズ抵抗２２が切断された状態において、パッド２４と出力端子ＯＵＴとが電気的に切り離されてしまう。 FIG. 4 is a circuit diagram showing an example of the body portion 21 of the trimming circuit of the comparative example. In the trimming circuit of the comparative example, the pad 24 for trimming is connected to the connection point 27b between the fuse resistor 22 and the first resistance element R1, and the connection point 28b between the fuse resistor 22 and the second resistor section 29 is connected to the second resistor. 1 diode D1 is connected. An output terminal OUT is connected to a connection point 28b between the first diode D1 and the fuse resistor 22 . Also in the trimming circuit of the comparative example, since the pads 24 for trimming are not provided at both ends of the fuse resistor 22, expansion of the circuit area can be prevented. However, in the trimming circuit of the comparative example, the pad 24 is electrically disconnected from the output terminal OUT when the fuse resistor 22 is disconnected.

一方、図２に示される本発明のトリミング回路１００の本体部２０によれば、ヒューズ抵抗２２が切断された状態においても、パッド２４と出力端子ＯＵＴとが電気的に接続されている。したがって、トリミング用のパッド２４を、出力端子ＯＵＴにおける電圧の監視に再活用することができる。具体的には、トリミング後においても、出力端子ＯＵＴにおける電圧Ｓｏを測定することができる。また、トリミングが素子に与える劣化（リーク）の有無を確認することができ、回路における高信頼性を確保することができる。 On the other hand, according to the body portion 20 of the trimming circuit 100 of the present invention shown in FIG. 2, the pad 24 and the output terminal OUT are electrically connected even when the fuse resistor 22 is disconnected. Therefore, the trimming pad 24 can be reused for monitoring the voltage at the output terminal OUT. Specifically, the voltage So at the output terminal OUT can be measured even after trimming. In addition, it is possible to confirm the presence or absence of deterioration (leakage) caused to the element by the trimming, and it is possible to ensure high reliability in the circuit.

なお、保護ダイオードＺＬは、省略することもできる。
図５は、トリミング回路１００における本体部２０の他の例を示す回路図である。図５に示される本体部２０は、保護ダイオードＺＬが省略されていることを除いて、図２に示される本体部２０と同様の構造を有する。Note that the protection diode ZL may be omitted.
FIG. 5 is a circuit diagram showing another example of the body portion 20 in the trimming circuit 100. As shown in FIG. The body portion 20 shown in FIG. 5 has the same structure as the body portion 20 shown in FIG. 2 except that the protection diode ZL is omitted.

図６は、トリミング回路１００が適用される半導体装置２００の一例である。本実施形態のトリミング回路１００は、種々の半導体装置２００に適用することができる。一例において、半導体装置２００は、出力段回路部２１０と、制御回路部２３０とが同一の半導体基板３０上に形成されている。一例において、半導体装置２００は、ＩＰＳ（インテリジェント パワー スイッチ）である。 FIG. 6 is an example of a semiconductor device 200 to which the trimming circuit 100 is applied. The trimming circuit 100 of this embodiment can be applied to various semiconductor devices 200 . In one example, the semiconductor device 200 has the output stage circuit section 210 and the control circuit section 230 formed on the same semiconductor substrate 30 . In one example, semiconductor device 200 is an IPS (intelligent power switch).

出力段回路部２１０は、トレンチゲート型のパワー半導体を含んでよい。出力段回路部２１０は、縦型のＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）であってもよく、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）であってもよい。本例では、トレンチゲートを有する縦型ＭＯＳＦＥＴである。 The output stage circuit section 210 may include a trench gate type power semiconductor. The output stage circuit section 210 may be a vertical MOSFET (metal-oxide-semiconductor field-effect transistor) or an IGBT (insulated gate bipolar transistor). In this example, it is a vertical MOSFET with a trench gate.

本例では、半導体基板３０の導電型は、ｎ型である。半導体基板３０は、ｎ－型ドリフト層２０１を備える。半導体基板３０の一方の面（図では裏面）には、不純物拡散等によりコンタクト層２０２としてのｎ＋型層が形成される。コンタクト層２０２にはドレイン電極２０３が形成されている。ドレイン電極２０３は、金属等の導電性材料で形成される。なお、半導体基板３０の主面のうちドレイン電極２０３が形成される主面を裏面とし、裏面の反対側の主面をおもて面と称する。 In this example, the conductivity type of the semiconductor substrate 30 is n-type. The semiconductor substrate 30 has an n− type drift layer 201 . An n + -type layer as a contact layer 202 is formed on one surface (rear surface in the drawing) of the semiconductor substrate 30 by impurity diffusion or the like. A drain electrode 203 is formed on the contact layer 202 . The drain electrode 203 is made of a conductive material such as metal. Of the main surfaces of the semiconductor substrate 30, the main surface on which the drain electrode 203 is formed is referred to as the back surface, and the main surface opposite to the back surface is referred to as the front surface.

半導体基板３０の他方の面である、おもて面にはｐ型ベース層２１２が形成されている。ｐ型ベース層２１２の表面には、ｐ＋型層２１３を囲んでｎ＋型層２１４が形成されている。半導体基板３０には、トレンチゲートが形成されている。トレンチゲートは、ｐ型ベース層２１２を突き抜けてｎ－型ドリフト層２０１まで達している。トレンチゲートはトレンチ内に充填された導電部２１５と、導電部２１５を半導体基板３０から電気的に分離する絶縁膜２１６とを備える。ソース電極２２０がｐ＋型層２１３を覆って形成されている。ソース電極２２０は導電性材料によって形成される。トレンチゲートの上方には、絶縁膜２２２が形成されている。絶縁膜２２２は、トレンチゲートとソース電極２２０とを絶縁する。 A p-type base layer 212 is formed on the front surface, which is the other surface of the semiconductor substrate 30 . An n + -type layer 214 is formed on the surface of the p-type base layer 212 to surround the p + -type layer 213 . A trench gate is formed in the semiconductor substrate 30 . The trench gate penetrates the p-type base layer 212 and reaches the n − -type drift layer 201 . The trench gate comprises a conductive portion 215 filled in the trench and an insulating layer 216 electrically isolating the conductive portion 215 from the semiconductor substrate 30 . A source electrode 220 is formed over the p+ type layer 213 . Source electrode 220 is formed of a conductive material. An insulating film 222 is formed above the trench gate. The insulating film 222 insulates the trench gate and the source electrode 220 .

なお、本発明において構成要素として表示する「ｎ」は電子を多数キャリアとする要素を意味し、「ｐ」は正孔を多数キャリアとする要素を意味し、「＋」は比較的高不純物濃度であることを意味し、「－」は比較的低不純物濃度であることを意味する。 In addition, "n" displayed as a component in the present invention means an element with electrons as the majority carrier, "p" means an element with holes as the majority carrier, and "+" indicates a relatively high impurity concentration. and "-" means relatively low impurity concentration.

制御回路部２３０は、半導体基板３０のおもて面側において、ｎチャンネル型のＭＯＳトランジスタ２４０とｐチャンネル型のＭＯＳトランジスタ２５０とを組み合わせたＣＭＯＳ回路部を含んでよい。ｎチャンネル型のＭＯＳトランジスタ２４０は、ｎ型の半導体基板３０内に形成されたｐウェル領域２４１を有する。そしてｐウェル領域２４１の内部に、それぞれｎ＋型のソース領域２４２とドレイン領域２４３が形成されている。ソース領域２４２にはソース電極２４６が接続され、ドレイン領域２４３にはドレイン電極２４７に接続される。ソース電極２４６およびドレイン電極２４７は、金属等の導電性材料によって形成される。半導体基板３０のおもて面上には、ゲート絶縁膜２４５を介してゲート電極２４４が設けられる。ゲート電極２４４の一方の側方にはソース領域２４２が設けられ、ゲート電極２４４の他方の側方にはドレイン領域２４３が設けられる。 The control circuit section 230 may include a CMOS circuit section in which an n-channel MOS transistor 240 and a p-channel MOS transistor 250 are combined on the front surface side of the semiconductor substrate 30 . The n-channel MOS transistor 240 has a p-well region 241 formed in the n-type semiconductor substrate 30 . An n+ type source region 242 and a drain region 243 are formed inside the p well region 241, respectively. A source electrode 246 is connected to the source region 242 and a drain electrode 247 is connected to the drain region 243 . The source electrode 246 and drain electrode 247 are made of a conductive material such as metal. A gate electrode 244 is provided on the front surface of the semiconductor substrate 30 with a gate insulating film 245 interposed therebetween. A source region 242 is provided on one side of the gate electrode 244 and a drain region 243 is provided on the other side of the gate electrode 244 .

ｐチャンネル型のＭＯＳトランジスタ２５０は、ｎ型の半導体基板３０内に形成されたｐウェル領域２５１を有し、そのｐウェル領域２５１の内部にｎウェル領域２５２を有する。ｎウェル領域２５２の内部に、それぞれｐ＋型のソース領域２５３とドレイン領域２５４が形成されている。ソース領域２５３には、ソース電極２５７が接続され、ドレイン領域２５４には、ドレイン電極２５８が接続される。半導体基板３０のおもて面上には、ゲート絶縁膜２５６を介してゲート電極２５５が設けられる。 The p-channel MOS transistor 250 has a p-well region 251 formed in the n-type semiconductor substrate 30 and has an n-well region 252 inside the p-well region 251 . Inside the n-well region 252, p+ type source region 253 and drain region 254 are formed respectively. A source electrode 257 is connected to the source region 253 and a drain electrode 258 is connected to the drain region 254 . A gate electrode 255 is provided on the front surface of semiconductor substrate 30 with a gate insulating film 256 interposed therebetween.

本発明の実施形態であるトリミング回路１００は、上記の半導体装置２００における半導体基板３０上に構成されてよい。トリミング回路１００は、半導体装置２００における種々の電圧を設定するために用いられてよい。 The trimming circuit 100 according to the embodiment of the present invention may be configured on the semiconductor substrate 30 in the semiconductor device 200 described above. Trimming circuit 100 may be used to set various voltages in semiconductor device 200 .

図７は、トリミング回路１００に用いられる縦型ダイオードの一例を示す断面図である。図７に示されるとおり、トリミング回路１００において、第１ダイオードＤ１が半導体基板３０に形成されている。本例では、半導体基板３０は、ｎ型半導体基板３０である。図７に示されるとおり、半導体基板３０のおもて面側に第２導電型の第１半導体領域４２が形成されている。一例において、第１半導体領域４２は、ｎ型半導体基板３０に形成されたｐ型拡散層である。第１半導体領域４２と半導体基板３０とによってＰＮ接合が形成される。このＰＮ接合が第１ダイオードＤ１として機能する。 FIG. 7 is a cross-sectional view showing an example of a vertical diode used in the trimming circuit 100. As shown in FIG. As shown in FIG. 7, in the trimming circuit 100, the first diode D1 is formed on the semiconductor substrate 30. As shown in FIG. In this example, the semiconductor substrate 30 is an n-type semiconductor substrate 30 . As shown in FIG. 7, a first semiconductor region 42 of the second conductivity type is formed on the front surface side of the semiconductor substrate 30 . In one example, first semiconductor region 42 is a p-type diffusion layer formed in n-type semiconductor substrate 30 . A PN junction is formed by the first semiconductor region 42 and the semiconductor substrate 30 . This PN junction functions as the first diode D1.

第１ダイオードＤ１は、縦型ダイオードであってよい。本明細書において、縦型ダイオードとは、半導体基板３０の厚み方向に電流が流れるダイオードをいう。本例では、アノードが半導体基板３０のおもて面側に配置され、カソードが半導体基板３０の裏面側に配置されている。カソードには、基板電極２６が接続されている。しかしながら、縦型ダイオードであっても、基板電極２６は、半導体基板３０の電位を固定すればよいので、半導体基板３０のおもて面側に設けられてもよい。 The first diode D1 may be a vertical diode. In this specification, a vertical diode refers to a diode in which current flows in the thickness direction of the semiconductor substrate 30 . In this example, the anode is arranged on the front side of the semiconductor substrate 30 and the cathode is arranged on the back side of the semiconductor substrate 30 . A substrate electrode 26 is connected to the cathode. However, even in the case of the vertical diode, the substrate electrode 26 may be provided on the front surface side of the semiconductor substrate 30 as long as the potential of the semiconductor substrate 30 is fixed.

第１半導体領域４２の一部には、第２導電型の第２半導体領域４４が形成されてよい。第２半導体領域４４は、不純物濃度が第１半導体領域４２より高い。一例では、第２半導体領域４４は、ｐ＋拡散層である。半導体基板３０上には、絶縁膜４６が部分的に設けられる。絶縁膜４６は、ＬＯＣＯＳ酸化膜であってよい。 A second conductive type second semiconductor region 44 may be formed in a portion of the first semiconductor region 42 . The second semiconductor region 44 has a higher impurity concentration than the first semiconductor region 42 . In one example, second semiconductor region 44 is a p+ diffusion layer. An insulating film 46 is partially provided on the semiconductor substrate 30 . The insulating film 46 may be a LOCOS oxide film.

図８は、比較例として拡散ダイオードの一例を示す断面図である。拡散ダイオードは、半導体基板３０内にｐウェル領域５２を有する。そして、ｐウェル領域５２内にｎ型のカソード領域５３と、ｐ＋型のアノード領域５４とが形成される。第１ダイオードＤ１として、このような拡散ダイオードを用いる場合には、半導体基板３０のｎ－型ドリフト層２０１、ｐウェル領域５２、ｎ型のカソード領域５３が、縦型のｎｐｎ寄生トランジスタとして動作してしまう。 FIG. 8 is a cross-sectional view showing an example of a diffused diode as a comparative example. The diffusion diode has a p-well region 52 within semiconductor substrate 30 . An n-type cathode region 53 and a p + -type anode region 54 are formed in the p-well region 52 . When such a diffusion diode is used as the first diode D1, the n− type drift layer 201, the p well region 52, and the n type cathode region 53 of the semiconductor substrate 30 operate as a vertical npn parasitic transistor. end up

図９は、比較例としてポリシリコンダイオードの一例を示す断面図である。ポリシリコンダイオードは、半導体基板３０上に絶縁層６２を介して配置されたポリシリコン６０を有する。ポリシリコン６０に不純物がドーピングされていることによってｐ型領域、ｎ型領域、およびｎ＋型領域が形成されてよい。ｐ型領域には、アノード電極が形成され、ｎ＋型領域にはカソード電極が形成されている。このようなポリシリコンダイオードにおいては、動作抵抗が大きくなる。したがって、抵抗値を低くするためには、ポリシリコン６０の占める面積を大きくしなければならない。したがって、回路面積の拡大を防止することが難しい。 FIG. 9 is a cross-sectional view showing an example of a polysilicon diode as a comparative example. A polysilicon diode has polysilicon 60 disposed on a semiconductor substrate 30 with an insulating layer 62 interposed therebetween. The polysilicon 60 may be doped with impurities to form p-type, n-type, and n+-type regions. An anode electrode is formed in the p-type region, and a cathode electrode is formed in the n+ type region. Such a polysilicon diode has a large operating resistance. Therefore, in order to reduce the resistance value, the area occupied by polysilicon 60 must be increased. Therefore, it is difficult to prevent an increase in circuit area.

図７を用いて上述された縦型ダイオードを第１ダイオードＤ１として用いる場合には、寄生動作もなく、動作抵抗もポリシリコンダイオードの場合に比べて小さい。したがって、ヒューズ抵抗２２を切断するために順方向に電流が流す第１ダイオードＤ１としては、縦型ダイオードを用いることが望ましい。 When the vertical diode described above with reference to FIG. 7 is used as the first diode D1, there is no parasitic action and the operating resistance is smaller than that of a polysilicon diode. Therefore, it is desirable to use a vertical diode as the first diode D1 through which current flows forward to disconnect the fuse resistor 22 .

図１０は、本体部２０の構成例を示す平面図である。図１１は、本体部２０の構成例を示す断面図である。図１１は、図１０におけるＡ‐Ａ´線に沿った本体部２０の断面を示している。なお、第１抵抗素子Ｒ１、第２抵抗部２９、第３抵抗素子Ｒ３、保護ダイオードＺＬは、図１０では説明の簡便のために省略し、図１１では回路シンボルにより電気的接続関係だけ示されている。なお、実際の半導体基板３０には、トランジスタ部１０、第１抵抗素子Ｒ１、第２抵抗部２９、第３抵抗素子Ｒ３、保護ダイオードＺＬが形成されてよい。 FIG. 10 is a plan view showing a configuration example of the body portion 20. As shown in FIG. FIG. 11 is a cross-sectional view showing a configuration example of the body portion 20. As shown in FIG. FIG. 11 shows a cross section of the main body 20 along line AA' in FIG. Note that the first resistance element R1, the second resistance section 29, the third resistance element R3, and the protection diode ZL are omitted in FIG. 10 for simplicity of explanation, and only the electrical connection relationship is shown by the circuit symbol in FIG. ing. Note that the transistor section 10, the first resistor element R1, the second resistor section 29, the third resistor element R3, and the protection diode ZL may be formed on the actual semiconductor substrate 30. FIG.

図１０に示されるとおり、トリミング回路１００において、第１ダイオードＤ１およびヒューズ抵抗２２が半導体基板３０に形成されている。半導体基板３０は、第１導電型の半導体基板３０である。第１ダイオードＤ１は、図７において説明した縦型ダイオードである。 As shown in FIG. 10 , in trimming circuit 100 , first diode D<b>1 and fuse resistor 22 are formed on semiconductor substrate 30 . The semiconductor substrate 30 is a first conductivity type semiconductor substrate 30 . The first diode D1 is the vertical diode described in FIG.

第２導電型の第２半導体領域４４には、コンタクト部３４が接続される。コンタクト部３４は、導電性物質で形成されてよい。ポリシリコン層３２は、半導体基板３０上に絶縁膜４６を介して設けられる。ヒューズ抵抗２２は、ポリシリコン層３２で形成されている。ヒューズ抵抗２２は切断しやすいように中央部の幅Ｗが狭く形成されている。 The contact portion 34 is connected to the second conductivity type second semiconductor region 44 . The contact portion 34 may be made of a conductive material. The polysilicon layer 32 is provided on the semiconductor substrate 30 with an insulating film 46 interposed therebetween. Fuse resistor 22 is formed of polysilicon layer 32 . The fuse resistor 22 is formed with a narrow width W at the central portion so that it can be easily cut.

図１１に示されるとおり、ヒューズ抵抗２２の一の端部は、コンタクト部３４を介してメタル配線３６に接続する。第１ダイオードＤ１のうち第２半導体領域４４が形成されている領域において、絶縁膜４６が一部除去されており、第２半導体領域４４が部分的に露出している。第２半導体領域４４は、コンタクト部３４を介してメタル配線３６に接続する。メタル配線３６およびコンタクト部３４は、第１ダイオードＤ１のアノードとヒューズ抵抗２２とを電気的に接続しており、図２に示した接続点２７として機能する。メタル配線３６は、第１抵抗素子Ｒ１を介して高電位配線ＶＤＤに接続されてよい。 As shown in FIG. 11, one end of fuse resistor 22 is connected to metal wiring 36 via contact portion 34 . In the region of the first diode D1 where the second semiconductor region 44 is formed, the insulating film 46 is partially removed, and the second semiconductor region 44 is partially exposed. The second semiconductor region 44 is connected to the metal wiring 36 via the contact portion 34 . The metal wiring 36 and the contact portion 34 electrically connect the anode of the first diode D1 and the fuse resistor 22, and function as the connection point 27 shown in FIG. The metal wiring 36 may be connected to the high potential wiring VDD through the first resistance element R1.

ヒューズ抵抗２２の他の端部は、コンタクト部３４を介して、メタル配線３７に接続する。メタル配線３７は、ヒューズ抵抗２２をパッド２４および第２抵抗部２９と接続する接続点２８として機能する。メタル配線３７は、図１０に示されるように、トリミング用のパッド２４に連結する連結部３８を有してよい。メタル配線３７は、第３抵抗素子Ｒ３を介して出力端子ＯＵＴに電気的に接続されてよい。また、メタル配線３７は、第２抵抗部２９を介して、グランド電位ＧＮＤに電気的に接続されてよい。なお、ポリシリコン層３２、第２半導体領域４４、および絶縁膜４６と、メタル配線３６、３７との間には、層間絶縁膜４７が形成されてよい。すなわち、層間絶縁膜４７上にメタル配線３６およびメタル配線３７が形成されてよい。この場合、コンタクト部３４は、層間絶縁膜４７内の開口を貫通して形成される。 The other end of fuse resistor 22 is connected to metal wiring 37 via contact portion 34 . The metal wiring 37 functions as a connection point 28 that connects the fuse resistor 22 with the pad 24 and the second resistor section 29 . The metal wiring 37 may have a connecting portion 38 that connects to the trimming pad 24, as shown in FIG. The metal wiring 37 may be electrically connected to the output terminal OUT via the third resistance element R3. Also, the metal wiring 37 may be electrically connected to the ground potential GND via the second resistance portion 29 . An interlayer insulating film 47 may be formed between the polysilicon layer 32 , the second semiconductor region 44 , the insulating film 46 and the metal wirings 36 and 37 . That is, metal wiring 36 and metal wiring 37 may be formed on interlayer insulating film 47 . In this case, the contact portion 34 is formed through the opening in the interlayer insulating film 47 .

本例のトリミング回路１００によれば、ヒューズ抵抗２２を切断する前にヒューズ抵抗２２の切断後における被調整素子の電気特性を確認する仮想切断が実現できる。本例においても、ヒューズ抵抗２２の一端に接続されるトリミング用のパッド２４は必要であるが、ヒューズ抵抗２２の他端側の端子としては、既存の裏面電極等の基板電極２６を用いることができ、トリミング専用の外部端子を設ける必要がない。また、ヒューズ抵抗２２を溶断する大電流に耐えうる抵抗バイパス回路を設ける必要がない。したがって、従来に比べて小型化と仮想切断機能とを両立したトリミング回路１００を実現できる。 According to the trimming circuit 100 of the present example, virtual cutting for checking the electrical characteristics of the element to be adjusted after cutting the fuse resistor 22 before cutting the fuse resistor 22 can be realized. In this example as well, a trimming pad 24 connected to one end of the fuse resistor 22 is necessary, but as a terminal on the other end side of the fuse resistor 22, an existing substrate electrode 26 such as a back electrode can be used. This eliminates the need to provide an external terminal dedicated to trimming. Also, there is no need to provide a resistor bypass circuit that can withstand a large current that melts the fuse resistor 22 . Therefore, it is possible to realize the trimming circuit 100 that achieves both miniaturization and a virtual cutting function as compared with the conventional one.

本例のトリミング回路１００によれば、第１ダイオードＤ１は、第１導電型の半導体基板３０に形成された第２導電型の第１半導体領域４２を有する。本例において第１ダイオードＤ１は、ポリシリコン層３２により形成されず、半導体基板３０に形成された不純物拡散層によって構成されてよい。したがって、ヒューズ抵抗２２と第１ダイオードＤ１とは同一層に形成されないため、積層して形成されてもよい。これにより、半導体基板３０上の領域を有効活用して、トリミング回路１００の小面積化を実現できる。 According to the trimming circuit 100 of this example, the first diode D1 has the second conductivity type first semiconductor region 42 formed in the first conductivity type semiconductor substrate 30 . In this example, the first diode D<b>1 may not be formed of the polysilicon layer 32 but may be formed of an impurity diffusion layer formed in the semiconductor substrate 30 . Therefore, since the fuse resistor 22 and the first diode D1 are not formed in the same layer, they may be laminated. As a result, the area on the semiconductor substrate 30 can be effectively used, and the area of the trimming circuit 100 can be reduced.

本例のトリミング回路１００によれば、ヒューズ抵抗２２が切断されても、パッド２４と出力端子ＯＵＴとは、メタル配線３７および第３抵抗素子Ｒ３を介して電気的に接続されている。したがって、トリミング用のパッド２４を、出力端子ＯＵＴにおける電圧の監視に再活用することができる。具体的には、トリミング後においても、出力端子ＯＵＴにおける電圧Ｓｏを測定することができる。また、トリミングが素子に与える劣化（リーク）の有無を確認することができ、回路における高信頼性を確保することができる。 According to the trimming circuit 100 of this example, even if the fuse resistor 22 is cut, the pad 24 and the output terminal OUT are electrically connected via the metal wiring 37 and the third resistance element R3. Therefore, the trimming pad 24 can be reused for monitoring the voltage at the output terminal OUT. Specifically, the voltage So at the output terminal OUT can be measured even after trimming. In addition, it is possible to confirm the presence or absence of deterioration (leakage) caused to the element by the trimming, and it is possible to ensure high reliability in the circuit.

上記の例では、ｎ型半導体基板３０を用いてトリミング回路１００の本体部２０を構成する場合を説明した。しかしながら、半導体基板３０としてｐ型半導体基板３０を用いても、トリミング回路１００を実現できる。図１２は、ｐ型半導体基板３０を用いた本体部２０の一例を示す回路図である。 In the above example, the case where the body part 20 of the trimming circuit 100 is configured using the n-type semiconductor substrate 30 has been described. However, even if the p-type semiconductor substrate 30 is used as the semiconductor substrate 30, the trimming circuit 100 can be realized. FIG. 12 is a circuit diagram showing an example of the body portion 20 using the p-type semiconductor substrate 30. As shown in FIG.

本例では、第１導電型がｐ型であり、第２導電型がｎ型である。したがって、本例の本体部２０は、図７、図１０、および図１１に示した構成において、ｎ型半導体基板３０をｐ型半導体基板３０とし、ｐ型の第１半導体領域４２をｎ型半導体領域とし、ｐ＋型の第２半導体領域４４をｎ＋型半導体領域とした構成を有する。ＰＮ接合の向きに起因して、基板電極２６側がアノードとなる。その他の構成は、図７、図１０、および図１１に示した構成と同様である。 In this example, the first conductivity type is p-type and the second conductivity type is n-type. Therefore, in the configuration shown in FIGS. 7, 10, and 11, the main body portion 20 of this example uses the n-type semiconductor substrate 30 as the p-type semiconductor substrate 30 and the p-type first semiconductor region 42 as the n-type semiconductor. region, and the p + -type second semiconductor region 44 is configured as an n + -type semiconductor region. Due to the orientation of the PN junction, the substrate electrode 26 side becomes the anode. Other configurations are the same as those shown in FIGS.

本例のトリミング回路１００は、ヒューズ抵抗２２、トリミング用のパッド２４、第１ダイオードＤ１、第１抵抗素子Ｒ１、第２抵抗素子Ｒ２、第３抵抗素子Ｒ３、および保護ダイオードＤｉを備える。ヒューズ抵抗２２の一端は、パッド２４と接続されている。 The trimming circuit 100 of this example includes a fuse resistor 22, a trimming pad 24, a first diode D1, a first resistance element R1, a second resistance element R2, a third resistance element R3, and a protection diode Di. One end of the fuse resistor 22 is connected to the pad 24 .

ヒューズ抵抗２２の他端は、第１ダイオードＤ１の一端に接続されている。本例では、ヒューズ抵抗２２の他端は、第１ダイオードＤ１のカソードに接続されている。 The other end of the fuse resistor 22 is connected to one end of the first diode D1. In this example, the other end of the fuse resistor 22 is connected to the cathode of the first diode D1.

第１抵抗素子Ｒ１の一端は、ヒューズ抵抗２２の一端と第１ダイオードＤ１のカソードとの接続点２７に接続されている。第１抵抗素子Ｒ１の他端は、第１電位に接続される。図１２の例においては、第１電位はグランド電位ＧＮＤであってよい。第２抵抗素子Ｒ２の一端は、ヒューズ抵抗２２とパッド２４との接続点２８に接続されている。第２抵抗素子Ｒ２の他端は、第２電位に接続される。図１２の例においては、第２電位は、高電位配線の電位である。本例においても、出力端子ＯＵＴは、ヒューズ抵抗２２とパッド２４との接続点２８に電気的に接続されている。本例では、出力端子ＯＵＴは、第３抵抗素子Ｒ３を介して接続点２８に電気的に接続されている。出力端子ＯＵＴは、ヒューズ抵抗２２の切断の有無に応じた電圧を出力する。 One end of the first resistance element R1 is connected to a connection point 27 between one end of the fuse resistor 22 and the cathode of the first diode D1. The other end of the first resistance element R1 is connected to the first potential. In the example of FIG. 12, the first potential may be the ground potential GND. One end of the second resistance element R2 is connected to a connection point 28 between the fuse resistance 22 and the pad 24. As shown in FIG. The other end of the second resistance element R2 is connected to the second potential. In the example of FIG. 12, the second potential is the potential of the high potential wiring. Also in this example, the output terminal OUT is electrically connected to the connection point 28 between the fuse resistor 22 and the pad 24 . In this example, the output terminal OUT is electrically connected to the connection point 28 via the third resistance element R3. An output terminal OUT outputs a voltage corresponding to whether or not the fuse resistor 22 is cut.

図１３は、ｐ型半導体基板３０を用いた本体部２０の比較例を示す回路図である。比較例のトリミング回路においては、ヒューズ抵抗２２の一端にトリミング用のパッド２４が接続されており、ヒューズ抵抗２２の他端に第１ダイオードＤ１が接続されている。第１ダイオードＤ１とヒューズ抵抗の接続点２７ｂに出力端子ＯＵＴが接続されている。比較例のトリミング回路においても、トリミング用のパッド２４をヒューズ抵抗２２の一端にのみ設けるので、回路面積の拡大を防止することができる。しかしながら、比較例のトリミング回路においては、ヒューズ抵抗２２が切断された状態において、パッド２４と出力端子ＯＵＴとが電気的に切り離されてしまう。 FIG. 13 is a circuit diagram showing a comparative example of the body portion 20 using the p-type semiconductor substrate 30. As shown in FIG. In the trimming circuit of the comparative example, one end of the fuse resistor 22 is connected to the pad 24 for trimming, and the other end of the fuse resistor 22 is connected to the first diode D1. An output terminal OUT is connected to a connection point 27b between the first diode D1 and the fuse resistor. Also in the trimming circuit of the comparative example, since the pad 24 for trimming is provided only at one end of the fuse resistor 22, expansion of the circuit area can be prevented. However, in the trimming circuit of the comparative example, the pad 24 is electrically disconnected from the output terminal OUT when the fuse resistor 22 is disconnected.

一方、図１２に示される本発明のトリミング回路１００の本体部２０によれば、ヒューズ抵抗２２が切断された状態においても、パッド２４と出力端子ＯＵＴとが電気的に接続されている。したがって、トリミング用のパッド２４を、出力端子ＯＵＴにおける電圧の監視に再活用することができる。具体的には、トリミング後においても、出力端子ＯＵＴにおける電圧Ｓｏを測定することができる。また、トリミングが素子に与える劣化（リーク）の有無を確認することができ、回路における高信頼性を確保することができる。 On the other hand, according to the body portion 20 of the trimming circuit 100 of the present invention shown in FIG. 12, the pad 24 and the output terminal OUT are electrically connected even when the fuse resistor 22 is disconnected. Therefore, the trimming pad 24 can be reused for monitoring the voltage at the output terminal OUT. Specifically, the voltage So at the output terminal OUT can be measured even after trimming. In addition, it is possible to confirm the presence or absence of deterioration (leakage) caused to the element by the trimming, and it is possible to ensure high reliability in the circuit.

本例のトリミング回路１００によっても、ヒューズ抵抗２２を切断する前にヒューズ抵抗２２の切断後における被調整素子の電気特性を確認する仮想切断が実現できる。トリミング回路１００において、外部電圧源または内部電圧源は、ヒューズ抵抗２２の切断時においてパッド２４とヒューズ抵抗２２の接続点２８の電圧に対応する電圧Ｓｐをパッド２４に印加する。本例では、実際にヒューズ抵抗２２が切断された場合には、第１抵抗素子Ｒ１が接続点２８を高電位配線ＶＤＤの電位にプルアップ（分圧）する。したがって、外部電圧源または内部電圧源は、高電位配線ＶＤＤの電圧をパッド２４に印加してよい。 With the trimming circuit 100 of this example, it is also possible to realize virtual cutting for confirming the electrical characteristics of the element to be adjusted after cutting the fuse resistor 22 before cutting the fuse resistor 22 . In the trimming circuit 100, the external voltage source or the internal voltage source applies a voltage Sp corresponding to the voltage at the connection point 28 between the pad 24 and the fuse resistor 22 when the fuse resistor 22 is disconnected. In this example, when the fuse resistor 22 is actually cut, the first resistance element R1 pulls up (divides) the connection point 28 to the potential of the high potential wiring VDD. Therefore, the external voltage source or the internal voltage source may apply the voltage of the high potential wiring VDD to the pad 24 .

図１２に示されるトリミング回路１００においても、ヒューズ抵抗２２の制御端子として、既存の裏面電極等の基板電極２６を活用することができ、トリミング専用の外部端子を設ける数を削減できる。また、ヒューズ抵抗２２を溶断する大電流に耐えうる抵抗バイパス回路を設ける必要がなくなる。したがって、回路面積が小さく、仮想切断が可能なトリミング回路１００を実現できる。また、図１２に示されるトリミング回路１００の本体部２０によれば、ヒューズ抵抗２２が切断された状態においても、パッド２４と出力端子ＯＵＴとが電気的に接続されている。したがって、トリミング用のパッド２４を、出力端子ＯＵＴにおける電圧の監視に再活用することができる。 In the trimming circuit 100 shown in FIG. 12 as well, the substrate electrode 26 such as the existing back electrode can be utilized as the control terminal of the fuse resistor 22, and the number of external terminals dedicated to trimming can be reduced. Moreover, it is not necessary to provide a resistor bypass circuit that can withstand a large current that melts the fuse resistor 22 . Therefore, the trimming circuit 100 having a small circuit area and capable of virtual cutting can be realized. Further, according to the body portion 20 of the trimming circuit 100 shown in FIG. 12, the pad 24 and the output terminal OUT are electrically connected even when the fuse resistor 22 is disconnected. Therefore, the trimming pad 24 can be reused for monitoring the voltage at the output terminal OUT.

図１４は、トリミング回路１００の他の構成例を示す図である。本例のトリミング回路１００は、複数の本体部２０を備える。本例のトリミング回路１００は、本体部２０－１、２０－２、２０－３、・・・を備える。本明細書では、ｋ番目の本体部２０を、本体部２０－ｋと称する場合がある。また、各図においては、本体部２０－ｋにおける各構成要素の符号に、ｋの枝番を付している。それぞれの本体部２０は、被調整素子２と対応して設けられている。それぞれの本体部２０は、図１に示したトランジスタ部１０のゲートに接続されてよい。 FIG. 14 is a diagram showing another configuration example of the trimming circuit 100. As shown in FIG. The trimming circuit 100 of this example includes a plurality of body sections 20 . The trimming circuit 100 of this example includes main units 20-1, 20-2, 20-3, . In this specification, the k-th body portion 20 may be referred to as a body portion 20-k. Further, in each figure, the reference numerals of the constituent elements of the main body 20-k are given the suffix k. Each body portion 20 is provided corresponding to the adjustable element 2 . Each body portion 20 may be connected to the gate of the transistor portion 10 shown in FIG.

それぞれの本体部２０は、図１から図１３において説明したいずれかの態様の本体部２０と同様の構造を有する。図１４においては、それぞれの本体部２０は、図２に示した本体部２０と同様の構造を有する。ただし図１４においては、第３抵抗素子Ｒ３を省略している。各実施例における本体部２０は、第３抵抗素子Ｒ３を有していてよく、有していなくてもよい。また図１４においては、第２抵抗素子Ｒ２を、パッド２４と、出力端子ＯＵＴとの間に配置している。各実施例の本体部２０において、第２抵抗素子Ｒ２は、図１４と同様にパッド２４と出力端子ＯＵＴとの間に配置してよく、図２と同様にパッド２４と抵抗素子ＬＶＮＤとの間に配置してもよい。 Each main body portion 20 has the same structure as the main body portion 20 of any of the modes described in FIGS. 1 to 13 . 14, each body portion 20 has the same structure as the body portion 20 shown in FIG. However, in FIG. 14, the third resistance element R3 is omitted. The body portion 20 in each embodiment may or may not have the third resistance element R3. Also, in FIG. 14, the second resistance element R2 is arranged between the pad 24 and the output terminal OUT. In the body portion 20 of each embodiment, the second resistance element R2 may be arranged between the pad 24 and the output terminal OUT as in FIG. 14, and between the pad 24 and the resistance element LVND as in FIG. can be placed in

本例のトリミング回路１００においては、第１ダイオードＤ１が、複数の本体部２０に対して共通に設けられている。つまり、それぞれの本体部２０には、個別の第１ダイオードＤ１が設けられていない。共通の第１ダイオードＤ１には、それぞれの本体部２０のヒューズ抵抗２２に接続されている。本例の第１ダイオードＤ１は、アノードが、複数のヒューズ抵抗２２に接続されている。 In the trimming circuit 100 of this example, the first diode D<b>1 is commonly provided for the plurality of main body portions 20 . That is, each main body portion 20 is not provided with an individual first diode D1. The common first diode D1 is connected to the fuse resistor 22 of each body portion 20 . The anode of the first diode D<b>1 of this example is connected to a plurality of fuse resistors 22 .

本例のヒューズ抵抗２２－ｋは、一端がパッド２４－ｋに接続され、他端が第１ダイオードＤ１に接続されている。本例では、ヒューズ抵抗２２－ｋの当該一端には、第２抵抗素子Ｒ２－１を介して、出力端子ＯＵＴｋおよび抵抗素子ＬＶＮＤｋが接続されている。 The fuse resistor 22-k of this example has one end connected to the pad 24-k and the other end connected to the first diode D1. In this example, the one end of the fuse resistor 22-k is connected to the output terminal OUTk and the resistor element LVNDk via the second resistor element R2-1.

また、ヒューズ抵抗２２－ｋの当該他端には、第１抵抗素子Ｒ１が接続されている。本例では、第１抵抗素子Ｒ１も、複数の本体部２０に対して共通に設けられている。第１抵抗素子Ｒ１の一端は、第１ダイオードＤ１に接続され、他端が高電位配線ＶＤＤに接続されている。本例では、それぞれの本体部２０－ｋに対して、接続点２７－ｋが設けられている。接続点２７－ｋには、第１ダイオードＤ１のアノード、第１抵抗素子Ｒ１の一端、および、ヒューズ抵抗２２－ｋの他端が接続されている。 A first resistance element R1 is connected to the other end of the fuse resistor 22-k. In this example, the first resistance element R1 is also provided in common to the plurality of body portions 20 . One end of the first resistance element R1 is connected to the first diode D1, and the other end is connected to the high potential wiring VDD. In this example, a connection point 27-k is provided for each body portion 20-k. The node 27-k is connected to the anode of the first diode D1, one end of the first resistance element R1, and the other end of the fuse resistor 22-k.

複数の本体部２０に対して第１ダイオードＤ１を共通に設けることで、装置規模を小さくできる。また、複数の本体部２０に対して第１抵抗素子Ｒ１を共通に設けることで、装置規模を小さくできる。 By providing the first diode D1 in common for the plurality of main body portions 20, the scale of the device can be reduced. In addition, by providing the first resistance element R1 in common for a plurality of main body portions 20, the size of the device can be reduced.

本例においては、切断すべきヒューズ抵抗２２を一つずつ選択し、切断すべきヒューズ抵抗２２－ｋに対応するパッド２４－ｋに、所定の高電圧を順番に印加する。それぞれの本体部２０において、ヒューズ抵抗２２を接続する動作は、図３の例と同様である。上述したように、当該高電圧は、高電位配線ＶＤＤに印加される電圧より高い電圧である。選択されていないパッド２４には、例えばグランド電位が印加されてよい。 In this example, the fuse resistors 22 to be cut are selected one by one, and a predetermined high voltage is applied in order to the pads 24-k corresponding to the fuse resistors 22-k to be cut. The operation of connecting the fuse resistor 22 in each body portion 20 is the same as in the example of FIG. As described above, the high voltage is higher than the voltage applied to the high potential wiring VDD. A ground potential, for example, may be applied to the pads 24 that are not selected.

また、ヒューズ抵抗２２を切断するべく選択された本体部２０に印加するグランド電位を変更してもよい。例えばヒューズ抵抗２２－ｋを切断する場合、本体部２０－ｋに印加されるグランド電位を上昇させる。本体部２０－ｋのグランド電位を、パッド２４－ｋに印加する電位と同一の電位に制御してもよい。これにより、パッド２４－ｋから第２抵抗部２９－ｋに電流が流れることを抑制できる。 Also, the ground potential applied to the main body portion 20 selected to disconnect the fuse resistor 22 may be changed. For example, when cutting the fuse resistor 22-k, the ground potential applied to the main body 20-k is raised. The ground potential of the main body 20-k may be controlled to the same potential as the potential applied to the pad 24-k. Thereby, it is possible to suppress the current from flowing from the pad 24-k to the second resistance section 29-k.

また、仮想切断を設定する場合、それぞれのパッド２４に、並行して仮想切断のための電圧を印加してよい。つまり、それぞれの本体部２０を、並行して仮想切断状態に設定できる。また、一部の本体部２０を選択的に仮想切断状態に設定してもよい。 Also, when setting virtual disconnection, a voltage for virtual disconnection may be applied to each pad 24 in parallel. In other words, each main body section 20 can be set to the virtual disconnected state in parallel. Also, some of the body portions 20 may be selectively set to the virtual disconnected state.

また、第１抵抗素子Ｒ１および第２抵抗素子Ｒ２の抵抗値は、抵抗素子ＬＶＮＤの抵抗値よりも十分小さくてよい。抵抗素子ＬＶＮＤの抵抗値を大きくすることで、本体部２０に流れる電流を絞ることができる。 Also, the resistance values of the first resistance element R1 and the second resistance element R2 may be sufficiently smaller than the resistance value of the resistance element LVND. By increasing the resistance value of the resistance element LVND, the current flowing through the main body 20 can be reduced.

図１５は、トリミング回路１００の他の構成例を示す図である。本例のトリミング回路１００は、複数の本体部２０を備える。本例においても、図１４の例と同様に、第１ダイオードＤ１および第１抵抗素子Ｒ１が、複数の本体部２０に対して共通に設けられている。ただし本例の第１ダイオードＤ１は、それぞれのヒューズ抵抗２２－ｋと、グランド電位との接続点２７－ｋに接続されている。また、第１抵抗素子Ｒ１は、それぞれの接続点２７と、グランド電位との間に接続されている。 FIG. 15 is a diagram showing another configuration example of the trimming circuit 100. As shown in FIG. The trimming circuit 100 of this example includes a plurality of body sections 20 . Also in this example, the first diode D1 and the first resistance element R1 are commonly provided for the plurality of main body portions 20, as in the example of FIG. However, the first diode D1 in this example is connected to a connection point 27-k between each fuse resistor 22-k and the ground potential. Also, the first resistance element R1 is connected between each connection point 27 and the ground potential.

本例の本体部２０は、ヒューズ抵抗２２が切断された状態では、高電圧ＶＤＤに応じた電圧を出力端子ＯＵＴから出力する。また本例の本体部２０は、ヒューズ抵抗２２が切断されていない状態では、グランド電位に応じた電圧を出力端子ＯＵＴから出力する。 When the fuse resistor 22 is disconnected, the main body 20 of this example outputs a voltage corresponding to the high voltage VDD from the output terminal OUT. Further, in the state where the fuse resistor 22 is not cut, the main body part 20 of this example outputs a voltage corresponding to the ground potential from the output terminal OUT.

それぞれの本体部２０においては、ヒューズ抵抗２２と、第１ダイオードＤ１および第１抵抗素子Ｒ１が接続されている。それぞれのヒューズ抵抗２２－ｋは、一端がパッド２４－ｋに接続され、他端が第１ダイオードＤ１および第１抵抗素子Ｒ１に接続されている。パッド２４－ｋとヒューズ抵抗２２－ｋとの接続点２８－ｋには、第２抵抗素子Ｒ２－ｋが接続されている。第２抵抗素子Ｒ２－ｋは、一端が接続点２８－ｋに接続され、他端が抵抗素子ＬＶＮＤｋに接続されている。 In each body portion 20, a fuse resistor 22, a first diode D1 and a first resistance element R1 are connected. Each fuse resistor 22-k has one end connected to the pad 24-k and the other end connected to the first diode D1 and the first resistance element R1. A second resistance element R2-k is connected to a connection point 28-k between the pad 24-k and the fuse resistor 22-k. The second resistance element R2-k has one end connected to the connection point 28-k and the other end connected to the resistance element LVNDk.

抵抗素子ＬＶＮＤｋは、一端が第２抵抗素子Ｒ２－ｋに接続され、他端が高電位配線ＶＤＤに接続されている。本例では、抵抗素子ＬＶＮＤｋと、第２抵抗素子Ｒ２－ｋとの接続点が、出力端子ＯＵＴｋに接続されている。出力端子ＯＵＴｋと、グランド電位との間には、保護ダイオードＺＬが設けられてよい。 The resistance element LVNDk has one end connected to the second resistance element R2-k and the other end connected to the high potential wiring VDD. In this example, the connection point between the resistance element LVNDk and the second resistance element R2-k is connected to the output terminal OUTk. A protection diode ZL may be provided between the output terminal OUTk and the ground potential.

本例においても、複数の本体部２０に対して第１ダイオードＤ１を共通に設けることで、装置規模を小さくできる。また、複数の本体部２０に対して第１抵抗素子Ｒ１を共通に設けることで、装置規模を小さくできる。 Also in this example, by providing the first diode D1 in common for the plurality of main body portions 20, the device scale can be reduced. In addition, by providing the first resistance element R1 in common for a plurality of main body portions 20, the size of the device can be reduced.

本例においては、切断すべきヒューズ抵抗２２を一つずつ選択し、切断すべきヒューズ抵抗２２－ｋに対応するパッド２４－ｋに、所定の高電圧を順番に印加する。上述したように、当該高電圧は、高電位配線ＶＤＤに印加される電圧より高い電圧であってよい。選択されていないパッド２４には、例えばグランド電位が印加されてよい。また、ヒューズ抵抗２２を切断するべく選択された本体部２０に印加するグランド電位を上昇させてもよい。これにより、パッド２４－ｋから第２抵抗部２９－ｋに電流が流れることを抑制できる。また、選択されていない本体部２０においても、グランド電位を上昇させてよい。また、仮想切断を設定する場合、それぞれのパッド２４に、並行して仮想切断のための電圧を印加してよい。つまり、それぞれの本体部２０を、並行して仮想切断状態に設定できる。また、一部の本体部２０を選択的に仮想切断状態に設定してもよい。 In this example, the fuse resistors 22 to be cut are selected one by one, and a predetermined high voltage is applied in order to the pads 24-k corresponding to the fuse resistors 22-k to be cut. As described above, the high voltage may be higher than the voltage applied to the high potential wiring VDD. A ground potential, for example, may be applied to the pads 24 that are not selected. In addition, the ground potential applied to the body portion 20 selected to cut the fuse resistor 22 may be increased. Thereby, it is possible to suppress the current from flowing from the pad 24-k to the second resistance section 29-k. Also, the ground potential may be increased in the main body portion 20 that is not selected. Also, when setting virtual disconnection, a voltage for virtual disconnection may be applied to each pad 24 in parallel. In other words, each main body section 20 can be set to the virtual disconnected state in parallel. Also, some of the body portions 20 may be selectively set to the virtual disconnected state.

図１６は、トリミング回路１００の他の構成例を示す図である。本例のトリミング回路１００は、第１ダイオードＤ１のアノードおよびカソードの向きを、図１４の例と反転させた点で、図１４の例と相違する。他の構造は、図１４の例と同様である。つまり、本例の第１ダイオードＤ１は、カソードに、それぞれの本体部２０のヒューズ抵抗２２が接続され、アノードに、基板電位Ｓｃが印加されている。それぞれのヒューズ抵抗２２－ｋは、一端がパッド２４－ｋに接続され、他端が接続点２７－ｋを介して第１ダイオードＤ１のカソードに接続されている。 FIG. 16 is a diagram showing another configuration example of the trimming circuit 100. As shown in FIG. The trimming circuit 100 of this example differs from the example of FIG. 14 in that the orientations of the anode and cathode of the first diode D1 are reversed from those of the example of FIG. Other structures are similar to the example of FIG. That is, the first diode D1 of this example has a cathode connected to the fuse resistor 22 of each main body 20 and an anode to which the substrate potential Sc is applied. Each fuse resistor 22-k has one end connected to the pad 24-k and the other end connected to the cathode of the first diode D1 via the connection point 27-k.

本例においては、ヒューズ抵抗２２－ｋを切断する本体部２０－ｋのパッド２４－ｋに、選択的に低電圧を印加する。当該低電圧は、第１ダイオードＤ１から、パッド２４－ｋに順方向電流が流れる程度に低い電圧である。つまり当該低電位は、基板電圧Ｓｃに対して、第１ダイオードＤ１の順方向電圧以上低い。例えば当該低電圧は、グランド電位より低い電圧である。 In this example, a low voltage is selectively applied to pad 24-k of body portion 20-k that blows fuse resistor 22-k. The low voltage is a voltage so low that a forward current flows from the first diode D1 to the pad 24-k. That is, the low potential is lower than the substrate voltage Sc by at least the forward voltage of the first diode D1. For example, the low voltage is a voltage lower than the ground potential.

図１７は、トリミング回路１００の他の構成例を示す図である。本例のトリミング回路１００は、第１ダイオードＤ１のアノードおよびカソードの向きを、図１５の例と反転させた点で、図１５の例と相違する。他の構造は、図１５の例と同様である。つまり、本例の第１ダイオードＤ１は、カソードに、それぞれの本体部２０のヒューズ抵抗２２が接続され、アノードに、基板電位Ｓｃが印加されている。それぞれのヒューズ抵抗２２－ｋは、一端がパッド２４－ｋに接続され、他端が接続点２７－ｋを介して第１ダイオードＤ１のカソードに接続されている。 FIG. 17 is a diagram showing another configuration example of the trimming circuit 100. As shown in FIG. The trimming circuit 100 of this example differs from the example of FIG. 15 in that the orientations of the anode and cathode of the first diode D1 are reversed from those of the example of FIG. Other structures are the same as in the example of FIG. That is, the first diode D1 of this example has a cathode connected to the fuse resistor 22 of each main body 20 and an anode to which the substrate potential Sc is applied. Each fuse resistor 22-k has one end connected to the pad 24-k and the other end connected to the cathode of the first diode D1 via the connection point 27-k.

本例においては、ヒューズ抵抗２２－ｋを切断する本体部２０－ｋのパッド２４－ｋに、選択的に低電圧を印加する。当該低電圧は、第１ダイオードＤ１から、パッド２４－ｋに順方向電流が流れる程度に低い電圧である。つまり当該低電位は、基板電圧Ｓｃに対して、第１ダイオードＤ１の順方向電圧以上低い。例えば当該低電圧は、グランド電位より低い電圧である。また、仮想切断を設定する場合、それぞれのパッド２４に、並行して仮想切断のための電圧を印加してよい。つまり、それぞれの本体部２０を、並行して仮想切断状態に設定できる。また、一部の本体部２０を選択的に仮想切断状態に設定してもよい。 In this example, a low voltage is selectively applied to pad 24-k of body portion 20-k that blows fuse resistor 22-k. The low voltage is a voltage so low that a forward current flows from the first diode D1 to the pad 24-k. That is, the low potential is lower than the substrate voltage Sc by at least the forward voltage of the first diode D1. For example, the low voltage is a voltage lower than the ground potential. Also, when setting virtual disconnection, a voltage for virtual disconnection may be applied to each pad 24 in parallel. In other words, each main body section 20 can be set to the virtual disconnected state in parallel. Also, some of the body portions 20 may be selectively set to the virtual disconnected state.

図１８は、第１ダイオードＤ１の他の構成例を示す図である。各実施例における第１ダイオードＤ１は、図１８の構造を有してよい。本例の第１ダイオードＤ１は、半導体基板３０に形成されている。半導体基板３０には、図６等に示したように、第１ダイオードＤ１以外の素子も形成されていてよい。 FIG. 18 is a diagram showing another configuration example of the first diode D1. The first diode D1 in each embodiment may have the structure of FIG. The first diode D<b>1 of this example is formed on the semiconductor substrate 30 . Elements other than the first diode D1 may be formed on the semiconductor substrate 30 as shown in FIG. 6 and the like.

本例では、半導体基板３０は、ｎ型半導体基板３０である。図１８に示されるとおり、半導体基板３０のおもて面側にｐ型の第１半導体領域４２が形成されている。第１半導体領域４２と半導体基板３０とによってＰＮ接合が形成される。このＰＮ接合が第１ダイオードＤ１として機能する。 In this example, the semiconductor substrate 30 is an n-type semiconductor substrate 30 . As shown in FIG. 18, a p-type first semiconductor region 42 is formed on the front surface side of the semiconductor substrate 30 . A PN junction is formed by the first semiconductor region 42 and the semiconductor substrate 30 . This PN junction functions as the first diode D1.

第１ダイオードＤ１は、縦型ダイオードであってよい。本例では、アノードが半導体基板３０のおもて面側に配置され、カソードが半導体基板３０の裏面側に配置されている。カソードには、基板電極２６が接続されている。しかしながら、縦型ダイオードであっても、基板電極２６は、半導体基板３０の電位を固定すればよいので、半導体基板３０のおもて面側に設けられてもよい。 The first diode D1 may be a vertical diode. In this example, the anode is arranged on the front side of the semiconductor substrate 30 and the cathode is arranged on the back side of the semiconductor substrate 30 . A substrate electrode 26 is connected to the cathode. However, even in the case of the vertical diode, the substrate electrode 26 may be provided on the front surface side of the semiconductor substrate 30 as long as the potential of the semiconductor substrate 30 is fixed.

第１半導体領域４２の一部には、ｐ＋型の第２半導体領域４４が形成されてよい。第２半導体領域４４は、不純物濃度が第１半導体領域４２より高い。半導体基板３０上には、絶縁膜４６が部分的に設けられる。絶縁膜４６は、ＬＯＣＯＳ酸化膜であってよい。絶縁膜４６は、第２半導体領域４４の少なくとも一部を露出させている。 A p + -type second semiconductor region 44 may be formed in a portion of the first semiconductor region 42 . The second semiconductor region 44 has a higher impurity concentration than the first semiconductor region 42 . An insulating film 46 is partially provided on the semiconductor substrate 30 . The insulating film 46 may be a LOCOS oxide film. The insulating film 46 exposes at least part of the second semiconductor region 44 .

絶縁膜４６の上方には、配線と機能するポリシリコン層３２が設けられてよい。絶縁膜４６、第２半導体領域４４およびポリシリコン層３２を覆って、層間絶縁膜４７が設けられている。層間絶縁膜４７には、コンタクト部３４を形成するための貫通孔が形成されている。層間絶縁膜４７の上には、メタル配線３６が設けられている。メタル配線３６は、コンタクト部３４により、ポリシリコン層３２および第２半導体領域４４と接続されている。 A polysilicon layer 32 functioning as wiring may be provided above the insulating film 46 . An interlayer insulating film 47 is provided covering the insulating film 46 , the second semiconductor region 44 and the polysilicon layer 32 . A through hole for forming the contact portion 34 is formed in the interlayer insulating film 47 . A metal wiring 36 is provided on the interlayer insulating film 47 . Metal wiring 36 is connected to polysilicon layer 32 and second semiconductor region 44 by contact portion 34 .

図１９は、保護ダイオードＺＬおよび保護ダイオードＤｉを説明する図である。本例では、出力端子ＯＵＴとグランド電位ＧＮＤとの間に設けられた保護ダイオードを保護ダイオードＤｉとし、出力端子ＯＵＴと高電位配線ＶＤＤとの間に設けられた保護ダイオードを保護ダイオードＺＬとする。それぞれの本体部２０には、保護ダイオードＤｉおよび保護ダイオードＺＬの一方または両方が設けられてよい。 FIG. 19 is a diagram illustrating protection diode ZL and protection diode Di. In this example, a protective diode Di is provided between the output terminal OUT and the ground potential GND, and a protective diode ZL is provided between the output terminal OUT and the high potential wiring VDD. Each body portion 20 may be provided with one or both of a protection diode Di and a protection diode ZL.

出力端子ＯＵＴに接続されるトランジスタ部１０が、ｎチャネルＭＯＳトランジスタを含む場合、出力端子ＯＵＴには、保護ダイオードＺＬが設けられてよい。これにより、トランジスタ部１０に、高すぎる電圧が印加されるのを抑制できる。また、出力端子ＯＵＴに接続されるトランジスタ部１０が、ｐチャネルＭＯＳトランジスタを含む場合、出力端子ＯＵＴには、保護ダイオードＤｉが設けられてよい。これにより、トランジスタ部１０に、低すぎる電圧が印加されるのを抑制できる。トランジスタ部１０がＣＭＯＳ回路などのｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの両方を含む場合は保護ダイオードＤｉと保護ダイオードＺＬの両方が設けられてよい。 If the transistor section 10 connected to the output terminal OUT includes an n-channel MOS transistor, the output terminal OUT may be provided with a protective diode ZL. As a result, application of too high a voltage to the transistor section 10 can be suppressed. Further, when the transistor section 10 connected to the output terminal OUT includes a p-channel MOS transistor, the output terminal OUT may be provided with a protection diode Di. As a result, application of too low voltage to the transistor section 10 can be suppressed. When transistor section 10 includes both an n-channel MOS transistor and a p-channel MOS transistor such as a CMOS circuit, both protection diode Di and protection diode ZL may be provided.

図１４から図１７の例においては、一部の本体部２０に保護ダイオードＤｉが設けられ、一部の本体部２０に保護ダイオードＺＬが設けられてよい。また、全ての本体部２０に、保護ダイオードＤｉと保護ダイオードＺＬの両方が設けられていてもよい。 In the examples of FIGS. 14 to 17 , some of the body portions 20 may be provided with the protection diodes Di and some of the body portions 20 may be provided with the protection diodes ZL. Also, all the body portions 20 may be provided with both the protection diode Di and the protection diode ZL.

各実施形態において同一の符号を付して説明した構成要素は、同様の特性、機能および構造を有してよい。なお枝番ｋを含む符号と、枝番ｋを含まない符号とは、枝番以外の符号が同一であれば、同一符号とする。 Components described with the same reference numerals in each embodiment may have similar properties, functions and structures. A code including branch number k and a code not including branch number k are treated as the same code if the codes other than the branch number are the same.

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。 Although the present invention has been described above using the embodiments, the technical scope of the present invention is not limited to the scope described in the above embodiments. It is obvious to those skilled in the art that various modifications or improvements can be made to the above embodiments. It is clear from the description of the scope of the claims that forms with such modifications or improvements can also be included in the technical scope of the present invention.

請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。 The execution order of each process such as actions, procedures, steps, and stages in devices, systems, programs, and methods shown in claims, specifications, and drawings is etc., and it should be noted that they can be implemented in any order unless the output of a previous process is used in a later process. Regarding the operation flow in the claims, the specification, and the drawings, even if explanations are made using "first," "next," etc. for the sake of convenience, it means that it is essential to carry out in this order. is not.

２・・・被調整素子、１０・・・トランジスタ部、１１・・・ゲート、１２・・・ドレイン、１３・・・ソース、２０・・・本体部、２１・・・本体部、２２・・・ヒューズ抵抗、２４・・・パッド、２６・・・基板電極、２７・・・接続点、２８・・・接続点、２９・・・第２抵抗部、３０・・・半導体基板、３２・・・ポリシリコン層、３４・・・コンタクト部、３６・・・メタル配線、３７・・・メタル配線、３８・・・連結部、４２・・・第１半導体領域、４４・・・第２半導体領域、４６・・・絶縁膜、４７・・・層間絶縁膜、５２・・・ｐウェル領域、５３・・・カソード領域、５４・・・アノード領域、６０・・・ポリシリコン、６２・・・絶縁層、１００・・・トリミング回路、２００・・・半導体装置、２０１・・・ドリフト層、２０２・・・コンタクト層、２０３・・・ドレイン電極、２１０・・・出力段回路部、２１２・・・ｐ型ベース層、２１３・・・ｐ＋型層、２１４・・・ｎ＋型層、２１５・・・導電部、２１６・・・絶縁膜、２２０・・・ソース電極、２２２・・・絶縁膜、２３０・・・制御回路部、２４０・・・ＭＯＳトランジスタ、２４１・・・ｐウェル領域、２４２・・・ソース領域、２４３・・・ドレイン領域、２４４・・・ゲート電極、２４５・・・ゲート絶縁膜、２４６・・・ソース電極、２４７・・・ドレイン電極、２５０・・・ＭＯＳトランジスタ、２５１・・・ｐウェル領域、２５２・・・ｎウェル領域、２５３・・・ソース領域、２５４・・・ドレイン領域、２５５・・・ゲート電極、２５６・・・ゲート絶縁膜、２５７・・・ソース電極、２５８・・・ドレイン電極 2 Elements to be adjusted 10 Transistor section 11 Gate 12 Drain 13 Source 20 Main body 21 Main body 22 Fuse resistance 24 Pad 26 Substrate electrode 27 Connection point 28 Connection point 29 Second resistance portion 30 Semiconductor substrate 32 Polysilicon layer 34 Contact portion 36 Metal wiring 37 Metal wiring 38 Connecting portion 42 First semiconductor region 44 Second semiconductor region , 46... insulating film, 47... interlayer insulating film, 52... p well region, 53... cathode region, 54... anode region, 60... polysilicon, 62... insulation Layer 100 Trimming circuit 200 Semiconductor device 201 Drift layer 202 Contact layer 203 Drain electrode 210 Output stage circuit section 212 p-type base layer 213 p+-type layer 214 n+-type layer 215 conductive portion 216 insulating film 220 source electrode 222 insulating film 230 Control circuit section 240 MOS transistor 241 p-well region 242 source region 243 drain region 244 gate electrode 245 gate insulating film , 246... source electrode, 247... drain electrode, 250... MOS transistor, 251... p well region, 252... n well region, 253... source region, 254... drain Region 255 Gate electrode 256 Gate insulating film 257 Source electrode 258 Drain electrode

Claims (7)

ヒューズ抵抗の切断の有無に応じた電圧を出力する複数の本体部を備えたトリミング回路であって、
複数の前記本体部は、
半導体基板に絶縁膜を介して配置されるポリシリコン層により形成されるヒューズ抵抗と、
前記ヒューズ抵抗の一端に接続されるトリミング用のパッドと、
前記ヒューズ抵抗と前記パッドとの接続点に電気的に接続されており、前記ヒューズ抵抗の切断の有無に応じた電圧を出力する出力端子と、
前記半導体基板に形成されており、前記ヒューズ抵抗の他端に一端が接続されるダイオードと、を備えており、
前記ダイオードが、複数の前記本体部に対して共通に設けられ、
前記ダイオードには、それぞれの前記本体部の前記ヒューズ抵抗の前記他端が接続されている
トリミング回路。 A trimming circuit comprising a plurality of main bodies that output voltages according to whether or not a fuse resistor is blown,
The plurality of main bodies are
a fuse resistor formed of a polysilicon layer disposed on a semiconductor substrate via an insulating film;
a trimming pad connected to one end of the fuse resistor;
an output terminal electrically connected to a connection point between the fuse resistor and the pad, the output terminal outputting a voltage corresponding to whether or not the fuse resistor is cut;
a diode formed on the semiconductor substrate and having one end connected to the other end of the fuse resistor,
The diode is provided in common for a plurality of the body portions,
The trimming circuit, wherein the diode is connected to the other end of the fuse resistor of each of the body portions. 複数の前記本体部に対して共通に設けられ、前記ダイオードに一端が接続され、他端が高電位配線に接続される第１抵抗部を更に備え、
前記第１抵抗部の前記一端には、それぞれの前記本体部の前記ヒューズ抵抗の前記他端が接続されている
請求項１に記載のトリミング回路。 further comprising a first resistor unit provided in common to the plurality of main body units, one end of which is connected to the diode, and the other end of which is connected to a high-potential wiring;
2. The trimming circuit according to claim 1 , wherein said one end of said first resistance portion is connected to said other end of said fuse resistor of said main body portion. 複数の前記本体部に対して共通に設けられ、前記ダイオードに一端が接続され、他端がグランド配線に接続される第１抵抗部を更に備え、
前記第１抵抗部の前記一端には、それぞれの前記本体部の前記ヒューズ抵抗の前記他端が接続されている
請求項１に記載のトリミング回路。 Further comprising a first resistor unit provided in common to the plurality of main body units, one end of which is connected to the diode, and the other end of which is connected to a ground wiring;
2. The trimming circuit according to claim 1 , wherein said one end of said first resistance portion is connected to said other end of said fuse resistor of said main body portion. 前記ダイオードのカソードに、それぞれの前記本体部の前記ヒューズ抵抗の前記他端が接続されている
請求項１から３のいずれか一項に記載のトリミング回路。 The trimming circuit according to any one of claims 1 to 3 , wherein the cathodes of the diodes are connected to the other ends of the fuse resistors of the respective body portions. 前記ダイオードのアノードに、それぞれの前記本体部の前記ヒューズ抵抗の前記他端が接続されている
請求項１から３のいずれか一項に記載のトリミング回路。 The trimming circuit according to any one of claims 1 to 3 , wherein the anodes of the diodes are connected to the other ends of the fuse resistors of the respective body portions. トリミング回路を用いて、被調整素子の電気特性を調整するトリミング方法であって、
前記トリミング回路はヒューズ抵抗の切断の有無に応じた電圧を出力する本体部を備え、
前記本体部は、
半導体基板に絶縁膜を介して配置されるポリシリコン層により形成されるヒューズ抵抗と、
前記ヒューズ抵抗の一端に接続されるトリミング用のパッドと、
前記ヒューズ抵抗と前記パッドとの接続点に電気的に接続されており、前記ヒューズ抵抗の切断の有無に応じた電圧を出力する出力端子と、
前記半導体基板に形成されており、前記ヒューズ抵抗の他端に一端が接続されるダイオードと、を備えており、
前記トリミング方法は、前記ダイオードに順方向電流が流れるように前記半導体基板の電位と、前記パッドに印加する電圧を調整する段階と、
前記順方向電流が前記ヒューズ抵抗を流れることによって前記ヒューズ抵抗を切断する段階と、を備え、
前記トリミング回路は、複数の前記本体部を備え、前記ダイオードが、複数の前記本体部に対して共通に設けられ、前記ダイオードには、それぞれの前記本体部の前記ヒューズ抵抗の前記他端が接続されており、
前記電圧を調整する段階において、前記ヒューズ抵抗を切断すべき前記本体部の前記パッドに、選択的に電圧を印加する
トリミング方法。 A trimming method for adjusting electrical characteristics of an element to be adjusted using a trimming circuit,
The trimming circuit has a main body that outputs a voltage corresponding to whether or not the fuse resistor is disconnected,
The main body is
a fuse resistor formed of a polysilicon layer disposed on a semiconductor substrate via an insulating film;
a trimming pad connected to one end of the fuse resistor;
an output terminal electrically connected to a connection point between the fuse resistor and the pad, the output terminal outputting a voltage corresponding to whether or not the fuse resistor is cut;
a diode formed on the semiconductor substrate and having one end connected to the other end of the fuse resistor,
The trimming method includes adjusting the potential of the semiconductor substrate and the voltage applied to the pad so that a forward current flows through the diode;
Blowing the fuse resistor by allowing the forward current to flow through the fuse resistor;
The trimming circuit includes a plurality of body portions, the diode is provided in common to the plurality of body portions, and the diode is connected to the other end of the fuse resistor of each of the body portions. has been
The trimming method, wherein, in the step of adjusting the voltage, a voltage is selectively applied to the pad of the body portion to cut the fuse resistor. それぞれの前記本体部には、高電位およびグランド電位が印加され、
前記電圧を調整する段階において、前記ヒューズ抵抗を切断すべき前記本体部に印加するグランド電位を変更する
請求項６に記載のトリミング方法。 A high potential and a ground potential are applied to each of the body portions,
7. The trimming method according to claim 6 , wherein in the step of adjusting the voltage, the ground potential applied to the main body portion to cut the fuse resistor is changed.
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