JP6733410B2 - Trimming circuit and trimming method - Google Patents
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本発明は、トリミング回路およびトリミング方法に関する。 The present invention relates to a trimming circuit and a trimming method.
半導体集積回路における製造バラツキによる回路特性の変動を補正するために、トリミング回路が用いられる。トリミング回路として、ポリシリコン層により形成されたヒューズ抵抗を備える回路が知られている(例えば、特許文献1)。トリミング回路は、ヒューズ抵抗を切断してヒューズ抵抗の端子間をショート状態からオープン状態に変化させることによって、被調整素子の電気特性を補正する。 A trimming circuit is used to correct variations in circuit characteristics due to manufacturing variations in semiconductor integrated circuits. As a trimming circuit, a circuit including a fuse resistor formed of a polysilicon layer is known (for example, Patent Document 1). The trimming circuit corrects the electrical characteristics of the element to be adjusted by cutting the fuse resistor and changing the terminals of the fuse resistor from the short state to the open state.
トリミング回路において、ヒューズ抵抗を切断してしまうと元の状態に戻すことができない。したがって、ヒューズ抵抗を切断する前に、ヒューズ抵抗の切断後における被調整素子の電気特性を確認する仮想切断が実行される。仮想切断技術に関して、ヒューズ抵抗と直列に接続されるトランジスタを含む抵抗バイパス回路を用いる技術が知られている(例えば、特許文献2)。また、ヒューズ抵抗の両端のそれぞれにトリミング専用の外部端子を設けたトリミング回路が知られている(例えば、特許文献3)。
[先行技術文献]
[特許文献]
[特許文献1] 特開2014−207413号公報
[特許文献2] 特開2002−26131号公報
[特許文献3] 特開2000−340656号公報
In the trimming circuit, if the fuse resistance is blown, the original state cannot be restored. Therefore, before cutting the fuse resistance, virtual cutting is performed to confirm the electrical characteristics of the adjusted element after cutting the fuse resistance. Regarding the virtual cutting technique, a technique using a resistance bypass circuit including a transistor connected in series with a fuse resistor is known (for example, Patent Document 2). Further, a trimming circuit is known in which external terminals dedicated to trimming are provided at both ends of a fuse resistor (for example, Patent Document 3).
[Prior Art Document]
[Patent Document]
[Patent Document 1] JP-A-2014-207413 [Patent Document 2] JP-A-2002-26131 [Patent Document 3] JP-A-2000-340656
しかしながら、抵抗バイパス回路を付加する場合には、ヒューズ抵抗を溶断するための大電流に耐えうる抵抗バイパス回路が必要となり、回路面積が大きくなる。また、ヒューズ抵抗の両端のそれぞれにトリミング専用の外部端子を設ける場合も、回路面積が大きくなる。さらに、端子数増加は当該半導体集積回路を収納するパッケージや外部回路の規模を増大させてしまう。 However, when the resistance bypass circuit is added, a resistance bypass circuit capable of withstanding a large current for blowing the fuse resistance is required, which increases the circuit area. Also, the circuit area becomes large when external terminals dedicated to trimming are provided at both ends of the fuse resistor. Further, the increase in the number of terminals increases the scale of the package that houses the semiconductor integrated circuit and the external circuit.
本発明の第1の態様においては、トリミング回路を提供する。トリミング回路は、ヒューズ抵抗の切断の有無に応じて被調整素子の電気特性を調整してよい。トリミング回路は、ヒューズ抵抗と、トリミング用のパッドと、ダイオードとを備えてよい。ヒューズ抵抗は、ポリシリコン層により形成されてよい。ポリシリコン層は、第1導電型の半導体基板に絶縁膜を介して配置されてよい。トリミング用のパッドは、ヒューズ抵抗の一端に接続されてよい。ダイオードは、半導体基板に形成された第2導電型の半導体領域を有してよい。ダイオードは、ヒューズ抵抗の他端に一端が接続されてよい。 In a first aspect of the invention, a trimming circuit is provided. The trimming circuit may adjust the electrical characteristics of the adjusted element depending on whether or not the fuse resistor is blown. The trimming circuit may include a fuse resistor, a trimming pad, and a diode. The fuse resistor may be formed by a polysilicon layer. The polysilicon layer may be arranged on the semiconductor substrate of the first conductivity type with an insulating film interposed therebetween. The trimming pad may be connected to one end of the fuse resistor. The diode may have a second conductivity type semiconductor region formed in the semiconductor substrate. The diode may have one end connected to the other end of the fuse resistor.
トリミング回路は、第1抵抗素子を更に備えてよい。第1抵抗素子の一端が、ヒューズ抵抗とダイオードとの接続点に接続されてよい。第1抵抗素子の他端が第1電位に接続されてよい。 The trimming circuit may further include a first resistance element. One end of the first resistance element may be connected to a connection point between the fuse resistance and the diode. The other end of the first resistance element may be connected to the first potential.
トリミング回路は、保護ダイオードを更に備えてよい。保護ダイオードは、第1抵抗素子の一端と第1抵抗素子の他端との間に接続されてよい。 The trimming circuit may further include a protection diode. The protection diode may be connected between one end of the first resistance element and the other end of the first resistance element.
トリミング回路は、第2抵抗素子を更に備えてよい。第2抵抗素子の一端が、ヒューズ抵抗の一端とパッドとの接続点に接続されてよい。第2抵抗素子の他端が第2電位に接続されてよい。 The trimming circuit may further include a second resistance element. One end of the second resistance element may be connected to a connection point between one end of the fuse resistor and the pad. The other end of the second resistance element may be connected to the second potential.
ダイオードは、縦型ダイオードであってよい。ダイオードの他端が、半導体基板の基板電極に接続されてよい。 The diode may be a vertical diode. The other end of the diode may be connected to the substrate electrode of the semiconductor substrate.
トリミング回路は、MOSトランジスタを更に備えてよい。MOSトランジスタは、半導体基板に形成されてよい。MOSトランジスタは、ヒューズ抵抗とダイオードとの接続点にゲートが接続されてよい。 The trimming circuit may further include a MOS transistor. The MOS transistor may be formed on the semiconductor substrate. The gate of the MOS transistor may be connected to the connection point of the fuse resistor and the diode.
第1導電型は、n型であってよい。第2導電型は、p型であってよい。ヒューズ抵抗の他端とダイオードのアノードとが接続されてよい。トリミング回路は、第1抵抗素子および第2抵抗素子を備えてよい。第1抵抗素子の一端が、ヒューズ抵抗とダイオードのアノードとの接続点に接続されてよい。第1抵抗素子の他端がグランド配線に接続されてよい。第2抵抗素子の一端が、ヒューズ抵抗とパッドとの接続点に接続されてよい。第2抵抗素子の他端が、電源配線等の高電位配線に接続されてよい。 The first conductivity type may be n-type. The second conductivity type may be p-type. The other end of the fuse resistor and the anode of the diode may be connected. The trimming circuit may include a first resistance element and a second resistance element. One end of the first resistance element may be connected to a connection point between the fuse resistance and the anode of the diode. The other end of the first resistance element may be connected to the ground wiring. One end of the second resistance element may be connected to a connection point between the fuse resistance and the pad. The other end of the second resistance element may be connected to a high potential wiring such as a power supply wiring.
第1導電型は、p型であってよい。第2導電型は、n型であってよい。ヒューズ抵抗の他端とダイオードのカソードとが接続されてよい。トリミング回路は、第1抵抗素子および第2抵抗素子を備えてよい。第1抵抗素子の一端は、ヒューズ抵抗とダイオードのカソードとの接続点に接続されてよい。第1抵抗素子の他端が高電位配線に接続されてよい。第2抵抗素子の一端が、ヒューズ抵抗とパッドとの接続点に接続されてよい。第2抵抗素子の他端が、グランド配線に接続されてよい。 The first conductivity type may be p-type. The second conductivity type may be n-type. The other end of the fuse resistor and the cathode of the diode may be connected. The trimming circuit may include a first resistance element and a second resistance element. One end of the first resistance element may be connected to a connection point between the fuse resistance and the cathode of the diode. The other end of the first resistance element may be connected to the high potential wiring. One end of the second resistance element may be connected to a connection point between the fuse resistance and the pad. The other end of the second resistance element may be connected to the ground wiring.
第2導電型の半導体領域と、ヒューズ抵抗とが少なくとも一部の領域において、絶縁膜を介して重なるように積層されてよい。ヒューズ抵抗と、ヒューズ抵抗に接続される金属配線層と、第2導電型の半導体領域とが少なくとも一部の領域において重なるように積層されてよい。 The second-conductivity-type semiconductor region and the fuse resistor may be stacked so as to overlap at least a part of the region with the insulating film interposed therebetween. The fuse resistor, the metal wiring layer connected to the fuse resistor, and the second-conductivity-type semiconductor region may be stacked so as to overlap each other in at least a part of the region.
本発明の第2の態様においては、上記のトリミング回路を用いて、被調整素子の電気特性を調整するトリミング方法を提供する。トリミング方法は、ダイオードに順方向電流が流れるように半導体基板の電位と、パッドに印加する電圧を調整する段階と、順方向電流がヒューズ抵抗を流れることによってヒューズ抵抗を切断する段階と、を備えてよい。 According to a second aspect of the present invention, there is provided a trimming method for adjusting the electrical characteristics of an element to be adjusted using the above trimming circuit. The trimming method includes adjusting a potential of a semiconductor substrate and a voltage applied to a pad so that a forward current flows through a diode, and cutting the fuse resistance by allowing the forward current to flow through the fuse resistance. You can
トリミング方法は、ダイオードに順方向電流を流す段階の前に、パッドに、ヒューズ抵抗の他端の電圧に対応する電圧を印加することにより、ヒューズ抵抗が仮想的に切断された状態を生成する段階を更に備えてよい。 The trimming method is a step of applying a voltage corresponding to the voltage at the other end of the fuse resistor to the pad before the step of applying a forward current to the diode to generate a state in which the fuse resistor is virtually cut. May be further provided.
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。 Note that the above summary of the invention does not enumerate all the necessary features of the present invention. Further, a sub-combination of these feature groups can also be an invention.
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。 Hereinafter, the present invention will be described through embodiments of the invention, but the following embodiments do not limit the invention according to the claims. Further, not all of the combinations of features described in the embodiments are essential to the solving means of the invention.
図1は、本発明の一実施形態に係るトリミング回路100の概略構成を示す図である。トリミング回路100は、内部端子T1、T2間の抵抗値を調整する。内部端子T1、T2間には、被調整素子2として抵抗が接続されている。複数の被調整素子2が直列接続されてよい。トリミング回路100は、被調整素子2の両端を短絡することで、内部端子T1、T2間の抵抗値を調整する。被調整素子2の数および抵抗値は、適宜に変更されてよい。また、被調整素子2は、抵抗に限られず、MOSFET等の他の素子であってもよい。この場合、トリミング回路100は、例えばMOSFETが直列接続した直列MOSFET回路の電気特性を調整する。
FIG. 1 is a diagram showing a schematic configuration of a
トリミング回路100は、本体部20とトランジスタ部10とを備える。トリミング回路100は、複数セットの本体部20およびトランジスタ部10を備えてよい。本体部20とトランジスタ部10の数は、適宜に変更されてよい。本体部20とトランジスタ部10の数が増えるほど、端子T1、T2間の電流等の電気特性をきめ細かく調整することができ、調整精度を高めることができる。
The
トランジスタ部10は、MOSトランジスタであってよい。例えば、図1に示すトランジスタ部10は、nチャネル型MOSFETである。トランジスタ部10のドレイン12とソース13との間に被調整素子2が設けられる。すなわち、電流等の電気特性を調整したい被調整素子2とトランジスタ部10とが並列に接続される。トランジスタ部10のゲート11は、本体部20の出力端子OUTに接続されてよい。
The transistor unit 10 may be a MOS transistor. For example, the transistor unit 10 shown in FIG. 1 is an n-channel MOSFET. The adjusted element 2 is provided between the drain 12 and the source 13 of the transistor unit 10. That is, the element to be adjusted 2 whose electric characteristics such as current are to be adjusted and the transistor section 10 are connected in parallel. The gate 11 of the transistor unit 10 may be connected to the output terminal OUT of the
本例では、本体部20の出力端子OUTがLoレベル(低レベル)になると、トランジスタ部10はオフになる。これにより、対応する被調整素子2の両端は短絡されていない状態となる。一方、本体部20の出力端子OUTがHiレベル(高レベル)になると、トランジスタ部10はオンとなる。トランジスタ部10がオンとなると、対応する被調整素子2の両端はショート(短絡)状態となる。但し、この場合に限られず、本体部20の出力端子OUTがLoレベルになるとトランジスタ部10がオンとなり、本体部20の出力端子OUTがHiレベルになると、トランジスタ部10がオフとなるようトランジスタ部10を構成してもよい。
In this example, when the output terminal OUT of the
図2は、トリミング回路100における本体部20の一例を示す回路図である。本例トリミング回路100は、ヒューズ抵抗22、トリミング用のパッド24、および第1ダイオードD1を備える。トリミング回路100は、出力端子OUTへ印加される電圧Soを変化させて、上述したとおりトランジスタ部10のオン・オフを決定する。すなわち、ヒューズ抵抗22の切断の有無に応じて電圧Soを変化させる。また、ヒューズ抵抗22が過仮想的に切断された状態を生成する仮想切断が実行される場合にも、トリミング回路100は、電圧Soを変化させる。
FIG. 2 is a circuit diagram showing an example of the
ヒューズ抵抗22の一端は、パッド24と接続されている。ヒューズ抵抗22の他端は、第1ダイオードD1の一端に接続されている。本例では、ヒューズ抵抗22の他端は、第1ダイオードD1のアノードに接続されている。
One end of the
トリミング回路100は、第1抵抗素子R1、第2抵抗素子R2、および保護ダイオードD2を備えてよい。第1抵抗素子R1の一端は、ヒューズ抵抗22と第1ダイオードD1のアノードとの接続点28に接続される。一方、第1抵抗素子R1の他端は、第1電位に接続される。接続点28は、出力端子OUTを介して、MOSトランジスタであるトランジスタ部10のゲート11に接続される。
The
第2抵抗素子R2の一端は、ヒューズ抵抗22の一端とパッド24との接続点27に接続される。一方、第2抵抗素子R2の他端は、第2電位に接続される。すなわち、ヒューズ抵抗22の一端は、第2抵抗素子R2を介して第2電位接続される。
One end of the second resistance element R2 is connected to a
本例において、第2電位は、第1電位より高電位であってよい。本例において、第1電位は、グランド配線GNDの電位(グランド電位)に対応し、第2電位は、高電位配線VDDの電位に対応する。第1電位は、グランド電位に略等しいLoレベルであってよく、第2電位は、高電位配線VDDの電位に略等しいHiレベルであってよい。第1抵抗素子R1の他端は、グランド配線GNDに接続されてよく、ヒューズ抵抗22の一端は、第2抵抗素子R2を介して高電位配線VDDに接続されてよい。
In this example, the second potential may be higher than the first potential. In this example, the first potential corresponds to the potential of the ground wiring GND (ground potential), and the second potential corresponds to the potential of the high potential wiring VDD. The first potential may be a Lo level that is approximately equal to the ground potential, and the second potential may be a H i level that is approximately equal to the potential of the high potential wiring VDD. The other end of the first resistance element R1 may be connected to the ground wiring GND, and one end of the
保護ダイオードD2は、第1抵抗素子R1の一端と第1抵抗素子R1の他端との間に接続される。本例では、保護ダイオードD2のアノードは、第1電位であるグランド配線GNDに接続され、保護ダイオードD2のカソードは、出力端子OUTおよび接続点28に接続される。
The protection diode D2 is connected between one end of the first resistance element R1 and the other end of the first resistance element R1. In this example, the anode of the protection diode D2 is connected to the ground wiring GND having the first potential, and the cathode of the protection diode D2 is connected to the output terminal OUT and the
ヒューズ抵抗22、トリミング用のパッド24、第1ダイオードD1、第1抵抗素子R1、第2抵抗素子R2、および保護ダイオードD2は、半導体基板上に形成されてよい。図1に示されるトランジスタ部10も、同じ半導体基板上に形成されてよい。ヒューズ抵抗22は、ポリシリコン層により形成されたポリシリコンヒューズである。第1ダイオードD1は、第1導電型の半導体基板に第2導電型の半導体領域を有する。一例において、第1導電型はn型であって、第2導電型はp型である。
The
第1ダイオードD1の一端は、半導体基板の基板電極26に接続されてよい。基板電極26は、第1導電型の半導体基板の電位を固定する電極である。基板電極26は、半導体基板の裏面に配置される裏面電極であってもよく、おもて側に配置される電極であってもよい。
One end of the first diode D1 may be connected to the
第1抵抗素子R1は、ヒューズ抵抗22が切断された状態において出力端子OUTをグランド電位にプルダウンするためのプルダウン抵抗である。一方、第2抵抗素子R2は、トリミング回路100がトリミングを実行していない状態において、出力端子OUTを高電位配線VDDの電位にプルアップするためのプルアップ抵抗であるとともに、ヒューズ抵抗22に流れる電流を制限する電流制限抵抗でもある。第1抵抗素子R1および第2抵抗素子R2の抵抗値は、トリミング未実施であってヒューズ抵抗22が切断されていない状態において、出力端子OUTに印加する電圧Soが、トランジスタ部10がオンするレベルとなるように調整してよい。
The first resistance element R1 is a pull-down resistance for pulling down the output terminal OUT to the ground potential when the
[非トリミング時]
トリミング回路100がトリミングを実行していない状態においては、第1ダイオードD1が高インピーダンスとなるような逆方向電圧が印加されるように、半導体基板の基板電極26の電位を調整してよい。一例として、半導体基板の基板電極26には、高電位配線VDDに印加される電圧以上の電圧が印加される。例えば、半導体基板の基板電極26には12Vの電圧が印加される。このように第1ダイオードD1が逆バイアスとなるように電圧が印加されるため、高電位配線VDDから第1ダイオードD1を通じて流れる電流が生じない。したがって、ヒューズ抵抗22に不要な電流が流れることが防止される。
[When not trimming]
When the
トリミング不要あるいはトリミング処理済みの半導体集積回路等の半導体デバイスの動作時においては、第1ダイオードD1が逆バイアスとなるように半導体基板に電圧が印加されてよい。第1ダイオードD1が逆バイアスとなるように半導体基板に電圧が印加されるので、第1ダイオードD1を追加することによる半導体集積回路への影響が軽減される。 During operation of a semiconductor device such as a semiconductor integrated circuit that does not need to be trimmed or has been trimmed, a voltage may be applied to the semiconductor substrate so that the first diode D1 has a reverse bias. Since the voltage is applied to the semiconductor substrate so that the first diode D1 is reverse-biased, the influence of the addition of the first diode D1 on the semiconductor integrated circuit is reduced.
高電位配線VDDに印加された電圧が第1抵抗素子R1および第2抵抗素子R2によって分圧される。例えば、高電位配線VDDに印加された電圧が5Vであり、第1抵抗素子R1、第2抵抗素子R2、およびヒューズ抵抗22の電気抵抗値が、それぞれ100kΩ、10kΩ、および100Ωであるとすると、出力端子OUTには、約4.5Vの電圧が印加される。すなわち、出力端子OUTには、Hiレベル(トランジスタ部10を構成するトランジスタの閾値電圧より高い電圧)の電圧Soが印加される。これにより、電流調整用のMOSFETであるトランジスタ部10はオンし、対応する被調整素子2の両端はショート状態を維持する。
The voltage applied to the high potential wiring VDD is divided by the first resistance element R1 and the second resistance element R2. For example, if the voltage applied to the high potential wiring VDD is 5V, and the electric resistance values of the first resistance element R1, the second resistance element R2, and the
図3は、トリミング方法の一例を示すフローチャートである。図3を参照しつつ、仮想切断および通常切断を説明する。 FIG. 3 is a flowchart showing an example of the trimming method. Virtual disconnection and normal disconnection will be described with reference to FIG.
[仮想切断時]
トリミング回路100は、ヒューズ抵抗22の切断後における被調整素子2の電気特性を確認するために仮想切断を実行することができる。トリミング回路100は、ヒューズ抵抗22が仮想的に切断された状態を生成する。トリミング回路100が、仮想切断を実行する場合には(ステップS100:YES)、トリミング用のパッド24に印加される電圧Spと、半導体基板の基板電極26に印加される電圧Scとが調整されてよい。
[Virtual disconnection]
The
トリミング回路100において、外部電圧源または内部電圧源は、トリミング用のパッド24に、ヒューズ抵抗22の他端の電圧に対応する電圧Spを印加する(ステップS101)。ヒューズ抵抗22の他端の電圧に対応する電圧とは、パッド24が接続されている端部とは反対側に位置するヒューズ抵抗22の端部が(抵抗を介して)接続されている高電位配線の電圧(例えば、VDD電圧)または後述の別の実施形態に示すグランド配線の電圧(例えば、0V電圧)を意味する。本例では、ヒューズ抵抗22の他端は、第1抵抗素子R1を介して、グランド配線に接続されているので、トリミング用のパッド24に、0Vの電圧Spが印加される。
In the
トリミング用のパッド24に、0Vの電圧Spが印加されることにより、ヒューズ抵抗22が切断された場合と同様に、出力端子OUTにLoレベルの電圧Soが印加される。トリミング用のパッド24の電圧Spがグランド配線と同電位なので、ヒューズ抵抗22の両端間に電位差が生じないない。これにより、電流調整用のMOSFETであるトランジスタ部10はオフし、対応する被調整素子2の両端は短絡されていない状態となる。すなわち、仮想切断が実現される。この段階で、調整対象の特性が測定され、対象となったヒューズ抵抗22の切断結果が評価される。評価結果が目標を満たさず、かつ別のトリミング状態が設定できる場合は、ステップS102でNo側に分岐する。
The voltage S p of 0 V is applied to the
トランジスタ部10、ヒューズ抵抗22、およびトリミング用のパッド24を複数の被調整素子2に対しそれぞれ用意して並列的に設けてもよい。この場合も、各ヒューズ抵抗22を個別に仮想切断することができる。この場合、半導体基板の基板電極26の電位は、非トリミング時と同様に、第1ダイオードD1が高インピーダンスとなるように調整することが望ましい。
The transistor section 10, the
例えば、基板電極26に、高電位配線VDDに印加される電圧もしくはそれ以上の電圧が印加された状態で、複数のパッド24のうち、選択的に仮想切断を実行したいヒューズ抵抗22に接続されるパッド24に0Vの電圧Spが印加される。これにより、高電位配線VDDから第1ダイオードD1を通じてグランド配線GNDに電流が流れることが防止されるので、ヒューズ抵抗22が切断されてしまう様な大電流は流れない。
For example, in a state in which a voltage applied to the high potential wiring VDD or a voltage higher than that is applied to the
[通常切断時]
仮想切断により得られた結果に基づいて、トリミングを実行するか否かが決定されてよい(ステップS102)。例えば、端子T1と端子T2との間の電流値が目標範囲になるように、複数のヒューズ抵抗22のうちから選択的に切断するヒューズ抵抗22が決定される。
[When cutting normally]
Whether or not to perform the trimming may be determined based on the result obtained by the virtual cutting (step S102). For example, the
トリミング実行時には(ステップS102:YES)、第1ダイオードD1に順方向電流が流れるように第1導電型の半導体基板の電位と、パッド24に印加する電圧を調整する(ステップS103)。本例では、半導体基板の基板電極26をグランド電位とする。そして、トリミング用のパッド24に、高電位配線VDDに印加される電圧より高い電圧が外部電圧源または内部電圧源によって印加されてよい。
When trimming is performed (step S102: YES), the potential of the first conductivity type semiconductor substrate and the voltage applied to the
例えば、外部電圧源または内部電圧源によって、パッド24には、10V以上30V以下の電圧が印加される。これにより、ヒューズ抵抗22に電流が流れて、ヒューズ抵抗22がジュール熱により切断される(ステップS104)。第1ダイオードD1は、順方向に接続されることになるので、順方向電流が、ヒューズ抵抗22および第1ダイオードD1を通じて基板電極26へ流れる。したがって、第1抵抗素子R1の影響を受けずに、ヒューズ抵抗22を切断するのに十分な電流を流すことができる。
For example, a voltage of 10 V or more and 30 V or less is applied to the
トリミング後には、トリミング回路100は、ヒューズ抵抗22が切断された状態となる。ヒューズ抵抗22が切断された状態においては、第1抵抗素子R1が、出力端子OUTをグランド電位にプルダウンする。したがって、出力端子OUTには、Loレベルの電圧Soが印加される。これにより、電流調整用のMOSFETであるトランジスタ部10はオフし、対応する被調整素子2の両端は短絡されていない状態に変化する。
After trimming, the
なお、保護ダイオードD2は、省略することもできる。図4は、トリミング回路100における本体部20の他の例を示す回路図である。図4に示される本体部20は、保護ダイオードD2が省略されていることを除いて、図2に示される本体部20と同様の構造を有する。
The protection diode D2 can be omitted. FIG. 4 is a circuit diagram showing another example of the
図5は、本体部20の構成例を示す平面図である。図6は、本体部20の構成例を示す断面図である。図6は、図5におけるA‐A´線に沿った本体部20の断面を示している。なお、図5および図6では、トランジスタ部10、第1抵抗素子R1、第2抵抗素子R2、および第2ダイオードD2は、説明の簡便のために省略されている。実施の半導体基板30には、トランジスタ部10、第1抵抗素子R1、第2抵抗素子R2、および第2ダイオードD2が形成されてよい。
FIG. 5 is a plan view showing a configuration example of the
図5に示されるとおり、トリミング回路100において、第1ダイオードD1およびヒューズ抵抗22が半導体基板30に形成されている。半導体基板30は、第1導電型の半導体基板30である。本例では、半導体基板30は、n型半導体基板30である。図6に示されるとおり、半導体基板30のおもて面側に第2導電型の第1半導体領域42が形成されている。一例において、第1半導体領域42は、n型半導体基板30に形成されたp型拡散層である。第1半導体領域42と半導体基板30とによってPN接合が形成される。このPN接合が第1ダイオードD1として機能する。
As shown in FIG. 5, in the
第1ダイオードD1は、縦型ダイオードであってよい。本明細書において、縦型ダイオードとは、半導体基板30の厚み方向に電流が流れるダイオードをいう。本例では、アノードが半導体基板30のおもて面側に配置され、カソードが半導体基板30の裏面側に配置されている。カソードには、基板電極26が接続されている。しかしながら、縦型ダイオードであっても、基板電極26は、半導体基板30の電位を固定すればよいので、半導体基板30のおもて面側に設けられてもよい。
The first diode D1 may be a vertical diode. In the present specification, the vertical diode refers to a diode in which a current flows in the thickness direction of the
第1半導体領域42の一部には、第2導電型の第2半導体領域44が形成されてよい。第2半導体領域44は、コンタクト部34が接続されるコンタクト領域である。第2半導体領域44は、不純物濃度が第1半導体領域42より高い。一例では、第2半導体領域44は、p+拡散層である。本例では、第1半導体領域42のエッジが矩形に形成されており、矩形において互いに対向する2辺に沿って、それぞれ第2半導体領域44が離間して形成されている。したがって、本例では、第1半導体領域42内において、互いに対向する複数の第2半導体領域44が形成されている。
A
半導体基板30上には、絶縁膜46が部分的に設けられる。絶縁膜46は、LOCOS酸化膜であってよい。ポリシリコン層32は、半導体基板30上に絶縁膜46を介して設けられる。ヒューズ抵抗22は、ポリシリコン層32で形成されている。ヒューズ抵抗22は切断しやすいように中央部の幅Wを狭くしている。
The insulating
ヒューズ抵抗22の一の端部は、コンタクト部34を介してメタル配線36に接続する。第1ダイオードD1のうち第2半導体領域44が形成されている領域において、絶縁膜46が一部除去されており、第2半導体領域44が部分的に露出している。第2半導体領域44は、コンタクト部34を介してメタル配線36に接続する。メタル配線36およびコンタクト部34は、第1ダイオードD1のアノードとヒューズ抵抗22とを電気的に接続しており、図2および図4に示した接続点28として機能する。
One end of the
ヒューズ抵抗22の他の端部は、コンタクト部34を介して、メタル配線37に接続する。メタル配線37は、トリミング用のパッド24に連結する連結部38を有してよい。メタル配線37は、ヒューズ抵抗22をパッド24および抵抗R2と接続する接続点27として機能する。なお、ポリシリコン層32、第2半導体領域44、および絶縁膜46と、メタル配線36、37との間には、層間絶縁膜47が形成されてよい。すなわち、層間絶縁膜47上にメタル配線36およびメタル配線37が形成されてよい。この場合、コンタクト部34は、層間絶縁膜47内の開口を貫通して形成される。
The other end of the
本例の構造によれば、第1ダイオードD1の第1半導体領域42と、ヒューズ抵抗22とが、少なくとも一部の領域において絶縁膜46を介して重なるように積層される。また、ヒューズ抵抗22に接続されるメタル配線36と、第1半導体領域42およびヒューズ抵抗22とが、少なくとも一部の領域において重なるように積層される。
According to the structure of this example, the
本例では、トリミング用のパッド24に接続するために別のメタル配線37が設けられている一端部を除いて、ヒューズ抵抗22の中央部および他端部は、第1半導体領域42に重なって形成される。また、メタル配線36は、第1半導体領域42と大部分の領域で重なる。したがって、ヒューズ抵抗22と第1半導体領域42とが積層されないように半導体基板30上の別々の領域に形成する場合と比べて、トリミング回路100の回路面積を小さくし、トリミング回路100を小型化することができる。
In this example, the central portion and the other end portion of the
本例のトリミング回路100によれば、ヒューズ抵抗22を切断する前にヒューズ抵抗22の切断後における被調整素子の電気特性を確認する仮想切断が実現できる。本例においても、ヒューズ抵抗22の一端に接続されるトリミング用のパッド24は必要とするが、ヒューズ抵抗22の他端側の端子としては、既存の裏面電極等の基板電極26を用いることができ、トリミング専用の外部端子を設ける必要がない。また、ヒューズ抵抗22を溶断する大電流に耐えうる抵抗バイパス回路を設ける必要がない。したがって、従来に比べて小型化と仮想切断機能とを両立したトリミング回路100を実現できる。
According to the
本例のトリミング回路100によれば、第1ダイオードD1は、第1導電型の半導体基板30に形成された第2導電型の第1半導体領域42を有する。本例において第1ダイオードD1は、ポリシリコン層32により形成されず、半導体基板30に形成された不純物拡散層によって構成されてよい。したがって、ヒューズ抵抗22と第1ダイオードD1とは同一層に形成されないため、積層して形成することができる。これにより、半導体基板30上の領域を有効活用して、トリミング回路100の小面積化を実現できる。
According to the
上記の例では、n型半導体基板30を用いてトリミング回路100の本体部20を構成する場合を説明した。しかしながら、半導体基板30としてp型半導体基板30を用いても、トリミング回路100を実現できる。図7は、p型半導体基板30を用いた本体部20の一例を示す回路図である。
In the above example, the case where the
本例では、第1導電型がp型であり、第2導電型がn型である。したがって、本例の本体部20は、図5および図6に示した構成において、n型半導体基板30をp型半導体基板30とし、p型の第1半導体領域42をn型半導体領域とし、p+型の第2半導体領域44をn+型の第2半導体領域44とした構成を有する。PN接合の向きに起因して、基板電極26側がアノードとなる。その他の構成は、図5および図6に示した構成と同様である。
In this example, the first conductivity type is p-type and the second conductivity type is n-type. Therefore, in the
本例のトリミング回路100は、ヒューズ抵抗22、トリミング用のパッド24、第1ダイオードD1、第1抵抗素子R1、第2抵抗素子R2、および保護ダイオードD2を備える。図7において、保護ダイオードD2は省略しているが、本例においても保護ダイオードD2を抵抗R1および/またはR2に並列に設けてもよい。ヒューズ抵抗22の一端は、パッド24と接続されている。ヒューズ抵抗22の他端は、第1ダイオードD1の一端に接続されている。本例では、ヒューズ抵抗22の他端は、第1ダイオードD1のカソードに接続されている。
The
第1抵抗素子R1の一端は、ヒューズ抵抗22と第1ダイオードD1のカソードとの接続点28に接続される。一方、第1抵抗素子R1の他端は、第1電位に接続される。本例では、第1電位は、高電位配線VDDの電位であってよい。接続点28は、出力端子OUTを介して、MOSトランジスタであるトランジスタ部10のゲート11に接続される。第2抵抗素子R2の一端は、ヒューズ抵抗22の一端とパッド24との接続点27に接続される。一方、第2抵抗素子R2の他端は、第2電位に接続される。本例では、第2電位は、グランド電位であってよい。
One end of the first resistance element R1 is connected to a
[非トリミング時]
トリミング回路100がトリミングを実行していない状態においては、第1ダイオードD1が高インピーダンスとなるような逆方向電圧が印加されるように、半導体基板30の電位を調整してよい。一例として、半導体基板30の基板電極26にはグランド電位もしくは負の電圧が印加されてよい。このように第1ダイオードD1が逆バイアスとなるように電圧が印加されるため、第1ダイオードD1を通じてヒューズ抵抗22に電流が流れることが防止される。
[When not trimming]
The potential of the
高電位配線VDDに印加される電圧が5Vであり、第1抵抗素子R1、第2抵抗素子R2、およびヒューズ抵抗22の電気抵抗値が、それぞれ100kΩ、10kΩ、および100Ωであるとすると、出力端子OUTには、約0.5Vの電圧が印加される。すなわち、出力端子OUTには、Loレベルの電圧Soが印加される。これにより、電流調整用のMOSFETであるトランジスタ部10はオフし、対応する被調整素子2の両端は短絡されていない状態を維持する。
Assuming that the voltage applied to the high-potential wiring VDD is 5V and the electric resistance values of the first resistance element R1, the second resistance element R2, and the
[仮想切断時]
トリミング回路100が仮想切断を実行する場合には、トリミング用のパッド24に印加される電圧Spと、半導体基板30の基板電極26に印加される電圧Scとが調整されてよい。トリミング回路100において、外部電圧源または内部電圧源は、トリミング用のパッド24に、ヒューズ抵抗22の他端の電圧に対応する電圧Spを印加する。
[Virtual disconnection]
When the
本例では、ヒューズ抵抗22の他端は、第1抵抗素子R1を介して、高電位配線VDD(たとえば、5V電圧)に接続されているので、トリミング用のパッド24に、高電位配線VDDの電圧Spが印加される。したがって、ヒューズ抵抗22が切断された場合と同様に、出力端子OUTには、Hiレベルの電圧Soが印加される。これにより、電流調整用のMOSFETであるトランジスタ部10はオンし、対応する被調整素子2の両端はショート状態となる。すなわち、仮想切断が実現される。この段階で、調整対象の特性が測定され、対象となったヒューズ抵抗22の切断結果が評価される。評価結果が目標を満たさず、かつ別のトリミング状態が設定できる場合は、図3のステップS102でNo側に分岐する。
In this example, the other end of the
トランジスタ部10、ヒューズ抵抗22、およびトリミング用のパッド24を複数の被調整素子2に対しそれぞれ用意して並列的に設けてもよい。この場合、半導体基板30の基板電極26の電位は、非トリミング時と同様に、第1ダイオードD1が高インピーダンスとなるように調整することが望ましい。例えば、基板電極26に0Vもしくは負の電圧が印加された上で、複数のパッド24のうち、選択的に仮想切断を実行したいパッド24に高電位配線VDDの電圧Spが印加される。
The transistor section 10, the
[通常切断時]
トリミング実行時には、第1ダイオードD1に順方向電流が流れるように第1導電型の半導体基板30の電位と、パッド24に印加する電圧を調整する。例えば、半導体基板30の基板電極26をグランド電位とする。そして、例えば、外部電圧源または内部電圧源によって、トリミング用のパッド24に、−30V以上−10V以下の負の電圧が印加される。これにより、ヒューズ抵抗22に電流が流れて、ヒューズ抵抗22がジュール熱により切断される。
[When cutting normally]
During trimming, the potential of the first conductivity
第1ダイオードD1は、順方向に接続されることになるので、順方向電流が、基板電極26、第1ダイオードD1、およびヒューズ抵抗22を通じて、パッド24へ流れる。したがって、第1抵抗素子R1の影響を受けずに、ヒューズ抵抗22を切断するのに十分な電流を流すことができる。
Since the first diode D1 is connected in the forward direction, the forward current flows to the
トリミング後には、ヒューズ抵抗22が切断された状態となる。ヒューズ抵抗22が切断された状態においては、第1抵抗素子R1が、出力端子OUTを高電位配線VDDにプルアップする。したがって、出力端子OUTには、Hiレベルの電圧Soが印加される。これにより、電流調整用のMOSFETであるトランジスタ部10はオンし、対応する被調整素子2の両端はショート(短絡)状態に変化する。
After trimming, the
本発明のトリミング回路100の構造は、図5および図6に示される構造に限られない。図8は、本体部20の他の構成例を示す平面図である。図9は、本体部20の他の構成例を示す断面図である。図9は、図8におけるA‐A´線に沿った本体部20の断面を示している。なお、トランジスタ部10、第1抵抗素子R1、第2抵抗素子R2、および第2ダイオードD2は、図8では説明の簡便のために省略し、図9では回路シンボルにより電気的接続関係だけ示されている。なお、実施の半導体基板30には、トランジスタ部10、第1抵抗素子R1、第2抵抗素子R2、および第2ダイオードD2が形成されてよい。
The structure of the
本例においても、第1ダイオードD1は、縦型ダイオードであってよい。但し、本例では、第1ダイオードD1の第1半導体領域42と、ヒューズ抵抗22とが、重なるように配置されていない。第1半導体領域42には、一つの第2半導体領域44が形成されている。したがって、第1ダイオードD1自体の面積は、第1半導体領域42に複数の第2半導体領域44が離間して形成される場合と比べて小さい。
Also in this example, the first diode D1 may be a vertical diode. However, in this example, the
ヒューズ抵抗22を構成するポリシリコン層32の一の端部は、コンタクト部34を介してメタル配線36に接続される。第1ダイオードD1のうち第2半導体領域44において、絶縁膜46が一部除去されており、第2半導体領域44が部分的に露出している。第2半導体領域44は、コンタクト部34を介してメタル配線36に接続する。
One end of the
メタル配線36およびメタル配線36に接続されるコンタクト部34は、第1ダイオードD1のアノードとヒューズ抵抗22とを電気的に接続する接続点28として機能する。メタル配線36には、保護ダイオードD2の一端および第1抵抗素子R1の一端が接続されてよい。したがって、第1ダイオードのアノードが第1抵抗素子 R1を介してグランド配線GNDに接続される。
The
ヒューズ抵抗22を構成するポリシリコン層32の他の端部は、コンタクト部34を介して、メタル配線37に接続する。メタル配線37には、出力端子OUTおよび第2抵抗素子R2の一端が接続されてよい。したがって、ヒューズ抵抗22(ポリシリコン層32)の他の端部は、第2抵抗素子R2を介して高電位配線VDDに接続されている。
The other end of the
本例のトリミング回路100によっても、ヒューズ抵抗22を切断する前にヒューズ抵抗22の切断後における被調整素子の電気特性を確認する仮想切断が実現できる。ヒューズ抵抗22の制御端子として、既存の裏面電極等の基板電極26を活用することができ、トリミング専用の外部端子を設ける数を削減できる。また、ヒューズ抵抗22を溶断する大電流に耐えうる抵抗バイパス回路を設ける必要がなくなる。したがって、回路面積が小さく、仮想切断が可能なトリミング回路100を実現できる。
Also by the
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。 Although the present invention has been described using the embodiments, the technical scope of the present invention is not limited to the scope described in the above embodiments. It is apparent to those skilled in the art that various modifications and improvements can be added to the above-described embodiment. It is clear from the scope of the claims that the embodiments added with such changes or improvements can be included in the technical scope of the present invention.
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。 The execution order of each process such as the operation, procedure, step, and step in the devices, systems, programs, and methods shown in the claims, the specification, and the drawings is "preceding" or "prior to". It should be noted that the output of the previous process can be realized in any order unless the output of the previous process is used in the subsequent process. The operation flow in the claims, the specification, and the drawings is described by using “first,” “next,” and the like for the sake of convenience, but it is essential that the operations are performed in this order. Not a thing.
10・・・トランジスタ部、11・・・ゲート、12・・・ドレイン、13・・・ソース、20・・・本体部、22・・・ヒューズ抵抗、24・・・パッド、26・・・基板電極、27・・・接続点、28・・・接続点、30・・・半導体基板、32・・・ポリシリコン層、34・・・コンタクト部、36・・・メタル配線、37・・・メタル配線、38・・・連結部、42・・・第1半導体領域、44・・・第2半導体領域、46・・・絶縁膜、47・・・層間絶縁膜、100・・・トリミング回路 10... Transistor part, 11... Gate, 12... Drain, 13... Source, 20... Main body part, 22... Fuse resistor, 24... Pad, 26... Substrate Electrode, 27... Connection point, 28... Connection point, 30... Semiconductor substrate, 32... Polysilicon layer, 34... Contact part, 36... Metal wiring, 37... Metal Wiring, 38... Connection part, 42... First semiconductor region, 44... Second semiconductor region, 46... Insulating film, 47... Interlayer insulating film, 100... Trimming circuit
Claims (17)
第1導電型の半導体基板に絶縁膜を介して配置されるポリシリコン層により形成されるヒューズ抵抗と、
前記ヒューズ抵抗の一端に接続されるトリミング用のパッドと、
前記半導体基板に形成された第2導電型の半導体領域を有し、前記ヒューズ抵抗の他端に一端が接続されるダイオードと、
前記ヒューズ抵抗と前記ダイオードとの接続点に一端が接続され、他端が第1電位に接続される第1抵抗素子と、
前記第1抵抗素子の一端と前記第1抵抗素子の他端との間に接続される保護ダイオードと、
を備えるトリミング回路。 A trimming circuit that adjusts the electrical characteristics of the element to be adjusted according to whether or not the fuse resistor is cut,
A fuse resistor formed of a polysilicon layer arranged on the first conductivity type semiconductor substrate via an insulating film;
A trimming pad connected to one end of the fuse resistor,
A diode having a second conductivity type semiconductor region formed on the semiconductor substrate, one end of which is connected to the other end of the fuse resistor;
A first resistance element having one end connected to a connection point between the fuse resistor and the diode and the other end connected to a first potential;
A protection diode connected between one end of the first resistance element and the other end of the first resistance element;
Trimming circuit with.
第1導電型の半導体基板に絶縁膜を介して配置されるポリシリコン層により形成されるヒューズ抵抗と、
前記ヒューズ抵抗の一端に接続されるトリミング用のパッドと、
前記半導体基板に形成された第2導電型の半導体領域を有し、前記ヒューズ抵抗の他端に一端が接続されるダイオードと、
前記ヒューズ抵抗と前記ダイオードとの接続点に一端が接続され、他端が第1電位に接続される第1抵抗素子と、
前記ヒューズ抵抗の一端と前記パッドとの接続点に一端が接続され、他端が第2電位に接続される第2抵抗素子と、
を備えるトリミング回路。 A trimming circuit that adjusts the electrical characteristics of the element to be adjusted according to whether or not the fuse resistor is cut,
A fuse resistor formed of a polysilicon layer arranged on the first conductivity type semiconductor substrate via an insulating film;
A trimming pad connected to one end of the fuse resistor,
A diode having a second conductivity type semiconductor region formed on the semiconductor substrate, one end of which is connected to the other end of the fuse resistor;
A first resistance element having one end connected to a connection point between the fuse resistor and the diode and the other end connected to a first potential;
A second resistance element, one end of which is connected to a connection point between one end of the fuse resistor and the pad, and the other end of which is connected to a second potential;
Trimming circuit with.
請求項1に記載のトリミング回路。 The trimming circuit according to claim 1 , further comprising a second resistance element having one end connected to a connection point between one end of the fuse resistor and the pad and the other end connected to a second potential.
前記ダイオードの他端が、前記半導体基板の基板電極に接続されている
請求項1から3の何れか1項に記載のトリミング回路。 The diode is a vertical diode,
The trimming circuit according to claim 1, wherein the other end of the diode is connected to a substrate electrode of the semiconductor substrate.
第1導電型の半導体基板に絶縁膜を介して配置されるポリシリコン層により形成されるヒューズ抵抗と、
前記ヒューズ抵抗の一端に接続されるトリミング用のパッドと、
前記半導体基板に形成された第2導電型の半導体領域を有し、前記ヒューズ抵抗の他端に一端が接続されるダイオードと、
前記半導体基板に形成され、前記ヒューズ抵抗と前記ダイオードとの接続点にゲートが接続されるMOSトランジスタと、
を備えるトリミング回路。 A trimming circuit that adjusts the electrical characteristics of the element to be adjusted according to whether or not the fuse resistor is cut,
A fuse resistor formed of a polysilicon layer arranged on the first conductivity type semiconductor substrate via an insulating film;
A trimming pad connected to one end of the fuse resistor,
A diode having a second conductivity type semiconductor region formed on the semiconductor substrate, one end of which is connected to the other end of the fuse resistor;
A MOS transistor formed on the semiconductor substrate and having a gate connected to a connection point between the fuse resistor and the diode;
Trimming circuit with.
第1導電型の半導体基板に絶縁膜を介して配置されるポリシリコン層により形成されるヒューズ抵抗と、
前記ヒューズ抵抗の一端に接続されるトリミング用のパッドと、
前記半導体基板に形成された第2導電型の半導体領域を有し、前記ヒューズ抵抗の他端に一端が接続されるダイオードと、
前記ヒューズ抵抗と前記ダイオードとの接続点に一端が接続され、他端が第1電位に接続される第1抵抗素子と、
前記半導体基板に形成され、前記ヒューズ抵抗と前記ダイオードとの接続点にゲートが接続されるMOSトランジスタと、
を備えるトリミング回路。 A trimming circuit that adjusts the electrical characteristics of the element to be adjusted according to whether or not the fuse resistor is cut,
A fuse resistor formed of a polysilicon layer arranged on the first conductivity type semiconductor substrate via an insulating film;
A trimming pad connected to one end of the fuse resistor,
A diode having a second conductivity type semiconductor region formed on the semiconductor substrate, one end of which is connected to the other end of the fuse resistor;
A first resistance element having one end connected to a connection point between the fuse resistor and the diode and the other end connected to a first potential;
A MOS transistor formed on the semiconductor substrate and having a gate connected to a connection point between the fuse resistor and the diode;
Trimming circuit with.
を更に備える
請求項1から4の何れか1項に記載のトリミング回路。 A MOS transistor formed on the semiconductor substrate and having a gate connected to a connection point between the fuse resistor and the diode;
Trimming circuit according to claim 1, any one of 4, further comprising a.
第1導電型の半導体基板に絶縁膜を介して配置されるポリシリコン層により形成されるヒューズ抵抗と、
前記ヒューズ抵抗の一端に接続されるトリミング用のパッドと、
前記半導体基板に形成された第2導電型の半導体領域を有し、前記ヒューズ抵抗の他端に一端が接続されるダイオードと、
を備え、
前記第1導電型は、n型であり、前記第2導電型は、p型であり、
前記ヒューズ抵抗の他端と前記ダイオードのアノードとが接続されており、
前記ヒューズ抵抗と前記ダイオードのアノードとの接続点に一端が接続され、他端がグランド配線に接続される第1抵抗素子と、
前記ヒューズ抵抗と前記パッドとの接続点に一端が接続され、他端が高電位配線に接続される第2抵抗素子と、
を備えるトリミング回路。 A trimming circuit that adjusts the electrical characteristics of the element to be adjusted according to whether or not the fuse resistor is cut,
A fuse resistor formed of a polysilicon layer arranged on the first conductivity type semiconductor substrate via an insulating film;
A trimming pad connected to one end of the fuse resistor,
A diode having a second conductivity type semiconductor region formed on the semiconductor substrate, one end of which is connected to the other end of the fuse resistor;
Bei to give a,
The first conductivity type is n-type, the second conductivity type is p-type,
The other end of the fuse resistor and the anode of the diode are connected,
A first resistance element having one end connected to a connection point between the fuse resistor and the anode of the diode, and the other end connected to a ground wiring;
A second resistance element, one end of which is connected to a connection point between the fuse resistor and the pad, and the other end of which is connected to a high potential wiring;
Trimming circuit with.
第1導電型の半導体基板に絶縁膜を介して配置されるポリシリコン層により形成されるヒューズ抵抗と、
前記ヒューズ抵抗の一端に接続されるトリミング用のパッドと、
前記半導体基板に形成された第2導電型の半導体領域を有し、前記ヒューズ抵抗の他端に一端が接続されるダイオードと、
前記ヒューズ抵抗と前記ダイオードとの接続点に一端が接続され、他端が第1電位に接続される第1抵抗素子と、
を備え、
前記第1導電型は、n型であり、前記第2導電型は、p型であり、
前記ヒューズ抵抗の他端と前記ダイオードのアノードとが接続されており、
前記ヒューズ抵抗と前記ダイオードのアノードとの接続点に一端が接続され、他端がグランド配線に接続される第1抵抗素子と、
前記ヒューズ抵抗と前記パッドとの接続点に一端が接続され、他端が高電位配線に接続される第2抵抗素子と、
を備えるトリミング回路。 A trimming circuit that adjusts the electrical characteristics of the element to be adjusted according to whether or not the fuse resistor is cut,
A fuse resistor formed of a polysilicon layer arranged on the first conductivity type semiconductor substrate via an insulating film;
A trimming pad connected to one end of the fuse resistor,
A diode having a second conductivity type semiconductor region formed on the semiconductor substrate, one end of which is connected to the other end of the fuse resistor;
A first resistance element having one end connected to a connection point between the fuse resistor and the diode and the other end connected to a first potential;
Equipped with
The first conductivity type is n-type, the second conductivity type is p-type,
The other end of the fuse resistor and the anode of the diode are connected,
A first resistance element having one end connected to a connection point between the fuse resistor and the anode of the diode, and the other end connected to a ground wiring;
A second resistance element, one end of which is connected to a connection point between the fuse resistor and the pad, and the other end of which is connected to a high potential wiring;
Trimming circuit with.
前記ヒューズ抵抗の他端と前記ダイオードのアノードとが接続されており、
前記ヒューズ抵抗と前記ダイオードのアノードとの接続点に一端が接続され、他端がグランド配線に接続される第1抵抗素子と、
前記ヒューズ抵抗と前記パッドとの接続点に一端が接続され、他端が高電位配線に接続される第2抵抗素子と、
を備える
請求項1から7の何れか1項に記載のトリミング回路。 The first conductivity type is n-type, the second conductivity type is p-type,
The other end of the fuse resistor and the anode of the diode are connected,
A first resistance element having one end connected to a connection point between the fuse resistor and the anode of the diode, and the other end connected to a ground wiring;
A second resistance element, one end of which is connected to a connection point between the fuse resistor and the pad, and the other end of which is connected to a high potential wiring;
Trimming circuit according to any one of claims 1 7 comprising a.
第1導電型の半導体基板に絶縁膜を介して配置されるポリシリコン層により形成されるヒューズ抵抗と、
前記ヒューズ抵抗の一端に接続されるトリミング用のパッドと、
前記半導体基板に形成された第2導電型の半導体領域を有し、前記ヒューズ抵抗の他端に一端が接続されるダイオードと、
を備え、
前記第1導電型は、p型であり、前記第2導電型は、n型であり、
前記ヒューズ抵抗の他端と前記ダイオードのカソードとが接続されており、
前記ヒューズ抵抗と前記ダイオードのカソードとの接続点に一端が接続され、他端が高電位配線に接続される第1抵抗素子と、
前記ヒューズ抵抗と前記パッドとの接続点に一端が接続され、他端がグランド配線に接続される第2抵抗素子と、
を備えるトリミング回路。 A trimming circuit that adjusts the electrical characteristics of the element to be adjusted according to whether or not the fuse resistor is cut,
A fuse resistor formed of a polysilicon layer arranged on the first conductivity type semiconductor substrate via an insulating film;
A trimming pad connected to one end of the fuse resistor,
A diode having a second conductivity type semiconductor region formed on the semiconductor substrate, one end of which is connected to the other end of the fuse resistor;
Equipped with
The first conductivity type is p-type, the second conductivity type is n-type,
The other end of the fuse resistor and the cathode of the diode are connected,
A first resistance element having one end connected to a connection point between the fuse resistor and the cathode of the diode, and the other end connected to a high potential wiring;
A second resistance element, one end of which is connected to a connection point between the fuse resistor and the pad, and the other end of which is connected to a ground wiring;
Trimming circuit with.
第1導電型の半導体基板に絶縁膜を介して配置されるポリシリコン層により形成されるヒューズ抵抗と、
前記ヒューズ抵抗の一端に接続されるトリミング用のパッドと、
前記半導体基板に形成された第2導電型の半導体領域を有し、前記ヒューズ抵抗の他端に一端が接続されるダイオードと、
前記ヒューズ抵抗と前記ダイオードとの接続点に一端が接続され、他端が第1電位に接続される第1抵抗素子と、
を備え、
前記第1導電型は、p型であり、前記第2導電型は、n型であり、
前記ヒューズ抵抗の他端と前記ダイオードのカソードとが接続されており、
前記ヒューズ抵抗と前記ダイオードのカソードとの接続点に一端が接続され、他端が高電位配線に接続される第1抵抗素子と、
前記ヒューズ抵抗と前記パッドとの接続点に一端が接続され、他端がグランド配線に接続される第2抵抗素子と、
を備えるトリミング回路。 A trimming circuit that adjusts the electrical characteristics of the element to be adjusted according to whether or not the fuse resistor is cut,
A fuse resistor formed of a polysilicon layer arranged on the first conductivity type semiconductor substrate via an insulating film;
A trimming pad connected to one end of the fuse resistor,
A diode having a second conductivity type semiconductor region formed on the semiconductor substrate, one end of which is connected to the other end of the fuse resistor;
A first resistance element having one end connected to a connection point between the fuse resistor and the diode and the other end connected to a first potential;
Equipped with
The first conductivity type is p-type, the second conductivity type is n-type,
The other end of the fuse resistor and the cathode of the diode are connected,
A first resistance element having one end connected to a connection point between the fuse resistor and the cathode of the diode, and the other end connected to a high potential wiring;
A second resistance element, one end of which is connected to a connection point between the fuse resistor and the pad, and the other end of which is connected to a ground wiring;
Trimming circuit comprising a.
前記ヒューズ抵抗の他端と前記ダイオードのカソードとが接続されており、
前記ヒューズ抵抗と前記ダイオードのカソードとの接続点に一端が接続され、他端が高電位配線に接続される第1抵抗素子と、
前記ヒューズ抵抗と前記パッドとの接続点に一端が接続され、他端がグランド配線に接続される第2抵抗素子と、
を備える
請求項1から10の何れか1項に記載のトリミング回路。 The first conductivity type is p-type, the second conductivity type is n-type,
The other end of the fuse resistor and the cathode of the diode are connected,
A first resistance element having one end connected to a connection point between the fuse resistor and the cathode of the diode, and the other end connected to a high potential wiring;
A second resistance element, one end of which is connected to a connection point between the fuse resistor and the pad, and the other end of which is connected to a ground wiring;
Trimming circuit according to claim 1, any one of 10 with a.
前記ヒューズ抵抗と、前記ヒューズ抵抗に接続される金属配線層と、前記第2導電型の半導体領域とが少なくとも一部の領域において重なるように積層されている
請求項11から13の何れか1項に記載のトリミング回路。 The second-conductivity-type semiconductor region and the fuse resistor are laminated so as to overlap with each other in at least a part of the region via the insulating film,
And the fuse resistor, the metal wiring layer connected to the fuse resistor, any one of the second conductivity type semiconductor region and from claim 11 are stacked so as to overlap at least part of the region 13 The trimming circuit described in.
第1導電型の半導体基板に絶縁膜を介して配置されるポリシリコン層により形成されるヒューズ抵抗と、
前記ヒューズ抵抗の一端に接続されるトリミング用のパッドと、
前記半導体基板に形成された第2導電型の半導体領域を有し、前記ヒューズ抵抗の他端に一端が接続されるダイオードと、
を備え、
前記第2導電型の半導体領域と、前記ヒューズ抵抗とが少なくとも一部の領域において、前記絶縁膜を介して重なるように積層されており、
前記ヒューズ抵抗と、前記ヒューズ抵抗に接続される金属配線層と、前記第2導電型の半導体領域とが少なくとも一部の領域において重なるように積層されている
トリミング回路。 A trimming circuit that adjusts the electrical characteristics of the element to be adjusted according to whether or not the fuse resistor is cut,
A fuse resistor formed of a polysilicon layer arranged on the first conductivity type semiconductor substrate via an insulating film;
A trimming pad connected to one end of the fuse resistor,
A diode having a second conductivity type semiconductor region formed on the semiconductor substrate, one end of which is connected to the other end of the fuse resistor;
Bei to give a,
The second-conductivity-type semiconductor region and the fuse resistor are laminated so as to overlap with each other in at least a part of the region via the insulating film,
A trimming circuit in which the fuse resistor, a metal wiring layer connected to the fuse resistor, and the second-conductivity-type semiconductor region are stacked so as to overlap each other in at least a part of the region .
前記ダイオードに順方向電流が流れるように前記半導体基板の電位と、前記パッドに印加する電圧を調整する段階と、
前記順方向電流が前記ヒューズ抵抗を流れることによって前記ヒューズ抵抗を切断する段階と、
を備えるトリミング方法。 Using trimming circuit according to any one of claims 1 to 15, a trimming method for adjusting the electrical characteristics of the adjusting element,
Adjusting the potential of the semiconductor substrate and the voltage applied to the pad so that a forward current flows through the diode;
Blowing the fuse resistor by causing the forward current to flow through the fuse resistor;
Trimming method with.
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