JP2006332144A

JP2006332144A - Integrated circuit

Info

Publication number: JP2006332144A
Application number: JP2005150351A
Authority: JP
Inventors: Koji Haniwara; 甲二埴原; Teruo Suzuki; 輝夫鈴木; Masanori Mizuta; 政▲徳▼ 水田
Original assignee: Fujitsu Ltd; Pioneer Electronic Corp; Pioneer Micro Technology Corp
Current assignee: Fujitsu Ltd; Pioneer Corp; Pioneer Micro Technology Corp
Priority date: 2005-05-24
Filing date: 2005-05-24
Publication date: 2006-12-07

Abstract

<P>PROBLEM TO BE SOLVED: To provide an integrated circuit that is integrated on a p-type substrate, and includes an electrostatic protection circuit that is effective especially when protecting the output stage of a small current for controlling a high voltage. <P>SOLUTION: One electrostatic protection circuit is provided in the integrated circuit regardless of the number of output circuits. The electrostatic protection circuit includes a backward bias diode connected between a power supply wire and an earthing wire. The breakdown voltage of the backward bias diode is lower than the breakdown voltage between the drain and source of a p-channel MOS transistor in a power circuit. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、Ｐ型基板上に集積された集積回路に関し、特に、静電気保護回路を含む集積回路に関する。 The present invention relates to an integrated circuit integrated on a P-type substrate, and more particularly to an integrated circuit including an electrostatic protection circuit.

集積回路（ＩＣ）の微細化とともに静電気などの外部ノイズに対する耐性（静電破壊耐性）が劣化する。よってこれに対応したＩＣの設計が必要とされている。例えば、ＬＣＤ、有機ＥＬ及びＰＤＰなどに使用されているＩＣのうち、高い電圧が与えられる部分に用いられるＩＣのトランジスタやダイオードは、高い耐圧を維持できるような構造が与えられている。また、ＥＳＤ保護素子なども同様に、高い耐圧を維持できるような構造が与えられて、高電圧領域で動作するのである。しかしながら、ＩＣに静電気パルスの如き、非常に高い電圧の外部ノイズが印加された場合にあっては、上記した如き、ＩＣ内の高耐圧トランジスタや高耐圧ダイオードなどは大なる発熱を生じて静電気破壊し易いのである。 With miniaturization of integrated circuits (IC), resistance to external noise such as static electricity (electrostatic breakdown resistance) deteriorates. Therefore, an IC design corresponding to this is required. For example, among ICs used in LCDs, organic ELs, PDPs, and the like, IC transistors and diodes used in portions to which a high voltage is applied have a structure capable of maintaining a high breakdown voltage. Similarly, an ESD protection element or the like is provided with a structure capable of maintaining a high breakdown voltage and operates in a high voltage region. However, when a very high voltage external noise such as an electrostatic pulse is applied to the IC, as described above, the high voltage transistor and high voltage diode in the IC generate a large amount of heat and cause electrostatic breakdown. It is easy to do.

ところで、上記した高耐圧のＩＣであっても、ドライバ用のＩＣなどでは、比較的大なる電流を制御する目的で大なる面積を有するトランジスタが一般的に使用されている。故に、高い電圧の外部ノイズが印加された場合にあっても、電流が分散して発熱が抑制されるため、静電破壊が生じることは少ない。一方で、それ以外のＩＣにあっては、小さい電流を制御するためにトランジスタの面積がドライバ用ＩＣのそれほどは大きくない。また、チップのサイズを小さくするためにトランジスタの面積がなるべく小さくなるように形成されることが一般的である。故に、このようなＩＣでは高い電圧の外部ノイズが印加された場合にあっては、電流を十分に逃し切ることができず、ＩＣ内の出力回路のトランジスタやダイオードなどで静電破壊が生じ易くなるのである。 By the way, even in the high breakdown voltage IC described above, a transistor having a large area is generally used in a driver IC or the like for the purpose of controlling a relatively large current. Therefore, even when a high voltage external noise is applied, since the current is dispersed and heat generation is suppressed, electrostatic breakdown is rarely caused. On the other hand, in other ICs, the area of the transistor is not so large as that of the driver IC in order to control a small current. In general, in order to reduce the size of the chip, the area of the transistor is formed as small as possible. Therefore, in such an IC, when a high voltage external noise is applied, the current cannot be sufficiently discharged, and electrostatic breakdown is likely to occur in a transistor or a diode of an output circuit in the IC. It becomes.

例えば、図１に示すように、ＧＮＤ線１１１及びＶＤＤ線１１２の間に互いに直列につながれた第１ダイオード１１３及び第２ダイオード１１４を含む出力回路を有するＩＣがある。第１ダイオード１１３は、ＧＮＤ線１１１及びＯＵＴ線１１０にそれぞれアノード及びカソードを接続している。また、第２ダイオード１１４は、ＯＵＴ線１１０及びＶＤＤ線１１２にそれぞれアノード及びカソードを接続している。かかるＩＣにおいて、例えば、ＧＮＤ線１１１に対して負の極性の外部ノイズがＯＵＴ線１１０に印加された場合には、順バイアスとなる第１ダイオード１１３によって電流がＧＮＤ線１１１にバイパスされる。また、ＶＤＤ線１１２に対して正の極性の外部ノイズがＯＵＴ線１１０に印加された場合には、順バイアスとなる第２ダイオード１１４によって電流はＶＤＤ線１１２にバイパスされるのである。また、ＧＮＤ線１１１に対する正の極性の外部ノイズがＯＵＴ線１１０に印加された場合には、逆バイアスとなる第１ダイオード１１３に降伏電圧以上の電圧がかかると、第１ダイオード１１３が降伏して電流がＧＮＤ線１１１にバイパスされるようになる。また、ＶＤＤ線１１２に対する負の極性の外部ノイズがＯＵＴ線１１０に印加された場合にも、逆バイアスとなる第２ダイオード１１４に降伏電圧以上の電圧がかかることで、電流がＶＤＤ線１１２にバイパスされるようになるのである。 For example, as shown in FIG. 1, there is an IC having an output circuit including a first diode 113 and a second diode 114 connected in series between a GND line 111 and a VDD line 112. The first diode 113 has an anode and a cathode connected to the GND line 111 and the OUT line 110, respectively. The second diode 114 has an anode and a cathode connected to the OUT line 110 and the VDD line 112, respectively. In such an IC, for example, when external noise having a negative polarity with respect to the GND line 111 is applied to the OUT line 110, the current is bypassed to the GND line 111 by the first diode 113 that is forward biased. When external noise having a positive polarity with respect to the VDD line 112 is applied to the OUT line 110, the current is bypassed to the VDD line 112 by the second diode 114 that is forward biased. In addition, when external noise having a positive polarity with respect to the GND line 111 is applied to the OUT line 110, when a voltage higher than the breakdown voltage is applied to the first diode 113 that is reverse biased, the first diode 113 breaks down. The current is bypassed to the GND line 111. In addition, when external noise having a negative polarity with respect to the VDD line 112 is applied to the OUT line 110, a current higher than the breakdown voltage is applied to the second diode 114 that is reverse-biased, so that the current is bypassed to the VDD line 112. It will be done.

ところで、上記した出力回路は、その前段にある制御回路からの出力をＯＵＴ線１１０に出力するための直列につながれた２つのＭＯＳトランジスタ１１５及び１１６を含む。ＮチャネルＭＯＳトランジスタ１１５はＧＮＤ線１１１及びＯＵＴ線１１０にそれぞれソース及びドレインを接続されている。ＰチャネルＭＯＳトランジスタ１１６はＯＵＴ線１１０及びＶＤＤ線１１２にそれぞれドレイン及びソースを接続されている。また、２つのＭＯＳトランジスタ１１５及び１１６のゲートは制御回路と接続されている。なお、図１に示す如く、第１ダイオード１１３は独立して形成されている場合だけでなく、ＮチャネルＭＯＳトランジスタ１１５の一部に（例えば、Ｐ基板をアノード、Ｎドレインをカソードとして）含まれていることもある。また、第２ダイオード１１４についても独立して形成されている場合だけでなく、ＰチャネルＭＯＳトランジスタ１１６の一部に（例えば、Ｐドレインをアノード、Ｎ−ＷＥＬＬ（Ｎ−ＳＵＢ端子）をカソードとして）含まれることもある。 Incidentally, the output circuit described above includes two MOS transistors 115 and 116 connected in series for outputting the output from the control circuit in the preceding stage to the OUT line 110. The N-channel MOS transistor 115 has a source and a drain connected to the GND line 111 and the OUT line 110, respectively. The P-channel MOS transistor 116 has a drain and a source connected to the OUT line 110 and the VDD line 112, respectively. The gates of the two MOS transistors 115 and 116 are connected to the control circuit. As shown in FIG. 1, the first diode 113 is not only formed independently, but is included in a part of the N-channel MOS transistor 115 (for example, the P substrate as an anode and the N drain as a cathode). Sometimes. The second diode 114 is formed not only independently, but also in a part of the P-channel MOS transistor 116 (for example, the P drain is an anode and the N-WELL (N-SUB terminal) is a cathode). May be included.

図１の如く、２つのダイオード１１３及び１１４と、２つのＭＯＳトランジスタ１１５及び１１６とを有する集積回路において、ＶＤＤ線１１２に対して負の極性の外部ノイズ、例えば静電気などがＯＵＴ線１１０に与えられた場合の耐性（静電破壊耐性）を高めるような静電気保護回路が望まれる。 As shown in FIG. 1, in an integrated circuit having two diodes 113 and 114 and two MOS transistors 115 and 116, external noise having a negative polarity with respect to the VDD line 112, such as static electricity, is applied to the OUT line 110. Therefore, an electrostatic protection circuit that enhances the resistance (electrostatic breakdown resistance) is desired.

ここで、Ｐ型基板に集積された集積回路において、第２ダイオード１１４は、Ｐ型基板の一部にＮ型ＷＥＬＬを形成して、このＮ型ＷＥＬＬの表面近傍に更にＰ＋領域及びＮ＋領域を形成してこれを端子とする構造を有している。つまりＰ＋領域及びＮ型ＷＥＬＬの接触によってＰＮダイオードを構成しているのである。Ｐ＋領域及びＮ＋領域はそれぞれＯＵＴ線１１０及びＶＤＤ線１１２に接続されている（後述する図３を併せて参照されたい）。つまり、ＶＤＤ線１１２に対して負の極性の外部ノイズがＯＵＴ線１１０に印加された場合にあっては、第２ダイオード１１４及びＰチャネルＭＯＳトランジスタ１１６に逆方向バイアスがかかるのである。この逆方向バイアスが第２ダイオード１１４内のＰＮ接合部の降伏電圧、すなわち逆方向耐圧を越えると、第２ダイオード１１４には急激に逆方向電流が流れはじめるのである。ところが、第２ダイオード１１４内のＮ型ＷＥＬＬの部分が高い抵抗を有しているため、第２ダイオード１１４の電圧降下は大となる。そのためＯＵＴ線１１０及びＶＤＤ線１１２に接続されているＰチャネルＭＯＳトランジスタ１１６のドレイン・ソース間には高い電圧が印加されて、その許容範囲を超えた場合にあってはＰチャネルＭＯＳトランジスタ１１６は完全破壊してしまうのである。かかる場合において、第２ダイオード１１４のＮ型ＷＥＬＬ／Ｐ＋領域の接触面積を拡大しても、Ｎ型ＷＥＬＬの抵抗が大であるため、十分に第２ダイオード１１４の全体の抵抗を下げることは困難である。また、ＰチャネルＭＯＳトランジスタ１１６に同一構造を有するゲートオフＰチャネルＭＯＳトランジスタを保護ダイオードとして接続して電流をバイパスしたとしても、ゲートオフＰチャネルＭＯＳトランジスタはＰ型基板上のＮ型ＷＥＬＬ内に形成されなければならず、上記したと同様に直列抵抗が大となって、十分に電流をバイパスするためにはそのトランジスタ幅”Ｗ”を大としなければならない。特に、ＯＵＴ線を複数有する集積回路においては、各出力線毎にトランジスタやダイオードなどの面積を大きくすることが必要となるため、集積回路全体の面積が非常に大きくなってしまうため好ましくない。 Here, in the integrated circuit integrated on the P-type substrate, the second diode 114 forms an N-type WELL on a part of the P-type substrate, and further adds a P + region and an N + region near the surface of the N-type WELL. It has a structure formed and used as a terminal. That is, a PN diode is formed by the contact between the P + region and the N-type WELL. The P + region and the N + region are connected to the OUT line 110 and the VDD line 112, respectively (see also FIG. 3 described later). That is, when external noise having a negative polarity with respect to the VDD line 112 is applied to the OUT line 110, the second diode 114 and the P-channel MOS transistor 116 are reversely biased. When this reverse bias exceeds the breakdown voltage of the PN junction in the second diode 114, that is, the reverse breakdown voltage, the reverse current starts to flow rapidly through the second diode 114. However, since the N-type WELL portion in the second diode 114 has a high resistance, the voltage drop of the second diode 114 becomes large. Therefore, when a high voltage is applied between the drain and source of the P channel MOS transistor 116 connected to the OUT line 110 and the VDD line 112 and the allowable range is exceeded, the P channel MOS transistor 116 is completely It will be destroyed. In such a case, even if the contact area of the N-type WELL / P + region of the second diode 114 is increased, it is difficult to sufficiently reduce the overall resistance of the second diode 114 because the resistance of the N-type WELL is large. It is. Even if a gate-off P-channel MOS transistor having the same structure is connected as a protection diode to the P-channel MOS transistor 116 to bypass the current, the gate-off P-channel MOS transistor must be formed in the N-type WELL on the P-type substrate. In the same manner as described above, the series resistance becomes large, and in order to sufficiently bypass the current, the transistor width “W” must be increased. In particular, in an integrated circuit having a plurality of OUT lines, it is necessary to increase the area of a transistor, a diode, or the like for each output line, which is not preferable because the area of the entire integrated circuit becomes very large.

本発明は、上記した如き状況に鑑みてなされたものであって、Ｐ型基板上に集積された集積回路であって、特に、高い電圧を制御する小電流の出力段の保護に有効な静電気保護回路を含む集積回路を提供することを目的とする。 The present invention has been made in view of the situation as described above, and is an integrated circuit integrated on a P-type substrate, and is particularly effective in protecting a small-current output stage for controlling a high voltage. An object is to provide an integrated circuit including a protection circuit.

本発明による集積回路は、Ｐ型基板の上に形成され且つ電源線と接地線との間で互いに直列に接続されたＰチャネルＭＯＳトランジスタ及びＮチャネルＭＯＳトランジスタを含み、前記ＰチャネルＭＯＳトランジスタ及び前記ＮチャネルＭＯＳトランジスタの接続点の電位を出力線に出力する出力回路と、前記電源線と前記接地線との間に接続された逆バイアスダイオードからなる静電気保護回路と、を含み、前記逆バイアスダイオードの降伏電圧が前記ＰチャネルＭＯＳトランジスタのドレイン・ソース間耐圧よりも低いことを特徴とする。 An integrated circuit according to the present invention includes a P-channel MOS transistor and an N-channel MOS transistor formed on a P-type substrate and connected in series between a power supply line and a ground line, An output circuit for outputting a potential at a connection point of an N-channel MOS transistor to an output line; and an electrostatic protection circuit including a reverse bias diode connected between the power supply line and the ground line, the reverse bias diode The breakdown voltage is lower than the drain-source breakdown voltage of the P-channel MOS transistor.

かかる集積回路にあっては、静電気保護回路を集積回路の１カ所に設けるだけで静電気破壊に対する耐性を向上せしめることが出来る。つまり、出力線毎に静電気をバイパスするための面積の大なるトランジスタなどを形成する必要がないため、集積回路のチップサイズを大幅に増加させることがない。また複雑な集積回路の製造工程を追加することもなく、プロセスコストを上昇させることもないのである。 In such an integrated circuit, resistance to electrostatic breakdown can be improved by providing an electrostatic protection circuit only at one location of the integrated circuit. That is, since it is not necessary to form a transistor having a large area for bypassing static electricity for each output line, the chip size of the integrated circuit is not significantly increased. In addition, no complicated integrated circuit manufacturing process is added, and the process cost is not increased.

更に、本発明による集積回路は、Ｐ型基板の上に形成され且つ電源線と接地線との間で互いに直列に接続された２つのダイオードを含み、前記２つのダイオードの接続点の電位を出力線に出力する出力回路と、前記電源線と前記接地線との間に接続された逆バイアスダイオードからなる静電気保護回路と、を含み、前記逆バイアスダイオードの降伏電圧が前記２つのダイオードのうちの前記信号線及び前記電源線の間に設けられたダイオードの逆方向耐圧よりも低いことを特徴とする。 Furthermore, an integrated circuit according to the present invention includes two diodes formed on a P-type substrate and connected in series between a power supply line and a ground line, and outputs a potential at a connection point of the two diodes. An output circuit for outputting to a line, and an electrostatic protection circuit comprising a reverse bias diode connected between the power supply line and the ground line, wherein a breakdown voltage of the reverse bias diode is the one of the two diodes. The reverse breakdown voltage of a diode provided between the signal line and the power supply line is lower.

かかる集積回路にあっても、上記したと同様に、静電気保護回路を集積回路の１カ所に設けるだけで静電気破壊に対する耐性を向上せしめることが出来るのである。 Even in such an integrated circuit, as described above, it is possible to improve the resistance to electrostatic breakdown only by providing an electrostatic protection circuit in one place of the integrated circuit.

BEST MODE FOR CARRYING OUT THE INVENTION

図２及び図３に示すように、本発明の第１の実施例による集積回路は、ＧＮＤ（接地）線１に接続されたＰ型基板５の上に、ＶＤＤ（電源）線２に接続された出力回路１０、制御回路２０、その他（内部）回路３０、及び、静電気保護回路４０を集積した集積回路である。 As shown in FIGS. 2 and 3, the integrated circuit according to the first embodiment of the present invention is connected to the VDD (power supply) line 2 on the P-type substrate 5 connected to the GND (ground) line 1. The output circuit 10, the control circuit 20, the other (internal) circuit 30, and the electrostatic protection circuit 40 are integrated circuits.

出力回路１０は、集積回路の外部と接続するためのＯＵＴ（信号出力）線３を含み、直列に接続されたＮチャネルＭＯＳトランジスタ１１及びＰチャネルＭＯＳトランジスタ１２、及び、直列に接続された第１のダイオード１４及び第２のダイオード１５を含んでいる。なお、ここでは出力回路１０は１個のみを図示しているが、制御回路２０に複数の出力回路１０が接続されて設けられていても良い。なお、第１ダイオード１４は独立して形成されている場合だけでなく、ＮチャネルＭＯＳトランジスタ１１の一部に（例えば、Ｐ基板をアノード、Ｎドレインをカソードとして）含まれることもある。また、第２ダイオード１５も独立には存在せず、ＰチャネルＭＯＳトランジスタ１２の一部に（Ｐドレインをアノード、Ｎ−ＷＥＬＬ（Ｎ−ＳＵＢ端子）をカソードとして）含まれることもある。 The output circuit 10 includes an OUT (signal output) line 3 for connection to the outside of the integrated circuit, and includes an N channel MOS transistor 11 and a P channel MOS transistor 12 connected in series, and a first connected in series. The diode 14 and the second diode 15 are included. Although only one output circuit 10 is illustrated here, a plurality of output circuits 10 may be connected to the control circuit 20. The first diode 14 is not only formed independently, but may be included in a part of the N-channel MOS transistor 11 (for example, using the P substrate as an anode and the N drain as a cathode). The second diode 15 does not exist independently, and may be included in a part of the P-channel MOS transistor 12 (P drain as an anode and N-WELL (N-SUB terminal) as a cathode).

特に図３を参照して、ＮチャネルＭＯＳトランジスタ１１は、ＧＮＤ線１に接続されたＰ型基板５の一部に、Ｐ型ＷＥＬＬ１１ａを設けて、Ｐ型ＷＥＬＬ１１ａの表面近傍において互いに対向するように２つのＮ＋領域１１ｂ１及び１１ｂ２を設けて形成されている。ソース電極としてのＮ＋領域１１ｂ１はＧＮＤ線１に接続されており、ドレイン電極としてのＮ＋領域１１ｂ２はＯＵＴ線３に接続されている。なお、図３では、ゲート電極はＰ型ＷＥＬＬ１１ａの上に設けられているが図示していない。図２を併せて参照すると、後述するように、ゲート電極はＰチャネルＭＯＳトランジスタ１２のゲート電極と接続されて、制御回路２０と接続されている。 In particular, referring to FIG. 3, N-channel MOS transistor 11 is provided with P-type WELL 11a on a part of P-type substrate 5 connected to GND line 1 so as to face each other in the vicinity of the surface of P-type WELL 11a. Two N + regions 11b1 and 11b2 are provided. The N + region 11b1 as the source electrode is connected to the GND line 1, and the N + region 11b2 as the drain electrode is connected to the OUT line 3. In FIG. 3, although the gate electrode is provided on the P-type WELL 11a, it is not shown. Referring also to FIG. 2, the gate electrode is connected to the gate electrode of the P-channel MOS transistor 12 and to the control circuit 20 as will be described later.

更に、図３を参照して、ＰチャネルＭＯＳトランジスタ１２は、ＧＮＤ線１に接続されたＰ型基板５の一部に、Ｎ型ＷＥＬＬ１２ａを設けて、Ｎ型ＷＥＬＬ１２ａの表面近傍に２つのＰ＋領域１２ｂ１及び１２ｂ２を対向するようにして設けて形成されている。ドレイン電極としてのＰ＋領域１２ｂ１はＯＵＴ線３に接続され、ソース電極としてのＰ＋領域１２ｂ２はＶＤＤ線２に接続されている。なお、Ｎ型ＷＥＬＬ１２ａに設けられたサブ端子線１２ｃはＶＤＤ線２に接続されていることが好ましい。なお、図３では、ゲート電極はＮ型ＷＥＬＬ１２ａの上に設けられているが図示していない。図２を併せて参照すると、このゲート電極はＮチャネルＭＯＳトランジスタ１１のゲート電極と接続されて、制御回路２０と接続されている。なお、ＰチャネルＭＯＳトランジスタ１２は、制御回路２０内のＰチャネルＭＯＳトランジスタの保護のため、制御回路２０内のＰチャネルＭＯＳトランジスタと同じ若しくは低いドレイン・ソース間耐圧を有している。 Further, referring to FIG. 3, P channel MOS transistor 12 includes an N type WELL 12a provided on a part of P type substrate 5 connected to GND line 1, and two P + regions in the vicinity of the surface of N type WELL 12a. 12b1 and 12b2 are provided so as to face each other. The P + region 12b1 as the drain electrode is connected to the OUT line 3, and the P + region 12b2 as the source electrode is connected to the VDD line 2. Note that the sub terminal line 12c provided in the N-type WELL 12a is preferably connected to the VDD line 2. In FIG. 3, although the gate electrode is provided on the N-type WELL 12a, it is not shown. Referring also to FIG. 2, this gate electrode is connected to the gate electrode of the N-channel MOS transistor 11 and is connected to the control circuit 20. P channel MOS transistor 12 has the same or lower drain-source breakdown voltage as P channel MOS transistor in control circuit 20 in order to protect the P channel MOS transistor in control circuit 20.

更に、図３を参照して、第１のダイオード１４は、ＧＮＤ線１に接続されたＰ型基板５の一部に、Ｐ型ＷＥＬＬ１４ａを設けて、Ｐ型ＷＥＬＬ１４ａの表面近傍に互いに対向するようにＰ＋領域１４ｂ１、及び、Ｎ＋領域１４ｂ２を設けて形成されている。Ｐ＋領域１４ｂ１、及び、Ｎ＋領域１４ｂ２はそれぞれＧＮＤ線１及びＯＵＴ線３に電気的に接続されており、ＧＮＤ線１にＰ側を、ＯＵＴ線３にＮ側を向けたダイオードを形成しているのである。つまり、第１のダイオード１４は、アノードとしてのＰ型ＷＥＬＬ１４ａとカソードとしてのＮ＋領域１４ｂ２とを接触させたＰＮダイオードなのである。 Further, referring to FIG. 3, P-type WELL 14a is provided on a part of P-type substrate 5 connected to GND line 1, and first diodes 14 are opposed to each other in the vicinity of the surface of P-type WELL 14a. Are provided with a P + region 14b1 and an N + region 14b2. The P + region 14b1 and the N + region 14b2 are electrically connected to the GND line 1 and the OUT line 3, respectively, and form a diode with the P side facing the GND line 1 and the N side facing the OUT line 3. It is. That is, the first diode 14 is a PN diode in which the P-type WELL 14a as the anode and the N + region 14b2 as the cathode are brought into contact with each other.

更に、図３を参照して、第２のダイオード１５は、ＧＮＤ線１に接続されたＰ型基板５の一部に、Ｎ型ＷＥＬＬ１５ａを設けて、Ｎ型ＷＥＬＬ１５ａの表面近傍にＰ＋領域１５ｂ１、及び、Ｎ＋領域１５ｂ２を互いに対向するようにして設けて形成されている。Ｐ＋領域１５ｂ１、及び、Ｎ＋領域１５ｂ２はそれぞれＯＵＴ線３及びＶＤＤ線２に電気的に接続されている。つまり、ＯＵＴ線３にＰ側を、ＶＤＤ線２側にＮ側を向けてダイオードを形成しているのである。つまり、第２のダイオード１５は、アノードとしてのＰ＋領域１５ｂ１とカソードとしてのＮ型ＷＥＬＬ１５ａとを接触させたＰＮダイオードなのである。 Further, referring to FIG. 3, the second diode 15 includes an N-type WELL 15a provided on a part of the P-type substrate 5 connected to the GND line 1, and a P + region 15b1, near the surface of the N-type WELL 15a. The N + regions 15b2 are provided so as to face each other. The P + region 15b1 and the N + region 15b2 are electrically connected to the OUT line 3 and the VDD line 2, respectively. That is, the diode is formed with the P side facing the OUT line 3 and the N side facing the VDD line 2 side. That is, the second diode 15 is a PN diode in which the P + region 15b1 as the anode and the N-type WELL 15a as the cathode are brought into contact with each other.

制御回路２０及びその他（内部）回路３０はＧＮＤ線１及びＶＤＤ線２の間で動作するＰ型基板５の上に集積された回路からなるが、公知のいかなる回路であってもよいのでここでは詳述しない。 The control circuit 20 and the other (internal) circuit 30 are circuits integrated on the P-type substrate 5 operating between the GND line 1 and the VDD line 2, but any known circuit may be used here. Not detailed.

静電気保護回路４０は、逆バイアスダイオードとして働く少なくとも１つのＰチャネルＭＯＳトランジスタ４１を含んでいる。ＰチャネルＭＯＳトランジスタ４１は、ＧＮＤ線１に接続されたＰ型基板５の一部に、Ｎ型ＷＥＬＬ４１ａを設けて、Ｎ型ＷＥＬＬ４１ａの表面近傍において互いに対向する２つのＰ＋領域４１ｂ１及び４１ｂ２を設けて形成されている。ドレイン電極としてのＰ＋領域４１ｂ１はＧＮＤ線１に接続され、ソース電極としてのＰ＋領域４１ｂ２はＶＤＤ線２に接続されている。なお、Ｎ型ＷＥＬＬ４１ａに設けられたサブ端子線４１ｃはＶＤＤ線２に接続されていることが好ましい。また、図３には図示していないが、ゲート電極はＮ型ＷＥＬＬ４１ａの上にある。ゲート電極は、図２に示す如く、ＶＤＤ線２に接続しておくことが好ましい。後述するように、ＰチャネルＭＯＳトランジスタ４１は、ＰチャネルＭＯＳトランジスタ１２を流れようとする外部ノイズ電流をバイパスするために、ドレイン・ソース間耐圧をＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間耐圧よりも低く設定される。第１のダイオード１４の順方向における電圧降下を考慮して、好ましくは、ＰチャネルＭＯＳトランジスタ１２よりも１Ｖ以上低いドレイン・ソース間耐圧を有していることが好ましい。 The electrostatic protection circuit 40 includes at least one P-channel MOS transistor 41 that functions as a reverse bias diode. The P-channel MOS transistor 41 is provided with an N-type WELL 41a on a part of the P-type substrate 5 connected to the GND line 1, and two P + regions 41b1 and 41b2 facing each other in the vicinity of the surface of the N-type WELL 41a. Is formed. The P + region 41b1 as the drain electrode is connected to the GND line 1, and the P + region 41b2 as the source electrode is connected to the VDD line 2. Note that the sub terminal line 41 c provided in the N-type WELL 41 a is preferably connected to the VDD line 2. Although not shown in FIG. 3, the gate electrode is on the N-type WELL 41a. The gate electrode is preferably connected to the VDD line 2 as shown in FIG. As will be described later, the P-channel MOS transistor 41 has a drain-source breakdown voltage higher than the drain-source breakdown voltage of the P-channel MOS transistor 12 in order to bypass an external noise current that flows through the P-channel MOS transistor 12. Set low. Considering the voltage drop in the forward direction of the first diode 14, it is preferable that the drain-source breakdown voltage is preferably 1 V or more lower than that of the P-channel MOS transistor 12.

図４に示すように、ＰチャネルＭＯＳトランジスタ１２は、Ｐ型シリコンからなるＰ型基板５の一部にＮ型ＷＥＬＬ１２ａを形成して、この表面から例えばＰ型不純物をイオン注入などによって打ち込んで、２つの互いに対向するＰ＋領域１２ｂ１及び１２ｂ２を形成している。ドレイン電極としてのＰ＋領域１２ｂ１、及び、ソース電極としてのＰ＋領域１２ｂ２の周囲には、不純物濃度をより低下せしめた低濃度ドレイン領域１２ｂ１’及び低濃度ソース領域１２ｂ２’がそれぞれ形成されている。低濃度ドレイン領域１２ｂ１’及び低濃度ソース領域１２ｂ２’の上にはゲート酸化膜５１を挟んで、例えば、ポリシリコンなどからなるゲート電極５２を設け、更にこれらの上から絶縁膜５３が形成されている。 As shown in FIG. 4, the P-channel MOS transistor 12 is formed by forming an N-type WELL 12a on a part of a P-type substrate 5 made of P-type silicon and implanting a P-type impurity from the surface by, for example, ion implantation. Two opposing P + regions 12b1 and 12b2 are formed. Around the P + region 12b1 as the drain electrode and the P + region 12b2 as the source electrode, a low-concentration drain region 12b1 'and a low-concentration source region 12b2' with lower impurity concentration are formed, respectively. A gate electrode 52 made of, for example, polysilicon is provided on the lightly doped drain region 12b1 ′ and the lightly doped source region 12b2 ′ with a gate oxide film 51 interposed therebetween, and an insulating film 53 is formed thereon. Yes.

ここで、ゲート電極５４において、Ｎ型ＷＥＬＬ１２ａの表面に沿って平行な部分を有効ゲート部として、この長さをゲート長さＬｇ５４とする。また、Ｎ型ＷＥＬＬ１２ａの表面に沿った方向における低濃度ドレイン領域１２ｂ１’及び低濃度ソース領域１２ｂ２’の最も近接する位置での距離を低濃度ドレイン・ソース間距離Ｌｄｓ５５とする。更に、Ｐ＋領域１２ｂ１から有効ゲート部の端部までの距離を低濃度ドレイン領域長さＬｌｄ５６、Ｐ＋領域１２ｂ２から有効ゲート部の端部までの距離を低濃度ソース領域長さＬｌｓ５７と定義する。 Here, in the gate electrode 54, a portion parallel to the surface of the N-type WELL 12a is defined as an effective gate portion, and this length is defined as a gate length Lg54. Further, the distance between the lightly doped drain region 12b1 'and the lightly doped source region 12b2' in the direction along the surface of the N-type WELL 12a is the lightly doped drain-source distance Lds55. Further, the distance from the P + region 12b1 to the end of the effective gate portion is defined as the low concentration drain region length Lld56, and the distance from the P + region 12b2 to the end of the effective gate portion is defined as the low concentration source region length Lls57.

ところで、上記した如く、静電気保護回路４０のＰチャネルＭＯＳトランジスタ４１は、出力回路１０のＰチャネルＭＯＳトランジスタ１２よりもドレイン・ソース間耐圧が低いが、ＰチャネルＭＯＳトランジスタのドレイン・ソース間耐圧を変化させるためのいくつかの方法をここに列挙するが、本発明はこれに限定されるものではない。 By the way, as described above, the P-channel MOS transistor 41 of the electrostatic protection circuit 40 has a lower drain-source breakdown voltage than the P-channel MOS transistor 12 of the output circuit 10, but changes the drain-source breakdown voltage of the P-channel MOS transistor. Several methods for achieving this are listed here, but the present invention is not limited thereto.

まず、ＰチャネルＭＯＳトランジスタのゲート長さＬｇをより短くすることでドレイン・ソース間耐圧を下げることが出来る。すなわち、静電気保護回路４０のＰチャネルＭＯＳトランジスタ４１のゲート長さＬｇ５４を、出力回路１０のＰチャネルＭＯＳトランジスタ１２のゲート長さＬｇ５４よりも短くすればよい。かかる場合、ドレイン・ソース間の電圧勾配がより大となるため、ゲート電位がオープン又はソースと同電位であっても、ソースからドレイン方向への電流の流れをより低い電圧で生じせしめることが出来るのである。例えば、ＰチャネルＭＯＳトランジスタ１２のゲート長さＬｇ５４を１．２μｍとすると、ＰチャネルＭＯＳトランジスタ４１のゲート長さＬｇを１．０μｍとすることでドレイン・ソース間耐圧を１Ｖ以上下げることが出来るのである。好ましくは、ＰチャネルＭＯＳトランジスタ４１のゲート長さＬｇは０．８μｍである。また、低濃度ドレイン・ソース間距離Ｌｄｓ５５をより短くしてもドレイン・ソース間の電圧勾配をより大とできるので、ドレイン・ソース間耐圧を下げることが出来るのである。 First, the drain-source breakdown voltage can be lowered by shortening the gate length Lg of the P-channel MOS transistor. That is, the gate length Lg 54 of the P channel MOS transistor 41 of the electrostatic protection circuit 40 may be made shorter than the gate length Lg 54 of the P channel MOS transistor 12 of the output circuit 10. In this case, since the voltage gradient between the drain and the source becomes larger, even when the gate potential is open or the same potential as the source, a current flow from the source to the drain can be generated at a lower voltage. It is. For example, if the gate length Lg54 of the P-channel MOS transistor 12 is 1.2 μm, the drain-source breakdown voltage can be lowered by 1 V or more by setting the gate length Lg of the P-channel MOS transistor 41 to 1.0 μm. is there. Preferably, gate length Lg of P channel MOS transistor 41 is 0.8 μm. Further, even if the low-concentration drain-source distance Lds55 is made shorter, the voltage gradient between the drain and source can be made larger, so that the drain-source breakdown voltage can be lowered.

同様に、ドレイン・ソース間の電圧勾配をより大とするため、ＰチャネルＭＯＳトランジスタ４１において、低濃度ドレイン領域長さＬｌｄを短くしても良い。例えば、ＰチャネルＭＯＳトランジスタ１２の低濃度ドレイン領域長さＬｌｄ５６を０．８μｍとすると、ＰチャネルＭＯＳトランジスタ４１の低濃度ドレイン領域長さＬｌｄを０．６μｍとすることでドレイン・ソース間耐圧を１Ｖ程度以上下げることが出来るのである。好ましくは、ＰチャネルＭＯＳトランジスタ４１の低濃度ドレイン領域長さＬｌｄは０．４μｍである。 Similarly, in order to increase the voltage gradient between the drain and the source, in the P-channel MOS transistor 41, the lightly doped drain region length Lld may be shortened. For example, if the lightly doped drain region length Lld56 of the P-channel MOS transistor 12 is 0.8 μm, the drain-source breakdown voltage is 1 V by setting the lightly doped drain region length Lld of the P-channel MOS transistor 41 to 0.6 μm. It can be lowered more than about. Preferably, the lightly doped drain region length Lld of the P channel MOS transistor 41 is 0.4 μm.

更に、ドレイン・ソース間の電圧勾配をより大とするため、ＰチャネルＭＯＳトランジスタ４１において、低濃度ソース領域長さＬｌｓを短くしても良い。例えば、ＰチャネルＭＯＳトランジスタ１２の低濃度ソース領域長さＬｌｓ５７を０．４μｍとすると、ＰチャネルＭＯＳトランジスタ４１の低濃度ソース領域長さＬｌｓを０．２μｍとすることでドレイン・ソース間耐圧を１Ｖ程度以上下げることが出来るのである。 Further, in order to increase the voltage gradient between the drain and the source, in the P-channel MOS transistor 41, the low concentration source region length Lls may be shortened. For example, if the low concentration source region length Lls57 of the P channel MOS transistor 12 is 0.4 μm, the low concentration source region length Lls of the P channel MOS transistor 41 is 0.2 μm so that the drain-source breakdown voltage is 1V. It can be lowered more than about.

更に、ＰチャネルＭＯＳトランジスタ４１において、ＰチャネルＭＯＳトランジスタ１２よりも高い不純物密度の低濃度ドレイン領域１２ｂ１’や低濃度ソース領域１２ｂ２’を形成してもドレイン・ソース間の電圧勾配を大とすることが出来て、ドレイン・ソース間耐圧を低下させることができるのである。 Further, in the P channel MOS transistor 41, even if the lightly doped drain region 12b1 ′ and the lightly doped source region 12b2 ′ having a higher impurity density than the P channel MOS transistor 12 are formed, the voltage gradient between the drain and the source is increased. As a result, the drain-source breakdown voltage can be reduced.

次に、上記した構成の集積回路の電流の流れについて説明する。特にＶＤＤ線２に対して、出力線３に負の極性の外部ノイズ（静電気パルス）が印加された場合について説明する。 Next, the current flow of the integrated circuit configured as described above will be described. In particular, the case where negative polarity external noise (electrostatic pulse) is applied to the output line 3 with respect to the VDD line 2 will be described.

図５において、ＶＤＤ線２に対する負の極性の外部ノイズがＯＵＴ線３に印加された場合において、２通りの電流通路によって電流がバイパスされ得る。第１の電流通路Ａ１は、第２ダイオード１５の逆バイアスとなるようなＶＤＤ線２からＯＵＴ線３への電流通路である。第２の電流通路Ａ２は、第１ダイオード１４の順バイアスとなるような、ＶＤＤ線２から静電気保護回路４１を通ってＧＮＤ線１を通じて第１ダイオード１４を通り、ＯＵＴ線３への電流通路である。上記２通りの電流通路Ａ１及びＡ２のうち動作開始電圧がより低い電流通路を電流が流れるわけである。 In FIG. 5, when external noise having a negative polarity with respect to the VDD line 2 is applied to the OUT line 3, the current can be bypassed by two current paths. The first current path A1 is a current path from the VDD line 2 to the OUT line 3 that serves as a reverse bias for the second diode 15. The second current path A2 is a current path from the VDD line 2 through the electrostatic protection circuit 41 to the first diode 14 through the GND line 1 and to the OUT line 3 so as to be a forward bias of the first diode 14. is there. The current flows through the current path having the lower operation start voltage among the two current paths A1 and A2.

詳細には、ＯＵＴ線３に負電位が印加されると、ＶＤＤ線２とＯＵＴ線３との間の電位差が第２ダイオード１５の逆バイアスを与えるとともに、ＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間にもこれが与えられる。一方、ＯＵＴ線３の電位はＧＮＤ線１の電位よりも低いので、第１ダイオード１４が順方向バイアスされる。第１ダイオード１４の順方向電圧降下とＧＮＤ線１を電流が流れる時の配線抵抗による電圧降下と逆バイアスダイオードとしてのＰチャネルＭＯＳトランジスタ４１の降伏電圧の和がＰチャネルＭＯＳトランジスタ１２の降伏電圧よりも小さければ第２の電流通路に静電気パルス電流が流れる。これによって、ＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間にはＰチャネルＭＯＳトランジスタ１２が破壊してしまう程度の電圧が印加されないため破壊を免れるのである。 More specifically, when a negative potential is applied to the OUT line 3, the potential difference between the VDD line 2 and the OUT line 3 provides a reverse bias for the second diode 15 and between the drain and source of the P-channel MOS transistor 12. This is also given. On the other hand, since the potential of the OUT line 3 is lower than the potential of the GND line 1, the first diode 14 is forward-biased. The sum of the forward voltage drop of the first diode 14, the voltage drop due to the wiring resistance when a current flows through the GND line 1, and the breakdown voltage of the P-channel MOS transistor 41 as a reverse bias diode is based on the breakdown voltage of the P-channel MOS transistor 12. If it is smaller, an electrostatic pulse current flows through the second current path. As a result, a voltage sufficient to destroy the P channel MOS transistor 12 is not applied between the drain and the source of the P channel MOS transistor 12, so that the breakdown is avoided.

なお、一般的に、Ｐ型基板上に集積された集積回路においては、ＮチャネルＭＯＳトランジスタ１１は、Ｐ基板に接続されたＰ型ＷＥＬＬ構造を有する。故に、ＰチャネルＭＯＳトランジスタ４１が降伏してＮチャネルＭＯＳトランジスタ１１のドレイン・サブ間に順方向電流が流れたとしても、ＰＮ接合の順方向に電流が流れる場合にあっては、ＰＮ接合面全体で電流を流すので局所的な発熱が生じない。よって、ＮチャネルＭＯＳトランジスタ１１は破壊しないのである。 In general, in an integrated circuit integrated on a P-type substrate, N-channel MOS transistor 11 has a P-type WELL structure connected to the P substrate. Therefore, even if the P-channel MOS transistor 41 breaks down and a forward current flows between the drain and sub of the N-channel MOS transistor 11, if the current flows in the forward direction of the PN junction, the entire PN junction surface In this case, local heat is not generated. Therefore, the N channel MOS transistor 11 is not destroyed.

また、制御回路２０に複数の出力回路１０を接続する場合がある。かかる場合、特に、複数の出力回路１０からのノイズ電流の流路となる静電気保護回路４０のＰチャネルＭＯＳトランジスタ４１において十分な電流を流すことができるようにＰチャネルＭＯＳトランジスタ４１のＮ型ＷＥＬＬ４１ａ、Ｐ＋領域４１ｂ１及び４１ｂ２の面積を十分に取ることが好ましい。しかしながら、すべての出力回路１０のＯＵＴ線３に同時にノイズが与えられる場合は稀であって、必ずしも出力回路１０の総数だけの電流容量をＰチャネルＭＯＳトランジスタ４１に与える必要はない。つまり、出力回路１０のＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間の静電破壊耐圧を上げるべく、各出力回路１０のＰチャネルＭＯＳトランジスタ１２の面積を個別に大とするよりも、集積回路全体の面積を効率的に小とすることが出来るのである。 In some cases, a plurality of output circuits 10 are connected to the control circuit 20. In such a case, in particular, the N-type WELL 41a of the P-channel MOS transistor 41 so that a sufficient current can flow in the P-channel MOS transistor 41 of the electrostatic protection circuit 40 that becomes a flow path of the noise current from the plurality of output circuits 10. It is preferable to take a sufficient area of the P + regions 41b1 and 41b2. However, it is rare that noise is simultaneously applied to the OUT lines 3 of all the output circuits 10, and it is not always necessary to provide the P channel MOS transistor 41 with a current capacity corresponding to the total number of the output circuits 10. In other words, in order to increase the electrostatic breakdown voltage between the drain and source of the P-channel MOS transistor 12 of the output circuit 10, rather than individually increasing the area of the P-channel MOS transistor 12 of each output circuit 10, The area can be made small efficiently.

ところで、図６に示すように、実施例１の変形例として、ＰチャネルＭＯＳトランジスタ４１はアノード側及びカソード側をそれぞれＧＮＤ線１及びＶＤＤ線２に接続した逆バイアスダイオードとしてのＰＮダイオード４２であっても良い。かかる場合、ＰＮダイオード４２の逆方向耐圧がＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間耐圧よりも１Ｖ以上小であれば、上記した実施例と同様の機能が得られるのである。詳細については、上記した実施例と共通するので省略する。 As shown in FIG. 6, as a modification of the first embodiment, a P-channel MOS transistor 41 is a PN diode 42 as a reverse bias diode in which the anode side and the cathode side are connected to the GND line 1 and the VDD line 2, respectively. May be. In this case, if the reverse breakdown voltage of the PN diode 42 is 1 V or more lower than the drain-source breakdown voltage of the P-channel MOS transistor 12, the same function as the above-described embodiment can be obtained. The details are the same as those in the above-described embodiment, and will be omitted.

更に、図７及び図８に示すように、実施例１の他の変形例として、図２及び図６に示した集積回路の出力回路１０のＰチャネルＭＯＳトランジスタ１２のドレイン電極としてのＰ＋領域１２ｂ１と、ＯＵＴ線３との間に数オーム程度の抵抗器４３を入れてもよい。すなわち、ＰチャネルＭＯＳトランジスタ１２に直列に抵抗器４３を挿入することで、ＰチャネルＭＯＳトランジスタ１２に印加される電圧を下げることが出来るのである。結果として、後述するように、ＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間が永久破壊するときに与えられるＶＤＤ線２及びＯＵＴ線３の間の電圧をより大とすることが出来るのである。なお、抵抗器４３の抵抗値が大に過ぎると、トランジスタのオン抵抗が上昇してドライバー回路の設計が複雑となってしまうため好ましくない。抵抗器４３は、好ましくは、シリサイドＰＯＬＹ抵抗、ＮＯＮ−シリサイドＰＯＬＹ抵抗、シリサイドブロックなどからなる。 Further, as shown in FIGS. 7 and 8, as another modification of the first embodiment, a P + region 12b1 as a drain electrode of the P-channel MOS transistor 12 of the output circuit 10 of the integrated circuit shown in FIGS. And a resistor 43 of about several ohms may be inserted between the OUT line 3 and the OUT line 3. That is, the voltage applied to the P channel MOS transistor 12 can be lowered by inserting the resistor 43 in series with the P channel MOS transistor 12. As a result, as will be described later, the voltage between the VDD line 2 and the OUT line 3 given when the drain-source of the P-channel MOS transistor 12 is permanently destroyed can be increased. If the resistance value of the resistor 43 is too large, the on-resistance of the transistor rises and the design of the driver circuit becomes complicated, which is not preferable. The resistor 43 is preferably made of a silicide POLY resistor, a NON-silicide POLY resistor, a silicide block, or the like.

次に、本発明の上記した実施例による集積回路のＴＬＰ（ＴｒａｎｓｍｉｓｓｉｏｎＬｉｎｅＰｕｌｓｅ）試験によって得られた電流Ｉ−電圧Ｖ特性について説明する。 Next, the current I-voltage V characteristics obtained by the TLP (Transmission Line Pulse) test of the integrated circuit according to the above-described embodiment of the present invention will be described.

まず、比較例として、図９において、図１に示した従来の集積回路におけるＴＬＰ線図を示す。上記した如く、第２ダイオード１１４内のＮ型ＷＥＬＬの部分が高い抵抗を有しているため第２ダイオード１１４の電圧降下は大となり、故に、ゆるやかなＴＬＰ線図が得られる。詳細には、曲線１２０はＰチャネルＭＯＳトランジスタ１１６の単体のＴＬＰ線図（ドレイン電流Ｉｄ−ドレイン電圧Ｖｄ）であるが、つまりＰチャネルＭＯＳトランジスタ１１６のドレイン・ソース間は約３０Ｖで降伏して電流が流れ始め、約３３Ｖが印加されると約０．６Ａの電流が流れるのである。そしてこの電圧値を超えた電圧が印加されると、ＰチャネルＭＯＳトランジスタ１１６は永久破壊されてしまう。ところで、図１に示した集積回路において、ＰチャネルＭＯＳトランジスタ１１６に約３３Ｖが印加されるときにはこれに並列に接続された第２ダイオード１１４にも同様に約３３Ｖが印加される。曲線１２１は第２ダイオード１１４のＴＬＰ線図であるが、この電圧で第２ダイオード１１４には約０．３Ａの電流が流れ得る。つまり、ＯＵＴ線１１０には、第２ダイオード１１４及びＰチャネルＭＯＳトランジスタ１１６の両方を流れる電流の和として最大０．９Ａの電流が流れ得る。曲線１２２はこの集積回路のＴＬＰ線図であるが、０．９Ａ以上の放電電流が流れたときにはＰチャネルＭＯＳトランジスタ１１６が永久破壊されてしまうのである。 First, as a comparative example, FIG. 9 shows a TLP diagram in the conventional integrated circuit shown in FIG. As described above, since the portion of the N-type WELL in the second diode 114 has a high resistance, the voltage drop of the second diode 114 becomes large, and therefore a gentle TLP diagram can be obtained. Specifically, the curve 120 is a single TLP diagram (drain current Id−drain voltage Vd) of the P-channel MOS transistor 116, that is, the current between the drain and the source of the P-channel MOS transistor 116 is broken down at about 30V. When about 33V is applied, a current of about 0.6A flows. When a voltage exceeding this voltage value is applied, P channel MOS transistor 116 is permanently destroyed. In the integrated circuit shown in FIG. 1, when about 33 V is applied to the P-channel MOS transistor 116, about 33 V is also applied to the second diode 114 connected in parallel thereto. A curve 121 is a TLP diagram of the second diode 114, and a current of about 0.3 A can flow through the second diode 114 at this voltage. That is, a maximum current of 0.9 A can flow through OUT line 110 as the sum of the currents flowing through both second diode 114 and P-channel MOS transistor 116. Curve 122 is a TLP diagram of this integrated circuit. When a discharge current of 0.9 A or more flows, P-channel MOS transistor 116 is permanently destroyed.

さて、図２の本発明の実施例による集積回路において、ＰチャネルＭＯＳトランジスタ１２はＰチャネルＭＯＳトランジスタ１１６と同じＭＯＳトランジスタであるとする。すなわち、ＰチャネルＭＯＳトランジスタ１２のドレイン・ソース間に３３Ｖが印加されたときに０．６Ａの電流が流れるとともに、これ以上の電圧が印加されると永久破壊してしまうのである。図５を参照すると、第１の電流通路Ａ１、すなわち、第２ダイオード１５の逆バイアスとなるようなＶＤＤ線２からＯＵＴ線３への電流通路だけでは、第２ダイオード１５及びＰチャネルＭＯＳトランジスタ１２に３３Ｖを印加することができて、それぞれ０．３Ａ及び０．６Ａの電流が流れる。つまり集積回路の全体として０．９Ａが放電パルス電流の最大許容電流値となる。詳細については、図９及び上記記載を参照されたい。 In the integrated circuit according to the embodiment of the present invention shown in FIG. 2, it is assumed that the P channel MOS transistor 12 is the same MOS transistor as the P channel MOS transistor 116. That is, a current of 0.6 A flows when 33 V is applied between the drain and source of the P-channel MOS transistor 12, and permanent destruction occurs when a voltage higher than this is applied. Referring to FIG. 5, the second diode 15 and the P-channel MOS transistor 12 only in the first current path A1, that is, the current path from the VDD line 2 to the OUT line 3 that becomes the reverse bias of the second diode 15. 33V can be applied, and currents of 0.3A and 0.6A flow, respectively. That is, 0.9 A is the maximum allowable current value of the discharge pulse current as a whole of the integrated circuit. See FIG. 9 and the above description for details.

ここで、図５を参照すると、第２の電流通路Ａ２、すなわち、第１ダイオード１４の順バイアスとなるような、ＶＤＤ線２から静電気保護回路４０を通ってＧＮＤ線１を通じて第１ダイオード１４を通り、ＯＵＴ線３への電流通路に放電パルス電流が流れる場合について考える。図１０に示す如く、曲線６０、６１、６２及び６３はそれぞれＰチャネルＭＯＳトランジスタ１２、第１ダイオード１４、ＰチャネルＭＯＳトランジスタ４１及び第２の電流通路Ａ２全体のＴＬＰ線図である。上記したと同様に、ＰチャネルＭＯＳトランジスタ１２は約３３Ｖ、０．６Ａで永久破壊する（図１０の６０’参照）。ＧＮＤ線１とＶＤＤ線２との間に３３Ｖを印加した時には、第２の電流通路Ａ２には、３．８Ａの放電パルス電流が流れるのである。故に、最大許容電流値はＰチャネルＭＯＳトランジスタ１２の許容最大電流値０．６Ａと合算して４．４Ａとなるのである。すなわち、４．４Ａ／０．９Ａ＝４．９倍だけ静電破壊への耐性を向上することができたのである。 Referring now to FIG. 5, the first diode 14 is routed from the VDD line 2 through the electrostatic protection circuit 40 through the GND line 1 so as to be the forward bias of the second current path A2, that is, the first diode 14. Consider the case where the discharge pulse current flows through the current path to the OUT line 3. As shown in FIG. 10, curves 60, 61, 62 and 63 are TLP diagrams of the P channel MOS transistor 12, the first diode 14, the P channel MOS transistor 41 and the entire second current path A2, respectively. As described above, the P-channel MOS transistor 12 is permanently destroyed at about 33 V and 0.6 A (see 60 'in FIG. 10). When 33 V is applied between the GND line 1 and the VDD line 2, a discharge pulse current of 3.8 A flows through the second current path A2. Therefore, the maximum allowable current value is 4.4 A in total with the allowable maximum current value 0.6 A of the P-channel MOS transistor 12. That is, the resistance to electrostatic breakdown could be improved by 4.4 A / 0.9 A = 4.9 times.

次に、実施例１の他の変形例として、図７に示す如く、ＰチャネルＭＯＳトランジスタ１２のドレイン電極としてのＰ＋領域１２ｂ１とＯＵＴ線３との間に５オームの抵抗器４３を入れた場合について考える。図１１に示す如く、曲線６０、６１、６２及び６３はそれぞれＰチャネルＭＯＳトランジスタ１２、第１ダイオード１４、ＰチャネルＭＯＳトランジスタ４１及び第２の電流通路Ａ２全体のＴＬＰ線図である。ＰチャネルＭＯＳトランジスタ１２の永久破壊電圧は抵抗器４３における電圧降下を生じるので、約３６Ｖまで上昇する（図１０の６０’参照）。曲線６３より３６Ｖが印加されたときには集積回路にはさらに５．０Ａ足した５．６Ａを流すことが出来るのである。つまり、ＰチャネルＭＯＳトランジスタ１２に抵抗器４３を接続することで、本発明の第１の実施例による集積回路の耐性をさらに高めることが出来るのである（４．４Ａから５．６Ａへ改善）。 Next, as another modification of the first embodiment, as shown in FIG. 7, when a 5-ohm resistor 43 is inserted between the P + region 12 b 1 as the drain electrode of the P-channel MOS transistor 12 and the OUT line 3. think about. As shown in FIG. 11, curves 60, 61, 62, and 63 are TLP diagrams of the P channel MOS transistor 12, the first diode 14, the P channel MOS transistor 41, and the entire second current path A2, respectively. Since the permanent breakdown voltage of the P-channel MOS transistor 12 causes a voltage drop in the resistor 43, it rises to about 36V (see 60 'in FIG. 10). From the curve 63, when 36 V is applied, 5.6 A can be supplied to the integrated circuit by adding 5.0 A. That is, the resistance of the integrated circuit according to the first embodiment of the present invention can be further increased by connecting the resistor 43 to the P-channel MOS transistor 12 (improvement from 4.4A to 5.6A).

図１２に示すように、本発明の第２の実施例による集積回路は、出力回路１０にＰチャネルＭＯＳトランジスタ１２を含まない点を除いて、実施例１と同様である。なお、ＰチャネルＭＯＳトランジスタ４１は、制御回路２０内において使用されているＰチャネルＭＯＳトランジスタの保護のため、制御回路２０内のＰチャネルＭＯＳトランジスタよりも１Ｖ以上低いドレイン・ソース間耐圧を有している必要がある。 As shown in FIG. 12, the integrated circuit according to the second embodiment of the present invention is the same as that of the first embodiment except that the output circuit 10 does not include the P-channel MOS transistor 12. The P-channel MOS transistor 41 has a drain-source breakdown voltage that is 1 V or more lower than that of the P-channel MOS transistor in the control circuit 20 in order to protect the P-channel MOS transistor used in the control circuit 20. Need to be.

本発明の第２の実施例においても、ＯＵＴ線３に静電気の如き外部ノイズが印加された場合の動作は同様である。ＯＵＴ線３にＶＤＤ線２に対する負の極性の外部ノイズが印加された場合、逆方向耐圧に関して、ＶＤＤ線２とＯＵＴ線３との電位差がそのまま第２ダイオード１５にかかり、その電圧が第２ダイオード１５の逆方向永久破壊耐圧よりも大であると第２ダイオード１５が破壊されてしまう。つまり、Ｐ型基板にＮ型ＷＥＬＬを形成してなる第２ダイオード１５は、Ｐ型基板にＰ型ＷＥＬＬを形成してなるので、例えば第１ダイオード１４などと比較すると一般的にその破壊耐性が低いのである。また、第２ダイオード１５が永久破壊しない場合でも、制御回路２０や、その他内部回路３０に大きな電圧がかかり、それらの回路内の素子が破壊されることもある。しかしながら、実施例１と同様に、第２ダイオード１５の逆方向耐圧よりも１Ｖ以上低いドレイン・ソース間耐圧を有するＰチャネルＭＯＳトランジスタ４１を含む静電気保護回路４０を設けることで第２ダイオード１５が破壊される前に外部ノイズ電流がバイパスされるのである。詳細については、実施例１と同様であるので省略する。 Also in the second embodiment of the present invention, the operation when external noise such as static electricity is applied to the OUT line 3 is the same. When external noise having a negative polarity with respect to the VDD line 2 is applied to the OUT line 3, the potential difference between the VDD line 2 and the OUT line 3 is directly applied to the second diode 15 with respect to the reverse breakdown voltage, and the voltage is applied to the second diode. If the reverse breakdown voltage is greater than 15, the second diode 15 is destroyed. That is, the second diode 15 formed by forming the N-type WELL on the P-type substrate is formed by forming the P-type WELL on the P-type substrate, and therefore generally has a higher breakdown resistance than, for example, the first diode 14. It is low. Even when the second diode 15 is not permanently destroyed, a large voltage is applied to the control circuit 20 and other internal circuits 30, and the elements in those circuits may be destroyed. However, as in the first embodiment, the second diode 15 is destroyed by providing the electrostatic protection circuit 40 including the P-channel MOS transistor 41 having a drain-source breakdown voltage that is 1 V or more lower than the reverse breakdown voltage of the second diode 15. The external noise current is bypassed before being done. Details are the same as those in the first embodiment, and are omitted.

また、図１３に示すように、静電気保護回路４０は実施例１と同様にＰＮダイオード４２であっても良い。ＰＮダイオード４２は、第２ダイオード１５の逆方向耐圧よりも１Ｖ以上低い逆方向耐圧を有することで、第２ダイオード１５が破壊されるより先にＰＮダイオード４２が降伏して、ノイズ電流がＰＮダイオード４２によってバイパスされるのである。詳細については、これも実施例１と同様であるので省略する。 Further, as shown in FIG. 13, the electrostatic protection circuit 40 may be a PN diode 42 as in the first embodiment. Since the PN diode 42 has a reverse breakdown voltage that is 1 V or more lower than the reverse breakdown voltage of the second diode 15, the PN diode 42 breaks down before the second diode 15 is destroyed, and the noise current is reduced. 42 is bypassed. The details are the same as those in the first embodiment, and are omitted.

従来の集積回路の回路図である。It is a circuit diagram of the conventional integrated circuit. 本発明の第１の実施例による集積回路の回路図である。1 is a circuit diagram of an integrated circuit according to a first embodiment of the present invention. FIG. 本発明の第１の実施例による集積回路の構造を示す図である。1 is a diagram showing the structure of an integrated circuit according to a first embodiment of the present invention. 本発明による集積回路に含まれるＰチャネルＭＯＳトランジスタの断面図である。It is sectional drawing of the P channel MOS transistor contained in the integrated circuit by this invention. 本発明の第１の実施例による集積回路の回路図である。1 is a circuit diagram of an integrated circuit according to a first embodiment of the present invention. FIG. 本発明の第１の実施例の変形例による集積回路の回路図である。It is a circuit diagram of the integrated circuit by the modification of the 1st Example of this invention. 本発明の第１の実施例の変形例による集積回路の回路図である。It is a circuit diagram of the integrated circuit by the modification of the 1st Example of this invention. 本発明の第１の実施例の変形例による集積回路の回路図である。It is a circuit diagram of the integrated circuit by the modification of the 1st Example of this invention. 図１の回路でのＴＬＰ線図である。It is a TLP diagram in the circuit of FIG. 図５の回路でのＴＬＰ線図である。FIG. 6 is a TLP diagram in the circuit of FIG. 5. 図７の回路でのＴＬＰ線図である。FIG. 8 is a TLP diagram in the circuit of FIG. 7. 本発明の第２の実施例による集積回路の回路図である。FIG. 6 is a circuit diagram of an integrated circuit according to a second embodiment of the present invention. 本発明の第２の実施例の変形例による集積回路の回路図である。It is a circuit diagram of the integrated circuit by the modification of the 2nd Example of this invention.

Explanation of symbols

１ＧＮＤ（接地）線
２ＶＤＤ（電源）線
３ＯＵＴ（信号出力）線
５Ｐ型基板
１０出力回路
１１ＮチャネルＭＯＳトランジスタ
１２ＰチャネルＭＯＳトランジスタ
１４第１のダイオード
１５第２のダイオード
２０制御回路
３０その他回路
４０静電気保護回路
４１保護ＰチャネルＭＯＳトランジスタ
４２保護ＰＮダイオード
５１ゲート酸化膜
５２ゲート電極
５３絶縁膜
５４ゲート長さＬｇ
５５低濃度ドレイン・ソース間距離Ｌｄｓ
５６低濃度ドレイン領域長さＬｌｄ
５７低濃度ソース領域長さＬｌｓ
１１０ＯＵＴ線
１１１ＧＮＤ線
１１２ＶＤＤ線
１１３第１ダイオード
１１４第２ダイオード
１１５ＮチャネルＭＯＳトランジスタ
１１６ＰチャネルＭＯＳトランジスタ DESCRIPTION OF SYMBOLS 1 GND (ground) line 2 VDD (power supply) line 3 OUT (signal output) line 5 P-type board | substrate 10 Output circuit 11 N channel MOS transistor 12 P channel MOS transistor 14 1st diode 15 2nd diode 20 Control circuit 30 Other circuit 40 Electrostatic protection circuit 41 Protective P channel MOS transistor 42 Protective PN diode 51 Gate oxide film 52 Gate electrode 53 Insulating film 54 Gate length Lg
55 Low concentration drain-source distance Lds
56 Low-concentration drain region length Lld
57 Low concentration source region length Lls
110 OUT line 111 GND line 112 VDD line 113 First diode 114 Second diode 115 N-channel MOS transistor 116 P-channel MOS transistor

Claims

A connection point between the P-channel MOS transistor and the N-channel MOS transistor, comprising a P-channel MOS transistor and an N-channel MOS transistor formed on a P-type substrate and connected in series between a power supply line and a ground line An output circuit that outputs the potential of the reverse bias diode to the output line, and an electrostatic protection circuit comprising a reverse bias diode connected between the power supply line and the ground line, the breakdown voltage of the reverse bias diode being the P channel An integrated circuit characterized by being lower than a drain-source breakdown voltage of a MOS transistor.

The P-channel MOS transistor has a drain electrode and a source electrode connected to the output line and the power supply line, respectively, and the N-channel MOS transistor is a drain electrode and a source electrode connected to the output line and the ground line, respectively. The integrated circuit according to claim 1, further comprising:

3. The integrated circuit according to claim 2, wherein the P-channel MOS transistor includes a resistor between the drain electrode and the output line.

The reverse bias diode is a protective P channel MOS transistor composed of a P channel MOS transistor having a drain electrode and a source electrode connected to the output line and the power supply line, respectively, and the breakdown voltage is a drain-source breakdown voltage. The integrated circuit according to claim 1, wherein:

5. The integrated circuit according to claim 4, wherein the protective P-channel MOS transistor includes a gate electrode and a sub electrode connected to the power supply line.

5. The integrated circuit according to claim 4, wherein the protective P-channel MOS transistor has a shorter gate length than the P-channel MOS transistor of the output circuit.

5. The integrated circuit according to claim 4, wherein the protection P-channel MOS transistor has a shorter distance between the lightly doped drain region and the lightly doped source region than the P channel MOS transistor of the output circuit.

5. The integrated circuit according to claim 4, wherein the protective P-channel MOS transistor has a lightly doped drain region having a shorter length than the P-channel MOS transistor of the output circuit.

5. The integrated circuit according to claim 4, wherein the protection P-channel MOS transistor transistor has a lightly doped drain region having a higher impurity density than the P-channel MOS transistor transistor of the output circuit.

5. The integrated circuit according to claim 4, wherein the protection P-channel MOS transistor transistor has a low concentration source region having a length shorter than that of the P-channel MOS transistor transistor of the output circuit.

5. The integrated circuit according to claim 4, wherein the protective P-channel MOS transistor has a low concentration source region having a higher impurity density than the P-channel MOS transistor of the output circuit.

2. The integrated circuit according to claim 1, wherein the reverse bias diode is a PN diode having an anode and a cathode connected to the ground line and the power line, respectively.

4. The integrated circuit according to claim 3, wherein the resistor is a silicide POLY resistor.

4. The integrated circuit according to claim 3, wherein the resistor is a NON-silicide POLY resistor.

4. The integrated circuit according to claim 3, wherein the resistor is a silicide block.

16. The integrated circuit according to claim 13, wherein the resistor has a resistance value of about 5 ohms.

17. The integrated circuit according to claim 1, wherein a breakdown voltage of the reverse bias diode is 1 V or more smaller than a drain-source breakdown voltage of the P-channel MOS transistor.

An output circuit including two diodes formed on a P-type substrate and connected in series between a power supply line and a ground line, and outputting a potential at a connection point of the two diodes to an output line; An electrostatic protection circuit comprising a reverse bias diode connected between a power supply line and the ground line, wherein a breakdown voltage of the reverse bias diode is between the signal line and the power supply line of the two diodes. An integrated circuit characterized by having a reverse breakdown voltage lower than that of a diode provided in the circuit.

19. The integrated circuit according to claim 18, further comprising an N-channel MOS transistor having a drain electrode and a source electrode connected to the output line and the ground line, respectively.

The reverse bias diode is a protective P channel MOS transistor composed of a P channel MOS transistor having a drain electrode and a source electrode connected to the output line and the power supply line, respectively, and the breakdown voltage is a drain-source breakdown voltage. The integrated circuit according to claim 18.

21. The integrated circuit according to claim 20, wherein the protection P-channel transistor includes a gate electrode and a sub-electrode connected to the power supply line.

19. The integrated circuit according to claim 18, wherein the reverse bias diode is a PN diode having an anode and a cathode connected to the ground line and the power line, respectively.

23. The integrated circuit according to claim 18, wherein a breakdown voltage of the reverse bias diode is 1 V or more lower than a drain-source breakdown voltage of the P-channel MOS transistor.