JP2003005218A - 液晶表示装置の製造方法及びマスク製造装置 - Google Patents
液晶表示装置の製造方法及びマスク製造装置Info
- Publication number
- JP2003005218A JP2003005218A JP2001193324A JP2001193324A JP2003005218A JP 2003005218 A JP2003005218 A JP 2003005218A JP 2001193324 A JP2001193324 A JP 2001193324A JP 2001193324 A JP2001193324 A JP 2001193324A JP 2003005218 A JP2003005218 A JP 2003005218A
- Authority
- JP
- Japan
- Prior art keywords
- liquid crystal
- mask
- crystal display
- manufacturing
- pixels
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Liquid Crystal (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
るマスクを容易に再設計できるとともに、分割領域の継
ぎ目を視認し難くして品位良好な表示画面を表示するこ
とが可能な液晶表示装置の製造方法及びマスク製造装置
を提供することを目的とする。 【解決手段】各分割領域を囲む分割線は、所定の画素数
分の領域にわたってジグザグ形状を有するメインパター
ンBa、Bb、Bcと、このメインパターンに連結可能
であるとともにメインパターンより小さい画素数分の領
域にわたってジグザグ形状を有する少なくとも1つのサ
ブパターンBd、Beとを組み合わせることによって形
成されたことを特徴とする。
Description
製造方法及びマスク製造装置に係り、特に、アクティブ
マトリクス型液晶表示装置に適用される基板の製造方法
及びこの基板を分割露光する際に用いられるマスクの製
造装置に関する。
配線、画素電極などの電極、薄膜トランジスタなどのス
イッチ素子を有している。これらは、導電体または誘電
体からなる薄膜を成膜する成膜工程、この薄膜上にフォ
トレジストを塗布する塗布工程、塗布されたフォトレジ
ストを所定のパターンを有するマスクを介して露光する
露光工程、露光されたフォトレジストを現像する現像工
程、フォトレジストが除去されて露出した薄膜を除去す
るエッチング工程などを繰り返すことによって形成され
る。
画面用の基板は、分割露光方式の露光処理を行うことに
よって形成されている。すなわち、基板を複数の領域に
分割して各領域のフォトレジストを順次対応するマスク
を介して露光している。
方向及び垂直方向にそれぞれ分割する水平分割線及び垂
直分割線において、露光時のマスクの合わせずれが生じ
た場合、継ぎ目が視認される場合がある。特に、直線的
な分割線においては、ずれが生じたときにより継ぎ目が
視認されやすくなる。このため、液晶表示装置に表示さ
れる表示画面の品位の低下といった問題が発生する。
することにより、境界の特性の変化勾配を緩衝化して継
ぎ目を視認し難くしている。この境界において、ジグザ
グ状の分割線が配置される分割領域の幅は、できる限り
大きくして変化勾配を緩やかにすることが望ましい。
CADシステムを用いて設計される。すなわち、マスク
パターン設計の手順としては、液晶表示パネルの大きさ
のパターンを設計基準を満たすように設計完了後、マス
クの大きさ、及びマスクの枚数に合うように分割する。
分割線は、特性上影響のない場所に沿って形成される。
の設計パターンに対応した設計データは、CADシステ
ムの記憶媒体であるメモリに保存される。これらの設計
データに基づいて、液晶表示パネル及び分割線の設計パ
ターンに対応したマスクパターンを生成し、遮光帯と称
される遮光領域のパターンを追加することによってマス
クが完成する。
における分割線のパターンが複雑化し、しかも継ぎ目に
おいて、隣接する各マスクを確実に噛み合わせるため
に、マスクの設計及び検査に多大な時間を費やしてい
る。このため、製造コストの増大を招くといった問題が
発生する。
みなされたものであって、その目的は、分割領域の継ぎ
目を視認し難くすることが可能な液晶表示装置の製造方
法及びこの製造方法で適用可能なマスクの製造装置を提
供することにある。
画面を表示することが可能な液晶表示装置の製造方法を
提供することにある。
って基板を製造する際に利用されるマスクを容易に設計
できるマスク製造装置を提供することにある。
達成するために、請求項1は、一対の基板間に液晶組成
物を挟持した液晶表示装置の製造方法において、絶縁基
板に配置された導電体層及び誘電体層の少なくとも1層
の薄膜を複数の分割領域に分割してパターニングする工
程を備え、各分割領域を囲む分割線は、所定の画素数分
の領域にわたってジグザグ形状を有するメインパターン
と、前記メインパターンに連結可能であるとともに前記
メインパターンより小さい画素数分の領域にわたってジ
グザグ形状を有する少なくとも1つのサブパターンとを
組み合わせることによって形成されたことを特徴とす
る。
層及び誘電体層の少なくとも1層の薄膜を複数の分割領
域に分割してパターニングする際に用いられるマスクの
製造装置において、a1画素×b画素(a1及びbは自
然数である)分の領域にわたってジグザグ形状を有する
メインブロックのマスクパターンに対応した第1マスク
データと、前記メインブロックに連結可能であるととも
にa2画素×b画素(a2はa1より小さい自然数であ
る)分の領域にわたってジグザグ形状を有するサブブロ
ックのマスクパターンに対応した第2マスクデータと、
各分割領域を囲む分割線に沿ってメインブロックのマス
クパターンを配置し、a1画素より狭い領域に少なくと
も1つのサブブロックのマスクパターンを配置して、各
分割領域に対応した前記マスクの分割線を形成するパタ
ーンレイアウトプログラムと、を記憶する記憶手段を備
えたことを特徴とする。
製造方法及びマスク製造装置の一実施の形態について図
面を参照して説明する。
は、図1及び図2に示すように、アレイ基板100と、
アレイ基板100に対して所定の間隔をおいて対向配置
された対向基板200と、アレイ基板100と対向基板
200との間の所定のギャップに保持された液晶組成物
を含む液晶層300とを有した液晶表示パネル10を備
えている。
画像を表示する表示領域102は、アレイ基板100と
対向基板200とを貼り合わせる外縁シール部材106
によって囲まれた領域内に形成されている。表示領域1
02内から引出された配線や駆動回路、電源供給配線な
どを有する周辺領域104は、外縁シール部材106の
外側の領域に形成されている。
0は、図1に示すように、マトリクス状に配置されたm
xn個の画素電極151、これら画素電極151の行方
向に沿って形成されたm本の走査線Y、これら画素電極
151の列方向に沿って形成されたn本の信号線X、m
xn個の画素電極151に対応して走査線Yおよび信号
線Xの交差位置近傍にスイッチング素子として配置され
たmxn個の薄膜トランジスタすなわち画素TFT12
1を有している。
板100は、走査線Yを駆動する走査線駆動回路18、
信号線Xを駆動する信号線駆動回路19などを有してい
る。これら走査線駆動回路18や信号線駆動回路19
は、nチャネル型薄膜トランジスタ及びPチャネル型薄
膜トランジスタからなる相補型の回路によって構成され
ている。これらの薄膜トランジスタは、ポリシリコン薄
膜を活性層とする例えばトップゲート型薄膜トランジス
タである。
極204、及びこれらの電極間に挟持された液晶層30
0によって形成される。また、補助容量Csは、液晶容
量CLと電気的に並列に形成される。この補助容量Cs
は、絶縁層を介して対向配置された一対の電極、すなわ
ち、画素電極151と同電位の補助容量電極61と、所
定の電位に設定された補助容量線52とによって形成さ
れる。
て説明する。
01上に、ポリシリコン薄膜からなる半導体層112、
ゲート絶縁膜113、走査線Yと一体のゲート電極11
4、層間絶縁膜115、ソース電極116Sと一体の信
号線X、ドレイン電極116D、パッシベーション膜1
19、カラーフィルタ層130、画素電極120、配向
膜160を順に形成する。
部、ポリシリコン薄膜の半導体層を有するTFT、誘電
体によって形成された各種絶縁膜、画素電極などの電極
部は、薄膜を成膜した後に所定の形状にパターニングさ
れることによって形成される。すなわち、これらは、導
電体層または誘電体層からなる薄膜を成膜する成膜工
程、この薄膜上にフォトレジストを塗布する塗布工程、
塗布されたフォトレジストを所定のパターンを有するマ
スクを介して露光する露光工程、露光されたフォトレジ
ストを現像する現像工程、フォトレジストが除去されて
露出した薄膜を除去するエッチング工程などを繰り返す
ことによって形成される。
上に、対向電極203と、配向膜207とを備えた対向
基板200を形成する。
周辺に沿って接着剤を注入口を除いて印刷し、アレイ基
板100から対向電極203に電圧を印加するための電
極転移材を接着剤の周辺の電極転移電極上に形成する。
7が対向するように、且つ、それぞれのラビング方向が
90度となるように、アレイ基板100及び対向基板2
00を配置し、加熱して接着剤を硬化させ、両基板を貼
り合わせる。
この注入口を紫外線硬化樹脂によって封止する。
る。
用の基板を製造する際には、薄膜上に配置されたフォト
レジストの露光工程では、分割露光方式が採用される。
ように、複数の分割線によって複数の分割領域に分割さ
れている。すなわち、アレイ基板100は、6箇所の分
割領域A、B、C、D、E、Fに分割されている。各領
域は、ほぼ矩形形状をなし、垂直方向に分割する第1及
び第2垂直分割線21−1〜21−2、及び、水平方向
に分割する水平分割線22によって分割されている。
21−2、及び、水平境界線22は、隣り合う分割領域
間において、各分割線をほぼ中心にある程度の幅を持っ
た緩衝領域23内において、ジグザグ状に形成されてい
る。これらの分割線を挟んで隣接する各分割領域は、互
いに噛み合うようなパターンを有している。
及び垂直分割線21−1,22−2は、上述した例で
は、非直線的、すなわちジグザグ状に形成されている。
例えば、分割領域Aと分割領域Bとの間の垂直分割線2
1−1は、図5に示すように、ジグザグ状に形成されて
いる。
性に差が生じた場合、その分割線が視認される。このた
め、この例では、垂直分割線21−1は、各画素領域の
垂直方向及び水平方向のほぼ中央を通過するように形成
されている。したがって、分割線付近の各画素領域を、
分割線によって2分割することにより、分割線に沿った
1画素領域は、隣接する2つの分割領域で別々に形成さ
れることになる。これにより、分割線を挟んだ両側の領
域で画素特性に差が生じた場合であっても、分割線に沿
った各画素領域において、異なる画素特性を吸収し、分
割線を目立ちにくくすることが可能となる。
み説明したが、他の分割線についても同様に、各画素領
域の垂直方向及び水平方向のほぼ中央を通過するように
形成されている。
の継ぎ目を視認しにくくすることが可能となり、品位良
好な表示画面を表示することが可能となる。
は、各分割領域を露光するためのマスクパターンをレチ
クルに収容して備えている。すなわち、露光装置は、例
えば図3に示した分割領域Aに対応した図4に示すよう
なマスクパターンMAの他に、分割領域B、C、D、
E、Fにそれぞれ対応したマスクパターンMB、MC、
MD、ME、MFを備えている。各マスクパターンは、
所定配列の画素などが形成される表示領域に対応した表
示パターン102Mと、駆動回路などが形成される周辺
領域に対応した周辺マスクパターン104Mと、遮光帯
パターンSPとを備えている。
割線及び垂直分割線を含む分割線は、ジグザグ形状を有
するパターンによって形成されている。すなわち、この
分割線は、所定の画素数分の領域にわたってジグザグ形
状を有するメインパターンと、このメインパターンに連
結可能であるとともにメインパターンより小さい画素数
分の領域にわたってジグザグ形状を有する少なくとも1
つのサブパターンとを組み合わせることによって形成さ
れている。
なジグザグ形状の分割線を形成するために、メインパタ
ーンを形成するメインブロックと、サブパターンを形成
するサブブロックとを有している。
ーンMAの水平分割線は、図6に示すように、水平方向
に沿って繰り返し配置されたh1画素×v画素(h1及
びvは自然数である)分の領域にわたってジグザグ形状
を有するメインブロックBaと、h2画素×v画素(h
2はh1より小さい自然数である)分の領域にわたって
ジグザグ形状を有するサブブロックBdとを組み合わせ
ることによって形成されている。
ンMAの垂直分割線は、図6に示すように、垂直方向に
沿って繰り返し配置されたh画素×v1画素(h及びv
1は自然数である)分の領域にわたってジグザグ形状を
有するメインブロックBbと、h画素×v2画素(v2
はv1より小さい自然数である)分の領域にわたってジ
グザグ形状を有するサブブロックBeとを組み合わせる
ことによって形成されている。
画素×v画素のメインブロックBcによって形成され
る。
は、マスクの製造装置により、以下にようにして形成さ
れる。このマスク製造装置は、パターンを描画するため
のCADシステムを備えている。
0は、システム全体を制御するCPU52と、各種情報
を表示する表示部54と、各種情報を入力する入力部5
6と、各種データやプログラムを記憶する記憶手段とし
て機能するメモリ部58と、を備えて構成されている。
の制御プログラムのほかに、分割領域の分割線に沿って
配置されるメインブロックのマスクパターンに対応した
第1マスクデータ、分割線に沿って配置されるサブブロ
ックのマスクパターンに対応した第2マスクデータ、分
割線に沿ってメインブロックのマスクパターンを配置
し、メインブロックを配置する領域より狭い領域にサブ
ブロックの各種マスクパターンを配置してマスクの分割
線を形成するパターンレイアウトプログラムなどを記憶
している。また、このメモリ部58は、表示領域102
に形成される所定配列の画素などのパターンに対応した
データ、周辺領域104に形成される駆動回路などのパ
ターンに対応したデータなども記憶している。
ず、入力部56を介してアレイ基板全体のパターンが描
画される。表示領域102は、同じ画素パターンの繰り
返しで形成されるため、1個のパターンを設計した後、
画素数分だけマトリクス状に配置することによって設計
される。周辺領域104は、駆動回路や外部との接続パ
ッド、製造工程で使用されるマーク類を配置することに
よって設計される。
基準を満たすように設計完了後、マスクの大きさ、及び
マスクの枚数に合うように分割する分割線を設計する。
各分割線は、表示領域102及び周辺領域104それぞ
れ特性上影響のない場所に沿って形成される。
タ及び第2マスクデータからなる設計データに基づいて
マスクパターンを生成し、さらに、遮光領域に遮光帯の
パターンを追加し、これらのデータに基づいて各分割領
域ごとに対応したマスクを製造する。
ーンレイアウトプログラムに基づいて、まず、交差部に
メインブロックBcを配置した後、水平方向に沿って画
面端に向かってメインブロックBaを配置するととも
に、垂直方向に沿って画面端に向かってメインブロック
Bbを繰り返し配置する。
できなかった水平方向端にサブブロックBdを配置する
とともに、垂直方向端にサブブロックBeを配置するこ
とによってマスクの水平分割線及び垂直分割線が形成さ
れる。
沿って交差部から順次画面端に向かってメインブロック
Baを配置した場合を例に説明する。
(e)に示すように、15画素×5画素分のブロックで
ある。この他に、サブブロックBdとして、h2画素×
5画素分のブロックが用意されている。h2は、2のn
乗(n=0、1、2、3、4…)に相当する数である。
すなわち、サブブロックとしては、図9の(a)に示す
ように、1画素×5画素分のブロックBd1、図9の
(b)に示すように、2画素×5画素分のブロックBd
2、図9の(c)に示すように、4画素×5画素分のブ
ロックBd4、図9の(d)に示すように、8画素×5
画素分のブロックBd8などを用意する。
ックBdは、すべて同一位置で連結可能なジグザグ形状
を有している。図9の(a)乃至(e)に示した例で
は、すべてのブロックは、それぞれのジグザグパターン
の端部が垂直方向に沿った略中間点に位置するように形
成されている。
aを水平方向に沿って画面端に向けて配置した場合に、
画面端で15画素分より狭い13画素分の領域Hが余っ
たとする。この場合、サブブロックBd1、サブブロッ
クBd4、及びサブブロックBd8をそれぞれ1個ずつ
組み合わせることにより、図10に示すように、13画
素数分の領域Hにジグザグ形状を形成することが可能と
なる。
る幅を有するサブブロックを用意しておくことにより、
これらのサブブロックを組み合わせることによって、い
かなる画素数分の領域であっても確実にジグザグ形状を
形成することができる。
素数に相当する幅に形成することにより、どのような画
素数分の領域であってもサブブロックとの組み合わせに
よってジグザグ形状を形成することが可能となる。
Aを例にとって説明したが、他の分割領域に対応するマ
スクも同様に形成することができる。
の製造方法及びこの製造方法で適用可能なマスクの製造
装置によれば、分割線のジグザグ形状に対応したマスク
データは、5乃至30画素分の幅を有する領域をまとめ
て1ブロックとしたメインブロックを繰り返し配置する
ことによって形成されている。このため、マスクを設計
するためのCADシステムにおいて、メモリ部に記憶さ
れるマスクデータのデータ量を大幅に削減することが可
能となる。なお、このメインブロックの大きさは、画素
サイズや分割線の長さなどから最適な数値が決定され
る。
ブロックの数は、分割線に沿って並べた時にできるだけ
画面端で余る領域を小さくするように設定される。この
余る領域の分割線を直線状に形成した場合、この直線部
が5mm以下であれば、視認されることはないが、それ
以上長い場合には、視認されるおそれがある。
は、大きくても水平方向幅が100ミクロンで垂直方向
幅が300ミクロン程度である。したがって、水平方向
に50画素分程度の直線状の分割線が形成されても視認
されにくい。通常用いられるメインブロックは、水平方
向に90画素分程度の幅を有するとともに垂直方向に2
0画素分程度の幅を有する。このため、例えば、水平方
向に沿ってメインブロックを配置して分割線を形成した
とき、直線状の分割線を形成した場合に視認されやすい
50画素分以上であり且つメインブロックの水平方向幅
より小さい90画素未満程度の幅が余った場合には、2
のn乗画素分の幅を有する複数のサブブロックを組み合
わせることによって、容易にジグザグ形状の分割線を形
成することが可能となる。
くくすることができ、しかも品位良好な表示画面を表示
することが可能となる。また、マスクの設計及び検査に
要する時間を短縮することができ、製造コストを削減す
ることが可能となる。
ば、分割領域の継ぎ目を視認し難くすることが可能な液
晶表示装置の製造方法及びこの製造方法で適用可能なマ
スクの製造装置を提供することができる。また、この発
明によれば、品位良好な表示画面を表示することが可能
な液晶表示装置の製造方法を提供することができる。さ
らに、この発明によれば、分割露光によって基板を製造
する際に利用されるマスクを容易に設計できるマスク製
造装置を提供することができる。
よって製造される液晶表示パネルの構造を概略的に示す
斜視図である。
造を概略的に示す断面図である。
よる分割露光を説明するためのアレイ基板の分割例を示
す図である。
示した分割領域Aに対応したマスクを概略的に示す図で
ある。
を示す図である。
スクの分割線を形成するメインブロック及びサブブロッ
クを示す図である。
るCADシステムの構成を概略的に示す図である。
置されたメインブロックと、残りの余り領域とを説明す
るための図である。
であり、図9の(b)は、第2のサブブロックを示す図
であり、図9の(c)は、第3のサブブロックを示す図
であり、図9の(d)は、第4のサブブロックを示す図
であり、図9の(e)は、メインブロックを示す図であ
る。
ックを配置して分割線を形成したときの図である。
Claims (10)
- 【請求項1】一対の基板間に液晶組成物を挟持した液晶
表示装置の製造方法において、 絶縁基板に配置された導電体層及び誘電体層の少なくと
も1層の薄膜を複数の分割領域に分割してパターニング
する工程を備え、 各分割領域を囲む分割線は、所定の画素数分の領域にわ
たってジグザグ形状を有するメインパターンと、前記メ
インパターンに連結可能であるとともに前記メインパタ
ーンより小さい画素数分の領域にわたってジグザグ形状
を有する少なくとも1つのサブパターンとを組み合わせ
ることによって形成されたことを特徴とする液晶表示装
置の製造方法。 - 【請求項2】前記分割線は、前記薄膜を水平方向に分割
する水平分割線、及び前記薄膜を垂直方向に分割する垂
直分割線の少なくとも一方であることを特徴とする請求
項1に記載の液晶表示装置の製造方法。 - 【請求項3】前記工程は、前記薄膜を成膜する工程と、 前記薄膜上にフォトレジストを塗布する工程と、 前記フォトレジストを所定のマスクを介して分割露光す
る工程と、 前記フォトレジストを現像する工程と、 前記薄膜を前記フォトレジストに対応するようにエッチ
ングする工程と、を備えたことを特徴とする請求項1に
記載の液晶表示装置の製造方法。 - 【請求項4】前記各分割領域に対応した前記マスクの分
割線は、a1画素×b画素(a1及びbは自然数であ
る)分の領域にわたってジグザグ形状を有するメインブ
ロックと、a2画素×b画素(a2はa1より小さい自
然数である)分の領域にわたってジグザグ形状を有する
少なくとも1つのサブブロックとを組み合わせることに
よって形成されたことを特徴とする請求項3に記載の液
晶表示装置の製造方法。 - 【請求項5】前記サブブロックは、5mm以下の領域に
配置されることを特徴とする請求項4に記載の液晶表示
装置の製造方法。 - 【請求項6】前記a1は、2のn乗(n=0、1、2、
3、4…)であることを特徴とする請求項4に記載の液
晶表示装置の製造方法。 - 【請求項7】前記a2は、2のn乗(n=0、1、2、
3、4…)であることを特徴とする請求項4に記載の液
晶表示装置の製造方法。 - 【請求項8】すべての種類の前記サブブロックは、同一
位置で連結可能なジグザグ形状を有することを特徴とす
る請求項4に記載の液晶表示装置の製造方法。 - 【請求項9】絶縁基板に配置された導電体層及び誘電体
層の少なくとも1層の薄膜を複数の分割領域に分割して
パターニングする際に用いられるマスクの製造装置にお
いて、 a1画素×b画素(a1及びbは自然数である)分の領
域にわたってジグザグ形状を有するメインブロックのマ
スクパターンに対応した第1マスクデータと、 前記メインブロックに連結可能であるとともにa2画素
×b画素(a2はa1より小さい自然数である)分の領
域にわたってジグザグ形状を有するサブブロックのマス
クパターンに対応した第2マスクデータと、 各分割領域を囲む分割線に沿ってメインブロックのマス
クパターンを配置し、a1画素より狭い領域に少なくと
も1つのサブブロックのマスクパターンを配置して、各
分割領域に対応した前記マスクの分割線を形成するパタ
ーンレイアウトプログラムと、 を記憶する記憶手段を備えたことを特徴とするマスク製
造装置。 - 【請求項10】前記a2は、2のn乗(n=0、1、
2、3、4…)であることを特徴とする請求項9に記載
のマスク製造装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001193324A JP5019190B2 (ja) | 2001-06-26 | 2001-06-26 | 液晶表示装置の製造方法及びマスク製造装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001193324A JP5019190B2 (ja) | 2001-06-26 | 2001-06-26 | 液晶表示装置の製造方法及びマスク製造装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003005218A true JP2003005218A (ja) | 2003-01-08 |
JP5019190B2 JP5019190B2 (ja) | 2012-09-05 |
Family
ID=19031633
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001193324A Expired - Fee Related JP5019190B2 (ja) | 2001-06-26 | 2001-06-26 | 液晶表示装置の製造方法及びマスク製造装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5019190B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005513529A (ja) * | 2001-12-14 | 2005-05-12 | サムスン エレクトロニクス カンパニー リミテッド | 液晶表示装置のパネル製造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1995016276A1 (en) * | 1993-12-07 | 1995-06-15 | Kabushiki Kaisha Toshiba | Display device and its manufacture |
JPH11119410A (ja) * | 1997-10-14 | 1999-04-30 | Fujitsu Ltd | パターン設計方法及びパターン設計装置 |
JPH11258629A (ja) * | 1998-03-12 | 1999-09-24 | Toshiba Electronic Engineering Corp | 液晶表示装置の製造方法 |
JPH11258768A (ja) * | 1998-03-12 | 1999-09-24 | Toshiba Corp | 表示装置用パターンレイアウト方法 |
JP2000111858A (ja) * | 1998-10-06 | 2000-04-21 | Toshiba Corp | 平面表示装置のシミュレーション方法、シミュレーション装置、検査方法、および検査装置 |
-
2001
- 2001-06-26 JP JP2001193324A patent/JP5019190B2/ja not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1995016276A1 (en) * | 1993-12-07 | 1995-06-15 | Kabushiki Kaisha Toshiba | Display device and its manufacture |
JPH11119410A (ja) * | 1997-10-14 | 1999-04-30 | Fujitsu Ltd | パターン設計方法及びパターン設計装置 |
JPH11258629A (ja) * | 1998-03-12 | 1999-09-24 | Toshiba Electronic Engineering Corp | 液晶表示装置の製造方法 |
JPH11258768A (ja) * | 1998-03-12 | 1999-09-24 | Toshiba Corp | 表示装置用パターンレイアウト方法 |
JP2000111858A (ja) * | 1998-10-06 | 2000-04-21 | Toshiba Corp | 平面表示装置のシミュレーション方法、シミュレーション装置、検査方法、および検査装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005513529A (ja) * | 2001-12-14 | 2005-05-12 | サムスン エレクトロニクス カンパニー リミテッド | 液晶表示装置のパネル製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP5019190B2 (ja) | 2012-09-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3276557B2 (ja) | 液晶表示装置 | |
KR100427500B1 (ko) | 액정 표시 장치 및 그 제조 방법 | |
KR100671211B1 (ko) | 액정표시장치용 어레이기판 제조방법 | |
JP4502806B2 (ja) | 上部基板、これを有する液晶表示装置及びこれの製造方法 | |
US7355667B2 (en) | Liquid crystal display device and manufacturing method thereof | |
JP4966417B2 (ja) | 液晶表示装置及びその製造方法 | |
JP3072707B2 (ja) | 液晶表示装置及びその製造方法 | |
JP4448834B2 (ja) | 電気光学装置、及びこれを備えた電子機器 | |
US9575386B2 (en) | Thin film transistor substrate, method of manufacturing the same and display device having the same | |
JPH0990397A (ja) | アクティブマトリクス基板およびそれを用いた表示装置 | |
WO2004017128A1 (en) | Liquid crystal display | |
KR20060128272A (ko) | 액정표시장치 및 그 제조방법 | |
US6157433A (en) | Method of manufacturing liquid-crystal display device having a plurality of divided regions | |
US7656499B2 (en) | Method of manufacturing liquid crystal display by dispensing liquid crystal droplets on exposure joint lines | |
JP3859184B2 (ja) | カラー液晶パネル及びその製造方法 | |
JP2003156831A (ja) | マスク、マスクの製造方法、及びマスクの製造装置 | |
JP5019190B2 (ja) | 液晶表示装置の製造方法及びマスク製造装置 | |
JP2002182242A (ja) | 液晶表示装置の製造方法 | |
JP2003005346A (ja) | マスク製造方法及びマスク製造装置 | |
US6771239B1 (en) | Method for manufacturing an active matrix substrate | |
JP2009223266A (ja) | パターニング方法、マスクセット、電気光学装置、電気光学装置の製造方法及び電子機器 | |
KR101825608B1 (ko) | 액정표시장치 및 그 제조방법 | |
JP4619508B2 (ja) | パターン形成方法、薄膜トランジスタマトリクス基板の製造方法および露光マスク | |
CN111682030A (zh) | 修补后的阵列基板及修补方法、显示面板 | |
JP4559590B2 (ja) | 基板の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070514 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080520 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110222 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110315 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110330 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110823 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111011 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120508 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20120529 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120601 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5019190 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150622 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |