JP2002538552A - バストランザクションの引継のための最適化されたバスコネクション - Google Patents
バストランザクションの引継のための最適化されたバスコネクションInfo
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- JP2002538552A JP2002538552A JP2000602942A JP2000602942A JP2002538552A JP 2002538552 A JP2002538552 A JP 2002538552A JP 2000602942 A JP2000602942 A JP 2000602942A JP 2000602942 A JP2000602942 A JP 2000602942A JP 2002538552 A JP2002538552 A JP 2002538552A
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Abstract
(57)【要約】
本発明は、プロセッサシステムの動作方式の最適化のために、１つのバスコネクションを提案するものである。このバスコネクションでは、バストランザクションが、実質的に、厳密な論理順序で処理すべきトランザクションと厳密な論理順序で処理すべきでないトランザクションに分割される。その後、トランザクションは、さらなる処理のために再び互いに直列して並べられる。その際に、場合によっては、厳密な論理順序で処理すべきでないトランザクションが、厳密な論理順序で処理すべきトランザクションよりも優先されるという特徴をもたせている。結果として、プロセッサシステムのための時間の節約、ひいては性能の向上が得られる。
Description
【０００１】 本発明は、請求項１の上位概念によるバストランザクションの引継のための最
適化されたバスコネクションに関する。
適化されたバスコネクションに関する。
【０００２】 プロセッサシステムでは、最も多種多様なバストランザクションが実行される
。この場合、これらのバストランザクションは、厳密な論理順序で処理すべきト
ランザクションと、厳密な論理順序で処理すべきでないトランザクションとに分
けることができる。
。この場合、これらのバストランザクションは、厳密な論理順序で処理すべきト
ランザクションと、厳密な論理順序で処理すべきでないトランザクションとに分
けることができる。
【０００３】 バストランザクションの引継のために、ＦＩＦＯ方式に従って動作するバッフ
ァメモリを有するバスコネクションが存在する。バストランザクションは、厳密
な論理順序で処理すべきか、厳密な論理順序で処理すべきでないかに関わらず、
ＦＩＦＯ方式で動作するバッファメモリに到着した順にバッファ記憶され、その
後、相応の順序で読み出され、処理される。
ァメモリを有するバスコネクションが存在する。バストランザクションは、厳密
な論理順序で処理すべきか、厳密な論理順序で処理すべきでないかに関わらず、
ＦＩＦＯ方式で動作するバッファメモリに到着した順にバッファ記憶され、その
後、相応の順序で読み出され、処理される。
【０００４】 バストランザクションでは、例えば、更新されたパラメータを使用して処理す
ることができるように、他のバストランザクションの結果を待たなければならな
いことが頻繁に生じる。バストランザクションが到着順に処理されるような状況
では、このようなトランザクションに依存しないトランザクションは、それにも
関わらず、先に到着したトランザクションが終了するまで待たなければならない
。この結果として、総合すると、プロセッサシステムの遅延、ひいては性能損失
が生じる。
ることができるように、他のバストランザクションの結果を待たなければならな
いことが頻繁に生じる。バストランザクションが到着順に処理されるような状況
では、このようなトランザクションに依存しないトランザクションは、それにも
関わらず、先に到着したトランザクションが終了するまで待たなければならない
。この結果として、総合すると、プロセッサシステムの遅延、ひいては性能損失
が生じる。
【０００５】 本発明の課題は、プロセッサシステムの動作速度を加速し、ひいてはその性能
を向上させる最適化されたバスコネクションを提供することである。
を向上させる最適化されたバスコネクションを提供することである。
【０００６】 上記課題は、冒頭で述べたようなバスコネクションを前提として、請求項１の
特徴を有する最適化されたバスコネクションにより解決される。
特徴を有する最適化されたバスコネクションにより解決される。
【０００７】 このようなバスコネクションにより、発生したトランザクションが分類および
類型化され、並置配列されたそれぞれの機能ラインに割当てられる。トランザク
ションのクラスまたはタイプに依存して、トランザクションは次のようにして様
々な機能ライン内でバッファ記憶される。すなわち、一方ではそのクラスまたは
タイプに従って処理されるようにバッファ記憶され、他方では処理順序に適した
順序が選択可能であるように互いに分離されてバッファ記憶される。このために
は、いくつかの機能ラインが並列構造を有していることが役に立つ。それゆえ、
本発明によるバスコネクションによって、トランザクションが早めに処理され、
これにより、先に発生したトランザクションが終了するまでの待ち時間を多くの
ケースにおいてカットすることができる。この結果として、プロセッサシステム
の動作の加速化、ひいては性能の向上が得られる。
類型化され、並置配列されたそれぞれの機能ラインに割当てられる。トランザク
ションのクラスまたはタイプに依存して、トランザクションは次のようにして様
々な機能ライン内でバッファ記憶される。すなわち、一方ではそのクラスまたは
タイプに従って処理されるようにバッファ記憶され、他方では処理順序に適した
順序が選択可能であるように互いに分離されてバッファ記憶される。このために
は、いくつかの機能ラインが並列構造を有していることが役に立つ。それゆえ、
本発明によるバスコネクションによって、トランザクションが早めに処理され、
これにより、先に発生したトランザクションが終了するまでの待ち時間を多くの
ケースにおいてカットすることができる。この結果として、プロセッサシステム
の動作の加速化、ひいては性能の向上が得られる。
【０００８】 本発明の有利な実施形態は従属請求項の対象である。
【０００９】 それによると、順番に処理を待つトランザクションが、厳密な論理順序に従っ
て処理すべきか否かによって分けられているだけでなく、厳密な論理順序に従っ
て処理すべきでないトランザクションも、トランザクションのタイプが読出しで
あるか、または書込みであるかによって分けられている。読出トランザクション
は、特にシステム全体の性能を決定するものである。それゆえ、読出トランザク
ションに対しては、処理において特別な優先度が与えられるべきである。
て処理すべきか否かによって分けられているだけでなく、厳密な論理順序に従っ
て処理すべきでないトランザクションも、トランザクションのタイプが読出しで
あるか、または書込みであるかによって分けられている。読出トランザクション
は、特にシステム全体の性能を決定するものである。それゆえ、読出トランザク
ションに対しては、処理において特別な優先度が与えられるべきである。
【００１０】 本発明によるバスコネクションは、上記のような、順番に処理を待つトランザ
クションにおいて生じる停滞的作用を取り除く。停滞的作用がない場合には、全
機能ラインはほぼ空のままでいられる。なぜなら、到着したトランザクションは
、すぐに処理されるからである。いわゆる空の機能ラインを介してトランザクシ
ョンを転送するのに必要な時間をさらに節約するために、本発明の有利な実施形
態では、いわゆる空の機能ラインを迂回する直結パスが存在する。
クションにおいて生じる停滞的作用を取り除く。停滞的作用がない場合には、全
機能ラインはほぼ空のままでいられる。なぜなら、到着したトランザクションは
、すぐに処理されるからである。いわゆる空の機能ラインを介してトランザクシ
ョンを転送するのに必要な時間をさらに節約するために、本発明の有利な実施形
態では、いわゆる空の機能ラインを迂回する直結パスが存在する。
【００１１】 次に、本発明の実施例を図面を用いてより詳細に説明する。この場合、図１に
は、本発明による最適化されたバスコネクションが示されている。
は、本発明による最適化されたバスコネクションが示されている。
【００１２】 図１にはプロセッサバスＰＢが示されており、このプロセッサバスＰＢは、図
には詳細に示されていない上位のプロセッサシステムの一部である。
には詳細に示されていない上位のプロセッサシステムの一部である。
【００１３】 プロセッサバスＰＢには、ＦＩＦＯ方式に従って動作する、それ自体公知の第
１のバッファメモリＳ１が接続されており、このバッファメモリＳ１は、到着し
たトランザクションを到着順に記憶する。
１のバッファメモリＳ１が接続されており、このバッファメモリＳ１は、到着し
たトランザクションを到着順に記憶する。
【００１４】 第１のメモリＳ１への接続部には、直列に接続された３つの機能セクションＩ
、ＩＩおよびＩＩＩが設けられており、このうち第１の機能セクションＩは、第
１のメモリＳ１内にバッファ記憶されたトランザクションを、デコーダＤＫを通
してできるだけ迅速に読出し、分類し、類型化することを担っている。分類に従
って、トランザクションは、厳密な論理順序で処理すべきトランザクションに分
けられる。さらに、トランザクションは、厳密な論理順序で処理すべきでないト
ランザクションに分けられる。厳密な論理順序で処理すべきでないトランザクシ
ョンのグループ内部では、トランザクションが読出しタイプのトランザクション
であるのか、または書込みタイプのトランザクションであるのかに従ってより深
い類型化が行われる。
、ＩＩおよびＩＩＩが設けられており、このうち第１の機能セクションＩは、第
１のメモリＳ１内にバッファ記憶されたトランザクションを、デコーダＤＫを通
してできるだけ迅速に読出し、分類し、類型化することを担っている。分類に従
って、トランザクションは、厳密な論理順序で処理すべきトランザクションに分
けられる。さらに、トランザクションは、厳密な論理順序で処理すべきでないト
ランザクションに分けられる。厳密な論理順序で処理すべきでないトランザクシ
ョンのグループ内部では、トランザクションが読出しタイプのトランザクション
であるのか、または書込みタイプのトランザクションであるのかに従ってより深
い類型化が行われる。
【００１５】 第２の機能セクションＩＩは、デコーダＤＫにより類型化および分類されたト
ランザクションプロセスを、類型化および分類に応じて、３つのさらなるメモリ
Ｓ２，Ｓ３，Ｓ４のうちの１つに受け入れる。これらのメモリは、それぞれ、所
属する固有の機能ラインに配置されている。
ランザクションプロセスを、類型化および分類に応じて、３つのさらなるメモリ
Ｓ２，Ｓ３，Ｓ４のうちの１つに受け入れる。これらのメモリは、それぞれ、所
属する固有の機能ラインに配置されている。
【００１６】 メモリＳ２には、クラス「厳密な論理順序での処理」に従って分類されたトラ
ンザクションが、タイプ「書込み」に相当するのか、または「読出し」に相当す
るのかに関わらず受け入れられる。というのも、このトランザクションプロセス
は厳密な論理順序に従って処理すべきものであるため、このようなタイプへのよ
り深い細分割は役に立たないからである。
ンザクションが、タイプ「書込み」に相当するのか、または「読出し」に相当す
るのかに関わらず受け入れられる。というのも、このトランザクションプロセス
は厳密な論理順序に従って処理すべきものであるため、このようなタイプへのよ
り深い細分割は役に立たないからである。
【００１７】 タイプ「書込み」に相当するトランザクションは、書込むべき情報を受け入れ
ることのできる第１の書込メモリＳＳ１に割当てられる。プロセッサバスＰＢに
接続されたシングルプロセッサが、クラス「厳密な論理順序での処理」かつタイ
プ「書込み」のトランザクションプロセスを開始すると、相応のトランザクショ
ンプロセスは書込むべき情報と共に第１の機能セクションＩに引き渡される。し
たがって、シングルプロセッサにとっては、トランザクションプロセスは終了し
ている。シングルプロセッサは他のタスクに使用することができる。第１の機能
セクションＩは、トランザクションプロセスが第２の機能セクションの第２のメ
モリＳ２に書込まれるように、そして書込むべき情報が第２の機能セクションの
第１の書込メモリＳＳ１に書込まれるように配慮する。第２のメモリＳ２はＦＩ
ＦＯ方式に従って構成されており、これにより、トランザクションプロセスの厳
密な論理的動作順序を維持することができる。
ることのできる第１の書込メモリＳＳ１に割当てられる。プロセッサバスＰＢに
接続されたシングルプロセッサが、クラス「厳密な論理順序での処理」かつタイ
プ「書込み」のトランザクションプロセスを開始すると、相応のトランザクショ
ンプロセスは書込むべき情報と共に第１の機能セクションＩに引き渡される。し
たがって、シングルプロセッサにとっては、トランザクションプロセスは終了し
ている。シングルプロセッサは他のタスクに使用することができる。第１の機能
セクションＩは、トランザクションプロセスが第２の機能セクションの第２のメ
モリＳ２に書込まれるように、そして書込むべき情報が第２の機能セクションの
第１の書込メモリＳＳ１に書込まれるように配慮する。第２のメモリＳ２はＦＩ
ＦＯ方式に従って構成されており、これにより、トランザクションプロセスの厳
密な論理的動作順序を維持することができる。
【００１８】 本実施例では、第２の機能セクションのメモリＳ３には、クラス「厳密な論理
順序においてではない処理」かつタイプ「読出し」のトランザクションプロセス
が記憶される。処理順序は自由なので、メモリＳ３は並列構造に従って構成され
ており、このメモリＳ３から、ランダムに内容を取り出すことができる。相応の
ことが、第２の機能セクションのメモリＳ４に対しては、トランザクションクラ
ス「厳密な論理順序においてではない処理」内のタイプ「書込み」に関してのみ
当てはまる。メモリＳ４はタイプ「書込み」のトランザクションプロセスを担当
しているので、このメモリには、第１の書込メモリＳＳ１に対応して、第２の書
込メモリＳＳ２が割当てられている。
順序においてではない処理」かつタイプ「読出し」のトランザクションプロセス
が記憶される。処理順序は自由なので、メモリＳ３は並列構造に従って構成され
ており、このメモリＳ３から、ランダムに内容を取り出すことができる。相応の
ことが、第２の機能セクションのメモリＳ４に対しては、トランザクションクラ
ス「厳密な論理順序においてではない処理」内のタイプ「書込み」に関してのみ
当てはまる。メモリＳ４はタイプ「書込み」のトランザクションプロセスを担当
しているので、このメモリには、第１の書込メモリＳＳ１に対応して、第２の書
込メモリＳＳ２が割当てられている。
【００１９】 メモリＳ３およびＳ４は、特にクラス「厳密な論理順序においてではない処理
」かつタイプ「読出し」のトランザクションを直ちに処理し、クラス「厳密な論
理順序においてではない処理」かつタイプ「書込み」のトランザクションプロセ
スをできるだけ早く処理することを可能とする。
」かつタイプ「読出し」のトランザクションを直ちに処理し、クラス「厳密な論
理順序においてではない処理」かつタイプ「書込み」のトランザクションプロセ
スをできるだけ早く処理することを可能とする。
【００２０】 それぞれの機能ラインに割当てられた、第２の機能セクションＩＩのコンポー
ネントは、第２の機能セクションＩＩの機能ラインに共通の、第３の機能セクシ
ョンＩＩＩ内にある処理ユニットＡＥにつながっている。この処理ユニットＡＥ
は、さらなる処理のために、第２の機能セクションＩＩの機能ラインから受け取
ったトランザクションと直列的に連結されており、これにより、トランザクショ
ンの機能ラインからの出所が考慮される。その際に、クラス「厳密な論理順序に
おいてではない処理」のトランザクションを、クラス「厳密な論理順序での処理
」のトランザクションよりも優先することができる。このようにして有利な順序
で存在するトランザクションは、詳細には図示されていない上位のプロセッサシ
ステムの一部であるシステムバスＳＢに供給される。
ネントは、第２の機能セクションＩＩの機能ラインに共通の、第３の機能セクシ
ョンＩＩＩ内にある処理ユニットＡＥにつながっている。この処理ユニットＡＥ
は、さらなる処理のために、第２の機能セクションＩＩの機能ラインから受け取
ったトランザクションと直列的に連結されており、これにより、トランザクショ
ンの機能ラインからの出所が考慮される。その際に、クラス「厳密な論理順序に
おいてではない処理」のトランザクションを、クラス「厳密な論理順序での処理
」のトランザクションよりも優先することができる。このようにして有利な順序
で存在するトランザクションは、詳細には図示されていない上位のプロセッサシ
ステムの一部であるシステムバスＳＢに供給される。
【００２１】 直結パスＫＷ１またはＫＷ２によって、トランザクションプロセスは、個々の
機能セクションを省くことができる。例えば、機能セクションＩおよびＩＩの順
次連続したコンポーネントが空の場合には、トランザクションプロセスは、直結
パスＫＷ１を介して、直接プロセッサバスＰＢから機能セクションＩＩＩの処理
ユニットＡＥに達することができる。ＦＩＦＯ方式に従って動作する、機能セク
ションＩＩのメモリＳ２が空の場合には、発生するトランザクションプロセスは
、直ちにメモリを通過し、機能セクションＩＩＩの処理ユニットＡＥに向かう。
この両方の場合において、当該トランザクションプロセスを引き渡すための時間
が節約される。
機能セクションを省くことができる。例えば、機能セクションＩおよびＩＩの順
次連続したコンポーネントが空の場合には、トランザクションプロセスは、直結
パスＫＷ１を介して、直接プロセッサバスＰＢから機能セクションＩＩＩの処理
ユニットＡＥに達することができる。ＦＩＦＯ方式に従って動作する、機能セク
ションＩＩのメモリＳ２が空の場合には、発生するトランザクションプロセスは
、直ちにメモリを通過し、機能セクションＩＩＩの処理ユニットＡＥに向かう。
この両方の場合において、当該トランザクションプロセスを引き渡すための時間
が節約される。
【図１】 本発明による最適化されたバスコネクションを示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴォルフガング ツィーマン ドイツ連邦共和国 ヘーエンキルヒェン− ジーゲルツブルン トゥルペンヴェーク ３ Ｆターム(参考） 5B060 AA20 AC07 AC20 BB17 CA17 CD01 5B061 BB16 BC09 GG02 PP05 5B077 AA16 BA02 BA04 DD02 DD22 5K032 AA01 BA04 CC12 DB04 DB19
Claims (4)
- 【請求項１】 バストランザクションの引継のための最適化されたバスコネ
クションであって、 前記バスコネクションは、ＦＩＦＯ方式に従って動作する第１のメモリＳ１を
有しており、 該第１のメモリ（Ｓ１）には、上位にあるプロセッサシステムから到来する、
前記最適化されたバスコネクションにより処理されるべきトランザクションプロ
セスが、トランザクションプロセスの到着順にバッファ記憶される、形式のバス
コネクションにおいて、 前記第１のメモリ（Ｓ１）に続いて、第１の機能セクション（Ｉ）が設けられ
ており、 該第１の機能セクション（Ｉ）によって、前記第１のメモリＳ１にバッファ記
憶されたバストランザクションは、できるだけ迅速に読出し、分類および類型化
され、 前記第１の機能セクション（Ｉ）に続いて、並列配置された複数の機能ライン
を有する第２の機能セクション（ＩＩ）が設けられており、 前記複数の機能ラインのうちの少なくとも１つが、それぞれ、トランザクショ
ンの１つのクラスに割当てられており、 前記第１の機能セクション（Ｉ）によって、一方では、厳密な論理順序で処理
すべきトランザクションがそれぞれトランザクションの１つのクラスにまとめら
れ、他方では、厳密な論理順序で処理すべきでないトランザクションがそれぞれ
トランザクションの１つのクラスにまとめられ、 バストランザクションは、前記第１の機能セクション（Ｉ）によって、該トラ
ンザクションの分類と類型化の結果に依存して、第２の機能セクション（ＩＩ）
の機能ラインのうちの１つに割当てられており、 厳密な論理順序で処理すべきトランザクションのクラスに割当てられた機能ラ
インは、ＦＩＦＯ方式に従って機能するメモリ構造を有しており、 残りの機能ラインは、ランダムアクセスに適したメモリ構造を有しており、 前記第２の機能セクション（ＩＩ）に続いて、前記第２の機能セクション（Ｉ
Ｉ）の機能ラインに共通の処理ユニット（ＡＥ）を有する第３の機能セクション
（ＩＩＩ）が設けられており、 該第３の機能セクション（ＩＩＩ）によって、前記第２の機能セクション（Ｉ
Ｉ）の個々の機能ラインに含まれているトランザクションは、上位におかれてい
るプロセッサシステムへの転送のためにシリアルな順序で特異性をもたされて渡
され、 前記上位にあるプロセッサシステムへの要求に依存して、場合によっては、前
記厳密な論理順序で処理すべきでないトランザクションのクラスからのトランザ
クションが、前記厳密な論理順序で処理すべきトランザクションのクラスのトラ
ンザクションよりも優先される、ことを特徴とするバストランザクションの引継
のための最適化されたバスコネクション。 - 【請求項２】 厳密な論理順序で処理すべきでないトランザクションのクラ
スに対して、トランザクションを書込トランザクションと読出トランザクション
へ２分割する類型化に従って、前記第２の機能セクション（ＩＩ）にそれぞれ１
つの独立した機能ラインが設けられている、請求項１記載の最適化されたバスコ
ネクション。 - 【請求項３】 バスコネクションから前記第３の機能セクション（ＩＩＩ）
の処理ユニット（ＡＥ）までのバストランザクションのために、初めの２つの機
能セクション（Ｉ，ＩＩ）における空状態に依存して動作する直結パス（ＫＷ２
）が実現されている、請求項１または２記載の最適化されたバスコネクション。 - 【請求項４】 前記第２の機能セクション（ＩＩ）内の入力点から前記第３
の機能セクション（ＩＩＩ）の処理ユニット（ＡＥ）までの、厳密な論理順序で
処理すべきトランザクションのクラスのために、このクラスに割当てられた機能
ラインの空状態に依存して動作する直結パス（ＫＷ２）が実現されている、請求
項１から３のいずれか１項記載の最適化されたバスコネクション。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19908414 | 1999-02-26 | ||
| DE19908414.9 | 1999-02-26 | ||
| PCT/DE2000/000276 WO2000052589A1 (de) | 1999-02-26 | 2000-02-01 | Optimierter busanschluss zur übernahme von bustransaktionen |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002538552A true JP2002538552A (ja) | 2002-11-12 |
Family
ID=7899002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000602942A Pending JP2002538552A (ja) | 1999-02-26 | 2000-02-01 | バストランザクションの引継のための最適化されたバスコネクション |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6834320B1 (ja) |
| EP (1) | EP1157341B1 (ja) |
| JP (1) | JP2002538552A (ja) |
| AT (1) | ATE227862T1 (ja) |
| DE (1) | DE50000753D1 (ja) |
| TW (1) | TWI229262B (ja) |
| WO (1) | WO2000052589A1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7124230B2 (en) * | 2002-04-30 | 2006-10-17 | Intel Corporation | Use of bus transaction identification codes |
| US8706936B2 (en) | 2011-11-14 | 2014-04-22 | Arm Limited | Integrated circuit having a bus network, and method for the integrated circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5535345A (en) * | 1994-05-12 | 1996-07-09 | Intel Corporation | Method and apparatus for sequencing misaligned external bus transactions in which the order of completion of corresponding split transaction requests is guaranteed |
| US5546546A (en) | 1994-05-20 | 1996-08-13 | Intel Corporation | Method and apparatus for maintaining transaction ordering and arbitrating in a bus bridge |
| US6012118A (en) * | 1996-12-30 | 2000-01-04 | Intel Corporation | Method and apparatus for performing bus operations in a computer system using deferred replies returned without using the address bus |
| US6175889B1 (en) * | 1998-10-21 | 2001-01-16 | Compaq Computer Corporation | Apparatus, method and system for a computer CPU and memory to high speed peripheral interconnect bridge having a plurality of physical buses with a single logical bus number |
| US6618782B1 (en) * | 1998-11-23 | 2003-09-09 | Advanced Micro Devices, Inc. | Computer interconnection bus link layer |
-
2000
- 2000-02-01 AT AT00906174T patent/ATE227862T1/de active
- 2000-02-01 EP EP00906174A patent/EP1157341B1/de not_active Expired - Lifetime
- 2000-02-01 JP JP2000602942A patent/JP2002538552A/ja active Pending
- 2000-02-01 WO PCT/DE2000/000276 patent/WO2000052589A1/de active IP Right Grant
- 2000-02-01 US US09/926,067 patent/US6834320B1/en not_active Expired - Fee Related
- 2000-02-01 DE DE50000753T patent/DE50000753D1/de not_active Expired - Lifetime
- 2000-02-23 TW TW089103131A patent/TWI229262B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| EP1157341A1 (de) | 2001-11-28 |
| US6834320B1 (en) | 2004-12-21 |
| WO2000052589A1 (de) | 2000-09-08 |
| ATE227862T1 (de) | 2002-11-15 |
| EP1157341B1 (de) | 2002-11-13 |
| TWI229262B (en) | 2005-03-11 |
| DE50000753D1 (de) | 2002-12-19 |
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