JP2002520660A - ２次元から３次元へのｖｌｓｉ設計 - Google Patents

２次元から３次元へのｖｌｓｉ設計

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JP2002520660A
JP2002520660A JP2000559516A JP2000559516A JP2002520660A JP 2002520660 A JP2002520660 A JP 2002520660A JP 2000559516 A JP2000559516 A JP 2000559516A JP 2000559516 A JP2000559516 A JP 2000559516A JP 2002520660 A JP2002520660 A JP 2002520660A
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virtual device
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宣生 竹田
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    • G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
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Abstract

(57)【要約】 ２次元設計ツール（１２０、１３０）を用いて得たマスク（５８）を、３次元表面（１３０、１４０）に直接回路設計を与えるように作製するための装置および方法。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明は、一般に、半導体装置の製造に関し、更に詳しく言えば、２次元の超
大規模集積回路（ＶＬＳＩ）の設計技術を３次元デバイスに適用する装置および
方法に関する。
【０００２】 （背景技術） 従来の半導体回路、又は「チップ」は、２次元又は平面の半導体ウェーハから
形成されている。半導体ウェーハは、最初に半導体材料の成長施設で成長された
後、製造施設に供給される。製造施設では、ＶＬＳＩ回路設計などのさまざまな
設計概念を用いて、半導体ウェーハにいくつかの層が処理される。処理されたチ
ップは、その上に形成されたいくつかの層を含むが、この時点でもチップは比較
的平坦なままである。
【０００３】 シリコンウェーハおよびチップを平坦にするために必要な労力と費用が多大に
かかるため、製造施設は比較的コストがかかる。例えば、ウェーハを製造するた
めには、棒状の多結晶半導体材料を作る工程と、半導体の棒からインゴットを正
確に切断する工程と、切断したインゴットを洗浄乾燥する工程と、インゴットを
石英ルツボで溶融して、インゴットから大きな単結晶を製造する工程と、単結晶
表面を研磨、エッチングおよび洗浄をする工程と、単結晶からウェーハを切断、
ラッピングおよび研磨する工程と、半導体ウェーハを加熱処理する工程とを含む
いくつかの高精度の工程が必要となる。更に、上記処理を施して作製されるウェ
ーハには、一般に、多くの欠陥があり、これらの欠陥は、上記の切断、研磨およ
び洗浄プロセスと、更には単結晶を形成する際に使用する容器に関連する酸素を
含む不純物により、高純度の単結晶を作ることが困難であることによることが大
きい。これらの欠陥は、これらのウェーハ上に形成される集積回路の小型化に伴
い、益々増えるものである。
【０００４】 平坦なチップの最新の製造施設に関連する別の主な問題は、大規模で高価な設
備が必要となることである。例えば、無塵のクリーンルームや温度が調節された
製造・保管領域は、半導体ウェーハおよびチップが傷付いたり反ることがないよ
うにする必要がある。又、これらのタイプの製造施設は、比較的非能率的な処理
量および非能率的なシリコンの使用を免れない。例えば、ウェーハを別々に分け
て処理するバッチ方式の製造を行う施設では、施設の設備すべてを効率的に利用
する大量の在庫を維持しなければならない。又、ウェーハは円形のディスクであ
り、完成したチップは矩形のものであるため、各半導体ウェーハの周辺部分は使
用できない。
【０００５】 最新の製造施設に関連する更なる別の問題は、すぐに使用できる状態のチップ
を製造しないということである。それどころか、ウェーハからチップを切断し、
分離する工程と、チップを組み込む（アセンブルする）工程と、組み込まれた（
アセンブルされた）チップをプリント回路基板に位置決めする工程と、組み込ま
れたチップをプリント回路基板に搭載する（マウントする）工程とを含む更なる
多くの工程を行って完了させなければならない。ここで、組み込む（アセンブル
する）工程は、ワイヤボンディング、プラスチック又はセラミック成形、リード
を切断・成形するステップとを含む。切断する工程や組み込む（アセンブルする
）工程ではこのような動作の要求が高精度のものであるため、多くの誤差および
欠陥が生じる。更に、位置決めする工程および搭載する（マウントする）工程で
は、本来２次元のものであるため、湾曲又は３次元領域上の回路設計には適用で
きない。
【０００６】 更に詳しく言えば、平坦なチップの回路は、２次元のコンピュータ支援回路設
計ツールを用いて設計される。しかしながら、これらの従来のＶＬＳＩ回路設計
用の回路設計ツールは、３次元表面には適していない。したがって、２次元回路
設計ツールを用いて３次元表面上での回路設計を行うためのマスクを作製する装
置および方法が必要とされる。
【０００７】 （発明の開示） したがって、本発明によれば、２次元設計ツールを用いて３次元表面上に回路
設計を行うマスクを作製するための装置および方法が提供される。この目的を達
成するために、２次元設計から生成されたマスクを用いて３次元設計を実行する
ための装置は、光源と、光源に光学的に結合されたリングビーム発生器と、リン
グビーム発生器に光学的に結合されたリングビーム変換器と、光ビームを３次元
半導体装置に集束させるため、リングビーム変換器に光学的に結合された楕円鏡
とを備え、楕円鏡は２つの焦点を有する。焦点の１つは、半導体装置の配置され
た場所に位置する。半導体装置上に設計を与えるマスクを作製する方法は、少な
くとも１つの要素を有する２次元設計を形成するステップと、２次元座標系を用
いて、要素の配置座標を設定するステップと、３次元マッピング座標系を用いて
、要素の配置座標を要素の空間座標に変換するステップと、要素の空間座標を位
置座標に変換するステップと、位置座標を用いて、マスクを生成するステップと
を備える。
【０００８】 既存の２次元回路設計ツールを利用して、３次元表面に直接投影可能なマスク
を作製することができるため、上述したものから利点が得られる。
【０００９】 （実施形態の詳細な説明） 図１において、参照番号１０は、概して、マスク５８を用いて所定半径を有す
る球状半導体基板（「球体」）１２上に、３次元（「３Ｄ」）ＶＬＳＩ回路設計
を適用するためのフォトリソグラフィシステムの一実施形態を示す。例えば、一
実施形態では、所定の半径は、０．５ｍｍである。マスク５８は、球体１２の形
状と比較すると、比較的平坦である。
【００１０】 システム１０は、あるパターンを球体１２に投影するために用いる光ビームを
発生するための光源１４を含む。好適な実施形態では、光源１４は、単色光源で
ある。しかしながら、単色光の代わりに、多色光が用いられてもよい。
【００１１】 システム１０は又、マスク５８と、複数の凸型プリズム６０とを含む。光源１
４からの光は、マスク５８と凸型プリズム６０を通過して、楕円鏡２０の側面で
反射して、球体１２に投影する。個々の光ビームは、マスク５８を通過した後、
プリズム６０と楕円鏡２０でオフセットされて、マスクからの像を球体の異なる
「側面」に投影する。マスクの像は、最初、プリズム６０により焦点６６に集束
される。次いで、マスクの像は、楕円鏡２０により第２の焦点６８に集束される
。楕円鏡２０により、２つの焦点間は光学的な関係にあるため、一方の焦点で集
束された光は、常に他方の焦点に再度集束される。マスク５８を球体１２に投影
するために、球体１２の中心は、焦点６８に配置される。
【００１２】 マスクの像は、焦点６６から分岐して、楕円鏡に入る。マスクの像は、球体１
２が配置されている焦点６８で再度集束される。このプロセスをより理解しやす
くするために、実際には無数のビームがあるが、参照番号７０ａ、７０ｂ、７０
ｃを付した３つの例示的なビームを図示する。ビーム７０ａおよび７０ｂは、楕
円鏡２０の壁から反射されて、球体１２の「前方」側面で集束される。ビーム７
０ｃは、楕円鏡２０の壁から反射されて、球体１２の「後方」側面で集束される
。「前方」および「後方」という用語は、相対的な参照のみで使用されているも
のであって、絶対参照を意味するものではない。マスクの像は、マスク５８の上
の設計を球体１２へ運ぶ。マスクの像が球体１２に集束されると、球体１２には
ベルト状のパターンが作り出される。
【００１３】 図２および図３を参照すると、システム１０は、球体１２の少なくとも１つの
対称的なベルト７８に半導体装置の回路を形成する。球体１２の残りの形成でき
ない領域は、不使用部分８０として示す。２次元的表現を用いると、ベルト７８
は、図３に示すように、矩形７６に相当する。したがって、２次元ＶＬＳＩ回路
設計は、矩形７６の寸法内のｘ−ｙ平面上の矩形座標系を用いて作られた後、球
体１２の３次元設計に変換される。矩形７６は、球体１２の周りに実質的に巻き
付けて、ベルト７８を形成する。
【００１４】 図３は、矩形７６のｘ軸寸法が３，０００μｍで、ｙ軸寸法が５００μｍであ
る一例を示す。矩形７６内に設計が生成されると、図１のマスク５８などの対応
するマスクが生成され、マスク５８は、球体１２に投影又は結像されて、３次元
設計を発生する。マスクを球体に結像させた後、ベルト７８は、球体に投影され
た矩形７６からの回路設計を有する。ベルト７８と矩形７６間の空間関係は、図
３のｘ軸が図２の角度φで表されるように規定され、この角度は、グリッド円に
沿ってベルト７８の周辺で測定される。グリッド円は、球体の表面に沿った最長
経路である。図３のｙ軸は、マッピングされて、図２の拡角βと一致する。拡角
は、ベルト７８の縁から縁まで測定され、対称的なベルトのデザインでは、拡角
は２θになる。ここで角度θは、角度φが測定されるベルト７８のグリッド円を
含む平面から離れて測定される。弧の長さＳは、球体１２に沿った縁から縁まで
の距離を表し、図３のｙ軸に沿った矩形７６の高さに相当する。例えば、対称的
なベルトの角度θが３０度であれば、弧Ｓは約５００μｍ長であり、グリッド円
は約３，０００μｍ長であることから、球体１２の表面の被覆率は約５０％とな
る。
【００１５】 図４および図５を参照すると、マスク５８（およびベルト７８）の一実施形態
は、拡角βが８５度の非対称のものである。この実施形態では、グリッド円を含
む平面から結果として得られるベルト７８の一端部へと離れて測定された角度θ １ は、結果として得られるベルトの反対の端部へと反対方向に測定された角度θ ２ と同一ではない。したがって、拡角は、θ１とθ２の合計となり、８５度と等
しい。図４のマスク５８の中心にある暗領域８６は、図５の球体１２の後方部８
８に相当する。図４のマスク５８の周辺部を越えた位置にある暗領域９０は、図
５の球体２の前方部９２に相当する。説明用に、部分９４、９５、９６、９７お
よび９８は、図４のマスク５８から図５の球体１２へのマッピングを説明するた
めにラベル付けされている。
【００１６】 図６は、ステップ１００で始まるマスク５８を生成するプロセスのフローチャ
ートを示す。ステップ１１０では、任意の従来型のコンピュータ支援回路設計ツ
ールを用いて、２次元回路設計が生成される。ステップ１２０では、２次元設計
を表すデータファイルが作られる。データファイルは、図３の矩形７６内で実行
される回路設計に相当する。データファイルは、対（ｘ、ｙ）で表される従来型
の矩形座標系を用いて、矩形７６内の回路の各部分又は要素の配置座標で生成さ
れる。ステップ１３０において、回路部分の配置座標を含むデータファイルは、
球体１２と同一の寸法をもつ仮想球体上の座標対単位（θ，φ）を用いて、３次
元の球座標に変換される。矩形座標から球体の空間座標への変換は、単純な変換
技術を用いて行われる。変換中歪みが生じれば、元の２Ｄデータファイルがその
原因となる。
【００１７】 ステップ１４０では、光線追跡技術を利用して、図１のマスク５８などのマス
ク上の極座標対単位（ｒ，φ）を用いて、仮想球体上の空間座標（θ，φ）を位
置座標にマッピングする。空間座標から位置座標へのマッピング用の光線追跡技
術は、図１とビーム７０ａ、７０ｂおよび７０ｃを参照して上述したプロセスに
より行われる。特に、空間座標から位置座標への完全なマップは、図４および図
５に示すマップと類似して、パターン化することが可能である。ステップ１５０
では、極座標を用いて、マスク５８などのマスクを生成し、このマスクは、図１
の球体１２などの３次元物体に投影される。
【００１８】 上述した記載において、いくつかの修正、変更および置換が意図され、場合に
よっては、他の特徴を対応させて使用しなくても、本発明の特徴のいくつかを用
いることが出来ることを理解されたい。例えば、マスク５８は、ベルトの一部の
みを生成するためのものであってよい。又、マスク５８は、球体１２の周りに巻
き付けるベルトを上面生成して、不使用部分が球体の「前方」および「後方」で
はなく、「上方」および「下方」にあってもよい。したがって、特許請求の範囲
は、広義かつ本発明の範囲と一致させて解釈されるべきである。
【図面の簡単な説明】
【図１】 マスクを球面に投影するシステムを示す図である。
【図２】 本発明の一実施形態を実行するために、マスクを用いて作製された図１の球体
を示す図である。
【図３】 図２の球面に投影されるもので、マスクにマッピングされ、３次元設計に変換
された２次元矩形を示す図である。
【図４】 ８５度の拡角を有する図１のシステム用のマスクを示す図である。
【図５】 図４のマスクを用いて作製された球体を示す図である。
【図６】 ３次元回路設計用のマスクを作製するためのフローチャートである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/30 ５０２Ｚ

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 比較的平坦なマスクを３次元表面に適応させる回路設計を生
    成する方法であって、 ２次元回路設計ツールを用いて、回路設計部分の第１のセットを生成するステ
    ップと、 仮想デバイスに適合するように、前記回路設計部分の第１のセットを変換する
    ステップと、 前記仮想デバイスから所定の位置まで、各部分の空間位置を追跡するステップ
    と、 前記所定の位置から回路設計部分の第２のセットを生成するステップ とを備え、前記回路設計部分の第２のセットから前記比較的平坦なマスクが生
    成されることを特徴とする方法。
  2. 【請求項２】 前記仮想デバイスと前記３次元表面は、類似した形状である
    ことを特徴とする請求項１に記載の方法。
  3. 【請求項３】 ２次元座標系を用いて、前記第１のセットの各部分の配置座
    標を設定するステップと、 前記マスクの位置と前記仮想デバイスの位置との間での光学的関係と、３次元
    空間座標系を用いて、対応する部分の各空間座標を位置座標に変換するステップ とを更に備えることを特徴とする請求項１に記載の方法。
  4. 【請求項４】 ３次元球状デバイス上で設計を行うためのマスクを作製する
    方法であって、 少なくとも１つの要素を有する２次元設計を形成するステップと、 ２次元座標系を用いて、前記要素の配置座標を設定するステップと、 ３次元空間座標系を用いて、前記要素の空間座標に、前記要素の配置座標を変
    換するステップと、 位置座標に、前記要素の空間座標を変換するステップと、 前記位置座標を用いて、前記マスクを生成するステップ とを備えることを特徴とする方法。
  5. 【請求項５】 前記配置座標を変換するステップが、 ２次元設計を仮想デバイスにマッピングするステップと、 前記配置座標と前記空間座標間の所定の関係を基に、前記空間座標を決定する
    ステップとを備えることを特徴とする請求項４に記載の方法。
  6. 【請求項６】 前記仮想デバイスが、前記３次元球状デバイスと形状が同一
    のものであることを特徴とする請求項５に記載の方法。
  7. 【請求項７】 前記空間座標を変換するステップが、 前記仮想デバイスから前記マスクへと前記空間座標を光学的に追跡するステッ
    プと、 前記マスクの位置と前記仮想デバイスの位置間の光学的関係を基に、前記位置
    座標を決定するステップ とを備えることを特徴とする請求項５に記載の方法。
  8. 【請求項８】 前記仮想デバイスが、前記３次元球状デバイスと形状が同一
    のものであることを特徴とする請求項７に記載の方法。
  9. 【請求項９】 球状の半導体装置にフォトリソグラフィを実行する方法であ
    って、 球体上にベルト部分を規定するステップと、 ２次元回路設計を生成するステップと、 前記２次元回路設計を放射状に間隔をおいた回路設計に変換するステップと、 前記放射状の回路設計からマスクを形成するステップと、 前記半導体装置を、楕円鏡の２つの焦点の１つに配置するステップと、 前記マスクを介して光源を投影するステップと、 前記楕円鏡の他方の焦点に前記光源を集束させることにより、前記放射状の回
    路設計が前記半導体装置に再度集束されるステップ とを備えることを特徴とする方法。
  10. 【請求項１０】 前記変換するステップが、 ３次元空間座標系を用いることにより、回路設計の複数の部分のそれぞれの配
    置座標を、部品の空間座標に変換するステップと、 位置座標に、前記部品のそれぞれの空間座標をマッピングするステップ とを備えることを特徴とする請求項９に記載の方法。
  11. 【請求項１１】 前記空間座標をマッピングするステップが、 前記変換された２次元設計を前記仮想デバイスに投影するステップと、 所定の関係を基に、前記位置座標を決定するステップ とを備えることを特徴とする請求項１０に記載の方法。
  12. 【請求項１２】 前記仮想デバイスが、前記半導体装置と形状が同一である
    ことを特徴とする請求項１１に記載の方法。
  13. 【請求項１３】 前記空間座標をマッピングするステップが、 前記仮想デバイスから前記マスクへと前記空間座標を光学的に追跡するステッ
    プと、 前記マスクの位置および方位と前記半導体装置の位置および方位間での光学的
    関係を基に、前記位置座標を決定するステップ とを備えることを特徴とする請求項９に記載の方法。
  14. 【請求項１４】 前記仮想デバイスが、前記半導体装置と形状が同一である
    ことを特徴とする請求項１３に記載の方法。
  15. 【請求項１５】 前記半導体装置が、球体であることを特徴とする請求項１
    ２に記載の方法。
  16. 【請求項１６】 非平坦な基板を適応させるために、比較的平坦なマスクに
    回路設計を生成するプログラム製品であって、 記録可能な媒体と、 ２次元回路設計ツールを用いて、回路設計部分の第１のセットを生成するため
    の前記記録媒体に記録される命令と、 仮想デバイスに適合するように、前記回路設計部分の第１のセットを変換す
    るための前記記録媒体に記録される命令と、 前記仮想デバイスから所定の位置まで、各部分の空間位置を追跡するための前
    記記録媒体に記録される命令と、 前記所定の位置から回路設計部分の第２のセットを生成するための前記記録媒
    体に記録される命令 とを備え、前記回路設計部分の第２のセットから前記比較的平坦なマスクが生
    成されることを特徴とするプログラム製品。
  17. 【請求項１７】 前記仮想デバイスおよび非平坦な基板は共に、実質的に球
    形状であることを特徴とする請求項１６に記載のプログラム製品。
  18. 【請求項１８】 ２次元座標系を用いて、前記第１のセットの各部分の配置
    座標を設定するための前記記録媒体に記録される命令と、 前記マスクの位置と前記仮想デバイスの位置間での光学関係と、３次元空間座
    標系を用いて、対応する部分の各空間座標を位置座標に変換するための前記記録
    媒体に記録される命令とを更に備えることを特徴とする請求項１６に記載のプロ
    グラム製品。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6195789B1 (en) * 1998-07-10 2001-02-27 Ball Semiconductor, Inc. Method for circuit design on a spherical semiconductor having critical dimensions
US6529262B1 (en) 1999-04-14 2003-03-04 Ball Semiconductor, Inc. System and method for performing lithography on a substrate
US6509955B2 (en) 2000-05-25 2003-01-21 Ball Semiconductor, Inc. Lens system for maskless photolithography
US6537738B1 (en) 2000-08-08 2003-03-25 Ball Semiconductor, Inc. System and method for making smooth diagonal components with a digital photolithography system
US6493867B1 (en) 2000-08-08 2002-12-10 Ball Semiconductor, Inc. Digital photolithography system for making smooth diagonal components
US6473237B2 (en) 2000-11-14 2002-10-29 Ball Semiconductor, Inc. Point array maskless lithography
US6512625B2 (en) 2000-11-22 2003-01-28 Ball Semiconductor, Inc. Light modulation device and system
US6433917B1 (en) 2000-11-22 2002-08-13 Ball Semiconductor, Inc. Light modulation device and system
US6763512B2 (en) * 2001-04-06 2004-07-13 Sun Microsystems, Inc. Detailed method for routing connections using tile expansion techniques and associated methods for designing and manufacturing VLSI circuits
US20030025979A1 (en) * 2001-07-31 2003-02-06 Ball Semiconductor, Inc. Surface distortion compensated photolithography
US6901506B2 (en) * 2002-03-28 2005-05-31 Sun Microsystems, Inc. Maximal tile generation technique and associated methods for designing and manufacturing VLSI circuits
US6813755B2 (en) * 2002-03-28 2004-11-02 Sun Microsystems, Inc. Active region management techniques and associated methods of designing and manufacturing VLSI circuits
US6870604B2 (en) * 2002-04-23 2005-03-22 Ball Semiconductor, Inc. High resolution point array
US7164961B2 (en) * 2002-06-14 2007-01-16 Disco Corporation Modified photolithography movement system
JP4701145B2 (ja) * 2006-09-28 2011-06-15 富士通株式会社 配置モデル作成装置、配置モデル作成方法および配置モデル作成プログラム
US10580615B2 (en) * 2018-03-06 2020-03-03 Globalfoundries Inc. System and method for performing failure analysis using virtual three-dimensional imaging

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE68929018T2 (de) * 1989-03-03 1999-11-18 Trw Inc., Lyndhurst Herstellung von Präzisionsmustern auf gebogenen Oberflächen
IL105925A (en) * 1992-06-22 1997-01-10 Martin Marietta Corp Ablative process for printed circuit board technology
DE69518708T2 (de) * 1994-04-15 2001-06-07 Koninklijke Philips Electronics N.V., Eindhoven Verfahren zur herstellung einer vorrichtung durch direktes bestrahlen von einigen teilen der oberflaeche der vorrichtung durch eine maske und durch indirektes bestrahlen von anderen teilen durch die maske via einer reflektierenden oberflaeche unter herstellung eines musters

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US6071315A (en) 2000-06-06
WO2000003339A1 (en) 2000-01-20
EP1095346A1 (en) 2001-05-02

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