JP2002516425A - デジタルプロセッサ用制御装置 - Google Patents

Abstract

(57)【要約】 デジタルプロセッサ用制御装置は、ランダムアクセスメモリ、例えば、動作時にかなりの電力を消費する命令メモリを含む。反復命令、つまりループが実行されているときに電力消費を削減するために、ループ命令が、ループを定義する特殊命令なしに、ランダムアクセスメモリよりむしろシフトレジスタの中に記憶され、ランダムアクセスメモリよりむしろシフトレジスタからアクセスされる。メモリ制御は、プログラム命令の実行を監視し、そこからいつループが入力されたのかを判断し、その結果、それが、システムレジスタがその中に記憶されているループ命令を作成できるようにし、命令メモリが、ループが終了するまで命令を作成することを抑止する状態追跡機械を含む。前記プロセスは、ループが新しいループであるのか、ループ内のループであるのか、あるいは複数のループであるのかに関係なく、ループごとに自動的に起動される。本発明の制御装置は、ループに先行する、またはループに続くのどちらかである特殊命令が、ループの開始点または終了点、ループ内の命令の数、またはループが実行される回数を指定することを必要としないが、むしろそれはループを実行する実行可能なマイクロコード命令から自動的にループの存在を突き止める。

Description

【発明の詳細な説明】

【０００１】 本発明は、デジタルプロセッサ用制御装置に関し、特に一定の運転条件下での
プロセッサの電力消費を削減するための制御装置に関する。

【０００２】 デジタルプロセッサは、消費者、産業、娯楽、電気通信、計算、およびその他
の電子装置での多岐に渡る用途で使用されている。デジタルプロセッサは、通常
、制御機構または制御装置、ランダムアクセスメモリ（ＲＡＭ）などのメモリ、
および実行装置を備える。プロセッサによって実行される命令は、メモリに記憶
され、制御装置の制御の元で読み出されてから、作用されるか、あるいは実行装
置内で実行される。プロセッサが、通常、算術および／または論理演算を必要と
する多岐に渡る用途向けである場合、それはマイクロプロセッサと呼ばれてよく
、それがデジタルフィルタ内でのような特定のデジタル信号を処理するなどの特
殊な用途向けである場合、それはデジタル信号プロセッサと呼ばれる。ここに使
用されるように、「デジタルプロセッサ」という用語は、デジタルマイクロプロ
セッサ、デジタル信号プロセッサのどちらか、あるいは両方を指すことが意図さ
れている。

【０００３】 技術が進歩するのに伴い、より小型化進む装置の中にさらに多くの機能を含む
要求が存在する。これは、構成要素のサイズを削減する技術によって、および集
積回路マイクロプロセッサなどの単一構成要素の中に複数の構成要素を搭載する
技術によって可能になる。より小さなサイズにより多くの機能を入れることに対
する要求に対処するために、さらに多くの機能が、より多くの数の計算要素を処
理するために必要なさらに大きなチップサイズだけではなく、運転速度の増加と
いう点で、それ自体が改善されているマイクロプロセッサによって実行されてい
る。その結果、単一のチップで、あるいは少ない数の集積回路チップによって実
行されている機能が多くなればなるほど、それらの集積回路チップでの電力消費
が深刻な問題となってきた。過剰な温度上昇を生じさせる熱は、よくても信頼性
の低下、最悪の場合にはデバイスの故障を引き起こすため、この問題の一部は、
集積回路チップからの熱の除去に関係する。この問題は、電力消費の増加が、代
わりにより大型で、よりかさばり、より重い電池が必要とされること、または単
一電池充電の元での運転時間が激しく減少することのどちらかを意味する、さら
に大きな電池の排出を生じさせるという点で、電池から動作する可搬移動装置で
重複する。これらの結果の両方とも、このような装置のユーザにとっては満足が
行かない。

【０００４】 したがって、デジタルプロセッサによって消費される電力が削減されることが
望ましい。デジタルプロセッサは、一般的には、その上の論理回路構成が安定し
た状態にあるときには事実上電力を消費しない補完（ｃｏｍｐｌｅｍｅｎｔａｒ
ｙ）金属酸化物半導体（ＣＭＯＳ）集積回路などの金属酸化物半導体（ＭＯＳ）
集積回路で製造されている。データが処理されているとき、または命令が実行さ
れているとき、回路構成は状態を変更し、かなりの電力が消費されるのはこれら
の遷移中である。電力はおもに遷移中に消費されるため、より高速な運転速度が
利用されると、遷移はより頻繁で、合計時間のより大きなパーセンテージの両方
隣、そのため総電力消費が運転頻度と直接的な関係で増大するという結果になる
。デジタルプロセッサの最も電力を消費する部分の１つは、マイクロコード命令
およびデータが記憶されているＲＡＭである。このＲＡＭでの最高の電力消費は
、情報がメモリの中に読み取られるとき、またはメモリから読み出されるときに
発生する。

【０００５】 しかしながら、一定の条件下では、プロセッサは、キーストロークの入力、別
のソースからのデータの到達、中断信号、フレームパルス、チャネルパルス、ま
たは不確かである周波数およびタイミングのなんらかの他のイベントなどのイベ
ントの発生を待機しているだけである。その状態では、デジタルプロセッサは、
有用な処理またはデータ処理が達成されていないときには、通常の速度で動作を
し続け、完全電力を消費する。デジタルプロセッサ電力は、これらの待機の時間
中に命令メモリ（ＲＡＭ）のアクセスが最小限に抑えられるか、排除される場合
、大幅に削減されるだろう。

【０００６】 これを行う最も一般的な技法の１つが、例えば回路への電力をオフに切り替え
たり、クロックを停止することによって、デジタルプロセッサ全体の動作を停止
すること、または動作が必要とされていないときにその回路構成の一部を停止す
ることである。しかし、これは、動作を再開するために、中断信号またはリセッ
ト信号のどちらかを必要とし、それは動作の復元を達成するために必要な処理オ
ーバヘッド、および／またはその復元を達成するための特殊命令に対するニーズ
のために望ましくない。

【０００７】 Ｋｉｕｃｈｉらに発行されている「制御情報を記憶するためのスタックを有す
るループバッファおよび反復制御回路付きシステム（Ｓｙｓｔｅｍ Ｗｉｔｈ
Ｌｏｏｐ Ｂｕｆｆｅｒ ａｎｄ Ｒｅｐｅａｔ Ｃｏｎｔｒｏｌ Ｃｉｒｃｕ
ｉｔ Ｈａｖｉｎｇ Ｓｔａｃｋ ｆｏｒ Ｓｔｏｒｉｎｇ Ｃｏｎｔｒｏｌ
Ｉｎｏｒｍａｔｉｏｎ）」と題されている、米国特許第５，５７９，４９３号は
、命令モジュール、つまり、反復ベースでその命令モジュールをフェッチするた
めに命令メモリ（ＲＡＭ）にアクセスする代わりに、繰り返し実行されなければ
ならない命令のセットを記憶するための命令バッファを含む低電力データプロセ
ッサを記載する。しかしながら、Ｋｉｕｃｈｉらは、特殊命令が繰り返し実行さ
れなければならない各命令モジュールに続くことを必要とする。この特殊命令は
、システムが、繰り返し実行される命令モジュールのヘッド（開始）アドレスに
分岐しなければならない所定の回数を指定する。Ｋｉｕｃｈｉらの特殊命令は命
令モジュールに続くため、モジュールはその最初の繰り返しでＲＡＭから読み出
されてから、それが命令バッファの中に書き込まれるその第２実行で再び命令メ
モリから読み出される。それ以降の繰り返し時に、それは命令バッファから読み
出される。その結果、命令メモリにアクセスすることの回避による電力の削減は
、それぞれの特定命令モジュールの第３繰り返しまで実現することはできない。

【０００８】 Ｏｋａｄｏらに発行されている「データプロセッサでのループ制御（Ｌｏｏｐ
Ｃｏｎｔｒｏｌ Ｉｎ Ａ Ｄａｔａ Ｐｒｏｃｅｓｓｏｒ）」と題されてい
る欧州特許出願ＥＰ第０５１１４８４Ａ２号は、読取り専用メモリ（ＲＯＭ）か
ら読み出され、反復命令に続く特殊命令を繰り返し実行させる特殊反復命令を復
号化するための命令デコーダを含むデータプロセッサである。反復制御装置は、
マイクロＲＯＭから直列でこれらの命令を読み取り、それ以降の繰り返される実
行のためにそれらを命令レジスタの中に入れる。Ｏｋａｄｏらは、繰り返し実行
される命令の各グループに先行する特殊反復命令を必要とする。Ｏｋａｄｏらの
特殊反復命令は、繰り返し実行されるステップまたは命令の数、およびそれ以降
の命令が繰り返される所定回数を指定する。

【０００９】 ＫｉｕｃｈｉらとＯｋａｄｏらの両方とも、繰り返し実行される命令を定義す
る特殊命令を必要とする。その結果、プログラマまたはオペレータが特殊命令を
忘れたり、データをその中に不適切に入力すると、データプロセッサは適切に動
作せず、および／または意図されている電力節約は実現されないだろう。これは
、プログラム変化を加えるときに、プログラマが実行可能命令を変更しなければ
ならないだけではなく、適切な動作および付随する電力消費の削減が実現される
場合に、特殊反復命令も変更しなければならないことを要求することにより、さ
らに複雑になる。

【００１０】 したがって、そのメモリの電力消費を削減することによるデジタルプロセッサ
の電力消費の削減のための装置が使用可能であり、それが繰り返し実行されるル
ープを定義する特殊命令からよりむしろ、プログラムコードの実行命令から直接
動作することが望ましい。さらに、この装置が、オーバヘッド処理がなくても、
および特殊プログラミング命令がなくてもネスト化されているループだけではな
く、コード内の複数のループを処理することができることが望ましい。

【００１１】 本発明に従ったデジタルプロセッサ制御は、このような命令が、複数回実行さ
れる命令の少なくとも１つのシーケンスを含むことがある場合に、実行される命
令を記憶するように適応しているメモリを備える。メモリは、第１制御信号に従
って記憶されている命令の内の命令を作り出す。レジスタは、メモリにより作り
出される命令のシーケンスを記憶するためのメモリに結合され、レジスタに記憶
されている命令のシーケンスの内のシーケンスを作成するために第２制御信号に
応答する。制御装置は、複数回実行される命令のシーケンスの繰り返しを起動す
るメモリおよびレジスタによって作り出される命令の内の命令を検出する。状態
機械は制御装置に応答し、複数回実行される命令が検出されないときには第１制
御信号を生成し、複数回実行される命令が検出されるときには第２制御信号を生
成する。

【００１２】 デジタル制御装置は、イネーブル時に命令を作成するためのアドレス指定可能
なメモリ、およびアドレス指定可能なメモリによって作り出される命令を記憶し
、イネーブル時に記憶されている命令を作り出すためのシフトレジスタを具備す
る。制御装置は、アドレス指定可能なメモリおよびシフトレジスタによって作成
される実行可能命令を復号化し、復号化された命令は、ジャンプバック命令、お
よびジャンプ前進命令を含む。命令アドレスおよびターゲットアドレスは、各ジ
ャンプバック命令およびジャンプ前進命令と関連する。メモリ制御は、シフトレ
ジスタがイネーブルされるマッピング状態、およびアドレス指定可能メモリがイ
ネーブルされる非マッピング状態を有する。メモリ制御は、ジャンプバック命令
が復号化されるときにマッピング状態を取り、ジャンプ前進命令が復号化される
ときに非マッピング状態を取るために応答する。

【００１３】 デジタルプロセッサで電力消費を削減するための方法は、 繰り返し実行される実行可能命令の短いシーケンスを含む、実行される実行可
能命令のシーケンスをメモリから作成するステップと、 繰り返し実行される実行可能命令のさらに短いシーケンスをレジスタに記憶す
るステップと、 ジャンプバック命令である実行可能命令のシーケンスの１つを復号化するステ
ップと、 ジャンプバック命令の復号化に応答して、メモリが、実行可能命令のシーケン
スで追加命令を作り出すのを抑止するステップと、 レジスタからジャンプバック命令の復号化に応答して作成し、その中に記憶さ
れている実行可能命令のさらに短いシーケンスの内のシーケンスを実行するステ
ップと、を含む。

【００１４】 図面では、１ビットを有しているデジタル信号用の経路は、通常、単一線の矢
印として示され、複数のビットを並列で含むデジタル信号用の経路は、通常幅の
広い矢印で示されるが、直列情報、直列ビット、およびワードは、単一線矢印ま
たは幅の広い矢印のどちらかで示されている経路上で伝送されてよい。以下の命
令および省略形が、ここに説明で使用されている。

【００１５】 「ＪＭＰ−」は、現在の命令から、実行される命令のシーケンスの中の前の命
令に向かって後方に「ジャンプする」ための命令、つまりアドレス番号がさらに
低い命令を意味する。

【００１６】 「ＪＭＰ＋」は、現在の命令から、実行される命令のシーケンスの中でもっと
後である命令に向かって前方に「ジャンプする」ための命令、つまりアドレス番
号がさらに高い命令を意味する。

【００１７】 「ＡＤＤＲ」は、実行される命令のアドレスを意味する。

【００１８】 「ＪＭＰ＿ＡＤＤＲ」は、命令シーケンスが次に移動する先のアドレスを指定
するジャンプ命令（ＪＭＰ＋またはＪＭＰ−）中のアドレスを意味する。これは
、「ターゲットアドレス」と呼ばれることがある。

【００１９】 ＭＥＭ＿ＡＤＤＲは、その中に記憶されている情報が、メモリがイネーブルさ
れるときにその中から読み出されるか、フェッチされなければならないメモリ内
のレジスタのアドレスを指定するメモリアクセス信号を意味する。

【００２０】 ＭＥＭ＿ＥＮは、存在するときに、メモリにアクセスできるようにし、そのレ
ジスタ内に記憶されているデータを出力時に作り出したり、メモリアドレス信号
に従ってフェッチできるようにするシフトイネーブル信号を意味する。

【００２１】 ＳＨ＿ＥＮは、存在するときに、メモリがデータの入力時に存在する情報をそ
のレジスタ内に記憶（シフト）することができるようにするシフトイネーブル信
号を意味する。

【００２２】 ＣＥ１は、存在するときに、シフトレジスタが、シフトレジスタアドレス信号
に一致するアドレスを有しているそのシフトレジスタのある特定のステージに記
憶されているデータを、その出力時に作り出す（またはフェッチする）ことがで
きるようにするチップイネーブル信号を意味する。

【００２３】 ＳＲＢ＿ＡＤＤＲは、シフトレジスタがイネーブルされると、情報がシフトレ
ジスタの出力時にその中から作成される（またはフェッチされる）シフトレジス
タのステージを指定するシフトレジスタアドレス信号を意味する。

【００２４】 ＣＮ＿ＥＮは、カウンタが、その入力時に受信される信号を数えることができ
るようにするカウンタイネーブル信号を意味する。

【００２５】 ＣＮ＿ＲＳＴは、特にそれ以外に指示がない限り、カウンタに記憶されている
カウントが所定の数、通常はゼロになるようにするカウンタリセット信号を意味
する。

【００２６】 ＬＤ＿ＥＮは、レジスタが、そのデータ入力時に存在する情報を受け入れ、記
憶するか、あるいはロードできるようにするロードイネーブル信号を意味する。

【００２７】 ＣＯＭＰは、コンパレータを意味する。図面では、コンパレータは、コンパレ
ータの関数が等式として書き出されると、コンパレータの最も上側の入力に存在
するデータが、等式の右側に表示される最も下側の入力に存在するデータから区
切られている等式の左側に現れることを示す「より大」（＞）記号または「以上
」（≧）記号、あるいは「未満」（＜）または「以下」（≦）を有し、それら２
つの量は、コンパレータを示すボックスの中に含まれている記号によって区切ら
れている。

【００２８】 図１では、デジタルプロセッサ用の制御装置１０が、実行可能命令がその中に
記憶されているランダムアクセスメモリ（ＲＡＭ）１２を含み、その命令は、命
令レジスタ（ＩＲ）１４の中にフェッチされ、このような命令の実行を制御する
ために制御１６によって復号化されてよい。制御１６によって復号化される命令
は、実行のために実行装置または算術論理装置ＡＬＵ１７にデータバスを介して
送信される。制御１６によって復号化されている命令は、さらに、ＲＡＭ１２を
制御するために記憶域管理機構（ＭＭＵ）２０に送信される。このようにしてこ
れまで説明されてきたように、プロセッサ１０は、命令が繰り返し実行される場
合にも、プロセッサが単にイベントまたはデータ入力を待機しているだけの場合
にも実行されるすべての命令をＲＡＭ１２から検索する。データは、入力／出力
（Ｉ／Ｏ）バス３０を介してプロセッサ１０へ、またはプロセッサから通信され
、入出力（Ｉ／Ｏ）装置３２およびデータバス３１を介してプロセッサ１０内で
通信される。

【００２９】 一般的に、プログラムと呼ばれているデジタルプロセッサによって実行される
命令のシーケンスは、ランダムアクセスメモリ１２内に記憶されているマイクロ
コード命令のシリーズである。プロセッサの動作の前に、命令は、Ｉ／Ｏ装置３
２を通ってＩ／Ｏバス３０を介して制御装置に渡され、記憶域管理機構２０を通
って、それらが、従来のように実行のために呼び出されるまで記憶されるランダ
ムアクセスメモリ１２の中に向けられる。添付図面でクラッターを回避し、本発
明に関して明快さを保つために、プログラムおよびマイクロコードをＲＡＭ１２
の中にロードする上で唯一利用されている制御信号および信号経路は示されてい
ない。

【００３０】 図２は、「タイトループ」として、または「待機ループ」として多様に知られ
ている処理のフロー図である。ブロック１０２、Ｒｅｃｅｉｖｅ Ｉｎｐｕｔ
Ｄａｔａ（入力データ受信）によって表されている状態では、プロセッサは、情
報または信号のある特定の部分が到着するのを待機している。それは、定期的に
、それが最後に受信したデータを、ブロック１０４によって表されているマスク
またはテンプレートに比較し、ブロック１０６、一致？に示されている決定を実
行する。受信された入力データがマスクのデータに一致しない場合、ループは「
ノー」経路１０８に沿って進み、サイクルを繰り返す。サイクルは、受信された
入力データがマスクのデータに一致するまで繰り返され続け、その場合、比較関
数１０６は真の結果を生じさせ、フローは「イエス」経路１１０に沿って進み、
さらなる処理を進める。この種のループは、ある特定の回数実行されることが意
図されたり、ある特定の時間期間実行されることが意図されることがあるが、ル
ープが、入力装置からのキーストローク、外部信号、中断信号、フレームパルス
、チャネルパルス、またはプロセッサの別の部分からまたはプロセッサがその一
部である装置から到着するデータの特定の部分の受信などのある特定のイベント
を待機することも一般的である。図２および前記説明から分かるように、ループ
は、受信済みの入力データと、そのプロセッサが実行している命令のシーケンス
の初期の命令１０２に、プロセッサを「ジャンプ」させるマスクの入力データの
一致の欠如によって特徴付けられている。したがって、この「ジャンプ」は処理
ループ、つまり繰り返し実行される命令のシーケンスを示している。

【００３１】 図１のデジタルプロセッサは、その中にＲＡＭ１２からフェッチされている命
令も入力されるか、後述される条件下で記憶されるシフトレジスタバンク（ＳＲ
Ｂ）２４も含む。ＳＲＢ２４は、ＲＡＭ１２から検索されるワードの長さと同じ
となるように選択されているワード長を有し、「深さ（ｄｅｐｔｈ）」、つまり
ループ内にあることが期待されているステップの数に関して選択されるその記憶
容量でのワード数を有する。任意の特定のループ内にいくつステップがあるかに
関して人は必ずしも確信を持つことができないが、通常の技法を持つ経験豊富な
設計者は、命令ワードの数の範囲が遭遇されることを理解し、ＳＲＢ２４という
深さを相応じて選択するだろう。典型的なプロセッサでは、多くの場合、５個と
１０個の命令ワードの間の深さ（つまり、シフトレジスタステージ）が適切であ
るが、おそらく１５〜２０ワードというさらに大きい深さが等しく便利であって
よい。ＳＲＢ２４のさらに大きい深さが、最大ループ中の命令の数に関する確実
性がより低い可能性がある汎用プロセッサまたはマイクロプロセッサ用制御装置
で利用されてよく、さらに浅い深さが、ループ中の命令数がさらに高い確実性を
もって知られている可能性のあるデジタル信号プロセッサなどの特殊目的プロセ
ッサで使用されてよいことが理解される。

【００３２】 シフトレジスタバンク（ＳＲＢ）２４は、記憶域管理機構（ＭＭＵ）２０から
の信号によって制御される。特に、シフトイネーブル信号ＳＨ＿ＥＮにより、Ｓ
ＲＢ２４は、ＲＡＭ１２からのデータワード入力を受信し、それらのデータワー
ドをそのレジスタバンクの中にシフトできるようにする。ＳＲＢ２４の中にシフ
トされた各データワードは、その第１ステージレジスタまたは入力ステージレジ
スタの中にシフトされてから、それ以降のデータワードが第１ステージにシフト
されてから、それ以降の、つまり「さらに深い」ステージレジスタ等に、それら
が最後の、つまりＮ番目のステージレジスタに到達するまでシフトされるときに
その第２ステージレジスタの中にシフトされる。各追加データワードがシフトレ
ジスタバンク２４の中にシフトされるにつれて、そのＮ番目のステージに記憶さ
れているデータは外側にシフトし、失われる。Ｅｎａｂｌｅ Ｓｉｇｎａｌ Ｃ
Ｅ１（イネーブル信号ＣＥ１）は、ＳＲＢ２４が、その出力として、ＭＭＵ２０
から提供されているアドレスＳＲＢ＿ＡＤＤＲから読み出されるシフトレジスタ
に対応するシフトレジスタ２４のステージに記憶されているそのデータワードを
作成できるようにする。

【００３３】 ＭＭＵ２０は、さらに、ＲＡＭ１２が、その出力時に、やはりＭＭＵ２０によ
って提供されているメモリアドレス信号ＭＥＭ＿ＡＤＤＲによって指定されてい
るアドレスに一致するアドレスを有するそのメモリレジスタに記憶されているそ
れらの命令（データワード）を作成できるようにする、メモリイネーブル信号Ｍ
ＥＭ＿ＥＮを提供する。記憶域管理機構２０は、とりわけ、制御１６が、一定の
ジャンプコマンド、特に、「ＪＭＰ＋」コマンド、「ＪＭＰ−」コマンド、およ
び前記ジャンプコマンドがプロセッサを宛てた先のターゲットアドレスＪＭＰ＿
ＡＤＤＲを復号化したという表示に応答する状態追跡機械（ＳＴＭ）２１０を含
む。

【００３４】 図１のプロセッサの動作中、ＲＡＭ１２は、メモリイネーブル信号ＭＥＭ＿Ｅ
Ｎによってイネーブルされ、ＭＭＵ２０は、メモリアドレス信号ＭＥＭ＿ＡＤＤ
Ｒのシーケンス、ＲＡＭ１２に、命令レジスタ１４に従って、メモリアドレスの
そのシーケンスに対応する命令のシーケンスをフェッチさせる、典型的には、昇
順の一連の数を生成する。ＭＭＵ２０は、シフトレジスタバンク２４が、ＲＡＭ
１２の出力時に作成される命令をそのレジスタの中にシフトできるようにするシ
フトイネーブル信号ＳＨ＿ＥＮも生成する。各サイクルで、命令データの別のワ
ードはＲＡＭ１２によって作成され、シフトレジスタ内の最も最近のワードとし
てＳＲＢ２４の第１ステージの中に入力（シフト）され、その中に過去に格納さ
れたワードは、第２レジスタの中にシフトされ、第２レジスタ内のワードは第３
レジスタの中に、それからプロセスが続行するに従って次のレジスタの中にシフ
トされる。したがって、ＳＲＢ２４は、Ｎが、プロセッサによって実行される最
後のＮ個の命令に一致するデータワードを含むだろうステージの番号のＳＲＢの
深さであるＮ個のワードを含むだろう。この動作は続行し、デジタルプロセッサ
１０は、ループ条件が制御１６によって復号化されるまで、ＲＡＭ１２によって
作成される命令を実行する。

【００３５】 図１のデジタルプロセッサが、ＲＡＭ１２から命令を命令レジスタ１４および
シフトレジスタバンク２４の中に読み込む、またはフェッチするこの状態は、こ
こに「非マッピングモード」または「非マッピング」状態と呼ばれ、実行される
命令が、ＲＡＭ１２からではなく、シフトレジスタＳＲＢ２４からフェッチされ
ている状態（後述される）が、ここに「マッピング」モードまたは「マッピング
」状態と呼ばれる。

【００３６】 前述されたように、ループは、命令のシーケンスの中で過去の位置を有する命
令へのジャンプを示すジャンプコマンドＪＭＰを要求して実行されている命令か
ら示されている。ＪＭＰコマンドの制御１６による復号化が、次に命令がフェッ
チされる前にＭＭＵ２０にその出力信号を変更させる、つまりマッピング状態に
入る。具体的には、イネーブル信号ＳＨ＿ＥＮとＭＥＭ＿ＥＮは、両方ともその
イネーブルされていない状態に変更され、それによって命令のＳＲＢ２４の中へ
のシフト、および命令のＲＡＭ１２からの読出しを停止し、これによってＲＡＭ
１２をアドレス指定し、読み出すために必要な電力は消費されないだろう。それ
と一貫して、ＭＭＵ２０は、ＳＲＢ２４のレジスタに記憶されている命令を、Ｍ
ＭＵ２０によって生成されているＳＲＢ読出しアドレスＳＲＢ＿ＡＤＤＲに従っ
て、その出力時に作成できるようにする。ＳＲＢ２４に記憶されている最も最近
の命令が、その第１ステージレジスタ内にあり、第２の最も最近の命令は、その
第２ステージレジスタ内に記憶され、第３の最も最近の命令は、その第３ステー
ジに記憶され、Ｎ番目の最も最近の命令は、そのＮ番目のステージの中に記憶さ
れている。ＳＲＢ＿ＡＤＤＲは、シフトレジスタのステージの番号に対応する番
号である。例えば、ＪＭＰ−命令に指定されているＪＭＰ＿ＡＤＤＲがループと
して実行されている命令のシーケンス内にある、つまりＪＭＰ命令のアドレスの
５アドレス前にある場合、ＭＭＵ２０は、その命令アドレスを実行された最後の
命令のアドレスから差し引き、後でＳＲＢ＿ＡＤＤＲを生成し、シフトレジスタ
バンク２４の５番目のステージからループ内の第１命令をフェッチするために利
用されるだろう５という差異を作り出すだろう。その命令が命令バッファＩＲ１
４にフェッチされ、制御１６によって復号化され、実行された後、ＳＲＢ２４に
記憶されている第４の最も最近の命令である繰り返し実行されるループ内の次の
命令が、ＭＭＵ２０が、その第１レジスタが読み出されるまで、ＳＲＢ２４の第
４ステージを読み出すために４というＳＲＢ＿ＡＤＤＲを生成し、続けてＭＭＵ
２０が、ＳＲＢ２４の第３レジスタを読み出すために３というＳＲＢ＿ＡＤＤＲ
を生成する等となった結果、フェッチされるだろう。しかしながら、第１レジス
タ内の命令は、命令レジスタＩＲ１４にフェッチされると、再び、制御１６によ
って復号化され、ＭＭＵ２０に入力され、その結果ＭＭＵ２０がマッピング状態
に残り、ジャンプアドレスＪＭＰ＿ＡＤＤＲに一致するアドレスで始まるＳＲＢ
＿ＡＤＤＲアドレスのシーケンスを、それがまた最高のアドレス、つまりＪＭＰ
−命令のアドレスに達するまで生成することにより再びＳＲＢ２４から過去の命
令をフェッチするシーケンスを開始する、ＪＭＰ＿ＡＤＤＲアドレスを有する命
令の実行を要求するＪＭＰ命令である。

【００３７】 前記説明から理解できるように、本発明に従ったデジタルプロセッサ用制御装
置は、マイクロコードプログラムの実行命令から、それらが実行されるときに、
ループの存在を自動的に検出し、適切な命令を、それらが、プロセッサがこのよ
うなループの中にいる間に、その中から実行されるシフトレジスタバンクなどの
レジスタの中にマッピングするだろう。その結果、本発明の完全な優位点は、プ
ログラマまたは設計者の側での特別なプログラミング、コマンドまたは認識なし
に、実際には、プログラマまたは設計者がプロセッサの電力節約特徴を認識して
いるかどうかさえ関係なく使用できる。

【００３８】 ここに使用されるように、「実行命令」とは、ループ中のステップ数、ループ
が実行されなければならない回数、またはループの開始および／または終了命令
のアドレスなどの、実行されるループの特徴を制御装置に従って指定する「特殊
命令」とは対照的に、その実行においてデジタルプロセッサによって、または算
術装置によって実行される動作を指定する命令のことを意味する。

【００３９】 ここでは、記憶域管理機構２０の動作が、図３の図に関して説明されるだろう
。記憶域管理機構２０では、プログラムカウンタ（ＰＣ）２０２が、プログラム
ステップに一致する数の増加するシーケンスを作成する。この数のシーケンスは
、命令がＲＡＭ１２の中で記憶されるため、メモリアドレス信号ＭＥＭ＿ＡＤＤ
ＲとしてＲＡＭ１２に伝送されるアドレスにも一致する。ジャンプ命令（ＪＭＰ
−またはＪＭＰ＋）が制御１６によって復号化される場合、そこに指定されてい
るジャンプアドレスＪＭＰ＿ＡＤＤＲが、そのときに存在していたプログラムア
ドレスに代わるためにプログラムカウンタ２０２にロードされ、プログラムカウ
ンタ２０２は、それから、その置き換えられたジャンプアドレスＪＭＰ＿ＡＤＤ
Ｒから数え上げ、そこからの命令アドレスの増加シーケンスを生成する。状態追
跡機械（ＳＴＭ）２１０は、このようなコマンドにより指定されているジャンプ
アドレスＪＭＰ＿ＡＤＤＲだけではなく、制御１６から、ジャンプ命令（ＪＭＰ
−またはＪＭＰ＋）の検出を示す信号も受信する。さらに、状態追跡機械２１０
は、プログラムカウンタ２０２によって生成されているような現在の命令アドレ
スも受信する。

【００４０】 状態追跡機械２１０は、記憶域管理機構２０の他の部分の、およびデジタル制
御装置１０のシフトレジスタバンク２４の動作を制御する信号を生成する。特に
、ＳＴＭ２１０は、カウンタ２２２がカウントできるようにするカウンタイネー
ブル信号ＣＮ＿ＥＮ、カウンタ２２２をゼロにリセットするカウンタリセット信
号ＣＮ＿ＲＳＴ、高アドレスレジスタ２２０が、イネーブル時に現在の命令アド
レスＡＤＤＲの値を記憶（ロード）できるようにする信号ＬＤ＿ＥＮ、およびシ
フトレジスタバンク２４をイネーブルすることに加え、論理回路２３４と２３６
によって利用され、チップイネーブル信号ＣＥ１およびメモリイネーブル信号Ｍ
ＥＭ＿ＥＮを生成し、シフトレジスタバンク２４とランダムアクセスメモリ１２
をそれぞれ制御するシフトイネーブル信号ＳＨ＿ＥＮを生成する。

【００４１】 状態追跡機械２１０の動作は、図３に関して図４に示されている状態図に関し
てもっともよく理解できる。リセット状態、つまり初期化状態３０２では、シフ
トイネーブル信号ＳＨ＿ＥＮが、ＲＡＭ１２からの命令は、それらが命令レジス
タ１４の中にフェッチされると、シフトレジスタバンク２４の中にフェッチされ
るようにイネーブルされ、カウンタリセットＣＮ＿ＲＳＴはアクティブであり、
カウンタイネーブルＣＮ＿ＥＮは、カウンタ２２２がゼロにリセットされ、カウ
ントしないようにディスエーブルされ、ロードイネーブルＬＤ＿ＥＮは、高アド
レスレジスタ２２０に現在実行中の、つまりシステムが非マッピング状態３０４
の中に移動するにつれて、プログラムカウンタ２０２によって作成される命令の
アドレスＡＤＤＲをロードされる。非マッピング状態では、制御１６によるジャ
ンプバックＪＭＰ−命令の復号化が、ループが実行中であり、制御１６によって
検出されたことを示す。説明の目的のため、まず、非マッピング状態の他の条件
を考える。先へジャンプＪＭＰ＋命令が制御１６によって復号化される場合、そ
れは、ループの表示ではなく、追跡調査機械２１０は、リセット条件またはリセ
ット状態３０２で確立されるように、シフトイネーブル信号ＳＨ＿ＥＮ、カウン
タリセット信号ＣＮ＿ＲＳＴ、カウンタイネーブルＣＮ＿ＥＮ、およびロードイ
ネーブルＬＤ＿ＥＮ信号の同じ条件で非マッピング状態３０４に留まるためにト
ラック３０６に続く。任意のそれ以外の命令が、「他に」によって示されるよう
に、制御１６によって復号化される場合、トラック３０８は、プログラムを非マ
ッピング状態３０４に保つが、カウンタリセットＣＮ＿ＲＳＴはディスエーブル
され、カウンタイネーブルＣＮ＿ＥＮがイネーブルされた状態であり、その結果
、カウンタ２２２はシフトレジスタバンク２４の中にそれ以降記憶されている命
令の数をカウントする。デジタルプロセッサがループを実行していない通常の実
行状態であるこの状態においては、実行される命令は、ＲＡＭ１２から命令レジ
スタ１４とＳＲＢ２４にフェッチされ、プログラムカウンタ２０２によって生成
されている現在の命令のアドレスは、記憶域管理機構２０の高アドレスレジスタ
に記憶されている。ここまで説明されたように、シフトイネーブル信号ＳＨ＿Ｅ
Ｎは、シフトレジスタバンク２４をイネーブルするためのイネーブル状態にある
ため、イネーブルＣＥ１がディスエーブルされなければならないように、（ＡＮ
Ｄゲート２３４に対する入力で円で示されているように）反転する入力を通して
ＡＮＤゲート２３４に適用される。シフトイネーブル信号ＳＨ＿ＥＮをＯＲゲー
ト２３６に適用ることにより、メモリイネーブル信号ＭＥＭ＿ＥＮが、実行され
る命令がその中からフェッチできるＲＡＭ１２をイネーブルするように、その出
力で真の条件を作成しなければならない。

【００４２】 図４に戻ると、ジャンプバックＪＭＰ−命令が制御装置１６によって復号化さ
れると、状態追跡機械２１０が、非マッピング状態３０４からマッピング状態３
２０へのトラック３１０に沿って移動する。非マッピング状態３０４からマッピ
ング状態３２０へのこの変化により、シフトイネーブルＳＨ＿ＥＮ信号、カウン
タリセットＣＳ＿ＲＳＴ信号、およびロードイネーブルＬＤ＿ＥＮ信号で、その
それぞれのディスエーブルされた状態への変化が生じる。これらの信号のすべて
がディスエーブルされている状態にある場合、シフトレジスタバンク２４は、Ｒ
ＡＭ１２からフェッチされた最後のＮ個までの命令（この場合、Ｎは、シフトレ
ジスタバンク２４のステージ数である）を保持し、カウンタ２２２は、シフトレ
ジスタバンク２４に記憶されている（Ｎまでの）有効命令数に一致する、そのと
きそこに記憶されている数を保持し、高アドレスレジスタ２２０は、実行された
最後の命令のアドレス、つまりジャンプバックＪＭＰ−命令のアドレスを記憶し
、ターゲットアドレスＪＭＰ＿ＡＤＤＲは、ＪＭＰ＿ＡＤＤＲ＿ＳＴとして状態
追跡機械のレジスタ２１２に記憶される。

【００４３】 マッピング状態３２０では、シフトイネーブルＳＨ＿ＥＮがディスエーブルさ
れている状態で、ＡＮＤゲート２３４とＯＲゲート２３６がそれに対する他の入
力に応答することができる。ジャンプバック命令ＪＭＰ−によって指定されてい
るジャンプターゲットアドレスＪＭＰ＿ＡＤＤＲがシフトレジスタバンク２４に
記憶されている命令の範囲内にあるとき、動作は、以下のように進行する。高ア
ドレスレジスタ２２０に記憶されている高アドレスが、カウンタ２２２に記憶さ
れている数がそこから差し引かれる減算装置２２４に適用される。したがって、
減算器２２４の出力は、そのシーケンスで最低のアドレスを有するＳＲＢ２４に
最も最近に記憶された有効命令のシーケンスの１つのアドレスである。つまり、
それが、シフトレジスタバンク２４に最も深く記憶されている有効命令である。
シフトレジスタバンク２２４内に記憶されている命令の最低有効アドレスが現在
のアドレスより少ない場合には、ＲＡＭ１２およびＳＲＢ２４をマッピング状態
３２０でイネーブルすることが許容できる。この決定は、最低有効アドレスを有
しているシフトレジスタバンク２４内の命令のアドレスがプログラムカウンタ２
０２によって作成されている現在のアドレスより少ない場合に、真の出力を作成
するコンパレータ２３０によって下される。コンパレータ２３２は、高アドレス
レジスタ２２０に記憶されている高アドレスを、プログラムカウンタ２０２によ
って生成されている現在の命令アドレスと比較し、レジスタ２２０に記憶されて
いる高アドレスが現在のアドレスより大きい場合には、コンパレータ２３２の出
力は、制御装置がおそらくループ内にあること、および必要とされている命令が
、シフトレジスタバンク２４に記憶されている命令の範囲内にある場合には、マ
ッピングが進行してよいことを示す真である。コンパレータ２３０と２３２の出
力が真である状態で、およびシフトイネーブル信号ＳＨ＿ＥＮが真ではない（デ
ィスエーブル）である状態で、ＡＮＤゲート２３４は、マッピング状態の真の出
力を作成し、チップイネーブル信号ＣＥ１を生成し、シフトレジスタバンク２４
がその出力時に、シフトレジスタアドレス信号ＳＲＢ＿ＡＤＤＲに従ってそこに
記憶されている命令を作成できるようにする。シフトレジスタアドレス信号ＳＲ
Ｂ＿ＡＤＤＲは、高アドレスレジスタ２２０に記憶されている高アドレスからプ
ログラムカウンタ２０２によって作り出されている現在の命令のアドレスを差し
引く減算器２４０によって生成される。チップイネーブル信号ＣＥ１がイネーブ
ルされるため、ＡＮＤゲート２３４は、真の信号を、ＲＡＭ１２のイネーブルで
はないメモリイネーブル信号ＭＥＭ＿ＥＮを作成するＯＲゲート２３６の（円で
示されているような）反転入力に適用する。その結果、命令は状態追跡機械２１
０および制御装置１０がマッピング状態３２０に留まる限り、シフトレジスタバ
ンク２４からフェッチされる。

【００４４】 ジャンプターゲットアドレスＪＭＰ＿ＡＤＤＲが、ＳＲＢ２４に記憶されてい
る有効命令の範囲外である場合、命令がシフトレジスタバンク２４からフェッチ
されるマッピング動作をイネーブルすることは許容できないことに注意すること
が重要である。ＪＭＰ＿ＡＤＤＲがＳＲＢ２４の範囲外にあるとき、コンパレー
タ２３０の出力は真ではなく、ＡＮＤゲート２３４は、シフトレジスタバンク２
４へのチップイネーブルＣＥ１をディスエーブル状態に保持し、ＯＲゲート２３
６は、アドレス指定されている命令がメモリ１２からフェッチされるように、メ
モリイネーブル信号ＭＥＭ＿ＥＮをイネーブル状態に保持するだろう。プログラ
ムカウンタ２０２によって要求されている命令にシフトレジスタバンク２４に記
憶されている命令の範囲内のアドレスがある任意の時点で、コンパレータ２３０
と２３２は、前述されたように真の出力を作成し、その結果、シフトレジスタバ
ンク２４が、指定されているシフトレジスタアドレス信号ＳＲＢ＿ＡＤＤＲも従
ってその中に記憶されている命令をフェッチするためにイネーブルされるだろう
。

【００４５】 このようにして、シフトレジスタバンク２４は、シフトレジスタバンク２４内
の命令がプログラムカウンタ２０２によって要求されるたびに、実行される命令
のソースとなり、これによりランダムアクセスメモリ１２は、フェッチすること
ができるシフトレジスタバンク２４に記憶されている有効命令がある場合はいつ
でもアクセスされず、したがって電力消費は、ループの任意の条件下で最小限に
抑えられる傾向がある。このすべては、特殊命令に対するニーズなしに、および
プログラマに要求されている、またはプログラマによって講じられている処置な
しに、実行命令に応答して実行される。

【００４６】 再び図４に戻ると、システム１０および状態追跡機械２１０は、一定の命令復
号化条件が満たされない限り、マッピング状態３２０に留まる。これらの条件が
満たされない場合、状態追跡機械２１０は、マッピング状態３２０に状態追跡機
械２１０を保持する「他に」状態３２４を決定し、シフトイネーブル信号ＳＨ＿
ＥＮ、カウンタリセット信号ＣＮ＿ＲＳＴ，カウンタイネーブル信号ＣＮ＿ＥＮ
、ロードイネーブル信号ＬＤ＿ＥＮのすべてがディスエーブル状態にある。この
状態は、経路３１０に沿って、非マッピング状態３０４からマッピング状態３２
０へジャンプした結果、得る状態に一致する。

【００４７】 状態追跡機械２１０に、マッピング状態３２０から出させる状態とは、現在の
命令ループがもはやアクティブではない状態である。これらは、ジャンプ前方Ｊ
ＭＰ＋命令が、制御１６によって復号化され、プロセッサがループ内にない、ま
たはループからジャンプして出たかのどちらかを示す制御１６によって復号化さ
れる状態を含む。さらに、状態追跡機械２１０は、異なるループが制御１６によ
って検出される場合、経路３２２に沿って非マッピング状態３０４へ、マッピン
グ状態３２０を出る。これは、別の（さらに最近の）ジャンプバックＪＭＰ−命
令が制御１６によって復号化され、さらに最近のジャンプバックＪＭＰ−命令の
アドレスＡＤＤＲが、過去のジャンプバックＪＭＰ−命令のために高アドレスレ
ジスタ２２０に記憶されているアドレスＨＩＧＨ＿ＲＥＧ＿ＡＤＤＲと異なり、
より最近のジャンプバックＪＭＰ−命令によって指定されているジャンプターゲ
ットアドレスが、過去のループ命令のジャンプ命令のジャンプターゲットアドレ
スＪＵＭ＿ＡＤＤＲと異なるときに発生する。この目的のため、状態追跡機械２
１０は、マッピングされているジャンプバックＪＭＰ−命令ループに指定されて
いる命令アドレスＡＤＤＲおよびジャンプターゲットアドレスＪＭＰ＿ＡＤＤＲ
がその中に記憶され、記憶されているアドレスおよび記憶されているジャンプア
ドレスがそれぞれＡＤＤＲ＿ＳＴとＪＭＰ＿ＡＤＤＲ＿ＳＴによって示されてい
る内部レジスタ２１２を含む。制御１６によって復号かされている次の（第１の
後の）ジャンプバックＪＭＰ−命令が、過去に検出されたジャンプバックＪＭＰ
−命令ＡＤＤＲ＿ＳＴと同じジャンプ命令を持たず、過去に検出されたジャンプ
バックＪＭＰ−命令のそのＪＭＰ＿ＡＤＤＲ＿ＳＴと同じジャンプターゲットア
ドレスＪＭＰ＿ＡＤＤＲを持たない場合には、状態追跡機械２１０はマッピング
状態３２０から、経路３２２に沿って非マッピング状態３０４に移動し、制御装
置１０は、メモリ１２からのロード命令を命令レジスタ１４の中に、およびシフ
トレジスタバンク２４の中に振り向ける。次の検出済みジャンプバック命令ＪＭ
Ｐ−が過去のＪＭＰ−命令のＡＤＤＲ＿ＳＴと同じ命令アドレスを有する場合に
はシフトレジスタバンク２４に記憶されている命令は、次の検出されたループだ
けではなく、過去の検出済みループに関しても有効な命令であるため、制御装置
１０は、状態追跡機械２１０のマッピング状態３２０で続行してよい。同様に、
過去の検出済みジャンプバックＪＭＰ−命令のジャンプターゲットアドレスＪＭ
Ｐ＿ＡＤＤＲ＿ＳＴが現在検出されているジャンプバックＪＭＰ−命令のジャン
プアドレスＪＭＰ＿ＡＤＤＲと同じ場合には、シフトレジスタバンク２４の中で
最も深い命令は、次に検出されたループに関して有効な命令となるらしく、シス
テムはマッピング状態３２０で続行できる。また、ＡＤＤＲ＿ＳＴおよびＨＩＧ
Ｈ＿ＲＥＧ＿ＡＤＤＲの値が同じであることにも注意する。

【００４８】 前記決定条件は、非マッピング状態３０４に関して、以下に示されるような等
式の形式で表されてよい。

【００４９】 ＪＭＰ−の場合には、マッピング状態３２０に移動し、 それ以外の場合、非マッピング状態３０４に留まる、 およびマッピング状態３２０に関しては以下の通りである。

【００５０】 もし（ＪＭＰ＋）または （ＪＭＰ−およびＡＤＤＲ≠ＨＩＧＨ＿ＲＥＧ＿ＡＤＤＲおよびＪＭＰ＿ＡＤＤ
Ｒ≠ＪＭＰ＿ＡＤＤＲ＿ＳＴ）の場合、 非マッピング状態３０４に移動し、 それ以外の場合、マッピング状態３２０に留まる。

【００５１】 代わりに、マッピング状態３２０から非マッピング状態３０４に変化するとき
を決定するために、その他の基準が状態追跡機械２１０によって利用されてよい
。例えば、状態機械２１０は、ジャンプ前方ＪＭＰ＋命令の、または異なる命令
アドレスＡＤＤＲを有するジャンプバックＪＭＰ−命令の検出時にマッピング状
態３２０を出ることができるだろう。言いかえると、現在のジャンプバックＪＭ
Ｐ−命令が過去に検出されたジャンプバックＪＭＰ−命令と同じアドレスＡＤＤ
Ｒを有する場合には、それは同じ命令でなければならず、プロセッサ１０はマッ
ピング状態３２０に留まる必要がある。

【００５２】 等式の形式では、決定条件は、マッピング状態３２０の場合、以下の通りであ
る。

【００５３】 （ＪＭＰ＋）または （ＪＭＰ−およびＡＤＤＲ≠ＨＩＧｈ＿ＲＥＧ＿ＡＤＤＲ）の場合には、 非マッピング状態３０４に移動し、 それ以外の場合にはマッピング状態３２０に留まる。

【００５４】 大部分の例でなくても、多くの例では、この決定条件は、より少ない命令を有
するループが、さらに多くの命令を有するループ内で入れ子にされる、複数ルー
プでのより効率的な処理を提供する可能性がある。

【００５５】 別の代替基準とは、現在のジャンプバックＪＭＰ−命令が、過去に検出された
ジャンプバックＪＭＰ−命令のものと同じ命令アドレスＡＤＤＲまたは同じター
ゲットアドレスＪＭＰ＿ＡＤＤＲのどちらかを持つ場合に、マッピング状態３０
２に留まることだる。等式の形式では、決定条件は、マッピング状態３２０の場
合、以下の通りである。

【００５６】 （ＪＭＰ＋）または （ＪＭＰ−および（ＡＤＤＲ≠ＨＩＧＨ＿ＲＥＧ＿ＡＤＤＲ またはＪＭＰ＿ＡＤＤＲ≠ＪＭＰ＿ＡＤＤＲ＿ＳＴ））の場合には、 非マッピング状態３０４に移動し、 それ以外の場合、マッピング状態３２０に留まる。

【００５７】 多くの例では、現在のジャンプバックＪＭＰ−命令で終了するループに対する命
令、つまりジャンプバックＪＭＰ−命令のアドレスＡＤＤＲとターゲットアドレ
スＪＭＰ＿ＡＤＤＲの間のアドレスを有するもののすべてではない場合も、多く
がすでにシフトレジスタバンク２４の中に記憶されているため、この決定条件は
、同じターゲットアドレスが指定されているループのより効率的な処理を提供す
る可能性がある。

【００５８】 したがって、本発明に記載されるデジタルプロセッサ制御は、実行される命令
を記憶するように適応されているメモリを備え、そこでは命令は、複数回実行さ
れる命令の少なくとも１つのシーケンスを含んでよい。メモリ１２は、第１制御
信号ＭＥＭ＿ＥＮ、ＭＥＭ＿ＡＤＤＲに応答し、第１制御信号ＭＥＭ＿ＥＮ、Ｍ
ＥＭ＿ＡＤＤＲに従って記憶されている命令の内の命令を作成する。レジスタ２
４は、メモリ１２により作成される命令のシーケンスを記憶するためにメモリ１
２に結合され、レジスタ２４は、第２制御信号ＣＥ１、ＳＲＢ＿ＡＤＤＲに応答
し、その中に記憶されている命令のシーケンスの内の命令を作成する。制御装置
１６は、複数回実行される命令のシーケンスの繰り返しを起動する実行可能命令
である、メモリ１２およびレジスタ２４によって作成される命令の内の命令を検
出または復号化する。状態機械２１０は、複数回実行される命令が制御１６によ
って検出されないときに第１制御信号ＭＥＭ＿ＥＮ、ＭＥＭ＿ＡＤＤＲ、ＳＨ＿
ＥＮを生成するために、および複数回実行される命令が検出されるときに第２制
御信号、ＣＥ１、ＳＲＢ＿ＡＤＤＲを生成するために制御装置１６に応答する。

【００５９】 デジタル制御装置１０は、イネーブル時に命令ＭＥＭ＿ＥＮ、ＭＥＭ＿ＡＤＤ
Ｒを作成するためのアドレス指定可能メモリ１２、およびアドレス指定可能メモ
リ１２により作成される命令ＳＨ＿ＥＮを記憶し、イネーブル時に記憶されてい
る命令ＣＥ１、ＳＲ＿ＡＤＤＲを作成するためのシフトレジスタ２４を備える。
制御装置１６は、アドレス指定可能メモリ１２およびシフトレジスタ２４によっ
て作成された実行可能命令を復号化し、そこでは復号化された命令ＪＭＰ−、Ｊ
ＭＰ＋、ＪＭＰ＿ＡＤＤＲが、ジャンプバックＪＭＰ−命令およびジャンプ前方
ＪＭＰ＋命令を含む。命令アドレスＡＤＤＲおよびターゲットアドレスＪＭＰ＿
ＡＤＤＲは、各ジャンプバックＪＭＰ−およびジャンプ前方ＪＭＰ＋命令に対応
している。メモリ制御２０は、シフトレジスタ２４がイネーブルされているＳＨ
＿ＥＮマッピング状態３２０、およびアドレス指定可能メモリ１２がイネーブル
されているＭＥＭ＿ＥＮ非マッピング状態３０４を有する。メモリ制御２０は、
ジャンプバックＪＭＰ−命令が復号化されるとき１６、マッピング状態３２０を
取り、ジャンプ前方ＪＭＰ＋命令が復号化されるとき１６、非マッピング状態３
０４を取るために制御装置１６に応答する。

【００６０】 デジタルプロセッサ１０での電力消費を削減するための方法は、 メモリ１２から、繰り返し実行される実行可能命令１０２，１０４，１０６の
さらに短いシーケンスを含む、実行される実行可能命令のシーケンスを作成する
ステップと、 繰り返し実行される実行可能命令１０２，１０４，１０６のさらに短い命令を
レジスタに記憶するＳＨ＿ＥＮステップと、 ジャンプバックＪＭＰ−命令である実行可能命令のシーケンスの１つを復号化
する１６ステップと、 ジャンプバックＪＭＰ−命令の復号化１６に応答して、メモリ１２が実行可能
命令のシーケンス内でさらに命令を作成するＭＥＭ＿ＥＮ、ＭＥＭ＿ＡＤＤＲの
を抑止するＭＥＭ＿ＥＮ，３１０ステップと、 レジスタ２４からジャンプバックＪＭＰ−命令の復号化１６に応答して作成し
ＣＥ１、ＳＲＢ＿ＡＤＤＲ、その中に記憶されている実行可能命令１０２、１０
４、１０６のさらに短いシーケンスの内のシーケンスを実行するステップと、を
含む。

【００６１】 本発明は、前記例示的な実施形態という点で説明されてきたが、以下のクレー
ムによって定められている本発明の範囲および精神内で変形は当業者に明らかと
なるだろう。例えば、レジスタ２４は、これにより制御１０が非マッピング状態
にあるときに、そのレジスタ２４の中にデータ命令を記憶するという動作がわず
かに複雑になるだろうが、シフトレジスタのバンクの代わりにランダムアクセス
メモリをもって実現できるだろう。ランダムアクセスメモリ１２が、イネーブル
信号ＭＥＭ＿ＥＮによって、あるいはそこに適用されているクロック信号を停止
することによって、その中に記憶されているデータをその出力で作成することか
ら抑止できる同期ランダムアクセスメモリである場合があるだろう。メモリ１２
は、イネーブル信号ＭＥＭ＿ＥＮによってまたはそこに適用されているメモリア
ドレスＭＥＭ＿ＡＤＤＲを変更されていない状態で保つことによってその中に記
憶されているデータをその出力で作成しないようにされるだろう非同期ランダム
アクセスメモリである場合があるだろう。メモリイネーブル信号ＭＥＭ＿ＥＮは
、実際には、その後者の機能をメモリ１２内で実行し、そこではその入力の１つ
としてメモリイネーブル信号ＭＥＭ＿ＥＮを有するＡＮＤゲートが、メモリアド
レスＭＥＭ＿ＡＤＤＲのランダムアクセスメモリへの適用を制御する、および／
または命令およびその他のデータがそれを通してこのようなメモリから読み出さ
れる出力検知増幅器を妨げるだろう。この段落の前記例のそれぞれでは、技術に
たけた人が、メモリ出力競合を回避するためのメモリ出力回路を構成する方法を
知っている。

【００６２】 例えば、前記説明が、それらのそれぞれの出力が、３値状態型、つまりアクテ
ィブかつイネーブル時に高レベルまたは低レベルの出力信号を提供するが、イネ
ーブルされていないときには開放回路として出現する出力であるランダムアクセ
スメモリ１２およびシフトレジスタバンク２４用であることが注記される。

【００６３】 本発明を含む制御装置が、複数のネスティングされているループ用だけでなく
単一ループ用の命令を自動的に処理することに注意する。例えば、入れ子にされ
ているループのケースでは、ＲＡＭ１２からフェッチされている命令の実行は、
内側ループのジャンプバックＪＭＰ−命令が、状態追跡機械２１０が制御装置１
０をマッピング状態３２０にするときに実行されるまで続行し、その内側ループ
は、ループ条件１０６が満たされる１１０のようなときまでシフトレジスタバン
ク２４からフェッチされている命令を実行することによって繰り返し実行される
だろう。それ以降、命令の実行は、マッピング状態３０２で進み、命令は、ＳＲ
Ｂ２４に記憶されている命令アドレスの範囲外の命令アドレスの増加に従ってメ
モリ１２からフェッチされる。第２つまり外側ループのジャンプバックＪＭＰ−
命令が検出されると、状態追跡機械２１０は、内側ループと外側ループのための
ＪＭＰ−命令の命令アドレスＡＤＤＲとジャンプターゲットアドレスＪＭＰ＿Ａ
ＤＤＲの両方が同じである限り、マッピングモード３２０内に制御装置１０を保
つ。シフトレジスタバンク２４の深さＮが、内側ループまたは外側ループの一部
である命令を含むほど十分となるならばで、つまり、それらが、図３に関して前
述されたように、コンパレータ２３０，２３２、およびゲーティング論理２３４
，２３６によって監視されるＳＲＢ２４内に記憶されている命令の範囲内にある
ならば、実行される命令はシフトレジスタ２４からフェッチされる。外側ループ
用の命令アドレスＡＤＤＲとジャンプターゲットアドレスＪＭＰ＿ＡＤＤＲの両
方が、内側ループの対応するアドレスと異なる場合、制御装置１０は非マッピン
グ状態３０４に逆転し、その結果外側ループおよび内側ループのための命令がＳ
ＲＢ２４の中にロードされる。

【００６４】 連続して実行される複数のループがあると、命令の実行は、第１ループのジャ
ンプバックＪＭＰ−命令まで下がり、その時点で状態追跡機械２１０は、そのル
ープの条件が満たされるまで、制御１０をマッピング状態３２０に入れる。それ
以降、命令の実行は、実行される第２ループのジャンプバックＪＭＰ−命令、つ
まり第１ループの後に続くものが制御１６によって復号化されるまで、命令アド
レスの増加に伴って進行する。この時点で、状態追跡機械２１０は、ＡＤＤＲ、
ＡＤＤＲ＿ＳＴ、ＪＭＰ＿ＡＤＤＲ、およびＪＭＰ＿ＡＤＤＲ＿ＳＴの値に応答
し、制御１０をマッピング状態３２０のままに保つか、第２ループからの命令が
、すべて前述されたように、ＳＲＢ２４の中にシフトされるまで、それを非マッ
ピング状態３０４にするかのどちらかである。

【図面の簡単な説明】

【図１】 本発明に従った実施形態を含むデジタルプロセッサ用制御装置の概略ブロック
図である。

【図２】 ループの論理フロー図である。

【図３】 図１の実施形態とともに役立つメモリ制御の実施形態の概略ブロック図である
。

【図４】 図３の実施形態の一部の動作を示す状態図である。

【符号の説明】

３０ Ｉ／Ｏバス １６ 制御 １０２ 入力データ受信 １０４ データをマスクと比較する １０６ 一致？ ２２０ 高アドレスレジスタ ２３０ コンパレータ ２３２ コンパレータ ３０２ リセット

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ， ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，Ｇ Ｍ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ， ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，Ｎ Ｏ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ， ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ 【要約の続き】 ないが、むしろそれはループを実行する実行可能なマイ クロコード命令から自動的にループの存在を突き止め る。

Claims (50)

【特許請求の範囲】
1. 【請求項１】 実行される命令を記憶するように適応されているメモリであ
   って、そこではこのような命令が複数回実行される命令の少なくとも１つのシー
   ケンスを含み、前記メモリが第１制御信号に応答し、前記第１制御信号に従って
   記憶されている命令の内の１つを作成するメモリと、 レジスタであって、前記レジスタが前記メモリによって作成された命令のシー
   ケンスを記憶するために前記メモリに結合され、その中に記憶されている命令の
   シーケンスの内の命令を作成するために第制御信号に応答する前記レジスタと、 複数回実行される命令のシーケンスの繰り返しを起動する実行可能命令である
   前記メモリと前記レジスタによって作成されている命令の内の命令を検出するた
   めの制御装置と、 複数回実行される命令が検出されないときに、前記第１制御信号を生成し、複
   数回実行される命令が検出されるときに、前記第２制御信号を生成するために、
   前記制御装置に応答する状態機械と、を備えるデジタルプロセッサ制御。
2. 【請求項２】 命令が所定の順序で実行され、前記制御装置によって検出さ
   れた繰り返しを起動する実行可能命令が、それ自体より前である前記所定順序中
   の任意の位置を有する命令にジャンプするための第１命令である、請求項１に記
   載の制御。
3. 【請求項３】 前記状態機械が、前記所定の順序で前の位置を有する命令に
   ジャンプするために、命令に応答して前記第２制御信号を生成する、請求項２に
   記載の制御。
4. 【請求項４】 前記所定順序が昇順数シーケンスであり、前記所定の順序で
   前の位置が低い方の数で表される、請求項２に記載の制御。
5. 【請求項５】 前記制御装置が、さらに、前記所定順序で後の方の位置を有
   する命令にジャンプするための命令である、前記メモリおよび前記レジスタによ
   って作成されている命令の内の命令を検出する、請求項２に記載の制御。
6. 【請求項６】 前記状態機械が、前記制御装置によって検出された命令に応
   答して前記大１制御信号を生成し、前記所定順序の後の方の位置を有する命令に
   ジャンプする、請求項５に記載の制御。
7. 【請求項７】 前記状態機械が、前記第２命令のジャンプ先の前の位置が、
   第１命令のジャンプ先の前の位置とは異なるときに、前記所定順序の前の位置を
   有する命令にジャンプするための第２命令の前記制御装置による検出に応答して
   、前記第１制御信号を生成する、請求項２に記載の制御。
8. 【請求項８】 前記状態機械が、前記所定順序の前記第２命令の位置が、前
   記所定順序の第１命令の位置と異なるときに、前記所定順序の前の位置を有する
   命令にジャンプするための第２命令の前記制御装置による検出に応答して前記第
   １制御信号を生成する、請求項２に記載の制御。
9. 【請求項９】 前記レジスタが、前記第２制御信号が生成されないときに、
   前記メモリから命令を記憶するためにイネーブルされているシフトレジスタを含
   む、請求項１に記載の制御。
10. 【請求項１０】 前記シフトレジスタが、前記第２制御信号に応答してその
    出力でその中に記憶されているシフト済みの命令を作成する、請求項９に記載の
    制御。
11. 【請求項１１】 前記レジスタがシフトレジスタを含み、前記状態機械が、
    複数回実行される命令が検出されないときに前記シフトレジスタがその中に命令
    を記憶できるようにするためのシフトレジスタイネーブル信号を生成し、前記第
    １制御信号が前記シフトレジスタイネーブル信号に応答する、請求項１に記載の
    制御。
12. 【請求項１２】 前記レジスタがシフトレジスタを含み、前記状態機械が、
    複数回実行される命令が検出されないときに、前記シフトレジスタがその中に命
    令を記憶できるようにするためのシフトレジスタイネーブル信号を生成し、前記
    第２制御信号が前記シフトレジスタイネーブル信号に応答する、請求項１に記載
    の制御。
13. 【請求項１３】 アドレスを有するロケーションで実行される命令を記憶す
    るように適応されているアドレス指定可能メモリで、そこではこのような命令が
    、複数回実行される命令の少なくとも１つのシーケンスを含み、前記アドレス指
    定メモリがメモリアドレスを含むメモリ制御信号に応答し、前記メモリ制御信号
    に従って記憶されている命令の内の命令を作成するアドレス指定可能メモリと、 レジスタであって、前記レジスタが前記アドレス指定可能メモリに結合され、
    前記アドレス指定可能メモリによって作成されている命令のシーケンスを記憶し
    、レジスタアドレスを含むレジスタ制御信号に応答し、その出力でその中に記憶
    されている命令のシーケンスの内の命令を作成するレジスタと、 デジタルプロセッサを制御するために、前記アドレス指定可能メモリおよび前
    記レジスタによって作成されている実行可能命令を復号化するための制御装置と
    、 複数回実行される命令が前記制御装置によって復号化されないときに前記メモ
    リ制御信号を生成し、複数回実行される命令が前記制御装置によって復号化され
    るときに、前記レジスタ制御信号を生成するために、複数回実行される命令のシ
    ーケンスの反復を起動する前記制御装置からの復号化済みの実行可能命令に応答
    する状態機械を含むメモリ制御と、を備える、デジタルプロセッサ用の制御。
14. 【請求項１４】 命令が所定順序で実行され、前記制御装置によって復号化
    される繰り返しを起動する実行可能命令が、そのときに復号化された実行可能命
    令のメモリアドレスに先行する前記所定順序内の位置を有するメモリアドレスに
    ジャンプするための命令である、請求項１３に記載の制御。
15. 【請求項１５】 前記状態機械が、そのときに復号化された実行可能命令に
    先行する前記所定順序内の位置を有するメモリアドレスにジャンプするための命
    令に応答して、レジスタ制御信号を生成する、請求項１４に記載の制御。
16. 【請求項１６】 レジスタアドレスは、ジャンプされる先のメモリアドレス
    から生成される、請求項１５に記載の制御。
17. 【請求項１７】 前記所定順序が、メモリアドレスの昇順数シーケンスを含
    み、前記所定順序内の前の位置が低い方の値のメモリアドレスにより表される、
    請求項１４に記載の制御。
18. 【請求項１８】 前記制御装置が、さらに、前記所定順序内のそのときに復
    号化された実行可能命令のメモリアドレスに続くメモリアドレスにジャンプする
    ための命令である、前記アドレス指定可能メモリおよび前記レジスタによって作
    成されている実行可能命令の内の命令を復号化する、請求項１４に記載の制御装
    置。
19. 【請求項１９】 前記状態機械が、前記所定順序でそのときに復号化された
    命令のメモリアドレスに続くメモリアドレスにジャンプするための前記制御装置
    によって復号化されている実行可能命令に応答して前記メモリ制御信号を作成す
    る、請求項１８に記載の制御。
20. 【請求項２０】 前記メモリ制御信号に含まれているメモリアドレスが、ジ
    ャンプされる先のメモリアドレスである、請求項１９に記載の制御。
21. 【請求項２１】 前記状態機械が、前記所定順序内の前の位置を有するメモ
    リアドレスにジャンプするための前記追加命令のジャンプ先のメモリアドレスが
    、前記所定順序内の前の位置を有するメモリアドレスにジャンプするための以前
    に復号化されている実行可能命令に従ったジャンプ先のメモリアドレスと異なる
    メモリアドレスであるときに、前記所定順序内の前の位置を有するメモリアドレ
    スにジャンプするための追加命令の前記制御装置による検出に応答して前記メモ
    リ制御信号を生成する、請求項１４に記載の制御。
22. 【請求項２２】 前記状態機械が、前記所定順序内の前の位置を有するメモ
    リアドレスにジャンプする先の前記追加命令のメモリアドレスが、前記所定順序
    内の前の位置を有するメモリアドレスにジャンプするための以前検出された命令
    のメモリアドレスと異なるときに、前記所定順序内の前の位置を有するメモリア
    ドレスにジャンプするための追加命令の前記制御装置による検出に応答して、前
    記メモリ制御信号を生成する、請求項１４に記載の制御。
23. 【請求項２３】 前記シフトレジスタが、前記レジスタ制御信号が生成され
    ないときに、前記アドレス指定可能メモリから命令を記憶するためにイネーブル
    されるシフトレジスタを含む、請求項１３に記載の制御。
24. 【請求項２４】 前記シフトレジスタが、前記レジスタ制御信号に応答して
    その出力でその中に記憶されているシフト済みの命令を作成する、請求項２３に
    記載の制御。
25. 【請求項２５】 前記シフトレジスタが、Ｎ個の命令を記憶するためのＮス
    テージを含み、この場合、Ｎが５と１５の間の整数である、請求項２３に記載の
    制御。
26. 【請求項２６】 その中に実行される命令を記憶するように適応されている
    対応するアドレスを有する複数のアドレス指定可能記憶ロケーションを有するラ
    ンダムアクセスメモリであって、そこではこのような命令が、複数回実行される
    命令の少なくとも１つのシーケンスを含んでよく、前記ランダムアクセスメモリ
    が、メモリイネーブル信号およびメモリアドレス信号に応答し、前記メモリアド
    レス信号によって表されているアドレスに対応している位置に記憶されている記
    憶済み命令の内の命令を選択的に作成する、ランダムアクセスメモリと、 シフトレジスタであって、そこでは前記シフトレジスタが、前記ランダムアク
    セスメモリ似よって作成されている命令のシーケンスを、シフトイネーブル信号
    によってイネーブルされうときに記憶するために前記ランダムアクセスメモリに
    結合されており、前記シフトレジスタが、レジスタイネーブル信号およびシフト
    レジスタアドレス信号に応答し、その出力で、その中に記憶されている命令のシ
    ーケンスの内の命令を作成するシフトレジスタと、 前記ランダムアクセスメモリおよび前記レジスタによって作成されている命令
    を記憶するように適応されている命令レジスタと、 複数回実行される命令のシーケンスの繰り返しを起動する実行可能命令である
    、命令レジスタに記憶されている命令の内の命令を復号化するための制御装置と
    、 前記メモリアドレス信号を生成するためのプログラムカウンタと、 複数回実行される命令が前記制御装置によって復号化されないときに、前記シ
    フトレジスタをイネーブルするための前記シフトイネーブル信号を生成し、複数
    回実行される命令が復号化されるときに制御信号を生成するための前記制御装置
    に応答する状態追跡機械と、 前記レジスタアドレス信号を生成するために前記メモリアドレス信号と前記制
    御信号に応答するシフトレジスタ制御であって、前記シフトレジスタ制御が、前
    記メモリイネーブル信号および前記レジスタイネーブル信号を生成するために、
    前記シフトイネーブル信号に、および前記メモリアドレス信号に応答するゲーテ
    ィング論理を含む、シフトレジスタ制御と、を備える、デジタル信号プロセッサ
    制御。
27. 【請求項２７】 複数回実行される命令のシーケンスの繰り返しを起動する
    前記制御装置によって復号化される実行可能命令が、そのときに復号化された実
    行可能命令のメモリアドレスより低い値を有するメモリアドレスにジャンプする
    ためのジャンプバック命令である、請求項２６に記載の信号プロセッサ制御。
28. 【請求項２８】 前記シフトレジスタが、その中にＮ個の命令を記憶するた
    めにＮステージを含み、この場合Ｎが、少なくとも、そのときに復号化された実
    行可能命令とジャンプバック先のメモリアドレスの間の差異程度に大きい値を有
    する整数である、請求項２７に記載の信号プロセッサ制御。
29. 【請求項２９】 Ｎが５と１５の間である、請求項２８に記載の信号プロセ
    ッサ制御。
30. 【請求項３０】 前記状態追跡機械が、前記制御信号を生成するための前記
    ジャンプバック命令の復号化に応答する、請求項２７に記載の信号プロセッサ制
    御。
31. 【請求項３１】 さらに、ジャンプバック命令のメモリアドレスを記憶する
    ための前記制御信号に応答するアドレスレジスタを備える、請求項３０に記載の
    信号プロセッサ制御。
32. 【請求項３２】 前記状態追跡機械が、前記信号イネーブル信号を生成する
    ため、および第１ジャンプバック命令および第２ジャンプバック命令のそれぞれ
    のメモリアドレスが異なるときに前記制御信号を生成しないための、異なる時間
    で復号化されている第１ジャンプバック命令と第２ジャンプバック命令のそれぞ
    れのメモリアドレスに応答する、請求項２７に記載の信号プオセッサ制御。
33. 【請求項３３】 前記状態追跡機械が、前記シフトイネーブル信号を生成す
    るため、および第１ジャンプバック命令と第２ジャンプバック命令のジャンプ先
    のそれぞれのメモリアドレスが異なる場合には前記制御信号を生成しないための
    、異なる時間で復号化されている第１ジャンプバック命令および第２ジャンプバ
    ック命令のジャンプ先のそれぞれのメモリアドレスに応答する、請求項２７に記
    載の信号プロセッサ制御。
34. 【請求項３４】 前記シフトレジスタ制御が、前記制御装置によって復号化
    される実行可能命令のメモリアドレスを記憶するために、前記制御信号に応答す
    るアドレスレジスタを含む、請求項２６に記載の信号プロセッサ制御。
35. 【請求項３５】 前記シフトレジスタ制御が、前記レジスタイネーブル信号
    を生成するために実行されている命令のメモリアドレスに、前記アドレスレジス
    タに記憶されているメモリアドレスを比較するためのコンパレータを含む、請求
    項３４に記載の信号プロセッサ制御。
36. 【請求項３６】 前記シフトレジスタ制御が、前記シフトレジスタアドレス
    信号を生成するために、実行中の命令のメモリアドレスを、前記アドレスレジス
    タに記憶されているメモリアドレスから差し引くための減算器を含む、請求項３
    ４に記載の信号プロセッサ制御。
37. 【請求項３７】 前記シフトレジスタ制御が、 前記シフトレジスタに記憶されている命令の数をカウントするためのカウンタ
    と、 前記レジスタイネーブル信号を生成するために、前記カウンタに、および実行
    中の命令のメモリアドレスに応答するコンパレータと、を含む、請求項３４に記
    載の信号プロセッサ制御。
38. 【請求項３８】 前記制御装置が、そのときに復号化された実行可能命令の
    メモリアドレスより高い値を有するメモリアドレスにジャンプするためのジャン
    プ前方命令である実行可能命令の内の命令を復号化する、請求項２６に記載の信
    号プロセッサ制御。
39. 【請求項３９】 前記状態追跡機械が、前記シフトイネーブル信号を生成す
    るため、および前記制御信号を生成しないための前記ジャンプ前方命令の復号化
    に応答する、請求項３８に記載の信号プロセッサ制御。
40. 【請求項４０】 前記制御装置が、それぞれが命令アドレスとそれに対応し
    ているターゲットアドレスを有するジャンプバック命令およびジャンプ前方命令
    を含む実行可能命令を復号化し、 前記状態追跡機械が、前記制御装置がジャンプバック命令を復号化するときに
    前記制御信号を生成し、前記制御装置が（ａ）ジャンプ前方命令、および（ｂ）
    前記に復号化されたジャンプバック命令のそれらとは異なる命令アドレスおよび
    異なるターゲットアドレスを有するジャンプバック命令の内の１つを復号化する
    ときに、前記シフトイネーブル信号を生成する、請求項２６に記載の信号プロセ
    ッサ制御。
41. 【請求項４１】 イネーブル時に命令を作成するためのアドレス指定可能メ
    モリと、 前記アドレス指定可能メモリによって作成される命令を記憶するため、および
    イネーブル時に記憶された命令を作成するためのシフトレジスタと、 前記アドレス指定可能メモリおよび前記シフトレジスタによって作成される実
    行可能命令を復号化するための制御装置であって、そこでは復号化された命令が
    ジャンプバック命令およびジャンプ前方命令を含み、命令アドレスおよびターゲ
    ットアドレスが、各ジャンプバック命令およびジャンプ前方命令に対応する制御
    装置と、 前記シフトレジスタがイネーブルされるマッピング状態、および前記アドレス
    指定可能メモリがイネーブルされる非マッピング状態を有するメモリ制御であっ
    て、そこではジャンプバック命令が復号化されるときに前記マッピング状態を取
    るように、およびジャンプ前方命令が復号化されるときに前記非マッピング状態
    を取るように前記メモリ制御が前記制御装置に応答するメモリ制御と、を備える
    デジタル制御装置。
42. 【請求項４２】 前記メモリ制御が、異なるターゲットアドレスを有する２
    つの連続するジャンプバック命令が復号化されるときに、前記非マッピング状態
    を取る、請求項４１に記載のデジタル制御装置。
43. 【請求項４３】 前記メモリ制御が、異なる命令アドレスを有する２つの連
    続するジャンプバック命令が復号化されるときに、前記非マッピング状態を取る
    、請求項４１に記載のデジタル制御装置。
44. 【請求項４４】 前記メモリ制御が、異なる命令アドレスを有し、異なるタ
    ーゲットアドレスを有する２つの連続するジャンプバック命令が復号化されると
    きに、前記非マッピング状態を取る、請求項４１に記載のデジタル制御装置。
45. 【請求項４５】 ジャンプバック命令が復号化されていない限り、非マッピ
    ング状態にあるときに、前記メモリ制御が非マッピング状態に残る、請求項４１
    に記載のデジタル制御装置。
46. 【請求項４６】 （ａ）ジャンプ前方命令および（ｂ）過去に復号化された
    ジャンプバック命令と異なる命令アドレスおよび異なるターゲットアドレスを有
    するジャンプバック命令の内の１つが、復号化されない限り、前記メモリ制御が
    、マッピング状態にいるときにマッピング状態のままとなる、請求項４１に記載
    のデジタル制御装置。
47. 【請求項４７】 繰り返し実行される実行可能命令のさらに短いシーケンス
    を含む、実行される実行可能命令のシーケンスをメモリから作成するステップと
    、 繰り返し実行される実行可能命令のさらに短いシーケンスをレジスタに記憶す
    るステップと、 ジャンプバック命令である実行可能命令のシーケンス内の命令を復号化するス
    テップと、 ジャンプバック命令の復号化に応答して、実行可能命令のシーケンスの中でメ
    モリが追加命令を作成することを抑止するステップと、 ジャンプバック命令の復号化に応答して、前記レジスタから、その中に記憶さ
    れている実行可能命令のさらに短いシーケンスの内の命令を作成、実行するステ
    ップと、を含む、デジタルプロセッサで電力消費を削減するための方法。
48. 【請求項４８】 さらに、ジャンプ前方命令である実行命令のシーケンスの
    内の命令を復号化するステップと、 ジャンプ前方命令を復号化することに応答して、その中に記憶されている命令
    の前記レジスタから作成することを抑止するステップと、 ジャンプ前方命令を復号化することに応答して、その中に記憶されている命令
    のシーケンスの前記メモリからの作成を可能にするステップと、を含む、請求項
    ４７に記載の方法。
49. 【請求項４９】 レジスタに記憶するステップが、前記レジスタ内にＮ個の
    実行可能命令のシーケンスを記憶することを含み、この場合、Ｎは、繰り返し実
    行される実行可能命令の前記さらに短いシーケンス内の実行命令数以上の値の整
    数である、請求項４７に記載の方法。
50. 【請求項５０】 Ｎ個の実行可能命令のシーケンスを記憶するステップが、
    Ｎ個の最も最近に実行された実行可能命令を記憶することを含む、請求項４９に
    記載の方法。