JPH06274525A - ベクトルデータプリフェッチ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】セクション化されたベクトル処理を命令列の反
復実行により行なう場合に、ベクトルデータを効率よく
プリフェッチし、それによりベクトル処理性能を改善す
る。 【構成】複数のベクトルデータのプリフェッチに必要な
主記憶参照情報を複数のエントリに保持するプリフェッ
チ情報保持部６０と、これらのエントリを順次に指示す
るインデクス５１と、指示されたエントリ内の主記憶参
照情報に基づいてプリフェッチを行なうプリフェッチア
ドレス制御部７０と、エントリ内の主記憶参照情報を更
新する開始アドレス更新部５２とが設けられ、それによ
り、ベクトルデータが、１セクションに必要な量ずつ、
個々の命令の実行とは非同期にプリフェッチされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ベクトル処理装置と、
このベクトル処理装置と主記憶の間のデータ転送を高速
化するためのキャッシュメモリとを有する計算機システ
ムに関し、特に、このような装置におけるベクトルデー
タのプリフェッチに関する。

【０００２】

【従来の技術】数値計算の高速化のために、様々なベク
トル計算機システムが今までに開発されている。ベクト
ル計算機システムは、非常に高速な演算器を備えてお
り、この演算器の高速性を十分に活かすには、演算器と
主記憶の間における、演算器の処理速度に見合ったデー
タ転送能力が維持されなければならない。他方、最近の
計算機システムにおいては、主記憶参照の遅延の緩和、
及びプロセッサと主記憶の間のデータパスの混雑の緩和
のために、より高速なキャッシュメモリをプロセッサと
主記憶の間に置くことが、一般的になっている。キャッ
シュメモリからベクトル演算器へデータを供給すること
により、ベクトルデータのフェッチに必要な時間の短
縮、主記憶の製造の容易さなどの利点が得られ、その結
果、性能／コスト比の高いベクトル計算機システムの実
現が期待される。

【０００３】しかしながら、処理しようとしているベク
トルデータがキャッシュメモリ内に存在しなければ、主
記憶にアクセスしなければならず、したがって、データ
フェッチ時間の短縮という利点は得られない。キャッシ
ュメモリの容量はさほど大きくないので、その古い内容
は、新たに要求された主記憶からのデータによって、次
第に置換される。キャッシュメモリのヒット率、すなわ
ち、所要のデータがキャッシュメモリ内に存在する確率
は、ある命令により処理されたデータを含むデータブロ
ックが、その後、そのブロック内のデータを必要とする
他の命令が実行される時点で、キャッシュメモリ内に残
存する確率に依存する。しかるに、ベクトルデータの場
合には、１個のオペランドのデータ量が非常に多いの
で、古いデータは短期間のうちに置換される。その結
果、ヒット率が低下し、キャッシュメモリの利点は低減
する。

【０００４】この問題に対処するため、特開平１−３０
６９６７号公報は、ベクトルデータをキャッシュメモリ
へプリフェッチする機構を提案している。この提案され
た機構は、各ベクトル命令（一般には、少なくとも１個
のオペランドがベクトルレジスタか又は主記憶上のベク
トルデータを指定する命令をいうが、本明細書では、簡
明のため、少なくとも１個のオペランドが主記憶上のベ
クトルデータを指定する命令をいう）の実行に際して、
ベクトルデータの最初のブロック（キャツシュメモリと
主記憶の間で転送されるデータの単位）が主記憶からベ
クトルレジスタにロードされている間に、このベクトル
データの後続する諸ブロックを主記憶からキャッシュメ
モリに読出す。後続諸ブロックのアドレスは、命令によ
り与えられるベクトル指定情報（開始アドレス、全要素
数、要素間距離等）と、既に処理された要素の数とに基
づいて計算される。この機構によれば、第２ブロック以
下のデータはキャッシュメモリから読出すことができ、
したがって、ベクトル処理速度の相当な向上が期待でき
る。

【０００５】同公報には、更に、セクショニング（非常
に長いベクトルをベクトルレジスタと同じ長さの部分に
分割して、一度に１部分ずつ処理すること）が行なわれ
る場合に、ベクトルの最初の部分がベクトルレジスタに
ロードされた後、このロードされた部分に対して演算が
行なわれている間に、後続部分のデータを主記憶からキ
ャッシュメモリに読出すことができる旨が、記載されて
いる。しかしながら、このようなセクショニングの場合
のプリフェッチを実現するための機構は、開示されてい
ない。

【０００６】

【発明が解決しようとする課題】プリフェッチに関する
問題の一つは、主記憶上の複数のベクトルデータを参照
する処理のセクショニングの場合に生じる。一例とし
て、ベクトルデータＡの各要素をベクトルデータＢの各
対応する要素と乗算して、その結果をベクトルデータＣ
の位置に格納するという処理が必要で、これらのベクト
ルデータは非常に長いと仮定する。この処理は、ベクト
ルオペランドＡをベクトルレジスタにロードするベクト
ルロード（VLD）命令と、このベクトルレジスタ内のデ
ータをベクトルオペランドＢと要素ごとに乗算して結果
をこのベクトルレジスタに戻すベクトル乗算（VMD）命
令と、このベクトルレジスタの内容をベクトルオペラン
ドＣに格納するベクトルストア（VSTD）命令とを含む命
令列の、ループによって実現しうる（後述する図４参
照）。これらの命令のそれぞれのベクトルオペランドの
長さ（要素の数）は、ベクトルレジスタの要素の数であ
る。このループの１イタレーションが処理の１セクショ
ンであり、ベクトルレジスタの要素の数はセクションサ
イズと呼ばれる。

【０００７】前記のセクショニングの場合に、最初のセ
クションにおけるVLD命令、VMD命令及びVSTD命令の実行
中に、ベクトルデータＡ、Ｂ及びＣのすべてをそれそれ
プリフェッチすれば、各ベクトルデータは非常に長いの
で、早期にプリフェッチされたベクトルデータの一部
（例えばＡ）は、後でプリフェッチされたベクトルデー
タの一部（例えばＣ）により置換されて、キャッシュメ
モリから追い出される恐れがある。もしもそのようなこ
とが起こると、第２セクションにおいて、VLD命令のオ
ペランドはキャッシュメモリ内に発見できず、主記憶へ
のアクセスが必要になる。更に、この主記憶へのアクセ
ス中にベクトルデータＡが再度プリフェッチされると、
このプリフェッチされたデータにより、今度はベクトル
データＢがキャッシュメモリから追い出されて、次に実
行されるVMD命令のオペランドもまた主記憶から読出さ
なければならず、結局、プリフェッチの効果がほとんど
失われることになる。

【０００８】他方、先に述べた、各ベクトル命令の実行
中にその命令が必要とするデータのみをプリフェッチす
る機構を利用すれば、前記の難点は除かれる。しかし、
この場合には、各セクションにおける各ベクトル命令の
実行時に、最初のデータブロックは、プリフェッチされ
ていないので、主記憶から読出さなければならない。こ
れはヒット率の低下を意味し、処理速度の向上を限定す
る。

【０００９】本発明の目的は、ベクトル命令列のセクシ
ョニングによる処理において、キャッシュメモリへのベ
クトルデータのプリフェッチを高い効率で遂行し、それ
により、キャッシュヒット率を高めて、データが常にキ
ャッシュメモリ内に存在する場合とほぼ同程度のベクト
ル処理性能を達成することにある。本発明のより直接的
な目的は、各セクションにおける各ベクトル命令の実行
に必要なベクトルデータを、個々の命令の実行とは非同
期にプリフェッチし、それにより、個々のベクトル命令
の実行の開始に先立って、所要ベクトルデータのプリフ
ェッチを開始することにある。

【００１０】本発明の他の目的は、個々の命令の実行と
は非同期に行なわれるプリフェッチを、適切な時点で一
時的に休止して、過度なプリフェッチが行なわれるのを
防止することにある。本発明の他の目的は、プリフェッ
チを、個々の命令のみならず、各セクションの実行と
も、完全に非同期に行なうことにある。本発明の他の目
的は、前記のような非同期プリフェッチに必要な主記憶
参照情報を、最初のセクションの実行中に、自動的にセ
ットアップすることにある。本発明の他の目的は、前記
のような非同期プリフェッチに必要な主記憶参照情報
を、最初のセクションの実行前にセットアップすること
にある。

【００１１】

【問題点を解決するための手段】本発明によるプリフェ
ッチ制御装置は、複数のエントリを有する情報保持手段
と、セクション内の複数のベクトル命令により指定され
た複数のベクトルオペランドのプリフェッチのために必
要な主記憶参照情報を、これらのベクトルオペランドが
命令により要求される順序で、情報保持手段の相次ぐエ
ントリに登録する手段と、これらのエントリの一つを指
示する指示手段と、指示手段による指示を変更する手段
と、命令の実行と非同期に動作し、指示手段により指示
されるエントリ内の主記憶参照情報に基づいてプリフェ
ッチを要求する手段と、あるエントリ内の主記憶参照情
報に基づくプリフェッチが完了した時に、指示変更手段
を介して指示手段による指示を次のエントリを指示する
ように更新する手段とを備える。更に、あるエントリ内
の主記憶参照情報に基づくプリフェッチが完了した時
に、当該エントリの内容を対応する命令の次の実行時に
必要なベクトルオペランドのプリフェッチのために必要
な主記憶参照情報に更新する手段が、設けられてもよ
い。

【００１２】第１の実施態様においては、指示変更手段
は、登録手段による登録の完了後、更新された指示手段
により指示されるエントリが有効な情報を保持していな
い時に、指示手段による指示を最初のエントリを指示す
るように更新する。更に、セクションを構成する命令列
の反復実行の終了を検出する手段と、この命令列の反復
実行の終了が検出された時にプリフェッチ要求手段の動
作を終止させる手段とが、設けられてもよい。あるい
は、これら２手段の代りに、命令列の反復実行によって
処理されるべきベクトルデータの全長とプリフェッチさ
れたベクトルデータの長さの差を計算する手段と、この
差が所定値より小さくなった時に前記プリフェッチ要求
手段の動作を終止させる手段とが、設けられてもよい。

【００１３】前記の反復実行の終了を検出する手段は、
セクションを構成する命令列の最初の命令のアドレスと
最後の命令のアドレスとを保持する手段と、実行中の命
令のアドレスをこのアドレス保持手段中のアドレスと比
較して実行中の命令がセクションを構成する命令列に属
するか否かを判定するする手段とで、実現することがで
きる。

【００１４】第２の実施態様においては、指示変更手段
は、登録手段による登録の完了後、更新された指示手段
により指示されるエントリが有効な情報を保持していな
い時に、指示の更新を停止し、次のセクションの実行が
開始した時に、指示手段による指示を最初のエントリを
指示するように更新する。次のセクションの実行の開始
を検出するために、セクションを構成する命令列の最初
の命令のアドレスを保持する手段と、実行中の命令のア
ドレスと最初の命令のアドレスの一致を検出する手段と
が設けられてもよい。

【００１５】前述した登録手段は、セクションを構成す
る命令列の最初の実行期間を検出する手段と、各命令の
各ベクトルオペランドのフェッチを検出する手段と、こ
れら両検出手段が前記命令列の最初の実行期間中にベク
トルオペランドのフェッチが開始されることを示すたび
に、指示変更手段を介して指示手段による指示を次のエ
ントリを指示するように更新し、かつ、実行中のベクト
ル命令により与えられるベクトルオペランドのフェッチ
のための主記憶参照情報を指示手段により指示されるエ
ントリに格納する手段とで、実現することができる。そ
の場合、プリフェッチ要求手段は、登録手段があるベク
トルオペランドのための主記憶参照情報をあるエントリ
に格納すると直ちに、この格納された主記憶参照情報に
基づいてプリフェッチを要求するように、構成するのが
よい。

【００１６】登録手段は、前述したようなハードウェア
で実現する代りに、命令によって制御されるように構成
されてもよい。

【００１７】

【作用】本発明によれば、セクションの実行中にフェッ
チされるべき全ベクトルオペランドのプリフェッチに必
要な主記憶参照情報（ベクトル開始アドレス、ストライ
ド長、要素長など）が、セクションの実行中に要求され
る順序で、情報保持手段の相次ぐエントリに登録され、
そして、この主記憶参照情報に基づいて、これらのベク
トルオペランドが、その順序で、しかも命令の実行とは
非同期に、相次いでプリフェッチされる。したがって、
プリフェッチは、各ベクトルデータが要求される順序
で、しかも個々のベクトル命令の実行を待つことなく進
行することができ、更に、ベクトル命令以外の命令の実
行中でさえも進行することができる。その結果、必要な
ベクトルデータを、それが実際に要求される前にプリフ
ェッチすることができる。プリフェッチの完了時にエン
トリ内の主記憶参照情報を更新する手段は、次のセクシ
ョンのためのプリフェッチを、そのセクションの実行と
同時又はそれ以前に開始することを可能にする。

【００１８】第１の実施態様では、プリフェッチすべき
一群のベクトルデータの主記憶参照情報を保持している
一連のエントリが、連続して循環的に指示されるので、
プリフェッチ動作が、個々の命令の実行と非同期なばか
りでなく、個々のセクションの実行ともまた非同期に、
自動的に進行する。したがって、各ベクトル命令のオペ
ランドを、その命令の実行よりも充分前に、確実にプリ
フェッチしておくことができる。プリフェッチ動作のこ
のような自動的進行は、命令列の反復実行の終了が検出
された時、あるいは所要ベクトルデータの全長とプリフ
ェッチされたベクトルデータの長さの差が所定値（例え
ば“０”）以下になった時に、終了させることができ
る。

【００１９】第２の実施態様では、前述した一連のエン
トリの循環的な指示における最初のエントリへの復帰
が、各セクションの実行の開始と同期される。したがっ
て、各セクションの実行期間中は、そのセクションで必
要なベクトルデータのみがプリフェッチされ、次のセク
ションで必要なベクトルデータのプリフェッチは、その
セクションの実行の開始と同時に開始される。その結
果、プリフェッチされるデータの量は、必要最小限に押
さえられる。命令列の最初の命令のアドレスを保持する
手段と、これを実行中の命令のアドレスと比較する手段
は、各セクションの実行の開始を検出するために用いら
れる。

【００２０】プリフェッチに必要な主記憶参照情報の登
録のため、最初のセクション、すなわち命令列の最初の
実行期間中、命令がベクトルオペランドをフェッチする
たびに、エントリ指示が次のエントリを指示するように
更新され、かつ、実行中のベクトル命令により与えられ
るベクトルオペランドのための主記憶参照情報が、指示
されたエントリに格納される。その結果、相次ぐベクト
ルデータのプリフェッチのために必要な主記憶参照情報
が、それらのデータが要求される順序で、相次ぐエント
リに登録される。あるベクトルオペランドのための主記
憶参照情報があるエントリに格納されると直ちに、この
格納された主記憶参照情報に基づいてプリフェッチが行
なわれるように構成すれば、最初のセクションのための
プリフェッチも、ほとんど遅れることなく行なうことが
できる。

【００２１】登録手段を命令によって制御されるように
構成すれば、プリフェッチに必要な主記憶参照情報を、
ソフトウェアにより、最初のセクションの実行の開始前
に登録することができ、したがって、プリフェッチの効
果を、最初のセクションから完全に享受することができ
る。

【００２２】

【実施例】図１は、本発明によるベクトルデータプリフ
ェッチ制御装置の一実施例の概要を示す。命令処理装置
１０は、主記憶制御装置８０を介して主記憶８１にアク
セスする。まず、ベクトル命令の処理に関わる部分を説
明する。命令処理装置１０の内部において、命令は、命
令レジスタ１１にセツトされ、そしてデコーダ１２によ
りデコードされる。命令のあるフィールドは汎用レジス
タ１３の一つを指定し、この汎用レジスタの内容は、ベ
クトル開始アドレスを示し、ベクトル開始アドレスレジ
スタ１４に転送される。命令の他のフィールドは他の汎
用レジスタを指定し、この汎用レジスタの内容は、ベク
トルのストライド長を示し、ストライド長レジスタ１５
に転送される。ストライド長は、主記憶上におけるベク
トル要素の間隔である。例えば、ストライド長“１”
は、相次ぐ要素が連続して置かれていることを表わし、
ストライド長“２”は、相次ぐ要素が１要素長の間隔で
置かれてることを表わす。命令の他のフィールドは語長
を示し、語長レジスタ１５に転送される。語長は、１要
素の長さすなわちデータサイズである。これらのレジス
タの内容は、ベクトルオペランドの各要素のフェッチに
必要なフェッチ情報１０６を構成する。命令アドレスレ
ジスタ４０は、命令レジスタ１１にセットされる命令の
アドレスを示す。

【００２３】フェッチアドレス制御部１７は、フェッチ
アドレス、すなわち命令による処理のためにフェッチす
べきデータの主記憶アドレスを、フェッチ情報１０６を
用いて生成する。ベクトルカウントレジスタ１８は、一
つのベクトル命令で処理されるべきベクトル要素の数を
保持する。ベクトルカウントレジスタ１８にセットされ
る値は、ベクトルレジスタに収容しうる要素の数を超え
ることはできない。セレクタ１９は、フェッチアドレス
制御部１７からのフェッチ要求１０７と、後述するプリ
フェッチ制御部２１からのプリフェッチ要求１７０の競
合を調停して、選択された要求をデータキャッシュ２０
に送る。データキャッシュ２０は、ベクトルデータや通
常のスカラデータを保持するためのキャッシュメモリで
ある。データキャッシュ２０は、フェッチ要求１０７を
受けた時には、通常のキャッシュ動作を行なって、ベク
トル演算器３０とデータを授受し、プリフェッチ要求１
７０を受けた時には、要求されたが存在しないデータブ
ロックの転送を、主記憶制御装置８０に要求する。ベク
トル演算器３０は、幾つかのベクトルレジスタを備え、
ベクトルデータを高速で処理する。以上に述べた部分
は、従来技術に属し、本発明と直接の関係はないので、
それについてのこれ以上詳細な説明は省略する。

【００２４】ベクトルデータのプリフェッチは、プリフ
ェッチ制御部２１によって制御される。プリフェッチ制
御部２１は、本発明の一特徴として、複数のエントリを
有するプリフェッチ情報保持部６０を含む。これらのエ
ントリは、セクショニングのためのプログラムループに
より処理される複数のベクトルオペランドにそれぞれ割
当てられて、それぞれのベクトルオペランドのプリフェ
ッチに必要な情報を保持する。この情報は、ループの最
初のイタレーションの間に、各命令により与えられるフ
ェッチ情報１０６を対応するエントリにセットすること
により得られ、その後、プリフェッチの進行につれて更
新される。このような機能を遂行するために、プリフェ
ッチ制御部２１は、命令アドレスレジスタ４０からの命
令アドレス１４０と、デコーダ１２からの特定のデコー
ド出力１４１及び１４２（後述）を受ける。プリフェッ
チ制御部２１は、プリフェッチ情報保持部６０の各エン
トリの内容を用いてプリフェッチアドレスを生成し、プ
リフェッチ要求１７０を発行する。

【００２５】図２は、プリフェッチ制御部２１の第１の
実施例の詳細を示す。セクション開始アドレスレジスタ
SS-IAR４２は、セクション開始アドレスを登録するため
のレジスタであり、フラグ４１は、このレジスタの内容
が有効か否かを示す。SS-IAR登録制御部４４は、命令レ
ジスタ４０からの相次ぐ命令アドレス１４０中のセクシ
ョン開始アドレスを登録するために、SS-IAR４２への登
録のタイミングを制御する。セクション開始検出部４３
は、SS-IAR４２の内容と、命令アドレス１４０と、後述
するVLVCU命令がデコードされたことを示すデコーダ１
２からのis-VLVCU信号１４１を調べて、ループの最初の
イタレーション（第１セクション）を示す1st-exe信号
１４５と、２回目以降のイタレーション(第２以下のセ
クション）を示す2nd-exe信号１４６とを発生する。PFI
登録制御部４５は、1st-exe信号１４５と、ベクトル命
令がデコードされたことを示すデコーダ１２からのis-V
inst信号１４２とを受けて、プリフェッチ情報保持部６
０へのフェッチ情報１０６の登録を制御する。

【００２６】セクション終了アドレスレジスタSE-IAR４
７は、セクション終了アドレスを登録するためのレジス
タであり、フラグ４６は、このレジスタ４７の内容が有
効か否かを示す。このレジスタ４７は、1st-exe信号１
４５の存在期間中、命令レジスタ４０からの相次ぐ命令
アドレス１４０でその内容を置換し、最終的にはセクシ
ョン終了アドレスを登録する。セクション実行検出部４
８は、SS-IAR４２の内容１４３、SE-IAR４７の内容１４
４、命令アドレス１４０及び2nd-exe信号１４６を受け
て、第２以下のセクションが実行中か否かを検出する。

【００２７】先に概要を説明したプリフェッチ情報保持
部６０は、複数のエントリを有し、各エントリは、当該
エントリの内容が有効か否かを示すフラグ６１と、ベク
トル開始アドレス６２と、ストライド長６３と、語長６
４のフィールドからなる。エントリの個数は、１セクシ
ョン内で参照される主記憶上のベクトルオペランドの最
大数を考慮して決定されなければならない。インデクス
５１の出力１６０は、プリフェッチ情報保持部６０の複
数のエントリの一つを指定する。このインデクス５１
は、インデクス制御部５０により、PFI登録制御部４５
の出力１４８、1st-exe信号１４５及び2nd-exe信号１４
６に応じて更新される。開始アドレス更新部５２は、１
セクション分のデータのプリフェッチが完了するたび
に、ベクトル開始アドレス６２を更新して、次のセクシ
ョンのためのプリフェッチに備える。

【００２８】プリフェッチ要否判定部６５は、インデク
ス５１により指定されたエントリのフラグ６１の内容１
６１と、セクション実行検出部４８の出力１４９と、1s
t-exe信号１４５とに基づいて、プリフェッチを行なう
か否かを判断する。プリフェッチアドレス制御部７０
は、インデクス５１により指定されたエントリの内容１
６３を用いて、相次ぐブロックのプリフェッチのために
必要なプリフェッチアドレス１７０を生成する。プリフ
ェッチアドレス制御部７０は、また、各セクションの各
オペランドのプリフェッチの終了を判定するために、プ
リフェッチが必要な残りの要素の数を示すプリフェッチ
カウントレジスタ７１を備える。

【００２９】次に、前述した実施例の動作を、図４に示
された命令列を処理する場合を例にとって説明する。図
４に示された命令列は、ベクトルデータＡの各要素をベ
クトルデータＢの各対応する要素と乗算して、その結果
をベクトルデータＣの位置に格納する、という処理を指
示する。これらのベクトルデータは、セクションサイズ
と比較して非常に長いと仮定する。

【００３０】図４において、“L”は、指定されたスカ
ラデータ値を指定された汎用レジスタにロードするスカ
ラロード命令を表わし、“LA”は、指定されたアドレス
値を指定された汎用レジスタにロードするアドレスロー
ド命令を表わす。“VLVCU”は、セクションの処理に必
要な情報を所定のレジスタにセットするセクション準備
命令を表わす。すなわち、この命令は、指定された汎用
レジスタの内容がセクションサイズ以上ならば、セクシ
ョンサイズをベクトルカウンントレジスタにセットする
とともに、当該レジスタの内容をセクションサイズだけ
減じ、又は、指定された汎用レジスタの内容がセクショ
ンサイズより小さければ、その内容をベクトルカウント
レジスタに転送するとともに、当該レジスタの内容をセ
クションサイズだけ減じる。VLVCU命令は、本実施例の
ために想定されるアーキテクチャにおいて、セクション
の初期に必ず置かれることに留意されたい。

【００３１】“VLD”は、指定されたベクトルオペラン
ドを指定されたベクトルレジスタにロードするベクトル
ロード命令を表わし、“VMD”は、指定されたベクトル
レジスタ内のデータを指定されたベクトルオペランドと
要素ごとに乗算して結果をこのベクトルレジスタに戻す
ベクトル乗算命令を表わし、“VSTD”は、指定されたベ
クトルレジスタの内容を指定されたベクトルオペランド
位置に格納するベクトルストア命令を表わす。“BC”
は、指定された汎用レジスタの内容が“０”より大きけ
れば指定された命令にジャンプし、さもなければ次の命
令に進む、条件付き分岐命令である。

【００３２】“G0”ないし“G3”は汎用レジスタの識別
番号であり、“V0”はベクトルレジスタの識別番号であ
る。“N”はベクトルデータの全長、すなわち全要素数
であり、“A”、“B”及び“C”は、それぞれベクトル
オペランドＡ、Ｂ及びＣの開始アドレスである。説明を
簡明にするため、ストライド長は“１”に固定されてお
り、また、語長もある値に固定されていると仮定する。
したがって、ストライド長と語長は、ベクトル命令中に
陽には示されない。各ベクトル命令は、その実行が終る
と、それが参照した汎用レジスタ内のベクトル開始アド
レスを、次のセクションで処理されるベクトル部分の開
始アドレスに更新する。

【００３３】まず、図４に示されたベクトル命令列の第
１回目のループ（セクション）が実行される。このルー
プに入る前は、プリフェッチ情報保持部６０には有効な
情報が何も登録されていない。したがって、第１回目の
ループの実行中は、所要のプリフェッチ情報をプリフェ
ッチ情報保持部６０に新規に登録し、それからプリフェ
ッチを行なう必要がある。図５は、この登録動作とそれ
に続くプリフェッチ動作の詳細なタイムチャートを示
し、以下の説明の理解を容易にするであろう。

【００３４】時が来て、ベクトル準備命令VLVCUが命令
レジスタ１１にセットされ、それと同時に、この命令の
アドレスが命令アドレスレジスタ４０にセットされる。
デコーダ１２は、デコードされた命令がVLVCU命令であ
ることを示すis-VLVCU信号１４１を発生する。セクショ
ン開始検出部４３は、命令アドレス１４０をSS-IAR４２
の内容１４３と比較する。しかし、この時点において
は、SS-IAR４２には有効な情報が登録されておらず、し
たがって、不一致が検出される。この不一致が検出さ
れ、かつ、is-VLVCU1信号１４１が受信されれば、ルー
プの第１回目の実行が始まったことが判明する。そこ
で、セクション開始検出部４３は、1st-exe信号１４５
を“１”にセットする。1st-exe信号１４５が“１”に
なる時、SS-IAR登録制御部４４は、set-SSIAR信号１４
７を発生して、この時の命令アドレス１４０をSS-IAR４
２にセットし、同時に有効性フラグ４１を“１”にセッ
トする。1st-exe信号１４５の立上がりに応答して、イ
ンデクス制御部５０は、プリフェッチ情報保持部６０の
エントリの新規指定を開始する準備のために、インデク
ス５１を“−１”にセットし、かつ、プリフェッチ情報
保持部６０の全エントリの有効性フラグ６１を“０”に
リセットする。

【００３５】VLVCU命令の実行が終了すると、VLD命令が
命令レジスタ１１にセットされて、デコードされる。デ
コードの結果、ベクトルデータＡをフェッチするための
フェッチ情報が、ベクトル開始アドレスレジスタ１４、
ストライド長レジスタ１５及び語長レジスタ１６にセッ
トされる。デコーダ１２は、また、デコードされた命令
がベクトルデータをフェッチする命令であることを示す
is-Vinst信号１４２を発生する。PFI登録制御部４５
は、is-Vinst信号１４２と1st-exe信号１４５の同時存
在に応答して、set-PFI信号１４８を発生する。set-PFI
信号１４８に応答して、インデクス制御部５０は、イン
デクス５１を“１”だけインクリメントし、プリフェッ
チ情報保持部６０のエントリの次のものを示すようにす
る。この場合には、インデクス５１はエントリ“０”を
示すことになる。set-PFI信号１４８は、また、プリフ
ェッチ情報保持部６０にも供給されて、インデクス５１
の出力１６０が示すエントリ“０”に現在のフェッチ情
報１０６を登録し、同時に、このエントリの有効性フラ
グ６１を“１”にセットする。このようにして、セクシ
ョン内の最初のベクトル命令のためのプリフェッチ情報
が、プリフェッチ情報保持部６０の最初のエントリに登
録される。

【００３６】続いて直ちに、今登録されたプリフェッチ
情報に基づいて、プリフェッチ動作が開始される。1st-
exe信号１４５と、インデクス５１が示すエントリ
“０”の有効性フラグ６１の出力（PFI-valid）１６１
とが共に“１”なので、プリフェッチ要否判定部６４
は、PF-enable信号１６４を“１”にする。PF-enable信
号１６４が“１”であると、プリフェッチアドレス制御
部７０は、インデクス５１の示すエントリ内のベクトル
開始アドレス６２、ストライド長６３及び語長６４を読
出し、これらの値をを用いて、所要データを含むデータ
ブロックの開始アドレスの形のプリフェッチアドレスを
生成する。この生成されたプリフェッチアドレスを含む
プリフェッチ要求１７０は、セレクタ１９に送られる。

【００３７】図１を参照して、セレクタ１９は、フェッ
チアドレス制御部１７からのフェッチ要求１０７と、プ
リフェッチアドレス制御部７０からのプリフェッチ要求
１７０の間の競合を、フェッチ要求１０７を優先させる
ように調停する。競合がない場合には、プリフェッチ要
求が選択され、プリフェッチ信号１２０が“１”にされ
る。データキャッシュ２０は、プリフェッチ信号１２０
が“０”の場合は通常のキャッシュ動作を行ない、ベク
トル演算器３０とデータを授受する。他方、プリフェッ
チ信号１２０が“１”の場合には、データキャッシュ２
０は、要求されたアドレスのデータブロツクがデータキ
ャッシュ２０内に存在するか否かを調べて、存在しなけ
れば、主記憶制御装置８０にブロック転送要求１２２を
送る。

【００３８】図２に戻り、プリフェッチアドレス制御部
７０は、前述したように、プリフェッチカウントレジス
タ７１を備える。プリフェッチカウントレジスタ７１の
内容は、各セクションのための各オペランドのプリフェ
ッチ動作の始めにセクションサイズにセットされ、プリ
フェッチ動作の進行につれて、プリフェッチされた要素
の数ずつデクリメントされる。プリフェッチカウントレ
ジスタ７１に最初にセットされた数の要素がプリフェッ
チされてしまうと、プリフェッチ終了を示すeof-PF信号
１７１が“１”になる。eof-PF信号１７１が“１”にな
ると、開始アドレス更新部５２は、セクションサイズと
ストライド長６３と語長６４の積を現在のベクトル開始
アドレス６２に加算し、その和を新たなベクトル開始ア
ドレス６２として登録する。これは、次のセクションの
ためのプリフェッチ情報を準備しておくためである。

【００３９】VLD命令の実行が終了すると、VMD命令が命
令レジスタ１１にセットされて、デコードされ、そして
is-Vinst信号１４２が再び発生される。1st-exe信号１
４５は“１”に維持される。PFI登録制御部４５は、こ
れらの信号に応答してset-PFI信号１４８を発生する。s
et-PFI信号１４８は、インデクス５１を“１”にインク
リメントし、次いで、このVMD命令により与えられたフ
ェッチ情報１０６を、プリフェッチ情報保持部６０の新
たに指定されたエントリ“１”に登録する。その後直ち
に、プリフェッチ動作が、このエントリ“１”に登録さ
れた情報に基づいて、VLD命令の場合と同様にして行な
われる。

【００４０】VMD命令の実行が終了すると、VSTD命令が
命令レジスタ１１にセットされて、デコードされる。今
度は、インデクス５１が“２”にインクリメントされ
て、このVSTD命令によって与えられたフェッチ情報１０
６は、プリフェッチ情報保持部６０のエントリ“２”に
登録される。その後直ちに、プリフェッチ動作が、この
エントリ“２”に登録された情報に基づいて、VLD命令
の場合と同様にして行なわれる。

【００４１】最後に、BC命令が実行される。今度は、is
-Vinst信号１４２が発生されない。その結果、PFI登録
制御部４５はset-PFI信号１４８を発生せず、したがっ
て、インデクス５１のインクリメントも、プリフェッチ
情報保持部６０への登録も、行なわれない。

【００４２】セクション開始アドレスレジスタSS-IAR１
４７は、VLVCU命令のアドレスを保存する。その理由
は、セット信号１４７が、1st-exe信号１４５が“１”
に立上がる時、すなわち、最初のVLVCU命令が検出され
た時にのみ、発生されるからである。他方、セクション
終了アドレスレジスタSE-IAR４７の内容は、1st-exe信
号１４５が“１”である間、相次ぐ命令アドレス１４０
で置換される。しかし、1st-exe信号１４５は、後述す
るように、第２セクションの始めに“０”に変化し、そ
の時点でSE-IAR４７の内容の更新は停止され、これによ
り、BC命令のアドレス、すなわちセクション終了アドレ
スが、SE-IAR４７に登録される。

【００４３】次に、図４に示されたループの第２回目以
降の実行中に行なわれるプリフェッチ動作を説明する。
この動作の詳細なタイムチャートは、図６に示されてい
る。まず、VLVCU命令が命令レジスタ１１にセットさ
れ、同時にこの命令のアドレスが命令アドレスレジスタ
４０にセットされる。SS-IAR４２の内容１４３と命令ア
ドレス１４０が、セクション開始検出部４３において比
較される。一致が検出され、かつ、is-VLVCU信号が受信
されれば、第２回目又はそれ以降のセクションの実行で
あることが判明する。そこで、セクション開始検出部４
３は、1st-exe信号１４５を“０”にリセットし、2nd-e
xe信号１４６を“１”にセツトする。2nd-exe信号１４
６は以後“１”に保たれる。2nd-exe信号１４６の立上
がりは、インデクス５１を“０”にリセットして、プリ
フェッチ情報保持部６０の最初のエントリを示すように
する。セクション実行検出部４８は、2nd-exe信号１４
６に応答して、現在の命令アドレス１４０とSS-IAR４２
の内容１４３とSE-IAR４７の内容１４４を比較し、下記
の条件が満たされるか否かを調べる。 （SS-IAR４４の内容）≦（命令アドレス１４０）≦（SE
-IAR４７の内容）

【００４４】この時は前記の条件が満たされるので、セ
クション実行検出部４８は、in-sec信号１４９を“１”
にセットして、セクションの実行中であることを示す。
in-sec信号１４９と、インデクス５１により示されたエ
ントリ“０”の有効性フラグ６１の出力１６１とが共に
“１”なので、プリフェッチ要否判定部６５は、PF-ena
ble信号１６４を“１”にする。PF-enable信号１６４が
“１”になると、第１回目の実行の場合と同様にして、
プリフェッチ動作が行なわれ、続いて、ベクトル開始ア
ドレス６２が更新される。

【００４５】プリフェッチ情報保持部６０のあるエント
リに基づくプリフェッチ動作が終了し、かつ、２回目以
降のループが実行中である場合には、すなわち、eof-PF
信号１７１と2nd-exe信号１４６が共に“１”ならば、
インデクス制御部５０は、これらの信号に応答してイン
デクス５１をインクリメントして、プリフェッチ情報保
持部６０の次のエントリを示すようにする。この新たに
指定されたエントリの有効性フラグ６１が“１”で、か
つ、in-sec信号１４９も“１”であるならば、プリフェ
ッチ要否判定部６５はPF-enable信号１６４を発生す
る。その結果、この新たに指定されたエントリ内のプリ
フェッチ情報に基づいて、プリフェッチ動作が直ちに開
始される。インデクス５１が更に何回かインクリメント
された後、インクリメントされたインデクスの示すエン
トリが無効、すなわち、その有効性フラグ６１が“０”
であることが発見される。有効性フラグ６１が“０”で
あって、かつ、2nd-exe信号１４６が“１”であれば、
インデクス制御部５０はインデクス５１を“０”にリセ
ットし、プリフェッチ情報保持部６０の最初のエントリ
を示すようにする。その結果、ループ内の最初のベクト
ル命令のためのプリフェッチが、自動的に開始される。

【００４６】上記の動作を繰り返すことにより、第２回
目以降のセクションの実行に必要なベクトルデータは、
個々の命令の実行とは独立にプリフェッチされる。換言
すれば、諸ベクトル命令の実行中のみならず、それらの
前後及び中間に置かれたベクトル命令以外の命令の実行
中にも、ベクトルデータのプリフェッチが進行する。し
たがって、第２回目以降のセクションの実行に必要なす
べてのベクトルデータは、キャッシュメモリから得るこ
とができ、処理速度が大幅に向上する。

【００４７】BC命令の実行によりループ外の命令が実行
された時には、命令アドレス１４０が前記の条件を満た
さなくなる。その結果、セクション実行検出部４３はin
-sec信号１４９を“０”にリセットし、これによりPF-e
nable信号１６４が“０”となって、それ以上のプリフ
ェッチを抑止する。

【００４８】図８は、本発明の利点を説明するため、種
々の条件の下で、図４に示された命令ループの実行とベ
クトルデータのプリフェッチの経過を、概念的に示す。
同図において、記号A0、A1、・・・、B0、B1、・・・、
C0、C1、・・・は、データブロックを表わす。英字はベ
クトルデータを識別し、数字はブロックを識別する。例
えば、A0は、ベクトルデータＡのブロック０を表わす。
各セクションで３ブロックのデータが処理されると仮定
する。簡明のため、BC命令は省略されている。

【００４９】すべてのデータがキャッシュメモリから得
られる（ａ）の場合には、主記憶からのデータ転送に要
する時間は完全に隠蔽され、したがって、最高の処理速
度が達成される。他方、所要データがキャッシュメモリ
に全く存在しない（ｂ）の場合には、各データブロック
がそのつど主記憶から転送されなければならず、したが
って、キャツシュメモリの利点は全く失われ、処理速度
は最低である。

【００５０】（ｃ）は、〔従来の技術〕の項で述べた、
各ベクトル命令の実行中にその命令が要求するデータの
みをプリフェッチする場合を示す。この場合、〔発明が
解決しようとする課題〕の項で述べたように、各セクシ
ョンにおける各ベクトル命令の実行時に、最初のデータ
ブロックは、プリフェッチされていないので、主記憶か
ら転送されなければならない。したがって、処理速度に
はなお改善の余地がある。

【００５１】（ｄ）は、前述した本発明の実施例の場合
を示す。第１回目のループについては、（ｄ）は（ｃ）
と変りがない。しかしながら、第２回目以降のループに
おいては、本発明により、プリフェッチが個々の命令の
実行と非同期で行なわれる結果、ベクトル命令ではない
VLVCU命令の実行中に、早くもプリフェッチが開始され
る。したがって、第２回目以降のループは、ベクトルデ
ータがキャッシュメモリ内に存在する場合（ａ）と同じ
高速度で、処理することができる。

【００５２】前述した実施例においては、第２セクショ
ンが始まった後は、プリフェッチがセクション（ループ
のイタレーション）と非同期に（先行して）進行する。
したがって、所要データは必ずプリフェッチされてい
る。しかしながら、セクション（イタレーション）の数
が増すと、プリフェッチされたがまだ処理されていない
データの量が増す。その結果、キャッシュメモリの容量
が不十分であると、未処理データが、新たにプリフェッ
チされたデータにより、キャッシュメモリから追い出さ
れる可能性がある。例えば、図９（ａ）を参照して、第
３回目のループにおいてVSTD命令がデータC8を処理して
いる時に、キャッシュメモリ内には、まだ処理されてい
ないプリフェッチデータA9ないしB9が存在する。もしも
キャッシュメモリがこれらのデータで満杯であると、A9
のデータは、B10がプリフェッチされる時に、キャッシ
ュメモリから追い出されることになる。

【００５３】図３は、本発明の第２の実施例におけるプ
リフェッチ制御部２１を示す。この実施例は、プリフェ
ッチ動作の各反復を各セクションの開始と同期させ、そ
れにより、プリフェッチされるデータの量を１セクショ
ン内で実際に処理されるデータの量に制限して、前記の
問題を解決する。

【００５４】図３に示された実施例は、セクション開始
検出部４９、インデクス制御部５３及びプリフェッチ要
否判定部６６が改変され、そして、SE-IAR４７、有効性
フラグ４６及びセクション実行検出部４８が除去された
点においてのみ、図２に示された第１の実施例と異な
る。これらの相違は、第２以降のセクションにおけるプ
リフェッチ動作に相違をもたらし、第１セクションにお
けるプリフェッチ動作は変らない。図７は、第２セクシ
ョンにおける本実施例の動作のタイムチャートを示す。

【００５５】図３及び７を参照して、セクション開始検
出部４９は、第２以降の各セクションの始めに、SS-IAR
４２の内容と命令アドレス１４０とが一致し、かつ、is
-VLVCU信号１４１が生じると、2nd-exe信号１５０を１
サイクルの間だけ“１”にする。すなわち、第１の実施
例における2nd-exe信号１４６が、第２以降の全セクシ
ョンの間“１”に保たれるのとは異なり、本実施例の2n
d-exe信号１５０は、第２以降の各セクションの始め
に、１サイクルの間だけ“１”になる。インデクス制御
部５３は、2nd-exe信号１５０が“１”になった時点
で、インデクス５１を“０”にリセットする。すなわ
ち、第１の実施例においては、インクリメントされたイ
ンデクス５１の示すプリフェッチ情報保持部６０のエン
トリが無効であればいつでも、インデクス５１が“０”
にリセツトされるが、本実施例では、次のセクションが
始まるまでは、インデクス５１が“０”にリセットされ
ない。プリフェッチ要否判定部６６は、インデクス５１
の示すプリフェッチ情報保持部６０のエントリが有効な
らば、すなわち、PFI-valid信号１６１が“１”なら
ば、PF-enable信号１６４を“１”にして、プリフェッ
チアドレス制御部７０を作動させる。第１の実施例でプ
リフェッチ要否判定部６６に供給されたin-sec信号１４
９は、本実施例では不要である。

【００５６】以上のような変更の結果、第２の実施例に
おいて、プリフェッチ動作は各セクションの開始時にの
み再開される。したがって、図９（ｂ）に示すように、
各セクションにおいて、当該セクションで処理されるべ
きデータのみがプリフェッチされ、それにより、プリフ
ェッチされるデータの量は必要最小限に抑えられる。し
かしながら、ループの最初にベクトル命令が置かれた場
合には、この命令のオペランドの最初のブロックをキャ
ッシュメモリから得ることはできない。したがって、キ
ャッシュメモリの容量が小さく、かつ、主記憶とキャッ
シュメモリの間のデータ転送時間が比較的短い場合に
は、この第２の実施例が有効である。

【００５７】前述した両実施例では、各ベクトル命令が
単一の主記憶オペランドを指定するが、複数の主記憶オ
ペランドを指定するベクトル命令に対処できるように、
それらを変更することは容易である。その場合、PFI登
録制御部４５は、is-Vinst信号１４２に加えて、複数の
主記憶オペランドを指定する命令を識別する信号（以下
is-VMOinst信号という）も、デコーダ１２から受け、更
に、これら複数の主記憶オペランドの各第１要素のフェ
ッチ開始を示す信号を、命令実行回路（例えばフェッチ
アドレス制御部１７）から受ける。PFI登録制御部４５
は、is-VMOinst信号を受けた後、各主記憶オペランドの
第１要素のフェッチ開始を示す信号を受けるたびに、se
t-PFI信号１４８を発生して、対応する主記憶オペラン
ドのプリフェッチ情報の登録を行なう。プリフェッチ動
作は、前述した実施例と同様に、プリフエッチ情報登録
部６０の相次ぐエントリの内容に基づいて、１オペラン
ドづつ行なわれる。

【００５８】また、プリフェッチ情報保持部６０へのプ
リフェッチ情報の登録は、前述したようなハードウェア
の代りに、ソフトウェアにより行なってもよい。そのた
めには、例えば、プリフェッチ情報保持部６０の各エン
トリを命令で指定できる特別なレジスタとして構成し、
レジスタ間移動命令又はレジスタ−メモリ間移動命令を
用いて、プリフェッチ情報保持部６０の相次ぐエントリ
に所要のプリフェッチ情報を格納する。第１セクション
の開始以前にこのような移動命令列を発行することによ
り、各ベクトル命令の実行以前に、プリフェッチ情報を
プリフェッチ情報保持部６０に登録することができる。
ソフトウェアによる登録が行われる場合に、前述の両実
施例を、1st-exe信号１４５が2nd-exe信号１４６又は１
５０と同様にプリフェッチ動作を開始させるように、変
更することは容易であり、それにより、前述した第２回
目以降のセクションの実行時におけるのと同様なプリフ
ェッチ動作が、第１回目のセクションの実行開始と共に
開始する。

【００５９】前述した両実施例では、キャッシュメモリ
が、ストア動作において、キャッシュメモリと主記憶の
双方にデータがストアされる形式のものであると仮定し
た。もしも、キャッシュメモリが、データが主記憶にの
みストアされて、キャッシュメモリにはストアされない
形式のものであれば、ベクトルストア命令の主記憶オペ
ランドのプリフェッチは無意味である。したがって、こ
の場合には、ベクトルストア命令がis-Vinst信号１４２
を発生しないように、デコーダ１２を構成すればよい。

【００６０】セクションの開始を認識するために検出す
べき命令として、VLVCU命令の代りに、セクションの初
期に必ず置かれる他の命令を用いることも可能である。
しかしながら、第１の実施例においては、セクションの
最初に置かれる命令を用いる必要がある。第２の実施例
では、セクションの最初に置かれる命令を用いる必要は
ないけれども、セクション内で最初のベクトル命令より
も前に置かれる命令を用いるのが、プリフェッチを確実
にする観点から望ましい。

【００６１】更に、前掲公開公報に記載されているよう
に、ストライド長もまた、プリフェッチ要否の判定条件
の一つのファクタとして用いることができる。例えば、
ストライド長が非常に大きい場合に、プリフェッチを抑
止してもよい。

【００６２】第１の実施例において、SE-IAR４７とセク
ション実行検出部４８は、ベクトルデータの全要素数に
初期設定されるレジスタと、このレジスタの内容をプリ
フェッチされた要素数ずつデクリメントする回路と、こ
のレジスタの内容が“０”より大きいか否かを示す信号
を発生する回路とで、置き換えてもよい。ベクトルデー
タの全要素数は、図４に示されたプログラムの場合、汎
用レジスタG0に最初にセットされた“N”を転送するこ
とによって得られる。前記のデクリメントは、インデク
ス５１が無効なエントリに達して“０”にリセットされ
る時に行なえばよい。プリフェッチされた要素の数、す
なわちデクリメント値は、セクションサイズに等しい。
前記レジスタの内容が“０”より大きくないことを前記
信号が示した時に、プリフェッチ要否判定部６５はその
動作を終止する。

【００６３】

【発明の効果】本発明によれば、プログラムループ（セ
クション）に含まれる複数のベクトル命令のオペランド
を、これらのオペランドが命令により要求される順序
で、しかも命令の実行と非同期に、プリフェッチするこ
とができる。したがって、各ベクトル命令のオペランド
は、当該命令の実行に先立って確実にプリフェッチさ
れ、その結果、所要のベクトルデータが常にキャッシュ
メモリに存在する場合とほぼ同等の高速度で、セクショ
ン化されたベクトル処理を実行することができる。

【００６４】本発明の第１の実施態様では、プリフエッ
チは、更に、各セクションの実行、すなわちループの各
イタレーションともまた非同期に進行し、それにより、
充分早期のプリフェッチを確実にする。

【００６５】本発明の第２の実施態様では、プリフェッ
チは、個々の命令の実行とは非同期に進行するが、次の
セクションのためのプリフェッチは、そのセクションの
実行開始まで抑止され、それにより、過度のプリフェッ
チが防止されて、キャッシュメモリを効率良く利用する
ことができる。

【００６６】また、本発明の一態様においては、プリフ
ェッチのための主記憶参照情報が、最初のセクションの
実行中に、ハードウェアにより自動的に登録され、それ
により、ソフトウェアの変更なしにプリフェッチの効果
を享受することができる。

【００６７】あるいは、本発明の他の態様によれば、プ
リフェッチのための主記憶参照情報が、ソフトウェアに
より、最初のセクションの実行開始前に登録され、それ
により、プリフェッチの効果を最初のセクションから完
全に享受することができる。

【図面の簡単な説明】

【図１】本発明によるプリフェッチ制御装置を含む計算
機システムのブロック図。

【図２】本発明によるプリフェッチ制御装置の第１の実
施例を示すブロック図。

【図３】本発明によるプリフェッチ制御装置の第２の実
施例を示すブロック図。

【図４】セクション化されたベクトル処理のためのベク
トル命令列の一例を示す図。

【図５】最初のセクションの実行中における本発明の第
１の実施例の動作を示すタイムチャート。

【図６】２回目以降のセクションの実行中における本発
明の第１の実施例の動作を示すタイムチャート。

【図７】２回目以降のセクションの実行中における本発
明の第２の実施例の動作を示すタイムチャート。

【図８】本発明の効果を説明するためのタイムチャー
ト。

【図９】本発明の第１及び第２の実施例の相違を説明す
るためのタイムチャート。

【符号の説明】

１２…命令デコーダ、１４〜１６…ベクトルオペランド
のフェッチのための主記憶参照情報、１７…フェッチア
ドレス制御部、２０…データキャッシュ、２１…プリフ
ェッチ制御部、４０…命令アドレスレジスタ、４２…セ
クション開始命令アドレスレジスタ（SS-IAR）、４３、
４９…セクション開始検出部、４４…SS-IAR登録制御
部、４５…プリフェッチ情報登録制御部、４７…セクシ
ョン終了命令アドレスレジスタ、４８…セクション実行
検出部、５０、５３…インデクス制御部、５１…インデ
クス、５２…開始アドレス更新部、６０…プリフェッチ
情報保持部、６２〜６４…プリフェッチのための主記憶
参照情報、６５、６６…プリフェッチ要否判定部、７０
…プリフェッチアドレス制御部、８０…主記憶制御部、
８１…主記憶

Claims (11)

【特許請求の範囲】
1. 【請求項１】主記憶装置と、ベクトル演算器と、前記主
   記憶装置と前記ベクトル演算器の間に設けられたキャッ
   シュメモリとを有する計算機システムにおいて、セクシ
   ョン化されたベクトル処理が複数のベクトル命令を含む
   命令列を反復実行することによって遂行される時に、所
   要のベクトルオペランドを前記主記憶装置から前記キャ
   ッシュメモリにプリフェッチするための、 複数のエントリを有する情報保持手段と、 前記複数のベクトル命令により指定された複数のベクト
   ルオペランドのプリフェッチのために必要な主記憶参照
   情報を、これらのベクトルオペランドが命令により要求
   される順序で前記複数のエントリの相次ぐ一つずつに登
   録する手段と、前記複数のエントリの一つを指示する指
   示手段と、 前記指示手段による指示を変更する手段と、 命令の実行と非同期に動作し、前記指示手段により指示
   されるエントリ内の主記憶参照情報に基づいてプリフェ
   ッチを要求する手段と、 あるエントリ内の主記憶参照情報に基づくプリフェッチ
   が完了した時に、前記指示変更手段を介して前記指示手
   段による指示を次のエントリを指示するように更新する
   手段とを備える、 ベクトルデータプリフェッチ制御装置。
2. 【請求項２】請求項１において、あるエントリ内の主記
   憶参照情報に基づくプリフェッチが完了した時に、当該
   エントリの内容を、対応する命令の次の実行時に必要な
   ベクトルオペランドのプリフェッチのために必要な主記
   憶参照情報に更新する手段を更に備える、ベクトルデー
   タプリフェッチ制御装置。
3. 【請求項３】請求項２において、前記指示変更手段は、
   前記登録手段による登録の完了後、更新された前記指示
   手段により指示されるエントリが有効な情報を保持して
   いない時に、前記指示手段による指示を前記複数のエン
   トリの最初のものを指示するように更新する、ベクトル
   データプリフェッチ制御装置。
4. 【請求項４】請求項３において、前記命令列の反復実行
   の終了を検出する手段と、前記命令列の反復実行の終了
   が検出された時に前記プリフェッチ要求手段の動作を終
   止させる手段とを更に備える、ベクトルデータプリフェ
   ッチ制御装置。
5. 【請求項５】請求項４において、前記反復実行の終了を
   検出する手段は、前記命令列の最初の命令のアドレスと
   最後の命令のアドレスを保持する手段と、実行中の命令
   のアドレスを前記アドレス保持手段中のアドレスと比較
   して実行中の命令が前記命令列に属するか否かを判定す
   る手段とを含む、ベクトルデータプリフェッチ制御装
   置。
6. 【請求項６】請求項３において、前記命令列の反復実行
   によって処理されるべきベクトルデータの全長とプリフ
   ェッチされたベクトルデータの長さの差を計算する手段
   と、前記差が所定値より小さくなった時に前記プリフェ
   ッチ要求手段の動作を終止させる手段とを更に備える、
   ベクトルデータプリフェッチ制御装置。
7. 【請求項７】請求項２において、前記指示変更手段は、
   前記登録手段による登録の完了後、更新された前記指示
   手段により指示されるエントリが有効な情報を保持して
   いない時に、指示の更新を停止し、前記命令列の次の実
   行が開始した時に、前記指示手段による指示を前記複数
   のエントリの最初のものを指示するように更新する、ベ
   クトルデータプリフェッチ制御装置。
8. 【請求項８】請求項７において、前記命令列の最初の命
   令のアドレスを保持する手段と、実行中の命令のアドレ
   スと前記最初の命令のアドレスの一致を検出して前記命
   令列の次の実行の開始を検出する手段とを更に備える、
   ベクトルデータプリフェッチ制御装置。
9. 【請求項９】請求項１ないし８のいずれかにおいて、前
   記登録手段は、前記命令列の最初の実行期間を検出する
   手段と、各命令の各ベクトルオペランドのフェッチを検
   出する手段と、前記両検出手段が前記命令列の最初の実
   行期間中にベクトルオペランドのフェッチが開始される
   ことを示すたびに、前記指示変更手段を介して前記指示
   手段による指示を次のエントリを指示するように更新
   し、かつ、実行中のベクトル命令により与えられるベク
   トルオペランドのフェッチのための主記憶参照情報を前
   記指示手段により指示されるエントリに格納する手段と
   を含む、ベクトルデータプリフェッチ制御装置。
10. 【請求項１０】請求項９において、前記プリフェッチ要
    求手段は、前記登録手段があるベクトルオペランドのた
    めの主記憶参照情報をあるエントリに格納すると直ち
    に、この格納された主記憶参照情報に基づいてプリフェ
    ッチを要求する、ベクトルデータプリフェッチ制御装
    置。
11. 【請求項１１】請求項１ないし８のいずれかにおいて、
    前記登録手段は命令によって制御される、ベクトルデー
    タプリフェッチ制御装置。