JPH10177481A - 改善された分岐予測機能を有するマイクロプロセッサ及びその動作方法 - Google Patents

Abstract

(57)【要約】 【課題】 類似分岐履歴を起こす他の型式のプログラム
の分岐命令による相違分岐挙動から干渉されずかつ記憶
チップ面積を増大することなく分岐予測する。 【解決手段】 取出し装置２６は、分岐目標バッファ５
６及び複数のパターン履歴テーブル５３を含む。選択論
理８０は、各分岐命令毎に、各分岐命令を含むプログラ
ムの型式（命令の特権レベル、例えば、ユーザ・レベル
又はスーパバイザ・レベル）を表示する信号を線路Ｕ／
Ｓを通して受け取りかつ、各分岐命令のアドレスに相当
する分岐目標バッファ５６のエントリ６３内の分岐履歴
フィールドＢＨの部分に応答して、予測コード発生に使
用されるパターン履歴テーブル５３の１つを選択する。
この選択に当たって、分岐命令がアドレス範囲内にある
かどうか範囲レジスタ装置７５が判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サの分野、特にパイプライン・マイクロプロセッサ内の
分岐命令予測技術に関する。

【０００２】

【従来の技術】マイクロプロセッサ及び他のプログラマ
ブル論理装置の分野では、最近数年の間に多くの改善が
施され、これがかなりの性能改善をもたらした。１つの
このような改善はパイプライン・アーキテクチャの実現
であって、このアーキテクチャでは多数のマイクロプロ
セッサ命令が実行の種々の段に沿って同時に処理され、
したがって後続の命令の処理がこれらより早期の命令の
完遂に先だって開始する。パイプライン方式を採るゆえ
に、たとえ各個々の命令の処理が取出し（ｆｅｔｃｈ）
から実行にわたり多数のマシン・サイクルを必要として
も、マイクロプロセッサが命令を実行する実効速度を単
一パイプライン・マイクロプロセッサ内で１命令毎マシ
ン・サイクルに接近させることができる。いわゆるスー
パスカラ・アーキテクチャは、現に、並列に動作する多
数のパイプライン動作を有し、高い論理的性能レベルを
確かに提供する。

【０００３】もちろん、分岐命令はほとんどの従来コン
ピュータ・プログラム及びマイクロプロセッサ・プログ
ラムでは当然のことである。分岐命令は、この分岐命令
の後に実行される次の命令がプロブラム順序中の必ずし
も次の命令であるとは限らないと云うように、プログラ
ムの流れを変更する。分岐命令は、ＪＵＭＰ（飛越し）
命令、サブルーチン呼出し、及びサブルーチン復帰のよ
うな無条件命令であることがある。分岐が先行の論理命
令又は演算命令の結果に依存する際は、或るいくつかの
分岐命令は条件付きである。

【０００４】条件付き分岐命令は、パイプライン・アー
キテクチャのマイクロプロセッサ内に複雑さをもたら
す。それは、分岐を左右する条件が取出しの後数サイク
ルを経ることがある実行まで知られないからである。こ
れらの状況では、マイクロプロセッサは、その条件が解
かれるまでは分岐後に命令を取り出すのを止めて、パイ
プライン内へ空き段の「バブル（ｂｕｂｂｌｅ）」（す
なわち、潜在的命令処理スロット）を導入しなけばなら
ないか、又は、代わりに、もし推論が正しくないと判定
されるならば、その現命令についてパイプラインを「フ
ラッシュ」しなければならない危険を冒して、パイプラ
インを満たしておくために（実際にはその条件を推量し
て）その命令を推論的に取り出さなければならないかの
どちらかである。

【０００５】特に、長いパイプライン又は多数のパイプ
ラインを備えるアーキテクチャでは、パイプラインを満
たしておいて命令を推論的に実行することの利益は、推
論的実行の成功率が所望性能利益を達成するのに充分で
ある限り、典型的には、パイプライン・フラッシュと云
う性能劣化を補って余りある。したがって、多くの最近
のマイクロプロセッサは、条件付き分岐命令の挙動（ｂ
ｅｈａｖｉｏｒ）を或る精度で予測すると云ってよい分
岐予測技術の或る型式に従う。分岐予測の１型式は、そ
の予測が時間又は履歴（ｈｉｓｔｏｒｙ）にわたって変
化しないので、「静的」予測と称される。簡単な静的予
測アプローチは、「採用（ｔａｋｅｎ）」される全ての
条件付き分岐を単に予測する。改善された静的分岐予測
アプローチは、例えば、「不採用（ｎｏｔ ｔａｋｅ
ｎ）」になる順方向の全ての条件付き分岐を予測しかつ
「採用」される全ての条件付き逆方向分岐（例えば、Ｄ
Ｏ（ドウ）ループ内のＬＯＯＰ（ループ）命令）を予測
することによって、分岐方向に従って予測する。

【０００６】動的分岐予測は、次の分岐の結果を予測す
るために過去の分岐の結果を使用する分岐予測について
の既知の技術を称する。簡単な周知の動的予測技術は、
現分岐命令の方向を予測するために極最近（ｍｏｓｔ
ｒｅｃｅｎｔ）の１つ又は２つの条件付き命令の結果を
単に使用する。

【０００７】より精確な動的分岐予測アプローチは、分
岐命令の方向を、他の命令の分岐結果ではなくて、その
命令自体の分岐履歴によって予測する。このアプローチ
は、一般に、分岐目標バッファを介して最近のマイクロ
プロセッサ内に組み入れられている。従来の分岐目標バ
ッファ（ｂｒａｎｃｈ ｔａｒｇｅｔ ｂｕｆｆｅｒ）
すなわち、ＢＴＢはエントリ（ｅｎｔｒｉｅｓ）で構
成されるキャッシュに似たテーブルであって、これらの
エントリの各々が最近出会った分岐命令に対する識別子
（「タグ」）、分岐を行うに当たっての分岐履歴関連コ
ード、及び、もしその分岐が採用と予測されるならば、
取り出される次の命令の目標アドレス（次の順番のアド
レスは「不採用」予測に対して取り出されるアドレスで
ある）を記憶する。分岐命令が取り出されるとき、この
命令に先に出会ったかどうかを判定するためにこの命令
のアドレスを分岐目標バッファ内のタグと照合（ｍａｔ
ｃｈ）する。もしこのアドレスとタグが符合（ｍａｔｃ
ｈ）するならば、次の命令が同命令に対して分岐目標バ
ッファ内に表示された予測コードに従って取り出され
る。新たに出会った分岐命令は、分岐目標バッファ内に
履歴が存在しないので、統計的に予測される。命令の実
行及び完遂の際、分岐目標バッファエントリが、その分
岐命令が次に起こるときに使用されるに当たって、この
分岐命令の実際の結果を反映するように（典型的には、
採用分岐のみに対して）作成されるか又は（既に分岐目
標バッファエントリを有する分岐に対して）修正され
る。

【０００８】これに代わり、極最近（ｍｏｓｔ ｒｅｃ
ｅｎｔｌｙ）実行された分岐に基づいて又は同じ命令の
分岐履歴に基づいて分岐を予測する種々の従来の実際予
測アリゴリズムが、技術上知られている。周知の簡単な
予測アルゴリズムは、４状態ステートマシンに従い、か
つ２つの極最近の分岐事象を使用して、次に起こる分岐
が採用か又は不採用かどうか予測する。これらの４状態
は、「強採用（ｓｔｏｒｏｎｇｌｙ ｔａｋｅｎ）」、
「採用（ｔａｋｅｎ）」、「不採用（ｎｏｔｔａｋｅ
ｎ）」、及び「強不採用（ｓｔｒｏｎｇｌｙ ｎｏｔ
ｔａｋｅｎ」と称される。「強」状態は、場合により既
に採用された又は未だ不採用の（その実現に依存して、
一般的にか又は特定命令に対するかのどちらかの）最新
の少なくとも２つの分岐に相当する。採用状態及び不採
用状態（すなわち、「強」状態でない）は、次の分岐結
果が他の結果から予測を変化するか、又は予測を維持す
るがしかし「強」状態で維持すると云うように、異なる
結果を有する最新の２つの分岐に相当する。

【０００９】分岐予測アルゴリズムにおける最近の進歩
は、分岐挙動の予測を発生するに当たって、分岐履歴結
果を使用するだけでなく、また分岐パターン情報を使用
する。例えば、或る決まった分岐命令は、その分岐履歴
が採用−採用−不採用パターンに繰り返し従うと云うよ
うな、３パスのループであってよい。簡単な２ビット、
すなわち、４状態予測機構の使用は、命令の分岐を、た
とえその挙動が全面的に予測可能であっても、正しくは
予測しない。イェー及びパット、「２レベル適応分岐予
測」、マイクロアーキテクチャに関する第２４回国際シ
ンポジウム資料（ＡＣＭ／ＩＥＥＥ、１９９１年１１
月）、５１〜６１ぺージ（Ｙｅｈ ＆ Ｐａｔｔ、”Ｔ
ｗｏ−Ｌｅｖｅｌ Ａｄａｐｔｉｖｅ Ｂｒａｎｃｈ
Ｐｒｅｄｉｃｔｉｏｎ”，Ｐｒｏｃｅｅｄｉｎｇｓ ｏ
ｆ ｔｈｅ ２４ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｍｉｃｒｏａｒｃｈｉｔｅ
ｃｔｕｒｅ，（ＡＣＭ／ＩＥＥＥ，Ｎｏｖｅｍｂｅｒ
１９９１），ｐｐ．５１−６１）に説明された周知の２
レベル適応分岐予測機構は、分岐命令の結果を予測する
ために分岐履歴情報及び分岐パターン情報の両方を使用
する。イェー及びパットのアプローチを使用する分岐予
測は、１９９５年７月１２日に公告された英国特許出願
第２ ２８５ ５２６号に説明されたように、分岐目標
バッファを使用するマイクロプロセッサ・アーキテクチ
ャに応用されてきた。これに関しては、米国特許第５，
５７４，８７１号にもまた注意を払われたい。

【００１０】上に参照したイェー及びパットの論文並び
に英国特許第２ ２８５ ５２６号に説明されたアプロ
ーチに従って、各特有の分岐パターン毎にパターン履歴
が維持されかつ更新される。このアプローチでは、パタ
ーン履歴は上に述べた４状態ステートマシンモデルから
なり、このモデルでは各分岐パターン毎の２つの極最近
の分岐事象が同じ分岐パターンを有する分岐が次に起こ
るときこれが採用か不採用かどうか（その「強」属性と
一緒に）予測する。動作中、分岐目標バッファ内のエン
トリを有する分岐命令が検出されると、その命令に対す
る分岐履歴に含まれた分岐パターンがパターン履歴テー
ブル内へ索引付けを行い（ｉｎｄｅｘｉｎｔｏ）、この
テーブルから予測が得られる。分岐が解決されると、そ
の特定命令に対する分岐履歴フィールド及びそれの先行
のパターン（すなわち、予測に使用された分岐パター
ン）の両方が更新される。次いで、更新されたパターン
履歴が、分岐目標バッファのその分岐履歴フィールド内
のその関連した分岐パターンを有する次の分岐命令の成
果を予測するに当たって使用に供される。それゆえ、こ
のアプローチによるパターン履歴テーブルは、分岐予測
が、命令の一致性（ｉｄｅｎｔｉｔｙ）に無関係に、同
じ分岐履歴パターンを有するどの分岐命令に対しても発
生されると云う意味において、「大域的（ｇｌｏｂａ
ｌ）」である。したがって、特定分岐パターンに対する
パターン履歴は、その分岐履歴を有するどれかの分岐命
令に対する分岐予測結果に基づいて定義されかつ更新さ
れる。それゆえ、所与の命令に対する分岐予測は、この
基本的２レベル技術によれば、他の、相違する命令の分
岐結果に基づいて決定される。

【００１１】イェー及びパット、「２レベル適応分岐予
測の代替実現」、コンピュータ・アーキテクチャに関す
る第１９回年次国際シンポジウム会議資料（ＡＣＭ、１
９９２年５月）、１２４〜１３４ぺージ（Ｙｅｈ ＆
Ｐａｔｔ、”Ａｌｔｅｒｎａｔｉｖｅ Ｉｍｐｌｅｍｅ
ｎｔａｔｉｏｎｓ ｏｆ Ｔｗｏ−Ｌｅｖｅｌ Ａｄａ
ｐｔｉｖｅ Ｂｒａｎｃｈ Ｐｒｅｄｉｃｔｉｏｎ”，
ＣｏｎｆｅｒｅｎｃｅＰｒｏｃｅｅｄｉｎｇｓ ｏｆ
ｔｈｅ １９ｔｈ Ａｎｎｕａｌ Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ Ｓｙｍｐｏｓｉｕｍｏｎ ｏｎ Ｃｏｍｐｕ
ｔｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ，（ＡＣＭ，Ｍａｙ
１９９１），ｐｐ．１２４−１３４）に説明されたよ
うに、２レベル分岐予測の代替実現がこの限界に取り組
んでいる。この代替実現は、この論文の図３に示された
ように、分岐目標バッファ内の各エントリがその固有の
パターン履歴テーブルを有すると云うように、アドレス
−特定パターン（ａｄｄｒｅｓｓ−ｓｐｅｃｉｆｉｃ
ｐａｔｔｅｒｎ）履歴テーブルを提供する。したがっ
て、或る１つの分岐命令に対する分岐予測は、その固有
の過去の履歴によって発生されかつ修正されたパターン
履歴に基づいて行われ、類似の分岐パターンを有する他
の分岐命令に対する分岐結果に依存しない。

【００１２】アドレス−特定履歴パターンの使用はその
分岐予測へのこれと同じ分岐パターンを有する他の分岐
命令からの干渉を除去するが、実現に要する費用は極め
て高くなり得る。例えば、最近のマイクロプロセッサ
は、４ｋ程に及ぶ多くのエントリを備える分岐目標バッ
ファを有することがある。アドレス−特定パターン履歴
テーブル内へ４ビットの分岐履歴の索引を使用すること
は、それゆえ４ｋパターン履歴テーブルを必要とし、こ
れらのテーブルの各々が２ビット幅の１６エントリを備
え、この結果１２８ｋビットの記憶容量を占めることに
なる。それゆえ、このアプローチの実現に必要とされる
チップ面積は、極めて広い。しかしながら、この費用
は、パターン履歴テーブルに対する索引のような追加の
分岐履歴ビットの使用を通して分岐予測を改善しようと
努めるに従って、急速に増大する。例えば、６分岐履歴
ビットを使用すると５１２ｋビットのパターン履歴記憶
容量を必要とするであろう。マイクロプロセッサが益々
多くのかつ各々がますます段数に関して深いパイプライ
ンを有する傾向を続け、その結果、分岐誤り予測（ｂｒ
ａｎｃｈ ｍｉｓｐｒｅｄｉｃｔｉｏｎ）に対する罰
（ｐｅｎａｌｔｙ）はますます苛しく、それゆえ、精確
な分岐予測への評価（ｐｒｅｍｉｕｍ）がますます高く
なるに従い、アドレス−特定パターン履歴費用は更に一
層かさむようになる。

【００１３】更に背景として、異なる型式のマイクロプ
ロセッサ・プログラムはその型式内で分岐挙動の類似性
を有し、かついくつかの型式を横断しては相違性を有す
ることが観察されている。例えば、カルダー及びグルン
ワルド、「ライブラリにおける分岐の確率」、マイクロ
アーキテクチャに関する第２８回国際シンポジウム資料
（ＡＣＭ／ＩＥＥＥ、１９９５年１１月）、２４〜３４
ぺージ（Ｃａｌｄｅｒ＆ Ｇｒｕｄｗａｌｄ、”Ｔｈｅ
Ｐｒｅｄｉｃａｂｉｌｉｔｙ ｏｆ Ｂｒａｎｃｈｅ
ｓ ｉｎ Ｌｉｂｒａｒｉｅｓ”，Ｐｏｃｅｅｄｉｎｇ
ｓ ｏｆｔｈｅ ２８ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｍｉｃｒｏａｒｃｈｉ
ｔｅｃｔｕｒｅ，（ＡＣＭ／ＩＥＥＥ，Ｎｏｖｅｍｂｅ
ｒ １９９５），ｐｐ．２４−３４）に説明されている
ように、普通使用されているＵＮＩＸライブラリ・サブ
ルーチンは、予測可能な分岐挙動を有する傾向があり、
かつ種類（ｃｌａｓｓ）又は型式としては、非ライブラ
リ・プログラムと異なる分岐挙動を有する傾向がある。

【００１４】更に背景として、分岐履歴及び分岐目標バ
ッファのタグ・フィールドの部分の両方を使用して大域
パターン履歴テーブル内へ索引付けを行うことが知られ
ている。

【００１５】

【発明が解決しようとする課題】本発明の目的は、プロ
グラム型式に基づいているマイクロプロセッサ内で分岐
予測を提供することにある。

【００１６】本発明の更に目的は、相違する分岐命令が
分岐パターン履歴テーブルを修正しないこのような分岐
予測を提供することにある。

【００１７】本発明の更に目的は、類似の分岐命令が新
たに出会う分岐命令に対して分岐パターン履歴を設定す
ることができ、それゆえ分岐命令の始めのインスタンス
（ｉｎｓｔａｎｃｅ）で分岐予測を改善するこのような
分岐予測を提供することにある。

【００１８】本発明の他の目的及び利点は、次の説明を
その添付図面と共に参照したならば技術の通常の習熟者
に明白になるはずである。

【００１９】

【課題を解決するための手段】本発明は、多数の大域パ
ターン履歴テーブルを備えることによってマイクロプロ
セッサ内に実現される。これらのパターン履歴テーブル
は、これらの各エントリに対するパターン履歴が多数の
分岐命令の結果によって発生されかつ更新されると云う
意味において大域的である。これらのパターン履歴テー
ブルの各々は、異なるソースからの分岐命令、例えば、
ｘ８６アーキテクチャ・マイクロプロセッサ内のスーパ
バイザ・コード又はユーザ・コードからの、メモリ空間
の選択された窓内に駐在する命令からの、これらの命令
がそこから取り出されたメモリ内のページ・フレームに
対するページ・テーブルエントリ内の大域ビットの状態
からの、又はこれらの命令を含むプログラムの型式に相
当する他の制御情報からの分岐命令に相当する。それゆ
え、大域パターン履歴テーブルの各々はそのテーブルに
対する型式のプログラムからの分岐命令についての予測
情報を提供する。これは、類似型式のプログラムに対す
る分岐挙動の類似性を利用し、かつ異なる型式のプログ
ラムの分岐命令からの相違する分岐挙動による干渉を減
少させるためである。

【００２０】

【発明の実施の形態】図１は本発明がその内部で実現さ
れるスーパスカラ・マイクロプロセッサ１０を含むデー
タ処理システム３００をいずれも例証として示す。これ
について説明する。云うまでもなく、本発明は種々のア
ーキテクチャのマイクロプロセッサに利用されると考え
られるので、システム３００の及びマイクロプロセッサ
１０のアーキテクチャはただ例としてここに説明され
る。したがって、本明細書を参照するならば技術の通常
の習熟者はこのような他のマイクロプロセッサ・アーキ
テクチャで本発明を容易に実現することができると考え
られる。本発明は、シリコン基板、絶縁物上シリコン
（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）、ガリ
ウムひ素で完成される集積回路の製造技術及びその他の
製造技術を用いて、及びＭＯＳ、ＣＭＯＳ、双極性、Ｂ
ｉＭＯＳデバイス、又はその他のデバイス実現を使用し
て、単一チップ・マイクロプロセッサ、マイクロコンピ
ュータ内に、又は多数チップ実現内で実施されると考え
られる。

【００２１】図１に示されたマイクロプロセッサ１０
は、外部バスＢＵＳを通して他のシステム・デバイスに
接続される。外部バスＢＵＳは、例えば、単一バスとし
て示されているが、ＰＣＩローカル・バス・アーキテク
チャを利用する従来のコンピュータにおいて知られてい
るように、外部バスＢＵＳは異なる速度及びプロトコル
を有する多重バスを表すと、もちろん、考えられる。シ
ステム３００は、通信ポート３０３（モデム・ポート及
びモデム、ネットワーク・インタフェースの類を含
む）、グラフィック・ディスプレイ・システム３０４
（ビデオ・メモリ、ビデオ・プロセッサ、グラフィック
・モニタを含む）、ダイナミック・ランダム・アクセ・
メモリ（ＤＲＡＭ）として典型的に実現されかつメモリ
・スタック３０７を含むことがある主メモリ３０５、入
力装置３０６（キー・ボード、位置決め装置（ｐｏｉｎ
ｔｉｎｇ ｄｅｖｉｃｅ）、及びこの装置のためのイン
タフェース電子回路を含む）、及びディスク装置３０８
（ハードディスク駆動機構、フロッピーディスク駆動機
構、及びＣＤ−ＲＯＭ駆動機構を含むことがある）のよ
うな従来のサブシステムを含む。したがって、図１のシ
ステム３００は、いま普及している従来のデスクトップ
・コンピュータ又はワークステーションに相当すると技
術上考えられる。もちろん、技術の通常の習熟者に認め
るられるように、マイクロプロセッサ１０の他のシステ
ム実現もまた本発明から利益を受けることができる。

【００２２】マイクロプロセッサ１０は外部バスＢＵＳ
に接続されたインタフェース装置（ＢＩＵ）１２を含
み、この装置はマイクロプロセッサ１０とシステム３０
０内の他の構成要素との間の伝達を制御しかつ実施す
る。インタフェース装置１２は、この機能を遂行するた
めに適当な制御及びクロック電子回路を含み、動作速度
を向上するための書込みバッファを含み、及び内部マイ
クロプロセッサ動作の結果をバスＢＵＳタイミング制約
と同期させるようにタイミング電子回路を含む。マイク
ロプロセッサ１０はまた、クロック発生及び制御電子回
路２０を含み、この電子回路はシステム・クロックＳＹ
ＳＣＬＫに基づいてクロック位相を発生する。この例で
は、クロック発生及び制御電子回路２０は、システム・
クロックＳＹＳＣＬＫかバス・クロックＢＣＬＫ及びコ
ア・クロックＰＣＬＫを発生する。

【００２３】図１で明らかなように、マイクロプロセッ
サ１０は内部キャッシュ・メモリの３つのレベルを有
し、これらのレベルのうちの最高のものはレベル２キャ
ッシュ１１であって、内部バスを通してインタフェース
装置１２に接続される。この例では、レベル２キャッシ
ュ１１は、統一キャッシュであって、かつマイクロプロ
セッサ１０によって提供されるバス・トラフィックの多
くがレベル２キャッシュ１１を経由して完遂されるよう
に、バスＢＵＳからインタフェース装置１２を経由して
全てのキャッシュ可能データ及びキャッシュ可能命令を
受け取るように構成されている。マイクロプロセッサ１
０はまた、或る決まったバス読出し及び書込みを「キャ
ッュ可能でない」として取り扱うことによってキャッシ
ュ１１の周りのバス・トラフィックを実施することがあ
る。図２に示されたように、レベル２キャッシュ１１は
２つのレベル１キャッシュ１６に接続される。レベル１
キャッシュ１６d はデータに専用されるのに対して、レ
ベル１キャッシュ１６i は命令に専用される。マイクロ
キャッシュ１８は、この例では、完全デュアル・ポート
付き（ｆｕｌｌｙ ｄｕａｌ−ｐｏｒｔｅｄ）レベル０
データ・キャッシュである。主変換索引バッファ（ｍａ
ｉｎ ｔｒａｎｓｌａｔｉｏｎ ｌｏｏｋ−ａｓｉｄｅ
ｂｕｆｆｅｒ；ＴＬＢ）１９は、レベル２キャッシュ
１１へのアクセス及びインタフェース装置１２を経由し
ての主メモリへのアクセスを制御する。このような制御
は、アドレス変換のためにメモリ内のページ・テーブル
へのアクセスの順序付けを含む。主変換索引バッファ１
９はまた、ページ・テーブル用キャッシュとして働く。
命令マイクロ変換索引バッファ（ｉｎｓｔｒｕｃｔｉｏ
ｎｍｉｃｒｏｔｒａｎｓｌａｔｉｏｎ ｌｏｏｋａｓｉ
ｄｅ ｂｕｆｆｅｒ；以下、命令μＴＬＢ）２２及びデ
ータ・マイクロ変換索引バッファ（以下、データμＴＬ
Ｂ）３８は、従来のようにして、それぞれ、レベル１キ
ャッシュ１６i及びレベル１キャッシュ１６d にアクセ
スするために論理データ・アドレスを物理アドレスに変
換するために備わる。

【００２４】図１に示されたように、マイクロプロセッ
サ１０はスーパスカラ型式のものであり、それゆえ、多
数の実行装置を含む。これらの実行装置には、条件付き
分岐動作、整数演算、及び論理演算を処理する２つの論
理演算装置（以下、ＡＬＵ）４２₀ 、４２₁ 、浮動小数
点装置（ｆｌｏａｔｉｎｇ ｐｏｉｎｔ ｕｎｉｔ；Ｆ
ＰＵ）３１、２つのロード及びストア装置４０₀ 、４０
₁ 、及びマイクロシーケンサ４８がある。２つのロード
及びストア装置４０は、マイクロキャッシュ１８への２
つの真の並列アクセスのために、このマイクロ・キャッ
シュへの２つのポートを使用し、かつまたレジスタ・フ
ァイル３９内のレジスタへのロード及び記憶動作を遂行
する。技術上従来のように、レジスタ・ファイル３９
は、プログラマ用途に利用可能である汎用レジスタを含
み、かつまたコード・セグメント・レジスタＣＳを有す
る制御レジスタを含む。

【００２５】これらの多数の実行装置は、ライトバック
（ｗｒｉｔｅ−ｂａｃｋ）を伴う、各々７段の多数のパ
イプラインを通して制御される。これらのパイプ段は、
次の通りである。

【００２６】 Ｆ 取出し： この段は、命令アドレスを発生しかつ命令キャッシュ又 はメモリから命令を読み出す。 ＰＤ０ プリデコード段０： この段は、３つまでのｘ８６型命令の長さ及 び開始位置を判定する。 ＰＤ１ プリデコード段１： この段は、ｘ８６命令バイトを抽出し、かつ デコードするためこれらを固定長フォーマットで記録する。 ＤＣ デコード： この段は、ｘ８６命令をアトミック演算（ＡＯｐ）に 変換する。 ＳＣ スケジュール： この段は、４つまでのＡＯｐを適当な実行装置（ ＦＰＵ３１を含む）に割り当てる。 ＯＰ オペランド： この段は、ＡＯｐによって表示されたレジスタ・オ ペランドを検索する。 ＥＸ 実行： この段は、ＡＯｐ及び検索されたオペランドに従って実行 装置をランさせる。 ＷＢ ライトバック： この段は、実行の結果をレジスタ又はメモリに記 憶する。

【００２７】このパイプラインは、「整数パイプライン
（ｉｎｔｅｇｅｒ ｐｉｐｅｌｉｎｅ）」と以下に称さ
れ、本発明の好適実施例に従って浮動少数点装置（ＦＰ
Ｕ３１）の浮動小数点パイプラインと組み合わさって動
作する。

【００２８】図１に戻って参照すると、上に挙げたパイ
プライン段は、マイクロプロセッサ１０内の種々の機能
ブロックによって遂行される。取出し装置２６は、命令
μＴＬＢ２２を経由して命令ポインタから命令アドレス
を発生し、レベル１命令キャッシュ１６i に供給し、下
になお詳細に説明されるように分岐予測技術に従う種々
の機能を含む。更に、下に詳細に説明されるように、取
出し装置２６は、コード・セグメント・レジスタＣＳか
らの線路Ｕ／Ｓを通して取出し装置２６における現命令
のプログラム型式又は種類を表示する信号を受け取る。
命令キャッシュ１６i は命令データの流れを発生して取
出し装置２６へ送り、後者は、立ち代わって、命令コー
ドを所望の順序に従ってプリデコード０段２８及びプリ
デコード１段３２へ転送する。これら２つの段は分離パ
イプライン段として動作し、かつ３つまでのｘ８６命令
を位置決めしかつこれらをデコーダ３４に供給するよう
に一緒に動作する。プリデコード０段２８は３つだけの
可変長ｘ８６命令の寸法及び位置を決定するのに対し
て、プリデコード１段３２は、デコーディングを容易に
するために、多数バイト命令を固定長フォーマットで記
録する。デコーダ３４は、この例では、４つの命令デコ
ーダを含み、これらの各々はプリデコード１段３２から
固定長ｘ８６命令を受け取りかつ１つから３つのアトミ
ック演算（Ａｔｏｍｉｃ ｏｐｅｒａｔｉｏｎ； ＡＯ
ｐ）を発生する能力を有し、これらの演算はＲＩＳＣ命
令と実質的に等価である。スケジューラ３６は、デコー
ダ３４の出力におけるデコード待ち行列から４つまでの
アトミック演算を読み出し、かつこれらのアトミック演
算を適当な実行装置に割り当てる。オペランド装置４４
は、マルチプレクサ４５を経由してスケジューラ３６及
びまたマイクロコードＲＯＭ４６から入力を受け取り、
かつ命令の実行に使用されるレジスタ・オペランドを取
り出す。更に、この例によれば、オペランド装置４４は
また、記憶する準備を整えたレジスタへ結果を送るため
にオペランド転送を遂行し、かつまたロード及びストア
型のアトミック演算に対するアドレス発生を遂行する。

【００２９】マイクロシーケンサ４８及びマイクロコー
ドＲＯＭ４６はマイクロコードエントリアトミック演算
の実行に当たってＡＬＵ（論理演算装置）４２、及びロ
ード／記憶装置４０を制御する。これらのアトミック演
算は、一般に、或る１つのサイクル中に実行する最新ア
トミック演算である。この例では、マイクロシーケンサ
４８は、マイクロコードＲＯＭ４６に記憶されたマイク
ロ命令を通してシーケンスして、複雑なｘ８６命令又は
稀に使用されるｘ８６命令、例外及び割込みを取り扱う
セグメント・レジスタ又は制御レジスタを修正するｘ８
６命令、及び（ＲＥＰ命令、及び全てのレジスタをＰＵ
ＳＨ（プッシュ）及びＰＯＰ（ポップ）する命令のよう
な）多サイクル命令のようなマイクロコード化マイクロ
命令に応答して、制御を実施する。

【００３０】マイクロプロセッサ１０はまた、製造の完
了の際、及びリセット及び他の事象の際にマイクロプロ
セッサ１０の演算の有効性を保証するＪＴＡＧ走査試
験、及び或る決まった組込み自己試験（ＢＩＳＴ）機能
を制御する電子回路２４を含む。

【００３１】図２は、本発明の好適実施例による取出し
装置２６の構成及び動作を示す。これについて説明す
る。上に挙げたように、取出し装置２６は、デコードす
るために取り出される次の命令のアドレスを決定する機
能を遂行する。そのようなものとして、取出し装置２６
は、命令がマイクロプロセッサ１０のパイプライン内に
ロードされる順序を決定し、かつ、本発明のこの実施例
では、アドレスの推論的（ｓｐｅｃｕｌａｔｉｖｅ）実
行を、特に分岐予測を通して制御する。

【００３２】取出し装置２６の動作は、マルチプレクサ
５２によって選択されたいくつかの方法の１つに従って
発生される論理取出しアドレスＦＡに基づいてる。取出
しアドレスＦＡは、次の順番のアドレスをデコードする
ために取り出そうとしている場合には、取出し装置２６
内の取出しポインタ５０の内容から単に発生されてよ
い。図２に示されたように、取出しポインタ５０は、取
出し装置２６内のレジスタであって、このレジスタはマ
ルチプレクサ５２の１つの入力及びまた増分器５１に接
続された出力を有する。増分器５１は、取出しアドレス
の値を次の論理命令へ前進させ（スーパスカラマシンの
場合、次の論理命令は必ずしも次の順番の命令であると
は限らない）、かつ前進させた取出しアドレスをマルチ
プレクサ５８の入力に供給して、この値を可能ならば取
出しポインタ５０内に記憶させかつ次の取出しに使用さ
せる。マルチプレクサ５８は、次のアクセスに対して取
出しポインタ５０の更新された内容のソースを選択する
ために備わる。取出しアドレスＦＡを発生する第２の方
法は、例えば、取出し装置２６によって予測されない採
用分岐の場合、又は予測誤りされた分岐の場合、マルチ
プレクサ５２に対する実行装置の１つ（例えば、マイク
ロシーケンサ４８）によって行われる。このアドレスの
値もまた、マルチプレクサ５８の入力に供給され、適当
であるならば取出しポインタ５０内に記憶される。

【００３３】取出し装置２６はまた、プログラム・シー
ケンスからの次の取出しアドレスＦＡを発生する電子回
路を含む。図２に示されたように、取出し装置２６は復
帰アドレス・スタック５５を含み、このスタックは後入
れ先出し（ｌａｓｔ−ｉｎ−ｆｉｒｓｔ−ｏｕｔ； Ｌ
ＩＦＯ）メモリであって、その有するいくつかの位置に
サブルーチン呼出し及びサブルーチン復帰用復帰アドレ
スが記憶されて、サブルーチンの推論的実行に使用され
る。本発明のこの実施例では、取出し装置２６はまた分
岐目標バッファ５６を含む。分岐目標バッファ５６はエ
ントリのキャッシュに似た構成であって、これらのエン
トリは分岐命令の現インスタンスをそこから予測する分
岐についてのいままでの履歴を表示するデータを記憶す
ると共に、これらと一緒に取出しアドレスＦＡとして使
用される分岐命令の目標アドレスを記憶し、こうするこ
とによってそのパイプラインは可能限り頻繁に満たされ
た状態に維持される。本発明のこの実施例では、分岐目
標バッファ５６は、２レベル型式であるので、このよう
なものとして分岐履歴情報によって呼び出される予測コ
ードを記憶する多数のパターン履歴テーブル５３との組
合わせで動作する。本発明の好適実施例に関して下に更
に詳細に説明されるように、特定アドレスに対する分岐
予測の発生に使用しようとしているパターン履歴テーブ
ル５３のうちの適当な１つが、分岐命令を含むプログラ
ムの型式に従って選択論理８０によって選択される。図
２に示されたように、選択論理８０は、コード・セグメ
ント・レジスタＣＳから導出される線路Ｕ／Ｓを通して
伝達されるような現分岐命令を含むプログラム型式に関
する情報に応答して、パターン履歴テーブル５３の中か
ら選択する。更に、図示されたように、実際の取出しア
ドレスＦＡは、このアドレスに相当する分岐命令のメモ
リ位置に基づいて適当なパターン履歴テーブル５３を選
択するのに使用されてよい。このようにして、同じ型式
のプログラム（例えば、応用プログラム、共用ライブラ
リ、オペレーティング・システム機能）によって演じら
れる分岐挙動の類似性を利用することによって分岐予測
成功率を改善する。

【００３４】パターン履歴テーブル５３内の相当する予
測コードに基づく分岐予測に応答して、分岐目標バッフ
ァ５６は、バスＢＲ ＴＲＧを通してマルチプレクサ５
７へ目標命令アドレスを供給する。復帰アドレス・スタ
ック５５は、バスＲＡを通してマルチプレクサ５７へ復
帰命令アドレスを供給する。マルチプレクサ５７の出力
はマルチプレクサ５２の第３入力及びマルチプレクサ５
８に接続され、それによって取出しカウンタ５０が更新
される。マルチプレクサ５２の３つの入力は、それゆえ
次の取出しアドレスＦＡに対する３つのソースを供給
し、このアドレスは物理アドレスではなくて論理アドレ
スである。

【００３５】分岐予測の結果は、適当な実行装置から線
路ＵＰＤを通して更新論理７０へ伝達される。下に更に
詳細に説明するように、更新論理７０は、実行中に評価
された分岐予測の成功又は失敗に応答して、分岐目標バ
ッファ５６のエントリ内の分岐履歴を更新し、かつまた
パターン履歴テーブル５３内に記憶された予測コードを
更新する。

【００３６】取出しアドレスＦＡは、デコーディングに
対する次の命令の取出しを制御するために取出し装置２
６内の種々の機能に供給される。例えば、取出し装置２
６は命令μＴＬＢ２２と連絡しており、後者はもし論理
取出しアドレスＦＡが先に変換された位置を指すならば
このアドレスに符合する物理アドレスを復帰させる。こ
れに代わりに、論理取出しアドレスＦＡは、取出し装置
２６の外部である主変換装置（図示されていない）によ
って物理アドレスに変換される。いずれにしても、レベ
ル１命令キャッシュ１６i から命令コードの線路を検索
するために、取出し装置２６によって命令線路アドレス
ＩＡがこのキャッシュに供給される。もちろん、もしレ
ベル１命令キャッシュ１６i にキャッシュ・ミスが起こ
るならば、物理アドレスが統一レベル２キャッシュ１１
に供給され、かつこのレベルでキャッシュ・ミスがある
場合、主メモリに供給される。命令線路アドレスＩＡに
応答して、レベル１命令キャッシュ１６i は命令コード
・シーケンスＣＯＤＥの或る１つの線路を取出し装置２
６内の命令バッファ及び制御装置６０に供給し、最終的
にプリデコード０段２８に供給する。各命令線路アドレ
スＩＡが１６バイトのブロックをアドレス指定するのに
使用されるこの場合、命令バッファ及び制御装置６０は
少なくとも１６バイトの容量を有する。

【００３７】取出し装置２６はまた、中断（ｂｒｅａ
ｋ）として識別された命令に対する追加の取出しを停止
させる命令中断検査回路６２のような、他の従来機能を
含む。取出し装置２６はまた、論理取出しアドレスＦＡ
が現コード・セグメントの上下限（ｂｏｕｎｄｓ）なる
制限の外側のアドレスを指すかどうか判定するコード・
セグメント制限検査回路６４を含む。

【００３８】論理取出しアドレスＦＡは分岐目標バッフ
ァ５６の入力に接続され、この分岐目標バッファは取出
しアドレスＦＡが最近取り出された分岐命令を指すかど
うか判定し、かつ推論的実行に使用される分岐履歴を記
憶することがある。技術上知られているように、図１の
スーパスカラ・マイクロプロセッサ１０のような深くパ
イプラインされたマイクロプロセッサでは、誤り予測さ
れた分岐（又は条件付き分岐の結果を待機するパイプラ
イン機能停止（ｓｔａｌｌ））は喪失実行機会で測った
苛しい罰を受けるに至るので、推論的実行は重要な性能
強化である。分岐目標バッファ５６は、キャッシュに似
た形態、例えば、５１２エントリ、４路セット・アソシ
エイティブ（ｆｏｕｒ−ｗａｙ ｓｅｔ−ａｓｓｏｃｉ
ａｔｉｖｅ）のような形態に構成されたメモリである。
もちろん、分岐目標バッファ５６は、直接マップ式（ｄ
ｉｒｅｃｔｍａｐｐｅｄ）から完全アソシエイティブま
でどのようにして組織してもよい。図３は、選択論理８
０及び多数パターン履歴テーブル５３との組合わせで、
分岐目標バッファ５６の構造を示す。これについて説明
する。

【００３９】上に挙げたように、この例では、分岐目標
バッファ５６は、多数エントリ６３を有する４路セット
・アソシエイティブ・キャッシュ・メモリであり、明瞭
のために、図３にはその１路のみが示されている。分岐
目標バッファ５６はセレクタ６１を含み、このセレクタ
は線路を通して取出しアドレスＦＡを受け取るように及
び取出しアドレスが指す適当なエントリ６３を選択する
ように結合される。セレクタ６１は、取出しアドレスか
ら分岐目標バッファ５６内のエントリ３６を選択するた
めに、デコーダ、タグ比較器、又は簡単なマルチプレク
サによる等のように、なんらかの従来技術に従って構成
されてよい。分岐目標バッファ５６内の各エントリ６３
はタグ・フィールドＴＡＧを有し、タグ・フィールドは
そのエントリを特定分岐命令の論理取出しアドレスＦＡ
を用いて識別するために使用され、特定分岐命令に対し
てセレクタ６１は入力論理取出しアドレスＦＡの部分を
比較する。タグ・フィールドＴＡＧは、技術上知られて
いるように、それに相当する分岐命令の論理取出しアド
レスＦＡの選択されたビットを直接記憶してよく、又は
代わりにこれらの選択された論理アドレス・ビットの論
理組合わせに相当してよい。典型的に、タグ・フィール
ドＴＡＧは、線路アドレス及びその取出し線路内の命令
のバイト・オフセットを表示するオフセットを含む。分
岐目標バッファ５６内の各エントリ６３はまた、分岐命
令目標アドレスの論理アドレスを含む目標フィールドＴ
ＡＲＧＥＴを含む。上に挙げたように、採用として予測
された分岐命令と符合するエントリ６３の目標フィール
ドＴＡＲＧＥＴ内の目標アドレスは分岐目標バッファ入
出力論理６９によってバスＢＲ ＴＲＧを通してマルチ
プレクサ５７に供給されることになる。もし分岐が不採
用ならば、単に次の順番の論理アドレス（すなわち、取
出しポインタ５０の内容）が、次の論理取出しアドレス
ＦＡとしてマルチプレクサ５７によって選択されること
になる。

【００４０】本発明のこの実施例によれば、各エントリ
６３はまたｍビット分岐履歴フィールドＢＨを含み、こ
のフィールドはタグ・フィールドＴＡＧに相当する分岐
命令に対する分岐履歴を記憶する。分岐履歴フィールド
ＢＨに記憶された分岐履歴は、その命令の実行の完了の
際に判定された関連分岐命令の実際の分岐履歴及びその
分岐命令の実行をまだ完了していない分岐命令のインス
タンスに対する予測結果からなる推論的分岐履歴の両方
を含む。更に、列挙することによってその内容が本明細
書に組み入れられた１９９６年６月２８日に出願された
同時係属米国仮特許出願第６０／０２０，８４４号に説
明されたように、分岐目標バッファ５６の各エントリ６
３はカウンタを含み、このカウンタは、誤り予測からの
回復に当たって使用されるように、分岐履歴フィールド
ＢＨ内の推論的分岐履歴ビットの数を表示する。分岐目
標バッファ５６の各エントリ６３はまた、標識（ｉｎｄ
ｉｃａｔｏｒ）ＴＹＰＥを含み、この標識は分岐を予測
するに当たって使用されるように、その関連命令につい
ての分岐命令型式（すなわち、条件付き分岐、ＣＡＬＬ
（呼出し）、ＪＵＭＰ、又はＲＥＴＵＲＮ（復帰））を
表示する。ＣＡＬＬ、ＪＵＭＰ、及びＲＥＴＵＲＮのよ
うな無条件分岐は、常時、採用として予測される。ＬＲ
Ｕ（最低使用頻度）ビット、有効ビット、及びその他の
制御ビット（図示されていない）もまた分岐目標バッフ
ァ５６の各エントリ内に備わる。

【００４１】図２に関して上に挙げたように、多数パタ
ーン履歴テーブル５３は、選択された分岐目標バッファ
のエントリ６３に対する分岐履歴フィールドＢＨの極最
近のｋビットに基づいて条件付き分岐の挙動を予測する
ために使用される。本発明のこの実施例によれば、分岐
履歴フィールドＢＨがパターン履歴テーブル５３のどの
１つにもアクセスできると云うように、各パターン履歴
テーブル５３は特定型式のプログラムと関連している
が、しかし、ここでは予測コードは、その命令がそこか
ら取り出された型式のプログラムに対して適当なパター
ン履歴テーブル５３の１つのみから選択される。図２は
パターン履歴テーブル５３が分岐目標バッファ５６から
物理的に分離された電子回路として実現されているが、
もちろん云うまでもなく、パターン履歴テーブル５３は
望まれるに従って分岐目標バッファ５６内に含まれてよ
い。４つのパターン履歴テーブル５３₃ から５３₀ が分
岐目標バッファ５６との組合わせで実現されている。

【００４２】各パターン履歴テーブル５３は簡単なルッ
クアップ・メモリであり、各々がセレクタ６７を有しこ
のセレクタが分岐目標バッファ５６の選択されたエント
リ６３からｋ分岐履歴ビットを受け取りかつこのエント
リに相当するテーブル５３の２^k 予測エントリＰＲＤの
１つを選択する。セレクタ６７は、この機能を遂行する
ために、デコーダ又はマルチプレクサとして実現されて
よい。図３に示されたように、パターン履歴テーブル５
３₃ から５３₀ の各々は選択されたエントリ６３からｋ
分岐履歴ビットを受け取り、かつそのパターン履歴テー
ブルに供給されるｋ分岐履歴ビットに相当する予測エン
トリＰＲＤの内容に相当するパターン履歴線路のそれぞ
れの集合ＰＲＥ₃ からＰＲＥ₀ 上にパターン履歴コード
を供給する。パターン履歴テーブル５３のうちの選択さ
れた１つ内へ索引付けするに当たって、或る決まったア
ドレス・ビット及びまた制御情報のような、他の情報が
分岐履歴フィールドＢＨのこれらのｋビットと組み合わ
せられることがある。本発明のこの実施例では、４状態
分岐予測モデル（すなわち、強採用、採用、不採用、及
び強不採用）の下に従来のようにして２ビット・パター
ン履歴コードを伝達するために、２線路が各集合ＰＲＥ
に含まれる。

【００４３】本発明のこの実施例によれば、選択論理８
０は、パターン履歴テーブル５３のうちの選択された１
つの出力を分岐目標バッファ５６に伝達する電子回路を
含む。もちろん、選択論理８０は、これに代えて、多数
のパターン履歴テーブル５３のうちの適当な１つを選択
的にアドレス指定するように実現されてよい。この例で
は、パターン履歴テーブル５３₃ から５３₀ からの、そ
れぞれ、パターン履歴線路の集合ＰＲＥ₃ からＰＲＥ₀
は、マルチプレクサ６８の入力へ接続される。マルチプ
レクサ６８は、パターン履歴線路の集合ＰＲＥ₃ からＰ
ＲＥ₀ の１つを選択して線路ＴＮＴを通して分岐目標バ
ッファ入出力論理６９に接続し、これから適当な分岐予
測が行われることになる。本発明のこの実施例では、マ
ルチプレクサ６８は範囲レジスタ装置７５によって発生
された線路ＩＮ／ＯＵＴ上の信号に応答してかつ線路Ｕ
／Ｓ上の信号に従って制御され、線路Ｕ／Ｓ上の信号
は、この例では、ｘ８６アーキテクチャに従って構成さ
れている、マイクロプロセッサ１０のコード・セグメン
トＣＳレジスタに含まれた現特権レベルＣＰＬ（ｃｕｒ
ｒｅｔ ｐｌｉｖｉｌｅｇｅ ｌｅｖｅｌ）の状態に相
当する。次の説明から明らかなように、マルチプレクサ
６８は、分岐命令が発するプログラムの型式又は種類に
従って、分岐予測を行うのに使用される線路の適当な集
合ＰＲＥ₃ からＰＲＥ₀ を選択する。これについて説明
する。

【００４４】ｘ８６アーキテクチャに従って、マイクロ
プロセッサ１０によって実行されるプログラムは、核
（ｋｅｒｎｅｌ）（最高特権）から応用（最低特権）ま
での異なる特権レベルに従って分類されてよい。このよ
うなものとして、個々の命令がメモリの部分に駐在し、
これらに対するアクセスが種々の特権レベルに従って保
護される。この動作は、或る決まったプログラム及びサ
ブルーチンが多重タスキング環境内で動作する多重応用
プログラムによって共用されるのを可能にする。メモリ
のこれらの部分は、ｘ８６アーキテクチャのメモリ・ペ
ージング保護機構内でユーザ・レベル及びスーパバイザ
・レベルと称される。ユーザ保護レベル（ＣＰＬ＝３）
は応用プログラムを記憶しているメモリ位置に割り当て
られるに対して、スーパバイザ保護レベル（ＣＰＬ＝０
から２）はオペレーティング・システム拡張、ドライ
バ、及び核を駐在させているメモリ位置に割り当てられ
る。したがって、線路Ｕ／Ｓ上の信号は、この例によれ
ば、コード・セグメントＣＳ内の現特権レベルの値に基
づいており、かつ現分岐命令を含むプログラムの特権レ
ベルを表示する。

【００４５】もちろん、現分岐命令と関連するプログラ
ムの型式は、ｘ８６アーキテクチャ内の現特権レベルに
相当する多重信号線路を経由するか、又は他のアーキテ
クチャに従うマイクロプロセッサ内の信号の他の型式に
よるかのような、他の方法で表示されてよい。いずれに
しても、マルチプレクサ６８は現プログラム型式に相当
する少なくとも１つの信号に従って制御され、ここで分
岐挙動は異なる型式のプログラムの分岐命令に対しては
異なることがある。本発明のこの好適実施例によれば、
分岐目標バッファ５６及びパターン履歴テーブル５３
は、応用プログラム内の分岐命令に対する分岐挙動の類
似性（命令はユーザ・レベル・メモリに駐在する）、オ
ペレーティング・システムでの分岐命令に対する分岐挙
動の類似性（命令はスーパバイザ・レベル・メモリに駐
在する）、及びこれらどちらかのレベルの共用ルーチン
内の命令に対する分岐挙動の類似性と一緒に、これら異
なる型式のプログラム内の分岐命令間の分岐挙動の非類
似性を利用して、実現される。これは、本発明のこの好
適実施例によれば、ユーザ・レベル分岐命令に関連した
使用にパターン履歴テーブル５３の少なくとも１つを割
り当てかつスーパバイザ・レベル分岐命令に関連した使
用に他のパターン履歴テーブル５３の少なくとも１つを
割り当てることによって、実現される。この実現によれ
ば、２つのパターン履歴テーブル５３がユーザ・レベル
分岐命令に割り当てられ、かつ他の２つのパターン履歴
テーブル５３がスーパバイザ分岐命令に割り当てられ
る。本発明のこの実施例では、このような制御を実施す
るために線路Ｕ／Ｓ上の信号がマルチプレクサ６８の制
御入力の１つに供給される。

【００４６】本発明のこの実施例によれば、パターン履
歴テーブル５３のうちの適当な１つの選択はまた、その
命令がメモリ・アドレスのユーザ定義可能範囲内に現れ
るかどうかに従って行われてよく、ここでは、特定の応
用又はサブルーチンがその同じ（例えば、ユーザ・レベ
ル又はスーパバイザ・レベル）型式の他のプログラムと
明確に異なる分岐挙動を有することが知られている。例
えば、上に参照したカルダ−及びグルンワルドの論文に
説明されたように、メモリの特定領域に位置しているラ
イブラリ・ルーチンは、他の型式のプログラムと異なる
分岐挙動を有することが観察されている。本発明のこの
実施例によれば、範囲レジスタ装置７５が備わり、分岐
目標バッファ５６に供給されかつ分岐予測を行いつつあ
る分岐命令の取出しアドレスがユーザ定義された窓内に
あるかどうか判定する。この判定の結果は、図３に示さ
れたように、線路ＩＮ／ＯＵＴを通してマルチプレクサ
６８に供給される。

【００４７】範囲レジスタ装置７５は、ユーザ範囲レジ
スタ７７u 及びスーパバイザ範囲レジスタ７７s を含
み、これらの各々はメモリ・アドレスを書き込まれてよ
い。それゆえ、ユーザ範囲レジスタ７７u は、ユーザ範
囲最小アドレス値及びユーザ範囲最大アドレス値を記憶
する。同様に、スーパバイザ範囲レジスタ７７s は、ス
ーパバイザ範囲最小アドレス値及びスーパバイザ範囲最
大アドレス値を記憶する。これらの範囲レジスタ７７
は、プログラマによる制御の下で、書込み可能レジスタ
である。例えば、範囲レジスタ７７は、オペレーティン
グ・システムの既知のメモリ・マップ特性に従ってユー
ザ・レベル・プログラムを介して活性化することもで
き、又は、代わりに、分岐挙動がその特権レベルの他の
プログラムと異なることが知られている各型式の特定プ
ログラムの上下限を書き込まれてよい。ユーザ範囲レジ
スタ７７u の内容は比較器７８u の２つの入力に供給さ
れ、これと同様に取出しアドレスＦＡ（又はその少なく
とも部分）が比較器７８u の入力に供給される。同様
に、スーパバイザ範囲レジスタ７７s の内容及び取出し
アドレスＦＡ（又は、やはりその部分）が比較器７８s
の入力に供給される。比較器７８u 、７８s は各々、取
出しアドレスＦＡの値とそれらのそれぞれの範囲レジス
タ７７u 、７７s の内容とをそれぞれ比較し、かつ取出
しアドレスが相当する範囲レジスタ７７u 、７７s によ
って表示されたメモリ・アドレス範囲の内又は外にある
かどうかに相当する信号をこれらの比較器の出力に発生
する。比較器７８u 、７７s の出力はマルチプレクサ７
９に供給され、後者は線路Ｕ／Ｓの状態によって選択さ
れた比較器７８u 、７８s の１つの出力に相当する信号
をその線路ＩＮ／ＯＵＴ上に供給する。ユーザ・レベル
・メモリに関する取出しに対して、線路Ｕ／Ｓはマルチ
プレクサ７９を制御して比較器７８u の出力を線路ＩＮ
／ＯＵＴへ供給させる。スーパバイザ・レベル・メモリ
に関する取出しに対して、線路Ｕ／Ｓはマルチプレクサ
７９を制御して比較器７８s の出力を線路ＩＮ／ＯＵＴ
へ供給させる。線路ＩＮ／ＯＵＴは、マルチプレクサ６
８の第２制御入力に接続され、現アドレスの分岐予測に
使用されるパターン履歴テーブル５３のうちの適当な１
つの選択を助援する。

【００４８】本発明の好適実施例に従ってのマルチプレ
クサ６８によるパターン履歴テーブル（ＰＨＴ）５３₃
から５３₀ の選択の真理表の例を表１に示す。

【００４９】

【表１】

【００５０】上に挙げたように、ユーザ・レベル・プロ
グラムに対する範囲レジスタ窓は範囲レジスタ７７u の
内容によって指定されるのに対して、スーパバイザ・レ
ベル・プログラムに対する範囲レジスタ窓は範囲レジス
タ７７s の内容によって指定される。かくして、ユーザ
・レベル・プログラム及びスーパバイザ・レベル・プロ
グラムの各々に対するプログラム型式の２つの選択が本
発明の好適実施例によれば分岐予測にとって利用可能で
ある。

【００５１】上に挙げたように、マルチプレクサ６８の
出力は、線路ＴＮＴを通して分岐目標バッファ入出力論
理６９に供給される。分岐目標バッファ入出力論理６９
は、これに供給される線路ＴＮＴ上の予測コードが予測
された採用分岐（ｐｒｅｄｉｃｔｅｄ−ｔａｋｅｎ ｂ
ｒａｎｃｈ）を表示する場合、分岐目標バッファ内の現
エントリ６３の目標フィールドＴＡＲＧＥＴ部分に相当
する有効分岐目標アドレスを供給する。分岐目標バッフ
ァ入出力論理６９はまた、線路ＡＴＲを通して命令バッ
ファ及び制御装置６０に、現命令についての分岐予測を
表示する。更に、分岐目標バッファ入出力論理６９は、
実行装置から線路ＮＥＷＮを通して新たに出会う分岐命
令についての適当なタグ、目標、オフセット、型式、及
び履歴情報を受け取り、かつ、従来のように、この情報
を選択されたエントリ６３に書き込む。技術上知られた
ように、ＬＲＵ（最低使用頻度）ビットの類のような制
御ビットが、新命令についての情報を書き込まれること
になるエントリ６３の選択に使用される。

【００５２】分岐目標バッファ５６はまた更新論理７０
を含み、この論理は、実行装置（例えば、ＡＬＵ４２）
からバスＵＰＤを通して、先に予測された分岐命令の結
果を表示する信号を受け取る。更新論理７０は、関連し
た分岐が成功した予測か又は誤り予測されたかに従って
分岐目標バッファ５６内のエントリ６３の内容を更新す
る電子回路として従来のように構成される。更に、パタ
ーン履歴テーブル５３が適応性質を有することを考える
ならば、更新論理７０はまたパターン履歴テーブル５３
への線路ＰＨＵを通して、実行された分岐命令の予測の
結果に従って予測コードエントリＰＲＤの内容を、従来
のように、更新する。しかしながら、本発明の好適実施
例によれば、更新論理７０によって発生された線路ＰＨ
Ｕ上の信号は、完了した分岐に対して更新しようとする
多数パターン履歴テーブル５３のうちの適当な１つを選
択することになる。パターン履歴テーブルの適応更新
は、例えば、上に参照したイェー及びパットの論文に説
明されたように、技術上知られている。

【００５３】本発明の好適実施例による多数大域パター
ン履歴テーブル５３と組合わせての分岐目標バッファ５
６の動作を図３に関して説明する。もちろん、分岐目標
バッファ５６は、論理取出しアドレスＦＡによって取り
出される非分岐命令に対しては動作可能でない。最近出
会っていない（かつしたがってそのときに分岐命令に割
り当てられた分岐目標バッファ５６内に有効エントリ６
３を有さない）分岐命令に対しては、セレクタ６１は、
エントリ６３のタグ・フィールドＴＡＧのどれにも符合
するタグを見付けることはなく、かつ線路ＡＴＲを通し
て命令バッファ及び制御装置６０へミス（ｍｉｓｓ）信
号又は「フォール・スルー（ｆａｌｌ−ｔｈｒｏｕｇ
ｈ）」信号を返すことになる。この場合、有効分岐目標
アドレスはバスＢＲ ＴＲＧを通してマルチプレクサ５
７に供給されず、マルチプレクサ５２は次の論理取出し
アドレスＦＡに対する他のソース（典型的に取出しポイ
ンタ５０）を選択することになる。この分岐命令を実行
段が完遂すると、分岐目標バッファ５６は、従来のよう
に、分岐目標バッファ入出力論理６９によってこれに供
給された情報を使用して、更新されることになり、その
結果、有効エントリ６３がこの分岐命令に割り当てられ
る。

【００５４】相当するエントリ６３の標識ＴＹＰＥ部分
によって表示されるように、先に出会ったかつしたがっ
て分岐目標バッファ５６内の相当するエントリ６３を有
する（すなわち、取出しアドレスＦＡの部分がエントリ
６３のタグ・フィールドＴＡＧと符合する）無条件分岐
命令に対しては、従来のように、分岐目標バッファ５６
は線路ＡＴＲを通して命令バッファ及び制御装置６０に
「採用」予測を供給し、かつこのエントリ６３の目標フ
ィールドＴＡＲＧＥＴからの目標アドレスをバスＢＲ
ＴＲＧを通してマルチプレクサ５７に供給し、次の命令
アドレスのソースとしてマルチプレクサ５２の使用に供
することになる。やはりまた無条件分岐命令であるサブ
ルーチンＲＥＴＵＲＮ命令の場合、従来のように、マル
チプレクサ５７は、復帰アドレス・スタック５５から線
路ＲＡを通して適当な復帰アドレスを選択して、マルチ
プレクサ５２に次の命令アドレスのソースとして供給す
る。

【００５５】もし分岐目標バッファ５６のセレクタ６１
が、現取出しアドレスＦＡは有効エントリ６３を有する
条件付き分岐命令に相当すると判定するならば、分岐目
標バッファ５６はその有効エントリ６３の分岐履歴フィ
ールドＢＨのｋビットをパターン履歴テーブル５３₃ か
ら５３₀ の各々へ転送する。これらのｋビットは、その
分岐命令に対するｋ極最近の予測に相当し、これらの予
測は実際の分岐結果のみを含むことがあるか、又はまだ
評価されていない推論的分岐予測をもまた含むことがあ
る。選択されたエントリ６３の分岐履歴フィールドＢＨ
からのｋビットは、現分岐命令に対する現分岐パターン
と、普通、称される。本発明のこの好適実施例によれ
ば、パターン履歴テーブル５３₃ から５３₀ の各々内の
セレクタ６７は、現分岐パターンに符合する適当な予測
コードエントリＰＲＤを選択するためにこれらのｋビッ
トをデコードし、かつ選択された予測コードエントリＰ
ＲＤの内容を関連した出力線路の集合ＰＲＥ₃ からＰＲ
Ｅ₀ を通してマルチプレクサ６８へ転送する。各予測コ
ードエントリＰＲＤは、好適には、採用、不採用、強採
用、及び強不採用なる４つの可能な予測状態の１つを表
示する２ビット・コードを含む。

【００５６】他方、取出しアドレスＦＡの部分は、現分
岐命令がユーザ・レベル・コード又はスーパバイザ・レ
ベル・コードであるかどうか表示する線路Ｕ／Ｓ上の信
号と一緒に範囲レジスタ装置７５へ転送される。取出し
アドレスＦＡ信号は、比較器７８u によってユーザ範囲
レジスタ７７u の内容と比較され、かつ比較器７８sに
よってスーパバイザ範囲レジスタ７７s の内容と比較さ
れて、現取出しアドレスがこれらの内容によって指定さ
れたアドレス範囲内又は外にあるかどうか検出する。次
いで、線路Ｕ／Ｓの状態によって表示された比較器７８
u 、７８s のうちの１つの結果が、マルチプレクサ７９
によって線路ＩＮ／ＯＵＴに供給される。線路ＩＮ／Ｏ
ＵＴの状態及び線路Ｕ／Ｓの状態はまた、マルチプレク
サ６８を制御して、出力線路の集合ＰＲＥ₃ からＰＲＥ
₀ の１つを選択させて、線路ＴＮＴを経由して分岐目標
バッファ５６の分岐目標バッファ入出力論理６９に接続
させる。上に挙げたように、線路ＴＮＴは、好適には、
採用、不採用、強採用、及び強不採用予測状態の１つを
表示する２ビット・コードを伝達する。次いで、分岐目
標バッファ入出力論理６９は、線路ＴＮＴ上のコードに
基づいて予測を導出し、かつこの予測（「採用」又は
「不採用」）を線路ＡＴＲを通して命令バッファ及び制
御装置６０へ転送する。もし予測が「採用」であるなら
ば、相当するエントリ６３の目標フィールドＴＡＲＧＥ
ＴがバスＢＲ ＴＲＧを通して供給されて、マルチプレ
クサ５７及び５２によって次の論理取出しアドレスＦＡ
として選択される。もし予測が「不採用」であるなら
ば、有効目標アドレスがバスＢＲＴＲＧを通して供給さ
れず、かつマルチプレクサ５２は、取り出される次の命
令に対するアドレスとして取出しポインタ５０の増分さ
れた出力を選択するように制御される。予測の発生に続
いて、かつ分岐目標バッファ５６がエントリ６３の分岐
履歴フィールドＢＨ内の推論的分岐履歴を記憶している
場合、更新論理７０は、現命令に相当するエントリ６３
内の分岐履歴フィールドＢＨを更新することになる。現
分岐命令についての予測情報と一緒に、その命令に対す
る識別情報、及び分岐目標バッファ５６内及びその予測
の発生に使用された適当なパターン履歴テーブル５３の
エントリについての識別情報がまた、パイプラインに沿
ってその命令と一緒に転送されることになる。これに代
えて、現命令に対する小標識がパイプラインに沿って転
送されてよく、ここでは、この標識は、分岐目標バッフ
ァ５６及びパターン履歴テーブル５３のうちの適当な１
つを更新するために使用されることになる取出し装置２
６内又はこれの近くの局所記憶内の位置を指す。

【００５７】分岐命令の完遂の際、適当な実行装置が分
岐の実際の結果を線路ＵＰＤを通して更新論理７０へ転
送することになる。次いで、更新論理７０は、完遂され
た命令に相当する分岐目標バッファ５６のエントリ６３
内の分岐履歴フィールドＢＨに対して適当な信号を発生
して、相当する予測が正しいか又は正しくないか検査す
る。更に、更新論理７０は、線路ＰＨＵ（適正なパター
ン履歴テーブル５３及びこれ内の適当なエントリＰＲＤ
を選択するために必要な信号を必然的に通す）を介し
て、分岐の実際結果に従ってパターン履歴テーブル５３
のうちの適当な１つ内の適当な予測コードエントリＰＲ
Ｄを更新する。

【００５８】本発明の好適実施例の結果として、典型的
マイクロプロセッサ・プログラムに対する分岐予測率の
かなりの改善が施される。第一に、特定型式のプログラ
ムに対する分岐挙動の類似性を使用することによって、
パターン履歴テーブルが分岐目標バッファ内の全てのエ
ントリにとって利用可能にされるが、しかし特定型式の
命令に個々に割り当てられると云う利点がもたらされ
る。これによって、特定型式の命令に対する分岐予測
が、同じ分岐履歴パターンを有するがしかし異なる型式
のプログラムからの分岐命令の結果によって汚染されな
いことが保証される。分岐予測のこの改善は、好適に
は、プログラムの比較的少数の型式に対して、パターン
履歴テーブルの小寸法しか再生されないので、比較的妥
当なチップ面積費用で達成される。更に、分岐予測コー
ドがプログラム型式に従って分岐履歴に割り当てられる
（かつ分岐目標バッファエントリ毎に専用されない）と
云う理由から、新分岐命令との「コールド（ｃｏｌ
ｄ）」出会の際に、これと類似のプログラム内の命令に
よって発生された同じ分岐履歴に対するパターン履歴テ
ーブルからの予測コードを検索することができ、それゆ
え、新たに出会う分岐に対して比較的高信頼性の予測を
行うことができる。

【００５９】本発明の実現には、特にパターン履歴テー
ブルを選択する方法には、種々の代替実施例が考えられ
る。図４は、本発明の代替実施例を示し、上述と類似の
機能を有するものは同一符号が付けてある。これについ
て説明する。

【００６０】図４に示されたように、パターン履歴テー
ブル５３₃ から５３₀ が、前と同じように備わり、出力
線路の集合ＰＲＥ₃ からＰＲＥ₀ の相当する対を通し
て、分岐目標バッファ５６のエントリ６３内の分岐履歴
フィールドＢＨのｋビットに応答して、そのセレクタ６
７によって選択された予測コードエントリＰＲＤの内容
を供給する。本発明のこの実施例における選択論理８
０’はマルチプレクサ６８’を含み、このマルチプレク
サはその制御端子に供給される信号の制御の下に線路の
集合ＰＲＥ₃ からＰＲＥ₀ の１つを選択する。

【００６１】本発明のこの実施例によれば、マルチプレ
クサ６８’に供給される制御信号は、現取出しアドレス
に相当するページ・テーブルエントリＰＴＥi 内の２ビ
ットの内容に相当する。マイクロプロセッサ分野で周知
のようにかつ上に挙げたように、ページ・テーブルエン
トリは、論理アドレスから物理アドレスへのアドレス変
換を実施するために使用される。上に述べたように、マ
イクロプロセッサ１０内で、主変換索引バッファ１９は
ページ・テーブルエントリＰＴＥのキャッシュとして働
き、これらのエントリの各々は現アドレスでマップされ
るページ・フレーム・アドレスを含むだけでなく、また
そのアドレスが指すメモリのページ・フレームに属する
技術上知られた或る決まった制御情報を含むことがあ
る。

【００６２】図４の実施例では、ページ・テーブルエン
トリＰＴＥi の２ビットは、その相当するメモリ・ペー
ジ・フレームから取り出される分岐命令に対するパター
ン履歴テーブル５３のうちの適当な１つを選択するため
に使用されるコードを含む。例えば、従来のページ・テ
ーブルエントリは、オペレーティング・システムに利用
可能にされているビットを既に含んでいるか、又はそう
でなければ、予約される。これに代えて、マイクロプロ
セッサ１０を、この情報に対するビットの追加の対を供
給するように構成することもできる。動作中、マイクロ
プロセッサ１０を動作させるオペレーティング・システ
ムは、本発明のこの実施例によれば、多数のパターン履
歴テーブル５３の利用性を理解し、かつパターン履歴テ
ーブル選択コード（すなわち、マルチプレクサ６８’に
供給される制御信号の状態）をメモリがアクセスされる
に従ってページ・テーブルエントリＰＴＥに書き込むこ
とになる。このようにして、分岐予測に使用される適当
なパターン履歴テーブルの直接アドレス指定を、オペレ
ーティング・システムによって行うこともできる。この
代替実施例によれば、範囲レジスタ装置７５は必要でな
いことになる。

【００６３】更に、図４の代替実施例では、適当なパタ
ーン履歴テーブルＰＨＴ５３を選択するために、ページ
・テーブルエントリＰＴＥi との組合わせで他の制御フ
ラグ及びビットを使用してよい。例えば、列挙すること
によってその内容が本明細書に組み入れられたペンティ
アム^TM プロ・ファミリー・デベロッパのマニュアル、
巻３、オペレーティング・システム・ライタの案内（イ
ンテル社、１９９６）（Ｐｅｎｔｉｕｍ^TM Ｐｒｏ Ｆ
ａｍｉｌｙ Ｄｅｖｅｌｏｐｅｒ’ｓ Ｍａｎｕａｌ，
Ｖｏｌｕｍｅ ３： Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅ
ｍ Ｗｒｉｔｅｒ’ｓ Ｇｕｉｄｅ（Ｉｎｔｅｌ，１９
９６））の３−２１から３−２６ページに説明されたよ
うに、ＰＥＮＴＩＵＭ ＰＲＯマイクロプロセッサのア
ーキテクチャに従うページ・テーブルエントリは大域
（ページ）ビットＧを含み、このビットは、セットされ
るとき、変換索引バッファ（ｔｒａｎｓｌａｔｉｏｎ
ｌｏｏｏｋａｓｉｄｅ ｂｕｆｆｅｒ）がタスク・スイ
ッチの際にクリアされることになっていないことを表示
する。これが、いくつかのタスクによってアクセス可能
なメモリの共通ページの割当てを可能にする。例えば、
Ｃ⁺⁺言語でのプログラム用ライブラリ・サブルーチン
を、多数のＣ⁺⁺タスクによってアクセスするために大域
メモリ・ページに記憶してよい。カルダー及びグルンワ
ルドの論文に関して上に挙げたように、ライブラリ・ル
ーチンは、他の型式のプログラムと異なる分岐挙動を有
することが観察されている。したがって、適当なパター
ン履歴テーブル５３の選択に当たって、大域ビットがそ
れらのページ・テーブルエントリ内にこのようなビット
を有するマイクロプロセッサ内に有益に使用されると云
ってよい。

【００６４】図５は、本発明の他の代替実施例を示す。
これについて説明する。本発明のこの実施例によれば、
出力線路の集合ＰＲＥ₃ からＰＲＥ₀ が、やはり、分岐
目標バッファ５６のエントリ６３内の分岐履歴フィール
ドＢＨからのｋビット分岐履歴に応答して、パターン履
歴テーブル５３₃ から５３₀ によって発生され、かつ選
択論理８０”のマルチプレクサ６８”の入力に供給され
る。しかしながら、本発明のこの実施例では、出力線路
の集合ＰＲＥ₃ からＰＲＥ₀ 上の適当な予測コードの選
択は、セグメント記述子ＤＥＳＣ内に定義されたビット
ＰＨ０、ＰＨ１の対に応答して行われ、これらの記述子
は、ｘ８６アーキテクチャのマイクロプロセッサの被保
護モード動作中にセグメント・セレクタによって検索さ
れる大域記述子テーブル又は局所記述子テーブルのどち
らか内のエントリである。ビットＰＨ０、ＰＨ１は、現
在定義されていない或る決まったビットであってよく、
又は、これに代えて、このセグメント記述子を拡張して
これらの追加ビットをパターン履歴テーブル５３対する
選択コードとして使用するようにマイクロプロセッサ１
０を構成してよい。

【００６５】図６は、本発明の他の代替実施例の構成及
び動作を示す。これについて説明する。本発明のこの実
施例によれば、マイクロプロセッサ１０は、６つのパタ
ーン履歴テーブル５３₅ から５３₀ を備え、可能な分岐
挙動型式の広い範囲にわたって分岐予測を行う。パター
ン履歴テーブル５３の各々は、上に述べたように、分岐
目標バッファ５６によってこのテーブルに供給された分
岐履歴のｋビットに応答して、出力線路の集合ＰＲＥを
通して２ビット予測コードを供給する。本発明のこの実
施例によれば、出力線路の集合ＰＲＥ₅ からＰＲＥ₀ の
８対がマルチプレクサ８８に接続され、後者は、立ち代
わって、現分岐命令が駐在するプログラムの型式に基づ
いてセレクタ８０’”内の組合わせ論理９０によって発
生された３つの制御信号に応答して、所望のＰＲＥ対を
選択して線路ＴＮＴに供給する。３つの制御信号がマル
チプレクサ８８に供給されることを考ると、もし望むな
らば、２つの追加のパターン履歴テーブル５３₇ 及び５
３₆ （図６に破線で示される）を含ませることもでき
る。

【００６６】本発明のこの実施例によれば、ページ・テ
ーブルエントリＰＴＥi 内の大域ビットＧ（上に述べた
ように、そのページエントリがタスク・スイッチの際に
主変換索引バッファ１９からクリアされることになって
いるかどうか表示する）が組合わせ論理９０の１つの入
力へ転送され、上に述べたようにコード・セグメントＣ
Ｓからの線路Ｕ／Ｓ上の信号も同様に転送される。組合
わせ論理９０の第３入力は、セグメント記述子ＤＥＳＣ
内に定義されたプログラムされたパターン履歴テーブル
選択コードＰＨ０の状態を受け取り、記述子ＤＥＳＣ
は、上に述べたように、ｘ８６アーキテクチャのマイク
ロプロセッサの被保護モード動作中セグメント・セレク
タによって検索される大域記述子テーブル又は局所記述
子テーブルのどちらか内のエントリである。

【００６７】動作中、組合わせ論理９０は、パターン履
歴テーブル５３₅ から５３₀ のうちのどれが分岐予測を
制御することになっているかを、相当するページ・テー
ブルエントリＰＴＥi 内の大域ビットＧ及びセグメント
記述子ＤＥＳＣ内のプログラムされたパターン履歴テー
ブル選択ビットＰＨ０の状態と組合わせての線路Ｕ／Ｓ
上の信号の状態に従って、選択する。本発明のこの代替
実施例によれば、プログラムされたパターン履歴テーブ
ル選択ビットＰＨ０の状態は、スーパバイザ・レベル・
コードに対しては不適当であるが、ユーザ・レベル・コ
ードに対するパターン履歴テーブル（ＰＨＴ）５３の選
択については決定力を有する。本発明のこの実施例によ
る選択コーディングの例を表２に示す。

【００６８】

【表２】

【００６９】したがって、本発明のこの代替実施例によ
れば、分岐予測は、スーパバイザ・レベル・コードが大
域メモリに含まれているか否かに従って、又はユーザ・
レベル・コードが大域メモリに含まれているか否かかつ
プログラマの制御下にあるかどうかに従って行われてよ
い。したがって、本発明のこの実施例によれば、プログ
ラムの種々の型式に対する分岐挙動に依存して精密細分
性（ｆｉｎｅ ｇｒａｎｕｌａｒｉｔｙ）が提供される
と云ってよい。

【００７０】図７は、本発明の他の実施例の構成及び動
作を示す。これについて説明する。本発明のこの実施例
によれば、大域分岐履歴（ｇｌｏｂａｌ ｂｒａｎｃｈ
ｈｉｓｔｏｒｙ； ＧＢＨ）バッファ１５６が、取出
し装置２６が出会う全ての条件付き分岐命令の分岐履歴
を記憶しかつ維持するために使用される。上に参照した
イェー及びパットの論文に説明されたように、大域分岐
履歴バッファ１５６は、実行される分岐命令の一致性に
かかわらず分岐履歴を維持する。このようなものとし
て、大域分岐履歴バッファ１５６は、分岐命令のアドレ
ス・タグが分岐予測又は分岐履歴の更新のどちらかに無
関係であるので、かつ分岐の目標アドレスが命令と一緒
に維持されるので、アドレス・タグ・フィールドＴＡＧ
又は目標フィールドＴＡＲＧＥＴを含まなくて済む。

【００７１】本発明のこの実施例ではまた、多数のパタ
ーン履歴テーブル５３₃ から５３₀が個々の分岐予測コ
ードＰＲＤを記憶し、これらのコードは大域分岐履歴バ
ッファ１５６に記憶された分岐履歴のｋ極最近ビットに
従って選択可能である。本発明のこの実施例によれば、
パターン履歴テーブル５３のうちの適当な１つの選択は
種々の制御信号に応答して選択論理８０^IVによって行わ
れる。選択論理８０^IVは、前のように、コード・セグメ
ントＣＳから導出された線路Ｕ／Ｓ上の信号と一緒に、
範囲レジスタ装置７５（図示されていない）からの線路
ＩＮ／ＯＵＴ上の信号のような他の制御信号及び命令用
記述子からの大域ビットＧを受け取る。更に、選択論理
８０^IVはまた、どの分岐予測を行うかに応答して、命令
に対する取出しアドレスのｍビットを（線路ＴＡＧを通
して）受け取る。もちろん、本発明のこの好適実施例に
より選択論理８０^IVに供給される種々の信号はただ例と
して示されており、現分岐命令を含むプログラムの型式
を表示するこれより多い、少ない、又は異なる信号が使
用されてよい。いずれにしても、選択論理８０^IVは、分
岐予測を行うのに使用される多数のパターン履歴テーブ
ル５３の１つを選択する選択信号を発生する。

【００７２】このようなものとして、パターン履歴テー
ブル５３は、実質的に、単一メガテーブル（ｍｅｇａｔ
ａｂｌｅ）に構成された多数のパターン履歴テーブル５
３として、図７に示されている。もちろん、パターン履
歴テーブル５３の物理的構成は、この図に示されたもの
と異なってよく、例えば、互いにインタリーブされたパ
ターン履歴テーブル５３の種々のものからの予測コード
エントリＰＲＤを有する構成であってよい。

【００７３】動作中、現取出しアドレスＦＡが条件付き
分岐命令に相当することを取出し装置２６が検出する
と、その条件付き分岐命令に対する相当する制御信号が
選択論理８０^IVの入力に供給され、この論理は、立ち代
わって、受け取った制御信号の論理組合わせに従ってパ
ターン履歴テーブル５３のセレクタ６７’に選択信号を
供給する。更に、大域分岐履歴バッファ１５６が大域分
岐履歴のｋ極最近ビットをセレクタ６７’に供給する。
それゆえ、本発明のこの実施例では、セレクタ６７’
は、選択論理８０^IVによって選択されたパターン履歴テ
ーブル５３₃ の１つから、分岐履歴のｋビットに従って
適当な予測コードエントリＰＲＤを選択し、かつ予測コ
ードを線路ＴＮＴ上へ供給し、このコードは大域分岐履
歴入出力論理１６９へ伝達される。大域分岐履歴入出力
論理１６９は、立ち代わって、大域分岐履歴バッファ１
５６及びパターン履歴テーブル５３の選択された１つに
よって発生された分岐予測に基づいて、線路ＡＴＲ上に
信号を発生し、この信号を命令バッファ及び制御装置６
０（この図に示されていない）又は次の取出しアドレス
の判定に使用される他の適当な論理へ供給する。

【００７４】前のように、分岐目標バッファ／パターン
履歴テーブル更新論理７０は、実行段からバスＵＰＤを
通して更新情報を受け取り、かつ、従来のように、分岐
命令の実行の際に得られた実際の分岐結果で以て、大域
分岐履歴バッファ１５６及びパターン履歴テーブル５３
のうちの適当な１つ内の適当な予測コードエントリＰＲ
Ｄの両方を更新する。

【００７５】図７に示された本発明の実施例に例示され
た制御信号及びアドレス信号の種々の組合わせを、もち
ろん、もし望むならば、図３から図７に関して以上に説
明されたように、多数のエントリ分岐目標バッファ構成
内の多数のパターン履歴テーブルの１つを選択するのに
使用してよい。

【００７６】図７に例証として示された本発明のこの実
施例によれば、分岐命令を含むプログラムの型式に従っ
て行われる分岐予測の利益は、上に参照したイェー及び
パットの論文に説明されたような、簡単な分岐予測電子
回路に関連しても得られる。このような分岐予測は、分
岐挙動が各個々の命令の分岐履歴に依存するよりも分岐
命令を含むプログラムの型式に多く依存するアーキテク
チャにおいて特に適当であろう。更に、本発明がここに
説明された以外の他の分岐予測構成に有益に応用される
ことが、もちろん、更に考えられる。

【００７７】それゆえ、本発明のこれら種々の代替実施
例の全てに従って、種々の型式の分岐命令に対して、別
々に分岐履歴情報に基づいて予測コードを発生すること
によって、改善された分岐予測率が得られる。したがっ
て、分岐予測は、同じ分岐履歴を有するように起こる他
のタスクからの分岐命令の相違する分岐挙動によって汚
染されず、しかしこれに伴って毎アドレス・パターン履
歴テーブルによって必要とされるようなチップ面積にば
く大な投資を必要としない。パターン履歴テーブルを定
義する上での高い融通性が本発明の種々の実施例によっ
てまた得られる。

【００７８】本発明はその好適実施例で説明されたが、
これらの実施例の修正実施例及び代替実施例、すなわ
ち、本発明の利益及び利点をもたらすこのような修正実
施例及び代替施例は、本明細書及びその図面を参照した
ならば技術の習熟者に明らかであると、もちろん、考え
られる。このような修正実施例及び代替実施例は、前記
の特許請求の範囲に包含されると考えられる。

【００７９】以上の説明に関して更に以下の項を開示す
る。

【００８０】（１） 複数のプログラム型式に従って命
令を実行する実行装置と、命令の命令コードを記憶する
メモリと、前記実行装置による実行のための命令コード
を検索するために前記メモリをアドレス指定する取出し
装置であって、前記実行装置によって実行された分岐命
令の一連の結果を記憶する分岐履歴回路と、前記分岐履
歴回路に結合された複数のパターン履歴テーブルであっ
て、各前記テーブルが複数の検索される予測コードエン
トリを有し、かつ各前記テーブルが前記分岐履歴回路か
らの分岐履歴フィールドに相当する予測コードエントリ
の１つの内容を供給する出力を有する前記複数のパター
ン履歴テーブルと、取り出された命令に対するアドレス
を選択するアドレス指定回路と、プログラム型式標識を
受け取るように結合された選択論理であって、前記アド
レス指定回路へ前記プログラム型式標識に相当する前記
複数のパターン履歴テーブルの１つの出力を選択的に転
送する前記選択論理とを含む前記取出し装置とを包含す
るマイクロプロセッサ。

【００８１】（２） 第１項記載のマイクロプロセッサ
において、前記分岐履歴回路が大域分岐履歴バッファを
含むマイクロプロセッサ。

【００８２】（３） 第１項記載のマイクロプロセッサ
において、前記分岐履歴回路が、複数のエントリを含む
分岐目標バッファであって、各エントリ目が関連した分
岐命令の分岐アドレスに相当するタグ・フィールドと前
記関連した分岐命令の一連の先行分岐を記憶するための
分岐履歴フィールドとを有する前記分岐目標バッファを
含むマイクロプロセッサ。

【００８３】（４） 第３項記載のマイクロプロセッサ
において、前記分岐目標バッファ内の前記複数のエント
リが分岐目標アドレスを記憶するための目標フィールド
を更に含み、及び前記アドレス指定回路が、分岐採用予
測に相当する出力を転送する前記選択論理に応答して、
前記関連した分岐命令に相当する前記エントリの前記分
岐目標アドレスに相当するアドレスを選択するマイクロ
プロセッサ。

【００８４】（５） 第１項記載のマイクロプロセッサ
において、分岐命令の前記プログラム型式標識が前記分
岐命令を含むプログラムに相当する特権レベル標識を含
むマイクロプロセッサ。

【００８５】（６） 第５項記載のマイクロプロセッサ
において、前記特権レベル標識が前記分岐命令に相当す
るコード・セグメント・レジスタのビットを含むマイク
ロプロセッサ。

【００８６】（７） 第１項記載のマイクロプロセッサ
において、分岐命令の前記プログラム型式標識が前記分
岐命令を含むメモリの部分に対するページ・テーブルエ
ントリの少なくとも１ビットを含むマイクロプロセッ
サ。

【００８７】（８） 第１項記載のマイクロプロセッサ
において、分岐命令の前記プログラム型式標識が前記分
岐命令を含むメモリの部分に対するセグメント記述子の
少なくとも１ビットを含むマイクロプロセッサ。

【００８８】（９） 第１項記載のマイクロプロセッサ
において、分岐命令の前記プログラム型式標識が前記分
岐命令の命令アドレスの少なくとも１ビットを含むマイ
クロプロセッサ。

【００８９】（１０） 第１項記載のマイクロプロセッ
サにおいて、前記選択論理が、前記分岐履歴回路に転送
する前記複数のパターン履歴テーブルの１つを選択する
ために、前記複数のパターン履歴テーブルの各々からの
出力を受け取る入力と前記分岐履歴回路に結合された出
力とを有するマルチプレクサを含むマイクロプロセッ
サ。

【００９０】（１１） 第１０項記載のマイクロプロセ
ッサにおいて、前記分岐命令に対するプログラム型式標
識が前記分岐命令を含むプログラムに相当する特権レベ
ル標識を含み、及び前記選択論理の前記マルチプレクサ
が前記特権レベル標識を受け取るように結合された制御
入力を有するマイクロプロセッサ。

【００９１】（１２） 第１１項記載のマイクロプロセ
ッサにおいて、前記選択論理が、前記特権レベル標識の
論理組合わせと前記分岐命令を含むメモリの部分に対す
るページ・テーブルエントリの大域ビットとに応答して
前記マルチプレクサへの制御信号を発生する論理を更に
含むマイクロプロセッサ。

【００９２】（１３） 第１項記載のマイクロプロセッ
サにおいて、前記選択論理が、それぞれ、最大アドレス
値、最小アドレス値を記憶するための範囲レジスタの第
１対と、分岐命令の命令アドレスの部分を前記範囲レジ
スタの第１対の内容と比較する第１比較器とを含み、前
記プログラム型式標識が前記第１比較器によって遂行さ
れた比較の結果を含むマイクロプロセッサ。

【００９３】（１４） 第１３項記載のマイクロプロセ
ッサにおいて、前記選択論理が、それぞれ、最大アドレ
ス値、最小アドレス値を記憶するための範囲レジスタの
第２対と、前記分岐命令の命令アドレスの部分を前記範
囲レジスタの第２対の内容と比較する第２比較器と、前
記分岐命令を含むプログラムに相当する特権レベル標識
の状態に応答して選択された、前記第１比較器と前記第
２比較器のうちの選択された１つの結果に相当する入出
力信号を発生する論理とを更に含むマイクロプロセッ
サ。

【００９４】（１５） 第１４項記載のマイクロプロセ
ッサにおいて、前記プログラム型式標識が前記入出力信
号の状態と前記特権レベル標識との組合わせを含むマイ
クロプロセッサ。

【００９５】（１６） 第１５項記載のマイクロプロセ
ッサにおいて、前記選択論理が、前記複数のパターン履
歴テーブルの各々からの出力を受け取る入力と、前記分
岐目標バッファに結合された出力と、前記入出力信号と
前記特権レベル標識とを受け取るように結合された制御
入力とを有するマルチプレクサを含むマイクロプロセッ
サ。

【００９６】（１７） マイクロプロセッサ命令のプロ
グラム内の分岐命令を推論的に実行するパイプライン・
マイクロプロセッサを動作させる方法であって、前記パ
イプライン・マイクロプロセッサの取出し段で分岐命令
を検出するステップと前記検出するステップに応答し
て、分岐履歴フィールドの少なくとも部分を検索するス
テップと、前記分岐命令に相当するプログラム型式を判
定するステップと、前記プログラム型式に従って選択さ
れた複数のパターン履歴テーブルの１つから前記分岐履
歴フィールドの検索された部分に相当する分岐予測を発
生するステップとを包含する方法。

【００９７】（１８） 第１７項記載の方法であって、
前記検出するステップに応答して、分岐目標バッファに
命令アドレスを供給するステップであって、前記分岐目
標バッファが複数のエントリを含み、各エントリが命令
識別子を記憶するためのタグ・フィールドと、分岐結果
を記憶するための分岐履歴フィールドとを有する前記命
令アドレスを供給するステップを更に包含し、前記検索
するステップが前記複数のエントリの１つのタグ・フィ
ールドに符合する前記供給された分岐命令アドレスの部
分に応答して遂行される方法。

【００９８】（１９） 第１７項記載の方法において、
前記判定するステップが、前記検出された分岐命令を含
むプログラムに相当する特権レベル標識の状態を問い合
わせるステップを含む方法。

【００９９】（２０） 第１９項記載の方法において、
前記特権レベル標識が前記検出された分岐命令に相当す
るコード・セグメント・レジスタのビットを含む方法。

【０１００】（２１） 第１７項記載の方法において、
前記判定するステップが、前記検出された分岐命令を含
むメモリの部分に対するページ・テーブルエントリの少
なくとも１ビットを問い合わせるステップを含む方法。

【０１０１】（２２） 第１７項記載の方法において、
前記判定するステップが、前記検出された分岐命令を含
むメモリの部分に対するセグメント記述子の少なくとも
１ビットを問い合わせるステップを含む方法。

【０１０２】（２３） 第１７項記載の方法において、
前記判定するステップが、前記検出された分岐命令のア
ドレスが範囲レジスタの第１対の内容によって指定され
た範囲内にあるかどうか判定するために前記検出された
分岐命令のアドレスを前記範囲レジスタの第１対の内容
と比較するステップを含む方法。

【０１０３】（２４） 第２３項記載の方法において、
前記判定するステップが、前記検出された分岐命令のア
ドレスが範囲レジスタの複数の対の内容によって指定さ
れた範囲内にあるかどうか判定するために前記検出され
た分岐命令のアドレスを前記範囲レジスタの複数の対の
内容と比較するステップと、前記検出された分岐命令を
含むプログラムに相当する特権レベル標識の状態を問い
合わせるステップと、前記特権レベル標識の状態と前記
特権レベル標識の状態に応答して選択された前記範囲レ
ジスタの複数の対の１つによって遂行された前記比較す
るステップの結果とに応答して前記複数のパターン履歴
テーブルの１つを選択するステップとを更に含む方法。

【０１０４】（２５） 分岐命令を含むプログラムの型
式に応答して分岐予測を実施するマイクロプロセッサ及
び該マイクロプロセッサを含むシステムが開示される。
取出し装置２６は、分岐目標バッファ５６及び複数のパ
ターン履歴テーブル５３を含む。選択論理８０は、各分
岐命令毎に前記命令を含むプログラムの型式を表示する
信号を受け取り、かつ、前記命令のアドレスに相当する
分岐目標バッファ５６のエントリ６３内の分岐履歴フィ
ールドＢＨの部分に応答して、予測コードを発生するの
に使用される前記パターン履歴テーブル５３の１つを選
択する。前記パターン履歴テーブル５３を選択するのに
使用される信号の開示された例は、前記命令の特権レベ
ル（例えば、ユーザ・レベル又はスーパバイザ・レベ
ル）の表示（Ｕ／Ｓ）を含む。前記命令がアドレス範囲
内にあるかどうか判定する範囲レジスタ装置７５がま
た、前記パターン履歴テーブル５３の選択に使用される
としてまた開示される。

【図面の簡単な説明】

【図１】本発明の好適実施例により構成されたマイクロ
プロセッサ及びシステムのブロック電気回路図。

【図２】本発明の好適実施例による図１のマイクロプロ
セッサ内の取出し装置のブロック電気回路図。

【図３】本発明の第１好適実施例による図１のマイクロ
プロセッサ内の分岐目標バッファ、パターン履歴テーブ
ル、及び関連した電子回路の概略ブロック電気回路図。

【図４】本発明の第２好適実施例による図１のマイクロ
プロセッサ内の分岐目標バッファ、パターン履歴テーブ
ル、及び関連した電子回路の概略ブロック電気回路図。

【図５】本発明の第３好適実施例による図１のマイクロ
プロセッサ内の分岐目標バッファ、パターン履歴テーブ
ル、及び関連した電子回路の概略ブロック電気回路図。

【図６】本発明の第４好適実施例による図１のマイクロ
プロセッサ内の分岐目標バッファ、パターン履歴テーブ
ル、及び関連した電子回路の概略ブロック電気回路図。

【図７】本発明の第５好適実施例による図１のマイクロ
プロセッサ内の分岐目標バッファ、パターン履歴テーブ
ル、及び関連した電子回路の概略ブロック電気回路図。

【符号の説明】

１０ マイクロプロセッサ １１ レベル２キャッシュ １６i レベル１命令キャッシュ １９ 主変換索引バッファ ２２ 命令マイクロ変換索引バッファ ２６ 取出し装置 ３１ 浮動小数点装置 ３９ レジスタ・ファイル ４０₀ 、４０₁ ロード／ストア装置 ４２₀ 、４２₁ ＡＬＵ ４８ マイクロシーケンサ ５０ 取出しポインタ ５１ 増分器 ５２ マルチプレクサ ５３、５３₇ 〜５３₀ パターン履歴テーブル ５５ 復帰アドレス・スタック ５６ 分岐目標バッファ ５７ マルチプレクサ ５８ マルチプレクサ ６０ 命令バッファ及び制御装置 ６１ セレクタ ６３ エントリ ６７、６７’ セレクタ ６８ マルチプレクサ ６９ 分岐目標バッファ入出力論理 ７０ 更新論理 ７５ 範囲レジスタ装置 ７７s スーパバイザ範囲レジスタ ７７u ユーザ範囲レジスタ ７８s 、７８u 比較器 ７９ マルチプレクサ ８０、８０’〜８０^IV 選択論理 ８８ マルチプレクサ ９０ 組合わせ論理 １５６ 大域分岐履歴バッファ ３００ システム ３０５ 主メモリ ＢＨ 分岐履歴フィールド ＤＥＳＣ セグメント記述子 ＦＡ 論理取出しアドレス Ｇ 大域ビット ＩＡ 命令線路アドレス ＰＲＤ 予測エントリ ＰＴＥｉ ページ・テーブルエントリ ＴＡＧ タグ・フィールド ＴＡＲＧＥＴ 目標フィールド ＴＹＰＥ 標識

Claims (2)

【特許請求の範囲】
1. 【請求項１】 複数のプログラム型式に従って命令を実
   行する実行装置と、 命令の命令コードを記憶するメモリと、 前記実行装置による実行のための命令コードを検索する
   ために前記メモリをアドレス指定する取出し装置であっ
   て、 前記実行装置によって実行された分岐命令の一連の結果
   を記憶する分岐履歴回路と、 前記分岐履歴回路に結合された複数のパターン履歴テー
   ブルであって、各前記テーブルが複数の検索される予測
   コードエントリを有し、かつ各前記テーブルが前記分岐
   履歴回路からの分岐履歴フィールドに相当する予測コー
   ドエントリの１つの内容を供給する出力を有する前記複
   数のパターン履歴テーブルと、 取り出された命令に対するアドレスを選択するアドレス
   指定回路と、 プログラム型式標識を受け取るように結合された選択論
   理であって、前記アドレス指定回路へ前記プログラム型
   式標識に相当する前記複数のパターン履歴テーブルの１
   つの出力を選択的に転送する前記選択論理とを含む前記
   取出し装置とを包含するマイクロプロセッサ。
2. 【請求項２】 マイクロプロセッサ命令のプログラム内
   の分岐命令を推論的に実行するパイプライン・マイクロ
   プロセッサを動作させる方法であって、 前記パイプライン・マイクロプロセッサの取出し段で分
   岐命令を検出するステップと前記検出するステップに応
   答して、分岐履歴フィールドの少なくとも部分を検索す
   るステップと、 前記分岐命令に相当するプログラム型式を判定するステ
   ップと、 前記プログラム型式に従って選択された複数のパターン
   履歴テーブルの１つから前記分岐履歴フィールドの検索
   された部分に相当する分岐予測を発生するステップとを
   包含する方法。