JP2002507367A - 高性能ネットワーク・デバイスにおけるトランキング・サポート - Google Patents

Abstract

(57)【要約】 ネットワーク・デバイス（２０１）においてトランキング・サポートを供給する方法および装置が提供される。ネットワーク・デバイスは、トランク、および中継データベース（２４０）を記憶するためのメモリに含まれるように構成された少なくとも１つのポートを含む。中継データベースは、ネットワーク・アドレスのサブセットに関する中継情報をその中に含むエントリを有する。ネットワーク・デバイスは、さらに、トランキングされたポートおよびメモリに結合された学習回路（２６０）を含む。学習回路は、トランキングされたポートと、トランキングされたポートが受け取るパケット内に含まれる第１アドレスとの間の関連を反映するように中継データベースを修正するように構成される。トランクが第１タイプである場合には、学習回路は、トランクに対応するトランク指示子に基づいて中継データベースを更新する。そうでない場合には、学習回路は、トランキングされたポートに対応するポート指示子に基づいて中継データベースを更新する。

Description

【発明の詳細な説明】 高性能ネットワーク・デバイスにおけるトランキング・サポート発明の分野 本発明は、全般的にコンピュータ・ネットワーク・デバイスの分野に関する。 さらに詳細には、本発明は、多重並列物理ネットワーク・リンクを１つの論理チ ャネルに組み合わせるのが容易なネットワーク・デバイス・ビルディング・ブロ ックに関する。発明の背景 一般に、トランキングはネットワークにおける２点間（たとえば、２つのネッ トワーク・デバイスの間）で帯域幅を寄せ集める手段(bandwidth aggregation) とみることができる。第１図はトランキングの概念を示すのに有用である。第１ デバイス１０５と第２デバイス１１０は、複数の物理ネットワーク・リンク１１ ５〜１１７までを介して接続される。第１デバイス１０５および第２デバイス１ １０は、たとえばサーバ、クライアント、中継器、ブリッジ、ルータ、ブルータ 、スイッチ等のようなネットワーク・デバイスであってもよい。第１デバイス１ ０５は、ポート１０６〜１０９までを含み、第２デバイス１１０はポート１１１ 〜１１４までを含む。これらのポートは、たとえばイーサネット・プロトコルの ような適切なネットワーク・プロトコルを実行することによって、デバイスが接 続されたネットワーク・リンクへできる。 この例において、物理ネットワーク・リンク１１５〜１１７までは、第１デバ イス１０５と第２デバイス１１０の間に１つの論理チャネル、すなわち「トラン ク」１４０を形成するように組み合わされる。上述のように、トランクは、ネッ トワークにおける２点間の帯域幅を増加させることができる。たとえば、リンク １１５〜１１７までがそれぞれ１００Ｍｂｐｓの帯域幅を持つ場合には、結果と して得られるトランク１４０の帯域幅は個々のリンクの帯域幅の和である（１０ ０Ｍｂｐｓ＋１００Ｍｂｐｓ＋１００Ｍｂｐｓ＝３００Ｍｂｐｓ）。 ここで、２つのタイプのネットワーク・デバイスが出現していることを理解す るのが重要である。第１タイプのデバイス（以後「ＭＯＤＥ１デバイス」と称す る）は、トランキングされた、すなわちトランクに連結されたポートに共通する 同一の媒体アクセス制御（ＭＡＣ）アドレスを持つ。第２タイプのデバイス（以 後「ＭＯＤＥ２デバイス」と称する）は、トランキングされた各ポート毎に異な るＭＡＣアドレスを持つ。 従来型スイッチの１つの限界は、この種スイッチがＭＯＤＥ１デバイスに関し て上流負荷分散を実施することができないことである。たとえば、第１デバイス １０５のポート１０６〜１０８が、それぞれ、第１デバイス１０５のＭＡＣアド レスを使用するものと仮定すれば、トランキングされた異なるポート１０６〜１ ０８に第１デバイス１０５がパケットを送る度に、第２デバイス１１０は当該Ｍ ＡＣアドレスのロケーションを再学習することになる。したがって、トランク１ ４０を介して第１デバイス１０５を宛先とするパケット・トラフィックはポート １１１〜１１３に配布できない。そのうえ、第２デバイス１１０がこれらのパケ ットを伝送するポートは、ポート１０６〜１０８のうちのどのポートに最後に伝 送されたかに依存する。 以上の記述に基づき、学習、中継、ルーピング、および、負荷分散に関するＭ ＯＤＥ１またはＭＯＤＥ２のどちらかで動作するネットワーク・デバイスとコン パチブルな一組のトランキング規則を実行することが望ましい。さらに、パケッ ト伝送における遅延の導入を回避するために、トランク処理によって即刻影響さ れるパケット中継決定を更新することが望ましい。発明の概要 ネットワーク・デバイスにおいてトランキング・サポートを提供するための方 法および装置について記述する。本発明の一態様によれば、ネットワーク・デバ イスは、トランクに含まれるように構成された少なくとも１つのポートを含む。 さらに、ネットワーク・デバイスは、中継データベースを記憶するメモリを含む 。中継データベースは、ネットワーク・アドレスのサブセットに関する情報を含 むエントリを有する。ネットワーク・デバイスは、さらに、学習回路を含む。学 習回路はランキングされたポートおよびメモリに結合される。前記学習回路は、 トランキングされたポートと、トランキングされたポートによって受信されたパ ケット内に含まれる第１アドレスとの間の関連を反映するように中継データベー スを修正するように構成される。トランクが第１タイプである場合には、学習回 路は、当該トランクに対応するトランク指示子に基づいて中継データベースを更 新する。そうでない場合には、前記学習回路は、トランキングされたポートに対 応するポート指示子に基づいて中継データベースを更新する。 本発明の他の態様によれば、ネットワーク・デバイスは、第２のネットワーク ・デバイスと関連したトランクに含まれる少なくとも１つのポートを含む。さら に、ネットワーク・デバイスは、中継データベースを記憶するためのメモリを含 む。その中継データベースは、各々が特定のネットワーク・アドレスに関する中 継情報を含むエントリを有する。ネットワーク・デバイスはさらに、トランキン グされたポートおよびメモリに結合された、パケット内に含まれる宛先アドレス に対応する中継情報を受信するためのフィルタリング回路を含む。所定の１組の トランキング規則および１つまたは複数のトランク特性に基づき、前記フィルタ リング回路は、中継データベースによって生成された中継情報を修正するように 構成されている。 本発明の他の一態様によれば、パケットは、ネットワーク・デバイスにより、 入力ポートの１つに受け取られる。そのパケットは、当該パケットの宛先アドレ スを含むヘッダ情報を含む。中継データベースは、宛先アドレスについてサーチ される。宛先アドレスが中継データベース内で見つからず、出力トランクが第１ タイプのネットワーク・デバイスに結合されている場合には、そのパケットが出 力トランクのただ１つのポートに中継されることを保証するように負荷分散が実 施される。ただし、出力トランクが第２タイプのネットワーク・デバイスに結合 される場合には、パケットは出力トランクの全てのポートに送られる。 本発明の他の特徴は、添付図面および後続する詳細な記述から明白であるはず である。図面の簡単な説明 本発明を、限定ではなく例として、添付図面の図に示す。図において、同様の エレメントは同じ参照番号で示す。 第１図はトランクを介した通信において結合された２つのデバイスを示す。 第２図は本発明の一実施形態に基づくスイッチを示す。 第３図は、本発明の一実施形態がその中で実装可能なスイッチ・エレメントの 高水準構成図である。 第４図は、本発明の一実施形態に基づいたトランク中継回路とトランク学習回 路との対話を示す構成図である。 第５図は、本発明の一実施形態に基づいたトランク処理を示す高水準フロー・ ダイアグラムである。 第６Ａ図は、本発明の一実施形態に基づいた典型的なトランク学習モジュール を示す構成図である。 第６Ｂ図は、本発明の一実施形態に基づいた層２学習を示すフロー・ダイアグ ラムである。 第６Ｃ図は、第６Ａ図のトランク学習モジュールを実行するための典型的な論 理を示す。 第７Ａ図は、本発明の一実施形態に基づいた典型的なトランク・フィルタリン グ・モジュールを示す構成図である。 第７Ｂ図は、本発明の一実施形態に基づいたトランク・フィルタリングを示す フロー・ダイアグラムである。 第７Ｃ図は、本発明の一実施形態に基づいた負荷分散を示すフロー・ダイアグ ラムである。 第７Ｄ図は、第７Ａ図のトランク・フィルタリング・モジュールを実行するた めの典型的な論理を示す。詳細な説明 ネットワーク・デバイスにおいてトランキング・サポートを提供するための方 法および装置について記述する。以下の説明においては、本発明の完全な理解を 提供するために多数の特定の詳細が記述される。ただし、当業者にとっては、こ れら特定の詳細なしに本発明が実施可能であることは明白なはずである。他の場 合には、周知の構造およびデバイスは構成図の形式で示される。 本発明は以下に記述する種々のステップを含む。本発明のステップは、以下に 説明するハードウェア構成要素によって実施されることが好ましいが、その代り に、これらのステップを、命令でプログラムされた汎用または専用プロセッサに それらのステップを実施させる機械実行可能命令で実施することもできる。 典型的ネットワーク・エレメント 本発明の教示に従って動作する一ネットワーク・エレメントの一実施形態の概 要を第２図に示す。本ネットワーク・エレメントは、多数のノードとエンド・ス テーションを様々な異なる方法で相互接続するために用いられる。特に、多層分 散ネットワーク・エレメント（ＭＬＤＮＥ）の一適用例は、たとえば、イーサネ ットとしても知られるＩＥＥＥ ８０２．３規格のような同次データ・リンク層 に適用される事前定義済みルート指定プロトコルに基づいてパケットをルート指 定することである。他のルート指定プロトコルも同様に使用できる。 ＭＬＤＮＥの分散アーキテクチャは、多数の既知のまたは将来のルート指定ア ルゴリズムに従って、メッセージ・トラフィックをルート指定するように構成で きる。好ましい一実施形態において、ＭＬＤＮＥは、インターネット用プロトコ ル、さらに詳細には、イーサネットＬＡＮ規格および媒体アクセス制御（ＭＡＣ ）データ・リンク層に適用される伝送制御プロトコル（ＴＣＰ）およびインター ネット・プロトコル（ＩＰ）を用いて、メッセージ・トラフィックを扱うように 構成される。ここでは、ＴＣＰは層４プロトコルとも呼ばれ、ＩＰは層３プロト コルと呼ばれることが多い。 ＭＬＤＮＥの一実施形態において、ネットワーク・エレメントは、分散された 形式でパケットルート指定機能を実行するように構成される。すなわち、ある１ つの機能の異なる部分は、ＭＩＬＤＮＥの異なるサブシステムによって実施され 、一方、諸機能の最終結果は外部ノードおよびエンド・ステーションにとって透 過なままである。以下の検討および第２図のダイアグラムから理解できるように 、ＭＬＤＮＥはスケーラブル・アーキテクチャを有する。すなわち、設計者が、 追加サブシステムを加えることによって、外部接続の数を予測可能に増加させる ことができるようにすることにより、ＭＬＤＮＥを独立型ルータとして定義する 際にさらに大きい融通性を持たせることができる。 第２図に構成図の形式で示すように、ＭＬＤＮＥ２０１は、さらに大きいスイ ッチを作成するために多数の内部リンク２４１を用いて十分にメッシュされおよ び相互接続される多数のサブシステム２１０を含む。少なくとも１つの内部リン クは任意の２つのサブシステムを結合する。各サブシステム２１０は、中継デー タベースとも呼ばれる中継データベースおよびフィルタリング・データベース２ ４０に結合されたスイッチ・エレメント２００を含む。中継データベースおよび フィルタリング・データベース２４０は中継メモリ２１３および関連メモリ２１ ４を含む。中継メモリ（またはデータベース）２１３は、受け取ったパケットの ヘッダと突き合わせるために用いられるアドレス表を記憶する。関連メモリ（ま たはデータベース）は、ＭＬＤＮＥを経てパケットを送るための中継属性を識別 するために用いられる中継メモリにおける各エントリに関連するデータを記憶す る。入力および出力能力を有するいくつかの外部ポート（図示せず）は外部コネ クション２１７をインターフェイスする。一実施形態において、各サブシステム は、多重ギガビット・イーサネット・ポート、高速イーサネット・ポートおよび イーサネット・ポートをサポートする。各サブシステムにおいて同様に入力およ び出力能力を有する内部ポート（図示せず）は内部リンク２４１を結合する。Ｍ ＬＤＮＥは、内部リンクを用いて、マルチギガビット・スイッチを形成するため に多重スイッチング・エレメントを一緒に接続することができる。 ＭＬＤＮＥ２０１は、さらに、たとえば周辺構成要素相互接続（ＰＣＩ）のよ うな通信バス２５１を介して個々のサブシステム２１０に結合される中央処理シ ステムＣＰＳ）２６０を含む。ＣＰＳ２６０は、中央メモリ２６３に結合された 中央処理装置（ＣＰＵ）２６１を含む。中央メモリ２６３は、種々のサブシステ ム下の個々の中継メモリに含まれるエントリのコピーを含む。ＣＰＳは、各サブ システム２１０への直接制御および通信インターフェイスを有し、スイッチ・エ レメントの間に幾らか集中された通信および制御を行う。 典型的スイッチ・エレメント 第３図は、第２図のスイッチ・エレメントの典型的なアーキテクチャを示す簡 略化した構成図である。図のスイッチ・エレメント２００は中央処理装置（ＣＰ Ｕ）インタフェース３１５、スイッチ構造ブロック３１０、ネットワーク・イン タフェース３０５、カスケード・インタフェース３２５、および共用メモリ・マ ネージャ３２０を含む。 イーサネット・パケットは、３つのインターフェイス３０５、３１５、または ３２５のうちの任意の１つを介してネットワーク・スイッチ・エレメント２００ に対して出入可能である。要するにネットワーク・インタフェース３０５は、対 応するイーサネット・プロトコルに従って動作し、ネットワーク（図示せず）か らイーサネット・パケットを受け取り、１つまたは複数の外部ポート（図示せず ）を経てネットワークでイーサネット・パケットを伝送する。オプションのカス ケード・インタフェース３２５は、さらに大きいスイッチを作成するためにスイ ッチング・エレメントを相互接続するための１つまたは複数の内部リンク（図示 せず）を含むこともある。たとえば、各スイッチ・エレメントは、上で説明した ような多重層スイッチを形成するために、完全メッシュ・トポロジーとして、他 のスイッチ・エレメントと共に接続可能である。その代りに、スイッチは、カス ケード・インタフェース３２５を用いるか、または用いることなしに、１つの単 一スイッチ・エレメント２００を構成することも可能である。 ＣＰＵ２６１は、ＣＰＵインタフェース３１５を経て、コマンドまたはパケッ トをネットワーク・スイッチ・エレメント２００へ伝送できる。このようにして 、ＣＰＵで実行中の１つまたは複数のソフトウェア・プロセスは、外部中継デー タベースおよびフィルタリング・データベース２４０において、たとえば新規エ ントリおよび不必要な無効化エントリを加えるように、エントリを管理できる。 ただし、代替実施形態において、ＣＰＵは、中継データベースおよびフィルタリ ング・データベース２４０への直接アクセスが可能である。どのような場合であ っても、パケット中継のためには、ＣＰＵインタフェース３１５のＣＰＵポート はスイッチ・エレメント２００への一般の入力ポートと類似し、単に別の外部ネ ットワーク・インタフェース・ポートであるかのように扱うことができる。ただ し、ＣＰＵポートへのアクセスは、たとえば周辺構成要素相互接続（ＰＣＩ）バ スなどのバスで発生するので、ＣＰＵポートは、一切の媒体アクセス制御（ＭＡ Ｃ）機能を必要としない。 ネットワーク・インターフェイス３０５へ戻って、次に入力パケット処理と出 力パケット処理の２つの主要タスクについて簡潔に説明する。入力パケット処理 は、ネットワーク・インタフェース３０５の１つまたは複数の入力ポートによっ て実施可能である。入力パケット処理は下記を含む：（１）入来イーサネットパ ケットの受け取りおよび検査を実施し、（２）該当する場合には、パケットヘッ ダを修正し、（３）入来パケットを記憶するため共用メモリ・マネージャ３２０ にバッファ・ポインタを要求し、（４）スイッチ構造ブロック３１０に中継決定 を要求し、（５）入来パケット・データを、外部共用メモリ２３０に一時的に記 憶するため共用メモリ記憶マネージャ３２０へ中継し、（５）中継決定を受領す ると、中継決定によって指示された出力ポートへバッファ・ポインタを送る。出 力パケット処理は、ネットワーク・インタフェース３０５の１つまたは複数の出 力ポートによって実施可能である。出力処理は、共用メモリ・マネージャ３２０ からパケット・データを要求すること、ネットワークへパケットを伝送すること 、および、パケットが伝送された後で、バッファの割り当て解除を要求すること を含む。 ネットワーク・インタフェース３０５、ＣＰＵインターフェイス３１５、およ びカスケード・インタフェース３２５は共用メモリ・マネージャ３２０およびス イッチ構造ブロック３１０へ結合される。たとえばパケッ中継およびパケット・ バッファのような重要機能は、第３図に示すように集中されることが好ましい。 共用メモリ・マネージャ３２０は、入来パケットを緩衝するために、外部共用メ モリ２３０への効率的な集中インタフェースを提供する。スイッチ構造ブロック ３１０は、ＣＰＵの支援を得て中継データベースおよびフィルタリング・データ ベース２４０のサーチおよび維持を行うためのサーチエンジンおよび学習ロジッ クを含む。 集中されたスイッチ構造ブロック３１０は、インタフェース３０５、３１５、 および、３２５の代りに、中継データベースおよびフィルタリング・データベー ス２４０へのアクセスを行うサーチエンジンを含む。パケット・ヘッダの突き合 わせ、層２に基づく学習、層２および層３パケット中継、フィルタリング、およ びエージングは、スイッチ構造ブロック３１０によって実施可能な典型的な機能 である。各入力ポートは、受け取ったパケットに関する中継決定を受け取るため に、スイッチ構造ブロック３１０と結合される。中継決定は、対応するパケット がそこで伝送されなければならないアウトバウンド・ポート（たとえば、外部ネ ットワーク・ポートまたは内部カスケード・ポート）を指示する。たとえば、Ｍ ＡＣ ＤＡ代置に関する新規ＭＡＣ宛先アドレス（ＤＡ）のようなハードウェア によるルート指定をサポートするために、追加情報を中継決定にも含めることが 可能である。さらに、スイッチ・エレメント２００を介してパケット・トラフィ ックの優先位決定を容易にするために、優先位指示を中継決定内に含めてもよい 。 本実施形態において、イーサネットパケットは、共用メモリ・マネージャ３２ ０によって集中的に管理される。共用メモリ・マネージャ３２０は、全ての入力 ポートおよび出力ポートをインターフェイスし、それぞれ、それらの代わりに、 動的メモリ割当ておよび割当て解除を実施する。入力パケット処理に際して、１ つまたは複数のバッファは外部共用メモリ２３０に割当てられ、入来パケットは 、たとえばネットワーク・インターフェイス３０５から受け取ったコマンドに応 答する共用メモリ・マネージャ３２０によって記憶される。続いて、出力パケッ ト処理に際して、共用メモリ・マネージャ３２０は、外部共用メモリ２３０から パケットを検索し、既に使用していないバッファの割り当てを解除する。全ての 出力ポートが、そこに記憶されたデータの伝送を完了するまで一切のバッファが 解除されないことを保証するために、共用メモリ・マネージャ３２０もバッファ 所有権を追跡することが好ましい。 本発明は、たとえばスイッチ・エレメント２００のようなスイッチ・エレメン ト内に含まれてもよい。ただし、ここに説明する方法および装置は、たとえばレ ピータ、ブリッジ、ルータ、ブルータ、および他のネットワーク・デバイスのよ うな、他のタイプのネットワーク・デバイスにも平等に適用可能である。 トランキング規則および概念の概観 負荷分散、たとえばトランクの異なるリンク全体に適用されるパケット・トラ フィックの拡張、および、パケット重複の回避は、トランクの両端に接続される ２つのネットワーク・デバイスが適合しなければならない目的である。本発明は 、次の概念を用い、これらの目標を達成するために次の規則を厳守する。 ＭＯＤＥ１およびＭＯＤＥ２の両デバイスはサポートされ、ポートの間での混 合と突き合わせが許容される。１つまたは複数のプログラマブル・レジスタまた は他のメモリは、前記２つのモードの間を区別するための指示を記憶することが できる。その指示が第１状態にある場合には、特定のポートに関する学習および 中継処理は、たとえばＭＯＤＥ１デバイスとの互換性を持つように構成される。 同様に、指示が第２状態にある場合には、学習および中継処理はＭＯＤＥ２デバ イスと互換性を持つように構成される。 学習に関連する規則および概念について検討する以前に、層２に基づく学習に ついて簡潔に説明することとする。層２に基づく学習は、当該スイッチング・デ バイスを経て通過するトラフィックに基づく中継データベースのＭＡＣアドレス 部分を絶えず更新するプロセスである。パケットがスイッチング・デバイスに入 る場合には、当該パケットのＭＡＣ発信元アドレスを、当該パケットが到達した 入力ポートと関連付けるデータベースにおいてエントリが作られる（または、既 存のエントリが更新される）。マルチキャスト・アドレスはハードウェアによる 学習でなくソフトウェアによって求められる。どのような場合にも、学習プロセ スと、ポートへ宛先アドレスをマップするソフトウェアとの間で、スイッチング ・デバイスは、所与のノードがどのサブネット上に存在するかを知っている。 学習に関係した規則および概念について検討を続ける。パケットを発信したデ バイスのタイプ（たとえば、ＭＯＤＥ１またはＭＯＤＥ２デバイス）に応じて、 トランク番号およびポート番号が学習され、および／または、中継データベース およびフィルタリング・データベースに記憶される。背景について説明したよう に、ＭＯＤＥ１デバイスから発信されたパケットは、どのポートに伝送されたか には無関係に、それらのヘッダ内に同じＭＡＣＳＡを持つ。したがって、ポート 番号がＭＡＣＳＡと関連している場合には、異なるポートのデバイスによって伝 送された各後続パケットの受信に際して、ＭＡＣＳＡは再学習される。したがっ て、ＭＯＤＥ１デバイスに結合済みのトランキングされたポートに関しては、学 習目的にはトランク番号を使用することが好ましい。これとは対照的に、ＭＯＤ Ｅ２デバイスから受信したパケットは、パケットが伝送されたポートに応じて異 なるＭＡＣＳＡを持つ。これらのタイプのデバイスに関しては、ポート番号をＭ ＡＣＳＡと関連させることが便利である。どのような場合にも、学習されたポー トまたはトランク番号は「ポート・マスク」としてコード化可能である。たとえ ば、Ｎ個１組のビットは、Ｎ個のポートに関するポート中継マスクを符号化する ために用いられる。前記のＮ個１組のビットのＸ位置に在るビットが第１状態に ある場合には、パケットはポートＸに中継されなければならない。ただし、前記 のビットが第２状態にある場合には、パケットはフィルタリングされなければな らない。もちろん、当該技術分野における当業者は、代替表現が使用できること を理解されるはずである。 この適用例全体を通じて、アウトバウンド・ポートを指示する中継決定の一部 分を表すためにマスクが用いられるものと仮定されるものとする。したがって、 中継に関しては、ユニ（単一）キャスト・パケットは、中継決定を要求した入力 ポートへ提供されたポート・マスク内において中継状態に設定されたただ１つの ビットだけを持つはずである。ただし、マルチキャスト・パケットに対応するポ ート・マスクは、中継状態に設定された幾つかのビット位置を持つことがあり得 る。さらに、未知のユニキャスト・パケット（たとえば、このネットワーク・デ バイスによって学習されたことのない宛先アドレスを持つパケット）は、全ての ビットが中継状態に設定されることがあり得る（たとえば、パケットをあふれさ せるため）。 ここで、学習および中継ネットワーク・デバイスの文脈において用語「既知（ ｋｎｏｗｎ）」と「未知（ｕｎｋｎｏｗｎ）」の用法について説明することは有 益であるものと推測する。パケットの宛先アドレスが学習され、かつ中継データ ベースに在る場合に、そのパケットは既知であると称する。これとは対照的に、 パケットの宛先アドレスが学習されたことがないか、または中継データベース内 に無い場合に、そのパケットは未知であると称する。 中継に関しては、、あらゆるパケット（既知のユニキャスト、マルチキャスト 、または未知のユニキャスト）は、マルチホームド(multi-homed)・デバイスの 複数のポートにおいて受信されてはならない。ＭＯＤＥ１デバイスの全てのポー トは同一ＭＡＣアドレスを持つので、ＭＯＤＥ１デバイスの全てのポートは、受 信したパケットに対して同じ仕方で応答するはずである。すなわち、全てのポー トが前記のパケットを受け入れるか、あるいは、全てのポートが前記のパケット をフィルタリングするはずである。したがって、ＭＯＤＥ１デバイスに結合済み のトランキングされたポートにはただ１つだけのパケットが中継されることを保 証することが重要である。これとは対照的に、ＭＯＤＥ２デバイスのポートは各 々それら自身のＭＡＣアドレスを持つので、ただ１つのポートだけが所与のユニ キャスト・パケットを受信可能であるはずである。ＭＯＤＥ１およびＭＯＤＥ２ デバイスのこれらの特性が決定している場合、負荷分散はＭＯＤＥ１デバイスに 中継された全てのパケットへ適用され、負荷分散はＭＯＤＥ２デバイスに中継さ れたマルチキャスト・パケットに適用されることだけが必要である。さらに、未 知のユニキャスト・パケットは、ＭＯＤＥ１デバイスへ結合されたトランクの１ つのポートにのみ中継され、ＭＯＤＥ２デバイスに結合されたトランクの全ての ポートに中継されることもあり得る。 ルーピングに関しては、トランクに到着するあらゆるパケット（既知のユニキ ャスト、マルチキャスト、または未知のユニキャスト）は、同一トランクの他の ポートに中継されてはならない。ただし、層３プロトコル・ユニキャストルート の一部分であるパケットの場合にはこの限りでない。 さらに、幾らかの簡潔化のための仮定によって、トランク処理の複雑性を軽減 することが可能である。たとえば、トランキングが常に動作可能にされていると みることが出来る。この仮定があれば、１つの単一ポートは、サイズ１のトラン クとみなすことが可能である。さらに、トランキングされたポートが隣接して割 り当てられ、トランク番号が１つのトランクに最小ポート数として定義される場 合、他の利点が達成されることが以下の説明から理解されるはずである。さらに 、負荷分散が近似可能である。特定のトランク上のパケット・トラフィックは、 参加ポートの間で厳密に共用される必要がない。特定のトランキングされたポー トが過度利用または不足利用されないことを保証するために、当該トランクを通 るパケットの流れを幾分ランダム化するようなメカニズムであることだけが必要 とされる全てである。この分散は多数の方法で達成可能である。１つの方法は、 以下に一層詳細に説明するようにハッシュ関数等を用いることである。 トランク学習およびフィルタリング 負荷分散、学習、中継、および、ルーピングに関係する規則および概念につい て簡潔に述べた段階で、これらの規則を実行するための典型的な論理およびステ ップについて説明することとする。第４図は、本発明の一実施形態に基づいたス イッチ構造３１０内トランク論理の構成図である。この実施形態において、トラ ンク・レジスタはＮ個のポートの各々に装備される。ポート１は第１トランク・ レジスタ４１０に対応し、ポートＮは最終トランク・レジスタ４２０に相当する 。各レジスタはレジスタ４１０および４２０の形式であることが好ましい。レジ スタ４１０は、トランク番号フィールド４１１、使用トランク番号フィールド４ １２、および、トランク・サイズ・フィールド４１３を含む。この例において、 トランク番号フィールド４１１は、このポートがメンバーであるトランクに対応 するトランク数を記憶する４ビット値である。一実施形態において、トランク番 号は、当該トランクにおけるポートの最低ポート数である。トランク番号をこの ように選定することは、負荷分散に関して以下に検討するような利点を持つ。 続いてこの例を用いることとし、１つの１ビットフィールド、すなわち使用ト ランク番号フィールド４１２は、学習および中継を実行する目的で、特定のポー トに関してトランク番号４１１を使用するか否かを指示するために用いられる。 一般に、ポート番号はＭＯＤＥ２デバイスに添付されたポートに関して用いられ 、トランク番号はＭＯＤＥ１デバイスに添付されたポートに関して用いられる。 最終的に、図に示す前記の実施形態において、トランク・サイズ４１３は、当該 トランクにおけるポート番号を表示するための３ビットフィールドである。この 例の目的に応じて、トランク特性はレジスタに記憶されるものとして説明したが 、他の多数の記憶メカニズムが可能であることを認識されたい。 さらに、本発明のトランク学習およびフィルタリング論理は、各ポートに関す るトランク・フィルタ・ブロック４３０および共通トランク学習ブロック４４０ を含む。これらのレジスタは、これらのブロックにトランク情報を与えるために 、対応するフィルタ・ブロック４３０および学習ブロック４４０に結合される。 ブロックへの他の入力は、パケットの宛先アドレスの上位ビット（ＭＳＢ）の一 部分、フィルタリングおよび中継データベースからの個別ポート・マスク・ビッ ト、入力トランク番号、入力ポート番号、パケットの発信元アドレスの下位ビッ ト（ＬＳＢ）の一部分、および、たとえば当該パケットがユニキャスト・ルート の一部分であるか否かのような層３情報を含んでもよい。学習プロセスに際して 、上述の入力が決定している場合、学習ブロック４４０は、中継データベースお よびフィルタリング・データベースに記憶されるはずのポートマスク（たとえば 、ＬｅａｒｎＰｏｒｔＭａｓｋ［Ｎ：１］）を生成する。さらに、中継プロセス に際して、各フィルタブロック４３０は、最終中継ポート・マスク（たとえば、 ＦｗｄＰｏｒｔＭａｓｋ［Ｎ：１］）に向かう１ビットを出力する。最終中継ポ ート・マスクは、この特定パケットに関する中継決定を要求した入力ポートへ究 極的に伝達される。 トランク処理の概観 本発明を実行可能な典型的な環境について説明した段階において、トランク処 理について説明することとする。第５図は、本発明の一実施形態に基づくトラン ク処理を示す高レベルのフロー・ダイアグラムである。ステップ５１０において 、ネットワーク・インタフェース３０５またはカスケード・インタフェース３２ ５の入力ポートにおいてパケットが受け取られる。入来パケットの受信期間中の 適切な時点において、入力ポートは、スイッチ構造ブロック３１０からの中継決 定および学習サイクルを要求する。 ステップ５２０において、学習が実施される。従来の方法によれば、学習は、 入来パケットのＭＡＣＳＡおよびその到着ポートと関連する。ただし、本発明は 、第６Ｂ図に関して以下に説明する特定の情況において入来パケットのＭＡＣＳ Ａと関連付けるべきトランク指示子の表現を可能にすることによって、トランキ ングを適合させる。どのような場合であっても、学習プロセスに際して、中継デ ータベースおよびフィルタリング・データベースは、新規に受信したパケットの 結果として学習した新規情報を反映するために、更新される。たとえば、中継デ ータベースおよびフィルタリング・データベース内にＭＡＣＳＡが存在しない場 合には、新規なエントリが作成され、中継データベースおよびフィルタリング・ データベースに記憶され、その結果、当該ＭＡＣアドレスに向けられた後続パケ ットは適切に中継される。その代りに、ＭＡＣＳＡが見つかった場合には、当該 ＭＡＣアドレスと関連したポートまたはトランクが更新され、エイジ表示がクリ アされる。 ステップ５３０において、トランクフィルタリングが実施される。トランクフ ィルタリングは、現行パケットを中継するための特定トランクの１つまたは複数 のポートを選択するメカニズムである。ステップ５３０のフィルタリングは、た とえば中継データベースおよびフィルタリング・データベースから検索されたポ ート・リストのようなデータで実施される。この例において、ポート・リスト（ たとえば、パケットを中継するべきポートを指示する中継決定の一部分）は「ポ ート・マスク」である。中継データベースおよびフィルタリング・データベース から検索されたポート・マスクが、１つのパケットが特定のポートに関してフィ ルタされなければならないことを指示する場合には、この判断は、トランク・フ ィルタリング論理によって反転されないはずであることを理解されたい。名前が 暗示するように、トランク・フィルタリング論理は、ポート・マスク内の１つの ビットを中継状態からフィルタ状態に変えるに過ぎない。 ステップ５４０において、全ての出力ポートがステップ５３０のフィルタリン グ論理を実施した後で、処理はステップ５５０に進む。フロー・ダイアグラムに 示すように、ステップ５３０のフィルタリング論理は直列に実施可能であるが、 各ポートに関してフィルタリングを並列的に実施するために多重回路を使用でき ることを理解されたい。最終的に、ステップ５５０において、中継決定は、それ が要求された入力ポートに返される。 典型的なトランク学習モジュール 第６Ａ図は、本発明の一実施形態に基づく典型的なトランク学習モジュールを 示す構成図である。この実施形態において、トランク学習ブロック４４０は入力 ポート・トランク特性選択論理６１１、入力ポート番号／トランク番号選択論理 ６１２、および、マスク生成器６１４を含む。入力ポート・トランク特性選択論 理６１１は各トランクのトランク特性を受け取り、入力ポートが属するトランク に対応する特性を出力する。 入力ポート番号／トランク番号選択論理６１２は、ユースビットおよび入力ポ ートに関するトランク番号を受け取るために、トランク特性選択論理６１１に結 合される。ユースビットが、トランク番号が使用されるべきであることを示す第 １状態にある場合には、入力ポート番号／トランク番号選択論理６１２はトラン ク番号を出力し、そうでない場合には入力ポート番号が出力される。 マスク生成器６１４は、入力トランク番号または入力ポート番号を受け取るよ うに、入力ポート番号／トランク番号選択論理６１２の出力に結合される。この 実施形態に基づき、入力ポート番号／トランク番号選択論理６１２からの番号入 力に対応するポート・マスク（たとえば、ＬｅａｒｎＰｏｒｔＭａｓｋ［Ｎ：１ ］）が生成される。たとえば、学習マスク生成器６１４が番号５を受け取り、ネ ットワーク・デバイスがＮ＝８個のポートを持つ場合には、ポート・マスク００ ０１００００が生成される。８ビット・マスクの第５番目のビットが設定され、 学習されつつあるアドレスに向けられたパケットが、ユースビットの状態に応じ てポートまたはトランク番号５に中継されるべきであることを表示する。 学習処理 第６Ｂ図は本発明の一実施形態に基づく層２学習の方法を示すフロー・ダイア グラムである。ステップ６１３において、入力ポートに対応するトランク情報を 表す１組のデータが選定される。 ステップ６２２において、トランク番号が使用されるべきか、または、ポート 番号が使用されるべきかに関して決定される。この実施形態において、決定は、 そこからパケットが受け取られたデバイスのタイプ（たとえば、ＭＯＤＥ１また はＭＯＤＥ２）に関して行われる。ポート番号が使用されねばならない場合には 、学習処理はステップ６２３に継続し、そうでない場合には、処理はステップ６ ２５に継続する。 ステップ６２３において、たとえばポート・マスクのようなポート番号の表現 が生成される。ステップ６２４において、前記のポート・マスクは中継データベ ースおよびフィルタリング・データベースに記憶される。 トランク番号が使用されなければならない場合には、たとえばマスク形式のト ランク番号の表現がステップ６２５において生成される。次に、ステップ６２６ において、トランク・マスクは中継データベースおよびフィルタリング・データ ベースに記憶される。 典型的なトランク学習論理 第６Ｃ図は、第６Ａ図のトランク学習モジュールを実行するための典型的な論 理を示す。この実施形態において、トランク特性選択論理６１１はマルチプレク サ（ＭＵＸ）６１０を含む。ＭＵＸ６１０からのトランク番号出力および入力ポ ート番号はＭＵＸ６１５への入力である。ＭＵＸ６１０のユースビット出力はＭ ＵＸ６１５への選定入力である。ＭＵＸ６１５の出力は、ポート・マスク生成を 実行するデコーダ６２０の入力に結合される。 トランク学習ブロック４４０に示す負荷分散論理６４０の部分に関して、排他 的論理和ロジック６４４は、入力ポート番号および入来パケットの発信元アドレ スの一部分に基づいてハッシュ結果を生成する。たとえばランダム番号ゼネレー タのような、疑似ランダムまたはランダム番号を生成する他の方法を代わりに用 いてもよい。どのような場合であっても、ＬｏａｄＢａｌａｎｃｅＨａｓｈを生 成する論理が出力ポートに依存しない限り、この共通機能を不必要に複写するこ とは避けることが望ましい。ただし、この論理は、トランク・フィルタリング・ ブロック４３０内、または、代替実施形態内の他の場所で配置されてもよい。 典型的なトランク・フィルタリング・モジュール 第７Ａ図は、本発明の一実施形態に基づく典型的なトランク・フィルタリング ・モジュールを示す構成図である。この実施形態において、トランク・フィルタ リング・ブロック４３０は、負荷分散論理７４１およびトランク・フィルタリン グ論理７６１を含む。負荷分散論理７４１は、トランク・フィルタリング論理７ ６１へ信号を出力し、このトランク・フィルタリング・モジュールに対応する出 力ポートが、負荷分散の目的で前記パケットが出力されなければならない宛先ポ ートとして選定されたか否かを表示する。負荷分散は、ＭＯＤＥ１を宛先とする 全てのパケットおよびＭＯＤＥ２デバイスを宛先とするマルチキャスト・パケッ トに適用される。 トランク・フィルタリング論理７６１は、トランキング規則および概念に関し て上述した論理を実行する。 フィルタリング処理 第７Ｂ図は、本発明の一実施形態に基づいたトランク・フィルタリングの方法 を示すフロー・ダイアグラムである。各ポートに関して、現行パケットを中継す るか、または、フィルタリングするかを決定することが必要である。ポート・マ スクにおけるこの特定ポートに対応するビットは、たとえば、パケットを中継し ないことを指示するためにゼロに設定することができる。 ステップ７２２において、中継データベースおよびフィルタリング・データベ ースから検索したエントリが、前記パケットが出力ポートに中継されるように指 示したか否かが決定される。指示した場合には、１つまたは複数の更なるテスト が実施可能であり、ステップ７３２において開始される。そうでない場合には、 中継データベースおよびフィルタリング・データベースによって伝達されるフィ ルタリング決定は最終的であり、当該パケットは、このポートに関してフィルタ リングされる（ステップ７８２）。 層３プロトコル・ユニキャスト・ルートの部分であるパケットのみが、それら を受け取ったポートまたはトランクに中継可能である。したがって、ステップ７ ３２において、入力トランク番号と出力トランク番号の間で比較が行われる。出 力トランク番号が入力トランク番号に等しい場合には、当該パケットがユニキャ スト・ルートの一部分であるかどうかを決定するためにステップ７４２が実施さ れ、そうでない場合には、宛先デバイスのモードを決定するために、ステップ７ ５２が実施される。 ステップ７４２において、当該パケットが層３プロトコル・ユニキャスト・ル ートの一部分であることが決定された場合には、処理はステップ７５２で継続す る。ただし、当該パケットが層３プロトコル・ユニキャスト・ルートの一部分で ない場合には、当該パケットは、ステップ７８２において、フィルタリングされ る。 ステップ７５２において、宛先デバイスのモードに基づき、負荷分散はマルチ キャスト・パケット（ステップ７９２）に適用されるか、または、負荷分散は全 てのパケット（ステップ７６２）に適用される。 負荷分散処理 第７Ｃ図は、本発明の一実施形態に基づく負荷分散の方法を示すフロー・ダイ アグラムである。 ステップ７１３において、そうでなければマルチホームド・デバイスの多重イ ンタフェースによって受け取られていたはずのパケットをトランクの１つの単一 ポートにマップするために、ハッシュ関数が実施される。本質的に、本アイデア は、パケット・トラフィック負荷を所与のトランクのポートの間に分散させ、さ らに、複製パケットが宛先において受け取られることを防止することである。た とえば、排他的論理和ロジック６４４と第６Ｃ図および第７Ｄ図のモジュロ演算 ７４１、ランダム数ゼネレータ、または、これに類する物との組み合わせのよう に、この判定基準に適合する多くの代替案が存在する。 ステップ７２３において、出力ポート番号は出力トランク番号およびハッシュ 結果に基づいて決定される。好ましくはトランク番号は当該トランクにおける最 低番号ポートに対応し、ハッシュが、ゼロから、当該トランクにおけるポート個 数から１を引いた数までの範囲内の番号を生成することが好ましい。たとえば、 ３、４、５の番号をつけられた３個のトランキングされたポートがある場合、ハ ッシュ結果は０から２まの間の数でなくてはならない。次に、トランク番号３が 加えられた場合、結果は、ポート３、４、または、５のうちの１つである。 ステップ７３３において、ステップ７１３および７２３によって選定された出 力ポート番号が現行ポート番号と比較される。たとえば、各ポートにフィルタリ ング・ブロック４３０が用いられているものと仮定すると、ステップ７２３の出 力ポート番号は、特定のフィルタリング・ブロック４３０に対応するポートの番 号と比較される。したがって、負荷分散論理によって選択された出力ポートに基 づき、ポート一つ一つベースで、フィルタリング決定が行われる。この仕方にお いて、ＭＯＤＥ１デバイスを宛先とするパケットだけが、ＭＯＤＥ１デバイスへ 結合済みのトランキングされたポートの１つに中継される。さらに、ＭＯＤＥ２ デバイスを宛先とするマルチキャスト・パケットだけが、ＭＯＤＥ２デバイスへ 結合済みのトランキングされたポートの１つに中継される。 ステップ７４４において、現行ポートが、ステップ７１３および７２３によっ て選定された出力に対応することが決定された場合には、前記パケットは現行ポ ートに関してフィルタリングされず、前記パケットは究極的に現行ポートに中継 される。そうでない場合には、当該パケットは現行ポートは中継されない（ステ ップ７５３）。 典型的なトランク・フィルタリング論理 第７Ｄ図は、第７Ａ図のトランク・フィルタリング・モジュールを実行するた めの典型的な論理を示す。ここに示す実施形態において、モジュラス演算７９１ はＬｏａｄＢａｌａｎｃｅＨａｓｈおよびＯｕｔｐｕｔＴｒｕｎｋＳｉｚｅを受 け取り、ゼロからＯｕｔｐｕｔＴｒｕｎｋＳｉｚｅ−１の間の数を出力する。加 算器７９３は、入力として、モジュラス演算７９１の結果およびＯｕｔｐｕｔＴ ｒｕｎｋ＃を受け入れる。ＯｕｔｐｕｔＴｒｕｎｋ＃（たとえば、トランキング されたポートのうちの最小ポート番号）およびモジュラス演算７９１の結果を加 えた後において、結果は、最小ポート番号と、最小ポート番号＋ＯｕｔｐｕｔＴ ｒｕｎｋＳｉｚｅ−１を含む数（たとえば、トランキングされたポート）との間 の数である。加算器７９３の出力は、コンパレータ７９４によってＯｕｔｐｕｔ Ｐｏｒｔ＃と比較される。この時点において、負荷分散論理７４１が、このトラ ンク・フィルタリングモジュール４３０に対応する出力ポートを選定した場合に は、１が出力される。 その次の段階はトランク・フィルタリング論理７６１である。この実施形態に おいて、トランク・フィルタリング論理７６１は、複数のマルチプレクサ７７２ −７７５およびユニキャストルート論理７５０を用いて実行される。ＭＵＸ ７ ７２は、負荷分散論理結果をマルチキャスト・トラフィックに適用する。ＭＵＸ ７７３は、負荷分散論理結果をＭＯＤＥ１デバイスに結合された全ての出力ポ ートへ適用する。（すなわち、ユースビットはＭＯＤＥ１デバイスに関して設定 される）。 当該パケットが層３プロトコル・ユニキャスト・ルート・パケットでなく、Ｏ ｕｔｐｕｔＴｒｕｎｋ＃がＩｎｐｕｔＴｒｕｎｋ＃と同じである場合には、ユニ キャスト・ルート論理７５０は論理１を出力する。当該パケットが層３プロトコ ル・ユニキャスト・ルート・パケットであるか、または、ＯｕｔｐｕｔＴｒｕｎ ｋ＃がＩｎｐｕｔＴｒｕｎｋ＃と同じでない場合には、ユニキャスト・ルート論 理７５０は論理ゼロを出力する。したがって、ＩｎｐｕｔＴｒｕｎｋ＃と異なる ＯｕｔｐｕｔＴｒｕｎｋ＃、または、層３プロトコル・ユニキャスト・ルート・ パケットを宛先とするパケットのみが所与の出力ポートに中継される。インバー タ７５１および論理積７５４以外の他の多くの論理組合わせを使用してもよいこ とは明白であるはずである。 最後に、ＭＵＸ ７７５は、中継データベースによって濾波されたとしてマー クされたパケットをフィルタリングする。したがって、一切の濾波済みパケット は、トランク・フィルタリング・ブロック４３０によって「濾波されない」。す なわち、ＦｗｄＰｏｒｔＭａｓｋフィルタにおいて、ＰｏｒｔＭａｓｋ値は、ゼ ロから１へではなく、１からゼロに限って変更可能である。 典型的実施形態を説明するために、特定のフィールド・サイズ、ブロック入力 、および、ブロック出力を使用したこと、ただし、本発明がこの種の詳細に制限 されるものでないことを理解されたい。さらに、当該技術分野における当業者で あれば、本発明が配線された論理のみに制限されないことを理解するはずである 。その代りに、上に示す論理は機械実行可能命令において実行可能であり、この 種の実行によって比較的大きい遅延が導入されることはあり得るが、前記の命令 は、一般目的および特殊目的プロセッサに同一結果を生じさせるように使用可能 である。 前述の明細書において、本発明は特定の実施形態に関して説明された。ただし 、本発明のさらに広い趣旨および範囲から逸脱することなしに、種々の修正およ び改変を実施することが可能であることは明白である。したがって、本明細書お よび図面は制限的意味を持つものでなく、説明的であることを理解されたい。

Claims (1)

1. 【特許請求の範囲】 １．パケットを受け取るための第１ポートを含み、少なくとも前記第１ポートが トランクに含まれるように構成された複数のポートと、 アドレスのサブセットに関する中継情報を含む複数のエントリを含む中継デー タベースを記憶するメモリと、 前記第１ポートおよび前記メモリに結合され、前記第１ポートと、パケット内 に含まれる第１アドレスとの間の関連を反映するように中継データベースを修正 する学習回路とを含み、前記トランクが第１タイプである場合には、前記学習回 路が前記トランクに対応するトランク指示子に基づいて中継データベースを更新 し、前記トランクが第２タイプである場合には、前記学習回路が前記第１ポート に対応するポート指示子に基づいて中継データベースを更新する ネットワーク・デバイス。 ２．前記複数のポートのうちの第２ポートおよび前記メモリに結合され、パケッ ト内に含まれる第２アドレスに対応する中継情報を受け取るフィルタリング回路 をさらに含み、そのフィルタリング回路が所定の１組のトランキング規則に基づ いて中継情報を修正するように構成された請求項１に記載のネットワーク・デバ イス。 ３．前記フィルタリング回路が、 アウトバウンド・パケットの１つまたは複数の特性、および、アウトバウンド ・トランクの１つまたは複数の特性に基づいて、負荷分散を前記アウトバウンド ・パケットに選択的に適用する負荷分散論理と、 前記アウトバウンド・トランクの１つまたは複数の特性に基づいて、前記所定 の１組のトランキング規則を実施するように構成されたトランク・フィルタリン グ論理とを有する 請求項２に記載のネットワーク・デバイス。 ４．前記データベースが、それぞれがアドレス・フィールドおよび指示子フィー ルドを含む複数のエントリをその中に記憶しており、ネットワーク・デバイスが さらに、前記第１ポートおよび前記メモリに結合され、複数のエントリのうちの １つのエントリのアドレス・フィールドが第１アドレスに一致するかどうかを決 定するサーチ・エンジンを有する請求項１に記載のネットワーク・デバイス。 ５．前記サーチ・エンジンが前記複数のポートの各々用のプログラマブル・レジ スタを含み、各プログラマブル・レジスタが、前記ポートと関連する１つまたは 複数のポートのグループを識別するためのトランク指示子をその中に記憶する請 求項４に記載のネットワーク・デバイス。 ６．各プログラマブル・レジスタが学習の目的でトランク指示子とポート指示子 のどちらを使用するべきかを指示するためのタイプ・インジケータを含む請求項 ５に記載のネットワーク・デバイス。 ７．各プログラマブル・レジスタが前記トランクと関連するポートの数を示すト ランク・サイズを含む請求項５に記載のネットワーク・デバイス。 ８．複数のポートの各々がポート指示子と関連し、前記トランク指示子が前記ト ランクに含まれる全てのポートのうちの最小ポート指示子を含む請求項１に記載 のネットワーク・デバイス。 ９．前記トランクがさらに、複数のポートのうちの１つまたは複数の他のポート を含む請求項６に記載のネットワーク・デバイス。 １０．ポート・マスクを作成するためのマスク・ジェネレータをさらに含み、前 記ポート・マスクが前記複数のポートの各々に対応するマスク・フィールドを含 み、前記マスクフィールドが第１状態にある場合には前記パケットが対応するポ ートに中継可能であり、前記マスク・フィールドが第２状態にある場合には前記 パケットが対応するポートに中継されない請求項１に記載のネットワーク・デバ イス。 １１．第２ネットワーク・デバイスへパケットを伝送する第１ポートを含み、少 なくともその第１ポートが前記第２ネットワーク・デバイスと関連するトランク に含まれる複数のポートと、 各々が特定のアドレスに関する中継情報を含む複数のエントリを含む中継デー タベースを記憶するメモリと、 第１ポートおよびメモリに結合され、前記パケット内に含まれる宛先アドレス に対応する中継情報を受け取るフィルタリング回路とを有し、前記フィルタリン グ回路が所定の１組のトランキング規則および前記トランクの１つまたは複数の 特性に基づいて中継情報を修正するように構成されるネットワーク・デバイス。 １２．第１ポートおよびメモリに結合されたサーチ・エンジンをさらに有し、前 記サーチエンジンが複数のエントリのうちの１つのエントリの中継情報が宛先ア ドレスに対応するかどうかを決定する請求項１１に記載のネットワーク・デバイ ス。 １３．前記ネットワーク・デバイスがさらに、複数のポートおよびメモリに結合 された学習回路を含み、前記学習回路は前記パケットが到着する前記複数のポー トのうちの第２ポートと、前記パケット内に含まれる発信元アドレスとの間の関 連付けを反映するように中継データベースを修正し、第２ポートが第１モードに ある場合には前記学習回路はトランク指示子に基づいて中継データベースを更新 し、第２ポートが第２モードにある場合には前記学習回路はポート指示子に基づ いて中継データベースを更新する請求項１１に記載のネットワーク・デバイス。 １４．前記トランクがさらに、前記複数のポートのうちの１つまたは複数の他の ポートを含む請求項１１に記載のネットワーク・デバイス。 １５．前記フィルタリング回路がさらに、前記パケットの１つまたは複数の特性 および前記トランクの１つまたは複数の特性に基づいて前記複数のポートのうち の１つの単一ポートに前記パケットを中継するように負荷分散を選択的に適用す る負荷分散論理を含む請求項１１に記載のネットワーク・デバイス。 １６．前記パケットの１つまたは複数の特性が、前記パケットがユニキャスト・ パケットがあるかそれともマルチキャスト・パケットであるかを含む請求項１５ に記載のネットワーク・デバイス。 １７．前記パケットの１つまたは複数の特性が、宛先アドレスが既知のユニキャ スト・アドレスであるかそれとも未知のユニキャスト・アドレスであるかを含む 請求項１５に記載のネットワーク・デバイス。 １８．前記トランクの１つまたは複数の特性が前記トランクにおけるポートの数 を含む請求項１５に記載のネットワーク・デバイス。 １９．前記トランクの１つまたは複数の特性が前記トランクと関連するトランク 指示子を含む請求項１５に記載のネットワーク・デバイス。 ２０．前記トランクの１つまたは複数の特性が前記トランクと関連するデバイス ・モードを含む請求項１５に記載のネットワーク・デバイス。 ２１．ネットワーク・デバイスの複数のポートのうちの１つのポートにおいて、 宛先アドレスを有するヘッダ情報を含むパケットを受け取るステップと、 宛先アドレスについて中継データベースをサーチするステップと、 前記宛先アドレスが前記中継データベース内にない場合に、あるトランクが第 １タイプのネットワーク・デバイスに結合されている場合、前記パケットがその トランクのただ１つのポートに中継されることを保証するために負荷分散を実施 するステップと、 前記トランクが第２タイプのネットワーク・デバイスに結合されている場合、 前記パケットを前記トランクの全てのポートに中継するステップとを含む 方法。 ２２．前記宛先アドレスがマルチキャスト・アドレスである場合、前記パケット が前記トランクのただ１つのポートに中継されることを保証するために負荷分散 を実施するステップをさらに含む請求項２１に記載の方法。 ２３．前記宛先アドレスが既知のユニキャスト・アドレスである場合、前記トラ ンクが第１タイプのネットワーク・デバイスに結合されている場合、前記パケッ トを中継する前記トランクの１つの単一ポートを決定する負荷分散を実施するス テップと、 そうではなく、前記トランクが第２タイプのネットワーク・デバイスに結合さ れている場合、前記パケットを前記宛先アドレスと関連する複数のポートに中継 するステップとをさらに含む 請求項２１に記載の方法。 ２４．第１タイプのネットワーク・デバイスが全てのトランキングされたポート において同一の媒体アクセス制御（ＭＡＣ）アドレスを有し、第２タイプのネッ トワーク・デバイスがトランキングされた各ポート用に異なるＭＡＣアドレスを 有する請求項２３に記載の方法。 ２５．第１タイプのネットワーク・デバイスが全てのトランキングされたポート において同一の媒体アクセス制御（ＭＡＣ）アドレスを有し、第２タイプのネッ トワーク・デバイスがトランキングされた各ポート用に異なるＭＡＣアドレスを 有する請求項２１に記載の方法。 ２６．各々が異なるポート指示子および共通トランク指示子と関連する、トラン クにおけるトランキングされた複数のポートのうちの第１ポートにおいてパケッ トを受け取るステップと、 前記パケットに含まれる発信元アドレスについて中継データベースをサーチす るステップと、 前記発信元アドレスが中継データベース内に所在しない場合には、前記第１ポ ートのモードに基づき、前記第１ポートと関連する前記共通トランク指示子また は異なる前記ポート指示子のどちらかを学習するステップとを含む ネットワーク・デバイスにおける使用方法。 ２７．前記第１ポートのモードがプログラム可能であり、 前記共通トランク指示子または前記の異なるポート指示子を学習するステップ がさらに、 前記第１ポートが第１モードにあるようにプログラムされている場合、前記ト ランク指示子の表現をその中に含む中継データベース・エントリを作成するステ ップと、 そうではなく、前記第１ポートが第２モードにあるようにプログラムされてい る場合、前記第１ポートに関連する前記異なるポート指示子の表現をその中に含 む中継データベース・エントリを作成するステップと、 中継データベース・エントリを中継データベースに記憶するステップとを含む 請求項２６に記載の方法。 ２８．前記中継データベース・エントリに発信元アドレスを記憶するステップを 実施することにより、発信元アドレスが前記第１ポートと関連する前記共通トラ ンク指示子または前記の異なるポート指示子のどちらかと関連付けられる請求項 ２６に記載の方法。 ２９．前記共通トランク指示子が前記異なるポート指示子のうちの最小ポート指 示子を含む請求項２５に記載の方法。