JP2002502727A - インクジェット・プリントヘッド識別回路のためのメモリ拡張回路 - Google Patents
インクジェット・プリントヘッド識別回路のためのメモリ拡張回路Info
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Abstract
(57)【要約】
インクジェットプリンタのエレクトロニクスにプリントヘッド識別情報を提供するためのインクジェット・プリントヘッド識別システムは、プリンタ・エレクトロニクスとプリントヘッド・エレクトロニクスとを相互接続する複数のアドレスラインを有するプリントヘッドチップに組み込まれた１以上のパラレルロード・直列出力・動的シフトレジスタを含む。各シフトレジスタのメモリ入力は、プリンタ・エレクトロニクスからのデコード信号機能の受け取りに応答して情報のデジタルビットをシフトレジスタに供給するメモリマトリクスに電気的に接続される。好適な実施形態において、前記アドレスラインのうちの２つが連続的な一連のクロック信号を前記レジスタの各々に提供して前記シフトレジスタの対応するメモリマトリクスから受け取った情報のビットを出力ラインへと逐次シフトし、そこで前記プリントヘッド識別情報はプリンタ・エレクトロニクスにより読まれる。本発明の実施形態は、利用可能なアドレスラインの数とは関係のない任意数のシフトレジスタおよびメモリマトリクスを使用することができる。
Description
【０００１】 （技術分野） 本発明は、１９９５年９月２７日に出願された、「直列出力・動的シフトレジ
スタを有するインクジェット・プリントヘッド識別回路（ＩＮＫ ＪＥＴ ＰＲ
ＩＮＴ ＨＥＡＤ ＩＤＥＮＴＩＦＩＣＡＴＩＯＮ ＣＩＲＣＵＩＴ ＷＩＴＨ
ＳＥＲＩＡＬ ＯＵＴ， ＤＹＮＡＭＩＣ ＳＨＩＦＴ ＲＥＧＩＳＴＥＲＳ
）」と題した米国特許同時係属出願０８／５３４，６７４号の一部継続出願であ
る。
スタを有するインクジェット・プリントヘッド識別回路（ＩＮＫ ＪＥＴ ＰＲ
ＩＮＴ ＨＥＡＤ ＩＤＥＮＴＩＦＩＣＡＴＩＯＮ ＣＩＲＣＵＩＴ ＷＩＴＨ
ＳＥＲＩＡＬ ＯＵＴ， ＤＹＮＡＭＩＣ ＳＨＩＦＴ ＲＥＧＩＳＴＥＲＳ
）」と題した米国特許同時係属出願０８／５３４，６７４号の一部継続出願であ
る。
【０００２】 本発明は、プリントヘッド（又は印刷ヘッド）の識別情報をインクジェット・
プリンタのエレクトロニクスに逐次伝送するためのシフトレジスタを使用するイ
ンクジェット・プリントヘッド識別回路に関する。より詳細には、本発明は、ト
ランジスタまたは他の電子スイッチのアレイを用いてプログラム可能ビットの行
列を所定数のシフトレジスタの各々に提供するための、プリントヘッド識別回路
に関する。
プリンタのエレクトロニクスに逐次伝送するためのシフトレジスタを使用するイ
ンクジェット・プリントヘッド識別回路に関する。より詳細には、本発明は、ト
ランジスタまたは他の電子スイッチのアレイを用いてプログラム可能ビットの行
列を所定数のシフトレジスタの各々に提供するための、プリントヘッド識別回路
に関する。
【０００３】 （背景技術） インクジェットタイプのプリンタは、一連のノズル（すなわちインクを印刷媒
体の表面に吐き出すためのオリフィスプレートに配設されたオリフィス）からな
るプリントヘッドを使用する。インクは、連続型、圧電型および熱／バブル型ジ
ェット等の様々な手段により吐き出すことができる。幾つかの異なるインクジェ
ット技術が過去２０年に渡って考案されてきた中で、今日最も一般的なインクジ
ェット技術は、チャンバー内のインクを局部的に超加熱して膨張泡を生成し、こ
れによりオリフィスを介してインクの液滴を印刷媒体の表面に吐き出すバブルジ
ェットである。圧電プリンタは、インクがオリフィスを通って吐き出される点で
は同様に機能する。しかし、チャンバー内のインクを沸騰させるかわりに、圧電
セラミック変換器により生成された偏向／膨張によりチャンバーから必然的にイ
ンクが絞り出される。セラミック変換器は、電界をかけたときにその物理的な寸
法が変化することにより、インクチャンバー内に圧力波を生じさせ、チャンバー
のオリフィスを通ってある量のインクが吐き出される。圧電法およびバブルジェ
ット法は両方とも、「ドロップ・オン・デマンド」または「インパルス」技術、
すなわち好きなときにインクの液滴がプリントヘッドから排出されるものとみな
される。
体の表面に吐き出すためのオリフィスプレートに配設されたオリフィス）からな
るプリントヘッドを使用する。インクは、連続型、圧電型および熱／バブル型ジ
ェット等の様々な手段により吐き出すことができる。幾つかの異なるインクジェ
ット技術が過去２０年に渡って考案されてきた中で、今日最も一般的なインクジ
ェット技術は、チャンバー内のインクを局部的に超加熱して膨張泡を生成し、こ
れによりオリフィスを介してインクの液滴を印刷媒体の表面に吐き出すバブルジ
ェットである。圧電プリンタは、インクがオリフィスを通って吐き出される点で
は同様に機能する。しかし、チャンバー内のインクを沸騰させるかわりに、圧電
セラミック変換器により生成された偏向／膨張によりチャンバーから必然的にイ
ンクが絞り出される。セラミック変換器は、電界をかけたときにその物理的な寸
法が変化することにより、インクチャンバー内に圧力波を生じさせ、チャンバー
のオリフィスを通ってある量のインクが吐き出される。圧電法およびバブルジェ
ット法は両方とも、「ドロップ・オン・デマンド」または「インパルス」技術、
すなわち好きなときにインクの液滴がプリントヘッドから排出されるものとみな
される。
【０００４】 各タイプのインクジェット印刷技法は、それぞれに独特なタイプのプリントヘ
ッドを必要とし、さらにプリントヘッドは、そのプリントヘッドがブラックイン
クのみを含むか、またはカラー印刷が可能であるか等のパラメーターによって異
なり得る。一般に、異なるタイプのプリントヘッドは交換可能であるが、多くの
プリンタは、プリントヘッド間の物理的な差のせいでブラックインクとカラーイ
ンクの両方を収容することができない。すなわち、カラー印刷用に設計されたプ
リントヘッドは様々なインクカラーを収容するために一般的により大きい造りに
なっている。他のプリントヘッドのパラメーターとしては、インクジェットノズ
ルの構造、分解能、数、およびノズル間の距離が含まれる。プリントヘッドは交
換可能であるため、プリンタのコントロールシステム内のアルゴリズムがプリン
トヘッドのエレクトロニクスに適切にフォーマット化された印刷コマンドを提供
するよう再構成されることができるように、そのプリンタのエレクトロニクスは
、どの特定のタイプのプリントヘッドがインストールされているか、および様々
なプリントヘッド・パラメーターに関する情報について、知っていなければなら
ない。
ッドを必要とし、さらにプリントヘッドは、そのプリントヘッドがブラックイン
クのみを含むか、またはカラー印刷が可能であるか等のパラメーターによって異
なり得る。一般に、異なるタイプのプリントヘッドは交換可能であるが、多くの
プリンタは、プリントヘッド間の物理的な差のせいでブラックインクとカラーイ
ンクの両方を収容することができない。すなわち、カラー印刷用に設計されたプ
リントヘッドは様々なインクカラーを収容するために一般的により大きい造りに
なっている。他のプリントヘッドのパラメーターとしては、インクジェットノズ
ルの構造、分解能、数、およびノズル間の距離が含まれる。プリントヘッドは交
換可能であるため、プリンタのコントロールシステム内のアルゴリズムがプリン
トヘッドのエレクトロニクスに適切にフォーマット化された印刷コマンドを提供
するよう再構成されることができるように、そのプリンタのエレクトロニクスは
、どの特定のタイプのプリントヘッドがインストールされているか、および様々
なプリントヘッド・パラメーターに関する情報について、知っていなければなら
ない。
【０００５】 従って、インストールされた特定のプリントヘッドの特徴に関する情報をプリ
ンタのエレクトロニクスに提供することが望ましい。これは、識別情報をプリン
トヘッドのエレクトロニクス中にデジタルコード化し、前記プリンタ・エレクト
ロニクスが必要なときにその情報を取り出すことができるようにすることにより
、行うことができる。
ンタのエレクトロニクスに提供することが望ましい。これは、識別情報をプリン
トヘッドのエレクトロニクス中にデジタルコード化し、前記プリンタ・エレクト
ロニクスが必要なときにその情報を取り出すことができるようにすることにより
、行うことができる。
【０００６】 従来技術において、プリントヘッドの識別情報をプリンタ・エレクトロニクス
に提供するために数々の試みがなされてきた。Ｂｕｓｋｉｒｋらの米国特許第４
，８７２，０２７号は、プリントヘッドのノズルを発射させるレジスタネットワ
ーク／アレイ上に追加の電気接続パッドを提供するものを開示している。これら
の接続パッドは、レジスタネットワークに選択的に電気接続され、幾つかのユニ
ークな構成（各々は特定のプリントヘッドを画定する）のうちの１つに配設され
た個々のノズルを発射させる。電気パッドのこれらの独特な構成により提供され
るコードは、インストールされたヘッドのタイプが決定できるようにプリンタに
より検出可能となっている。これは、レジスタ回路または回路トレースに個々の
電気パッドを選択的に接続させる（または接続させない）ことにより、行われる
。レジスタラインを高電圧または低電圧レベルで別々にトグルして、前記追加接
続パッドに関連するライン上の電圧レベルシフトを検出することにより、接続の
有無を検出することができる。
に提供するために数々の試みがなされてきた。Ｂｕｓｋｉｒｋらの米国特許第４
，８７２，０２７号は、プリントヘッドのノズルを発射させるレジスタネットワ
ーク／アレイ上に追加の電気接続パッドを提供するものを開示している。これら
の接続パッドは、レジスタネットワークに選択的に電気接続され、幾つかのユニ
ークな構成（各々は特定のプリントヘッドを画定する）のうちの１つに配設され
た個々のノズルを発射させる。電気パッドのこれらの独特な構成により提供され
るコードは、インストールされたヘッドのタイプが決定できるようにプリンタに
より検出可能となっている。これは、レジスタ回路または回路トレースに個々の
電気パッドを選択的に接続させる（または接続させない）ことにより、行われる
。レジスタラインを高電圧または低電圧レベルで別々にトグルして、前記追加接
続パッドに関連するライン上の電圧レベルシフトを検出することにより、接続の
有無を検出することができる。
【０００７】 プリントヘッドの識別情報をプリンタに提供する他の従来法は、プリントヘッ
ド内に配設された識別回路を開示している。Ｋｉｋｕｃｈｉらの米国特許第４，
９３０，９１５号は、プリントヘッド内に配設されたプリントヘッド識別手段を
開示している。１つの実施形態において、プリンタのエレクトロニクスが前記プ
リンタ・エレクトロニクスおよび識別手段を相互接続する信号ライン上の「高い
」状態値を読む場合に、２４−ピン・プリントヘッドが同定される。９−ピン・
プリントヘッドは、「低い」状態信号により同定される。Ｋｉｋｕｃｈｉの発明
の他の実施形態では、並直列変換器により所定の識別信号を生成する。
ド内に配設された識別回路を開示している。Ｋｉｋｕｃｈｉらの米国特許第４，
９３０，９１５号は、プリントヘッド内に配設されたプリントヘッド識別手段を
開示している。１つの実施形態において、プリンタのエレクトロニクスが前記プ
リンタ・エレクトロニクスおよび識別手段を相互接続する信号ライン上の「高い
」状態値を読む場合に、２４−ピン・プリントヘッドが同定される。９−ピン・
プリントヘッドは、「低い」状態信号により同定される。Ｋｉｋｕｃｈｉの発明
の他の実施形態では、並直列変換器により所定の識別信号を生成する。
【０００８】 Ｂａｒｂｅｈｅｎｎらの米国特許第５，３６３，１３４号は、インクジェット
・プリンタのプリントヘッドで使用する集積回路を開示している。この集積回路
は、インクリザーバを加熱してインクジェットのパターンを生成するための縦横
の列に並べられた複数のレジスタセルを有するアレイ回路を含む。対応する数の
縦横のラインが、所望の印刷パターンに従って前記レジスタセルを選択および作
動するためにアレイ回路に結合される。識別回路を前記アレイ回路と同じ基板に
組み込む。前記識別回路は、各横のラインに対応し結合された複数のプログラム
可能パスの手段によりプログラム可能である。これらのプログラム可能パスはそ
れぞれ、直列に接続されたプログラム可能フューズおよび能動素子を含む。前記
プログラム可能パスの反対側端部は共通のノードで共に結合されており、このノ
ードは、横のラインの連続的なポーリングに応答して単一の直列出力信号を提供
するための出力回路に接続される。
・プリンタのプリントヘッドで使用する集積回路を開示している。この集積回路
は、インクリザーバを加熱してインクジェットのパターンを生成するための縦横
の列に並べられた複数のレジスタセルを有するアレイ回路を含む。対応する数の
縦横のラインが、所望の印刷パターンに従って前記レジスタセルを選択および作
動するためにアレイ回路に結合される。識別回路を前記アレイ回路と同じ基板に
組み込む。前記識別回路は、各横のラインに対応し結合された複数のプログラム
可能パスの手段によりプログラム可能である。これらのプログラム可能パスはそ
れぞれ、直列に接続されたプログラム可能フューズおよび能動素子を含む。前記
プログラム可能パスの反対側端部は共通のノードで共に結合されており、このノ
ードは、横のラインの連続的なポーリングに応答して単一の直列出力信号を提供
するための出力回路に接続される。
【０００９】 Ｂａｒｂｅｈｅｎｎが前記プリンタ・エレクトロニクスに提供することができ
る識別情報のビット数は、利用可能な横のラインの本数に制限される。例えば、
もしそのプリンタ・エレクトロニクスとアレイ回路とを相互接続する横のライン
が全部で７行ある場合、Ｂａｒｂｅｈｅｎｎの識別回路は７およびたった７ビッ
トの識別情報しか格納できない。なぜなら、前記プログラム可能パスの各々は、
これらの横列ラインのうちのユニークな一本に対応し結合しているからである。
８ビット以上の識別情報を含む識別回路を提供するためは、Ｂａｒｂｅｈｅｎｎ
は、横ラインの数または使用可能なアドレスラインを増やすことが必要であろう
。
る識別情報のビット数は、利用可能な横のラインの本数に制限される。例えば、
もしそのプリンタ・エレクトロニクスとアレイ回路とを相互接続する横のライン
が全部で７行ある場合、Ｂａｒｂｅｈｅｎｎの識別回路は７およびたった７ビッ
トの識別情報しか格納できない。なぜなら、前記プログラム可能パスの各々は、
これらの横列ラインのうちのユニークな一本に対応し結合しているからである。
８ビット以上の識別情報を含む識別回路を提供するためは、Ｂａｒｂｅｈｅｎｎ
は、横ラインの数または使用可能なアドレスラインを増やすことが必要であろう
。
【００１０】 利用可能なアドレスラインの数により制限される上に、プリントヘッド・カー
トリッジに格納することができる情報の量は、コストおよびスペースの考慮によ
っても制限される。多くのプリントヘッド・カートリッジは使い捨てであるため
、これらのコストを最小限に抑えることが非常に望ましい。プリントヘッドのチ
ップ上に大きなメモリアレイを載せると、プリントヘッドの製造コストが高くな
る。従って、プリントヘッド上の大きなメモリチップはメモリの観点から見て望
ましいかもしれないが、そのようなデバイスを使い捨てプリントヘッドに設置す
るという追加コストは、経済的に望ましくない結果を生じる。さらに、より多く
の情報をプリントヘッド・カートリッジに格納するには、プリントヘッド上のメ
モリ回路に必要なスペースが大きくなる。プリントヘッドの基板サイズが大きく
なれば、コストおよび複雑性はそれに応じて増大する。
トリッジに格納することができる情報の量は、コストおよびスペースの考慮によ
っても制限される。多くのプリントヘッド・カートリッジは使い捨てであるため
、これらのコストを最小限に抑えることが非常に望ましい。プリントヘッドのチ
ップ上に大きなメモリアレイを載せると、プリントヘッドの製造コストが高くな
る。従って、プリントヘッド上の大きなメモリチップはメモリの観点から見て望
ましいかもしれないが、そのようなデバイスを使い捨てプリントヘッドに設置す
るという追加コストは、経済的に望ましくない結果を生じる。さらに、より多く
の情報をプリントヘッド・カートリッジに格納するには、プリントヘッド上のメ
モリ回路に必要なスペースが大きくなる。プリントヘッドの基板サイズが大きく
なれば、コストおよび複雑性はそれに応じて増大する。
【００１１】 従って、最少数の構成要素を用いて最大量の情報を格納し、且つ好ましくは既
存のプリントヘッド・エレクトロニクスとプリンタ・エレクトロニクスとを相互
接続するアドレスラインの数により制限されない、効率的で安価なプリントヘッ
ド識別回路が必要となる。
存のプリントヘッド・エレクトロニクスとプリンタ・エレクトロニクスとを相互
接続するアドレスラインの数により制限されない、効率的で安価なプリントヘッ
ド識別回路が必要となる。
【００１２】 （発明の開示） 本発明は、情報を格納および提供するためのメモリデバイスを開示する。本発
明は、インクジェット・プリントヘッド用の同定デバイスを含む。前記デバイス
は、インクジェット・プリントヘッドと通信するためのプリンタ・エレクトロニ
クスを有する。シフトレジスタは、ロード信号に応答して複数のプリントヘッド
情報ビットをロードし、出力信号に応答して複数のプリントヘッド情報ビットを
逐次出力する。複数のメモリマトリクス（各行列はシフトレジスタの対応するメ
モリ入力に電気的に接続されている）は、プリントヘッド情報ビットを格納し、
前記プリンタ・エレクトロニクスから送られるデコード信号機能に応答して前記
プリントヘッド情報ビットを前記シフトレジスタの対応するメモリ入力に提供す
る。複数のアドレスラインは前記デコード信号機能をプリンタのエレクトロニク
スからメモリマトリクスへと送り、クロック信号およびロード信号を前記プリン
タ・エレクトロニクスからシフトレジスタへと送る。
明は、インクジェット・プリントヘッド用の同定デバイスを含む。前記デバイス
は、インクジェット・プリントヘッドと通信するためのプリンタ・エレクトロニ
クスを有する。シフトレジスタは、ロード信号に応答して複数のプリントヘッド
情報ビットをロードし、出力信号に応答して複数のプリントヘッド情報ビットを
逐次出力する。複数のメモリマトリクス（各行列はシフトレジスタの対応するメ
モリ入力に電気的に接続されている）は、プリントヘッド情報ビットを格納し、
前記プリンタ・エレクトロニクスから送られるデコード信号機能に応答して前記
プリントヘッド情報ビットを前記シフトレジスタの対応するメモリ入力に提供す
る。複数のアドレスラインは前記デコード信号機能をプリンタのエレクトロニク
スからメモリマトリクスへと送り、クロック信号およびロード信号を前記プリン
タ・エレクトロニクスからシフトレジスタへと送る。
【００１３】 上記発明は、アドレスラインの本数を増やすことなくプリントヘッド・カート
リッジに格納できる情報量を増加することにより従来技術を改良する。さらに、
シフトレジスタのメモリ入力にメモリマトリクスを接続することにより、格納可
能な情報ビット数を格段に増やしつつ、そのメモリデバイスを構築するのに必要
なトランジスタの数をあまり増やさない。このデコード信号機能により、プリン
タ・エレクトロニクスはある一連の所定のデジタルワードをプリントヘッドに送
ることができ、また前記プリントヘッド・カートリッジを記述する他の一連のデ
ジタルワードを受け取ることができる。このように、本発明は、プリントヘッド
が格納でき且つプリンタに提供できる情報量を格段に増やしつつそれに応じて前
記プリントヘッド・エレクトロニクスを非常に複雑化することのない、安価なデ
バイスを提供する。
リッジに格納できる情報量を増加することにより従来技術を改良する。さらに、
シフトレジスタのメモリ入力にメモリマトリクスを接続することにより、格納可
能な情報ビット数を格段に増やしつつ、そのメモリデバイスを構築するのに必要
なトランジスタの数をあまり増やさない。このデコード信号機能により、プリン
タ・エレクトロニクスはある一連の所定のデジタルワードをプリントヘッドに送
ることができ、また前記プリントヘッド・カートリッジを記述する他の一連のデ
ジタルワードを受け取ることができる。このように、本発明は、プリントヘッド
が格納でき且つプリンタに提供できる情報量を格段に増やしつつそれに応じて前
記プリントヘッド・エレクトロニクスを非常に複雑化することのない、安価なデ
バイスを提供する。
【００１４】 本発明の好適な実施形態において、各メモリマトリクスは、複数のトランジス
タを含む第１レベルを有する。各トランジスタはソース、ドレインおよびゲート
を有する。各トランジスタのゲートを、複数のアドレスラインのうちの対応する
アドレスラインに電気的に接続する。各トランジスタのソースは、特定のメモリ
マトリクスに対応するシフトレジスタのメモリ入力に電気的に接続される。ドレ
インは、論理１を表わす第１電圧ポテンシャルまたは論理０を表わす第２電圧ポ
テンシャルのいずれかに電気的に接続される。前記トランジスタは、第１ターミ
ナル、第２ターミナルおよびスイッチ入力を備えた電子スイッチとして機能する
。十分な高電圧が前記スイッチ入力に加えられると、前記電子スイッチは閉じて
、第１ターミナルが第２ターミナルに電気的に接続される。前記スイッチ入力に
電圧が加えられない場合、前記電子スイッチが開いて、第１および第２ターミナ
ルは電気的に接続さない。本願の大部分においてトランジスタが記載されている
が、同様に機能するあらゆるスイッチを使用することができることを理解された
い。
タを含む第１レベルを有する。各トランジスタはソース、ドレインおよびゲート
を有する。各トランジスタのゲートを、複数のアドレスラインのうちの対応する
アドレスラインに電気的に接続する。各トランジスタのソースは、特定のメモリ
マトリクスに対応するシフトレジスタのメモリ入力に電気的に接続される。ドレ
インは、論理１を表わす第１電圧ポテンシャルまたは論理０を表わす第２電圧ポ
テンシャルのいずれかに電気的に接続される。前記トランジスタは、第１ターミ
ナル、第２ターミナルおよびスイッチ入力を備えた電子スイッチとして機能する
。十分な高電圧が前記スイッチ入力に加えられると、前記電子スイッチは閉じて
、第１ターミナルが第２ターミナルに電気的に接続される。前記スイッチ入力に
電圧が加えられない場合、前記電子スイッチが開いて、第１および第２ターミナ
ルは電気的に接続さない。本願の大部分においてトランジスタが記載されている
が、同様に機能するあらゆるスイッチを使用することができることを理解された
い。
【００１５】 他の実施形態において、前記メモリマトリクスは、各々がソース、ドレインお
よびゲートを有する複数のトランジスタを含む第１レベルを有する。各トランジ
スタのゲートは、複数のアドレスラインのうちの対応するアドレスラインに電気
的に接続される。各トランジスタのソースは、第２の複数のトランジスタのうち
の１つのドレインに電気的に接続される。前記ドレインは、論理１を表わす第１
電圧ポテンシャルまたは論理０を表わす第２電圧ポテンシャルのいずれかに電気
的に接続される。第２レベルは第２の複数のトランジスタを含み、それぞれのト
ランジスタはソース、ドレインおよびゲートを有しており、前記第２の複数のト
ランジスタの各々のゲートは、前記複数のアドレスラインのうちの対応するアド
レスラインに電気的に接続される。前記第２の複数のトランジスタの各々のソー
スは、シフトレジスタの対応するメモリ入力に電気的に接続され、前記第２の複
数のトランジスタの各々のドレインは、前記第１の複数のトランジスタのうちの
あるグループのトランジスタのソースに電気的に接続される。この接続は、いず
れかのレベルのトランジスタのゲートに接続される任意の２つのアドレスライン
が論理１を含むときに、シフトレジスタメモリ入力と第１または第２の電圧ポテ
ンシャルとの間に単一の電流パスが完成するようになっている。
よびゲートを有する複数のトランジスタを含む第１レベルを有する。各トランジ
スタのゲートは、複数のアドレスラインのうちの対応するアドレスラインに電気
的に接続される。各トランジスタのソースは、第２の複数のトランジスタのうち
の１つのドレインに電気的に接続される。前記ドレインは、論理１を表わす第１
電圧ポテンシャルまたは論理０を表わす第２電圧ポテンシャルのいずれかに電気
的に接続される。第２レベルは第２の複数のトランジスタを含み、それぞれのト
ランジスタはソース、ドレインおよびゲートを有しており、前記第２の複数のト
ランジスタの各々のゲートは、前記複数のアドレスラインのうちの対応するアド
レスラインに電気的に接続される。前記第２の複数のトランジスタの各々のソー
スは、シフトレジスタの対応するメモリ入力に電気的に接続され、前記第２の複
数のトランジスタの各々のドレインは、前記第１の複数のトランジスタのうちの
あるグループのトランジスタのソースに電気的に接続される。この接続は、いず
れかのレベルのトランジスタのゲートに接続される任意の２つのアドレスライン
が論理１を含むときに、シフトレジスタメモリ入力と第１または第２の電圧ポテ
ンシャルとの間に単一の電流パスが完成するようになっている。
【００１６】 本発明の他の実施形態において、各メモリマトリクスがさらに、ゲート、ソー
スおよびドレインを有する複数のトランジスタを含み、これら複数のトランジス
タは、高レベル、低レベルおよび少なくとも１つの中間レベルからなる幾つかの
レベルでアレンジされる。これらのレベルのトランジスタのドレインは、最低レ
ベルのトランジスタのドレインが論理１を表わす第１電圧ポテンシャルまたは論
理０を表わす第２電圧ポテンシャルのいずれかに接続され、そのソースは中間レ
ベルの対応するトランジスタのドレインに接続されるように、接続される。さら
に、最高レベルのトランジスタのソースは、シフトレジスタのメモリ入力に接続
され、そのドレインは、中間レベルの対応するグループのトランジスタのソース
に接続される。中間レベルのトランジスタのソースは、より高いレベルの対応す
るトランジスタのドレインに電気的に接続され、そのドレインはより低いレベル
の対応するグループのトランジスタのソースに接続される。
スおよびドレインを有する複数のトランジスタを含み、これら複数のトランジス
タは、高レベル、低レベルおよび少なくとも１つの中間レベルからなる幾つかの
レベルでアレンジされる。これらのレベルのトランジスタのドレインは、最低レ
ベルのトランジスタのドレインが論理１を表わす第１電圧ポテンシャルまたは論
理０を表わす第２電圧ポテンシャルのいずれかに接続され、そのソースは中間レ
ベルの対応するトランジスタのドレインに接続されるように、接続される。さら
に、最高レベルのトランジスタのソースは、シフトレジスタのメモリ入力に接続
され、そのドレインは、中間レベルの対応するグループのトランジスタのソース
に接続される。中間レベルのトランジスタのソースは、より高いレベルの対応す
るトランジスタのドレインに電気的に接続され、そのドレインはより低いレベル
の対応するグループのトランジスタのソースに接続される。
【００１７】 特に好ましい実施形態において、これら複数のトランジスタのゲートは、レベ
ルの数と同数のアドレスラインがそれが接続されているトランジスタのゲートを
開くのに十分な電圧電位を含むときに、そのメモリマトリクスに対応するシフト
レジスタ・メモリ入力と第１または第２の電圧ポテンシャルとの間に単一の電流
パスが完成するように、アドレスラインに接続される。さらに他の実施形態にお
いて、メモリマトリクスは、幾つかのレベルにアレンジされた複数のトランジス
タを有する。前記デコード信号機能は複数のデジタルワードを含み、各ワードが
一定数のビットを含んでいて、メモリマトリクスからプリンタ識別情報のビット
を選択するためにそのデジタルワード中のレベルの数と同数のビットがアクティ
ブでなければならないようになっている。
ルの数と同数のアドレスラインがそれが接続されているトランジスタのゲートを
開くのに十分な電圧電位を含むときに、そのメモリマトリクスに対応するシフト
レジスタ・メモリ入力と第１または第２の電圧ポテンシャルとの間に単一の電流
パスが完成するように、アドレスラインに接続される。さらに他の実施形態にお
いて、メモリマトリクスは、幾つかのレベルにアレンジされた複数のトランジス
タを有する。前記デコード信号機能は複数のデジタルワードを含み、各ワードが
一定数のビットを含んでいて、メモリマトリクスからプリンタ識別情報のビット
を選択するためにそのデジタルワード中のレベルの数と同数のビットがアクティ
ブでなければならないようになっている。
【００１８】 特に好ましい実施形態において、デコード信号機能は一連のデジタルワードを
含み、各ワードは「Ｄ」に等しいビット数を有する。各メモリマトリクスは複数
のトランジスタからなり、これらのトランジスタはレベル数「Ｌ」に分けられる
。この実施形態において、複数のメモリマトリクスの各々に格納されることがで
きるプリントヘッド情報のビット数は、以下の等式で与えられる。
含み、各ワードは「Ｄ」に等しいビット数を有する。各メモリマトリクスは複数
のトランジスタからなり、これらのトランジスタはレベル数「Ｌ」に分けられる
。この実施形態において、複数のメモリマトリクスの各々に格納されることがで
きるプリントヘッド情報のビット数は、以下の等式で与えられる。
【００１９】
【００２０】 さらに、各メモリマトリクスを構築するのに必要なトランジスタの数は、以下
の等式により与えられる。
の等式により与えられる。
【００２１】
【００２２】 本発明の情報格納・提供システムはさらに、インクジェット・プリントヘッド
識別情報を格納してこの識別情報をインクジェットプリンタ・エレクトロニクス
に提供するためのメモリマトリクスを含む。このメモリマトリクスは、ソース、
ドレインおよびゲートを有する複数のトランジスタを有する。これらのトランジ
スタは複数のレベルでアレンジされる。複数のプリントヘッド・アドレスライン
は、トランジスタのゲートに接続される。複数のシフトレジスタは、複数のプリ
ントヘッド・アドレスラインで受け取ったデコード信号機能に応答して、複数の
トランジスタからプリントヘッド識別情報を受け取る。シフトレジスタは、プリ
ントヘッド情報をインクジェットプリンタ・エレクトロニクスに逐次伝送する。
第１レベルのトランジスタのドレインは、論理１または論理０のいずれかに電気
的に接続される。最終レベルのトランジスタのソースは、前記複数のシフトレジ
スタのうちの１つのメモリ入力に接続される。トランジスタのゲートは、所与の
量のプリントヘッド識別情報を格納することができるメモリマトリクスを構築す
るために必要なトランジスタの数を最少にするようにプリントヘッド・アドレス
ラインに接続される。プリントヘッドは、出力ラインを有する温度感知回路を有
する。プリントヘッド識別情報は、温度感知回路の出力ライン上のプリンタ・エ
レクトロニクスに逐次伝送される。
識別情報を格納してこの識別情報をインクジェットプリンタ・エレクトロニクス
に提供するためのメモリマトリクスを含む。このメモリマトリクスは、ソース、
ドレインおよびゲートを有する複数のトランジスタを有する。これらのトランジ
スタは複数のレベルでアレンジされる。複数のプリントヘッド・アドレスライン
は、トランジスタのゲートに接続される。複数のシフトレジスタは、複数のプリ
ントヘッド・アドレスラインで受け取ったデコード信号機能に応答して、複数の
トランジスタからプリントヘッド識別情報を受け取る。シフトレジスタは、プリ
ントヘッド情報をインクジェットプリンタ・エレクトロニクスに逐次伝送する。
第１レベルのトランジスタのドレインは、論理１または論理０のいずれかに電気
的に接続される。最終レベルのトランジスタのソースは、前記複数のシフトレジ
スタのうちの１つのメモリ入力に接続される。トランジスタのゲートは、所与の
量のプリントヘッド識別情報を格納することができるメモリマトリクスを構築す
るために必要なトランジスタの数を最少にするようにプリントヘッド・アドレス
ラインに接続される。プリントヘッドは、出力ラインを有する温度感知回路を有
する。プリントヘッド識別情報は、温度感知回路の出力ライン上のプリンタ・エ
レクトロニクスに逐次伝送される。
【００２３】 本発明のさらに他の好適な実施形態において、情報を格納および出力するため
のメモリデバイスが提供される。前記デバイスは、複数のメモリマトリクスから
なる。各メモリマトリクスは、ドレイン、ソースおよびゲートを有する複数のト
ランジスタを含む。これら複数のトランジスタは、最低レベルから最高レベルま
での複数のレベルでアレンジされる。複数の単一ビット・シフトレジスタは、直
列出力を生成する。各シフトレジスタは、メモリ入力および関連するメモリマト
リクスを有する。各シフトレジスタのメモリ入力は、シフトレジスタが関連する
メモリマトリクスの最高レベルのトランジスタのソースに電気的に接続される。
複数のアドレスラインは、デコード信号機能、ロード信号およびクロック信号を
受け取る。出力ラインは、複数のシフトレジスタの直列出力を送信する。前記複
数のトランジスタの各トランジスタのゲートは、複数のアドレスラインのうちの
１つに電気的に接続される。最低レベルのトランジスタのドレインは、論理１を
表わす電圧ポテンシャルまたは論理０を表わす電圧ポテンシャルのいずれかに電
気的に接続される。最低レベルのトランジスタのソースは、次に高いレベルのト
ランジスタのドレインに電気的に接続される。そのレベルの直ぐ上のレベルを有
するレベルのトランジスタおよびそのレベルの直ぐ下のレベルを有するレベルの
トランジスタのソースは、そのレベルの直ぐ上のレベルのトランジスタのドレイ
ンに電気的に接続され、そのドレインはそのレベルの直ぐ下のレベルのトランジ
スタのソースに電気的に接続される。
のメモリデバイスが提供される。前記デバイスは、複数のメモリマトリクスから
なる。各メモリマトリクスは、ドレイン、ソースおよびゲートを有する複数のト
ランジスタを含む。これら複数のトランジスタは、最低レベルから最高レベルま
での複数のレベルでアレンジされる。複数の単一ビット・シフトレジスタは、直
列出力を生成する。各シフトレジスタは、メモリ入力および関連するメモリマト
リクスを有する。各シフトレジスタのメモリ入力は、シフトレジスタが関連する
メモリマトリクスの最高レベルのトランジスタのソースに電気的に接続される。
複数のアドレスラインは、デコード信号機能、ロード信号およびクロック信号を
受け取る。出力ラインは、複数のシフトレジスタの直列出力を送信する。前記複
数のトランジスタの各トランジスタのゲートは、複数のアドレスラインのうちの
１つに電気的に接続される。最低レベルのトランジスタのドレインは、論理１を
表わす電圧ポテンシャルまたは論理０を表わす電圧ポテンシャルのいずれかに電
気的に接続される。最低レベルのトランジスタのソースは、次に高いレベルのト
ランジスタのドレインに電気的に接続される。そのレベルの直ぐ上のレベルを有
するレベルのトランジスタおよびそのレベルの直ぐ下のレベルを有するレベルの
トランジスタのソースは、そのレベルの直ぐ上のレベルのトランジスタのドレイ
ンに電気的に接続され、そのドレインはそのレベルの直ぐ下のレベルのトランジ
スタのソースに電気的に接続される。
【００２４】 以下に、本発明の好適な実施形態について図面を参照にしてさらに詳細に述べ
る。図中、幾つかの図面において同じ参照番号および参照文字は同様もしくは似
たエレメントをさす。
る。図中、幾つかの図面において同じ参照番号および参照文字は同様もしくは似
たエレメントをさす。
【００２５】 （発明を実施するための最良の形態） 本発明の好ましい実施形態によれば、インクジェットプリンタ・エレクトロニ
クス２２およびインクジェット・プリントヘッド・エレクトロニクス２４を含む
インクジェット・プリントヘッド識別システム２０が図１に示されている。一般
的には、バブルジェット・プリントヘッドは、選択的にインクを沸騰させ、プリ
ントヘッド上のオリフィスプレート（図示せず）のオリフィスを通して放出する
抵抗器アレイ、すなわちプリントヘッド・アレイ３０を組み込んでいる。アレイ
３０内の抵抗器は、アドレス線２９上のプリンタエレクトロニクス２２から受信
される適切な信号によって選択的に付勢される。プリンタエレクトロニクス２２
内で、一般的にはＴＴＬレベル出力を供給するＡＳＩＣコントローラであるマイ
クロプロセッサコントローラ２６は、印刷データコマンドをヘッド駆動回路２８
に送る。好ましい実施形態では、駆動回路２８は、テキサスインストルメンツ７
５３７３の１００ミリアンペアのプッシュプルドライバである。
クス２２およびインクジェット・プリントヘッド・エレクトロニクス２４を含む
インクジェット・プリントヘッド識別システム２０が図１に示されている。一般
的には、バブルジェット・プリントヘッドは、選択的にインクを沸騰させ、プリ
ントヘッド上のオリフィスプレート（図示せず）のオリフィスを通して放出する
抵抗器アレイ、すなわちプリントヘッド・アレイ３０を組み込んでいる。アレイ
３０内の抵抗器は、アドレス線２９上のプリンタエレクトロニクス２２から受信
される適切な信号によって選択的に付勢される。プリンタエレクトロニクス２２
内で、一般的にはＴＴＬレベル出力を供給するＡＳＩＣコントローラであるマイ
クロプロセッサコントローラ２６は、印刷データコマンドをヘッド駆動回路２８
に送る。好ましい実施形態では、駆動回路２８は、テキサスインストルメンツ７
５３７３の１００ミリアンペアのプッシュプルドライバである。
【００２６】 駆動回路２８は、コントローラ２６から受信された印刷データコマンドを、多
重分離され、アドレス線２９を介してプリントヘッド・エレクトロニクス２４に
逐次供給される適切にフォーマット化されたアナログパルスに変換する。これら
のアナログパルスには、プリントヘッド・アレイ３０内の抵抗器を加熱するのに
十分な強さがあるので、プリントヘッド内のインクは、沸騰し、バブルを形成し
、それによってインクをオリフィスを通して放出する。使用可能なアドレス線２
９の数は使用される特定のプリンタに応じて変わる。
重分離され、アドレス線２９を介してプリントヘッド・エレクトロニクス２４に
逐次供給される適切にフォーマット化されたアナログパルスに変換する。これら
のアナログパルスには、プリントヘッド・アレイ３０内の抵抗器を加熱するのに
十分な強さがあるので、プリントヘッド内のインクは、沸騰し、バブルを形成し
、それによってインクをオリフィスを通して放出する。使用可能なアドレス線２
９の数は使用される特定のプリンタに応じて変わる。
【００２７】 異なってフォーマット化されたアナログパルスを必要とする異なる方式および
型式のインクジェット・プリントヘッドはインクジェットプリンタで交換可能で
あるために、プリンタエレクトロニクス２２がプリンタに設置されたプリントヘ
ッドに関連する情報を所有することは重要である。プリントヘッド・パラメータ
情報によってプリンタエレクトロニクス２２が印刷制御アルゴリズムを再構成し
、設置された特定のプリントヘッドに適切であるアナログパルスを生成すること
ができるため、プリントヘッド・パラメータ情報は、印刷エレクトロニクス２２
に有用である。本発明は、製造中プリントヘッド・エレクトロニクス２４に集積
化される識別（ＩＤ）回路３２でプリントヘッド識別情報をデジタル的に符号化
することによって、プリントヘッド識別情報をプリンタエレクトロニクス２２に
供給する。
型式のインクジェット・プリントヘッドはインクジェットプリンタで交換可能で
あるために、プリンタエレクトロニクス２２がプリンタに設置されたプリントヘ
ッドに関連する情報を所有することは重要である。プリントヘッド・パラメータ
情報によってプリンタエレクトロニクス２２が印刷制御アルゴリズムを再構成し
、設置された特定のプリントヘッドに適切であるアナログパルスを生成すること
ができるため、プリントヘッド・パラメータ情報は、印刷エレクトロニクス２２
に有用である。本発明は、製造中プリントヘッド・エレクトロニクス２４に集積
化される識別（ＩＤ）回路３２でプリントヘッド識別情報をデジタル的に符号化
することによって、プリントヘッド識別情報をプリンタエレクトロニクス２２に
供給する。
【００２８】 一般的には、プリントヘッド・エレクトロニクス２４は単一集積チップとして
製造される。プリントヘッド抵抗器アレイ３０および対応するアドレス線接続部
２９に加えて、このチップは通常温度検出回路３４を組み込んでいる。この温度
検出回路３４は、一般的には、印刷中プリントヘッドの温度を検出する金属抵抗
器である。検出温度は、アナログ信号として出力線３５上のプリンタコントロー
ラ２６に供給され、プリンタコントローラ２６は、過熱状態の間プリントヘッド
を監視できる。
製造される。プリントヘッド抵抗器アレイ３０および対応するアドレス線接続部
２９に加えて、このチップは通常温度検出回路３４を組み込んでいる。この温度
検出回路３４は、一般的には、印刷中プリントヘッドの温度を検出する金属抵抗
器である。検出温度は、アナログ信号として出力線３５上のプリンタコントロー
ラ２６に供給され、プリンタコントローラ２６は、過熱状態の間プリントヘッド
を監視できる。
【００２９】 １／Ｏ要求を減らすために、本発明のＩＤ回路３２は、プリンタエレクトロニ
クス２２から入力を受信する存在するアドレス線２９の全てではなくいくつかを
使用すると共に、符号化プリントヘッド識別情報をプリンタエレクトロニクス２
２に連続して伝送するために存在する温度検出出力３５を使用する。最大３本の
アドレス線は、入力を受信するためにＩＤ回路３２によって使用され、ＩＤ回路
３２内の情報の符号化ビット数は使用されるアドレス線２９の数とは無関係であ
る。プリンタエレクトロニクス２２は、プリンタが使用されていないときだけ温
度検出を読み取るために、通常の動作中温度検出出力３５に対する妨害はわずか
であるかあるいは全くない。
クス２２から入力を受信する存在するアドレス線２９の全てではなくいくつかを
使用すると共に、符号化プリントヘッド識別情報をプリンタエレクトロニクス２
２に連続して伝送するために存在する温度検出出力３５を使用する。最大３本の
アドレス線は、入力を受信するためにＩＤ回路３２によって使用され、ＩＤ回路
３２内の情報の符号化ビット数は使用されるアドレス線２９の数とは無関係であ
る。プリンタエレクトロニクス２２は、プリンタが使用されていないときだけ温
度検出を読み取るために、通常の動作中温度検出出力３５に対する妨害はわずか
であるかあるいは全くない。
【００３０】 好ましい実施形態では、プリントヘッド識別情報は、デジタル的に符号化され
、図２に示されたような１つあるいはそれ以上のプログラム化された１ビットシ
フトレジスタ５０によってＩＤ回路３２に入力される。例えば、シフトレジスタ
５０は、負荷トランジスタ５２のゲートがアドレス線２９の中の１つで受信され
た負荷信号７０によってアクティブにされた場合、負荷トランジスタ５２のソー
スをアース５１に接続し、ロジック“０”を生成するか、あるいは負荷トランジ
スタ５２のゲートがアクティブである場合、負荷トランジスタ５２のソースを電
圧源５３に接続し、ロジック“１”を生成するかのいずれかによって製造中にマ
スクプログラム化される。負荷トランジスタ５２のゲートが負荷信号７０によっ
てアクティブになる場合、プログラム化ロジック、すなわち電圧レベルは入力ト
ランジスタ５４のゲートに伝達される。トランジスタ５２がターンオフになった
後、伝達された電圧レベルは、入力トランジスタ５４の寄生ゲート容量に蓄積さ
れたままである。入力トランジスタ５４のゲートの電圧は最終的には漏れ電流に
より放電するため、この電圧はゲート上に動的に蓄積されるものとみなされる。
、図２に示されたような１つあるいはそれ以上のプログラム化された１ビットシ
フトレジスタ５０によってＩＤ回路３２に入力される。例えば、シフトレジスタ
５０は、負荷トランジスタ５２のゲートがアドレス線２９の中の１つで受信され
た負荷信号７０によってアクティブにされた場合、負荷トランジスタ５２のソー
スをアース５１に接続し、ロジック“０”を生成するか、あるいは負荷トランジ
スタ５２のゲートがアクティブである場合、負荷トランジスタ５２のソースを電
圧源５３に接続し、ロジック“１”を生成するかのいずれかによって製造中にマ
スクプログラム化される。負荷トランジスタ５２のゲートが負荷信号７０によっ
てアクティブになる場合、プログラム化ロジック、すなわち電圧レベルは入力ト
ランジスタ５４のゲートに伝達される。トランジスタ５２がターンオフになった
後、伝達された電圧レベルは、入力トランジスタ５４の寄生ゲート容量に蓄積さ
れたままである。入力トランジスタ５４のゲートの電圧は最終的には漏れ電流に
より放電するため、この電圧はゲート上に動的に蓄積されるものとみなされる。
【００３１】 プログラム化電圧レベルの負荷を与えられた入力７８によって、プログラム化
電圧レベルは、直ちに出力７６にシフトできる。これは、プリンタエレクトロニ
クス２２によって伝送された逐次クロック信号によって行われ、シフトレジスタ
５０によって受信される。クロック１入力は線７２で受信され、クロック２入力
は線７４で受信され、ここで各クロック入力７２、７４は、別個のアドレス線２
９を介してプリンタエレクトロニクス２２から受信される。クロック１入力７２
の電圧パルスは、ロジック反転を入力トランジスタ５４のゲートから出力トラン
ジスタ６０のゲートに伝達する。クロック１入力７２がアクティブである場合、
負荷トランジスタ５６は、パストランジスタ５８をターンオンにするときにター
ンオンになる。シフトレジスタ５０の入力７８がロジック“１”である場合、入
力トランジスタ５４はターンオンし、出力トランジスタ６０のゲートは放電する
。シフトレジスタ５０の入力７８がロジック“０”であるならば、入力トランジ
スタ５４は、オフのままであり、出力トランジスタ６０のゲートは、負荷トラン
ジスタ５６およびパストランジスタ５８を通して放電される。クロック１入力７
２の電圧パルスが非アクティブになる場合、パストランジスタ５８はターンオフ
になり、電圧レベル（すなわち、入力トランジスタ５４のゲート上に寄生的に蓄
積される電圧レベルのロジック反転）は、出力トランジスタ６０のゲート上に動
的に蓄積される。
電圧レベルは、直ちに出力７６にシフトできる。これは、プリンタエレクトロニ
クス２２によって伝送された逐次クロック信号によって行われ、シフトレジスタ
５０によって受信される。クロック１入力は線７２で受信され、クロック２入力
は線７４で受信され、ここで各クロック入力７２、７４は、別個のアドレス線２
９を介してプリンタエレクトロニクス２２から受信される。クロック１入力７２
の電圧パルスは、ロジック反転を入力トランジスタ５４のゲートから出力トラン
ジスタ６０のゲートに伝達する。クロック１入力７２がアクティブである場合、
負荷トランジスタ５６は、パストランジスタ５８をターンオンにするときにター
ンオンになる。シフトレジスタ５０の入力７８がロジック“１”である場合、入
力トランジスタ５４はターンオンし、出力トランジスタ６０のゲートは放電する
。シフトレジスタ５０の入力７８がロジック“０”であるならば、入力トランジ
スタ５４は、オフのままであり、出力トランジスタ６０のゲートは、負荷トラン
ジスタ５６およびパストランジスタ５８を通して放電される。クロック１入力７
２の電圧パルスが非アクティブになる場合、パストランジスタ５８はターンオフ
になり、電圧レベル（すなわち、入力トランジスタ５４のゲート上に寄生的に蓄
積される電圧レベルのロジック反転）は、出力トランジスタ６０のゲート上に動
的に蓄積される。
【００３２】 クロック２入力７４上の電圧パルスは、ロジック反転を出力トランジスタ６０
のゲートからシフトレジスタの出力７６に伝達する。クロック２パルスがアクテ
ィブである場合、負荷トランジスタ６２は、パストランジスタ６４をターンオン
にするときターンオンになる。出力トランジスタ６０のゲート電圧のロジック反
転はシフトレジスタの出力７６に伝達する。従って、クロック１入力およびクロ
ック２入力７２、７４上の連続パルス後、入力７８上のロジックレベルは単一ビ
ットとして出力７６に伝達される。
のゲートからシフトレジスタの出力７６に伝達する。クロック２パルスがアクテ
ィブである場合、負荷トランジスタ６２は、パストランジスタ６４をターンオン
にするときターンオンになる。出力トランジスタ６０のゲート電圧のロジック反
転はシフトレジスタの出力７６に伝達する。従って、クロック１入力およびクロ
ック２入力７２、７４上の連続パルス後、入力７８上のロジックレベルは単一ビ
ットとして出力７６に伝達される。
【００３３】 負荷トランジスタ５２、５６、６２は、クロックパルス中を除いて常にオフで
あるために、図２のレジスタ５０はほとんど電力を消費しないことに注目すべき
である。
あるために、図２のレジスタ５０はほとんど電力を消費しないことに注目すべき
である。
【００３４】 好ましい実施形態では、いくつかのシフトレジスタ５０は、図３に示された４
ビット例のようなデジタルコードを供給するために直列に接続されている。負荷
信号７０の電圧パルスは、符号化ロジックレベルあるいは４つのシフトレジスタ
５０Ａ−Ｄの各々内で符号化されたビットの並列負荷を始動する。前述のように
、これは、各シフトレジスタ５０Ａ−Ｄの入力７８（図２）に動的に蓄積される
プログラム化ロジックレベルを生じる。クロック２入力７４上のパルスが後に続
くクロック１入力７２上のパルスは、ロジックレベルを各レジスタ入力７８から
各レジスタ出力７６にシフトするので、各レジスタ出力７６は、次のレジスタの
入力７８上に動的に蓄積される。
ビット例のようなデジタルコードを供給するために直列に接続されている。負荷
信号７０の電圧パルスは、符号化ロジックレベルあるいは４つのシフトレジスタ
５０Ａ−Ｄの各々内で符号化されたビットの並列負荷を始動する。前述のように
、これは、各シフトレジスタ５０Ａ−Ｄの入力７８（図２）に動的に蓄積される
プログラム化ロジックレベルを生じる。クロック２入力７４上のパルスが後に続
くクロック１入力７２上のパルスは、ロジックレベルを各レジスタ入力７８から
各レジスタ出力７６にシフトするので、各レジスタ出力７６は、次のレジスタの
入力７８上に動的に蓄積される。
【００３５】 各クロック１およびクロック２シーケンスのパルスで、各プログラム化ビット
は、連続的に、直列に出力装置８０にシフトされ、全てのビットがコントローラ
２６によって読み出されるまで、コントローラによって読み出される。コントロ
ーラ２６は、コードを解読し、プリントヘッド識別情報を決定し、それに応じて
印刷制御アルゴリズムを再構成するようにプログラム化される。このように、単
一インクジェットプリンタは多数の異なる型式のプリントヘッドを収容できる。
は、連続的に、直列に出力装置８０にシフトされ、全てのビットがコントローラ
２６によって読み出されるまで、コントローラによって読み出される。コントロ
ーラ２６は、コードを解読し、プリントヘッド識別情報を決定し、それに応じて
印刷制御アルゴリズムを再構成するようにプログラム化される。このように、単
一インクジェットプリンタは多数の異なる型式のプリントヘッドを収容できる。
【００３６】 図３に示されるように、出力装置８０は、好ましくは、開放ドレイン出力トラ
ンジスタ８４および放電トランジスタ８２を含んでいる。出力トランジスタ８４
のドレインの電圧レベルは、プリンタエレクトロニクス２２（図１）内の負荷装
置（図示せず）を通して線８６上でプルアップされるので、プリンタコントロー
ラ２６は、各クロック２パルス後にプログラム化ロジックレベルを読み出す。例
えば、クロック２パルスによってプログラム化ロジックレベル“１”は出力トラ
ンジスタ８４のゲートに伝送され、出力トランジスタ８４はアクティブになり、
ドレインはプルダウンされる。コントローラ２６は、線８６の電圧レベルを読み
出すことによってドレインで低下された電圧レベルを検出し、それによってロジ
ックレベル“１”はＩＤ回路３２によって伝送されたことを検出する。同様に、
各連続クロック２パルスで、シフトレジスタ５０Ａ−Ｄのプログラム化ロジック
レベルは、逐次シフトされ、出力トランジスタ８４に直列に伝送され、コントロ
ーラ２６によって読み出される。図４は、図３のＩＤ回路３２による４ビットの
符号化情報の直列伝送のためのタイミング図である。
ンジスタ８４および放電トランジスタ８２を含んでいる。出力トランジスタ８４
のドレインの電圧レベルは、プリンタエレクトロニクス２２（図１）内の負荷装
置（図示せず）を通して線８６上でプルアップされるので、プリンタコントロー
ラ２６は、各クロック２パルス後にプログラム化ロジックレベルを読み出す。例
えば、クロック２パルスによってプログラム化ロジックレベル“１”は出力トラ
ンジスタ８４のゲートに伝送され、出力トランジスタ８４はアクティブになり、
ドレインはプルダウンされる。コントローラ２６は、線８６の電圧レベルを読み
出すことによってドレインで低下された電圧レベルを検出し、それによってロジ
ックレベル“１”はＩＤ回路３２によって伝送されたことを検出する。同様に、
各連続クロック２パルスで、シフトレジスタ５０Ａ−Ｄのプログラム化ロジック
レベルは、逐次シフトされ、出力トランジスタ８４に直列に伝送され、コントロ
ーラ２６によって読み出される。図４は、図３のＩＤ回路３２による４ビットの
符号化情報の直列伝送のためのタイミング図である。
【００３７】 図３を連続参照すると、開放ドレイン出力８６は、好ましくは、存在するチッ
プＩ／Ｏ線を使用し、温度検出出力３５のような符号化識別情報をプリンタコン
トローラ２６に直列に伝送する。符号化情報が直列に伝送されるという事実とと
もに、存在する温度検出出力３５の使用は付加的チップ出力線に対する必要性を
取り除く。符号化情報の全ビットが読み出された後、負荷信号線７０上のパルス
は、放電トランジスタ８２を作動させ、出力トランジスタ８４のゲートを放電さ
せ、それによって出力トランジスタ８４のゲートが放電された直後有効温度検出
情報はコントローラ２６に伝送できる。温度検出回路３４の通常動作の可能な妨
害を防止するために、パルスは、温度検出回路３４の各読み出しより前にコント
ローラ２６によって負荷信号線７０上に出力される。これは、出力トランジスタ
８４のゲートが温度制御動作中に放電されたままであることを確実にする。
プＩ／Ｏ線を使用し、温度検出出力３５のような符号化識別情報をプリンタコン
トローラ２６に直列に伝送する。符号化情報が直列に伝送されるという事実とと
もに、存在する温度検出出力３５の使用は付加的チップ出力線に対する必要性を
取り除く。符号化情報の全ビットが読み出された後、負荷信号線７０上のパルス
は、放電トランジスタ８２を作動させ、出力トランジスタ８４のゲートを放電さ
せ、それによって出力トランジスタ８４のゲートが放電された直後有効温度検出
情報はコントローラ２６に伝送できる。温度検出回路３４の通常動作の可能な妨
害を防止するために、パルスは、温度検出回路３４の各読み出しより前にコント
ローラ２６によって負荷信号線７０上に出力される。これは、出力トランジスタ
８４のゲートが温度制御動作中に放電されたままであることを確実にする。
【００３８】 コントローラ２６は、線８６上に直列デジタル出力を読み出し、受信ビットパ
ターンをプリントヘッド情報の蓄積相関と比較することによってプリントヘッド
識別情報を決定する。プリンタコントローラ２６によって適切に識別されたプリ
ントヘッドに関して、コントローラ２６は、直ぐに設置されたプリントヘッドで
の印刷に適合するようにその制御システムアルゴリズムを再構成できる。
ターンをプリントヘッド情報の蓄積相関と比較することによってプリントヘッド
識別情報を決定する。プリンタコントローラ２６によって適切に識別されたプリ
ントヘッドに関して、コントローラ２６は、直ぐに設置されたプリントヘッドで
の印刷に適合するようにその制御システムアルゴリズムを再構成できる。
【００３９】 任意の数のシフトレジスタ５０は、アドレス線２９の必要数を増加させないで
本発明で使用できることが分かる。従って、デジタルコードを含むビット数が使
用可能なアドレス線２９の全数とは無関係であるプリントヘッド識別情報を含む
デジタルコードをプリンタコントローラ２６に直列に伝送するインクジェット・
プリントヘッド識別回路３２が開示されている。
本発明で使用できることが分かる。従って、デジタルコードを含むビット数が使
用可能なアドレス線２９の全数とは無関係であるプリントヘッド識別情報を含む
デジタルコードをプリンタコントローラ２６に直列に伝送するインクジェット・
プリントヘッド識別回路３２が開示されている。
【００４０】 次に、図５を参照すると、１ビットシフトレジスタ９２のメモリ入力９０に電
気的に接続されているデコードメモリマトリクス８８を有するプリントヘッド識
別回路が示されている。メモリマトリクス８８は、入力としてデコード信号機能
を受け取る。メモリマトリクス８８のデコード入力９４に送られるデコード信号
機能は、好ましくは、一連の所定のデジタルワードからなる。これらのデジタル
ワードは、情報の中の１ビットをそれぞれ出力するようにメモリマトリクス８８
に促す。この情報のビットは、１ビット直列レジスタ９２のメモリ入力９０に送
られる。１ビットシフトレジスタ９２がプリンタエレクトロニクスから制御信号
９６を受信する場合、メモリマトリクス８８によって供給される情報のビットは
、対応する１ビットシフトレジスタ９２にロードされる。次に、１ビットシフト
レジスタ９２は、出力線９８上の情報ビットをプリンタエレクトロニクスに直列
に伝送する。次に、プリンタエレクトロニクスは、デコード信号機能の次のワー
ドをメモリマトリクス８８に送る。他の情報セットは、メモリマトリクス８８の
デコード入力９４でデコード信号機能の第２のワードを受信することに応じてプ
リントヘッド識別回路によってプリンタエレクトロニクスに送られる。この処理
は、全プリントヘッド識別情報がプリンタエレクトロニクスによって受信される
まで、繰り返される。
気的に接続されているデコードメモリマトリクス８８を有するプリントヘッド識
別回路が示されている。メモリマトリクス８８は、入力としてデコード信号機能
を受け取る。メモリマトリクス８８のデコード入力９４に送られるデコード信号
機能は、好ましくは、一連の所定のデジタルワードからなる。これらのデジタル
ワードは、情報の中の１ビットをそれぞれ出力するようにメモリマトリクス８８
に促す。この情報のビットは、１ビット直列レジスタ９２のメモリ入力９０に送
られる。１ビットシフトレジスタ９２がプリンタエレクトロニクスから制御信号
９６を受信する場合、メモリマトリクス８８によって供給される情報のビットは
、対応する１ビットシフトレジスタ９２にロードされる。次に、１ビットシフト
レジスタ９２は、出力線９８上の情報ビットをプリンタエレクトロニクスに直列
に伝送する。次に、プリンタエレクトロニクスは、デコード信号機能の次のワー
ドをメモリマトリクス８８に送る。他の情報セットは、メモリマトリクス８８の
デコード入力９４でデコード信号機能の第２のワードを受信することに応じてプ
リントヘッド識別回路によってプリンタエレクトロニクスに送られる。この処理
は、全プリントヘッド識別情報がプリンタエレクトロニクスによって受信される
まで、繰り返される。
【００４１】 １つの３ビットシフトレジスタが図５に示された３つの１ビットシフトレジス
タが図５に示された３つの１ビットシフトレジスタ９２の代わりに使用できるこ
とを理解すべきである。しかしながら、前述されるように、プリントヘッド・カ
ートリッジの空間は限られるので、使用される部品はより小さくなればなるほど
益々、満足できる。さらに、上記にも述べられているように、大部分のプリント
ヘッド・カートリッジは使い捨てであるように設計される。従って、図５に示さ
れた印刷識別回路はできるだけ安価に製造されるべきであることが特に望ましい
。
タが図５に示された３つの１ビットシフトレジスタ９２の代わりに使用できるこ
とを理解すべきである。しかしながら、前述されるように、プリントヘッド・カ
ートリッジの空間は限られるので、使用される部品はより小さくなればなるほど
益々、満足できる。さらに、上記にも述べられているように、大部分のプリント
ヘッド・カートリッジは使い捨てであるように設計される。従って、図５に示さ
れた印刷識別回路はできるだけ安価に製造されるべきであることが特に望ましい
。
【００４２】 図６は、本発明の１レベルデコードメモリマトリクスの回路図である。図６に
示された１レベルデコードメモリマトリクスは５ビットの情報を記憶する。これ
らのビットの情報は、５つのトランジスタ１００、１０２、１０４、１０６およ
び１０８のドレイン９８を論理“１”を示す電位Ｖｄｄ５３あるいは論理“０”
を示す電位Ｇｎｄ５１のいずれかに接続することによって記憶される。１レベル
デコードメモリマトリクスは、５つのプリントヘッド・アドレス線１１０、１１
２、１１４、１１６および１１８でデコード信号を受信する。図６に示された１
レベルデコードメモリマトリクスに関しては、デコード信号機能は、各ワードに
含まれた５つのディジットを有する一連の５つのデジタルワードからなる。この
１メモリマトリクスから出力されるプリントヘッド情報は５ビット情報ビットで
あり、この情報ビットはデコード信号機能の各ワードに応答する。
示された１レベルデコードメモリマトリクスは５ビットの情報を記憶する。これ
らのビットの情報は、５つのトランジスタ１００、１０２、１０４、１０６およ
び１０８のドレイン９８を論理“１”を示す電位Ｖｄｄ５３あるいは論理“０”
を示す電位Ｇｎｄ５１のいずれかに接続することによって記憶される。１レベル
デコードメモリマトリクスは、５つのプリントヘッド・アドレス線１１０、１１
２、１１４、１１６および１１８でデコード信号を受信する。図６に示された１
レベルデコードメモリマトリクスに関しては、デコード信号機能は、各ワードに
含まれた５つのディジットを有する一連の５つのデジタルワードからなる。この
１メモリマトリクスから出力されるプリントヘッド情報は５ビット情報ビットで
あり、この情報ビットはデコード信号機能の各ワードに応答する。
【００４３】 １レベルメモリマトリクスのためのデコード信号機能は、１つのアクティブで
あるかあるいは論理１のビット／ワードだけを有するべきである。例えば、第１
のワードは“１００００”で有り得る。従って、トランジスタ１００のゲート１
２０に接続されたプリントヘッド・アドレス線は、１を含み、トランジスタ１０
２、１０４、１０６および１０８のゲート１２０に接続されたプリントヘッド・
アドレス線は論理０を含む。論理１をトランジスタ１００のゲート１２０に印加
することによって、そのドレイン９８の電圧をそのソース４８に伝達する。従っ
て、トランジスタ１００のドレイン９８が論理１に接続されるならば、論理１は
、トランジスタ１００のソース１２２およびシフトレジスタメモリ入力１２４に
伝達される。同様に、アドレス線１１０、１１２、１１４、１１６および１１８
のそれぞれにデジタルワード“０１０００”を送ることによって、トランジスタ
１０２のドレイン９８上にトランジスタ１０２のソースおよびシフトレジスタメ
モリ入力１２４に伝達される電圧を生じる。単一論理１を含む一連のデジタルワ
ードを送ることによって、プリンタエレクトロニクスは、図６に示された単一レ
ベルメモリマトリクスに含まれた全５ビットを読み出すことができる。
あるかあるいは論理１のビット／ワードだけを有するべきである。例えば、第１
のワードは“１００００”で有り得る。従って、トランジスタ１００のゲート１
２０に接続されたプリントヘッド・アドレス線は、１を含み、トランジスタ１０
２、１０４、１０６および１０８のゲート１２０に接続されたプリントヘッド・
アドレス線は論理０を含む。論理１をトランジスタ１００のゲート１２０に印加
することによって、そのドレイン９８の電圧をそのソース４８に伝達する。従っ
て、トランジスタ１００のドレイン９８が論理１に接続されるならば、論理１は
、トランジスタ１００のソース１２２およびシフトレジスタメモリ入力１２４に
伝達される。同様に、アドレス線１１０、１１２、１１４、１１６および１１８
のそれぞれにデジタルワード“０１０００”を送ることによって、トランジスタ
１０２のドレイン９８上にトランジスタ１０２のソースおよびシフトレジスタメ
モリ入力１２４に伝達される電圧を生じる。単一論理１を含む一連のデジタルワ
ードを送ることによって、プリンタエレクトロニクスは、図６に示された単一レ
ベルメモリマトリクスに含まれた全５ビットを読み出すことができる。
【００４４】 単一レベルのためのデコード信号機能のデジタルワードは１つの論理１だけを
含むべきである。デジタルワード“１１０００”が、図６に示され、アドレス線
１１０、１１２、１１４、１１６および１１８のそれぞれ上の単一レベルメモリ
マトリクスに送られた場合、トランジスタ１００および１０２の両方のドレイン
９８からの電圧は、そのソース１２２およびシフトレジスタメモリ入力１２４に
伝達される。トランジスタ１００および１０２のドレイン９８の電圧が異なる場
合、シフトレジスタメモリ入力１２４で受け取られた出力は不確定である。実際
、注意されなかった場合、メモリマトリクスを損傷させるかもしれない短絡を生
じ得る。
含むべきである。デジタルワード“１１０００”が、図６に示され、アドレス線
１１０、１１２、１１４、１１６および１１８のそれぞれ上の単一レベルメモリ
マトリクスに送られた場合、トランジスタ１００および１０２の両方のドレイン
９８からの電圧は、そのソース１２２およびシフトレジスタメモリ入力１２４に
伝達される。トランジスタ１００および１０２のドレイン９８の電圧が異なる場
合、シフトレジスタメモリ入力１２４で受け取られた出力は不確定である。実際
、注意されなかった場合、メモリマトリクスを損傷させるかもしれない短絡を生
じ得る。
【００４５】 図６の討議はトランジスタの使用に的を絞られた。しかしながら、本発明で意
図されている方法で電気的に接続されているトランジスタが簡単な電子スイッチ
としての機能を果たすことを理解すべきである。前述のように、十分高圧がゲー
トに印加される場合、トランジスタのソースおよびドレインは低抵抗電流経路に
よって接続される。用語トランジスタが出願中に使用されるが、本発明を構成す
るために使用できる多数の型式の電子スイッチがある。例えば、電界効果トラン
ジスタ、金属酸化膜半導体電界効果トランジスタ、接合電界効果トランジスタ、
バイポーラ接合トランジスタおよび電子スイッチとして機能を果たす任意の他の
装置が討議された総称トランジスタの代わりに使用できる。
図されている方法で電気的に接続されているトランジスタが簡単な電子スイッチ
としての機能を果たすことを理解すべきである。前述のように、十分高圧がゲー
トに印加される場合、トランジスタのソースおよびドレインは低抵抗電流経路に
よって接続される。用語トランジスタが出願中に使用されるが、本発明を構成す
るために使用できる多数の型式の電子スイッチがある。例えば、電界効果トラン
ジスタ、金属酸化膜半導体電界効果トランジスタ、接合電界効果トランジスタ、
バイポーラ接合トランジスタおよび電子スイッチとして機能を果たす任意の他の
装置が討議された総称トランジスタの代わりに使用できる。
【００４６】 図７ａは、メモリをデコードするために５本のアドレス線を使用する２レベル
メモリマトリクスを示している。簡単にするために、５本のアドレス線１１０、
１１２、１１４、１１６、および１１８の中の１本の接続部は、図７ｂに示され
るようにトランジスタを示すボックスでアドレス１１０、１１２、１１４、１１
６あるいは１１８の番号を配置することによって示される。２レベルメモリマト
リクスの第１のレベル１２８は、符号化される特定の情報に応じてＶｄｄ５３あ
るいはＧｎｄ５１に接続されるそのドレイン９８を有する１０個のトランジスタ
からなる。トランジスタ１３２、１３４、１３６、１３８のゲート１２０は、ア
ドレス線１１２、１１４、１１６および１１８のそれぞれに接続されている。ト
ランジスタ１３２、１３４、１３６、１３８のソース１２２は、トランジスタ１
４０のドレイン９８に電気的に接続されている。トランジスタ１４０は、アドレ
ス線１１０に電気的に接続されているそのゲートを有する。トランジスタ１４０
のソース１２２はシフトレジスタメモリ入力１２４に電気的に接続されている。
従って、トランジスタ１３２、１３４、１３６および１３８の中の１つのドレイ
ン９８の電圧をシフトレジスタメモリ入力１２４に送るために、論理１は、アド
レス線１１０上のトランジスタ１４０のゲート１２０に送らねばならなく、論理
１は、アドレス線１１２、１１４、１１６あるいは１１８のそれぞれ上のトラン
ジスタ１３２、１３４、１３６あるいは１３８のいずれかのゲート１２０に送ら
ねばならない。例えば、デジタルワード“１１０００”がアドレス線１１０、１
１２、１１４、１１６および１１８のそれぞれに送られる場合、トランジスタ１
３２および１４０のゲートは開かれる。従って、トランジスタ１３２のドレイン
９８の電圧は、トランジスタ１３２のソース１２２およびトランジスタ１４０の
ドレイン９８に伝達される。トランジスタ１４０のゲート１２０は開いているた
めに、トランジスタ１４０のドレイン９８の電圧は、トランジスタ１４０および
ソース１２２およびシフトレジスタメモリ入力１２４に伝達される。従って、ト
ランジスタ１４０のドレイン９８の符号化された情報ビットは、アドレス線１１
０、１１２、１１４、１１６および１１８のそれぞれにデジタルワード“１１０
００”を送るプリンタエレクトロニクスに応答してシフトレジスタメモリ入力１
２４に送られる。前述の方法と同様な方法で、デジタルワード“１０１００”を
送ることによって、トランジスタ１３４のドレインの符号化された情報ビットは
、シフトレジスタメモリ入力１２４に送られる。従って、デジタルワード“１１
０００”、“１０１００”、“１００１０”および“１０００１”からなるデコ
ード信号機能を送ることによって、印刷エレクトロニクスは、トランジスタ１３
２、１３４、１３６および１３８の符号化された情報ビットを選択できる。
メモリマトリクスを示している。簡単にするために、５本のアドレス線１１０、
１１２、１１４、１１６、および１１８の中の１本の接続部は、図７ｂに示され
るようにトランジスタを示すボックスでアドレス１１０、１１２、１１４、１１
６あるいは１１８の番号を配置することによって示される。２レベルメモリマト
リクスの第１のレベル１２８は、符号化される特定の情報に応じてＶｄｄ５３あ
るいはＧｎｄ５１に接続されるそのドレイン９８を有する１０個のトランジスタ
からなる。トランジスタ１３２、１３４、１３６、１３８のゲート１２０は、ア
ドレス線１１２、１１４、１１６および１１８のそれぞれに接続されている。ト
ランジスタ１３２、１３４、１３６、１３８のソース１２２は、トランジスタ１
４０のドレイン９８に電気的に接続されている。トランジスタ１４０は、アドレ
ス線１１０に電気的に接続されているそのゲートを有する。トランジスタ１４０
のソース１２２はシフトレジスタメモリ入力１２４に電気的に接続されている。
従って、トランジスタ１３２、１３４、１３６および１３８の中の１つのドレイ
ン９８の電圧をシフトレジスタメモリ入力１２４に送るために、論理１は、アド
レス線１１０上のトランジスタ１４０のゲート１２０に送らねばならなく、論理
１は、アドレス線１１２、１１４、１１６あるいは１１８のそれぞれ上のトラン
ジスタ１３２、１３４、１３６あるいは１３８のいずれかのゲート１２０に送ら
ねばならない。例えば、デジタルワード“１１０００”がアドレス線１１０、１
１２、１１４、１１６および１１８のそれぞれに送られる場合、トランジスタ１
３２および１４０のゲートは開かれる。従って、トランジスタ１３２のドレイン
９８の電圧は、トランジスタ１３２のソース１２２およびトランジスタ１４０の
ドレイン９８に伝達される。トランジスタ１４０のゲート１２０は開いているた
めに、トランジスタ１４０のドレイン９８の電圧は、トランジスタ１４０および
ソース１２２およびシフトレジスタメモリ入力１２４に伝達される。従って、ト
ランジスタ１４０のドレイン９８の符号化された情報ビットは、アドレス線１１
０、１１２、１１４、１１６および１１８のそれぞれにデジタルワード“１１０
００”を送るプリンタエレクトロニクスに応答してシフトレジスタメモリ入力１
２４に送られる。前述の方法と同様な方法で、デジタルワード“１０１００”を
送ることによって、トランジスタ１３４のドレインの符号化された情報ビットは
、シフトレジスタメモリ入力１２４に送られる。従って、デジタルワード“１１
０００”、“１０１００”、“１００１０”および“１０００１”からなるデコ
ード信号機能を送ることによって、印刷エレクトロニクスは、トランジスタ１３
２、１３４、１３６および１３８の符号化された情報ビットを選択できる。
【００４７】 同じ処理はトランジスタ１４２、１４４および１４６に対して繰り返される。
トランジスタ１４２、１４４および１４６のドレイン９８は、論理１あるいは論
理０を示す電位に電気的に接続されている。トランジスタ１４２、１４４および
１４６のソースはトランジスタ１４８のドレイン９８に接続されている。トラン
ジスタ１４２、１４４および１４６のゲート１２０は、アドレス線１１４、１１
６および１１８に電気的に接続されている。トランジスタ１４８のゲート１２０
はアドレス線１１２に接続されている。デジタルワード“１１０００”がアドレ
ス線１１０、１１２、１１４、１１６および１１８上に伝送される場合、トラン
ジスタ１４８のゲートは開かれる。しかしながら、トランジスタ１４２、１４４
および１４６のゲート１２０は閉じられ、結果として、トランジスタ１４８のド
レイン９８への電流経路はトランジスタ１４２、１４４および１４６を通して全
く形成されない。従って、トランジスタ１４８のソース１２２の電圧は、ある他
の電源から、すなわち、上記により詳細に述べられるようにトランジスタ１３２
および１４０を通して得られる。デジタルワード“０１１００”が、プリンタエ
レクトロニクスによって図７ａに示され、アドレス線１１０、１１２、１１４、
１１６および１１８上の２レベルメモリマトリクスに送られる場合、トランジス
タ１４２および１４８のゲート１２０は開いている。従って、トランジスタ１４
２のドレイン９８の電位はトランジスタ１４８のドレイン９８に伝達し、トラン
ジスタ１４８のドレイン９８の電圧はシフトレジスタメモリ入力１２４に伝達す
る。同様に、デジタルワード“０１０１０”を送ることは、トランジスタ１４４
のドレイン９８に符号化された情報ビットを送り、“０１００１”はトランジス
タ１４６から情報ビットを送る。
トランジスタ１４２、１４４および１４６のドレイン９８は、論理１あるいは論
理０を示す電位に電気的に接続されている。トランジスタ１４２、１４４および
１４６のソースはトランジスタ１４８のドレイン９８に接続されている。トラン
ジスタ１４２、１４４および１４６のゲート１２０は、アドレス線１１４、１１
６および１１８に電気的に接続されている。トランジスタ１４８のゲート１２０
はアドレス線１１２に接続されている。デジタルワード“１１０００”がアドレ
ス線１１０、１１２、１１４、１１６および１１８上に伝送される場合、トラン
ジスタ１４８のゲートは開かれる。しかしながら、トランジスタ１４２、１４４
および１４６のゲート１２０は閉じられ、結果として、トランジスタ１４８のド
レイン９８への電流経路はトランジスタ１４２、１４４および１４６を通して全
く形成されない。従って、トランジスタ１４８のソース１２２の電圧は、ある他
の電源から、すなわち、上記により詳細に述べられるようにトランジスタ１３２
および１４０を通して得られる。デジタルワード“０１１００”が、プリンタエ
レクトロニクスによって図７ａに示され、アドレス線１１０、１１２、１１４、
１１６および１１８上の２レベルメモリマトリクスに送られる場合、トランジス
タ１４２および１４８のゲート１２０は開いている。従って、トランジスタ１４
２のドレイン９８の電位はトランジスタ１４８のドレイン９８に伝達し、トラン
ジスタ１４８のドレイン９８の電圧はシフトレジスタメモリ入力１２４に伝達す
る。同様に、デジタルワード“０１０１０”を送ることは、トランジスタ１４４
のドレイン９８に符号化された情報ビットを送り、“０１００１”はトランジス
タ１４６から情報ビットを送る。
【００４８】 前述の電気接続部と同様な電気接続部は、トランジスタ１５０、１５２および
１５４を接続するために使用される。デジタルワード“００１１０”を送ること
によって、トランジスタ１５０および１５４のゲート１２０は開き、トランジス
タ１５０のドレイン９８に符号化された情報ビットをロードする。デジタルワー
ド“００１０１”はトランジスタ１５２からビットをロードする。最後に、トラ
ンジスタ１５６および１５８は電気的に接続されているので、ワード“０００１
１”はトランジスタ１５６のドレインから情報ビットをロードする。
１５４を接続するために使用される。デジタルワード“００１１０”を送ること
によって、トランジスタ１５０および１５４のゲート１２０は開き、トランジス
タ１５０のドレイン９８に符号化された情報ビットをロードする。デジタルワー
ド“００１０１”はトランジスタ１５２からビットをロードする。最後に、トラ
ンジスタ１５６および１５８は電気的に接続されているので、ワード“０００１
１”はトランジスタ１５６のドレインから情報ビットをロードする。
【００４９】 本発明に従って形成されたデコード入力として５つのアドレス線を有する２レ
ベルメモリマトリクスをデコードする必要があるデコード信号機能は、５ビット
デジタルワード、すなわち“１１０００”、“１０１００”、“１００１０”、
“１０００１”、“０１１００”、“０１０１０”、“０１００１”、“００１
１０”、“００１０１”および“０００１１”の２つの論理１の全ての可能な異
なる配列からなる。従って、５つのアドレス線および１４個のトランジスタは本
発明に従って１０ビットのデータを符号化できる。
ベルメモリマトリクスをデコードする必要があるデコード信号機能は、５ビット
デジタルワード、すなわち“１１０００”、“１０１００”、“１００１０”、
“１０００１”、“０１１００”、“０１０１０”、“０１００１”、“００１
１０”、“００１０１”および“０００１１”の２つの論理１の全ての可能な異
なる配列からなる。従って、５つのアドレス線および１４個のトランジスタは本
発明に従って１０ビットのデータを符号化できる。
【００５０】 本発明に従って形成される５つのアドレス線を有する３レベルメモリマトリク
スは、５ビットデジタルワード、すなわち“１１１００”、“１１０１０”、“
１１００１”、“１０１１０”、“１０１０１”、“１００１１”、“０１１１
０”、“０１１０１”、“０１０１１”、および“００１１１”の３つの論理１
の全ての組み合わせに応じてシフトレジスタメモリ入力１２４に送られる。３レ
ベルマトリクスは１０ビットの情報を記憶する。これは、前述された５本のアド
レス線を有する２レベルマトリクスと同じ量である。しかしながら、５本のアド
レス線を使用する３レベルデコードメモリマトリクスは、２レベル以上の５レベ
ル５アドレス線メモリマトリクスを実装するために１９個のトランジスタを必要
とする。図８は、５本のアドレス線１１０、１１２、１１４、１１６および１１
８を使用する３レベルデコードメモリマトリクスを示している。図７ａにおける
ように、番号を付けたボックスは、図７ｂに示されるように、そのゲート１２０
に電気的に接続されている番号で示されるアドレス線を有するトランジスタを示
している。１レベルデコードマトリクスおよび２レベルデコードマトリクスに対
して前述された方法と同様な方法において、アドレス線１１０、１１２、１１４
、１１６および１１８のそれぞれに“１１１００”を送ることによって、トラン
ジスタ１６０のドレイン９８の電位はシフトレジスタメモリ１２４に伝達する。
さらに前述のマトリクスと同様に、図８の３レベルデコードマトリクスに対して
“１１１１０”のようなデコードのレベルよりも多くのアクティブビットを有す
るデジタルワードを送ることによって、短絡あるいは不確定の出力を生じ得る。
図８において、“１１１１０”は、トランジスタ１６０、１６２および１６４、
トランジスタ１６６、１６２および１６４、およびトランジスタ１７０、１６８
および１６４を通ってシフトレジスタメモリ入力１２４から電位５１および５３
に電流経路を形成する。従ってメモリマトリクスは、好ましくは、あまりにも多
数のアクティブビットを有するワードを決して受信しないかあるいは少なくとも
あまりにも多数のアクティブビットを有するワードを受信することによって損傷
されないように構成される。
スは、５ビットデジタルワード、すなわち“１１１００”、“１１０１０”、“
１１００１”、“１０１１０”、“１０１０１”、“１００１１”、“０１１１
０”、“０１１０１”、“０１０１１”、および“００１１１”の３つの論理１
の全ての組み合わせに応じてシフトレジスタメモリ入力１２４に送られる。３レ
ベルマトリクスは１０ビットの情報を記憶する。これは、前述された５本のアド
レス線を有する２レベルマトリクスと同じ量である。しかしながら、５本のアド
レス線を使用する３レベルデコードメモリマトリクスは、２レベル以上の５レベ
ル５アドレス線メモリマトリクスを実装するために１９個のトランジスタを必要
とする。図８は、５本のアドレス線１１０、１１２、１１４、１１６および１１
８を使用する３レベルデコードメモリマトリクスを示している。図７ａにおける
ように、番号を付けたボックスは、図７ｂに示されるように、そのゲート１２０
に電気的に接続されている番号で示されるアドレス線を有するトランジスタを示
している。１レベルデコードマトリクスおよび２レベルデコードマトリクスに対
して前述された方法と同様な方法において、アドレス線１１０、１１２、１１４
、１１６および１１８のそれぞれに“１１１００”を送ることによって、トラン
ジスタ１６０のドレイン９８の電位はシフトレジスタメモリ１２４に伝達する。
さらに前述のマトリクスと同様に、図８の３レベルデコードマトリクスに対して
“１１１１０”のようなデコードのレベルよりも多くのアクティブビットを有す
るデジタルワードを送ることによって、短絡あるいは不確定の出力を生じ得る。
図８において、“１１１１０”は、トランジスタ１６０、１６２および１６４、
トランジスタ１６６、１６２および１６４、およびトランジスタ１７０、１６８
および１６４を通ってシフトレジスタメモリ入力１２４から電位５１および５３
に電流経路を形成する。従ってメモリマトリクスは、好ましくは、あまりにも多
数のアクティブビットを有するワードを決して受信しないかあるいは少なくとも
あまりにも多数のアクティブビットを有するワードを受信することによって損傷
されないように構成される。
【００５１】 前述されたように、本発明の特定の好ましい実施形態によって記憶することが
できるビット数は、下記の式によって示される。
できるビット数は、下記の式によって示される。
【００５２】 ここで、Ｄは、メモリマトリクスをアドレス指定する使用可能なライン数を示し
、Ｌはメモリマトリクスのレベル数を示している。Ｄは、通常プリントヘッド識
別回路のような所与の用途に対して周知の値であり、必要とされるメモリのビッ
ト数も通常周知であるので、必要とされる最小レベル数を通常計算できる。さら
に、本発明の好ましい実施形態を構成する必要なトランジスタ数は下記の式によ
って計算できる。
、Ｌはメモリマトリクスのレベル数を示している。Ｄは、通常プリントヘッド識
別回路のような所与の用途に対して周知の値であり、必要とされるメモリのビッ
ト数も通常周知であるので、必要とされる最小レベル数を通常計算できる。さら
に、本発明の好ましい実施形態を構成する必要なトランジスタ数は下記の式によ
って計算できる。
【００５３】
【００５４】 ここで、Ｄは、さらにアドレス線数を示し、Ｌはレベル数を示している。いく
つかのレベルが所与の用途に十分なデータビットを与える場合、上記の式は、可
能なレベルの各々に必要とされるトランジスタ数を計算するために使用できる。
必要なメモリ量を与え、構成するのに最少のトランジスタ数を必要とするレベル
数を選択することによって、必要とされるトランジスタ数は、最少にでき、メモ
リビット対トランジスタ比は最大にできる。
つかのレベルが所与の用途に十分なデータビットを与える場合、上記の式は、可
能なレベルの各々に必要とされるトランジスタ数を計算するために使用できる。
必要なメモリ量を与え、構成するのに最少のトランジスタ数を必要とするレベル
数を選択することによって、必要とされるトランジスタ数は、最少にでき、メモ
リビット対トランジスタ比は最大にできる。
【００５５】 修正および／または変更は本発明の実施形態で行われてもよいことが、意図さ
れ、前述の明細書および図面から当業者に明らかである。従って、前述のことは
好ましい実施形態を例示しているだけで、それを限定するものではなく、本発明
の真の精神および範囲は特許請求の範囲を参照することによって決定されるべき
であることをはっきりと意図している。
れ、前述の明細書および図面から当業者に明らかである。従って、前述のことは
好ましい実施形態を例示しているだけで、それを限定するものではなく、本発明
の真の精神および範囲は特許請求の範囲を参照することによって決定されるべき
であることをはっきりと意図している。
【図１】 図１は、プリントヘッド識別システムのブロック図である。
【図２】 図２は、１ビット・動的シフトレジスタの回路図である。
【図３】 図３は、４ビットの並行入力／逐次出力・識別回路のブロック図である。
【図４】 図４は、図３の回路のタイミングチャートである。
【図５】 図５は、メモリマトリクス入力を有する３ビットの並行入力／逐次出力識別回
路のブロック図である。
路のブロック図である。
【図６】 図６は、１レベル・デコードメモリマトリクスの回路図である。
【図７】 図７ａは２レベル・デコードメモリマトリクスの回路図であり、図７ｂは図７
ａで使用されるトランジスタを表わす。
ａで使用されるトランジスタを表わす。
【図８】 図８は、３レベル・デコードメモリマトリクスの回路図である。
２０ プリントヘッド識別システム ２２ プリンタ・エレクトロニクス ２４ プリントヘッド・エレクトロニクス ２６ コントローラ ２８ ヘッド駆動回路 ３０ プリントヘッド・アレイ ３２ ＩＤ回路 ３４ 温度感知回路
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ， ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，Ｌ Ｔ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ， ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，Ｕ Ａ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者 パリッシュ、ジョージ・キース アメリカ合衆国 40391 ケンタッキー、 ウィンチェスター、フォンテーヌ・ブール ヴァード 11 Ｆターム(参考） 2C056 EA24 EB30 EC06 EC25 FA03 FA04 2C061 AQ05 HJ01
Claims (23)
- 【請求項１】 インクジェット・プリントヘッド用の識別デバイスであって
、 インクジェット・プリントヘッドと通信するためのプリンタ・エレクトロニク
スと、 ロード信号に応答して複数のプリントヘッド情報ビットをロードしおよび出力
信号に応答して前記複数のプリントヘッド情報ビットを逐次出力するためのメモ
リ入力を有するシフトレジスタと、 各々が前記シフトレジスタの対応するメモリ入力に電気的に接続されている、
プリントヘッド情報ビットを格納しおよび前記プリンタ・エレクトロニクスから
送られたデコード信号機能に応答して前記シフトレジスタの対応するメモリ入力
に前記プリントヘッド情報ビットを提供するための、複数のメモリマトリクスと
、および 前記プリンタ・エレクトロニクスから前記メモリマトリクスへとデコード信号
機能を伝送するため、およびプリンタ・エレクトロニクスから前記シフトレジス
タへとクロック信号およびロード信号を伝送するための、複数のアドレスライン
と、 を備えた、識別デバイス。 - 【請求項２】 各メモリマトリクスが、 複数のトランジスタを含む第１レベルを含み、各トランジスタはソース、ドレ
インおよびゲートを有し、各トランジスタのゲートは複数のアドレスラインのう
ちの対応するアドレスラインに電気的に接続され、各トランジスタのソースは特
定のメモリマトリクスに対応する前記シフトレジスタのメモリ入力に電気的に接
続され、および前記ドレインは論理１を表わす第１電圧ポテンシャルまたは論理
０を表わす第２電圧ポテンシャルのいずれかに電気的に接続される、 請求項１に記載のデバイス。 - 【請求項３】 前記メモリマトリクスがさらに、 複数のトランジスタを含む第１レベルを含み、各トランジスタはソース、ドレ
インおよびゲートを有し、各トランジスタのゲートは前記複数のアドレスライン
のうちの対応するアドレスラインに電気的に接続され、各トランジスタのソース
は第２の複数のトランジスタのうちの１つのドレインに電気的に接続され、およ
び前記ドレインは論理１を表わす第１電圧ポテンシャルまたは論理０を表わす第
２電圧ポテンシャルのいずれかに電気的に接続され、および、 前記第２の複数のトランジスタを含む第２レベルを含み、各トランジスタはソ
ース、ドレインおよびゲートを有し、前記第２の複数のトランジスタの各々のゲ
ートは前記複数のアドレスラインのうちの対応するアドレスラインに電気的に接
続され、前記第２の複数のトランジスタの各々のソースは前記シフトレジスタの
対応するメモリ入力に電気的に接続され、および前記第２の複数のトランジスタ
の各トランジスタのドレインは前記第１の複数のトランジスタのうちのあるグル
ープのトランジスタのソースに電気的に接続されており、いずれかのレベルのト
ランジスタのゲートに接続された任意の２つのアドレスラインが論理１を含む場
合に、前記シフトレジスタのメモリ入力と前記第１または第２の電圧ポテンシャ
ルとの間に単一の電流パスが完成されるようになっている、 請求項１に記載のデバイス。 - 【請求項４】 各メモリマトリクスがさらに、 ゲート、ソースおよびドレインを有する複数のトランジスタを含み、前記複数
のトランジスタは最高レベルと、最低レベルとおよび少なくとも１つの中間レベ
ルとからなる幾つかのレベルにアレンジされていて、前記最低レベルのトランジ
スタのドレインは論理１を表わす第１電圧ポテンシャルまたは論理０を表わす第
２電圧ポテンシャルのいずれかに接続され、そのソースは中間レベルの対応する
トランジスタのドレインに接続され、前記最高レベルのトランジスタのソースは
前記シフトレジスタのメモリ入力に接続されており、そのドレインは中間レベル
の対応するグループのトランジスタのソースに接続されており、また前記中間レ
ベルのトランジスタのソースはより高いレベルの対応するトランジスタのドレイ
ンに電気的に接続されており、そのドレインはより低いレベルの対応するグルー
プのトランジスタのソースに接続される、 請求項１に記載のデバイス。 - 【請求項５】 各メモリマトリクスが、 複数の電子スイッチを含む第１レベルを含み、各スイッチは第１端子、第２端
子、およびスイッチ入力を有し、各電子スイッチのスイッチ入力は前記複数のア
ドレスラインのうちの対応するアドレスラインに電気的に接続され、各電子スイ
ッチの前記第１端子は特定のメモリマトリクスに対応するシフトレジスタのメモ
リ入力に電気的に接続され、および前記第２端子は論理１を表わす第１電圧ポテ
ンシャルまたは論理０を表わす第２電圧ポテンシャルのいずれかに電気的に接続
される、 請求項１に記載のデバイス。 - 【請求項６】 前記メモリマトリクスがさらに、 複数の電子スイッチを含む第１レベルを含み、各スイッチは第１端子、第２端
子、およびスイッチ入力を有し、各電子スイッチのスイッチ入力は前記複数のア
ドレスラインのうちの対応するアドレスラインに電気的に接続され、各電子スイ
ッチの第１端子は第２の複数の電子スイッチのうちの１つの第２端子に電気的に
接続され、および前記第２端子は論理１を表わす第１電圧ポテンシャルまたは論
理０を表わす第２電圧ポテンシャルのいずれかに電気的に接続され、および 第２の複数の電子スイッチを含む第２レベルを含み、各スイッチは第１端子、
第２端子、およびスイッチ入力を有し、前記第２の複数の電子スイッチの各々の
スイッチ入力は前記複数のアドレスラインのうちの対応するアドレスラインに電
気的に接続され、前記第２の複数の電子スイッチの各々の第１端子は前記シフト
レジスタの対応するメモリ入力に電気的に接続され、および前記第２の複数の電
子スイッチの各電子スイッチの第２端子は前記第１の複数の電子スイッチの中の
あるグループの電子スイッチの第１端子に電気的に接続されていて、いずれかの
レベルの電子スイッチのスイッチ入力に接続された任意の２つのアドレスライン
が論理１を含む場合に前記シフトレジスタのメモリ入力と前記第１または第２の
電圧ポテンシャルとの間に単一の電流パスが完成するようになっている、 請求項１に記載のデバイス。 - 【請求項７】 各メモリマトリクスがさらに、 スイッチ入力、第１端子および第２端子を有する複数の電子スイッチを含み、
前記複数の電子スイッチは、最高レベルと、最低レベルとおよび少なくとも１つ
の中間レベルとからなる幾つかのレベルでアレンジされいて、前記最低レベルの
電子スイッチの第２端子が論理１を表わす第１電圧ポテンシャルまたは論理０を
表わす第２電圧ポテンシャルのいずれかに接続され、またその第１端子が中間レ
ベルの対応する電子スイッチの第２端子に接続されており、前記最高レベルの電
子スイッチの第１端子はシフトレジスタのメモリ入力に接続され、またその第２
端子は中間レベルの対応するグループの電子スイッチの第１端子に接続されてお
り、そして、前記中間レベルの電子スイッチの第１端子はより高いレベルの対応
する電子スイッチの第２端子に電気的に接続され、またその第２端子はより低い
レベルの対応するグループの電子スイッチの第１端子に接続されている、 請求項１に記載のデバイス。 - 【請求項８】 前記複数のトランジスタのゲートが前記アドレスラインに接
続されており、レベルの数と同数の前記アドレスラインが当前記ラインが接続さ
れているトランジスタのゲートを開くのに十分な電圧ポテンシャルを含む場合に
、前記メモリマトリクスに対応するメモリ入力と前記第１または第２の電圧ポテ
ンシャルとの間に単一の電流パスが完成するようになっている、請求項４に記載
のデバイス。 - 【請求項９】 前記メモリマトリクスがさらに幾つかのレベルでアレンジさ
れた複数のトランジスタを含み、および前記デコード信号機能がさらに複数のデ
ジタルワードを含んでいて、各ワードがある一定数のビットを含み且つ前記メモ
リマトリクスから１ビットのプリンタ識別情報を選択するためにレベルの数と同
数のデジタルワード中のビット数をアクティブにしなければならないようになっ
ている、 請求項１に記載のデバイス。 - 【請求項１０】 前記メモリマトリクスが複数のレベルに分かれた複数のト
ランジスタから作成されることを特徴とする、請求項１に記載のデバイス。 - 【請求項１１】 前記デコード信号機能が一連のデジタルワードからなるこ
とを特徴とする、請求項１に記載のデバイス。 - 【請求項１２】 前記メモリマトリクスが幾つかのレベルにアレンジされた
トランジスタからなり、前記一連のデジタルワードの各ワード中のアクティブビ
ットの数が、レベルの数と同数であることを特徴とする、請求項１１に記載のデ
バイス。 - 【請求項１３】 前記デコード信号機能が一連のデジタルワードを含み、各
ワードは「Ｄ」と同数のビットを有し、各メモリマトリクスがレベル数「Ｌ」に
分けた複数のトランジスタからなり、前記複数のメモリマトリクスの各々に格納
することができるプリントヘッド情報ビットの数が以下の等式 により与えられる、請求項１に記載のデバイス。 - 【請求項１４】 前記デコード信号機能が一連のデジタルワードを含み、各
ワードは「Ｄ」に等しいビット数を有し、各メモリマトリクスはレベル数「Ｌ」
に分けた複数のトランジスタからなり、各メモリマトリクスを構築するのに必要
なトランジスタの数が以下の等式 により与えられる、請求項１に記載のデバイス。 - 【請求項１５】 インクジェット・プリントヘッド識別情報を格納し、およ
びインクジェット・プリンタ・エレクトロニクスに前記識別情報を提供するため
のメモリマトリクスであって、前記メモリマトリクスが、 ソース、ドレインおよびゲートを有する複数のレベルにアレンジされた複数の
トランジスタと、 前記トランジスタのゲートに接続された複数のプリントヘッド・アドレスライ
ンと、 前記複数のプリントヘッド・アドレスラインで受け取ったデコード信号機能に
応答して前記複数のトランジスタから前記プリントヘッド識別情報を受け取り、
および前記プリントヘッド情報を前記インクジェットプリンタ・エレクトロニク
スに逐次伝送するための、複数のシフトレジスタと、 を含む、メモリマトリクス。 - 【請求項１６】 第１レベルのトランジスタのドレインが、論理１または論
理０に電気的に接続されることを特徴とする、請求項１５に記載のメモリマトリ
クス。 - 【請求項１７】 最終レベルのトランジスタのソースが前記複数のシフトレ
ジスタのうちの１つのメモリ入力に接続されることを特徴とする、請求項１５に
記載のメモリマトリクス。 - 【請求項１８】 所与の量のプリントヘッド識別情報を格納することができ
るメモリマトリクスを構築するのに必要なトランジスタの数を最少にするために
、前記トランジスタのゲートが前記プリントヘッド・アドレスラインに接続され
る、請求項１５に記載のメモリマトリクス。 - 【請求項１９】 前記プリントヘッドが出力ラインを備えた温度感知回路を
有し、前記プリントヘッド識別情報が前記温度感知回路の出力ライン上のプリン
タ・エレクトロニクスに逐次伝送されることを特徴とする、請求項１５に記載の
メモリマトリクス。 - 【請求項２０】 情報を格納および出力するメモリデバイスであって、 複数のメモリマトリクスを含み、各メモリマトリクスはドレイン、ソースおよ
びゲートを有する複数のトランジスタを含み、前記複数のトランジスタは最低レ
ベルから最高レベルまでの複数のレベルでアレンジされており、 逐次出力を生成するための複数の単一ビット・シフトレジスタを含み、各シフ
トレジスタはメモリ入力および関連するメモリマトリクスを有し、各シフトレジ
スタのメモリ入力は、前記シフトレジスタに関連するメモリマトリクスの最高レ
ベルのトランジスタのソースに電気的に接続され、 デコード信号機能、ロード信号、およびクロック信号を受け取るための複数の
アドレスラインを含み、および 前記複数のシフトレジスタの逐次出力を伝送するための出力ラインを含む、 メモリデバイス。 - 【請求項２１】 前記複数のトランジスタの各々のゲートが前記複数のアド
レスラインのうちの１つに接続されることを特徴とする、請求項２０に記載のデ
バイス。 - 【請求項２２】 前記最低レベルのトランジスタのドレインが論理１を表わ
す電圧ポテンシャルまたは論理０を表わす電圧ポテンシャルのいずれかに接続さ
れ、前記最低レベルのトランジスタのソースが次に高いレベルのトランジスタの
ドレインに接続されることを特徴とする、請求項２０に記載のデバイス。 - 【請求項２３】 前記レベルの直ぐ上のレベルを有するレベルのトランジス
タおよび前記レベルの直ぐ下のレベルを有するトランジスタのソースがこれらの
レベルの直ぐ上のレベルのトランジスタのドレインに接続され、またそのドレイ
ンがこれらのレベルの直ぐ下のレベルのソースに接続されてることを特徴とする
、請求項２０に記載のデバイス。
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