JP2002353340A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2002353340A JP2002353340A JP2001159944A JP2001159944A JP2002353340A JP 2002353340 A JP2002353340 A JP 2002353340A JP 2001159944 A JP2001159944 A JP 2001159944A JP 2001159944 A JP2001159944 A JP 2001159944A JP 2002353340 A JP2002353340 A JP 2002353340A
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- well
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
Abstract
(57)【要約】
【課題】 セル面積が増大するのを可及的に防止すると
ともに高速動作を可能にする。 【解決手段】 データが記憶されるデータ記憶部２０
と、データをデータ記憶部に書込むためおよびデータ記
憶部からデータを読出すための、第１導電型のＭＯＳＦ
ＥＴ１２を有するトランスファゲート部とを有するメモ
リセル１０を備え、ＭＯＳＦＥＴの基板バイアスとして
データ記憶部に記憶されたデータに応じた電位が印加さ
れているように構成されている。
ともに高速動作を可能にする。 【解決手段】 データが記憶されるデータ記憶部２０
と、データをデータ記憶部に書込むためおよびデータ記
憶部からデータを読出すための、第１導電型のＭＯＳＦ
ＥＴ１２を有するトランスファゲート部とを有するメモ
リセル１０を備え、ＭＯＳＦＥＴの基板バイアスとして
データ記憶部に記憶されたデータに応じた電位が印加さ
れているように構成されている。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関する。
関する。
【０００２】
【従来の技術】一般にＭＯＳＦＥＴを含む半導体集積回
路の消費電力、特にＣＭＯＳ集積回路の消費電力を低減
する有効な方法の一つは、駆動電圧を下げることであ
る。しかし、駆動電圧を下げるとＣＭＯＳ回路の動作ス
ピードが遅くなってしまう。そこで、駆動電圧ばかりで
なく、閾値も下げると、ＣＭＯＳ回路の動作スピードを
損なわず、動作時の消費電力を低減できる。しかし、閾
値を下げると、ＭＯＳＦＥＴのサブスレッショルド電流
が増大し、待機時の消費電力を増大させる。特に、半導
体記憶装置においては、駆動電圧を下げようとすると、
メモリセルを構成するＣＭＯＳデバイスの動作域での利
得の低下、およびＭＯＳＦＥＴの閾値Ｖｔｈの低下に伴
う待機電流の増大といった問題が発生する。この問題を
避けるためにメモリセルを構成するＭＯＳＦＥＴとし
て、ゲートと基板が接続されたＤＴＭＯＳ(Dynamic Thr
eshold voltage MOSFET)を用いると低駆動電圧下におい
て待機電流を低下させるとともに大きな利得を得ること
ができるので、安定で高速に動作する回路を構成するこ
とが可能となる。
路の消費電力、特にＣＭＯＳ集積回路の消費電力を低減
する有効な方法の一つは、駆動電圧を下げることであ
る。しかし、駆動電圧を下げるとＣＭＯＳ回路の動作ス
ピードが遅くなってしまう。そこで、駆動電圧ばかりで
なく、閾値も下げると、ＣＭＯＳ回路の動作スピードを
損なわず、動作時の消費電力を低減できる。しかし、閾
値を下げると、ＭＯＳＦＥＴのサブスレッショルド電流
が増大し、待機時の消費電力を増大させる。特に、半導
体記憶装置においては、駆動電圧を下げようとすると、
メモリセルを構成するＣＭＯＳデバイスの動作域での利
得の低下、およびＭＯＳＦＥＴの閾値Ｖｔｈの低下に伴
う待機電流の増大といった問題が発生する。この問題を
避けるためにメモリセルを構成するＭＯＳＦＥＴとし
て、ゲートと基板が接続されたＤＴＭＯＳ(Dynamic Thr
eshold voltage MOSFET)を用いると低駆動電圧下におい
て待機電流を低下させるとともに大きな利得を得ること
ができるので、安定で高速に動作する回路を構成するこ
とが可能となる。
【０００３】構成要素としてＣＭＯＳデバイスを用いた
場合の従来のメモリセルの構成およびレイアウトを図８
および図９にそれぞれ示し、ＤＴＭＯＳを用いた場合の
従来のメモリセルの構成およびレイアウトを図１０およ
び図１１にそれぞれ示す。
場合の従来のメモリセルの構成およびレイアウトを図８
および図９にそれぞれ示し、ＤＴＭＯＳを用いた場合の
従来のメモリセルの構成およびレイアウトを図１０およ
び図１１にそれぞれ示す。
【０００４】図８において、メモリセル７０は２個のト
ランスファゲート７２，７３と、データ記憶部８０とを
備えている。データ記憶部８０はｐチャネルＭＯＳＦＥ
Ｔ８１およびｎチャネルＭＯＳＦＥＴ８２からなるＣＭ
ＯＳインバータ８３と、ｐチャネルＭＯＳＦＥＴ８４お
よびｎチャネルＭＯＳＦＥＴ８５からなるＣＭＯＳイン
バータ８６とを有している。ＣＭＯＳインバータ８３の
入力端がＣＭＯＳインバータ８６の出力端に接続され、
ＣＭＯＳインバータ８３の出力端がＣＭＯＳインバータ
８６の入力端に接続された構成、すなわち交差接続され
た構成となっている。トランスファゲート７２，７３
は、ｎチャネルＭＯＳＦＥＴから構成され、ゲートがワ
ード線ＷＬに接続されている。
ランスファゲート７２，７３と、データ記憶部８０とを
備えている。データ記憶部８０はｐチャネルＭＯＳＦＥ
Ｔ８１およびｎチャネルＭＯＳＦＥＴ８２からなるＣＭ
ＯＳインバータ８３と、ｐチャネルＭＯＳＦＥＴ８４お
よびｎチャネルＭＯＳＦＥＴ８５からなるＣＭＯＳイン
バータ８６とを有している。ＣＭＯＳインバータ８３の
入力端がＣＭＯＳインバータ８６の出力端に接続され、
ＣＭＯＳインバータ８３の出力端がＣＭＯＳインバータ
８６の入力端に接続された構成、すなわち交差接続され
た構成となっている。トランスファゲート７２，７３
は、ｎチャネルＭＯＳＦＥＴから構成され、ゲートがワ
ード線ＷＬに接続されている。
【０００５】またトランスファゲート７２のドレインは
ビット線ＢＬに接続され、ソースはＣＭＯＳインバータ
８３の出力端、すなわちＭＯＳＦＥＴ８１，８２のドレ
インに接続されている。トランスファゲート７３のドレ
インはビット線／ＢＬに接続され、ソースはＣＭＯＳイ
ンバータ８６の出力端、すなわちＭＯＳＦＥＴ８４，８
５のドレインに接続されている。そしてトランスファゲ
ート７２，７３が形成ウェルまたは基板はＭＯＳＦＥＴ
８２，８５のソースにそれぞれ接続された構成となって
いる。
ビット線ＢＬに接続され、ソースはＣＭＯＳインバータ
８３の出力端、すなわちＭＯＳＦＥＴ８１，８２のドレ
インに接続されている。トランスファゲート７３のドレ
インはビット線／ＢＬに接続され、ソースはＣＭＯＳイ
ンバータ８６の出力端、すなわちＭＯＳＦＥＴ８４，８
５のドレインに接続されている。そしてトランスファゲ
ート７２，７３が形成ウェルまたは基板はＭＯＳＦＥＴ
８２，８５のソースにそれぞれ接続された構成となって
いる。
【０００６】このように構成されたメモリセル７０は図
９に示すように、トランスファゲート７２，７３と、ｎ
チャネルＭＯＳＦＥＴ８２，８５が同一のウェル１０１
に形成され、ｐチャネルＭＯＳＦＥＴ８１，８４が同一
のウェル１０２に形成されている。そして、トランスフ
ァゲート７２，７３のゲートは例えばポリシリコンから
なるワード線ＷＬとして構成されている。また、トラン
スファゲート７２のドレインとなる拡散層７２ｂがビッ
ト線ＢＬに接続され、ソースとなる拡散層７２ａがＭＯ
ＳＦＥＴ８２のドレインとなっており、トランスファゲ
ート７３のドレインとなる拡散層７３ｂがビット線／Ｂ
Ｌに接続され、ソースとなる拡散層７３ａがＭＯＳＦＥ
Ｔ８５のドレインとなる構成となっている。ＭＯＳＦＥ
Ｔ８２、８５のソースとなる拡散層８２ａ，８５ａは配
線によってウェル１０１および接地電源に接続された構
成となっている。
９に示すように、トランスファゲート７２，７３と、ｎ
チャネルＭＯＳＦＥＴ８２，８５が同一のウェル１０１
に形成され、ｐチャネルＭＯＳＦＥＴ８１，８４が同一
のウェル１０２に形成されている。そして、トランスフ
ァゲート７２，７３のゲートは例えばポリシリコンから
なるワード線ＷＬとして構成されている。また、トラン
スファゲート７２のドレインとなる拡散層７２ｂがビッ
ト線ＢＬに接続され、ソースとなる拡散層７２ａがＭＯ
ＳＦＥＴ８２のドレインとなっており、トランスファゲ
ート７３のドレインとなる拡散層７３ｂがビット線／Ｂ
Ｌに接続され、ソースとなる拡散層７３ａがＭＯＳＦＥ
Ｔ８５のドレインとなる構成となっている。ＭＯＳＦＥ
Ｔ８２、８５のソースとなる拡散層８２ａ，８５ａは配
線によってウェル１０１および接地電源に接続された構
成となっている。
【０００７】また、ＭＯＳＦＥＴ８１，８２のゲートは
例えばポリシリコンからなる配線１０５であり、この配
線１０５はＭＯＳＦＥＴ８４および８５のドレインとな
る拡散層８４ｂ、７３ａに接続された構成となってい
る。ＭＯＳＦＥＴ８３，８４のゲートは例えばポリシリ
コンからなる配線１０６であり、この配線１０６はＭＯ
ＳＦＥＴ８１および８２のドレインとなる拡散層８１
ｂ、７２ａに接続された構成となっている。ＭＯＳＦＥ
Ｔ８１，８４のソースとなる拡散層８１ａ，８４ａはウ
ェル１０２および駆動電源に接続された構成となってい
る。
例えばポリシリコンからなる配線１０５であり、この配
線１０５はＭＯＳＦＥＴ８４および８５のドレインとな
る拡散層８４ｂ、７３ａに接続された構成となってい
る。ＭＯＳＦＥＴ８３，８４のゲートは例えばポリシリ
コンからなる配線１０６であり、この配線１０６はＭＯ
ＳＦＥＴ８１および８２のドレインとなる拡散層８１
ｂ、７２ａに接続された構成となっている。ＭＯＳＦＥ
Ｔ８１，８４のソースとなる拡散層８１ａ，８４ａはウ
ェル１０２および駆動電源に接続された構成となってい
る。
【０００８】一方、ＤＴＭＯＳを用いた場合の従来のメ
モリセルは、図１０に示すように、２個のトランスファ
ゲート７６，７７と、データ記憶部９０とを備えてい
る。データ記憶部９０はｐチャネルＭＯＳＦＥＴ９１お
よびｎチャネルＭＯＳＦＥＴ９２からなるＣＭＯＳイン
バータ９３と、ｐチャネルＭＯＳＦＥＴ９４およびｎチ
ャネルＭＯＳＦＥＴ９５からなるＣＭＯＳインバータ９
６とを有している。ＣＭＯＳインバータ９３の入力端が
ＣＭＯＳインバータ９６の出力端に接続され、ＣＭＯＳ
インバータ９３の出力端がＣＭＯＳインバータ９６の入
力端に接続された構成となっている。また、ＣＭＯＳイ
ンバータ９３の基板バイアスとしてＣＭＯＳインバータ
９３の入力端の電位が印加され、ＣＭＯＳインバータ９
６の基板バイアスとしてＣＭＯＳインバータ９６の入力
端の電位が印加された構成となっている。
モリセルは、図１０に示すように、２個のトランスファ
ゲート７６，７７と、データ記憶部９０とを備えてい
る。データ記憶部９０はｐチャネルＭＯＳＦＥＴ９１お
よびｎチャネルＭＯＳＦＥＴ９２からなるＣＭＯＳイン
バータ９３と、ｐチャネルＭＯＳＦＥＴ９４およびｎチ
ャネルＭＯＳＦＥＴ９５からなるＣＭＯＳインバータ９
６とを有している。ＣＭＯＳインバータ９３の入力端が
ＣＭＯＳインバータ９６の出力端に接続され、ＣＭＯＳ
インバータ９３の出力端がＣＭＯＳインバータ９６の入
力端に接続された構成となっている。また、ＣＭＯＳイ
ンバータ９３の基板バイアスとしてＣＭＯＳインバータ
９３の入力端の電位が印加され、ＣＭＯＳインバータ９
６の基板バイアスとしてＣＭＯＳインバータ９６の入力
端の電位が印加された構成となっている。
【０００９】トランスファゲート７６，７７は、ｎチャ
ネルＭＯＳＦＥＴから構成され、ゲートがワード線ＷＬ
に接続されている。またトランスファゲート７６のドレ
インはビット線ＢＬに接続され、ソースはＣＭＯＳイン
バータ９３の出力端、すなわちＭＯＳＦＥＴ９１，９２
のドレインに接続されている。トランスファゲート７７
のドレインはビット線／ＢＬに接続され、ソースはＣＭ
ＯＳインバータ９６の出力端、すなわちＭＯＳＦＥＴ９
４，９５のドレインに接続されている。そして、トラン
スファゲート７６が形成されたウェルまたは基板はそれ
自身のゲートに接続され、トランスファゲート７７が形
成されたウェルまたは基板はそれ自身のゲートに接続さ
れた構成となっている。
ネルＭＯＳＦＥＴから構成され、ゲートがワード線ＷＬ
に接続されている。またトランスファゲート７６のドレ
インはビット線ＢＬに接続され、ソースはＣＭＯＳイン
バータ９３の出力端、すなわちＭＯＳＦＥＴ９１，９２
のドレインに接続されている。トランスファゲート７７
のドレインはビット線／ＢＬに接続され、ソースはＣＭ
ＯＳインバータ９６の出力端、すなわちＭＯＳＦＥＴ９
４，９５のドレインに接続されている。そして、トラン
スファゲート７６が形成されたウェルまたは基板はそれ
自身のゲートに接続され、トランスファゲート７７が形
成されたウェルまたは基板はそれ自身のゲートに接続さ
れた構成となっている。
【００１０】このように構成されたメモリセル９０は図
１１に示すように、トランスファゲート７６，７７、ｎ
チャネルＭＯＳＦＥＴ９２，９５、およびｐチャネルＭ
ＯＳＦＥＴ９１，９４はそれぞれ別々のウェルに形成さ
れている。すなわち、トランスファゲート７６はウェル
１１１に、トランスファゲート７７はウェル１１２に、
ＭＯＳＦＥＴ９２はウェル１１３に、ＭＯＳＦＥＴ９５
はウェル１１４に、ＭＯＳＦＥＴ９１はウェル１１５
に、ＭＯＳＦＥＴ９４はウェル１１６に形成された構成
となっている。
１１に示すように、トランスファゲート７６，７７、ｎ
チャネルＭＯＳＦＥＴ９２，９５、およびｐチャネルＭ
ＯＳＦＥＴ９１，９４はそれぞれ別々のウェルに形成さ
れている。すなわち、トランスファゲート７６はウェル
１１１に、トランスファゲート７７はウェル１１２に、
ＭＯＳＦＥＴ９２はウェル１１３に、ＭＯＳＦＥＴ９５
はウェル１１４に、ＭＯＳＦＥＴ９１はウェル１１５
に、ＭＯＳＦＥＴ９４はウェル１１６に形成された構成
となっている。
【００１１】そして、トランスファゲート７６，７７の
ゲートは例えばポリシリコンからなるワード線ＷＬであ
る。また、トランスファゲート７６のドレインとなる拡
散層７６ｂがビット線ＢＬに接続され、ソースとなる拡
散層７６ａがＭＯＳＦＥＴ９１，９２のドレインとなる
拡散層９１ｂ、９２ｂに接続されるとともにＭＯＳＦＥ
Ｔ９４，９５のゲートとなる例えばポリシリコンからな
る配線１２２に接続された構成となっている。トランス
ファゲート７７のドレインとなる拡散層７７ｂがビット
線／ＢＬに接続され、ソースとなる拡散層７７ａがＭＯ
ＳＦＥＴ９４，９５のドレインとなる拡散層９４ｂ、９
５ｂに接続されるとともにＭＯＳＦＥＴ９１，９２のゲ
ートとなる例えばポリシリコンからなる配線１２１に接
続された構成となっている。ＭＯＳＦＥＴ９２、９５の
ソースとなる拡散層９２ａ，９５ａは配線によって接地
電源に接続された構成となっている。ＭＯＳＦＥＴ９
１、９４のソースとなる拡散層９１ａ，９４ａは配線に
よって駆動電源に接続された構成となっている。
ゲートは例えばポリシリコンからなるワード線ＷＬであ
る。また、トランスファゲート７６のドレインとなる拡
散層７６ｂがビット線ＢＬに接続され、ソースとなる拡
散層７６ａがＭＯＳＦＥＴ９１，９２のドレインとなる
拡散層９１ｂ、９２ｂに接続されるとともにＭＯＳＦＥ
Ｔ９４，９５のゲートとなる例えばポリシリコンからな
る配線１２２に接続された構成となっている。トランス
ファゲート７７のドレインとなる拡散層７７ｂがビット
線／ＢＬに接続され、ソースとなる拡散層７７ａがＭＯ
ＳＦＥＴ９４，９５のドレインとなる拡散層９４ｂ、９
５ｂに接続されるとともにＭＯＳＦＥＴ９１，９２のゲ
ートとなる例えばポリシリコンからなる配線１２１に接
続された構成となっている。ＭＯＳＦＥＴ９２、９５の
ソースとなる拡散層９２ａ，９５ａは配線によって接地
電源に接続された構成となっている。ＭＯＳＦＥＴ９
１、９４のソースとなる拡散層９１ａ，９４ａは配線に
よって駆動電源に接続された構成となっている。
【００１２】なお、トランスファゲート７６，７７のゲ
ートとなるワード線ＷＬはウェル１１１およびウェル１
１２とコンタクトが取られている。また、ＭＯＳＦＥＴ
９１，９２のゲートとなる配線１２１はウェル１１３お
よびウェル１１５とコンタクトが取られ、ＭＯＳＦＥＴ
９４，９５のゲートとなる配線１２２はウェル１１４お
よびウェル１１６とコンタクトが取られた構成となって
いる。
ートとなるワード線ＷＬはウェル１１１およびウェル１
１２とコンタクトが取られている。また、ＭＯＳＦＥＴ
９１，９２のゲートとなる配線１２１はウェル１１３お
よびウェル１１５とコンタクトが取られ、ＭＯＳＦＥＴ
９４，９５のゲートとなる配線１２２はウェル１１４お
よびウェル１１６とコンタクトが取られた構成となって
いる。
【００１３】
【発明が解決しようとする課題】このように、構成要素
としてＤＴＭＯＳを用いた従来のメモリセルは、基板バ
イアスを考慮して各トランジスタのウェルを独立に形成
する必要性があり、構成要素としてＣＭＯＳデバイスを
用いたメモリセルよりもセル面積が大きくなるという問
題点が発生する。
としてＤＴＭＯＳを用いた従来のメモリセルは、基板バ
イアスを考慮して各トランジスタのウェルを独立に形成
する必要性があり、構成要素としてＣＭＯＳデバイスを
用いたメモリセルよりもセル面積が大きくなるという問
題点が発生する。
【００１４】また、インバータが２個かつトランスファ
ゲート２個からなるメモリセルでは、読み出し時に、必
ず２本あるビット線のどちらかがＨレベルで他方がＬレ
ベルとなるが、Ｈレベル側のトランスファゲートは電流
を流さない方がビット線間の電位差の変化が急峻となり
高速な動作を行うことが出来る。しかし、ＤＴＭＯＳを
用いた従来のメモリセルでは二つのトランスファゲート
は同時に開閉し、動作特性が同じため、高速動作を行う
ことができないという問題があった。
ゲート２個からなるメモリセルでは、読み出し時に、必
ず２本あるビット線のどちらかがＨレベルで他方がＬレ
ベルとなるが、Ｈレベル側のトランスファゲートは電流
を流さない方がビット線間の電位差の変化が急峻となり
高速な動作を行うことが出来る。しかし、ＤＴＭＯＳを
用いた従来のメモリセルでは二つのトランスファゲート
は同時に開閉し、動作特性が同じため、高速動作を行う
ことができないという問題があった。
【００１５】本発明は、上記事情を考慮してなされたも
のであって、セル面積の増大を可及的に防止するととも
に従来よりも高速動作が可能な半導体記憶装置を提供す
ることを目的とする。
のであって、セル面積の増大を可及的に防止するととも
に従来よりも高速動作が可能な半導体記憶装置を提供す
ることを目的とする。
【００１６】
【課題を解決するための手段】本発明による半導体記憶
装置は、データが記憶されるデータ記憶部と、前記デー
タを前記データ記憶部に書込むためおよび前記データ記
憶部から前記データを読出すための、第１導電型のＭＯ
ＳＦＥＴを有するトランスファゲート部とを有するメモ
リセルを備え、前記ＭＯＳＦＥＴの基板バイアスとして
前記データ記憶部に記憶されたデータに応じた電位が印
加されているように構成されていることを特徴とする。
装置は、データが記憶されるデータ記憶部と、前記デー
タを前記データ記憶部に書込むためおよび前記データ記
憶部から前記データを読出すための、第１導電型のＭＯ
ＳＦＥＴを有するトランスファゲート部とを有するメモ
リセルを備え、前記ＭＯＳＦＥＴの基板バイアスとして
前記データ記憶部に記憶されたデータに応じた電位が印
加されているように構成されていることを特徴とする。
【００１７】このように構成された本発明の半導体記憶
装置によれば、ＭＯＳＦＥＴの基板バイアスとしてデー
タ記憶部に記憶されたデータに応じた電位が印加された
ことにより、ＭＯＳＦＥＴの閾値が上記データに応じて
変化するため、ＭＯＳＦＥＴがＯＮするときの電流を抑
制したりより多く流すことができ、高速動作が可能とな
る。また、上記ＭＯＳＦＥＴとデータ記憶部を構成する
ＭＯＳＦＥＴとが共通のウェル（基板）に形成すること
が可能となり、セル面積が増大するのを可及的に防止す
ることができる。
装置によれば、ＭＯＳＦＥＴの基板バイアスとしてデー
タ記憶部に記憶されたデータに応じた電位が印加された
ことにより、ＭＯＳＦＥＴの閾値が上記データに応じて
変化するため、ＭＯＳＦＥＴがＯＮするときの電流を抑
制したりより多く流すことができ、高速動作が可能とな
る。また、上記ＭＯＳＦＥＴとデータ記憶部を構成する
ＭＯＳＦＥＴとが共通のウェル（基板）に形成すること
が可能となり、セル面積が増大するのを可及的に防止す
ることができる。
【００１８】また、本発明による半導体記憶装置は、半
導体基板に形成され、それぞれが素子分離された第１乃
至第４ウェルと、前記第１ウェルに形成されてドレイン
となる拡散層がビット線対の一方のビット線に接続さ
れ、ゲートがワード線に接続された第１導電型の第１Ｍ
ＯＳＦＥＴと、前記第１ウェルに形成されてドレインと
なる拡散層が前記第１ＭＯＳＦＥＴのソースとなる拡散
層と共通である第１導電型の第２ＭＯＳＦＥＴと、前記
第２ウェルに形成されてドレインとなる拡散層が前記ビ
ット線対の他方のビット線に接続され、ゲートが前記ワ
ード線に接続された第１導電型の第３ＭＯＳＦＥＴと、
前記第２ウェルに形成されてドレインとなる拡散層が前
記第３ＭＯＳＦＥＴのソースとなる拡散層と共通である
第１導電型の第４ＭＯＳＦＥＴと、前記第３ウェルに形
成されてゲートが前記第２ＭＯＳＦＥＴのゲートと共通
である第２導電型の第５ＭＯＳＦＥＴと、前記第４ウェ
ルに形成されてゲートが前記第４ＭＯＳＦＥＴのゲート
と共通である第２導電型の第６ＭＯＳＦＥＴと、前記第
２ＭＯＳＦＥＴのソースとなる拡散層と前記第５ＭＯＳ
ＦＥＴのドレインとなる拡散層を接続する第１配線と、
前記第４ＭＯＳＦＥＴのソースとなる拡散層と前記第６
ＭＯＳＦＥＴのドレインとなる拡散層を接続する第２配
線と、前記第１ウェルと前記第３ウェルとの素子分離領
域に形成され、前記第１配線と前記第４および第６ＭＯ
ＳＦＥＴのゲートとを接続する第１コンタクト部と、前
記第２ウェルと前記第４ウェルとの素子分離領域に形成
され、前記第２配線と前記第２および第５ＭＯＳＦＥＴ
のゲートとを接続する第２コンタクト部と、を有するメ
モリセルを備え、前記第１ウェルは前記第２および第５
ＭＯＳＦＥＴのゲートを介して前記第３ウェルに接続さ
れ、前記第２ウェルは前記第４および第６ＭＯＳＦＥＴ
のゲートを介して前記第４ウェルに接続されたことを特
徴とする。
導体基板に形成され、それぞれが素子分離された第１乃
至第４ウェルと、前記第１ウェルに形成されてドレイン
となる拡散層がビット線対の一方のビット線に接続さ
れ、ゲートがワード線に接続された第１導電型の第１Ｍ
ＯＳＦＥＴと、前記第１ウェルに形成されてドレインと
なる拡散層が前記第１ＭＯＳＦＥＴのソースとなる拡散
層と共通である第１導電型の第２ＭＯＳＦＥＴと、前記
第２ウェルに形成されてドレインとなる拡散層が前記ビ
ット線対の他方のビット線に接続され、ゲートが前記ワ
ード線に接続された第１導電型の第３ＭＯＳＦＥＴと、
前記第２ウェルに形成されてドレインとなる拡散層が前
記第３ＭＯＳＦＥＴのソースとなる拡散層と共通である
第１導電型の第４ＭＯＳＦＥＴと、前記第３ウェルに形
成されてゲートが前記第２ＭＯＳＦＥＴのゲートと共通
である第２導電型の第５ＭＯＳＦＥＴと、前記第４ウェ
ルに形成されてゲートが前記第４ＭＯＳＦＥＴのゲート
と共通である第２導電型の第６ＭＯＳＦＥＴと、前記第
２ＭＯＳＦＥＴのソースとなる拡散層と前記第５ＭＯＳ
ＦＥＴのドレインとなる拡散層を接続する第１配線と、
前記第４ＭＯＳＦＥＴのソースとなる拡散層と前記第６
ＭＯＳＦＥＴのドレインとなる拡散層を接続する第２配
線と、前記第１ウェルと前記第３ウェルとの素子分離領
域に形成され、前記第１配線と前記第４および第６ＭＯ
ＳＦＥＴのゲートとを接続する第１コンタクト部と、前
記第２ウェルと前記第４ウェルとの素子分離領域に形成
され、前記第２配線と前記第２および第５ＭＯＳＦＥＴ
のゲートとを接続する第２コンタクト部と、を有するメ
モリセルを備え、前記第１ウェルは前記第２および第５
ＭＯＳＦＥＴのゲートを介して前記第３ウェルに接続さ
れ、前記第２ウェルは前記第４および第６ＭＯＳＦＥＴ
のゲートを介して前記第４ウェルに接続されたことを特
徴とする。
【００１９】
【発明の実施の形態】以下、本発明による半導体記憶装
置の実施の形態を、図面を参照して説明する。
置の実施の形態を、図面を参照して説明する。
【００２０】（第１の実施形態）本発明による半導体記
憶装置の第１の実施形態を、図１乃至図３を参照して説
明する。この第１の実施形態の半導体記憶装置は、マト
リクス上に配置された複数個のメモリセルを有してお
り、このメモリセルの構成を第１図に、レイアウトを図
２に示す。このメモリセル１０は、２個のトランスファ
ゲート１２，１３と、データ記憶部２０とを備えてい
る。データ記憶部２０はｐチャネルＭＯＳＦＥＴ２１お
よびｎチャネルＭＯＳＦＥＴ２２からなるＣＭＯＳイン
バータ２３と、ｐチャネルＭＯＳＦＥＴ２４およびｎチ
ャネルＭＯＳＦＥＴ２５からなるＣＭＯＳインバータ２
６とを有している。ＣＭＯＳインバータ２３の入力端が
ＣＭＯＳインバータ２６の出力端に接続され、ＣＭＯＳ
インバータ２３の出力端がＣＭＯＳインバータ２６の入
力端に接続された構成、すなわち交差接続された構成と
なっている。また、ＣＭＯＳインバータ２３の基板バイ
アスとしてＣＭＯＳインバータ２３の入力端の電位が印
加され、ＣＭＯＳインバータ２６の基板バイアスとして
ＣＭＯＳインバータ２６の入力端の電位が印加された構
成となっている。
憶装置の第１の実施形態を、図１乃至図３を参照して説
明する。この第１の実施形態の半導体記憶装置は、マト
リクス上に配置された複数個のメモリセルを有してお
り、このメモリセルの構成を第１図に、レイアウトを図
２に示す。このメモリセル１０は、２個のトランスファ
ゲート１２，１３と、データ記憶部２０とを備えてい
る。データ記憶部２０はｐチャネルＭＯＳＦＥＴ２１お
よびｎチャネルＭＯＳＦＥＴ２２からなるＣＭＯＳイン
バータ２３と、ｐチャネルＭＯＳＦＥＴ２４およびｎチ
ャネルＭＯＳＦＥＴ２５からなるＣＭＯＳインバータ２
６とを有している。ＣＭＯＳインバータ２３の入力端が
ＣＭＯＳインバータ２６の出力端に接続され、ＣＭＯＳ
インバータ２３の出力端がＣＭＯＳインバータ２６の入
力端に接続された構成、すなわち交差接続された構成と
なっている。また、ＣＭＯＳインバータ２３の基板バイ
アスとしてＣＭＯＳインバータ２３の入力端の電位が印
加され、ＣＭＯＳインバータ２６の基板バイアスとして
ＣＭＯＳインバータ２６の入力端の電位が印加された構
成となっている。
【００２１】トランスファゲート１２，１３は、ｎチャ
ネルＭＯＳＦＥＴから構成され、ゲートがワード線ＷＬ
に接続されている。またトランスファゲート１２のドレ
インはビット線ＢＬに接続され、ソースはＣＭＯＳイン
バータ２３の出力端、すなわちＭＯＳＦＥＴ２１，２２
のドレインに接続されている。トランスファゲート１３
のドレインはビット線／ＢＬに接続され、ソースはＣＭ
ＯＳインバータ２６の出力端、すなわちＭＯＳＦＥＴ２
４，２５のドレインに接続されている。そして、トラン
スファゲート１２が形成されたウェルまたは基板はＣＭ
ＯＳインバータ２３が形成されたウェルまたは基板に接
続され、トランスファゲート１３が形成されたウェルま
たは基板はＣＭＯＳインバータ２６が形成されたウェル
または基板に接続された構成となっている。
ネルＭＯＳＦＥＴから構成され、ゲートがワード線ＷＬ
に接続されている。またトランスファゲート１２のドレ
インはビット線ＢＬに接続され、ソースはＣＭＯＳイン
バータ２３の出力端、すなわちＭＯＳＦＥＴ２１，２２
のドレインに接続されている。トランスファゲート１３
のドレインはビット線／ＢＬに接続され、ソースはＣＭ
ＯＳインバータ２６の出力端、すなわちＭＯＳＦＥＴ２
４，２５のドレインに接続されている。そして、トラン
スファゲート１２が形成されたウェルまたは基板はＣＭ
ＯＳインバータ２３が形成されたウェルまたは基板に接
続され、トランスファゲート１３が形成されたウェルま
たは基板はＣＭＯＳインバータ２６が形成されたウェル
または基板に接続された構成となっている。
【００２２】このように構成されたメモリセル１０は図
２に示すように、トランスファゲート１２およびｎチャ
ネルＭＯＳＦＥＴ２２は同一のウェル３１に形成され、
トランスファゲート１３およびｎチャネルＭＯＳＦＥＴ
２５は同一のウェル３２に形成され、ｐチャネルＭＯＳ
ＦＥＴ２１はウェル３３に形成され，ｐチャネルＭＯＳ
ＦＥＴ２４はウェル３４に形成された構成となってい
る。なお、ウェル３１，３２，３３，３４は素子分離領
域によって分離されている。
２に示すように、トランスファゲート１２およびｎチャ
ネルＭＯＳＦＥＴ２２は同一のウェル３１に形成され、
トランスファゲート１３およびｎチャネルＭＯＳＦＥＴ
２５は同一のウェル３２に形成され、ｐチャネルＭＯＳ
ＦＥＴ２１はウェル３３に形成され，ｐチャネルＭＯＳ
ＦＥＴ２４はウェル３４に形成された構成となってい
る。なお、ウェル３１，３２，３３，３４は素子分離領
域によって分離されている。
【００２３】そして、トランスファゲート１２，１３の
ゲートは例えばポリシリコンからなるワード線ＷＬであ
る。また、トランスファゲート１２のドレインとなる拡
散層１２ｂがビット線ＢＬに接続され、ソースとなる拡
散層１２ａがＭＯＳＦＥＴ２２のドレインとなってお
り、トランスファゲート１３のドレインとなる拡散層１
３ｂがビット線／ＢＬに接続され、ソースとなる拡散層
１３ａがＭＯＳＦＥＴ２５のドレインとなる構成となっ
ている。ＭＯＳＦＥＴ２２、２５のソースとなる拡散層
２２ａ，２５ａは配線によって接地電源に接続された構
成となっている。また、拡散層１２ａ，１２ｂ，２２ａ
はウェル３１に形成され、拡散層１３ａ，１３ｂ，２５
ａはウェル３２に形成されている。拡散層１３ａは、ウ
ェル３２にＬ字形状に形成され、拡散層１２ａは、ウェ
ル３１にＬ字形状に形成されている。ワード線ＷＬは図
２において左右方向に延在するように形成され、ウェル
３１の、ワード線ＷＬの両側の領域に拡散層１２ａ、１
２ｂが形成され、ウェル３２の、ワード線ＷＬの両側の
領域に拡散層１３ａ，１３ｂが形成されている。
ゲートは例えばポリシリコンからなるワード線ＷＬであ
る。また、トランスファゲート１２のドレインとなる拡
散層１２ｂがビット線ＢＬに接続され、ソースとなる拡
散層１２ａがＭＯＳＦＥＴ２２のドレインとなってお
り、トランスファゲート１３のドレインとなる拡散層１
３ｂがビット線／ＢＬに接続され、ソースとなる拡散層
１３ａがＭＯＳＦＥＴ２５のドレインとなる構成となっ
ている。ＭＯＳＦＥＴ２２、２５のソースとなる拡散層
２２ａ，２５ａは配線によって接地電源に接続された構
成となっている。また、拡散層１２ａ，１２ｂ，２２ａ
はウェル３１に形成され、拡散層１３ａ，１３ｂ，２５
ａはウェル３２に形成されている。拡散層１３ａは、ウ
ェル３２にＬ字形状に形成され、拡散層１２ａは、ウェ
ル３１にＬ字形状に形成されている。ワード線ＷＬは図
２において左右方向に延在するように形成され、ウェル
３１の、ワード線ＷＬの両側の領域に拡散層１２ａ、１
２ｂが形成され、ウェル３２の、ワード線ＷＬの両側の
領域に拡散層１３ａ，１３ｂが形成されている。
【００２４】また、ＭＯＳＦＥＴ２１，２２のゲートは
例えばポリシリコンからなる配線４１であり、この配線
４１は、ウェル３１，３３に接続されるとともに、他の
配線を介してＭＯＳＦＥＴ２４および２５のドレインと
なる拡散層２４ｂ、１３ａに接続された構成となってい
る。ＭＯＳＦＥＴ２３，２４のゲートは例えばポリシリ
コンからなる配線４２であり、この配線４２はウェル３
２，３４に接続されるとともに、他の配線を介してＭＯ
ＳＦＥＴ２１および２２のドレインとなる拡散層２１
ｂ、１２ａに接続された構成となっている。ＭＯＳＦＥ
Ｔ２１，２４のソースとなる拡散層２１ａ，２４ａは駆
動電源に接続された構成となっている。なお、ゲート４
１と拡散層１３ａ、２４ｂとを接続する上記他の配線
と、ゲート４１とのコンタクトはコンタクト部４１ａに
よって行われる。また、ゲート４２と拡散層１２ａ、２
１ｂとを接続する上記他の配線と、ゲート４２とのコン
タクトはコンタクト部４２ａによって行われる。コンタ
クト部４１ａはウェル３１とウェル３３との素子分離領
域に形成され、コンタクト部４２ａはウェル３２とウェ
ル３４との素子分離領域に形成されている。そしてこれ
らのコンタクト部４１ａ、４２ｂは、お互いに対向する
ように配置された構成となっている。また、ワード線Ｗ
Ｌとゲート４１，４２とは、ほぼ直交するように形成さ
れている。
例えばポリシリコンからなる配線４１であり、この配線
４１は、ウェル３１，３３に接続されるとともに、他の
配線を介してＭＯＳＦＥＴ２４および２５のドレインと
なる拡散層２４ｂ、１３ａに接続された構成となってい
る。ＭＯＳＦＥＴ２３，２４のゲートは例えばポリシリ
コンからなる配線４２であり、この配線４２はウェル３
２，３４に接続されるとともに、他の配線を介してＭＯ
ＳＦＥＴ２１および２２のドレインとなる拡散層２１
ｂ、１２ａに接続された構成となっている。ＭＯＳＦＥ
Ｔ２１，２４のソースとなる拡散層２１ａ，２４ａは駆
動電源に接続された構成となっている。なお、ゲート４
１と拡散層１３ａ、２４ｂとを接続する上記他の配線
と、ゲート４１とのコンタクトはコンタクト部４１ａに
よって行われる。また、ゲート４２と拡散層１２ａ、２
１ｂとを接続する上記他の配線と、ゲート４２とのコン
タクトはコンタクト部４２ａによって行われる。コンタ
クト部４１ａはウェル３１とウェル３３との素子分離領
域に形成され、コンタクト部４２ａはウェル３２とウェ
ル３４との素子分離領域に形成されている。そしてこれ
らのコンタクト部４１ａ、４２ｂは、お互いに対向する
ように配置された構成となっている。また、ワード線Ｗ
Ｌとゲート４１，４２とは、ほぼ直交するように形成さ
れている。
【００２５】なお、本実施形態の半導体記憶装置は、通
常の半導体基板（例えばシリコン基板）またはＳＯＩ
（Silicon On Insulator）基板上に形成することができ
る。シリコン基板上およびＳＯＩ基板上に形成した場合
の、トランスファゲート１２の構成断面を図３（ａ）お
よび図３（ｂ）にそれぞれ示す。
常の半導体基板（例えばシリコン基板）またはＳＯＩ
（Silicon On Insulator）基板上に形成することができ
る。シリコン基板上およびＳＯＩ基板上に形成した場合
の、トランスファゲート１２の構成断面を図３（ａ）お
よび図３（ｂ）にそれぞれ示す。
【００２６】次に、このように構成された本実施形態の
半導体記憶装置のデータ読み出し動作について説明す
る。データ記憶部２０に保持されたデータが“Ｌ”レベ
ル、すなわちＣＭＯＳインバータ２３の出力端の電位が
“Ｌ”レベルの場合には、まずビット線ＢＬ、／ＢＬの
電位レベルが“Ｈ”レベルに引き上げられる。次に、ワ
ード線ＷＬの電位レベルが“Ｈ”レベルに引き上げら
れ、トランスファゲート１２，１３がＯＮ状態となる。
このとき、保持データが“Ｌ”レベルであるため、トラ
ンスファゲート１２の基板バイアスは“Ｈ”レベルとな
り、これによりトランスファゲートの１２の閾値Ｖｔｈ
が低下し、この結果、トランスファゲート１２の電流利
得が増加する。しかし、このとき他方のトランスファゲ
ート１３の基板バイアスは“Ｌ”レベルであるため、ト
ランスファゲート１３の閾値Ｖｔｈは低下することな
く、これにより電流利得を抑制することが可能となる。
半導体記憶装置のデータ読み出し動作について説明す
る。データ記憶部２０に保持されたデータが“Ｌ”レベ
ル、すなわちＣＭＯＳインバータ２３の出力端の電位が
“Ｌ”レベルの場合には、まずビット線ＢＬ、／ＢＬの
電位レベルが“Ｈ”レベルに引き上げられる。次に、ワ
ード線ＷＬの電位レベルが“Ｈ”レベルに引き上げら
れ、トランスファゲート１２，１３がＯＮ状態となる。
このとき、保持データが“Ｌ”レベルであるため、トラ
ンスファゲート１２の基板バイアスは“Ｈ”レベルとな
り、これによりトランスファゲートの１２の閾値Ｖｔｈ
が低下し、この結果、トランスファゲート１２の電流利
得が増加する。しかし、このとき他方のトランスファゲ
ート１３の基板バイアスは“Ｌ”レベルであるため、ト
ランスファゲート１３の閾値Ｖｔｈは低下することな
く、これにより電流利得を抑制することが可能となる。
【００２７】したがって、本実施形態においては、２つ
のトランスファゲート１２，１３は動作特性が異なるた
め、高速動作を行うことができる。また、本実施形態に
おいては、トランスファゲート１２とＭＯＳＦＥＴ２２
が同一のウェル３１に形成され、トランスファゲート１
３とＭＯＳＦＥＴ２５が同一のウェル３２に形成されて
いるため、ＤＴＭＯＳを用いた従来の場合に比べてセル
面積を小さくすることができる。
のトランスファゲート１２，１３は動作特性が異なるた
め、高速動作を行うことができる。また、本実施形態に
おいては、トランスファゲート１２とＭＯＳＦＥＴ２２
が同一のウェル３１に形成され、トランスファゲート１
３とＭＯＳＦＥＴ２５が同一のウェル３２に形成されて
いるため、ＤＴＭＯＳを用いた従来の場合に比べてセル
面積を小さくすることができる。
【００２８】以上説明したように、本実施形態の半導体
記憶装置は、セル面積が増大するのを可及的に防止する
ことができるとともに従来の場合よりも高速動作が可能
となる。
記憶装置は、セル面積が増大するのを可及的に防止する
ことができるとともに従来の場合よりも高速動作が可能
となる。
【００２９】なお、上記実施形態において、ＭＯＳＦＥ
Ｔ２１，２２，２４，２５のゲートおよびトランスファ
ゲート１２，１３のゲートは金属から構成されていても
良い。
Ｔ２１，２２，２４，２５のゲートおよびトランスファ
ゲート１２，１３のゲートは金属から構成されていても
良い。
【００３０】（第２の実施形態）次に、本発明による半
導体記憶装置の第２の実施形態を、図４を参照して説明
する。図４は第２の実施形態の半導体記憶装置に係るメ
モリセルの構成を示す回路図である。この第２の実施形
態の半導体記憶装置に係るメモリセル１０Ａは、第１の
実施形態に係るメモリセル１０において、トランスファ
ゲート１３およびこのトランスファゲート１３に接続さ
れるビット線／ＢＬを削除した構成となっている。
導体記憶装置の第２の実施形態を、図４を参照して説明
する。図４は第２の実施形態の半導体記憶装置に係るメ
モリセルの構成を示す回路図である。この第２の実施形
態の半導体記憶装置に係るメモリセル１０Ａは、第１の
実施形態に係るメモリセル１０において、トランスファ
ゲート１３およびこのトランスファゲート１３に接続さ
れるビット線／ＢＬを削除した構成となっている。
【００３１】この実施形態の半導体装置においても、保
持データが“Ｌ”レベルであるときは、トランスファゲ
ート１２の基板バイアスは“Ｈ”レベルとなり、これに
よりトランスファゲートの１２の閾値Ｖｔｈが低下し、
この結果、トランスファゲート１２の電流利得が増加す
る。このため、高速動作が可能となる。また、セル面積
も第１の実施形態に比べて、小さくすることができる。
持データが“Ｌ”レベルであるときは、トランスファゲ
ート１２の基板バイアスは“Ｈ”レベルとなり、これに
よりトランスファゲートの１２の閾値Ｖｔｈが低下し、
この結果、トランスファゲート１２の電流利得が増加す
る。このため、高速動作が可能となる。また、セル面積
も第１の実施形態に比べて、小さくすることができる。
【００３２】（第３の実施形態）次に、本発明による半
導体記憶装置の第３の実施形態を、図５を参照して説明
する。図５は第３の実施形態の半導体記憶装置に係るメ
モリセルの構成を示す回路図である。この第３の実施形
態の半導体記憶装置に係るメモリセル１０Ｂは、第１の
実施形態に係るメモリセル１０において、データ記憶部
２０をデータ記憶部２０Ａに置き換えた構成となってい
る。このデータ記憶部２０Ａはデータ記憶部２０のＣＭ
ＯＳＦＥＴ２１，２４を抵抗２７，２８にそれぞれ置き
換えた構成となっている。
導体記憶装置の第３の実施形態を、図５を参照して説明
する。図５は第３の実施形態の半導体記憶装置に係るメ
モリセルの構成を示す回路図である。この第３の実施形
態の半導体記憶装置に係るメモリセル１０Ｂは、第１の
実施形態に係るメモリセル１０において、データ記憶部
２０をデータ記憶部２０Ａに置き換えた構成となってい
る。このデータ記憶部２０Ａはデータ記憶部２０のＣＭ
ＯＳＦＥＴ２１，２４を抵抗２７，２８にそれぞれ置き
換えた構成となっている。
【００３３】この第３の実施形態も第１の実施形態と同
様に、セル面積の増大を可及的に防止するとともに高速
動作が可能となる。
様に、セル面積の増大を可及的に防止するとともに高速
動作が可能となる。
【００３４】なお、この第３の実施形態において、トラ
ンスファゲート１３およびビット線／ＢＬを削除しても
第３の実施形態と同様の効果を得ることができる。
ンスファゲート１３およびビット線／ＢＬを削除しても
第３の実施形態と同様の効果を得ることができる。
【００３５】（第４の実施形態）次に、本発明による半
導体装置の第４の実施形態を、図６を参照して説明す
る。図６は、第４の実施形態の半導体記憶装置に係るメ
モリセル１０Ｃの構成を示す回路図である。このメモリ
セル１０は、トランスファゲート１２と、データ記憶部
２０Ｂとを備えている。トランスファゲート１２のゲー
トが図示しないワード線に接続され、ドレインが図示し
ないビット線に接続された構成となっている。データ記
憶部２０ＢはｎチャネルＭＯＳＦＥＴ２９とノードＮＡ
とを備えている。ＭＯＳＦＥＴ２９は、ソースが接地さ
れ、ドレインがノードＮＡを介してトランスファゲート
１２のソースに接続され、ゲートがＭＯＳＦＥＴ２９お
よびトランスファゲート１２の形成基板またはウェルに
接続された構成となっている。
導体装置の第４の実施形態を、図６を参照して説明す
る。図６は、第４の実施形態の半導体記憶装置に係るメ
モリセル１０Ｃの構成を示す回路図である。このメモリ
セル１０は、トランスファゲート１２と、データ記憶部
２０Ｂとを備えている。トランスファゲート１２のゲー
トが図示しないワード線に接続され、ドレインが図示し
ないビット線に接続された構成となっている。データ記
憶部２０ＢはｎチャネルＭＯＳＦＥＴ２９とノードＮＡ
とを備えている。ＭＯＳＦＥＴ２９は、ソースが接地さ
れ、ドレインがノードＮＡを介してトランスファゲート
１２のソースに接続され、ゲートがＭＯＳＦＥＴ２９お
よびトランスファゲート１２の形成基板またはウェルに
接続された構成となっている。
【００３６】このように構成されたメモリセル１０Ｃに
おいては、ノードＮＡの電位が“Ｈ”レベルであったと
するとＭＯＳＦＥＴ２９のゲートは“Ｌ”レベルであ
り、ＭＯＳＦＥＴ２９とトランスファゲート１２の形成
基板には“Ｌ”レベルのバイアスがかかることになる。
このため、トランスファゲート１２およびＭＯＳＦＥＴ
２９の待機電流を、ＤＴＭＯＳを用いた従来の場合より
も抑制することができる。またノードＮＡが“Ｌ”レベ
ルの場合は、ＭＯＳＦＥＴ２９のゲートは“Ｈ”レベル
であり、トランスファゲート１２およびＭＯＳＦＥＴ２
９の基板には“Ｈ”レベルのバイアスがかかることにな
る。このとき、トランスファゲート１２およびＭＯＳＦ
ＥＴ２９の閾値Ｖｔｈは低下するので、トランスファゲ
ート１２がＯＮ時にはトランスファゲート１２の電流利
得を大きく取ることができる。これにより、高速動作を
行うことが可能となる。
おいては、ノードＮＡの電位が“Ｈ”レベルであったと
するとＭＯＳＦＥＴ２９のゲートは“Ｌ”レベルであ
り、ＭＯＳＦＥＴ２９とトランスファゲート１２の形成
基板には“Ｌ”レベルのバイアスがかかることになる。
このため、トランスファゲート１２およびＭＯＳＦＥＴ
２９の待機電流を、ＤＴＭＯＳを用いた従来の場合より
も抑制することができる。またノードＮＡが“Ｌ”レベ
ルの場合は、ＭＯＳＦＥＴ２９のゲートは“Ｈ”レベル
であり、トランスファゲート１２およびＭＯＳＦＥＴ２
９の基板には“Ｈ”レベルのバイアスがかかることにな
る。このとき、トランスファゲート１２およびＭＯＳＦ
ＥＴ２９の閾値Ｖｔｈは低下するので、トランスファゲ
ート１２がＯＮ時にはトランスファゲート１２の電流利
得を大きく取ることができる。これにより、高速動作を
行うことが可能となる。
【００３７】このように本実施形態においては、ノード
ＮＡが保持する値によってＤＴＭＯＳの特性を効果的に
利用するという点において従来技術とは大きく異なって
いる。また、基板バイアスを統一することによりトラン
スファゲート１２とＭＯＳＦＥＴ２９の形成されるウェ
ルを同一にすることができる。
ＮＡが保持する値によってＤＴＭＯＳの特性を効果的に
利用するという点において従来技術とは大きく異なって
いる。また、基板バイアスを統一することによりトラン
スファゲート１２とＭＯＳＦＥＴ２９の形成されるウェ
ルを同一にすることができる。
【００３８】以上説明したように、本実施形態の半導体
記憶装置は、セル面積が増大するのを可及的に防止する
ことができるとともに従来の場合よりも高速動作が可能
となる。
記憶装置は、セル面積が増大するのを可及的に防止する
ことができるとともに従来の場合よりも高速動作が可能
となる。
【００３９】（第５の実施形態）次に、本発明による半
導体記憶装置の第５の実施形態を、図７を参照して説明
する。図７は第５の実施形態の半導体記憶装置に係るメ
モリセルの構成を示す回路図である。この第５の実施形
態の半導体記憶装置に係るメモリセル１０Ｄは、第４の
実施形態に係るメモリセル１０Ｃにおいて、トランスフ
ァゲート１２を、それぞれがｎチャネルＭＯＳＦＥＴか
らなる複数のトランスファゲート１２１，・・・，１２
ｎ（ｎ≧２）に置き換えた構成となっている。
導体記憶装置の第５の実施形態を、図７を参照して説明
する。図７は第５の実施形態の半導体記憶装置に係るメ
モリセルの構成を示す回路図である。この第５の実施形
態の半導体記憶装置に係るメモリセル１０Ｄは、第４の
実施形態に係るメモリセル１０Ｃにおいて、トランスフ
ァゲート１２を、それぞれがｎチャネルＭＯＳＦＥＴか
らなる複数のトランスファゲート１２１，・・・，１２
ｎ（ｎ≧２）に置き換えた構成となっている。
【００４０】各トランスファゲート１２ｉ（ｉ＝１，・
・・，ｎ）は、ソースがノードＮＡに接続され、ドレイ
ンが図示しない共通のビット線に接続され、ゲートがそ
れぞれ異なるワード線（図示せず）に接続された構成と
なっている。なお、この実施形態にかかるメモリセルは
マルチポートのＳＲＡＭ（Static Random Access Memor
y）に用いることができる。
・・，ｎ）は、ソースがノードＮＡに接続され、ドレイ
ンが図示しない共通のビット線に接続され、ゲートがそ
れぞれ異なるワード線（図示せず）に接続された構成と
なっている。なお、この実施形態にかかるメモリセルは
マルチポートのＳＲＡＭ（Static Random Access Memor
y）に用いることができる。
【００４１】この実施形態の半導体装置も、第４の実施
形態と同様に、セル面積が増大するのを可及的に防止す
ることができるとともに従来の場合よりも高速動作が可
能となる。
形態と同様に、セル面積が増大するのを可及的に防止す
ることができるとともに従来の場合よりも高速動作が可
能となる。
【００４２】
【発明の効果】以上述べたように、本発明によれば、セ
ル面積が増大するのを可及的に防止することができると
ともに従来の場合よりも高速動作が可能となる。
ル面積が増大するのを可及的に防止することができると
ともに従来の場合よりも高速動作が可能となる。
【図１】本発明による半導体記憶装置の第１の実施形態
にかかるメモリセルの構成を示す回路図。
にかかるメモリセルの構成を示す回路図。
【図２】第1の実施形態にかかるメモリセルのレイアウ
トを示す図。
トを示す図。
【図３】本発明にかかるトランスファゲートの構成を示
す断面図。
す断面図。
【図４】本発明による半導体記憶装置の第２の実施形態
にかかるメモリセルの構成を示す回路図。
にかかるメモリセルの構成を示す回路図。
【図５】本発明による半導体記憶装置の第３の実施形態
にかかるメモリセルの構成を示す回路図。
にかかるメモリセルの構成を示す回路図。
【図６】本発明による半導体記憶装置の第４の実施形態
にかかるメモリセルの構成を示す回路図。
にかかるメモリセルの構成を示す回路図。
【図７】本発明による半導体記憶装置の第５の実施形態
にかかるメモリセルの構成を示す回路図。
にかかるメモリセルの構成を示す回路図。
【図８】従来の半導体記憶装置にかかるメモリセルの構
成を示す回路図。
成を示す回路図。
【図９】図８に示すメモリセルのレイアウトを示す図。
【図１０】従来の他の半導体装置にかかるメモリセルの
構成を示す回路図。
構成を示す回路図。
【図１１】図１０に示すメモリセルのレイアウトを示す
図。
図。
１０ メモリセル １２ トランスファゲート １２ａ ソース拡散領域 １２ｂ ドレイン拡散領域 １３ トランスファゲート １３ａ ソース拡散領域 １３ｂ ドレイン拡散領域 ２０ データ記憶部 ２１ ｐチャネルＭＯＳＦＥＴ ２１ａ ソース拡散領域 ２１ｂ ドレイン拡散領域 ２２ ｎチャネルＭＯＳＦＥＴ ２２ａ ソース拡散領域 ２３ ＣＭＯＳインバータ ２４ ｐチャネルＭＯＳＦＥＴ ２４ａ ソース拡散領域 ２４ｂ ドレイン拡散領域 ２５ ｎチャネルＭＯＳＦＥＴ ２５ａ ソース拡散領域 ２６ ＣＭＯＳインバータ ３１ ウェル ３２ ウェル ３３ ウェル ３４ ウェル ＢＬ，／ＢＬ ビット線 ＷＬ ワード線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/11 Ｈ０１Ｌ 27/08 ３２１Ｋ 29/786 Ｇ１１Ｃ 11/40 ３０１ Ｆターム(参考） 5B015 JJ21 JJ32 KA04 KA13 PP02 QQ03 5F048 AA01 AB01 AC03 BA01 BA16 BB05 BE03 BE04 BE09 5F083 BS01 BS13 BS15 BS27 BS37 BS48 BS50 GA01 GA09 HA02 LA01 LA12 MA15 5F110 AA01 AA04 BB07 BB20 CC02 DD05 DD11 EE08 GG60
Claims (10)
- 【請求項１】データが記憶されるデータ記憶部と、前記
データを前記データ記憶部に書込むためおよび前記デー
タ記憶部から前記データを読出すための、第１導電型の
ＭＯＳＦＥＴを有するトランスファゲート部とを有する
メモリセルを備え、 前記ＭＯＳＦＥＴの基板バイアスとして前記データ記憶
部に記憶されたデータに応じた電位が印加されているよ
うに構成されていることを特徴とする半導体記憶装置。 - 【請求項２】前記データ記憶部は、第１導電型の第２Ｍ
ＯＳＦＥＴを有し、この第２ＭＯＳＦＥＴは、ソースが
電源に接続され、ドレインが前記トランスファゲート部
の第１ＭＯＳＦＥＴのソースに接続され、ゲートの電位
が自身および前記第１ＭＯＳＦＥＴの基板バイアスとし
て印加されていることを特徴とする請求項１記載の半導
体記憶装置。 - 【請求項３】前記トランスファゲート部は、多段並列に
接続された第１導電型のＭＯＳＦＥＴを有していること
を特徴とする請求項１または２記載の半導体記憶装置。 - 【請求項４】前記データ記憶部は、交差接続された第１
および第２ＣＭＯＳインバータを有し、前記トランスフ
ァゲート部の第１ＭＯＳＦＥＴのソースが前記第１ＣＭ
ＯＳインバータの出力端に接続されるとともに前記第１
ＭＯＳＦＥＴのソースの電位が前記第２ＣＭＯＳインバ
ータの基板バイアスとして印加され、前記第２ＣＭＯＳ
インバータの出力が前記第１ＭＯＳＦＥＴおよび前記第
１ＣＭＯＳインバータの基板バイアスとして印可された
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項５】前記トランスファゲートは、第１導電型の
第３ＭＯＳＦＥＴを有し、この第３ＭＯＳＦＥＴは、ソ
ースが前記第２ＣＭＯＳインバータの出力端に接続され
るとともに前記第１ＣＭＯＳインバータの出力を基板バ
イアスとして印加されたことを特徴とする請求項４記載
の半導体記憶装置。 - 【請求項６】前記データ記憶部は、一端が第１電源に接
続され他端が前記トランスファゲートの第１ＭＯＳＦＥ
Ｔのソースに接続された第１抵抗と、ドレインが前記Ｍ
ＯＳＦＥＴのソースに接続されソースが第２電源に接続
された第１導電型の第２のＭＯＳＦＥＴと、一端が前記
第１電源に接続され他端が前記第２ＭＯＳＦＥＴのゲー
トに接続された第２抵抗と、ドレインが前記第２ＭＯＳ
ＦＥＴのゲートに接続されソースが前記第２電源に接続
されゲートが前記第２ＭＯＳＦＥＴのドレインに接続さ
れた第１導電型の第３ＭＯＳＦＥＴと、を備え、前記第
２ＭＯＳＦＥＴのゲート電位が前記第１ＭＯＳＦＥＴお
よび第２ＭＯＳＦＥＴの基板バイアスとして印加され、
前記第３ＭＯＳＦＥＴもゲート電位が前記第３ＭＯＳＦ
ＥＴの基板バイアスとして印加されたことを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項７】前記トランスファゲート部は、第１導電型
の第４ＭＯＳＦＥＴを有し、この第４ＭＯＳＦＥＴは、
ソースが前記第２ＭＯＳＦＥＴのゲートに接続されると
ともに前記第３ＭＯＳＦＥＴのゲート電位が基板バイア
スとして印加されたことを特徴とする請求項６記載の半
導体記憶装置。 - 【請求項８】半導体基板に形成され、それぞれが素子分
離された第１乃至第４ウェルと、前記第１ウェルに形成
されてドレインとなる拡散層がビット線対の一方のビッ
ト線に接続され、ゲートがワード線に接続された第１導
電型の第１ＭＯＳＦＥＴと、 前記第１ウェルに形成されてドレインとなる拡散層が前
記第１ＭＯＳＦＥＴのソースとなる拡散層と共通である
第１導電型の第２ＭＯＳＦＥＴと、 前記第２ウェルに形成されてドレインとなる拡散層が前
記ビット線対の他方のビット線に接続され、ゲートが前
記ワード線に接続された第１導電型の第３ＭＯＳＦＥＴ
と、 前記第２ウェルに形成されてドレインとなる拡散層が前
記第３ＭＯＳＦＥＴのソースとなる拡散層と共通である
第１導電型の第４ＭＯＳＦＥＴと、 前記第３ウェルに形成されてゲートが前記第２ＭＯＳＦ
ＥＴのゲートと共通である第２導電型の第５ＭＯＳＦＥ
Ｔと、 前記第４ウェルに形成されてゲートが前記第４ＭＯＳＦ
ＥＴのゲートと共通である第２導電型の第６ＭＯＳＦＥ
Ｔと、 前記第２ＭＯＳＦＥＴのソースとなる拡散層と前記第５
ＭＯＳＦＥＴのドレインとなる拡散層を接続する第１配
線と、 前記第４ＭＯＳＦＥＴのソースとなる拡散層と前記第６
ＭＯＳＦＥＴのドレインとなる拡散層を接続する第２配
線と、 前記第１ウェルと前記第３ウェルとの素子分離領域に形
成され、前記第１配線と前記第４および第６ＭＯＳＦＥ
Ｔのゲートとを接続する第１コンタクト部と、 前記第２ウェルと前記第４ウェルとの素子分離領域に形
成され、前記第２配線と前記第２および第５ＭＯＳＦＥ
Ｔのゲートとを接続する第２コンタクト部と、 を有するメモリセルを備え、前記第１ウェルは前記第２
および第５ＭＯＳＦＥＴのゲートを介して前記第３ウェ
ルに接続され、前記第２ウェルは前記第４および第６Ｍ
ＯＳＦＥＴのゲートを介して前記第４ウェルに接続され
たことを特徴とする半導体記憶装置。 - 【請求項９】前記第１コンタクト部と前記第２コンタク
ト部とは対向するように配置されていることを特徴とす
る請求項８記載の半導体記憶装置。 - 【請求項１０】前記第１および第３ＭＯＳＦＥＴのソー
スとなる拡散領域はＬ字形状であることを特徴とする請
求項８または９記載の半導体記憶装置。
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