JP2002342160A - データ処理装置 - Google Patents
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G06—COMPUTING; CALCULATING OR COUNTING
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Abstract
(57)【要約】
【課題】 高機能命令部と被演算データ部とからなる命
令データを扱うデータ処理装置において、キャッシュメ
モリ制御の効率化を図る。 【解決手段】 プリデコード部７は、処理前の描画デー
タについて、高機能命令部のプリデコードを行う。キャ
ッシュメモリ制御部８は、プリデコード結果を基にし
て、処理を行うために要する命令コードを命令コード記
憶メモリ４から命令キャッシュメモリ２に充填する。こ
れにより、キャッシュのヒット率が向上する。
令データを扱うデータ処理装置において、キャッシュメ
モリ制御の効率化を図る。 【解決手段】 プリデコード部７は、処理前の描画デー
タについて、高機能命令部のプリデコードを行う。キャ
ッシュメモリ制御部８は、プリデコード結果を基にし
て、処理を行うために要する命令コードを命令コード記
憶メモリ４から命令キャッシュメモリ２に充填する。こ
れにより、キャッシュのヒット率が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、高機能命令部と被
演算データ部とから構成される命令データを処理するデ
ータ処理装置における、命令キャッシュメモリの制御に
関する技術に属する。
演算データ部とから構成される命令データを処理するデ
ータ処理装置における、命令キャッシュメモリの制御に
関する技術に属する。
【０００２】
【従来の技術】図１３は従来のデータ処理装置の構成の
一例を示すブロック図である。図１３の構成例は、演算
等の実処理や各処理の制御をともに行うプロセッサ５１
と、プロセッサ５１用の命令キャッシュメモリ５２と、
全命令を記憶するための主命令メモリ５３と、命令キャ
ッシュメモリ５２への命令コードのキャッシング制御を
行うキャッシュメモリ制御部５４と、主記憶５５とを備
えている。
一例を示すブロック図である。図１３の構成例は、演算
等の実処理や各処理の制御をともに行うプロセッサ５１
と、プロセッサ５１用の命令キャッシュメモリ５２と、
全命令を記憶するための主命令メモリ５３と、命令キャ
ッシュメモリ５２への命令コードのキャッシング制御を
行うキャッシュメモリ制御部５４と、主記憶５５とを備
えている。
【０００３】図１３に示すような従来のデータ処理装置
では、命令メモリとして利用されるキャッシュメモリの
書きこみや入れ替え等の制御は、キャッシュメモリ自体
のＷＡＹ数の最適化や、コンパイラを用いて適切なアド
レスマッピングを行い、実行またはフェッチされている
命令のアドレスを参照し、そのアドレス以降の命令の先
読みを行うことによって、行われていた。
では、命令メモリとして利用されるキャッシュメモリの
書きこみや入れ替え等の制御は、キャッシュメモリ自体
のＷＡＹ数の最適化や、コンパイラを用いて適切なアド
レスマッピングを行い、実行またはフェッチされている
命令のアドレスを参照し、そのアドレス以降の命令の先
読みを行うことによって、行われていた。
【０００４】
【発明が解決しようとする課題】データ処理装置が描画
処理装置である場合、すなわち、処理対象となる命令デ
ータが、線描画、矩形描画といった高機能命令部と、描
画する座標値の被演算データ部とからなる描画データで
ある場合には、次のような問題が生じる。
処理装置である場合、すなわち、処理対象となる命令デ
ータが、線描画、矩形描画といった高機能命令部と、描
画する座標値の被演算データ部とからなる描画データで
ある場合には、次のような問題が生じる。
【０００５】すなわち、通常の描画処理装置では、描画
データの高機能命令部をデコードすることによって、傾
き演算や座標変換処理等の描画のための前処理が行われ
る。ところが、実行される処理は、線描画、文字表示と
いった各高機能命令の内容によって異なり、さらに同一
の高機能命令であっても、座標変換処理の有無、実線表
示か破線表示か、または矩形の塗りつぶしの有無等々、
種々の描画モードに応じてその処理が異なってくる。
データの高機能命令部をデコードすることによって、傾
き演算や座標変換処理等の描画のための前処理が行われ
る。ところが、実行される処理は、線描画、文字表示と
いった各高機能命令の内容によって異なり、さらに同一
の高機能命令であっても、座標変換処理の有無、実線表
示か破線表示か、または矩形の塗りつぶしの有無等々、
種々の描画モードに応じてその処理が異なってくる。
【０００６】したがって、命令キャッシュメモリに充填
されるべき命令コードは、描画データの高機能命令部に
応じて異なるため、アドレスの先読みを用いた単純な制
御では、最適なキャッシュメモリの制御は実現できな
い。
されるべき命令コードは、描画データの高機能命令部に
応じて異なるため、アドレスの先読みを用いた単純な制
御では、最適なキャッシュメモリの制御は実現できな
い。
【０００７】前記の問題に鑑み、本発明は、高機能命令
部と被演算データ部とからなる命令データを扱うデータ
処理装置において、命令キャッシュメモリの書きこみ、
入れ替えの効率化を図ることを課題とする。
部と被演算データ部とからなる命令データを扱うデータ
処理装置において、命令キャッシュメモリの書きこみ、
入れ替えの効率化を図ることを課題とする。
【０００８】
【課題を解決するための手段】本発明は、命令データの
高機能命令部をプリデコードし、このプリデコード結果
から命令キャッシュメモリの制御を行うことによって、
命令キャッシュメモリの最適な書きこみ、入れ替えを実
現するものである。
高機能命令部をプリデコードし、このプリデコード結果
から命令キャッシュメモリの制御を行うことによって、
命令キャッシュメモリの最適な書きこみ、入れ替えを実
現するものである。
【０００９】具体的には、請求項１の発明が講じた解決
手段は、高機能命令部と被演算データ部とを一語に含む
命令データの処理を行うデータ処理装置として、処理対
象となる命令データを記憶する命令データ記憶部と、前
記命令データ記憶部から転送された命令データを受け、
この命令データに従って処理を行う処理部と、前記処理
部が処理のために用いる命令コードを記憶する命令コー
ド記憶部と、前記処理部からアクセス可能であり、命令
コードを記憶するための命令キャッシュメモリと、前記
処理部が処理を行う前に、その処理に係る命令データに
ついて高機能命令部のプリデコードを行うプリデコード
部と、前記プリデコード部によるプリデコード結果を基
にして、前記命令キャッシュメモリに前記命令コード記
憶部から前記処理部が処理を行うために要する命令コー
ドを充填するキャッシュメモリ制御部とを備えたもので
ある。
手段は、高機能命令部と被演算データ部とを一語に含む
命令データの処理を行うデータ処理装置として、処理対
象となる命令データを記憶する命令データ記憶部と、前
記命令データ記憶部から転送された命令データを受け、
この命令データに従って処理を行う処理部と、前記処理
部が処理のために用いる命令コードを記憶する命令コー
ド記憶部と、前記処理部からアクセス可能であり、命令
コードを記憶するための命令キャッシュメモリと、前記
処理部が処理を行う前に、その処理に係る命令データに
ついて高機能命令部のプリデコードを行うプリデコード
部と、前記プリデコード部によるプリデコード結果を基
にして、前記命令キャッシュメモリに前記命令コード記
憶部から前記処理部が処理を行うために要する命令コー
ドを充填するキャッシュメモリ制御部とを備えたもので
ある。
【００１０】請求項１の発明によると、プリデコード部
によって、処理前の命令データについて高機能命令部の
プリデコードが行われる。そして、このプリデコード結
果を基にして、キャッシュメモリ制御部によって、処理
を行うために要する命令コードが命令キャッシュメモリ
に充填される。これにより、命令キャッシュメモリのヒ
ット率を向上させることができ、命令キャッシュメモリ
の制御をより適切に実行することが可能になる。
によって、処理前の命令データについて高機能命令部の
プリデコードが行われる。そして、このプリデコード結
果を基にして、キャッシュメモリ制御部によって、処理
を行うために要する命令コードが命令キャッシュメモリ
に充填される。これにより、命令キャッシュメモリのヒ
ット率を向上させることができ、命令キャッシュメモリ
の制御をより適切に実行することが可能になる。
【００１１】そして、請求項２の発明では、前記請求項
１のデータ処理装置における前記命令データ記憶部と前
記命令コード記憶部とは、単一の共用メモリに設けられ
ているものとする。
１のデータ処理装置における前記命令データ記憶部と前
記命令コード記憶部とは、単一の共用メモリに設けられ
ているものとする。
【００１２】請求項２の発明によると、命令データ用と
命令コード用のメモリを共通にすることができるので、
部品点数の削減が可能となる。
命令コード用のメモリを共通にすることができるので、
部品点数の削減が可能となる。
【００１３】また、請求項３の発明では、前記請求項１
のデータ処理装置におけるプリデコード部は、前記命令
データ記憶部と前記処理部との間に設けられ、命令デー
タが前記命令データ記憶部から前記処理部に転送される
際に、当該命令データの高機能命令部をプリデコードす
るものとする。
のデータ処理装置におけるプリデコード部は、前記命令
データ記憶部と前記処理部との間に設けられ、命令デー
タが前記命令データ記憶部から前記処理部に転送される
際に、当該命令データの高機能命令部をプリデコードす
るものとする。
【００１４】請求項３の発明によると、命令データは、
命令データ記憶部から処理部に転送される際に、その高
機能命令部がプリデコードされる。このため、処理前の
命令データに対して予測を行いながら命令キャッシュメ
モリの制御を行うことができるので、時間的ロスを軽減
することが可能になる。
命令データ記憶部から処理部に転送される際に、その高
機能命令部がプリデコードされる。このため、処理前の
命令データに対して予測を行いながら命令キャッシュメ
モリの制御を行うことができるので、時間的ロスを軽減
することが可能になる。
【００１５】また、請求項４の発明では、前記請求項１
のデータ処理装置は、外部から供給された命令データを
受ける外部インターフェイス部を備え、前記プリデコー
ド部は、前記外部インターフェース部に設けられ、外部
から供給された命令データが前記命令データ記憶部に転
送される際に当該命令データの高機能命令部をプリデコ
ードし、かつ、プリデコード結果を基にして、前記命令
データに係る処理に必要な命令コード以外の命令コード
が前記命令コード記憶部に転送されるのを阻止するもの
とする。
のデータ処理装置は、外部から供給された命令データを
受ける外部インターフェイス部を備え、前記プリデコー
ド部は、前記外部インターフェース部に設けられ、外部
から供給された命令データが前記命令データ記憶部に転
送される際に当該命令データの高機能命令部をプリデコ
ードし、かつ、プリデコード結果を基にして、前記命令
データに係る処理に必要な命令コード以外の命令コード
が前記命令コード記憶部に転送されるのを阻止するもの
とする。
【００１６】請求項４の発明によると、命令データは、
外部から供給されて命令データ記憶部に転送される際
に、その高機能命令部がプリデコードされる。そして、
プリデコード結果を基にして、命令データに係る処理に
必要な命令コード以外の命令コードについて、命令コー
ド記憶部への転送が阻止される。これにより、命令コー
ド記憶部の容量の削減が可能になる。
外部から供給されて命令データ記憶部に転送される際
に、その高機能命令部がプリデコードされる。そして、
プリデコード結果を基にして、命令データに係る処理に
必要な命令コード以外の命令コードについて、命令コー
ド記憶部への転送が阻止される。これにより、命令コー
ド記憶部の容量の削減が可能になる。
【００１７】また、請求項５の発明では、前記請求項１
のデータ処理装置における処理部は、処理が終了した命
令データについてその処理に要した命令コードを表す処
理済み情報を生成し、前記キャッシュメモリ制御部に送
信するものとする。
のデータ処理装置における処理部は、処理が終了した命
令データについてその処理に要した命令コードを表す処
理済み情報を生成し、前記キャッシュメモリ制御部に送
信するものとする。
【００１８】請求項５の発明によると、処理が終了した
命令データについて生成された処理済み情報が、キャッ
シュメモリ制御部に送信される。このため、命令キャッ
シュメモリの更新を、命令データの処理終了後速やかに
行うことができる。
命令データについて生成された処理済み情報が、キャッ
シュメモリ制御部に送信される。このため、命令キャッ
シュメモリの更新を、命令データの処理終了後速やかに
行うことができる。
【００１９】また、請求項６の発明では、前記請求項１
のデータ処理装置における命令データは、グラフィック
ス処理用の描画データであるものとする。
のデータ処理装置における命令データは、グラフィック
ス処理用の描画データであるものとする。
【００２０】また、請求項７の発明が講じた解決手段
は、高機能命令部と被演算データ部とを一語に含む命令
データの処理を行うデータ処理装置として、受けた命令
データに従って処理を行う処理部と、前記処理部からア
クセス可能であり、命令コードを記憶するための命令キ
ャッシュメモリとを備え、前記処理部が処理を行う前に
その処理に係る命令データについて高機能命令部のプリ
デコードを行い、プリデコード結果を基にして、前記命
令キャッシュメモリに前記処理部が処理を行うために要
する命令コードを充填するものである。
は、高機能命令部と被演算データ部とを一語に含む命令
データの処理を行うデータ処理装置として、受けた命令
データに従って処理を行う処理部と、前記処理部からア
クセス可能であり、命令コードを記憶するための命令キ
ャッシュメモリとを備え、前記処理部が処理を行う前に
その処理に係る命令データについて高機能命令部のプリ
デコードを行い、プリデコード結果を基にして、前記命
令キャッシュメモリに前記処理部が処理を行うために要
する命令コードを充填するものである。
【００２１】請求項７の発明によると、処理前の命令デ
ータについて高機能命令部のプリデコードが行われる。
そして、このプリデコード結果を基にして、処理を行う
ために要する命令コードが命令キャッシュメモリに充填
される。これにより、命令キャッシュメモリのヒット率
を向上させることができ、命令キャッシュメモリの制御
をより適切に実行することが可能になる。
ータについて高機能命令部のプリデコードが行われる。
そして、このプリデコード結果を基にして、処理を行う
ために要する命令コードが命令キャッシュメモリに充填
される。これにより、命令キャッシュメモリのヒット率
を向上させることができ、命令キャッシュメモリの制御
をより適切に実行することが可能になる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２３】なお、ここでは説明の都合上、グラフィッ
ク処理用の描画データを処理する描画処理装置を例にと
って説明するが、高機能命令部と被演算データ部とを一
語に含む形式の命令データを処理するデータ処理装置で
あれば、本発明は同様に実施可能である。
ク処理用の描画データを処理する描画処理装置を例にと
って説明するが、高機能命令部と被演算データ部とを一
語に含む形式の命令データを処理するデータ処理装置で
あれば、本発明は同様に実施可能である。
【００２４】（第１の実施形態）図１は本発明の第１の
実施形態に係るデータ処理装置としての描画処理装置の
構成を示すブロック図である。図１に示す描画処理装置
は、当該装置内の全体的な制御を行う描画制御部１と、
描画制御部１が命令メモリとして直接アクセスを行う命
令キャッシュメモリ２と、実際に描画を行う描画エンジ
ン部３と、描画処理のために用いる命令コードを記憶し
た命令コード記憶部としてのマイクロコード記憶メモリ
４と、描画を行うために処理対象となる描画データ（Ｄ
Ｌ）を記憶する命令データ記憶部としてのＤＬメモリ５
と、描画制御部１とＤＬメモリ５との間で描画データの
やりとりを行うためのＤＬメモリインターフェイス（Ｉ
／Ｆ）６と、ＤＬメモリ５から描画制御部１に送られた
描画データを、描画制御部１が処理を開始する前にデコ
ードするプリデコード部７と、プリデコード部７による
プリデコード結果を受け、描画制御部１が処理を行うた
めに必要な命令コードをマイクロコード記憶メモリ４か
ら命令キャッシュメモリ２に充填し、必要に応じて命令
コードの入れ替え等の制御を行うキャッシュメモリ制御
部（ＣＭＣ）８とを備えている。描画制御部１および描
画エンジン３によって、処理部が構成されている。
実施形態に係るデータ処理装置としての描画処理装置の
構成を示すブロック図である。図１に示す描画処理装置
は、当該装置内の全体的な制御を行う描画制御部１と、
描画制御部１が命令メモリとして直接アクセスを行う命
令キャッシュメモリ２と、実際に描画を行う描画エンジ
ン部３と、描画処理のために用いる命令コードを記憶し
た命令コード記憶部としてのマイクロコード記憶メモリ
４と、描画を行うために処理対象となる描画データ（Ｄ
Ｌ）を記憶する命令データ記憶部としてのＤＬメモリ５
と、描画制御部１とＤＬメモリ５との間で描画データの
やりとりを行うためのＤＬメモリインターフェイス（Ｉ
／Ｆ）６と、ＤＬメモリ５から描画制御部１に送られた
描画データを、描画制御部１が処理を開始する前にデコ
ードするプリデコード部７と、プリデコード部７による
プリデコード結果を受け、描画制御部１が処理を行うた
めに必要な命令コードをマイクロコード記憶メモリ４か
ら命令キャッシュメモリ２に充填し、必要に応じて命令
コードの入れ替え等の制御を行うキャッシュメモリ制御
部（ＣＭＣ）８とを備えている。描画制御部１および描
画エンジン３によって、処理部が構成されている。
【００２５】図２（ａ）は描画データの一例であり、
“Ｘ座標１０Ｙ座標１０の点描画”を表すものである。
最初の１６ビットのコマンドＤＯＴが高機能命令部に相
当し、次の３２ビットの座標値を表す部分が被演算デー
タ部に相当する。また、図２（ｂ）は他の高機能命令部
の例を示している。なお、被演算データ部のビット数
は、描画データの処理内容や座標値の個数等に応じて変
化する。
“Ｘ座標１０Ｙ座標１０の点描画”を表すものである。
最初の１６ビットのコマンドＤＯＴが高機能命令部に相
当し、次の３２ビットの座標値を表す部分が被演算デー
タ部に相当する。また、図２（ｂ）は他の高機能命令部
の例を示している。なお、被演算データ部のビット数
は、描画データの処理内容や座標値の個数等に応じて変
化する。
【００２６】プリデコード部７は、図２に示すような描
画データの高機能命令部のプリデコードを行い、この描
画データがいかなる描画を実行するものであるか（例え
ば“座標変換付き、頂点数５の線描画”“基準点からの
相対座標表示の塗りつぶしつき四角形描画”など）を求
める。キャッシュメモリ制御部８は、プリデコード部７
から送られた、処理を行うべき描画データの種類情報を
受けて、命令キャッシュメモリ２の制御を行う。
画データの高機能命令部のプリデコードを行い、この描
画データがいかなる描画を実行するものであるか（例え
ば“座標変換付き、頂点数５の線描画”“基準点からの
相対座標表示の塗りつぶしつき四角形描画”など）を求
める。キャッシュメモリ制御部８は、プリデコード部７
から送られた、処理を行うべき描画データの種類情報を
受けて、命令キャッシュメモリ２の制御を行う。
【００２７】図３は図１に示す描画処理装置における処
理の流れを示すフローチャートである。図３を用いて、
図１の描画処理装置の動作を説明する。
理の流れを示すフローチャートである。図３を用いて、
図１の描画処理装置の動作を説明する。
【００２８】まずステップＳＡ１おいて、本描画処理装
置を起動すると、キャッシュメモリ制御部８が、起動信
号に応じて、マイクロコード記憶メモリ４から命令キャ
ッシュメモリ２に、描画制御部１が当該装置の初期シー
ケンスを行うために必要な命令コードを充填する。
置を起動すると、キャッシュメモリ制御部８が、起動信
号に応じて、マイクロコード記憶メモリ４から命令キャ
ッシュメモリ２に、描画制御部１が当該装置の初期シー
ケンスを行うために必要な命令コードを充填する。
【００２９】次にステップＳＡ２において、描画制御部
１が命令コードを実行し、ＤＬメモリ５から必要な描画
データを取りこむ。そしてステップＳＡ３において、プ
リデコード部７が、ステップＳＡ２で取りこまれた描画
データについて、その高機能命令部をプリデコードし、
種類を特定する。ステップＳＡ４において、プリデコー
ド部７はステップＳＡ３におけるプリデコード結果を、
キャッシュメモリ制御部８に転送する。
１が命令コードを実行し、ＤＬメモリ５から必要な描画
データを取りこむ。そしてステップＳＡ３において、プ
リデコード部７が、ステップＳＡ２で取りこまれた描画
データについて、その高機能命令部をプリデコードし、
種類を特定する。ステップＳＡ４において、プリデコー
ド部７はステップＳＡ３におけるプリデコード結果を、
キャッシュメモリ制御部８に転送する。
【００３０】ステップＳＡ５において、キャッシュメモ
リ制御部８は、取り込まれた描画データの処理に要する
命令コードが、命令キャッシュメモリ２に充填されてい
るか否か、すなわちキャッシュがヒットしているか否か
を調べる。キャッシュがヒットしておらず、命令コード
の入れ替えまたは書き込みが必要と判断したとき（ＳＡ
５でＹＥＳ）は、ステップＳＡ６において、マイクロコ
ード記憶メモリ４から、必要な命令コードを命令キャッ
シュメモリ２に書きこむ。その後、ステップＳＡ７にす
すむ。一方、キャッシュがヒットしているとき（ＳＡ５
でＮＯ）は、そのままステップＳＡ７にすすむ。
リ制御部８は、取り込まれた描画データの処理に要する
命令コードが、命令キャッシュメモリ２に充填されてい
るか否か、すなわちキャッシュがヒットしているか否か
を調べる。キャッシュがヒットしておらず、命令コード
の入れ替えまたは書き込みが必要と判断したとき（ＳＡ
５でＹＥＳ）は、ステップＳＡ６において、マイクロコ
ード記憶メモリ４から、必要な命令コードを命令キャッ
シュメモリ２に書きこむ。その後、ステップＳＡ７にす
すむ。一方、キャッシュがヒットしているとき（ＳＡ５
でＮＯ）は、そのままステップＳＡ７にすすむ。
【００３１】ステップＳＡ７において、描画制御部１
が、命令キャッシュメモリ２の命令コードに従い、描画
データに対して前処理を行う。ステップＳＡ８におい
て、ステップＳＡ７で前処理された描画データが、描画
エンジン３に転送される。ステップＳＡ９において、描
画エンジン３が転送された描画データを用いて描画処理
を行う。ステップＳＡ１０において、描画制御部１が、
全ての描画が終了したと判断したとき（ＹＥＳ）は処理
を終了する一方、そうでなければステップＳＡ２に戻
り、引き続き描画処理を実行する。
が、命令キャッシュメモリ２の命令コードに従い、描画
データに対して前処理を行う。ステップＳＡ８におい
て、ステップＳＡ７で前処理された描画データが、描画
エンジン３に転送される。ステップＳＡ９において、描
画エンジン３が転送された描画データを用いて描画処理
を行う。ステップＳＡ１０において、描画制御部１が、
全ての描画が終了したと判断したとき（ＹＥＳ）は処理
を終了する一方、そうでなければステップＳＡ２に戻
り、引き続き描画処理を実行する。
【００３２】以上のように本実施形態によると、特殊な
形式の描画データを、描画処理の実行前にプリデコード
し、そのプリデコード結果を、命令キャッシュメモリの
書きこみや入れ替えの制御に用いる。これにより、命令
キャッシュメモリにおいて、より確実なキャッシュ管理
を実現することが可能である。
形式の描画データを、描画処理の実行前にプリデコード
し、そのプリデコード結果を、命令キャッシュメモリの
書きこみや入れ替えの制御に用いる。これにより、命令
キャッシュメモリにおいて、より確実なキャッシュ管理
を実現することが可能である。
【００３３】（第２の実施形態）図４は本発明の第２の
実施形態に係る描画処理装置の構成を示すブロック図で
ある。図４において、図１と共通の構成要素には、図１
と同一の符号を付しており、ここではその詳細な説明を
省略する。
実施形態に係る描画処理装置の構成を示すブロック図で
ある。図４において、図１と共通の構成要素には、図１
と同一の符号を付しており、ここではその詳細な説明を
省略する。
【００３４】図４の構成には、いくつかの特徴がある。
まず、命令コードと、描画データとをともに記憶する共
用メモリ（ＵＧＭ）９を備えている。すなわち、命令デ
ータ記憶部と命令コード記憶部とが、単一の共用メモリ
９に設けられている。これにより、命令コード用と描画
データ用のメモリを共通にすることができ、部品点数の
削減が可能となる。
まず、命令コードと、描画データとをともに記憶する共
用メモリ（ＵＧＭ）９を備えている。すなわち、命令デ
ータ記憶部と命令コード記憶部とが、単一の共用メモリ
９に設けられている。これにより、命令コード用と描画
データ用のメモリを共通にすることができ、部品点数の
削減が可能となる。
【００３５】また、共用メモリ９と描画制御部１との間
で描画データのやりとりを行うための共用メモリインタ
ーフェイス（ＵＧＭＩ／Ｆ）１０に、プリデコード部７
Ａおよびキャッシュメモリ制御部（ＣＭＣ）８Ａが設け
られている。加えて、プリデコード部７Ａによるプリデ
コード結果を記憶する命令キャッシュテーブル部１１が
設けられている。
で描画データのやりとりを行うための共用メモリインタ
ーフェイス（ＵＧＭＩ／Ｆ）１０に、プリデコード部７
Ａおよびキャッシュメモリ制御部（ＣＭＣ）８Ａが設け
られている。加えて、プリデコード部７Ａによるプリデ
コード結果を記憶する命令キャッシュテーブル部１１が
設けられている。
【００３６】プリデコード部７Ａは共用メモリ９から描
画制御部１に転送される描画データの高機能命令部のプ
リデコードを行う。命令キャッシュテーブル部１１は、
プリデコード部７Ａのプリデコード結果とともに、共用
メモリ９上の命令コードのアドレス対応マップを記憶す
る。キャッシュメモリ制御部８Ａは、命令キャッシュテ
ーブル部１１を参照し、描画制御部１が処理を行うため
に必要な命令コードを、共用メモリ９から命令キャッシ
ュメモリ２に充填し、必要に応じて命令コードの入れ替
え等の制御を行う。
画制御部１に転送される描画データの高機能命令部のプ
リデコードを行う。命令キャッシュテーブル部１１は、
プリデコード部７Ａのプリデコード結果とともに、共用
メモリ９上の命令コードのアドレス対応マップを記憶す
る。キャッシュメモリ制御部８Ａは、命令キャッシュテ
ーブル部１１を参照し、描画制御部１が処理を行うため
に必要な命令コードを、共用メモリ９から命令キャッシ
ュメモリ２に充填し、必要に応じて命令コードの入れ替
え等の制御を行う。
【００３７】図５は命令キャッシュテーブル部１１に格
納されるデータの例を示す図である。同図中、（ａ）は
高機能命令部に該当するコマンドのみを格納する場合、
（ｂ）は共用メモリ９とのアドレス対応まで実装した場
合を示す。図５（ａ）の例では、点描画、線描画などの
各コマンドについて、描画データに含まれた個数がコマ
ンド数として示されている。図５（ｂ）の例では、コマ
ンド数に加えて、各コマンドが格納された共用メモリ９
におけるアドレスが示されている。
納されるデータの例を示す図である。同図中、（ａ）は
高機能命令部に該当するコマンドのみを格納する場合、
（ｂ）は共用メモリ９とのアドレス対応まで実装した場
合を示す。図５（ａ）の例では、点描画、線描画などの
各コマンドについて、描画データに含まれた個数がコマ
ンド数として示されている。図５（ｂ）の例では、コマ
ンド数に加えて、各コマンドが格納された共用メモリ９
におけるアドレスが示されている。
【００３８】さらに、図４の構成は、共用メモリインタ
ーフェイス１０を介して描画制御部１に送られてくる描
画データを保持し、かつ、描画制御部１による計算結果
等の記憶装置としても用いられるワークメモリ１６と、
ワークメモリ１６のアクセス領域の切替を行う選択器１
７と、描画装置内ローカルバスのバスアクセス権の調停
を行うバス調停器１８とを備えている。描画制御部１、
描画エンジン３、ワークメモリ１６および選択器１７に
よって、処理部が構成されている。
ーフェイス１０を介して描画制御部１に送られてくる描
画データを保持し、かつ、描画制御部１による計算結果
等の記憶装置としても用いられるワークメモリ１６と、
ワークメモリ１６のアクセス領域の切替を行う選択器１
７と、描画装置内ローカルバスのバスアクセス権の調停
を行うバス調停器１８とを備えている。描画制御部１、
描画エンジン３、ワークメモリ１６および選択器１７に
よって、処理部が構成されている。
【００３９】また、ＣＰＵ１３は本描画処理装置のマス
タとなり、主記憶部１４に格納された描画データを本描
画処理装置に供給する。描画処理装置は、ＣＰＵ１３と
のアクセスを行い、供給された描画命令を受ける外部イ
ンターフェイス部としてのＣＰＵインターフェイス（Ｃ
ＰＵＩ／Ｆ）１２を備えている。
タとなり、主記憶部１４に格納された描画データを本描
画処理装置に供給する。描画処理装置は、ＣＰＵ１３と
のアクセスを行い、供給された描画命令を受ける外部イ
ンターフェイス部としてのＣＰＵインターフェイス（Ｃ
ＰＵＩ／Ｆ）１２を備えている。
【００４０】図６は図４に示す描画処理装置における処
理の流れを示すフローチャートである。図６を用いて、
図４の描画処理装置の動作を説明する。
理の流れを示すフローチャートである。図６を用いて、
図４の描画処理装置の動作を説明する。
【００４１】ステップＳＢ１において、ＣＰＵ１３が本
描画処理装置を起動する。ステップＳＢ２において、Ｃ
ＰＵ１３が主記憶部１４から、描画データおよび命令コ
ード群を共用メモリ９へ転送する。転送終了後、ステッ
プＳＢ３において、描画制御部１が、ＣＰＵ１３が指定
した領域の描画データをワークメモリ１６のバンク１に
充填するために、共用メモリインターフェイス１０にリ
クエストを行う。
描画処理装置を起動する。ステップＳＢ２において、Ｃ
ＰＵ１３が主記憶部１４から、描画データおよび命令コ
ード群を共用メモリ９へ転送する。転送終了後、ステッ
プＳＢ３において、描画制御部１が、ＣＰＵ１３が指定
した領域の描画データをワークメモリ１６のバンク１に
充填するために、共用メモリインターフェイス１０にリ
クエストを行う。
【００４２】ステップＳＢ４において、共用メモリイン
ターフェイス１０が描画開始データアドレスに応じて、
描画データの転送を開始する。また描画データが共用メ
モリインターフェイス１０を通過する際に、プリデコー
ド部７Ａが描画データの高機能命令部のプリデコードを
行う。そして、この結果から、命令キャッシュテーブル
部１１に、共用メモリ９上の命令コードのアドレスマッ
プに加え、高機能命令の種類情報を示すテーブルを作成
する。
ターフェイス１０が描画開始データアドレスに応じて、
描画データの転送を開始する。また描画データが共用メ
モリインターフェイス１０を通過する際に、プリデコー
ド部７Ａが描画データの高機能命令部のプリデコードを
行う。そして、この結果から、命令キャッシュテーブル
部１１に、共用メモリ９上の命令コードのアドレスマッ
プに加え、高機能命令の種類情報を示すテーブルを作成
する。
【００４３】ステップＳＢ５において、キャッシュメモ
リ制御部８Ａは、ステップＳＢ４で作成されたテーブル
を元に、現在、命令キャッシュメモリ２にエントリーさ
れている命令コード群に対して、書き込みを行う必要が
あるかをチェックする。書き込みが必要と判断したとき
（ＳＢ５でＹＥＳ）は、ステップＳＢ６において、キャ
ッシュメモリ制御部８がバス調停器１８に対してバス権
の要求を行い、バス権を取得後、共用メモリ９から該当
命令コード群を命令キャッシュメモリ２へ転送する。
リ制御部８Ａは、ステップＳＢ４で作成されたテーブル
を元に、現在、命令キャッシュメモリ２にエントリーさ
れている命令コード群に対して、書き込みを行う必要が
あるかをチェックする。書き込みが必要と判断したとき
（ＳＢ５でＹＥＳ）は、ステップＳＢ６において、キャ
ッシュメモリ制御部８がバス調停器１８に対してバス権
の要求を行い、バス権を取得後、共用メモリ９から該当
命令コード群を命令キャッシュメモリ２へ転送する。
【００４４】以降のステップにおいて、ステップＳＢＡ
ｎは描画処理のフローを、ステップＳＢＢｎはキャッシ
ュメモリの管理処理のフローを、そしてステップＳＢＣ
ｎは割り込み処理すなわち、キャッシュメモリのアクセ
スにおいてミスヒットが発生した場合における処理のフ
ローをそれぞれ示す。
ｎは描画処理のフローを、ステップＳＢＢｎはキャッシ
ュメモリの管理処理のフローを、そしてステップＳＢＣ
ｎは割り込み処理すなわち、キャッシュメモリのアクセ
スにおいてミスヒットが発生した場合における処理のフ
ローをそれぞれ示す。
【００４５】まず描画処理では、ステップＳＢＡ１にお
いて、描画制御部１が描画データのデコードを行い、例
えば傾き演算、クリッピングまたは座標変換等の、実際
に描画を行う前の処理を行う。そして、ステップＳＢＡ
２において、前処理済みの描画データが描画制御部１か
ら描画エンジン３に転送される。ステップＳＢＡ３にお
いて、描画エンジン３が、転送された描画データを用い
て描画処理を行う。ステップＳＢＡ４において、描画制
御部１はＣＰＵ１３から依頼された描画処理が終了した
か否かをチェックし、終了したとき（ＹＥＳ）は、再び
ＣＰＵ１３から起動をかけられるまで待機状態に入る一
方、終了していないとき（ＮＯ）はステップＳＢＡ１に
戻り引き続き処理を続行する。
いて、描画制御部１が描画データのデコードを行い、例
えば傾き演算、クリッピングまたは座標変換等の、実際
に描画を行う前の処理を行う。そして、ステップＳＢＡ
２において、前処理済みの描画データが描画制御部１か
ら描画エンジン３に転送される。ステップＳＢＡ３にお
いて、描画エンジン３が、転送された描画データを用い
て描画処理を行う。ステップＳＢＡ４において、描画制
御部１はＣＰＵ１３から依頼された描画処理が終了した
か否かをチェックし、終了したとき（ＹＥＳ）は、再び
ＣＰＵ１３から起動をかけられるまで待機状態に入る一
方、終了していないとき（ＮＯ）はステップＳＢＡ１に
戻り引き続き処理を続行する。
【００４６】また、描画データの転送（ＳＢＡ２）を行
いながら、ステップＳＢＡ５において、ワークメモリ１
６について、描画制御部１がアクセスを行うバンクの切
替が生じるか否かをチェックする。バンクの切替が生じ
るとき（ＹＥＳ）は、ステップＳＢＡ６において、切替
信号が選択器１７およびキャッシュメモリ制御部８Ａに
送られ、ワークメモリ１６の接続の切替、描画データ充
填処理および命令キャッシュメモリ２のチェック等をス
タートさせる。
いながら、ステップＳＢＡ５において、ワークメモリ１
６について、描画制御部１がアクセスを行うバンクの切
替が生じるか否かをチェックする。バンクの切替が生じ
るとき（ＹＥＳ）は、ステップＳＢＡ６において、切替
信号が選択器１７およびキャッシュメモリ制御部８Ａに
送られ、ワークメモリ１６の接続の切替、描画データ充
填処理および命令キャッシュメモリ２のチェック等をス
タートさせる。
【００４７】一方、キャッシュメモリ管理処理は、初期
シーケンスではステップＳＢＡ１よりも早く、それ以降
は、ワークメモリ１６のバンク切替に応じて行われる。
まずステップＳＢＢ１において、プリデコード部７Ａが
描画データの高機能命令部のプリデコードを行い、ステ
ップＳＢ４と同様に、命令キャッシュテーブル部１１に
高機能命令の種類情報を示すテーブルを作成する。描画
制御部１がワークメモリ１６の一方のバンクをアクセス
中のときは、他方のバンクに対して、描画制御部１から
要求のあった描画データの充填を行いながら、この他方
のバンクに充填する描画データに関するテーブルを作成
する。
シーケンスではステップＳＢＡ１よりも早く、それ以降
は、ワークメモリ１６のバンク切替に応じて行われる。
まずステップＳＢＢ１において、プリデコード部７Ａが
描画データの高機能命令部のプリデコードを行い、ステ
ップＳＢ４と同様に、命令キャッシュテーブル部１１に
高機能命令の種類情報を示すテーブルを作成する。描画
制御部１がワークメモリ１６の一方のバンクをアクセス
中のときは、他方のバンクに対して、描画制御部１から
要求のあった描画データの充填を行いながら、この他方
のバンクに充填する描画データに関するテーブルを作成
する。
【００４８】そしてステップＳＢＢ２において、キャッ
シュメモリ制御部８Ａが、命令キャッシュテーブル部１
１を参照し、ステップＳＢＢ１で作成されたテーブルを
基にして、現充填対象バンクに対して描画制御部１が処
理を行う際に、命令キャッシュメモリ２に現在エントリ
ーされた命令コードについて入れ替えが必要であるか否
かを判断する。入れ替えが必要であると判断したとき
（ＳＢＢ２でＹＥＳ）、ワークメモリ１６のバンク切替
信号が出力されると（ＳＢＡ６）、ステップＳＢＢ３に
おいて、キャッシュメモリ制御部８が、必要な命令コー
ドを共用メモリ９から命令キャッシュメモリ２に書きこ
む。
シュメモリ制御部８Ａが、命令キャッシュテーブル部１
１を参照し、ステップＳＢＢ１で作成されたテーブルを
基にして、現充填対象バンクに対して描画制御部１が処
理を行う際に、命令キャッシュメモリ２に現在エントリ
ーされた命令コードについて入れ替えが必要であるか否
かを判断する。入れ替えが必要であると判断したとき
（ＳＢＢ２でＹＥＳ）、ワークメモリ１６のバンク切替
信号が出力されると（ＳＢＡ６）、ステップＳＢＢ３に
おいて、キャッシュメモリ制御部８が、必要な命令コー
ドを共用メモリ９から命令キャッシュメモリ２に書きこ
む。
【００４９】そして、ステップＳＢＡ４において描画終
了と判断されるまで、以上の処理を繰り返す。
了と判断されるまで、以上の処理を繰り返す。
【００５０】また、ミスヒット時の割り込み処理では、
ステップＳＢＡ１で処理中の描画制御部１が、命令キャ
ッシュメモリ２に必要な命令コードがないと判断した場
合（ミスヒット）に、ステップＳＢＣ１において、ミス
ヒット割り込みが発生する。そして、ステップＳＢＣ２
において、キャッシュメモリ制御部８は、バス調停器１
８から強制的にバスアクセス権を獲得し、必要な命令コ
ードを直ちに命令キャッシュメモリ２へ書きこむ。その
後、割り込みにより中断していた処理が再開される。
ステップＳＢＡ１で処理中の描画制御部１が、命令キャ
ッシュメモリ２に必要な命令コードがないと判断した場
合（ミスヒット）に、ステップＳＢＣ１において、ミス
ヒット割り込みが発生する。そして、ステップＳＢＣ２
において、キャッシュメモリ制御部８は、バス調停器１
８から強制的にバスアクセス権を獲得し、必要な命令コ
ードを直ちに命令キャッシュメモリ２へ書きこむ。その
後、割り込みにより中断していた処理が再開される。
【００５１】図７は本実施形態に係る描画処理装置の動
作を概念的に示すタイミングチャートである。図７で
は、対比のために、図１に示す第１の実施形態に係る描
画処理装置の動作も併せて示している。なお図７では、
第１の実施形態と条件を一致させるために、図４の構成
において、命令メモリとして、ローカルメモリでなく、
図１と同様に専用メモリが命令キャッシュメモリに接続
されているものとしている。
作を概念的に示すタイミングチャートである。図７で
は、対比のために、図１に示す第１の実施形態に係る描
画処理装置の動作も併せて示している。なお図７では、
第１の実施形態と条件を一致させるために、図４の構成
において、命令メモリとして、ローカルメモリでなく、
図１と同様に専用メモリが命令キャッシュメモリに接続
されているものとしている。
【００５２】図７から分かるように、第１の実施形態で
は、描画データ転送から描画までの処理がシリアルに実
行されるのに対して、本実施形態では、プリデコード部
７Ａを共用メモリインターフェイス部１０に設けたこと
によって、描画データの転送とプリデコードとが並列に
実行可能になっている。また、ワークメモリ１６を２バ
ンク構成にしたことによって、描画処理と、描画データ
の転送やキャッシュ制御が並列に実行可能になってい
る。すなわち、本実施形態によると、第１の実施形態よ
りも、処理速度の向上を図ることができる。
は、描画データ転送から描画までの処理がシリアルに実
行されるのに対して、本実施形態では、プリデコード部
７Ａを共用メモリインターフェイス部１０に設けたこと
によって、描画データの転送とプリデコードとが並列に
実行可能になっている。また、ワークメモリ１６を２バ
ンク構成にしたことによって、描画処理と、描画データ
の転送やキャッシュ制御が並列に実行可能になってい
る。すなわち、本実施形態によると、第１の実施形態よ
りも、処理速度の向上を図ることができる。
【００５３】なお、本実施形態では、プリデコード部７
Ａを共用メモリインターフェース部１０に設けるものと
したが、これに限られるものではなく、描画データが描
画制御部に転送される際に当該描画データの高機能命令
部をプリデコードすることが可能なところであれば、プ
リデコード部はどこに設けてもかまわない。例えば、描
画データを記憶するメモリが共用メモリでなく単独のメ
モリである場合には、プリデコード部は、描画データが
そのメモリから描画制御部に転送される経路上のどこか
に設ければよい。
Ａを共用メモリインターフェース部１０に設けるものと
したが、これに限られるものではなく、描画データが描
画制御部に転送される際に当該描画データの高機能命令
部をプリデコードすることが可能なところであれば、プ
リデコード部はどこに設けてもかまわない。例えば、描
画データを記憶するメモリが共用メモリでなく単独のメ
モリである場合には、プリデコード部は、描画データが
そのメモリから描画制御部に転送される経路上のどこか
に設ければよい。
【００５４】（第３の実施形態）図８は本発明の第３の
実施形態に係る描画処理装置の構成を示すブロック図で
ある。図８において、図１または図４と共通の構成要素
には、同一の符号を付しており、ここではその詳細な説
明を省略する。図８の構成では、プリデコード部７Ｂお
よびキャッシュメモリ制御部（ＣＭＣ）８Ｂが、共用メ
モリインターフェイス１０Ａではなく、外部インターフ
ェイス部としてのＣＰＵインターフェイス１２Ａに設け
られている。
実施形態に係る描画処理装置の構成を示すブロック図で
ある。図８において、図１または図４と共通の構成要素
には、同一の符号を付しており、ここではその詳細な説
明を省略する。図８の構成では、プリデコード部７Ｂお
よびキャッシュメモリ制御部（ＣＭＣ）８Ｂが、共用メ
モリインターフェイス１０Ａではなく、外部インターフ
ェイス部としてのＣＰＵインターフェイス１２Ａに設け
られている。
【００５５】プリデコード部７Ｂは、外部にある主記憶
部１４から転送される描画データの高機能命令部のプリ
デコードを行い、また、その結果を用いて、共用メモリ
９に送られる命令コードを最適に配置するためのアドレ
スマップを作成する。デコード結果と命令コードアドレ
スマップは、命令キャッシュテーブル部１１が記憶す
る。キャッシュメモリ制御部８Ｂは、命令キャッシュテ
−ブル部１１を参照し、命令キャッシュメモリ２に対し
て命令コードの入れ替えや書きこみの制御を行う。
部１４から転送される描画データの高機能命令部のプリ
デコードを行い、また、その結果を用いて、共用メモリ
９に送られる命令コードを最適に配置するためのアドレ
スマップを作成する。デコード結果と命令コードアドレ
スマップは、命令キャッシュテーブル部１１が記憶す
る。キャッシュメモリ制御部８Ｂは、命令キャッシュテ
−ブル部１１を参照し、命令キャッシュメモリ２に対し
て命令コードの入れ替えや書きこみの制御を行う。
【００５６】図９は図８に示す描画処理装置における処
理の流れを示すフローチャートである。図９を用いて、
図８の描画処理装置の動作を説明する。
理の流れを示すフローチャートである。図９を用いて、
図８の描画処理装置の動作を説明する。
【００５７】ステップＳＣ１において、ＣＰＵ１３が本
描画処理装置を起動する。すなわち制御を行う描画制御
部１を起動する。ステップＳＣ２において、ＣＰＵ１３
が主記憶部１４から、描画データおよび該当命令コード
を共用メモリ９へ転送する。ステップＳＣ３において、
描画データの転送中に、プリデコード部７Ｂが描画デー
タの高機能命令部のプリデコードを行い、命令キャッシ
ュテーブル部１１にその結果を記憶する。
描画処理装置を起動する。すなわち制御を行う描画制御
部１を起動する。ステップＳＣ２において、ＣＰＵ１３
が主記憶部１４から、描画データおよび該当命令コード
を共用メモリ９へ転送する。ステップＳＣ３において、
描画データの転送中に、プリデコード部７Ｂが描画デー
タの高機能命令部のプリデコードを行い、命令キャッシ
ュテーブル部１１にその結果を記憶する。
【００５８】そして、命令キャッシュテーブル部１１に
記憶されたプリデコード結果を参照しながら、転送され
た描画データについて必要な命令コードのみを共用メモ
リ９に転送する。これと同時に、共用メモリ９上の命令
コードについても、ヒット率の向上を実現するために、
命令キャッシュテーブル部１１に格納された描画データ
のアドレスマップによって、最適にマッピングを行う。
ここでいう「最適」とは、命令キャッシュメモリ２のＷ
ＡＹ数を考慮して、共用メモリ９内のｉｎｄｅｘ部分の
マッピングを最適にするのは当然のこととして、これに
加えて、各高機能命令部に係るまとまった命令コード群
を命令キャッシュメモリ２に連続アドレスで書きこみ可
能にすることをいう。共用メモリ９上の命令コードアド
レスマップも、命令キャッシュテーブル部１１に追加し
て記憶される。
記憶されたプリデコード結果を参照しながら、転送され
た描画データについて必要な命令コードのみを共用メモ
リ９に転送する。これと同時に、共用メモリ９上の命令
コードについても、ヒット率の向上を実現するために、
命令キャッシュテーブル部１１に格納された描画データ
のアドレスマップによって、最適にマッピングを行う。
ここでいう「最適」とは、命令キャッシュメモリ２のＷ
ＡＹ数を考慮して、共用メモリ９内のｉｎｄｅｘ部分の
マッピングを最適にするのは当然のこととして、これに
加えて、各高機能命令部に係るまとまった命令コード群
を命令キャッシュメモリ２に連続アドレスで書きこみ可
能にすることをいう。共用メモリ９上の命令コードアド
レスマップも、命令キャッシュテーブル部１１に追加し
て記憶される。
【００５９】ステップＳＣ４において、キャッシュメモ
リ制御部８Ｂが、命令キャッシュメモリ２にエントリー
されている命令コード群に対して入れ替えや書きこみが
必要であるか否かを判断する。必要と判断したとき（Ｙ
ＥＳ）は、ステップＳＣ５において共用メモリ９から該
当命令コードを充填し、ステップＳＣ６にすすむ一方、
充填の必要がないと判断したとき（ＮＯ）は、そのまま
ステップＳＣ６にすすむ。ステップＳＣ６において、描
画制御部１が描画データの転送を要求し、この要求を受
けて、共用メモリインターフェイス１０Ａを介して描画
データの転送が行なわれる。
リ制御部８Ｂが、命令キャッシュメモリ２にエントリー
されている命令コード群に対して入れ替えや書きこみが
必要であるか否かを判断する。必要と判断したとき（Ｙ
ＥＳ）は、ステップＳＣ５において共用メモリ９から該
当命令コードを充填し、ステップＳＣ６にすすむ一方、
充填の必要がないと判断したとき（ＮＯ）は、そのまま
ステップＳＣ６にすすむ。ステップＳＣ６において、描
画制御部１が描画データの転送を要求し、この要求を受
けて、共用メモリインターフェイス１０Ａを介して描画
データの転送が行なわれる。
【００６０】ステップＳＣ７の処理は、描画処理と、キ
ャッシュメモリ管理処理との２つに分かれる。描画処理
では、ステップＳＣＡ１において、処理対象描画データ
に対する描画制御部１の処理が終了したか否かをチェッ
クする。この間、キャッシュメモリ管理処理では、ステ
ップＳＣＢ１において、描画制御部１が命令コードのミ
スヒットをモニターし、ミスヒットが生じたとき（ＹＥ
Ｓ）は、ステップＳＣＢ２において、命令キャッシュメ
モリ２に対して命令コードの入れ替えを行う。
ャッシュメモリ管理処理との２つに分かれる。描画処理
では、ステップＳＣＡ１において、処理対象描画データ
に対する描画制御部１の処理が終了したか否かをチェッ
クする。この間、キャッシュメモリ管理処理では、ステ
ップＳＣＢ１において、描画制御部１が命令コードのミ
スヒットをモニターし、ミスヒットが生じたとき（ＹＥ
Ｓ）は、ステップＳＣＢ２において、命令キャッシュメ
モリ２に対して命令コードの入れ替えを行う。
【００６１】ある描画データに対する描画制御装置１の
処理が終了したとき（ＳＣＡ１でＹＥＳ）、ステップＳ
Ｃ８において、描画制御装置１は描画エンジン３へ描画
データを転送する。ステップＳＣ９において、描画エン
ジン３が転送された描画データを用いて描画を行う。ス
テップＳＣ１０において、描画制御部１が全ての描画処
理が終了したか否かを判断する。終了したときは、本描
画処理装置を停止する一方、そうでないときは、ステッ
プＳＣ３に戻り、引き続き描画処理を繰り返し実行す
る。
処理が終了したとき（ＳＣＡ１でＹＥＳ）、ステップＳ
Ｃ８において、描画制御装置１は描画エンジン３へ描画
データを転送する。ステップＳＣ９において、描画エン
ジン３が転送された描画データを用いて描画を行う。ス
テップＳＣ１０において、描画制御部１が全ての描画処
理が終了したか否かを判断する。終了したときは、本描
画処理装置を停止する一方、そうでないときは、ステッ
プＳＣ３に戻り、引き続き描画処理を繰り返し実行す
る。
【００６２】以上のように本実施形態によると、ＣＰＵ
インターフェイス１２Ａに描画データのプリデコード部
７Ｂを設けて、本描画処理装置のマスタとなるＣＰＵ１
３から描画データが送られてくる際にプリデコードを行
う。そして、プリデコード結果を基にして、描画データ
に係る処理に必要な命令コードのみを、共用メモリ９に
転送させ、それ以外の命令コードが共用メモリ９に転送
されるのを阻止する。これにより、共用メモリ９上の命
令コード記憶領域の削減が可能になる。
インターフェイス１２Ａに描画データのプリデコード部
７Ｂを設けて、本描画処理装置のマスタとなるＣＰＵ１
３から描画データが送られてくる際にプリデコードを行
う。そして、プリデコード結果を基にして、描画データ
に係る処理に必要な命令コードのみを、共用メモリ９に
転送させ、それ以外の命令コードが共用メモリ９に転送
されるのを阻止する。これにより、共用メモリ９上の命
令コード記憶領域の削減が可能になる。
【００６３】また、共用メモリ９のアドレスマッピング
を命令キャッシュメモリ２の管理に最適に行うことによ
って、ヒット率の更なる向上を図ることができる。すな
わち、ＣＰＵ１３から描画処理装置に転送される描画デ
ータからなる１個のマクロ単位の描画処理に対して、適
切な命令キャッシュメモリ２の管理が実現できる。
を命令キャッシュメモリ２の管理に最適に行うことによ
って、ヒット率の更なる向上を図ることができる。すな
わち、ＣＰＵ１３から描画処理装置に転送される描画デ
ータからなる１個のマクロ単位の描画処理に対して、適
切な命令キャッシュメモリ２の管理が実現できる。
【００６４】なお、本実施形態では、命令データ記憶部
と命令コード記憶部とは、単一の共用メモリ９に設けら
れているものとしたが、個別に設けられていてもかまわ
ない。
と命令コード記憶部とは、単一の共用メモリ９に設けら
れているものとしたが、個別に設けられていてもかまわ
ない。
【００６５】（第４の実施形態）図１０は本発明の第４
の実施形態に係る描画処理装置の構成を示すブロック図
である。図１０において、図４と共通の構成要素には図
４と同一の符号を付しており、ここではその詳細な説明
を省略する。図１０の構成において、図４と異なるの
は、描画終了コマンド管理部１５をさらに備えている点
である。描画制御部１、描画エンジン３、ワークメモリ
１６、選択器１７および描画終了コマンド管理部１５に
よって、処理部が構成されている。
の実施形態に係る描画処理装置の構成を示すブロック図
である。図１０において、図４と共通の構成要素には図
４と同一の符号を付しており、ここではその詳細な説明
を省略する。図１０の構成において、図４と異なるの
は、描画終了コマンド管理部１５をさらに備えている点
である。描画制御部１、描画エンジン３、ワークメモリ
１６、選択器１７および描画終了コマンド管理部１５に
よって、処理部が構成されている。
【００６６】描画終了コマンド管理部１５は、描画制御
部１から描画エンジン３に転送された描画データをデコ
ードし、このデコード結果から、キャッシュメモリ制御
部８Ａに命令キャッシュテーブル部１１の更新を依頼す
る。すなわち、処理が終了した描画データについて、そ
の処理に要した命令コードを表す処理済み情報を生成
し、キャッシュメモリ制御部８Ａに送信する。キャッシ
ュメモリ制御部８Ａは、受信した処理済み情報から、す
でに必要がなくなった命令コード群を知ることができ、
これにより、命令キャッシュメモリ２に対する命令コー
ドの入れ替えを適時に行う。
部１から描画エンジン３に転送された描画データをデコ
ードし、このデコード結果から、キャッシュメモリ制御
部８Ａに命令キャッシュテーブル部１１の更新を依頼す
る。すなわち、処理が終了した描画データについて、そ
の処理に要した命令コードを表す処理済み情報を生成
し、キャッシュメモリ制御部８Ａに送信する。キャッシ
ュメモリ制御部８Ａは、受信した処理済み情報から、す
でに必要がなくなった命令コード群を知ることができ、
これにより、命令キャッシュメモリ２に対する命令コー
ドの入れ替えを適時に行う。
【００６７】図１１は図１０に示す描画処理装置におけ
る命令キャッシュテーブルの更新処理の流れを示すフロ
ーチャートである。
る命令キャッシュテーブルの更新処理の流れを示すフロ
ーチャートである。
【００６８】まずステップＳＵ１において、共用メモリ
インターフェイス１０が描画制御部１に描画データを転
送する。これと同時に、プリデコード部７Ａは描画デー
タのプリデコードを行い、命令キャッシュテーブル部１
１に描画データの種類別のコマンド数を記憶させる。次
にステップＳＵ２において、キャッシュメモリ制御部８
Ａは命令キャッシュテーブル部１１を参照して、共用メ
モリ９から命令キャッシュメモリ２に、必要となる命令
コードを書き込む。
インターフェイス１０が描画制御部１に描画データを転
送する。これと同時に、プリデコード部７Ａは描画デー
タのプリデコードを行い、命令キャッシュテーブル部１
１に描画データの種類別のコマンド数を記憶させる。次
にステップＳＵ２において、キャッシュメモリ制御部８
Ａは命令キャッシュテーブル部１１を参照して、共用メ
モリ９から命令キャッシュメモリ２に、必要となる命令
コードを書き込む。
【００６９】ステップＳＵ３において、描画制御部１は
転送された描画データを、傾き計算、クリッピング等の
ために前処理し、描画エンジン３に転送する準備を行
う。そして、ステップＳＵ４において、準備が完了した
描画データを逐次描画エンジン３に転送する。そして、
ステップＳＵ５において、描画終了コマンド管理部１５
は、処理が終了した描画データの高機能命令部をデコー
ドし、その処理に要した命令コードを表す処理済み情報
を生成し、キャッシュメモリ制御部８Ａに送信する。
転送された描画データを、傾き計算、クリッピング等の
ために前処理し、描画エンジン３に転送する準備を行
う。そして、ステップＳＵ４において、準備が完了した
描画データを逐次描画エンジン３に転送する。そして、
ステップＳＵ５において、描画終了コマンド管理部１５
は、処理が終了した描画データの高機能命令部をデコー
ドし、その処理に要した命令コードを表す処理済み情報
を生成し、キャッシュメモリ制御部８Ａに送信する。
【００７０】ステップＳＵ６において、キャッシュメモ
リ制御部８Ａは、描画終了コマンド管理部１５から処理
済み情報が送信されると、命令キャッシュテーブル部１
１のコマンド数を更新する。そして、コマンド数が０に
なった命令コードがあると、その命令コードを命令キャ
ッシュメモリ２のエントリーから削除する。
リ制御部８Ａは、描画終了コマンド管理部１５から処理
済み情報が送信されると、命令キャッシュテーブル部１
１のコマンド数を更新する。そして、コマンド数が０に
なった命令コードがあると、その命令コードを命令キャ
ッシュメモリ２のエントリーから削除する。
【００７１】すなわち、描画制御部１はワークメモリ１
６内の各描画データに対し、次々とデータ処理を行って
いくが、転送の済んだ描画データにのみ必要であった命
令コードに関しては 命令キャッシュメモリ２から消去
してもかまわない。そこで、本実施形態のように、描画
エンジン３に転送された時点で命令キャッシュテーブル
部１１を更新することによって、命令キャッシュメモリ
２の入れ替えを、ワークメモリ１６のアクセスバンクの
処理が済む前に、先行して行うことが可能となる。
６内の各描画データに対し、次々とデータ処理を行って
いくが、転送の済んだ描画データにのみ必要であった命
令コードに関しては 命令キャッシュメモリ２から消去
してもかまわない。そこで、本実施形態のように、描画
エンジン３に転送された時点で命令キャッシュテーブル
部１１を更新することによって、命令キャッシュメモリ
２の入れ替えを、ワークメモリ１６のアクセスバンクの
処理が済む前に、先行して行うことが可能となる。
【００７２】図１２は本実施形態に係る描画処理装置に
おける処理の流れを示すフローチャートである。図１２
のフローは第２の実施形態で示した図６とほぼ同様であ
り、図６と共通の処理ステップには図６と同一の符号を
付しており、ここではその詳細な説明を省略する。図１
２のフローでは、図６に加えて、命令キャッシュテーブ
ル更新処理ＳＤＤ１〜ＳＤＤ３が追加されている。
おける処理の流れを示すフローチャートである。図１２
のフローは第２の実施形態で示した図６とほぼ同様であ
り、図６と共通の処理ステップには図６と同一の符号を
付しており、ここではその詳細な説明を省略する。図１
２のフローでは、図６に加えて、命令キャッシュテーブ
ル更新処理ＳＤＤ１〜ＳＤＤ３が追加されている。
【００７３】すなわち、ステップＳＤＤ１では、ステッ
プＳＢＡ２において描画エンジン３に転送された描画デ
ータに対して高機能命令部をデコードし、描画制御部１
で処理の済んだ描画データをチェックし、命令キャッシ
ュテーブル部１１の更新を行う。ステップＳＤＤ２にお
いて、キャッシュメモリ制御部８が、更新された命令キ
ャッシュテーブル部１１を参照し、入れ替えが可能かど
うか判断する。そこで入れ替え可能と判断した場合（Ｙ
ＥＳ）には、ステップＳＤＤ３において、キャッシュメ
モリ制御部８がバス調停器１８に対してバスアクセス権
の要求を出し、バス調停器１８がバスアクセス許可をキ
ャッシュメモリ制御部８に対して行った後、命令キャッ
シュメモリ２内の不要命令コードの入れ替えを実施す
る。
プＳＢＡ２において描画エンジン３に転送された描画デ
ータに対して高機能命令部をデコードし、描画制御部１
で処理の済んだ描画データをチェックし、命令キャッシ
ュテーブル部１１の更新を行う。ステップＳＤＤ２にお
いて、キャッシュメモリ制御部８が、更新された命令キ
ャッシュテーブル部１１を参照し、入れ替えが可能かど
うか判断する。そこで入れ替え可能と判断した場合（Ｙ
ＥＳ）には、ステップＳＤＤ３において、キャッシュメ
モリ制御部８がバス調停器１８に対してバスアクセス権
の要求を出し、バス調停器１８がバスアクセス許可をキ
ャッシュメモリ制御部８に対して行った後、命令キャッ
シュメモリ２内の不要命令コードの入れ替えを実施す
る。
【００７４】以上のように本実施形態によると、すでに
描画制御部１による処理が済んだ描画データの管理を行
う描画終了コマンド管理部１５を設けることによって、
命令キャッシュメモリの命令コードを先行して入れ替え
ることが可能になる。
描画制御部１による処理が済んだ描画データの管理を行
う描画終了コマンド管理部１５を設けることによって、
命令キャッシュメモリの命令コードを先行して入れ替え
ることが可能になる。
【００７５】なお、本実施形態では、命令データ記憶部
と命令コード記憶部とは、単一の共用メモリに設けられ
ているものとしたが、個別に設けられていてもかまわな
い。また、本実施形態では、プリデコード部７Ａを共用
メモリインターフェース部１０に設けるものとしたが、
これ以外のところに設けてもかまわない。
と命令コード記憶部とは、単一の共用メモリに設けられ
ているものとしたが、個別に設けられていてもかまわな
い。また、本実施形態では、プリデコード部７Ａを共用
メモリインターフェース部１０に設けるものとしたが、
これ以外のところに設けてもかまわない。
【００７６】
【発明の効果】以上のように本発明によると、処理前の
命令データについて高機能命令部のプリデコードが行わ
れ、このプリデコード結果を基にして、処理を行うため
に要する命令コードが命令キャッシュメモリに充填され
る。これにより、命令キャッシュメモリのヒット率を向
上させることができ、命令キャッシュメモリの制御をよ
り適切に実行することが可能になる。
命令データについて高機能命令部のプリデコードが行わ
れ、このプリデコード結果を基にして、処理を行うため
に要する命令コードが命令キャッシュメモリに充填され
る。これにより、命令キャッシュメモリのヒット率を向
上させることができ、命令キャッシュメモリの制御をよ
り適切に実行することが可能になる。
【図１】本発明の第１の実施形態に係る描画処理装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】（ａ），（ｂ）は描画データの一例である。
【図３】図１の描画処理装置における処理の流れを示す
フローチャートである。
フローチャートである。
【図４】本発明の第２の実施形態に係る描画処理装置の
構成を示す図である。
構成を示す図である。
【図５】（ａ），（ｂ）は命令キャッシュテーブルの格
納データの例を示す図である。
納データの例を示す図である。
【図６】図４の描画処理装置における処理の流れを示す
フローチャートである。
フローチャートである。
【図７】図４の描画処理装置の動作を概念的に示すタイ
ミングチャートである。
ミングチャートである。
【図８】本発明の第３の実施形態に係る描画処理装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図９】図８の描画処理装置における処理の流れを示す
フローチャートである。
フローチャートである。
【図１０】本発明の第４の実施形態に係る描画処理装置
の構成を示すブロック図である。
の構成を示すブロック図である。
【図１１】命令キャッシュテーブルの更新処理の流れを
示すフローチャートである。
示すフローチャートである。
【図１２】図１０の描画処理装置における処理の流れを
示すフローチャートである。
示すフローチャートである。
【図１３】従来のデータ処理装置の構成の一例を示す図
である。
である。
１ 描画制御部 ２ 命令キャッシュメモリ ３ 描画エンジン ４ マイクロコード記憶メモリ（命令コード記憶部） ５ ＤＬメモリ（命令データ記憶部） ７，７Ａ，７Ｂ プリデコード部 ８，８Ａ，８Ｂ キャッシュメモリ制御部 ９ 共用メモリ １２Ａ ＣＰＵインターフェイス（外部インターフェイ
ス部） １５ 描画終了コマンド管理部
ス部） １５ 描画終了コマンド管理部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 貴志 哲司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B005 JJ13 KK12 LL01 LL15 MM02 NN22 5B013 AA01 AA05 5B033 AA01 BA01 BE00 5B057 CH01 CH08 CH11 CH16
Claims (7)
- 【請求項１】 高機能命令部と被演算データ部とを一語
に含む命令データの処理を行うデータ処理装置であっ
て、 処理対象となる命令データを記憶する命令データ記憶部
と、 前記命令データ記憶部から転送された命令データを受
け、この命令データに従って、処理を行う処理部と、 前記処理部が処理のために用いる命令コードを記憶する
命令コード記憶部と、 前記処理部からアクセス可能であり、命令コードを記憶
するための命令キャッシュメモリと、 前記処理部が処理を行う前に、その処理に係る命令デー
タについて、高機能命令部のプリデコードを行うプリデ
コード部と、 前記プリデコード部によるプリデコード結果を基にし
て、前記命令キャッシュメモリに、前記命令コード記憶
部から、前記処理部が処理を行うために要する命令コー
ドを充填するキャッシュメモリ制御部とを備えたことを
特徴とするデータ処理装置。 - 【請求項２】 請求項１記載のデータ処理装置におい
て、 前記命令データ記憶部と前記命令コード記憶部とは、単
一の共用メモリに設けられていることを特徴とするデー
タ処理装置。 - 【請求項３】 請求項１記載のデータ処理装置におい
て、 前記プリデコード部は、 前記命令データ記憶部と前記処理部との間に設けられ、
命令データが前記命令データ記憶部から前記処理部に転
送される際に、当該命令データの高機能命令部をプリデ
コードするものであることを特徴とするデータ処理装
置。 - 【請求項４】 請求項１記載のデータ処理装置におい
て、 外部から供給される命令データおよび命令コードを受け
る外部インターフェイス部を備え、 前記プリデコード部は、 前記外部インターフェース部に設けられ、外部から供給
された命令データが前記命令データ記憶部に転送される
際に、当該命令データの高機能命令部をプリデコード
し、かつ、 プリデコード結果を基にして、前記命令データに係る処
理に必要な命令コード以外の命令コードが、前記命令コ
ード記憶部に転送されるのを阻止するものであることを
特徴とするデータ処理装置。 - 【請求項５】 請求項１記載のデータ処理装置におい
て、 前記処理部は、 処理が終了した命令データについて、その処理に要した
命令コードを表す処理済み情報を生成し、前記キャッシ
ュメモリ制御部に送信することを特徴とするデータ処理
装置。 - 【請求項６】 請求項１記載のデータ処理装置におい
て、 前記命令データは、グラフィックス処理用の描画データ
であることを特徴とするデータ処理装置。 - 【請求項７】 高機能命令部と被演算データ部とを一語
に含む命令データの処理を行うデータ処理装置であっ
て、 受けた命令データに従って、処理を行う処理部と、 前記処理部からアクセス可能であり、命令コードを記憶
するための命令キャッシュメモリとを備え、 前記処理部が処理を行う前に、その処理に係る命令デー
タについて、高機能命令部のプリデコードを行い、 プリデコード結果を基にして、前記命令キャッシュメモ
リに、前記処理部が処理を行うために要する命令コード
を充填することを特徴とするデータ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001150388A JP3676257B2 (ja) | 2001-05-21 | 2001-05-21 | データ処理装置 |
| US10/150,920 US20020174300A1 (en) | 2001-05-21 | 2002-05-21 | Data processor and data processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001150388A JP3676257B2 (ja) | 2001-05-21 | 2001-05-21 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002342160A true JP2002342160A (ja) | 2002-11-29 |
| JP3676257B2 JP3676257B2 (ja) | 2005-07-27 |
Family
ID=18995407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001150388A Expired - Fee Related JP3676257B2 (ja) | 2001-05-21 | 2001-05-21 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020174300A1 (ja) |
| JP (1) | JP3676257B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104036063A (zh) * | 2013-03-06 | 2014-09-10 | 大日本网屏制造株式会社 | 数据转换方法、描画系统及记录介质 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2957699B1 (fr) * | 2010-03-19 | 2012-04-20 | Raymond Delord | Systeme de traitement de donnees |
| US9632787B2 (en) | 2012-10-23 | 2017-04-25 | Ca, Inc. | Data processing system with data characteristic based identification of corresponding instructions |
| US20140164738A1 (en) * | 2012-12-07 | 2014-06-12 | Nvidia Corporation | Instruction categorization for runahead operation |
| CN106293635B (zh) * | 2015-05-13 | 2018-10-30 | 华为技术有限公司 | 指令块处理方法及装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0180578B1 (ko) * | 1994-06-07 | 1999-05-15 | 모리시다 요이치 | 데이터처리장치 |
| US6081884A (en) * | 1998-01-05 | 2000-06-27 | Advanced Micro Devices, Inc. | Embedding two different instruction sets within a single long instruction word using predecode bits |
| JP4275790B2 (ja) * | 1998-03-19 | 2009-06-10 | 富士通マイクロエレクトロニクス株式会社 | 図形選別ユニット及び図形描画装置 |
| US6061786A (en) * | 1998-04-23 | 2000-05-09 | Advanced Micro Devices, Inc. | Processor configured to select a next fetch address by partially decoding a byte of a control transfer instruction |
| US6175909B1 (en) * | 1999-02-02 | 2001-01-16 | Advanced Micro Devices, Inc. | Forwarding instruction byte blocks to parallel scanning units using instruction cache associated table storing scan block boundary information for faster alignment |
-
2001
- 2001-05-21 JP JP2001150388A patent/JP3676257B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-21 US US10/150,920 patent/US20020174300A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104036063A (zh) * | 2013-03-06 | 2014-09-10 | 大日本网屏制造株式会社 | 数据转换方法、描画系统及记录介质 |
| TWI505044B (zh) * | 2013-03-06 | 2015-10-21 | Screen Holdings Co Ltd | 資料轉換方法、繪圖系統及記錄媒體 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3676257B2 (ja) | 2005-07-27 |
| US20020174300A1 (en) | 2002-11-21 |
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