JP2000148478A - 中央処理装置及び中央処理システム - Google Patents
中央処理装置及び中央処理システムInfo
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- 230000006870 function Effects 0.000 abstract description 74
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 17
- 239000002699 waste material Substances 0.000 description 4
- 239000000872 buffer Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G06F9/3814—Implementation provisions of instruction buffers, e.g. prefetch buffer; banks
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- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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Abstract
(57)【要約】
【課題】 命令キャッシュ及びプリフェッチキューの機
能のＯＮ／ＯＦＦの組み合わせが設定できる中央処理装
置及び中央処理システムを提供することを目的とする。 【解決手段】 次に読み出される可能性の高い情報を先
行して読み出しておく先行読み出し手段１８と、過去に
読み出された情報を格納しておく格納手段１２と、情報
を格納している記憶装置１６と、前記先行読み出し手段
の機能を制御する制御手段２４とを有するように構成す
ることにより、記憶装置１６からの無駄な読み出しを減
少し、処理効率を上げる。
能のＯＮ／ＯＦＦの組み合わせが設定できる中央処理装
置及び中央処理システムを提供することを目的とする。 【解決手段】 次に読み出される可能性の高い情報を先
行して読み出しておく先行読み出し手段１８と、過去に
読み出された情報を格納しておく格納手段１２と、情報
を格納している記憶装置１６と、前記先行読み出し手段
の機能を制御する制御手段２４とを有するように構成す
ることにより、記憶装置１６からの無駄な読み出しを減
少し、処理効率を上げる。
Description
【０００１】
【発明の属する技術分野】本発明は、中央処理装置及び
中央処理システムに係り、特に、プリフェッチ機能を有
する中央処理装置及び中央処理システムに関する。
中央処理システムに係り、特に、プリフェッチ機能を有
する中央処理装置及び中央処理システムに関する。
【０００２】
【従来の技術】中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏ
ｃｅｓｓｉｎｇ ｕｎｉｔ：以下、ＣＰＵという）は、
主記憶装置から命令及びデータを読み出して、制御及び
演算等を行う装置である。一般に、ＣＰＵは主記憶装置
に比べて処理速度が高速であり、主記憶装置から命令及
びデータを読み出す時間が処理時間に大きく影響するこ
とになる。そこで、ＣＰＵと主記憶装置との間に少容量
の高速記憶装置を置き、処理時間の短縮化を図ってい
る。
ｃｅｓｓｉｎｇ ｕｎｉｔ：以下、ＣＰＵという）は、
主記憶装置から命令及びデータを読み出して、制御及び
演算等を行う装置である。一般に、ＣＰＵは主記憶装置
に比べて処理速度が高速であり、主記憶装置から命令及
びデータを読み出す時間が処理時間に大きく影響するこ
とになる。そこで、ＣＰＵと主記憶装置との間に少容量
の高速記憶装置を置き、処理時間の短縮化を図ってい
る。
【０００３】このような小容量の高速記憶装置には、過
去に参照された命令を一定数格納しておく命令キャッシ
ュがある。また、ＣＰＵが読込んだ命令より先のアドレ
スの命令を一定数自動的に読込んでおくプリフェッチキ
ューがある。このような、命令キャッシュ及びプリフェ
ッチキューは、多くのプログラムにおける主記憶装置参
照の局地性の原理に基づいている。
去に参照された命令を一定数格納しておく命令キャッシ
ュがある。また、ＣＰＵが読込んだ命令より先のアドレ
スの命令を一定数自動的に読込んでおくプリフェッチキ
ューがある。このような、命令キャッシュ及びプリフェ
ッチキューは、多くのプログラムにおける主記憶装置参
照の局地性の原理に基づいている。
【０００４】すなわち、ある期間をとって見ると、ＣＰ
Ｕは記憶装置のある限られた小範囲を集中して参照する
傾向が認められる。言い換えれば、頻繁に使用される情
報はお互いに近いところに存在する確率が高い。したが
って、このような頻繁に参照されると思われる小範囲を
主記憶装置から読み出して格納しておくのが命令キャッ
シュ，プリフェッチキューである。
Ｕは記憶装置のある限られた小範囲を集中して参照する
傾向が認められる。言い換えれば、頻繁に使用される情
報はお互いに近いところに存在する確率が高い。したが
って、このような頻繁に参照されると思われる小範囲を
主記憶装置から読み出して格納しておくのが命令キャッ
シュ，プリフェッチキューである。
【０００５】以下、図１を利用して、ＣＰＵと主記憶装
置との間に小容量の高速記憶装置を置いた場合の処理に
ついて説明する。図１は、従来のプリフェッチ機能を有
する中央処理システムの一例のブロック図を示す。中央
処理システム１は、ＣＰＵ１０，命令キャッシュ１２，
ＢＵＳ−ＣＯＮＴＲＯＬ１４，主記憶装置１６を含む構
成である。また、ＣＰＵ１０は、プリフェッチキュー１
８，命令デコ−ダ２０，バスアクセス制御部２２を含
む。
置との間に小容量の高速記憶装置を置いた場合の処理に
ついて説明する。図１は、従来のプリフェッチ機能を有
する中央処理システムの一例のブロック図を示す。中央
処理システム１は、ＣＰＵ１０，命令キャッシュ１２，
ＢＵＳ−ＣＯＮＴＲＯＬ１４，主記憶装置１６を含む構
成である。また、ＣＰＵ１０は、プリフェッチキュー１
８，命令デコ−ダ２０，バスアクセス制御部２２を含
む。
【０００６】プリフェッチキュー１８は、ＣＰＵ１０が
読み出しをおこなった命令の次のアドレスの命令を自動
的に読み出して格納しておく。また、命令キャッシュ１
２は、過去に主記憶装置１６から読み出された命令を、
一定数格納しておく。例えば、図２を利用して、２命令
分を自動的に読み出して格納するプリフェッチキュー１
８の動作を説明する。図２は、プリフェッチキューの動
作の一例の説明図を示す。ＣＰＵ１０がアドレス”０
８”の命令を命令デコーダ２０に読込むと、プリフェッ
チキュー１８は次のアドレス”０Ａ”の命令と二つ先の
アドレス”０Ｃ”の命令とを格納する。次に、ＣＰＵ１
０がアドレス”０Ａ”の命令を命令デコーダ２０に読込
むと、プリフェッチキュー１８は既に次のアドレス”０
Ｃ”の命令が格納されているので、二つ先のアドレス”
０Ｅ”の命令を格納する。
読み出しをおこなった命令の次のアドレスの命令を自動
的に読み出して格納しておく。また、命令キャッシュ１
２は、過去に主記憶装置１６から読み出された命令を、
一定数格納しておく。例えば、図２を利用して、２命令
分を自動的に読み出して格納するプリフェッチキュー１
８の動作を説明する。図２は、プリフェッチキューの動
作の一例の説明図を示す。ＣＰＵ１０がアドレス”０
８”の命令を命令デコーダ２０に読込むと、プリフェッ
チキュー１８は次のアドレス”０Ａ”の命令と二つ先の
アドレス”０Ｃ”の命令とを格納する。次に、ＣＰＵ１
０がアドレス”０Ａ”の命令を命令デコーダ２０に読込
むと、プリフェッチキュー１８は既に次のアドレス”０
Ｃ”の命令が格納されているので、二つ先のアドレス”
０Ｅ”の命令を格納する。
【０００７】このように、プリフェッチキュー１８は、
次にＣＰＵ１０が実行すると予想されるアドレスの命令
を命令キャッシュ１２又は主記憶装置１６から予め読み
出して格納しておくことにより、ＣＰＵ１０の命令の読
み出し開始から命令が命令デコーダ２０に読込まれるま
での時間が短縮される。プリフェッチキュー１８は、命
令実行が直線的で、分岐命令が少ない場合に有効であ
る。
次にＣＰＵ１０が実行すると予想されるアドレスの命令
を命令キャッシュ１２又は主記憶装置１６から予め読み
出して格納しておくことにより、ＣＰＵ１０の命令の読
み出し開始から命令が命令デコーダ２０に読込まれるま
での時間が短縮される。プリフェッチキュー１８は、命
令実行が直線的で、分岐命令が少ない場合に有効であ
る。
【０００８】次に、図３を利用して、命令キャッシュ１
２の動作を説明する。図３は、命令キャッシュの動作の
一例の説明図を示す。尚、図３において、ＣＰＵ実行命
令のアドレスは上位の１６ビットアドレス”００００”
を省略している。また、図３のキャッシュ格納命令は、
一番左にアドレスの上位１６ビットが表示され、そこか
ら右側に向かって４つのアドレスの下位８ビットが表示
されている。それぞれのアドレスは、３２ビットのデー
タを有し、１６ビットで表される命令を二つ格納してい
る。
２の動作を説明する。図３は、命令キャッシュの動作の
一例の説明図を示す。尚、図３において、ＣＰＵ実行命
令のアドレスは上位の１６ビットアドレス”００００”
を省略している。また、図３のキャッシュ格納命令は、
一番左にアドレスの上位１６ビットが表示され、そこか
ら右側に向かって４つのアドレスの下位８ビットが表示
されている。それぞれのアドレスは、３２ビットのデー
タを有し、１６ビットで表される命令を二つ格納してい
る。
【０００９】ＣＰＵ１０又はプリフェッチキュー１８が
アドレス”０８”の命令を読み込む場合、そのアドレ
ス”０８”の命令が命令キャッシュ１２に格納されてい
るか否かにより処理が異なる。そのアドレス”０８”の
命令が命令キャッシュ１２に格納されている場合、命令
キャッシュ１２は、その格納されている命令をＣＰＵ１
０又はプリフェッチキュー１８に供給する。例えば、図
３の場合は、命令キャッシュ１２からアドレス”０００
００８”の命令を読み出してＣＰＵ１０又はプリフェッ
チキュー１８に供給する。
アドレス”０８”の命令を読み込む場合、そのアドレ
ス”０８”の命令が命令キャッシュ１２に格納されてい
るか否かにより処理が異なる。そのアドレス”０８”の
命令が命令キャッシュ１２に格納されている場合、命令
キャッシュ１２は、その格納されている命令をＣＰＵ１
０又はプリフェッチキュー１８に供給する。例えば、図
３の場合は、命令キャッシュ１２からアドレス”０００
００８”の命令を読み出してＣＰＵ１０又はプリフェッ
チキュー１８に供給する。
【００１０】一方、そのアドレス”０８”の命令が命令
キャッシュ１２に格納されていない場合、命令キャッシ
ュ１２は主記憶装置１６からアドレス”０８”の命令を
読み出してＣＰＵ１０又はプリフェッチキュー１８に供
給すると共に、対応するアドレスにアドレス”０８”の
命令を格納する。なお、命令キャッシュ１２は、アドレ
スの下位８ビットが固定であり、アドレスの上位１６ビ
ットを変更してアドレスを対応させる。例えば、アドレ
ス”０００００８”の命令を格納する場合、アドレスの
上位１６ビットを”００００”に変更してアドレスの下
位８ビットが”０８”の場所に命令を格納する。
キャッシュ１２に格納されていない場合、命令キャッシ
ュ１２は主記憶装置１６からアドレス”０８”の命令を
読み出してＣＰＵ１０又はプリフェッチキュー１８に供
給すると共に、対応するアドレスにアドレス”０８”の
命令を格納する。なお、命令キャッシュ１２は、アドレ
スの下位８ビットが固定であり、アドレスの上位１６ビ
ットを変更してアドレスを対応させる。例えば、アドレ
ス”０００００８”の命令を格納する場合、アドレスの
上位１６ビットを”００００”に変更してアドレスの下
位８ビットが”０８”の場所に命令を格納する。
【００１１】上記のような処理をアドレス”０Ａ”，”
０Ｃ”，”０Ｅ”，”１０”，及び”１２”の命令毎に
処理を行う。そして、アドレス”１２”の命令が分岐命
令であり、処理がアドレス”０８”の命令に戻ると、既
に命令キャッシュ１２にアドレス”０８”，”０
Ａ”，”０Ｃ”，”０Ｅ”，”１０”，及び”１２”の
命令が格納されているため、ＣＰＵ１０の命令の読み出
し開始から命令が命令デコーダ２０に読込まれるまでの
時間が短縮される。命令キャッシュ１２は、命令実行に
繰り返し処理が多い場合に有効である。
０Ｃ”，”０Ｅ”，”１０”，及び”１２”の命令毎に
処理を行う。そして、アドレス”１２”の命令が分岐命
令であり、処理がアドレス”０８”の命令に戻ると、既
に命令キャッシュ１２にアドレス”０８”，”０
Ａ”，”０Ｃ”，”０Ｅ”，”１０”，及び”１２”の
命令が格納されているため、ＣＰＵ１０の命令の読み出
し開始から命令が命令デコーダ２０に読込まれるまでの
時間が短縮される。命令キャッシュ１２は、命令実行に
繰り返し処理が多い場合に有効である。
【００１２】以上のように、命令キャッシュ１２及びプ
リフェッチキュー１８を設けることにより中央処理シス
テム１の処理時間の短縮を図っている。
リフェッチキュー１８を設けることにより中央処理シス
テム１の処理時間の短縮を図っている。
【００１３】
【発明が解決しようとする課題】しかしながら、図１に
示すブロック図のように、プリフェッチキュー１８が命
令キャッシュ１２よりＣＰＵ側にある場合、プリフェッ
チキュー１８の処理により命令キャッシュ１２の処理効
率が低下する場合がある。以下、図４及び図５を利用し
て、プリフェッチキュー１８の処理により命令キャッシ
ュ１２の処理効率が低下する場合について説明する。図
４は、プリフェッチキューの動作の一例の説明図を示
す。また、図５は命令キャッシュの動作の一例の説明図
を示す。
示すブロック図のように、プリフェッチキュー１８が命
令キャッシュ１２よりＣＰＵ側にある場合、プリフェッ
チキュー１８の処理により命令キャッシュ１２の処理効
率が低下する場合がある。以下、図４及び図５を利用し
て、プリフェッチキュー１８の処理により命令キャッシ
ュ１２の処理効率が低下する場合について説明する。図
４は、プリフェッチキューの動作の一例の説明図を示
す。また、図５は命令キャッシュの動作の一例の説明図
を示す。
【００１４】図４のプリフェッチキュー１８は、アドレ
ス”０Ｃ”の命令を実行した後、分岐命令によりアドレ
ス”８０”の命令を実行する。ところが、アドレス”０
Ｃ”の命令を実行している間に、プリフェッチキュー１
８は、次のアドレス”０Ｅ”の命令と二つ先のアドレ
ス”１０”の命令とを命令キャッシュ１２又は主記憶装
置１６から読み込んで格納する。したがって、プリフェ
ッチキュー１８は、ＣＰＵ１０が実行しないアドレスの
命令を格納してしまうことになる。
ス”０Ｃ”の命令を実行した後、分岐命令によりアドレ
ス”８０”の命令を実行する。ところが、アドレス”０
Ｃ”の命令を実行している間に、プリフェッチキュー１
８は、次のアドレス”０Ｅ”の命令と二つ先のアドレ
ス”１０”の命令とを命令キャッシュ１２又は主記憶装
置１６から読み込んで格納する。したがって、プリフェ
ッチキュー１８は、ＣＰＵ１０が実行しないアドレスの
命令を格納してしまうことになる。
【００１５】一方、命令キャッシュ１２はＣＰＵ１０の
読み出しであるのか、又はプリフェッチキュー１８の読
み出しであるのか判断することができない。したがっ
て、プリフェッチキュー１８がＣＰＵ１０の実行しない
アドレスの命令を読込んだ場合、その読込みにより命令
キャッシュ１２にもＣＰＵ１０の実行しないアドレスの
命令が読込まれて格納されることになる。
読み出しであるのか、又はプリフェッチキュー１８の読
み出しであるのか判断することができない。したがっ
て、プリフェッチキュー１８がＣＰＵ１０の実行しない
アドレスの命令を読込んだ場合、その読込みにより命令
キャッシュ１２にもＣＰＵ１０の実行しないアドレスの
命令が読込まれて格納されることになる。
【００１６】例えば，図５の例の場合、アドレス”０
Ｃ”の命令を実行している間にプリフェッチキュー１８
に読込まれた次のアドレス”０Ｅ”の命令と二つ先のア
ドレス”１０”の命令とが命令キャッシュ１２に書き込
まれて格納されるのであるが、アドレス”１０”に対応
する部分にはアドレス”０２００１０〜０２００１Ｅ”
の命令が格納されている。したがって、命令キャッシュ
１２は、ＣＰＵ１０の実行しないアドレス”０００００
Ｅ”，”００００１０”の命令が読込まれて格納される
ために、アドレス”０２００１０〜０２００１Ｅ”の命
令が消去されることになる。もし、消去されたアドレ
ス”０２００１０〜０２００１Ｅ”の命令が実行率の高
い命令であると効率が悪いことになる。
Ｃ”の命令を実行している間にプリフェッチキュー１８
に読込まれた次のアドレス”０Ｅ”の命令と二つ先のア
ドレス”１０”の命令とが命令キャッシュ１２に書き込
まれて格納されるのであるが、アドレス”１０”に対応
する部分にはアドレス”０２００１０〜０２００１Ｅ”
の命令が格納されている。したがって、命令キャッシュ
１２は、ＣＰＵ１０の実行しないアドレス”０００００
Ｅ”，”００００１０”の命令が読込まれて格納される
ために、アドレス”０２００１０〜０２００１Ｅ”の命
令が消去されることになる。もし、消去されたアドレ
ス”０２００１０〜０２００１Ｅ”の命令が実行率の高
い命令であると効率が悪いことになる。
【００１７】続いて、図６を利用して、ブロック転送機
能により命令キャッシュ１２の処理効率が低下する場合
について説明する。図６は、命令キャッシュの動作の一
例の説明図を示す。ここで、ブロック転送機能とは、命
令キャッシュ１２に格納されている情報を書き換える場
合、１ブロック単位で書き換える機能をいう。なお、１
ブロックとは図６の例の場合４ワード分（例えば、アド
レス”００”，”０４”，”０８”，”０Ｃ”）をい
う。
能により命令キャッシュ１２の処理効率が低下する場合
について説明する。図６は、命令キャッシュの動作の一
例の説明図を示す。ここで、ブロック転送機能とは、命
令キャッシュ１２に格納されている情報を書き換える場
合、１ブロック単位で書き換える機能をいう。なお、１
ブロックとは図６の例の場合４ワード分（例えば、アド
レス”００”，”０４”，”０８”，”０Ｃ”）をい
う。
【００１８】ＣＰＵ１０は、アドレス”１Ｅ”の命令を
読込むとき、命令キャッシュ１２にそのアドレス”１
Ｅ”の命令が格納されているか否かを判定する。図６の
例の場合、下位８ビットが”１０〜１Ｃ”の場所に上位
ビット”０２００”のアドレスの命令が格納されている
ため、上位ビット”００００”の命令を主記憶装置１６
から読み出して格納する必要がある。
読込むとき、命令キャッシュ１２にそのアドレス”１
Ｅ”の命令が格納されているか否かを判定する。図６の
例の場合、下位８ビットが”１０〜１Ｃ”の場所に上位
ビット”０２００”のアドレスの命令が格納されている
ため、上位ビット”００００”の命令を主記憶装置１６
から読み出して格納する必要がある。
【００１９】ブロック転送機能の下では、命令キャッシ
ュ１２はアドレス”００００１０〜００００１Ｅ”を自
動的に書き込むが、ブロック転送が終了するまで次の命
令が読み出せない。この場合、アドレス”００００１０
〜００００１Ａ”の命令は実行されないものであり、Ｃ
ＰＵ１０の実行しないアドレス”００００１０〜０００
０１Ａ”の命令を命令キャッシュ１２に書き込んでいる
間、ＣＰＵ１０は次のアドレス”００００２０”の命令
を読み出せず効率が悪いことになる。
ュ１２はアドレス”００００１０〜００００１Ｅ”を自
動的に書き込むが、ブロック転送が終了するまで次の命
令が読み出せない。この場合、アドレス”００００１０
〜００００１Ａ”の命令は実行されないものであり、Ｃ
ＰＵ１０の実行しないアドレス”００００１０〜０００
０１Ａ”の命令を命令キャッシュ１２に書き込んでいる
間、ＣＰＵ１０は次のアドレス”００００２０”の命令
を読み出せず効率が悪いことになる。
【００２０】上記のように、プログラムの動作によっ
て、命令キャッシュ１２及びプリフェッチキュー１８が
効率良く動作しない場合があり問題であった。本発明
は、上記の点に鑑みなされたもので、命令キャッシュ及
びプリフェッチキューの機能のＯＮ／ＯＦＦの組み合わ
せが設定できる中央処理装置及び中央処理システムを提
供することを目的とする。
て、命令キャッシュ１２及びプリフェッチキュー１８が
効率良く動作しない場合があり問題であった。本発明
は、上記の点に鑑みなされたもので、命令キャッシュ及
びプリフェッチキューの機能のＯＮ／ＯＦＦの組み合わ
せが設定できる中央処理装置及び中央処理システムを提
供することを目的とする。
【００２１】
【課題を解決するための手段】そこで、上記課題を解決
するため、請求項１記載の本発明は、記憶装置から情報
を読み出して、処理を行う中央処理装置において、次に
読み出される可能性の高い情報を先行して読み出してお
く先行読み出し手段を有し、その先行読み出し手段は、
制御信号により機能を制御されることを特徴とする。
するため、請求項１記載の本発明は、記憶装置から情報
を読み出して、処理を行う中央処理装置において、次に
読み出される可能性の高い情報を先行して読み出してお
く先行読み出し手段を有し、その先行読み出し手段は、
制御信号により機能を制御されることを特徴とする。
【００２２】このように、先行読み出し手段は制御信号
により機能を制御されることで、実行するプログラムに
基づいて適切に機能がオン／オフされ、効率のよい情報
の読み出しが可能となる。例えば、分岐処理の多いプロ
グラムの実行時においては、先行読み出し手段の機能が
効率のよい情報の読み出しを妨げる場合があるので、そ
の場合に先行読み出し手段の機能を制御して、効率のよ
い情報の読み出しを可能にする。
により機能を制御されることで、実行するプログラムに
基づいて適切に機能がオン／オフされ、効率のよい情報
の読み出しが可能となる。例えば、分岐処理の多いプロ
グラムの実行時においては、先行読み出し手段の機能が
効率のよい情報の読み出しを妨げる場合があるので、そ
の場合に先行読み出し手段の機能を制御して、効率のよ
い情報の読み出しを可能にする。
【００２３】また、請求項２記載の本発明は、前記先行
読み出し手段は、既に読み出されている情報のアドレス
に基づいて、前記次に読み出される可能性の高い情報を
先行して読み出しておくことを特徴とする。このよう
に、先行読み出し手段は既に読み出されている情報のア
ドレスに基づいて、次に読み出される可能性の高い情報
を先行して読み出しておくことにより、中央処理装置と
記憶装置との処理速度の差を緩和し、効率のよい情報の
読み出しを可能にしている。
読み出し手段は、既に読み出されている情報のアドレス
に基づいて、前記次に読み出される可能性の高い情報を
先行して読み出しておくことを特徴とする。このよう
に、先行読み出し手段は既に読み出されている情報のア
ドレスに基づいて、次に読み出される可能性の高い情報
を先行して読み出しておくことにより、中央処理装置と
記憶装置との処理速度の差を緩和し、効率のよい情報の
読み出しを可能にしている。
【００２４】また、請求項３記載の本発明は、前記先行
読み出し手段は、前記制御信号により機能のオン／オフ
が制御されることを特徴とする。このように、先行読み
出し手段は制御信号により機能がオン／オフされること
で、先行読み出し手段の機能が効率のよい情報の読み出
しを妨げる場合に先行読み出し手段の機能をオフして、
効率のよい情報の読み出しが可能となる。
読み出し手段は、前記制御信号により機能のオン／オフ
が制御されることを特徴とする。このように、先行読み
出し手段は制御信号により機能がオン／オフされること
で、先行読み出し手段の機能が効率のよい情報の読み出
しを妨げる場合に先行読み出し手段の機能をオフして、
効率のよい情報の読み出しが可能となる。
【００２５】また、請求項４記載の本発明は、前記先行
読み出し手段は、前記制御信号により情報を先行して読
み出しておく機能を停止された場合、既に読み出し済み
の情報を順次出力することを特徴とする。このように、
先行読み出し手段は機能がオンからオフに移行した場
合、既に読み出し済みの情報を破棄することなく、順次
出力することができる。したがって、同じ情報を再度読
み出す無駄を省き、効率のよい情報の読み出しが可能と
なる。
読み出し手段は、前記制御信号により情報を先行して読
み出しておく機能を停止された場合、既に読み出し済み
の情報を順次出力することを特徴とする。このように、
先行読み出し手段は機能がオンからオフに移行した場
合、既に読み出し済みの情報を破棄することなく、順次
出力することができる。したがって、同じ情報を再度読
み出す無駄を省き、効率のよい情報の読み出しが可能と
なる。
【００２６】また、請求項５記載の本発明は、記憶装置
から情報を読み出して、処理を行う中央処理システムに
おいて、次に読み出される可能性の高い情報を先行して
読み出しておく先行読み出し手段と、過去に読み出され
た情報を格納しておく格納手段と、情報を格納している
記憶装置と、前記先行読み出し手段の機能を制御する制
御手段とを有することを特徴とする。
から情報を読み出して、処理を行う中央処理システムに
おいて、次に読み出される可能性の高い情報を先行して
読み出しておく先行読み出し手段と、過去に読み出され
た情報を格納しておく格納手段と、情報を格納している
記憶装置と、前記先行読み出し手段の機能を制御する制
御手段とを有することを特徴とする。
【００２７】このように、先行読み出し手段は制御信号
により機能を制御されることで、実行するプログラム及
び格納手段の機能との関係に基づいて、適切に機能をオ
ン／オフすることが可能となる。したがって、効率のよ
い情報の読み出しが可能となる。また、請求項６記載の
本発明は、前記先行読み出し手段は、既に読み出されて
いる情報のアドレスに基づいて、前記次に読み出される
可能性の高い情報を先行して読み出しておくことを特徴
とする。
により機能を制御されることで、実行するプログラム及
び格納手段の機能との関係に基づいて、適切に機能をオ
ン／オフすることが可能となる。したがって、効率のよ
い情報の読み出しが可能となる。また、請求項６記載の
本発明は、前記先行読み出し手段は、既に読み出されて
いる情報のアドレスに基づいて、前記次に読み出される
可能性の高い情報を先行して読み出しておくことを特徴
とする。
【００２８】このように、先行読み出し手段は既に読み
出されている情報のアドレスに基づいて、次に読み出さ
れる可能性の高い情報を先行して読み出しておくことに
より、中央処理装置と記憶装置との処理速度の差を緩和
し、効率のよい情報の読み出しを可能にしている。ま
た、請求項７記載の本発明は、前記先行読み出し手段
は、前記制御信号により機能のオン／オフが制御される
ことを特徴とする。
出されている情報のアドレスに基づいて、次に読み出さ
れる可能性の高い情報を先行して読み出しておくことに
より、中央処理装置と記憶装置との処理速度の差を緩和
し、効率のよい情報の読み出しを可能にしている。ま
た、請求項７記載の本発明は、前記先行読み出し手段
は、前記制御信号により機能のオン／オフが制御される
ことを特徴とする。
【００２９】このように、先行読み出し手段は制御信号
により機能がオン／オフされることにより、先行読み出
し手段の機能が効率のよい情報の読み出しを妨げる場合
に先行読み出し手段の機能をオフして、効率のよい情報
の読み出しが可能となる。また、請求項８記載の本発明
は、前記先行読み出し手段は、前記制御手段から供給さ
れる制御信号により前記情報を先行して読み出しておく
機能を停止された場合、既に読み出し済みの情報を順次
出力することを特徴とする。
により機能がオン／オフされることにより、先行読み出
し手段の機能が効率のよい情報の読み出しを妨げる場合
に先行読み出し手段の機能をオフして、効率のよい情報
の読み出しが可能となる。また、請求項８記載の本発明
は、前記先行読み出し手段は、前記制御手段から供給さ
れる制御信号により前記情報を先行して読み出しておく
機能を停止された場合、既に読み出し済みの情報を順次
出力することを特徴とする。
【００３０】このように、先行読み出し手段は機能がオ
ンからオフに移行した場合、既に読み出し済みの情報を
破棄することなく、順次出力することができる。したが
って、同じ情報を再度読み出す無駄を省き、効率のよい
情報の読み出しが可能となる。また、請求項９記載の本
発明は、前記格納手段は、前記記憶装置から読み出され
た情報を所定のブロック毎に格納する機能を有し、この
機能のオン／オフが制御されることを特徴とする請求項
８記載の中央処理システム。
ンからオフに移行した場合、既に読み出し済みの情報を
破棄することなく、順次出力することができる。したが
って、同じ情報を再度読み出す無駄を省き、効率のよい
情報の読み出しが可能となる。また、請求項９記載の本
発明は、前記格納手段は、前記記憶装置から読み出され
た情報を所定のブロック毎に格納する機能を有し、この
機能のオン／オフが制御されることを特徴とする請求項
８記載の中央処理システム。
【００３１】このように、格納手段は前記記憶装置から
読み出された情報を所定のブロック毎に格納する機能を
有し、この機能のオン／オフを制御することができるの
で、格納手段の読み出された情報を所定のブロック毎に
格納する機能が効率のよい情報の読み出しを妨げる場合
にこの機能をオフして、効率のよい情報の読み出しが可
能となる。
読み出された情報を所定のブロック毎に格納する機能を
有し、この機能のオン／オフを制御することができるの
で、格納手段の読み出された情報を所定のブロック毎に
格納する機能が効率のよい情報の読み出しを妨げる場合
にこの機能をオフして、効率のよい情報の読み出しが可
能となる。
【００３２】また、請求項１０記載の本発明は、前記先
行読み出し手段で行う先行して情報を読み出しておく機
能と、前記格納手段で行う所定のブロック毎に情報を格
納する機能とは、中央処理装置で行う処理に基づいて、
その機能のオン／オフが制御されることを特徴とする。
このように、先行読み出し手段で行う先行して情報を読
み出しておく機能と、格納手段で行う所定のブロック毎
に情報を格納する機能とを、中央処理装置で行うプログ
ラムの処理に基づいて、自由にオン／オフすることが可
能となる。したがって、ユーザはプログラムの処理を考
慮して、自由に先行読み出し手段で行う先行して情報を
読み出しておく機能と、格納手段で行う所定のブロック
毎に情報を格納する機能とをオン／オフすることによ
り、効率のよい情報の読み出しが選択できる。
行読み出し手段で行う先行して情報を読み出しておく機
能と、前記格納手段で行う所定のブロック毎に情報を格
納する機能とは、中央処理装置で行う処理に基づいて、
その機能のオン／オフが制御されることを特徴とする。
このように、先行読み出し手段で行う先行して情報を読
み出しておく機能と、格納手段で行う所定のブロック毎
に情報を格納する機能とを、中央処理装置で行うプログ
ラムの処理に基づいて、自由にオン／オフすることが可
能となる。したがって、ユーザはプログラムの処理を考
慮して、自由に先行読み出し手段で行う先行して情報を
読み出しておく機能と、格納手段で行う所定のブロック
毎に情報を格納する機能とをオン／オフすることによ
り、効率のよい情報の読み出しが選択できる。
【００３３】
【発明の実施の形態】以下に、中央処理装置及び中央処
理システムに関する本発明の実施例を図面に基づいて説
明する。図７は、本発明のプリフェッチ機能を有する中
央処理システムの一実施例のブロック図を示す。中央処
理システム１は、ＣＰＵ１０，命令キャッシュ１２，Ｂ
ＵＳ−ＣＯＮＴＲＯＬ１４，主記憶装置１６，プリフェ
ッチキュー制御部２４を含む構成である。また、ＣＰＵ
１０は、プリフェッチキュー１８，命令デコ−ダ２０，
バスアクセス制御部２２を含む。
理システムに関する本発明の実施例を図面に基づいて説
明する。図７は、本発明のプリフェッチ機能を有する中
央処理システムの一実施例のブロック図を示す。中央処
理システム１は、ＣＰＵ１０，命令キャッシュ１２，Ｂ
ＵＳ−ＣＯＮＴＲＯＬ１４，主記憶装置１６，プリフェ
ッチキュー制御部２４を含む構成である。また、ＣＰＵ
１０は、プリフェッチキュー１８，命令デコ−ダ２０，
バスアクセス制御部２２を含む。
【００３４】プリフェッチキュー１８は、ＣＰＵ１０が
読み出しをおこなった命令の次のアドレスの命令を自動
的に読み出して格納しておく。また、命令キャッシュ１
２は、過去に主記憶装置１６から読み出された命令を、
一定数格納しておく。なお、プリフェッチキュー１８及
び命令キャッシュ１２の動作については、図２及び図３
を利用して前述したので説明を省略する。
読み出しをおこなった命令の次のアドレスの命令を自動
的に読み出して格納しておく。また、命令キャッシュ１
２は、過去に主記憶装置１６から読み出された命令を、
一定数格納しておく。なお、プリフェッチキュー１８及
び命令キャッシュ１２の動作については、図２及び図３
を利用して前述したので説明を省略する。
【００３５】プリフェッチキュー１８は、プリフェッチ
キュー制御部２４に含まれるＱＣＮＴＬレジスタに所定
の値を書き込むことにより制御される。例えば、ＱＣＮ
ＴＬレジスタが”００”のとき命令キャッシュ１２に依
らずプリフェッチ機能ＯＦＦ，ＱＣＮＴＬレジスタが”
０１”のとき命令キャッシュ１２に依らずプリフェッチ
機能ＯＮ，ＱＣＮＴＬレジスタが”１０”のとき命令キ
ャッシュ１２のＯＮ／ＯＦＦの反転，ＱＣＮＴＬレジス
タが”１１”のとき命令キャッシュ１２のＯＮ／ＯＦＦ
と同じ，というようにプリフェッチ機能を制御する。
キュー制御部２４に含まれるＱＣＮＴＬレジスタに所定
の値を書き込むことにより制御される。例えば、ＱＣＮ
ＴＬレジスタが”００”のとき命令キャッシュ１２に依
らずプリフェッチ機能ＯＦＦ，ＱＣＮＴＬレジスタが”
０１”のとき命令キャッシュ１２に依らずプリフェッチ
機能ＯＮ，ＱＣＮＴＬレジスタが”１０”のとき命令キ
ャッシュ１２のＯＮ／ＯＦＦの反転，ＱＣＮＴＬレジス
タが”１１”のとき命令キャッシュ１２のＯＮ／ＯＦＦ
と同じ，というようにプリフェッチ機能を制御する。
【００３６】プリフェッチキュー制御部２４は、命令キ
ャッシュ１２の機能のＯＮ／ＯＦＦを示す信号ＩＥＮＢ
Ｌが供給されることにより、命令キャッシュ１２の機能
のＯＮ／ＯＦＦ状態を判別できる。そして、プリフェッ
チキュー制御部２４は、ＱＣＮＴＬレジスタの値および
命令キャッシュ１２から供給される信号ＩＥＮＢＬに基
づいてプリフェッチキュー１８の機能のＯＮ／ＯＦＦ動
作を制御する信号ＱＥＮＢＬをプリフェッチキュー１８
に供給する。
ャッシュ１２の機能のＯＮ／ＯＦＦを示す信号ＩＥＮＢ
Ｌが供給されることにより、命令キャッシュ１２の機能
のＯＮ／ＯＦＦ状態を判別できる。そして、プリフェッ
チキュー制御部２４は、ＱＣＮＴＬレジスタの値および
命令キャッシュ１２から供給される信号ＩＥＮＢＬに基
づいてプリフェッチキュー１８の機能のＯＮ／ＯＦＦ動
作を制御する信号ＱＥＮＢＬをプリフェッチキュー１８
に供給する。
【００３７】上記のような処理は、最後のＳＴ命令実行
時にＣＰＵ１０のバスアクセス制御部２２からＱＣＮＴ
ＡＬレジスタのアドレスと書き込む値とをデータバスに
出力し、ＢＵＳ−ＣＯＮＴＲＯＬ１４経由でＱＣＮＴＬ
レジスタに値を書き込むことにより、制御することが可
能となる。なお、プリフェッチキュー１８の動作がＯＮ
からＯＦＦに移行した場合、既にプリフェッチキュー１
８に格納されたアドレスの命令を破棄することなく有効
に利用するため、図８に示すようなが動作が行われる。
図８はプリフェッチキューがＯＮ／ＯＦＦの時の一例の
動作図を示し、図８（Ａ）がプリフェッチキューがＯＮ
の時の動作であり、図８（Ｂ）がプリフェッチキューが
ＯＦＦの時の動作である。
時にＣＰＵ１０のバスアクセス制御部２２からＱＣＮＴ
ＡＬレジスタのアドレスと書き込む値とをデータバスに
出力し、ＢＵＳ−ＣＯＮＴＲＯＬ１４経由でＱＣＮＴＬ
レジスタに値を書き込むことにより、制御することが可
能となる。なお、プリフェッチキュー１８の動作がＯＮ
からＯＦＦに移行した場合、既にプリフェッチキュー１
８に格納されたアドレスの命令を破棄することなく有効
に利用するため、図８に示すようなが動作が行われる。
図８はプリフェッチキューがＯＮ／ＯＦＦの時の一例の
動作図を示し、図８（Ａ）がプリフェッチキューがＯＮ
の時の動作であり、図８（Ｂ）がプリフェッチキューが
ＯＦＦの時の動作である。
【００３８】図８（Ａ）に示すプリフェッチキュー１８
がＯＮの時の動作は、プリフェッチキュー１８に空きが
できると次のアドレスの命令を読み出し格納する。一
方、図８（Ｂ）に示すプリフェッチキュー１８がＯＮか
らＯＦＦに移行した場合の動作は、既にプリフェッチキ
ュー１８に格納されたアドレスの命令を順次読み出す。
そして、格納されたアドレスの命令が無くなった時点
で、新しいアドレスの命令を一つ格納する動作と、格納
されたアドレスの命令を読み出す動作とを繰り返す。
がＯＮの時の動作は、プリフェッチキュー１８に空きが
できると次のアドレスの命令を読み出し格納する。一
方、図８（Ｂ）に示すプリフェッチキュー１８がＯＮか
らＯＦＦに移行した場合の動作は、既にプリフェッチキ
ュー１８に格納されたアドレスの命令を順次読み出す。
そして、格納されたアドレスの命令が無くなった時点
で、新しいアドレスの命令を一つ格納する動作と、格納
されたアドレスの命令を読み出す動作とを繰り返す。
【００３９】このように、プリフェッチキュー１８がＯ
ＦＦの時の動作を、格納しているアドレスの命令が全て
無くなった時点で新しいアドレスの命令を読み出すとい
う動作で実現すると、既にプリフェッチキュー１８に格
納されたアドレスの命令を破棄することなく有効に利用
することができるため、処理効率が低下しない。以下、
プリフェッチキュー１８がＯＦＦ，命令キャッシュ１２
がＯＮの方が効率が良い場合について、図９を利用して
説明する。図９は、プリフェッチキューがＯＮ／ＯＦＦ
の時の一例のタイミング図を示す。なお、図９（Ａ）〜
（Ｄ）はプリフェッチキュー１８がＯＦＦ，図９（Ｅ）
〜（Ｈ）はプリフェッチキュー１８がＯＮのときのタイ
ミング図である。
ＦＦの時の動作を、格納しているアドレスの命令が全て
無くなった時点で新しいアドレスの命令を読み出すとい
う動作で実現すると、既にプリフェッチキュー１８に格
納されたアドレスの命令を破棄することなく有効に利用
することができるため、処理効率が低下しない。以下、
プリフェッチキュー１８がＯＦＦ，命令キャッシュ１２
がＯＮの方が効率が良い場合について、図９を利用して
説明する。図９は、プリフェッチキューがＯＮ／ＯＦＦ
の時の一例のタイミング図を示す。なお、図９（Ａ）〜
（Ｄ）はプリフェッチキュー１８がＯＦＦ，図９（Ｅ）
〜（Ｈ）はプリフェッチキュー１８がＯＮのときのタイ
ミング図である。
【００４０】プリフェッチキュー１８がＯＦＦのとき、
ＣＰＵ１０は実行を行うアドレスの命令を命令キャッシ
ュ１２又は主記憶装置１６から読み出して実行する。こ
のとき、命令キャッシュ１２に目的のアドレスの命令が
ない場合、主記憶装置１６から目的のアドレスの命令を
読み出すために待ち時間が発生する。図９の（Ａ）〜
（Ｄ）の場合、アドレス”０００８”，”０００
Ｃ”，”００８０”の命令は、命令キャッシュ１２にな
かったため、主記憶装置１６から読み出しを行ってい
る。したがって、主記憶装置１６から目的のアドレスの
命令を読み出すために待ち時間が発生している。続い
て、アドレス”２０１０”，”２０１４”の命令は、命
令キャッシュ１２にあったため、命令キャッシュ１２か
ら読み出しが行われている。したがって、主記憶装置１
６から読み出すほどの待ち時間は発生しない。
ＣＰＵ１０は実行を行うアドレスの命令を命令キャッシ
ュ１２又は主記憶装置１６から読み出して実行する。こ
のとき、命令キャッシュ１２に目的のアドレスの命令が
ない場合、主記憶装置１６から目的のアドレスの命令を
読み出すために待ち時間が発生する。図９の（Ａ）〜
（Ｄ）の場合、アドレス”０００８”，”０００
Ｃ”，”００８０”の命令は、命令キャッシュ１２にな
かったため、主記憶装置１６から読み出しを行ってい
る。したがって、主記憶装置１６から目的のアドレスの
命令を読み出すために待ち時間が発生している。続い
て、アドレス”２０１０”，”２０１４”の命令は、命
令キャッシュ１２にあったため、命令キャッシュ１２か
ら読み出しが行われている。したがって、主記憶装置１
６から読み出すほどの待ち時間は発生しない。
【００４１】一方、プリフェッチキュー１８がＯＮのと
き、プリフェッチキュー１８は次のアドレスの命令を格
納している。アドレス”０００８”の命令がＣＰＵ１０
で実行されるとき、プリフェッチキュー１８は次のアド
レス”０００Ｃ”の命令を主記憶装置１６から読み込ん
で格納する。したがって、図９に示すように主記憶装置
１６から読み込んで格納するための待ち時間が発生す
る。
き、プリフェッチキュー１８は次のアドレスの命令を格
納している。アドレス”０００８”の命令がＣＰＵ１０
で実行されるとき、プリフェッチキュー１８は次のアド
レス”０００Ｃ”の命令を主記憶装置１６から読み込ん
で格納する。したがって、図９に示すように主記憶装置
１６から読み込んで格納するための待ち時間が発生す
る。
【００４２】続いて、アドレス”０００Ｃ”の命令がＣ
ＰＵ１０で実行されるとき、プリフェッチキュー１８は
次のアドレス”００１０”の命令を主記憶装置１６から
読み込んで格納する。したがって、図９に示すように主
記憶装置１６から読み込んで格納するための待ち時間が
発生する。ところで、アドレス”０Ｃ”の命令が分岐命
令である場合、アドレス”０００Ｃ”の命令の後に実行
される命令は、アドレス”００１０”の命令でなくアド
レス”００８０”の命令である。したがって、アドレ
ス”００１０”の命令を実行せずに、アドレス”００８
０”の命令を主記憶装置１６から読み込んで格納する。
したがって、図９に示すように主記憶装置１６から読み
込んで格納するための待ち時間が発生する。
ＰＵ１０で実行されるとき、プリフェッチキュー１８は
次のアドレス”００１０”の命令を主記憶装置１６から
読み込んで格納する。したがって、図９に示すように主
記憶装置１６から読み込んで格納するための待ち時間が
発生する。ところで、アドレス”０Ｃ”の命令が分岐命
令である場合、アドレス”０００Ｃ”の命令の後に実行
される命令は、アドレス”００１０”の命令でなくアド
レス”００８０”の命令である。したがって、アドレ
ス”００１０”の命令を実行せずに、アドレス”００８
０”の命令を主記憶装置１６から読み込んで格納する。
したがって、図９に示すように主記憶装置１６から読み
込んで格納するための待ち時間が発生する。
【００４３】続いて、アドレス”２０１０”の命令がＣ
ＰＵ１０で実行されるのであるが、アドレス”２０１
０”の命令は命令キャッシュ１２に格納されていたもの
の、プリフェッチキュー１８によるアドレス”００１
０”の命令の読み出しにより消去されている。したがっ
て、図９に示すように主記憶装置１６から読み込んで格
納するための待ち時間が発生する。
ＰＵ１０で実行されるのであるが、アドレス”２０１
０”の命令は命令キャッシュ１２に格納されていたもの
の、プリフェッチキュー１８によるアドレス”００１
０”の命令の読み出しにより消去されている。したがっ
て、図９に示すように主記憶装置１６から読み込んで格
納するための待ち時間が発生する。
【００４４】もし、プリフェッチキュー１８がＯＦＦで
あれば、命令キャッシュ１２からアドレス”２０１０”
の命令は消去されず、無駄な待ち時間を発生させること
がない。以上のように、プログラムの動作内容によって
は、プリフェッチキュー１８をＯＦＦ，命令キャッシュ
１２をＯＮにする方が効率が良い。次に、プリフェッチ
キュー１８がＯＮ，命令キャッシュ１２のブロック転送
がＯＦＦの方が効率が良い場合について、図１０を利用
して説明する。図１０は、ブロック転送がＯＮ／ＯＦＦ
の時の一例のタイミング図を示す。なお、図１０（Ａ）
〜（Ｄ）はブロック転送がＯＮ，図１０（Ｅ）〜（Ｈ）
はブロック転送がＯＦＦのときのタイミング図である。
あれば、命令キャッシュ１２からアドレス”２０１０”
の命令は消去されず、無駄な待ち時間を発生させること
がない。以上のように、プログラムの動作内容によって
は、プリフェッチキュー１８をＯＦＦ，命令キャッシュ
１２をＯＮにする方が効率が良い。次に、プリフェッチ
キュー１８がＯＮ，命令キャッシュ１２のブロック転送
がＯＦＦの方が効率が良い場合について、図１０を利用
して説明する。図１０は、ブロック転送がＯＮ／ＯＦＦ
の時の一例のタイミング図を示す。なお、図１０（Ａ）
〜（Ｄ）はブロック転送がＯＮ，図１０（Ｅ）〜（Ｈ）
はブロック転送がＯＦＦのときのタイミング図である。
【００４５】ブロック転送がＯＮのとき、ＣＰＵ１０は
実行を行うアドレスの命令を命令キャッシュ１２又は主
記憶装置１６から読み出して実行する。このとき、命令
キャッシュ１２に目的のアドレスの命令がない場合、主
記憶装置１６から目的のアドレスの命令を読み出すため
に待ち時間が発生する。ブロック転送がＯＮの下、命令
キャッシュ１２に目的のアドレスの命令がない場合、ブ
ロック単位で主記憶装置１６から目的のアドレスの命令
を読み出す。
実行を行うアドレスの命令を命令キャッシュ１２又は主
記憶装置１６から読み出して実行する。このとき、命令
キャッシュ１２に目的のアドレスの命令がない場合、主
記憶装置１６から目的のアドレスの命令を読み出すため
に待ち時間が発生する。ブロック転送がＯＮの下、命令
キャッシュ１２に目的のアドレスの命令がない場合、ブ
ロック単位で主記憶装置１６から目的のアドレスの命令
を読み出す。
【００４６】例えば、図１０（Ａ）〜（Ｄ）のタイミン
グチャートでは、ＣＰＵ１０が実行を行うアドレス”０
０Ｃ”の命令を主記憶装置１６から読み出して命令キャ
ッシュ１２に格納する際、ブロック転送によりアドレ
ス”０００”，”００４”，”００８”の命令が引き続
き主記憶装置１６から読み出されて命令キャッシュ１２
に格納される。
グチャートでは、ＣＰＵ１０が実行を行うアドレス”０
０Ｃ”の命令を主記憶装置１６から読み出して命令キャ
ッシュ１２に格納する際、ブロック転送によりアドレ
ス”０００”，”００４”，”００８”の命令が引き続
き主記憶装置１６から読み出されて命令キャッシュ１２
に格納される。
【００４７】したがって、ＣＰＵ１０が実行しないアド
レス”０００”，”００４”，”００８”の命令が終了
するまで、次のアドレス”０１０”の命令が読み出され
ず、無駄な待ち時間が発生する。一方、ブロック転送が
ＯＦＦのとき、ＣＰＵ１０は実行を行うアドレスの命令
を命令キャッシュ１２又は主記憶装置１６から読み出し
て実行する。このとき、命令キャッシュ１２に目的のア
ドレスの命令がない場合、主記憶装置１６から目的のア
ドレスの命令を読み出すために待ち時間が発生する。し
かし、ブロック転送がＯＦＦであるため、必要なアドレ
スの命令のみが主記憶装置１６から読み出される。
レス”０００”，”００４”，”００８”の命令が終了
するまで、次のアドレス”０１０”の命令が読み出され
ず、無駄な待ち時間が発生する。一方、ブロック転送が
ＯＦＦのとき、ＣＰＵ１０は実行を行うアドレスの命令
を命令キャッシュ１２又は主記憶装置１６から読み出し
て実行する。このとき、命令キャッシュ１２に目的のア
ドレスの命令がない場合、主記憶装置１６から目的のア
ドレスの命令を読み出すために待ち時間が発生する。し
かし、ブロック転送がＯＦＦであるため、必要なアドレ
スの命令のみが主記憶装置１６から読み出される。
【００４８】例えば、図１０（Ｅ）〜（Ｈ）のタイミン
グチャートでは、ＣＰＵ１０が実行を行うアドレスの命
令が主記憶装置１６から順番に読み出されて実行される
ため、ブロック転送がＯＮのときに生じる無駄な読み込
み時間が発生することがない。したがって、ＣＰＵ１０
が実行する命令のみが主記憶装置１６から読み出される
ために無駄な待ち時間が発生せず、効率の良い処理が可
能となる。
グチャートでは、ＣＰＵ１０が実行を行うアドレスの命
令が主記憶装置１６から順番に読み出されて実行される
ため、ブロック転送がＯＮのときに生じる無駄な読み込
み時間が発生することがない。したがって、ＣＰＵ１０
が実行する命令のみが主記憶装置１６から読み出される
ために無駄な待ち時間が発生せず、効率の良い処理が可
能となる。
【００４９】次に、プリフェッチキュー１８の動作がＯ
ＮからＯＦＦに移行した場合の動作について、図１１を
利用して説明する。図１１は、プリフェッチキューの動
作がＯＮからＯＦＦに移行する場合の一例のタイミング
図を示す。また、図１１（Ｂ）〜（Ｅ）はプリフェッチ
キュー１８の動作がＯＮからＯＦＦに移行した場合の従
来のタイミング図であり、図１０（Ｆ）〜（Ｉ）はプリ
フェッチキュー１８の動作がＯＮからＯＦＦに移行した
場合の本願発明のタイミング図である。
ＮからＯＦＦに移行した場合の動作について、図１１を
利用して説明する。図１１は、プリフェッチキューの動
作がＯＮからＯＦＦに移行する場合の一例のタイミング
図を示す。また、図１１（Ｂ）〜（Ｅ）はプリフェッチ
キュー１８の動作がＯＮからＯＦＦに移行した場合の従
来のタイミング図であり、図１０（Ｆ）〜（Ｉ）はプリ
フェッチキュー１８の動作がＯＮからＯＦＦに移行した
場合の本願発明のタイミング図である。
【００５０】プリフェッチキュー制御部２４から供給さ
れる信号ＱＥＮＢＬがハイレベルからロウレベルに変化
し、プリフェッチキュー１８の動作がＯＮからＯＦＦに
移行した場合、図１１（Ｂ）〜（Ｅ）に示す従来の動作
では、既にプリフェッチキュー１８に格納されたアドレ
ス”１００”〜”１０Ｅ”の命令を破棄し、新たに、主
記憶装置１６からアドレス”１００”〜”１０Ｅ”の命
令を読み出す。このように、プリフェッチキュー１８か
ら破棄されたアドレス”１００”〜”１０Ｅ”の命令が
再度主記憶装置１６から読み出されることになるため、
無駄な待ち時間が発生し、効率が悪い。
れる信号ＱＥＮＢＬがハイレベルからロウレベルに変化
し、プリフェッチキュー１８の動作がＯＮからＯＦＦに
移行した場合、図１１（Ｂ）〜（Ｅ）に示す従来の動作
では、既にプリフェッチキュー１８に格納されたアドレ
ス”１００”〜”１０Ｅ”の命令を破棄し、新たに、主
記憶装置１６からアドレス”１００”〜”１０Ｅ”の命
令を読み出す。このように、プリフェッチキュー１８か
ら破棄されたアドレス”１００”〜”１０Ｅ”の命令が
再度主記憶装置１６から読み出されることになるため、
無駄な待ち時間が発生し、効率が悪い。
【００５１】一方、図１１（Ｆ）〜（Ｉ）に示す本願発
明の動作では、既にプリフェッチキュー１８に格納され
たアドレス”１００”〜”１０Ｅ”の命令を順次読み出
し、格納されたアドレスの命令が無くなった時点で、新
しいアドレスの命令を一つ格納する動作と、格納された
アドレスの命令を読み出す動作とを繰り返す。このよう
に、プリフェッチキューがＯＦＦの時の動作を、格納し
ているアドレスの命令が全て無くなった時点で新しいア
ドレスの命令を読み出すという動作で実現すると、既に
プリフェッチキューに格納されたアドレスの命令を破棄
することなく有効に利用することができるため、処理効
率が低下しない。なお、図１１のタイミング図では、プ
リフェッチキュー１８は３２ｂｉｔ（１６ビット命令が
二つ入る）のバッファが４段ある場合を示している。
明の動作では、既にプリフェッチキュー１８に格納され
たアドレス”１００”〜”１０Ｅ”の命令を順次読み出
し、格納されたアドレスの命令が無くなった時点で、新
しいアドレスの命令を一つ格納する動作と、格納された
アドレスの命令を読み出す動作とを繰り返す。このよう
に、プリフェッチキューがＯＦＦの時の動作を、格納し
ているアドレスの命令が全て無くなった時点で新しいア
ドレスの命令を読み出すという動作で実現すると、既に
プリフェッチキューに格納されたアドレスの命令を破棄
することなく有効に利用することができるため、処理効
率が低下しない。なお、図１１のタイミング図では、プ
リフェッチキュー１８は３２ｂｉｔ（１６ビット命令が
二つ入る）のバッファが４段ある場合を示している。
【００５２】以上のように、ＣＰＵ１０が実行する命令
に応じて、プリフェッチキュー１８及び命令キャッシュ
１２の機能を適切にＯＮ／ＯＦＦできるようにしたこと
により、主記憶装置１６からの無駄な読み出しを減少
し、処理効率を上げることが可能である。なお、本願発
明は、プリフェッチキュー１８及び命令キャッシュ１２
のブロック転送のＯＮ／ＯＦＦをハードウエア・ソフト
ウエア的に切り換えることも可能であり、また、予めプ
ログラムに切り換えの命令を組み込んでおくことも可能
である。
に応じて、プリフェッチキュー１８及び命令キャッシュ
１２の機能を適切にＯＮ／ＯＦＦできるようにしたこと
により、主記憶装置１６からの無駄な読み出しを減少
し、処理効率を上げることが可能である。なお、本願発
明は、プリフェッチキュー１８及び命令キャッシュ１２
のブロック転送のＯＮ／ＯＦＦをハードウエア・ソフト
ウエア的に切り換えることも可能であり、また、予めプ
ログラムに切り換えの命令を組み込んでおくことも可能
である。
【００５３】また、上記例において、図７に示すプリフ
ェッチキュー１８が先行読み出し手段に対応し、命令キ
ャッシュ１２が格納手段に対応し、主記憶装置１６が記
憶装置に対応し、プリフェッチキュー制御部２４が制御
手段に対応する。
ェッチキュー１８が先行読み出し手段に対応し、命令キ
ャッシュ１２が格納手段に対応し、主記憶装置１６が記
憶装置に対応し、プリフェッチキュー制御部２４が制御
手段に対応する。
【００５４】
【発明の効果】上述の如く、請求項１記載の本発明によ
れば、先行読み出し手段は制御信号により機能を制御さ
れることで、実行するプログラムに基づいて適切に機能
がオン／オフされ、効率のよい情報の読み出しが可能と
なる。例えば、分岐処理の多いプログラムの実行時にお
いては、先行読み出し手段の機能が効率のよい情報の読
み出しを妨げる場合があるので、その場合に先行読み出
し手段の機能を制御して、効率のよい情報の読み出しを
可能にする。
れば、先行読み出し手段は制御信号により機能を制御さ
れることで、実行するプログラムに基づいて適切に機能
がオン／オフされ、効率のよい情報の読み出しが可能と
なる。例えば、分岐処理の多いプログラムの実行時にお
いては、先行読み出し手段の機能が効率のよい情報の読
み出しを妨げる場合があるので、その場合に先行読み出
し手段の機能を制御して、効率のよい情報の読み出しを
可能にする。
【００５５】また、請求項２記載の本発明によれば、先
行読み出し手段は既に読み出されている情報のアドレス
に基づいて、次に読み出される可能性の高い情報を先行
して読み出しておくことにより、中央処理装置と記憶装
置との処理速度の差を緩和し、効率のよい情報の読み出
しを可能にしている。また、請求項３記載の本発明によ
れば、先行読み出し手段は制御信号により機能がオン／
オフされることで、先行読み出し手段の機能が効率のよ
い情報の読み出しを妨げる場合に先行読み出し手段の機
能をオフして、効率のよい情報の読み出しが可能とな
る。
行読み出し手段は既に読み出されている情報のアドレス
に基づいて、次に読み出される可能性の高い情報を先行
して読み出しておくことにより、中央処理装置と記憶装
置との処理速度の差を緩和し、効率のよい情報の読み出
しを可能にしている。また、請求項３記載の本発明によ
れば、先行読み出し手段は制御信号により機能がオン／
オフされることで、先行読み出し手段の機能が効率のよ
い情報の読み出しを妨げる場合に先行読み出し手段の機
能をオフして、効率のよい情報の読み出しが可能とな
る。
【００５６】また、請求項４記載の本発明によれば、先
行読み出し手段は機能がオンからオフに移行した場合、
既に読み出し済みの情報を破棄することなく、順次出力
することができる。したがって、同じ情報を再度読み出
す無駄を省き、効率のよい情報の読み出しが可能とな
る。また、請求項５記載の本発明によれば、先行読み出
し手段は制御信号により機能を制御されることで、実行
するプログラム及び格納手段の機能との関係に基づい
て、適切に機能をオン／オフすることが可能となる。し
たがって、効率のよい情報の読み出しが可能となる。
行読み出し手段は機能がオンからオフに移行した場合、
既に読み出し済みの情報を破棄することなく、順次出力
することができる。したがって、同じ情報を再度読み出
す無駄を省き、効率のよい情報の読み出しが可能とな
る。また、請求項５記載の本発明によれば、先行読み出
し手段は制御信号により機能を制御されることで、実行
するプログラム及び格納手段の機能との関係に基づい
て、適切に機能をオン／オフすることが可能となる。し
たがって、効率のよい情報の読み出しが可能となる。
【００５７】また、請求項６記載の本発明によれば、先
行読み出し手段は既に読み出されている情報のアドレス
に基づいて、次に読み出される可能性の高い情報を先行
して読み出しておくことにより、中央処理装置と記憶装
置との処理速度の差を緩和し、効率のよい情報の読み出
しを可能にしている。また、請求項７記載の本発明によ
れば、先行読み出し手段は制御信号により機能がオン／
オフされることで、先行読み出し手段の機能が効率のよ
い情報の読み出しを妨げる場合に先行読み出し手段の機
能をオフして、効率のよい情報の読み出しが可能とな
る。
行読み出し手段は既に読み出されている情報のアドレス
に基づいて、次に読み出される可能性の高い情報を先行
して読み出しておくことにより、中央処理装置と記憶装
置との処理速度の差を緩和し、効率のよい情報の読み出
しを可能にしている。また、請求項７記載の本発明によ
れば、先行読み出し手段は制御信号により機能がオン／
オフされることで、先行読み出し手段の機能が効率のよ
い情報の読み出しを妨げる場合に先行読み出し手段の機
能をオフして、効率のよい情報の読み出しが可能とな
る。
【００５８】また、請求項８記載の本発明によれば、先
行読み出し手段は機能がオンからオフに移行した場合、
既に読み出し済みの情報を破棄することなく、順次出力
することができる。したがって、同じ情報を再度読み出
す無駄を省き、効率のよい情報の読み出しが可能とな
る。また、請求項９記載の本発明によれば、格納手段は
前記記憶装置から読み出された情報を所定のブロック毎
に格納する機能を有し、この機能のオン／オフを制御す
ることができるので、格納手段の読み出された情報を所
定のブロック毎に格納する機能が効率のよい情報の読み
出しを妨げる場合にこの機能をオフして、効率のよい情
報の読み出しが可能となる。
行読み出し手段は機能がオンからオフに移行した場合、
既に読み出し済みの情報を破棄することなく、順次出力
することができる。したがって、同じ情報を再度読み出
す無駄を省き、効率のよい情報の読み出しが可能とな
る。また、請求項９記載の本発明によれば、格納手段は
前記記憶装置から読み出された情報を所定のブロック毎
に格納する機能を有し、この機能のオン／オフを制御す
ることができるので、格納手段の読み出された情報を所
定のブロック毎に格納する機能が効率のよい情報の読み
出しを妨げる場合にこの機能をオフして、効率のよい情
報の読み出しが可能となる。
【００５９】また、請求項１０記載の本発明によれば、
先行読み出し手段で行う先行して情報を読み出しておく
機能と、格納手段で行う所定のブロック毎に情報を格納
する機能とを、中央処理装置で行うプログラムの処理に
基づいて、自由にオン／オフすることが可能となる。し
たがって、ユーザはプログラムの処理を考慮して、自由
に先行読み出し手段で行う先行して情報を読み出してお
く機能と、格納手段で行う所定のブロック毎に情報を格
納する機能とをオン／オフすることにより、効率のよい
情報の読み出しが選択できる。
先行読み出し手段で行う先行して情報を読み出しておく
機能と、格納手段で行う所定のブロック毎に情報を格納
する機能とを、中央処理装置で行うプログラムの処理に
基づいて、自由にオン／オフすることが可能となる。し
たがって、ユーザはプログラムの処理を考慮して、自由
に先行読み出し手段で行う先行して情報を読み出してお
く機能と、格納手段で行う所定のブロック毎に情報を格
納する機能とをオン／オフすることにより、効率のよい
情報の読み出しが選択できる。
【図１】従来のプリフェッチ機能を有する中央処理シス
テムの一例のブロック図である。
テムの一例のブロック図である。
【図２】プリフェッチキューの動作の一例の説明図であ
る。
る。
【図３】命令キャッシュの動作の一例の説明図である。
【図４】プリフェッチキューの動作の一例の説明図であ
る。
る。
【図５】命令キャッシュの動作の一例の説明図である。
【図６】命令キャッシュの動作の一例の説明図である。
【図７】本願発明のプリフェッチ機能を有する中央処理
システムの一実施例のブロック図である。
システムの一実施例のブロック図である。
【図８】プリフェッチキューがＯＮ／ＯＦＦの時の一例
の動作図である。
の動作図である。
【図９】プリフェッチキューがＯＮ／ＯＦＦの時の一例
のタイミング図である。
のタイミング図である。
【図１０】ブロック転送がＯＮ／ＯＦＦの時の一例のタ
イミング図である。
イミング図である。
【図１１】プリフェッチキューの動作がＯＮからＯＦＦ
に移行する場合の一例のタイミング図である。
に移行する場合の一例のタイミング図である。
１ 中央処理システム １０ ＣＰＵ １２ 命令キャッシュ １４ ＢＵＳ−ＣＯＮＴＲＯＬ １６ 主記憶装置 １８ プリフェッチキュー ２０ 命令デコーダ ２２ バスアクセス制御部 ２４ プリフェッチキュー制御部
Claims (10)
- 【請求項１】 記憶装置から情報を読み出して、処理を
行う中央処理装置において、 次に読み出される可能性の高い情報を先行して読み出し
ておく先行読み出し手段を有し、 その先行読み出し手段は、制御信号により機能を制御さ
れることを特徴とする中央処理装置。 - 【請求項２】 前記先行読み出し手段は、既に読み出さ
れている情報のアドレスに基づいて、前記次に読み出さ
れる可能性の高い情報を先行して読み出しておくことを
特徴とする請求項１記載の中央処理装置。 - 【請求項３】 前記先行読み出し手段は、前記制御信号
により機能のオン／オフが制御されることを特徴とする
請求項２記載の中央処理装置。 - 【請求項４】 前記先行読み出し手段は、前記制御信号
により情報を先行して読み出しておく機能を停止された
場合、既に読み出し済みの情報を順次出力することを特
徴とする請求項３記載の中央処理装置。 - 【請求項５】 記憶装置から情報を読み出して、処理を
行う中央処理システムにおいて、 次に読み出される可能性の高い情報を先行して読み出し
ておく先行読み出し手段と、 過去に読み出された情報を格納しておく格納手段と、 情報を格納している記憶装置と、 前記先行読み出し手段の機能を制御する制御手段とを有
することを特徴とする中央処理システム。 - 【請求項６】 前記先行読み出し手段は、既に読み出さ
れている情報のアドレスに基づいて、前記次に読み出さ
れる可能性の高い情報を先行して読み出しておくことを
特徴とする請求項５記載の中央処理システム。 - 【請求項７】 前記先行読み出し手段は、前記制御信号
により機能のオン／オフが制御されることを特徴とする
請求項６記載の中央処理システム。 - 【請求項８】 前記先行読み出し手段は、前記制御手段
から供給される制御信号により前記情報を先行して読み
出しておく機能を停止された場合、既に読み出し済みの
情報を順次出力することを特徴とする請求項７記載の中
央処理システム。 - 【請求項９】 前記格納手段は、前記記憶装置から読み
出された情報を所定のブロック毎に格納する機能を有
し、この機能のオン／オフが制御されることを特徴とす
る請求項８記載の中央処理システム。 - 【請求項１０】 前記先行読み出し手段で行う先行して
情報を読み出しておく機能と、前記格納手段で行う所定
のブロック毎に情報を格納する機能とは、中央処理装置
で行う処理に基づいて、その機能のオン／オフが制御さ
れることを特徴とする請求項９記載の中央処理システ
ム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32412698A JP3573980B2 (ja) | 1998-11-13 | 1998-11-13 | 情報処理装置及び情報処理システム |
| US09/421,008 US6880066B2 (en) | 1998-11-13 | 1999-10-20 | Central processing unit and system having a prefetch queue and a command cache to perform an efficient information reading operation |
| DE19951878A DE19951878A1 (de) | 1998-11-13 | 1999-10-28 | Zentrale Verarbeitungseinheit und System mit einer Vorabruf-Warteschlange und einem Befehls-Cache |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32412698A JP3573980B2 (ja) | 1998-11-13 | 1998-11-13 | 情報処理装置及び情報処理システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000148478A true JP2000148478A (ja) | 2000-05-30 |
| JP3573980B2 JP3573980B2 (ja) | 2004-10-06 |
Family
ID=18162447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32412698A Expired - Fee Related JP3573980B2 (ja) | 1998-11-13 | 1998-11-13 | 情報処理装置及び情報処理システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6880066B2 (ja) |
| JP (1) | JP3573980B2 (ja) |
| DE (1) | DE19951878A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6708266B2 (en) | 2000-02-01 | 2004-03-16 | Fujitsu Limited | Central processing unit and system counting instructions in a queue storage and outputting a fetch request when the count value is 0 or 1 to produce a next instruction address output |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7783869B2 (en) * | 2006-12-19 | 2010-08-24 | Arm Limited | Accessing branch predictions ahead of instruction fetching |
| KR20150127914A (ko) | 2014-05-07 | 2015-11-18 | 에스케이하이닉스 주식회사 | 복수의 프로세서들을 포함하는 반도체 장치 및 그것의 동작 방법 |
| US10296463B2 (en) * | 2016-01-07 | 2019-05-21 | Samsung Electronics Co., Ltd. | Instruction prefetcher dynamically controlled by readily available prefetcher accuracy |
| US11106466B2 (en) | 2018-06-18 | 2021-08-31 | International Business Machines Corporation | Decoupling of conditional branches |
| WO2024049859A1 (en) * | 2022-08-31 | 2024-03-07 | Ascenium, Inc. | Parallel processing architecture with memory block transfers |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860482A (ja) | 1981-10-05 | 1983-04-09 | Nec Corp | 情報処理装置 |
| JPH01112429A (ja) | 1987-10-27 | 1989-05-01 | Mitsubishi Electric Corp | マイクロコンピュータ |
| JPH0766326B2 (ja) | 1987-11-12 | 1995-07-19 | 松下電器産業株式会社 | 情報処理装置 |
| US5357618A (en) | 1991-04-15 | 1994-10-18 | International Business Machines Corporation | Cache prefetch and bypass using stride registers |
| US5835967A (en) | 1993-10-18 | 1998-11-10 | Cyrix Corporation | Adjusting prefetch size based on source of prefetch address |
| US5623615A (en) | 1994-08-04 | 1997-04-22 | International Business Machines Corporation | Circuit and method for reducing prefetch cycles on microprocessors |
| US5649137A (en) * | 1994-10-20 | 1997-07-15 | Advanced Micro Devices, Inc. | Method and apparatus for store-into-instruction-stream detection and maintaining branch prediction cache consistency |
| US5829042A (en) | 1996-02-15 | 1998-10-27 | Hewlett-Packard Company | Prefetch operation for network peripheral device having shared memory |
| US5854911A (en) * | 1996-07-01 | 1998-12-29 | Sun Microsystems, Inc. | Data buffer prefetch apparatus and method |
| US6195735B1 (en) * | 1996-12-31 | 2001-02-27 | Texas Instruments Incorporated | Prefetch circuity for prefetching variable size data |
| US6233645B1 (en) * | 1998-11-02 | 2001-05-15 | Compaq Computer Corporation | Dynamically disabling speculative prefetch when high priority demand fetch opportunity use is high |
-
1998
- 1998-11-13 JP JP32412698A patent/JP3573980B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-20 US US09/421,008 patent/US6880066B2/en not_active Expired - Fee Related
- 1999-10-28 DE DE19951878A patent/DE19951878A1/de not_active Ceased
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6708266B2 (en) | 2000-02-01 | 2004-03-16 | Fujitsu Limited | Central processing unit and system counting instructions in a queue storage and outputting a fetch request when the count value is 0 or 1 to produce a next instruction address output |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030110365A1 (en) | 2003-06-12 |
| US6880066B2 (en) | 2005-04-12 |
| DE19951878A1 (de) | 2000-05-31 |
| JP3573980B2 (ja) | 2004-10-06 |
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