JPH09128294A - 先取り命令を生成する方法とシステム - Google Patents
先取り命令を生成する方法とシステムInfo
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- JPH09128294A JPH09128294A JP8194166A JP19416696A JPH09128294A JP H09128294 A JPH09128294 A JP H09128294A JP 8194166 A JP8194166 A JP 8194166A JP 19416696 A JP19416696 A JP 19416696A JP H09128294 A JPH09128294 A JP H09128294A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G—PHYSICS
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- G06F12/02—Addressing or allocation; Relocation
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- Memory System Of A Hierarchy Structure (AREA)
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Abstract
(57)【要約】
【課題】 データ又は命令の先取りを可能にする方法及
びシステムを提供する。 【解決手段】 命令ストリーム内にある先取り命令は、
先取りキャッシュ制御情報が既存の先取り命令の一部と
して納められているメモリ管理装置（ＭＭＵ）によって
処理を受ける。それにより先取り命令には、２進フィー
ルドが含まれることになり、この２進フィールドに、最
適なキャッシュ・セット記憶場所及び先取りすべき最適
データ量を規定する、従って、スラッシングを軽減する
ことになる値を割り当てることによって、オペレーティ
ング・システム、または、実行時ソフトウェアは、キャ
ッシュの先取りを制御することが可能になる。
びシステムを提供する。 【解決手段】 命令ストリーム内にある先取り命令は、
先取りキャッシュ制御情報が既存の先取り命令の一部と
して納められているメモリ管理装置（ＭＭＵ）によって
処理を受ける。それにより先取り命令には、２進フィー
ルドが含まれることになり、この２進フィールドに、最
適なキャッシュ・セット記憶場所及び先取りすべき最適
データ量を規定する、従って、スラッシングを軽減する
ことになる値を割り当てることによって、オペレーティ
ング・システム、または、実行時ソフトウェアは、キャ
ッシュの先取りを制御することが可能になる。
Description
【０００１】
【発明が属する技術分野】本発明は、メモリ管理装置に
関するものであり、とりわけ、主メモリからキャッシュ
・メモリにデータ及び命令を供給する先取り命令に関す
るものである。
関するものであり、とりわけ、主メモリからキャッシュ
・メモリにデータ及び命令を供給する先取り命令に関す
るものである。
【０００２】
【従来の技術】最新世代のコンピュータ・コンポーネン
ト、とりわけ、マイクロプロセッサ（ＣＰＵ）は、旧世
代のものに比べるとはるかに高速で動作する。ＣＰＵ
は、動作する際、主メモリからのデータと命令の両方に
アクセスして、その動作を実施しなければならない。従
って、ＣＰＵの速度が増すと、データ及び命令の高速検
索への要求も高まる。しかし、主メモリからデータ及び
命令を検索するためのアクセス時間は、ＣＰＵが、遊休
状態のまま、要求されるデータまたは命令の受信を待つ
ことになるので、ＣＰＵの動作を相当に減速させること
になるのが普通である。このタイム・ラグはメモリ待ち
時間と呼ばれる。
ト、とりわけ、マイクロプロセッサ（ＣＰＵ）は、旧世
代のものに比べるとはるかに高速で動作する。ＣＰＵ
は、動作する際、主メモリからのデータと命令の両方に
アクセスして、その動作を実施しなければならない。従
って、ＣＰＵの速度が増すと、データ及び命令の高速検
索への要求も高まる。しかし、主メモリからデータ及び
命令を検索するためのアクセス時間は、ＣＰＵが、遊休
状態のまま、要求されるデータまたは命令の受信を待つ
ことになるので、ＣＰＵの動作を相当に減速させること
になるのが普通である。このタイム・ラグはメモリ待ち
時間と呼ばれる。
【０００３】現時点において、ＣＰＵは、１０ナノ秒未
満のクロックを備え、一方、主メモリは、６０ナノ秒の
クロックを備えているので、組み合わせると、メモリ待
ち時間比は１０対１になる。近い将来、改良されたマイ
クロプロセッサは、３ナノ秒未満のクロックを備えるこ
とが予測され、一方、主メモリは、改良されても、５０
ナノ秒のクロックを備えることにしかならないものと予
測される。従って、メモリ待ち時間が増して、１５対１
の比率を超えることになるものと予測される。
満のクロックを備え、一方、主メモリは、６０ナノ秒の
クロックを備えているので、組み合わせると、メモリ待
ち時間比は１０対１になる。近い将来、改良されたマイ
クロプロセッサは、３ナノ秒未満のクロックを備えるこ
とが予測され、一方、主メモリは、改良されても、５０
ナノ秒のクロックを備えることにしかならないものと予
測される。従って、メモリ待ち時間が増して、１５対１
の比率を超えることになるものと予測される。
【０００４】メモリ待ち時間に対する２つの構成要素が
存在する。第１の構成要素であるバス転送時間は、メモ
リに要求を転送し、その要求された情報を転送するのに
要する時間量の関数である。第２の構成要素は、主メモ
リのアクセス時間それ自体である。アドレス復号化及び
ダイナミックＲＡＭ（ＤＲＡＭ）のＣＭＯＳテクノロジ
の他のロジックは、主メモリからの情報に対するアクセ
スに固有の遅延の原因となる。アプリケーションは仮想
アドレス（ＶＡ）だけしか生成しないので、ＶＡを主メ
モリ内における情報の物理アドレス（ＰＡ）に変換した
ものを主メモリよりもＣＰＵに近いある記憶場所に記憶
することによって、主メモリに記憶されている情報に対
するアクセス時間が短縮される。この点において、ＣＰ
Ｕがデータ及び命令をアクセスするとき、「メモリ管理
装置」（ＭＭＵ）がデータ及び命令の管理を助ける働き
をする。従って、変換は、ＭＭＵの一部をなす「変換索
引バッファ」（ＴＬＢ）に記憶される。要求された変換
がＴＬＢにない場合、ＴＬＢに欠落があるので、主メモ
リに記憶されているページ・テーブルを調べることによ
って、ＶＡからＰＡへの変換を得なければならない。
存在する。第１の構成要素であるバス転送時間は、メモ
リに要求を転送し、その要求された情報を転送するのに
要する時間量の関数である。第２の構成要素は、主メモ
リのアクセス時間それ自体である。アドレス復号化及び
ダイナミックＲＡＭ（ＤＲＡＭ）のＣＭＯＳテクノロジ
の他のロジックは、主メモリからの情報に対するアクセ
スに固有の遅延の原因となる。アプリケーションは仮想
アドレス（ＶＡ）だけしか生成しないので、ＶＡを主メ
モリ内における情報の物理アドレス（ＰＡ）に変換した
ものを主メモリよりもＣＰＵに近いある記憶場所に記憶
することによって、主メモリに記憶されている情報に対
するアクセス時間が短縮される。この点において、ＣＰ
Ｕがデータ及び命令をアクセスするとき、「メモリ管理
装置」（ＭＭＵ）がデータ及び命令の管理を助ける働き
をする。従って、変換は、ＭＭＵの一部をなす「変換索
引バッファ」（ＴＬＢ）に記憶される。要求された変換
がＴＬＢにない場合、ＴＬＢに欠落があるので、主メモ
リに記憶されているページ・テーブルを調べることによ
って、ＶＡからＰＡへの変換を得なければならない。
【０００５】メモリ待ち時間を回避するため、頻繁に用
いられるデータ及び命令は、主メモリに記憶されるだけ
ではなく、よりＣＰＵに近い「キャッシュ」・メモリに
記憶される。キャッシュは、主メモリよりはるかに少な
いラインのための容量しかなく、スタティック・ＲＡＭ
（ＳＲＡＭ）である（ＤＲＡＭに比べるとはるかに高速
で、電力消費がはるかに大きく、はるかに高価であ
る）。実際、上述のＴＬＢは、キャッシュ・メモリに似
ている。従って、キャッシュの機能は、はるかにアクセ
ス時間が長くなる主メモリから呼び出す代わりに、頻繁
に用いられるデータまたは命令をＣＰＵの近くに納め
て、メモリ待ち時間の影響を軽減することにある。
いられるデータ及び命令は、主メモリに記憶されるだけ
ではなく、よりＣＰＵに近い「キャッシュ」・メモリに
記憶される。キャッシュは、主メモリよりはるかに少な
いラインのための容量しかなく、スタティック・ＲＡＭ
（ＳＲＡＭ）である（ＤＲＡＭに比べるとはるかに高速
で、電力消費がはるかに大きく、はるかに高価であ
る）。実際、上述のＴＬＢは、キャッシュ・メモリに似
ている。従って、キャッシュの機能は、はるかにアクセ
ス時間が長くなる主メモリから呼び出す代わりに、頻繁
に用いられるデータまたは命令をＣＰＵの近くに納め
て、メモリ待ち時間の影響を軽減することにある。
【０００６】キャッシュ・メモリによってメモリ待ち時
間の影響が軽減されるが、その構造のためにそれ自体の
問題が悪化する。図１を参照すると、最も単純なタイプ
のキャッシュであるシングル・セット・キャッシュが示
されている。主メモリ１０とキャッシュ１２及びＣＰＵ
１４の組み合わせとの離隔距離は、キャッシュ１２とＣ
ＰＵとの互いの離隔距離よりかなり大きく描かれてい
る。すなわち、「スラッシング」の問題によって、「ミ
ス・ペナルティ」として知られるスピード・ペイメント
が導入される。ミス・ペナルティは、キャッシュに必要
なデータをロードするのに必要な時間遅延に等しい。
間の影響が軽減されるが、その構造のためにそれ自体の
問題が悪化する。図１を参照すると、最も単純なタイプ
のキャッシュであるシングル・セット・キャッシュが示
されている。主メモリ１０とキャッシュ１２及びＣＰＵ
１４の組み合わせとの離隔距離は、キャッシュ１２とＣ
ＰＵとの互いの離隔距離よりかなり大きく描かれてい
る。すなわち、「スラッシング」の問題によって、「ミ
ス・ペナルティ」として知られるスピード・ペイメント
が導入される。ミス・ペナルティは、キャッシュに必要
なデータをロードするのに必要な時間遅延に等しい。
【０００７】スラッシングが生じるのは、複数データ要
素が同じキャッシュ・セットを利用する場合である。図
１に戻ると、主メモリ１０は、それぞれ、１００オフセ
ット単位のインクリメントで１００〜１０００のライン
を含む「ページ」に分割される（実際には、主メモリに
は、もっと多くのページが含まれることになる）。従っ
て、最初のページがライン１００〜１０００を占め、第
２のページには、ライン１１００〜２０００が含まれ、
以下同様になっている。
素が同じキャッシュ・セットを利用する場合である。図
１に戻ると、主メモリ１０は、それぞれ、１００オフセ
ット単位のインクリメントで１００〜１０００のライン
を含む「ページ」に分割される（実際には、主メモリに
は、もっと多くのページが含まれることになる）。従っ
て、最初のページがライン１００〜１０００を占め、第
２のページには、ライン１１００〜２０００が含まれ、
以下同様になっている。
【０００８】スラッシングを例示するため、図１には、
主メモリから検索され、キャッシュのオフセット４００
に記憶されているライン１４００をＣＰＵが要求したと
ころが示されている。ときどきそのすぐ後、ＣＰＵはラ
イン２４００を要求すると、主メモリから検索され、や
はりキャッシュのオフセット４００にマッピングされ、
従って、既に記憶されているライン１４００に重ね書き
される。キャッシュには要求されたラインが含まれてお
らず、主メモリから検索することが必要になるので、ミ
ス・ペナルティを被ることになった。そのすぐ後、ＣＰ
Ｕはライン１４００が再び必要になり、これを要求する
と、主メモリから検索され、キャッシュのオフセット４
００にマッピングされ、従って、既に記憶されているラ
イン２４００に重ね書きされる。再び、ミス・ペナルテ
ィを被ることになった。２つのライン１４００及び２４
００が、両方とも、ＣＰＵによって定期的に必要とされ
る場合、スラッシングのピンポン効果によって、繰り返
しミス・ペナルティを被ることになる。
主メモリから検索され、キャッシュのオフセット４００
に記憶されているライン１４００をＣＰＵが要求したと
ころが示されている。ときどきそのすぐ後、ＣＰＵはラ
イン２４００を要求すると、主メモリから検索され、や
はりキャッシュのオフセット４００にマッピングされ、
従って、既に記憶されているライン１４００に重ね書き
される。キャッシュには要求されたラインが含まれてお
らず、主メモリから検索することが必要になるので、ミ
ス・ペナルティを被ることになった。そのすぐ後、ＣＰ
Ｕはライン１４００が再び必要になり、これを要求する
と、主メモリから検索され、キャッシュのオフセット４
００にマッピングされ、従って、既に記憶されているラ
イン２４００に重ね書きされる。再び、ミス・ペナルテ
ィを被ることになった。２つのライン１４００及び２４
００が、両方とも、ＣＰＵによって定期的に必要とされ
る場合、スラッシングのピンポン効果によって、繰り返
しミス・ペナルティを被ることになる。
【０００９】主メモリから頻繁に用いる情報（データま
たは命令）の受けるのを待つのにかなりの時間を費やす
ため、スラッシングによって、ＣＰＵの処理速度は大幅
に低下する。こうした場合、複合化されたミス・ペナル
ティによってＣＰＵの性能が抑制されることになる。逆
に、よく用いられる情報が、キャッシュにいつでも記憶
されているとしたら、ＣＰＵはそのピークの能力で動作
することが可能になろう。従って、マイクロプロセッサ
の速度が引き続き向上すると、ミス・ペナルティのペイ
メントも増大することになる。
たは命令）の受けるのを待つのにかなりの時間を費やす
ため、スラッシングによって、ＣＰＵの処理速度は大幅
に低下する。こうした場合、複合化されたミス・ペナル
ティによってＣＰＵの性能が抑制されることになる。逆
に、よく用いられる情報が、キャッシュにいつでも記憶
されているとしたら、ＣＰＵはそのピークの能力で動作
することが可能になろう。従って、マイクロプロセッサ
の速度が引き続き向上すると、ミス・ペナルティのペイ
メントも増大することになる。
【００１０】スラッシングの問題を解消しようと努力し
て、導入されることになった多種多様なキャッシュ構造
が存在する。例えば、一般的な解決策の一つは、シング
ル・セット・キャッシュの代わりに「マルチ・セット・
キャッシュ」を用いることである。図２を参照すると、
競合するラインのために二つ以上のオフセット記憶場所
を提供することが潜在的に可能な２セット・キャッシュ
が示されている。セット１２及びセット１４は、両方と
も、情報を記憶するためのオフセット４００の記憶場所
を備えている。従って、ライン１４００及び２４００
は、両方とも、同時にキャッシュに記憶することが可能
であり、これらのいずれかを交互に要求しても、おそら
く、スラッシングを生じることはない。実際の利点は実
際にプログラムを実行することに依存する。しかし、マ
ルチ・セットによって、シングル・セット・キャッシュ
に比べて改善されたとしても、ミス・ペナルティに関す
る性能コストは、ＣＰＵの処理速度が増すにつれて、引
き続き増大することになる。
て、導入されることになった多種多様なキャッシュ構造
が存在する。例えば、一般的な解決策の一つは、シング
ル・セット・キャッシュの代わりに「マルチ・セット・
キャッシュ」を用いることである。図２を参照すると、
競合するラインのために二つ以上のオフセット記憶場所
を提供することが潜在的に可能な２セット・キャッシュ
が示されている。セット１２及びセット１４は、両方と
も、情報を記憶するためのオフセット４００の記憶場所
を備えている。従って、ライン１４００及び２４００
は、両方とも、同時にキャッシュに記憶することが可能
であり、これらのいずれかを交互に要求しても、おそら
く、スラッシングを生じることはない。実際の利点は実
際にプログラムを実行することに依存する。しかし、マ
ルチ・セットによって、シングル・セット・キャッシュ
に比べて改善されたとしても、ミス・ペナルティに関す
る性能コストは、ＣＰＵの処理速度が増すにつれて、引
き続き増大することになる。
【００１１】データと命令に対して別々のキャッシュが
設けられるハーバード・アーキテクチャの場合、少なく
ともデータが命令とスラッシングを生じることに対し
て、スラッシングが軽減される。もちろん、上述のよう
に、ＳＲＡＭは高価であり、従って、とりわけハーバー
ド・アーキテクチャにおけるマルチ・セット・キャッシ
ュのセット数には制限がある。
設けられるハーバード・アーキテクチャの場合、少なく
ともデータが命令とスラッシングを生じることに対し
て、スラッシングが軽減される。もちろん、上述のよう
に、ＳＲＡＭは高価であり、従って、とりわけハーバー
ド・アーキテクチャにおけるマルチ・セット・キャッシ
ュのセット数には制限がある。
【００１２】スラッシングを回避するもう一つの方法
は、必要になる前に、データと命令をキャッシュに「先
取り」しておくことである。すなわち、ＣＰＵからの要
求を待つのではなく、実際に必要とされる前に、ＣＰＵ
がどんな情報を必要とするかを予測しようと試みる各種
メカニズムが存在する。例えば、ＳＰＡＲＣ（Ｒ）バー
ジョン９アーキテクチャには、データをデータ・キャッ
シュに先取りするデータ先取り命令を実行する能力が組
み込まれている。しかし、この先取り命令によって可能
になるのは、不変の静的サイズの先取りであり、他の能
力は得られない。
は、必要になる前に、データと命令をキャッシュに「先
取り」しておくことである。すなわち、ＣＰＵからの要
求を待つのではなく、実際に必要とされる前に、ＣＰＵ
がどんな情報を必要とするかを予測しようと試みる各種
メカニズムが存在する。例えば、ＳＰＡＲＣ（Ｒ）バー
ジョン９アーキテクチャには、データをデータ・キャッ
シュに先取りするデータ先取り命令を実行する能力が組
み込まれている。しかし、この先取り命令によって可能
になるのは、不変の静的サイズの先取りであり、他の能
力は得られない。
【００１３】現在のところ、静的、非特定先取り命令
が、コンパイル時にコンパイルされるコードに挿入さ
れ、コンパイルされた命令ストリームの一部として実施
される。不変の静的先取り命令は、命令ストリームに加
え、既存のアーキテクチャによって実施するのは簡単で
あるが、検索した情報をどのキャッシュまたはキャッシ
ュ・セットに記憶すべきか、あるいは、どれだけの情報
を検索すべきかに関する情報が、命令ストリームに含ま
れていないので、こうした案によって、キャッシュ・メ
モリの管理は必ずしも強化されるわけではない。近い将
来に予測されるＣＰＵの速度の大幅な向上を考慮する
と、スラッシングの確率をいっそう低下させる先取り制
御を可能にすることが有利である。
が、コンパイル時にコンパイルされるコードに挿入さ
れ、コンパイルされた命令ストリームの一部として実施
される。不変の静的先取り命令は、命令ストリームに加
え、既存のアーキテクチャによって実施するのは簡単で
あるが、検索した情報をどのキャッシュまたはキャッシ
ュ・セットに記憶すべきか、あるいは、どれだけの情報
を検索すべきかに関する情報が、命令ストリームに含ま
れていないので、こうした案によって、キャッシュ・メ
モリの管理は必ずしも強化されるわけではない。近い将
来に予測されるＣＰＵの速度の大幅な向上を考慮する
と、スラッシングの確率をいっそう低下させる先取り制
御を可能にすることが有利である。
【００１４】
【発明が解決しようとする課題】ハーバード・アーキテ
クチャの場合、命令とデータを異なるキャッシュに記憶
することが可能であり、先行技術による先取りは、デー
タの先取りを可能にするので、命令とデータを適合する
キャッシュに書き込むようにする動的方法及びシステム
が有利であろう。さらに、先取りのサイズ、または、情
報が書き込まれるマルチ・セット・キャッシュの特定の
セットを動的に制御する、従って、キャッシュ・メモリ
管理プロセスを最大限に活用することが有利であろう。
クチャの場合、命令とデータを異なるキャッシュに記憶
することが可能であり、先行技術による先取りは、デー
タの先取りを可能にするので、命令とデータを適合する
キャッシュに書き込むようにする動的方法及びシステム
が有利であろう。さらに、先取りのサイズ、または、情
報が書き込まれるマルチ・セット・キャッシュの特定の
セットを動的に制御する、従って、キャッシュ・メモリ
管理プロセスを最大限に活用することが有利であろう。
【００１５】本発明は、主メモリからのデータまたは命
令の先取りを可能にする方法及びシステムである。
令の先取りを可能にする方法及びシステムである。
【００１６】
【課題を解決するための手段】命令ストリームの一部を
なす先取り命令は、先取りキャッシュ制御情報が既存の
先取り命令に付加されている強化ＭＭＵによって処理さ
れる。ＴＬＢによって処理されると、先取り命令には、
２進フィールドが含まれることになり、この２進フィー
ルドに、最適なキャッシュ・セット記憶場所及び先取り
すべき最適データ量を規定する、従って、スラッシング
を軽減することになる値を割り当てることによって、オ
ペレーティング・システム、ローダ、または、実行時ソ
フトウェアは、キャッシュの先取りを制御することが可
能になる。
なす先取り命令は、先取りキャッシュ制御情報が既存の
先取り命令に付加されている強化ＭＭＵによって処理さ
れる。ＴＬＢによって処理されると、先取り命令には、
２進フィールドが含まれることになり、この２進フィー
ルドに、最適なキャッシュ・セット記憶場所及び先取り
すべき最適データ量を規定する、従って、スラッシング
を軽減することになる値を割り当てることによって、オ
ペレーティング・システム、ローダ、または、実行時ソ
フトウェアは、キャッシュの先取りを制御することが可
能になる。
【００１７】独立した命令キャッシュ及びデータ・キャ
ッシュによるハーバード・アーキテクチャの支援は、独
立した命令キャッシュ及びデータ・キャッシュの動的ソ
フトウェア制御によって可能になる。すなわち、先取り
命令には、検索を受ける情報のタイプによって、データ
の先取りか、あるいは、命令の先取りかを指示するフィ
ールドが含まれている。キャッシュ・セット番号は、実
行時ソフトウェアまたはオペレーティング・システムに
よって動的に調製され、どのセットに情報をプリロード
すべきかが指示される。サイズ・フィールドも、要求さ
れる情報に応じて可変先取りサイズが得られるように動
的に調整される。アドレス・フィールドは、先取りの開
始アドレスを指示する。
ッシュによるハーバード・アーキテクチャの支援は、独
立した命令キャッシュ及びデータ・キャッシュの動的ソ
フトウェア制御によって可能になる。すなわち、先取り
命令には、検索を受ける情報のタイプによって、データ
の先取りか、あるいは、命令の先取りかを指示するフィ
ールドが含まれている。キャッシュ・セット番号は、実
行時ソフトウェアまたはオペレーティング・システムに
よって動的に調製され、どのセットに情報をプリロード
すべきかが指示される。サイズ・フィールドも、要求さ
れる情報に応じて可変先取りサイズが得られるように動
的に調整される。アドレス・フィールドは、先取りの開
始アドレスを指示する。
【００１８】
【発明の実施の形態】上述のように、ＣＰＵからの要求
を待つのではなく、実際に必要になる前に、ＣＰＵがど
の情報を必要とすることになるかを予測しようと試みる
各種メカニズムが存在する。先取りメカニズムには、次
のラインがキャッシュによるミスを生じるものと予測し
て、先取りを実施するものがある。先取り命令は、例え
ば、現在のＰＡ Ｒｉｓｃ、ＳＧＩ−ＭＩＰＳ、及び、
パワーＰＣに用いられている。
を待つのではなく、実際に必要になる前に、ＣＰＵがど
の情報を必要とすることになるかを予測しようと試みる
各種メカニズムが存在する。先取りメカニズムには、次
のラインがキャッシュによるミスを生じるものと予測し
て、先取りを実施するものがある。先取り命令は、例え
ば、現在のＰＡ Ｒｉｓｃ、ＳＧＩ−ＭＩＰＳ、及び、
パワーＰＣに用いられている。
【００１９】一般に、全てのミスが否応なく生じるもの
と仮定して、取り出された最後のラインに続くラインが
先取りされ、ライン・バッファに記憶される、すなわ
ち、取り出されるラインは、それまでキャッシュに納め
られていないものである。次のミスを予測して先取りが
行われるキャッシュは、「フェッチ・オールウェイズ」
またはクラス２キャッシュと呼ばれる。逆に、ミスを生
じたラインだけが取り出されるキャッシュは、クラス
１、フェッチ・オン・デマンド、または、フェッチ・オ
ン・フォールト・キャッシュと呼ばれる。本発明は、任
意のタイプの先取りメカニズムと組み合わせて用いら
れ、キャッシュ構造を管理する初期先取りコマンドに対
する拡張として実行される。
と仮定して、取り出された最後のラインに続くラインが
先取りされ、ライン・バッファに記憶される、すなわ
ち、取り出されるラインは、それまでキャッシュに納め
られていないものである。次のミスを予測して先取りが
行われるキャッシュは、「フェッチ・オールウェイズ」
またはクラス２キャッシュと呼ばれる。逆に、ミスを生
じたラインだけが取り出されるキャッシュは、クラス
１、フェッチ・オン・デマンド、または、フェッチ・オ
ン・フォールト・キャッシュと呼ばれる。本発明は、任
意のタイプの先取りメカニズムと組み合わせて用いら
れ、キャッシュ構造を管理する初期先取りコマンドに対
する拡張として実行される。
【００２０】コンピュータ・システムにおいて、コンパ
イラは、一般に、オブジェクト・プログラムに所定のコ
ンピュータにおけるそのプログラムの実行に必要な命令
を組み込む。すなわち、コンパイラは、特定の高レベル
言語（ソース・コード）による入力プログラムを特定の
機械タイプの機械言語（オブジェクト・コード）に変換
するプログラムである。従って、上述の先取りコマンド
は、コンパイラによって生成され、その結果生じるオブ
ジェクト・コードまたは命令ストリームの一部として実
行される。
イラは、一般に、オブジェクト・プログラムに所定のコ
ンピュータにおけるそのプログラムの実行に必要な命令
を組み込む。すなわち、コンパイラは、特定の高レベル
言語（ソース・コード）による入力プログラムを特定の
機械タイプの機械言語（オブジェクト・コード）に変換
するプログラムである。従って、上述の先取りコマンド
は、コンパイラによって生成され、その結果生じるオブ
ジェクト・コードまたは命令ストリームの一部として実
行される。
【００２１】上述のように、本発明以前には、先取り命
令によって、不変、静的サイズの先取りが可能であった
が、キャッシュ・セット管理のような他の能力は得られ
なかった。すなわち、先行技術の先取り命令は、先取り
をトリガするだけであった。一方、本発明によれば、先
取り命令に処理を加え、処理が済むと、ＴＬＢ項目に、
オペレーティング・システム（Ｏ／Ｓ）、ローダ、また
は、実行時ソフトウェアによる先取りの制御を可能にす
る２進フィールドが含まれることになる強化ＴＬＢ（従
って、ＭＭＵ）が得られる。そうするとき、先取りハー
ドウェアには、最適なキャッシュ・セット記憶場所、及
び、先取りすべき最適データ量に関する情報が提供され
るので、スラッシングが軽減されることになる。
令によって、不変、静的サイズの先取りが可能であった
が、キャッシュ・セット管理のような他の能力は得られ
なかった。すなわち、先行技術の先取り命令は、先取り
をトリガするだけであった。一方、本発明によれば、先
取り命令に処理を加え、処理が済むと、ＴＬＢ項目に、
オペレーティング・システム（Ｏ／Ｓ）、ローダ、また
は、実行時ソフトウェアによる先取りの制御を可能にす
る２進フィールドが含まれることになる強化ＴＬＢ（従
って、ＭＭＵ）が得られる。そうするとき、先取りハー
ドウェアには、最適なキャッシュ・セット記憶場所、及
び、先取りすべき最適データ量に関する情報が提供され
るので、スラッシングが軽減されることになる。
【００２２】ＴＬＢ先取り項目に先取り制御情報を納め
ることによって、キャッシュ制御は、先取り命令によっ
て明示的に送り出されるのではなく、ページ毎に実行さ
れることになる。こうしたメカニズムによって、制御情
報のない先取り命令を備えたアーキテクチャとの互換性
が得られる。さらに、オペレーティング・システム・ソ
フトウェアによって、実行時にページ毎に制御を変更す
ることが可能になる。
ることによって、キャッシュ制御は、先取り命令によっ
て明示的に送り出されるのではなく、ページ毎に実行さ
れることになる。こうしたメカニズムによって、制御情
報のない先取り命令を備えたアーキテクチャとの互換性
が得られる。さらに、オペレーティング・システム・ソ
フトウェアによって、実行時にページ毎に制御を変更す
ることが可能になる。
【００２３】図３を参照すると、先取り命令２０には、
ＴＬＢ２２によって処理される命令ストリームの一部と
して仮想アドレスが含まれている。一般に、ＴＬＢは、
仮想・物理アドレス・マッピング、アクセス制御、及
び、従来のＴＬＢ２２の項目に含まれる他の２進要素に
関する情報を含む＜Ａｄｄｒ Ｔｒａｎｓｌａｔｉｏｎ
Ｉｎｆｏ＞フィールドを生成する。しかし、本発明によ
れば、結果得られる、ＴＬＢ２２で処理されたアドレス
には、下記の２進フィールドを含む追加フィールドが含
まれている：＜Ａｄｄｒ Ｔｒａｎｓｌａｔｉｏｎ Ｉ
ｎｆｏ＞＜Ｐｒｅｆｅｔｃｈ Ｆａｕｌｔ Ｂｉｔ＞＜
Ｉ／Ｄ ＢＩＴ＞＜ＳＥＴ ＃＞＜ＳＩＺＥ＞
ＴＬＢ２２によって処理される命令ストリームの一部と
して仮想アドレスが含まれている。一般に、ＴＬＢは、
仮想・物理アドレス・マッピング、アクセス制御、及
び、従来のＴＬＢ２２の項目に含まれる他の２進要素に
関する情報を含む＜Ａｄｄｒ Ｔｒａｎｓｌａｔｉｏｎ
Ｉｎｆｏ＞フィールドを生成する。しかし、本発明によ
れば、結果得られる、ＴＬＢ２２で処理されたアドレス
には、下記の２進フィールドを含む追加フィールドが含
まれている：＜Ａｄｄｒ Ｔｒａｎｓｌａｔｉｏｎ Ｉ
ｎｆｏ＞＜Ｐｒｅｆｅｔｃｈ Ｆａｕｌｔ Ｂｉｔ＞＜
Ｉ／Ｄ ＢＩＴ＞＜ＳＥＴ ＃＞＜ＳＩＺＥ＞
【００２４】ＭＭＵ出力フィールドがＯ／Ｓによって充
填され、２つの操作、すなわち、メモリからの情報検索
とキャッシュ管理、に有効な２進値が含まれることにな
る。〈Ｐｒｅｆｅｔｃｈ Ｆａｕｌｔ Ｂｉｔ〉がセッ
トされている時に、ＭＭＵにマッピングするアドレスの
ために先取り命令が実行されると、＜Ｐｒｅｆｅｔｃｈ
Ｆａｕｌｔ Ｂｉｔ＞によって、プロセッサのフォー
ルトが生じる。＜Ｉ／Ｄ ＢＩＴ＞フィールドは、先取
りがデータのために行われるのか、あるいは、命令のた
めに行われるのかを指示する。＜ＳＥＴ ＃＞フィール
ドの識別によって、どのセットに情報をプリロードすべ
きかが指示される。＜ＳＩＺＥ＞フィールドによって、
可変先取りサイズが得られる。上述の先取り命令フィー
ルドまたはその任意の部分は、任意のアクセス可能な記
憶場所に記憶されているＯ／Ｓ、ローダ、実行時ソフト
ウェア、または、コンパイラによる充填が可能である。
コンパイラまたはローダは、フィールドに関する省略時
初期値の供給に利用することが可能である。
填され、２つの操作、すなわち、メモリからの情報検索
とキャッシュ管理、に有効な２進値が含まれることにな
る。〈Ｐｒｅｆｅｔｃｈ Ｆａｕｌｔ Ｂｉｔ〉がセッ
トされている時に、ＭＭＵにマッピングするアドレスの
ために先取り命令が実行されると、＜Ｐｒｅｆｅｔｃｈ
Ｆａｕｌｔ Ｂｉｔ＞によって、プロセッサのフォー
ルトが生じる。＜Ｉ／Ｄ ＢＩＴ＞フィールドは、先取
りがデータのために行われるのか、あるいは、命令のた
めに行われるのかを指示する。＜ＳＥＴ ＃＞フィール
ドの識別によって、どのセットに情報をプリロードすべ
きかが指示される。＜ＳＩＺＥ＞フィールドによって、
可変先取りサイズが得られる。上述の先取り命令フィー
ルドまたはその任意の部分は、任意のアクセス可能な記
憶場所に記憶されているＯ／Ｓ、ローダ、実行時ソフト
ウェア、または、コンパイラによる充填が可能である。
コンパイラまたはローダは、フィールドに関する省略時
初期値の供給に利用することが可能である。
【００２５】代替案として、コンパイルされる先取り命
令に、コンパイラによって空フィールドを設けることに
よって、最終的には、オペレーティング・システム、ロ
ーダ、または、実行時ソフトウェアが、特定の原則に従
って、実行中にフィールドに対して２進値を与えること
ができるようにすることが可能であり、これは、本発明
の範囲内である。
令に、コンパイラによって空フィールドを設けることに
よって、最終的には、オペレーティング・システム、ロ
ーダ、または、実行時ソフトウェアが、特定の原則に従
って、実行中にフィールドに対して２進値を与えること
ができるようにすることが可能であり、これは、本発明
の範囲内である。
【００２６】これらのフィールドは、充填されると、主
メモリ３０にメモリ要求を出し、先取りした情報をキャ
ッシュ・メモリに記憶させる先取りユニット２４によっ
て処理を受ける。キャッシュ・メモリは命令キャッシュ
２６及びデータ・キャッシュ２８を含む。従って、スラ
ッシングは、上述のフィールドに充填し、最適なキャッ
シュ・セット記憶場所及びデータの取り出し量に関する
情報が、先取り制御ハードウェア２４に提供されるよう
にすることによって軽減される。
メモリ３０にメモリ要求を出し、先取りした情報をキャ
ッシュ・メモリに記憶させる先取りユニット２４によっ
て処理を受ける。キャッシュ・メモリは命令キャッシュ
２６及びデータ・キャッシュ２８を含む。従って、スラ
ッシングは、上述のフィールドに充填し、最適なキャッ
シュ・セット記憶場所及びデータの取り出し量に関する
情報が、先取り制御ハードウェア２４に提供されるよう
にすることによって軽減される。
【００２７】図３示すように、先取りユニット２４は、
主メモリから検索したデータを命令キャッシュ２６及び
データ・キャッシュ２８に送り、「Ｓｅｔ ０」、「Ｓ
ｅｔ１」、．．．「Ｓｅｔ Ｎ」で表示の矢印による指
示に従って、その情報が特定のセットに記憶されるよう
に指定する。こうした指定の有用性が、図４に示されて
いる。
主メモリから検索したデータを命令キャッシュ２６及び
データ・キャッシュ２８に送り、「Ｓｅｔ ０」、「Ｓ
ｅｔ１」、．．．「Ｓｅｔ Ｎ」で表示の矢印による指
示に従って、その情報が特定のセットに記憶されるよう
に指定する。こうした指定の有用性が、図４に示されて
いる。
【００２８】図４を参照すると、ＣＰＵ３２及び主メモ
リ３４が、ハーバード・アーキテクチャのマルチ・セッ
ト（この場合、２セット）・キャッシュであるキャッシ
ュ・メモリ３６と共に示されている。Ｉｎｓｔｒｕｃｔ
ｉｏｎ Ｃａｃｈｅ Ｓｅｔ＃１及び＃２が示され、Ｄ
ａｔａ Ｃａｃｈｅ Ｓｅｔ ＃１及び＃２が示されて
いる。例えば、Ｏ／Ｓによって生成される先取り命令に
は、下記の値が含まれる：＜Ｐｒｅｆｅｔｃｈ Ａｄｄ
ｒ Ｉｎｆｏ＞＜Ｉ＞＜１＞＜３００＞＜４＞
リ３４が、ハーバード・アーキテクチャのマルチ・セッ
ト（この場合、２セット）・キャッシュであるキャッシ
ュ・メモリ３６と共に示されている。Ｉｎｓｔｒｕｃｔ
ｉｏｎ Ｃａｃｈｅ Ｓｅｔ＃１及び＃２が示され、Ｄ
ａｔａ Ｃａｃｈｅ Ｓｅｔ ＃１及び＃２が示されて
いる。例えば、Ｏ／Ｓによって生成される先取り命令に
は、下記の値が含まれる：＜Ｐｒｅｆｅｔｃｈ Ａｄｄ
ｒ Ｉｎｆｏ＞＜Ｉ＞＜１＞＜３００＞＜４＞
【００２９】こうした場合、先取りを実行すると、ライ
ン３００で始まる、４ライン・サイズのＩｎｓｔｒｕｃ
ｔｉｏｎ Ｃａｃｈｅ Ｓｅｔ ＃１命令、すなわち、
ライン３００、４００、５００、及び、６００を検索
し、記憶することになる。先取りハードウェア２４（図
３参照）にこの情報を提供することによって、スラッシ
ングの軽減は、下記のように強化される。ライン３００
から始まる、４ラインから構成されるメモリ・ブロック
には、特定の操作を実施するのに必要な、Ｉｎｓｔｒｕ
ｃｔｉｏｎ Ｓｅｔ ＃１に記憶されるラインが含まれ
ていることが望ましい。異なる先取りにおいて、ライン
１３００で始まるメモリ・ブロックは、異なる特定の操
作の実施に必要な２ラインから構成され、従って、Ｉｎ
ｓｔｒｕｃｔｉｏｎ Ｓｅｔ ＃１におけるキャッシュ
・ミスを回避するため、ライン３００で始まるブロック
とは異なるセット、すなわち、Ｉｎｓｔｒｕｃｔｉｏｎ
Ｓｅｔ ＃２に記憶される。サイズ・フィールド及び
キャッシュ・セット記憶場所フィールドの最適化プロセ
スについては、以下で述べる。
ン３００で始まる、４ライン・サイズのＩｎｓｔｒｕｃ
ｔｉｏｎ Ｃａｃｈｅ Ｓｅｔ ＃１命令、すなわち、
ライン３００、４００、５００、及び、６００を検索
し、記憶することになる。先取りハードウェア２４（図
３参照）にこの情報を提供することによって、スラッシ
ングの軽減は、下記のように強化される。ライン３００
から始まる、４ラインから構成されるメモリ・ブロック
には、特定の操作を実施するのに必要な、Ｉｎｓｔｒｕ
ｃｔｉｏｎ Ｓｅｔ ＃１に記憶されるラインが含まれ
ていることが望ましい。異なる先取りにおいて、ライン
１３００で始まるメモリ・ブロックは、異なる特定の操
作の実施に必要な２ラインから構成され、従って、Ｉｎ
ｓｔｒｕｃｔｉｏｎ Ｓｅｔ ＃１におけるキャッシュ
・ミスを回避するため、ライン３００で始まるブロック
とは異なるセット、すなわち、Ｉｎｓｔｒｕｃｔｉｏｎ
Ｓｅｔ ＃２に記憶される。サイズ・フィールド及び
キャッシュ・セット記憶場所フィールドの最適化プロセ
スについては、以下で述べる。
【００３０】上述のように、＜ＳＩＺＥ＞フィールドに
よって、取り出すべきライン量を指示する２進数が得ら
れる。実施例の一つでは、サイズ・フィールドの最適化
は、「先入れ−−先出し」（ＦＩＦＯ）方式で保持され
ているプログラム・カレンダのヒストグラムに各先取り
の履歴を記録して、キャッシュ・ミスのモニタを行うこ
とによって実施される。ヒストグラムは、例えば、物理
アドレス、そのアドレスに対応する先取り、先取り時
間、及び、特定のデータがキャッシュに保持されたクロ
ック・サイクル数のテーブルである。このメカニズムに
おいて、Ｏ／Ｓまたは実行時ソフトウェアは、ビットの
置換に関する原則を有しており、ミス及び置換に関する
情報を受信すると、その原則に基づいてサイズ・フィー
ルドを変更することが可能である。異なる方法におい
て、Ｏ／Ｓは、命令先取りについてはある省略時サイズ
を利用し、データ先取りについては別の省略時サイズを
利用して、サイズを決定する。別の実施例では、サイズ
は、ページ毎にローダ・ソフトウェアによって統計的に
割り当てることが可能であり、ローダは、同じページに
おいて同様のサイズのデータ構造を割り当てることが可
能である。さらにもう一つの実施例では、プログラム
は、数回にわたって実行され、その性能は、ページ毎に
省略時解釈として用いられる各種サイズのインクリメン
トによって測定される。
よって、取り出すべきライン量を指示する２進数が得ら
れる。実施例の一つでは、サイズ・フィールドの最適化
は、「先入れ−−先出し」（ＦＩＦＯ）方式で保持され
ているプログラム・カレンダのヒストグラムに各先取り
の履歴を記録して、キャッシュ・ミスのモニタを行うこ
とによって実施される。ヒストグラムは、例えば、物理
アドレス、そのアドレスに対応する先取り、先取り時
間、及び、特定のデータがキャッシュに保持されたクロ
ック・サイクル数のテーブルである。このメカニズムに
おいて、Ｏ／Ｓまたは実行時ソフトウェアは、ビットの
置換に関する原則を有しており、ミス及び置換に関する
情報を受信すると、その原則に基づいてサイズ・フィー
ルドを変更することが可能である。異なる方法におい
て、Ｏ／Ｓは、命令先取りについてはある省略時サイズ
を利用し、データ先取りについては別の省略時サイズを
利用して、サイズを決定する。別の実施例では、サイズ
は、ページ毎にローダ・ソフトウェアによって統計的に
割り当てることが可能であり、ローダは、同じページに
おいて同様のサイズのデータ構造を割り当てることが可
能である。さらにもう一つの実施例では、プログラム
は、数回にわたって実行され、その性能は、ページ毎に
省略時解釈として用いられる各種サイズのインクリメン
トによって測定される。
【００３１】図５を参照すると、本発明のステップを実
施する順序を明らかにしたフローチャートが示されてい
る。プログラムは、まず、要素４０から開始する。ステ
ップ４２において、カウンタが初期化され、全てのフィ
ールドがゼロにセットされる。次のステップは、４４に
おいて、ＴＬＢミスの有無を判定することである。応答
がイエスの場合、すなわち、ＴＬＢミスが存在する場
合、次のステップは、先取りフォールト・ビットをセッ
トする、中断命令を開始することである。すなわち、ス
テップ４６において、このＴＬＢ項目を参照する最初の
先取り命令によって、先取りフォールトが生じる。Ｏ／
Ｓは、このフォールトを生じる参照が、命令に関するも
のか、あるいは、データに関するものかを判定し、Ｉ／
Ｄビットを適正にセットすることが可能である。Ｃａｃ
ｈｅ Ｓｅｔ ＃フィールドにラウンド・ロビン方式で
値を割り当てることによって、Ｃａｃｈｅ Ｓｅｔ ＃
フィールドに最近用いられた最も小さいキャッシュ・セ
ット番号が納められるようにすることが可能である。Ｓ
ｉｚｅフィールドも上述のようにセットされる。ステッ
プ４８において、Ｏ／Ｓは、これに従ってＴＬＢのロー
ドを行い、この命令が先取り命令であるか否かを尋ね
る。それが先取り命令でなければ、次のステップは、５
０において、ただ次の命令を実行するだけのことであ
る。
施する順序を明らかにしたフローチャートが示されてい
る。プログラムは、まず、要素４０から開始する。ステ
ップ４２において、カウンタが初期化され、全てのフィ
ールドがゼロにセットされる。次のステップは、４４に
おいて、ＴＬＢミスの有無を判定することである。応答
がイエスの場合、すなわち、ＴＬＢミスが存在する場
合、次のステップは、先取りフォールト・ビットをセッ
トする、中断命令を開始することである。すなわち、ス
テップ４６において、このＴＬＢ項目を参照する最初の
先取り命令によって、先取りフォールトが生じる。Ｏ／
Ｓは、このフォールトを生じる参照が、命令に関するも
のか、あるいは、データに関するものかを判定し、Ｉ／
Ｄビットを適正にセットすることが可能である。Ｃａｃ
ｈｅ Ｓｅｔ ＃フィールドにラウンド・ロビン方式で
値を割り当てることによって、Ｃａｃｈｅ Ｓｅｔ ＃
フィールドに最近用いられた最も小さいキャッシュ・セ
ット番号が納められるようにすることが可能である。Ｓ
ｉｚｅフィールドも上述のようにセットされる。ステッ
プ４８において、Ｏ／Ｓは、これに従ってＴＬＢのロー
ドを行い、この命令が先取り命令であるか否かを尋ね
る。それが先取り命令でなければ、次のステップは、５
０において、ただ次の命令を実行するだけのことであ
る。
【００３２】ステップ４４に戻って、ＴＬＢミスがない
と分かった場合、システムは、ステップ４６をスキップ
し、ステップ４８において、この命令が先取り命令であ
るか否かを尋ねる。やはり、先取り命令でない場合に
は、次のステップは、５０において、ただ次の命令を実
行するだけのことである。
と分かった場合、システムは、ステップ４６をスキップ
し、ステップ４８において、この命令が先取り命令であ
るか否かを尋ねる。やはり、先取り命令でない場合に
は、次のステップは、５０において、ただ次の命令を実
行するだけのことである。
【００３３】ステップ４８において、このシステムが、
問題となる命令が先取り命令であると判定すると、ステ
ップ５２において、その先取り命令がデータを参照する
か否かの質問が行われる。その先取り命令がデータを参
照する場合、ステップ５４において、Ｉ／Ｄビットはデ
ータにセットされる。その先取り命令が命令を参照する
場合、ステップ５６においてＩ／Ｄビットは命令にセッ
トされる。ハーバード・アーキテクチャを備えたシステ
ムの場合、＜Ｉ／Ｄ＞フィールドは、どのキャッシュ
に、すなわち、命令キャッシュとデータ・キャッシュの
どちらに、検索した情報を記憶すべきかを指示する。
問題となる命令が先取り命令であると判定すると、ステ
ップ５２において、その先取り命令がデータを参照する
か否かの質問が行われる。その先取り命令がデータを参
照する場合、ステップ５４において、Ｉ／Ｄビットはデ
ータにセットされる。その先取り命令が命令を参照する
場合、ステップ５６においてＩ／Ｄビットは命令にセッ
トされる。ハーバード・アーキテクチャを備えたシステ
ムの場合、＜Ｉ／Ｄ＞フィールドは、どのキャッシュ
に、すなわち、命令キャッシュとデータ・キャッシュの
どちらに、検索した情報を記憶すべきかを指示する。
【００３４】上述のように、ステップ５２において、先
取りがデータの先取りということになると、このシステ
ムは、ステップ５４においてＩ／Ｄビットをデータにセ
ットする。このシステム及び方法は、次に、ステップ５
８において、Ｄａｔａ Ｃａｃｈｅ Ｓｅｔ ＃をイン
クリメントする。従って、ステップ６０において、この
Ｃａｃｈｅ Ｓｅｔ ＃を特定のＤａｔａ Ｃａｃｈｅ
Ｓｅｔ ＃にセットすることが可能になる。ステップ
６２において、上述のやり方でＳｉｚｅフィールドをセ
ットし、ステップ６４において、キャッシュ・メモリの
最適化及び制御が実施される。さらに、それに従って作
成された命令が実行される。
取りがデータの先取りということになると、このシステ
ムは、ステップ５４においてＩ／Ｄビットをデータにセ
ットする。このシステム及び方法は、次に、ステップ５
８において、Ｄａｔａ Ｃａｃｈｅ Ｓｅｔ ＃をイン
クリメントする。従って、ステップ６０において、この
Ｃａｃｈｅ Ｓｅｔ ＃を特定のＤａｔａ Ｃａｃｈｅ
Ｓｅｔ ＃にセットすることが可能になる。ステップ
６２において、上述のやり方でＳｉｚｅフィールドをセ
ットし、ステップ６４において、キャッシュ・メモリの
最適化及び制御が実施される。さらに、それに従って作
成された命令が実行される。
【００３５】やはり上述のように、ステップ５２におい
て、先取りがデータの先取りではないということになる
と、ステップ５６において、Ｉ／Ｄビットを命令にセッ
トする。次に、ステップ６６において、Ｉｎｓｔｒｕｃ
ｔｉｏｎ Ｃａｃｈｅ Ｓｅｔ ＃をインクリメントす
る。従って、ステップ６８において、このＣａｃｈｅＳ
ｅｔ ＃を特定のＩｎｓｔｒｕｃｔｉｏｎ Ｃａｃｈｅ
Ｓｅｔ ＃にセットすることが可能になる。次に、ス
テップ７０において、上述のやり方でＳｉｚｅフィール
ドをセットし、ステップ６４において、キャッシュ・メ
モリの最適化及び制御が実施される。さらに、それに従
って作成された命令が実行される。最後に、所定のサイ
ズを備えた情報が特定のキャッシュ・セットに書き込ま
れる。
て、先取りがデータの先取りではないということになる
と、ステップ５６において、Ｉ／Ｄビットを命令にセッ
トする。次に、ステップ６６において、Ｉｎｓｔｒｕｃ
ｔｉｏｎ Ｃａｃｈｅ Ｓｅｔ ＃をインクリメントす
る。従って、ステップ６８において、このＣａｃｈｅＳ
ｅｔ ＃を特定のＩｎｓｔｒｕｃｔｉｏｎ Ｃａｃｈｅ
Ｓｅｔ ＃にセットすることが可能になる。次に、ス
テップ７０において、上述のやり方でＳｉｚｅフィール
ドをセットし、ステップ６４において、キャッシュ・メ
モリの最適化及び制御が実施される。さらに、それに従
って作成された命令が実行される。最後に、所定のサイ
ズを備えた情報が特定のキャッシュ・セットに書き込ま
れる。
【００３６】とりわけ、本書に解説の２進フィールドを
有する先取り命令の実施シーケンスについて記載のあ
る、＿／＿／＿に提出された、出願番号０＿／＿，＿
の、Ｔｕｎａｂｌｅ Ｓｏｆｔｗａｒｅ Ｃｏｎｔｒｏ
ｌ ｏｆ Ｈａｒｖａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ
Ｃａｃｈｅ Ｍｅｍｏｒｉｅｓ Ｕｓｉｎｇ Ｐｒｅ
ｆｅｔｃｈ Ｉｎｓｔｒｕｃｔｉｏｎｓと題する同時出
願の米国特許出願が、参考までに本書に組み込まれてい
る。
有する先取り命令の実施シーケンスについて記載のあ
る、＿／＿／＿に提出された、出願番号０＿／＿，＿
の、Ｔｕｎａｂｌｅ Ｓｏｆｔｗａｒｅ Ｃｏｎｔｒｏ
ｌ ｏｆ Ｈａｒｖａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ
Ｃａｃｈｅ Ｍｅｍｏｒｉｅｓ Ｕｓｉｎｇ Ｐｒｅ
ｆｅｔｃｈ Ｉｎｓｔｒｕｃｔｉｏｎｓと題する同時出
願の米国特許出願が、参考までに本書に組み込まれてい
る。
【００３７】図５に関する上記説明は、このプログラム
を実行するプラットフォームが、先取りを実施する能力
を含んでおり、マルチ・セット・ハーバード・アーキテ
クチャであるという前提によるものであるが、この方法
及びシステムは、もちろん、クロス・プラットフォーム
である。本書に解説の発明は、フィールドそれ自体、及
び、それを生成し、活用するシステム及び方法にある。
を実行するプラットフォームが、先取りを実施する能力
を含んでおり、マルチ・セット・ハーバード・アーキテ
クチャであるという前提によるものであるが、この方法
及びシステムは、もちろん、クロス・プラットフォーム
である。本書に解説の発明は、フィールドそれ自体、及
び、それを生成し、活用するシステム及び方法にある。
【図１】 先行技術によるシングル・セット・キャッシ
ュを示す図である。
ュを示す図である。
【図２】 先行技術によるマルチ・セット・キャッシュ
を示す図である。
を示す図である。
【図３】 先取り命令を受信する変換索引バッファと、
本発明の先取り命令フィールドを含む変換索引バッファ
の出力を示す図である。
本発明の先取り命令フィールドを含む変換索引バッファ
の出力を示す図である。
【図４】 本発明の先取り命令が実施されるハーバード
・アーキテクチャ・システムを示す図である。
・アーキテクチャ・システムを示す図である。
【図５】 本発明の先取り命令を実施するためのステッ
プを示すフローチャートである。
プを示すフローチャートである。
２０ 先取り命令 ２２ ＴＬＢ ２４ 先取りユニット ２６ 命令キャッシュ ２８ データ・キャッシュ ３０ 主メモリ
Claims (9)
- 【請求項１】 データまたは命令である記憶情報を保持
するための主メモリと、データ・キャッシュ及び命令キ
ャッシュを含むキャッシュ・メモリを備えたコンピュー
タによって利用される、先取りユニットによって用いら
れる先取り命令を生成する方法において、 命令／データ・フィールドを含む先取り命令を受け取る
ステップと、 前記命令／データ・フィールドに、前記記憶情報が命令
であるか、または、データであるかを示す先取りタイプ
の値を充填し、これによって、前記情報を前記命令キャ
ッシュに記憶すべきか、または、前記データ・キャッシ
ュに記憶すべきかを指示するステップと、を有する方
法。 - 【請求項２】 記憶情報を保持するための主メモリ及び
キャッシュ・メモリを備えたコンピュータによって利用
される、先取りユニットによって用いられる先取り命令
を生成する方法において、 サイズ・フィールドを含む初期先取り命令を受け取るス
テップと、 前記主メモリから検索すべき情報及び前記キャッシュ・
メモリに記憶すべき情報の量を示す先取りタイプ値を前
記サイズ・フィールドに充填するステップと、を有する
方法。 - 【請求項３】 記憶情報を保持するための主メモリと少
なくとも２つのキャッシュ・セットを含むキャッシュ・
メモリを備えたコンピュータによって利用される、先取
りユニットによって用いられる先取り命令を生成する方
法において、 キャッシュ・セット・フィールドを含む先取り命令を受
け取るステップと、 前記キャッシュ・セット・フィールドに先取りタイプ値
を充填して、前記主メモリから検索した情報を前記少な
くとも２つのキャッシュ・セットのどちらに記憶すべき
かを指示するステップと、を有する方法。 - 【請求項４】 メモリ管理装置、データまたは命令であ
る記憶情報を保持するための主メモリ、及び、データ・
キャッシュ及び命令キャッシュを含むキャッシュ・メモ
リを備えたコンピュータによって利用される、先取り命
令を生成する方法において、 初期先取り命令を受け取るステップと、 前記メモリ管理装置が前記初期先取り命令を強化し、前
記記憶情報が命令であるか、または、データであるかを
指示する、従って、前記情報を前記命令キャッシュに記
憶すべきか、または、前記データ・キャッシュに記憶す
べきかを指示する先取りタイプ値が含まれている、命令
／データ・フィールドを含む出力として、強化先取り命
令を生成するステップと、を有する方法。 - 【請求項５】 メモリ管理装置、記憶情報を保持するた
めの主メモリ、及び、キャッシュ・メモリを備えたコン
ピュータによって利用される、先取り命令を提供する方
法において、 初期先取り命令を受け取るステップと、 前記メモリ管理装置が前記初期先取り命令を強化し、前
記主メモリから検索すべき情報及び前記キャッシュ・メ
モリに記憶すべき情報の量を指示する先取りタイプ値が
含まれているサイズ・フィールドを含む出力として、強
化先取り命令を生成するステップと、を有する方法。 - 【請求項６】 メモリ管理装置、記憶情報を保持するた
めの主メモリ、及び、少なくとも２つのキャッシュ・セ
ットを含むキャッシュ・メモリを備えたコンピュータに
よって利用される、先取り命令を提供する方法におい
て、 初期先取り命令を受け取るステップと、 前記メモリ管理装置が前記初期先取り命令を強化し、前
記主メモリから検索した情報を前記少なくとも２つのキ
ャッシュ・セットのどちらに記憶すべきかを指示する先
取りタイプ値が含まれているキャッシュ・セット・フィ
ールドを含む出力として、強化先取り命令を生成するス
テップと、を有する方法。 - 【請求項７】 ＣＰＵ、データまたは命令である記憶情
報を保持するための主メモリ、及び、データ・キャッシ
ュ及び命令キャッシュを含むキャッシュ・メモリから成
り、前記ＣＰＵが、前記主メモリに記憶されている前記
ＣＰＵに必要となる情報の先取りを実施するように構成
された先取り命令が含まれている命令ストリームを実行
するように構成されている、強化先取り命令を生成する
ためのコンピュータ・システムにおいて、 前記初期先取り命令を受け取って、前記主メモリに記憶
されている前記ＣＰＵに必要となる情報が命令である
か、または、データであるかを指示する、それによって
前記情報が前記命令キャッシュに記憶すべきか、あるい
は前記データ・キャッシュに記憶すべきかを指示する先
取りタイプ値が含まれている命令／データ・フィールド
を含む強化先取り命令を出力として生成するように構成
されたメモリ管理装置と、 前記情報が、前記命令／データ・フィールドに含まれて
いる前記先取りタイプ値に基づいて前記主メモリから検
索され、前記命令キャッシュまたは前記データ・キャッ
シュに記憶されるように、前記強化先取り命令を実行す
るように構成された先取りユニットと、を有するコンピ
ュータ・システム。 - 【請求項８】 ＣＰＵ、及び、データまたは命令である
記憶情報を保持するための主メモリを備え、前記ＣＰＵ
が、前記主メモリに記憶されている前記ＣＰＵに必要と
なる情報の先取りを実施するように構成された少なくと
も１つの先取り命令が含まれている命令ストリームを実
行するように構成されている、コンピュータと連係して
機能するように構成された先取り強化装置において、 少なくとも１つの前記先取り命令を受信して、命令／デ
ータ・フィールド、及び、前記主メモリに記憶されてい
る前記ＣＰＵに必要となる情報が命令であるか、また
は、データであるかを指示する、従って、前記情報を前
記命令キャッシュに記憶すべきか、または、前記データ
・キャッシュに記憶すべきかを指示する先取りタイプ値
を備えた強化先取り命令を出力として生成するように構
成されたメモリ管理装置と、 前記情報が、前記命令／データ・フィールドに含まれて
いる前記先取りタイプ値に基づいて前記主メモリから検
索され、前記命令キャッシュまたは前記データ・キャッ
シュに記憶されるように、前記強化先取り命令を実行す
るように構成された先取りユニットと、を有する先取り
強化装置。 - 【請求項９】 前記データ・キャッシュに、少なくとも
２つのデータ・キャッシュ・セットが含まれ、前記メモ
リ管理装置によって生成される前記強化先取り命令に、
前記主メモリから検索された情報を前記データ・キャッ
シュ・セットのどちらに記憶すべきかを指示するように
構成された先取りタイプ値が含まれている、データ・キ
ャッシュ・セット・フィールドが含まれる請求項８に記
載の装置。
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