JP2002335675A - 同期整流回路 - Google Patents
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Abstract
(57)【要約】
【目的】 単独又は並列して負荷に低出力電圧を小型・
高効率で給電可能なことを課題とする。 【構成】 トランスＴの１次側に設けた主スイッチング
素子Ｑ１と、２次側に設けた整流用及び転流用の各スイ
ッチング素子Ｑ２，Ｑ３と、１次側のスイッチングに同
期して前記整流用及び転流用の各スイッチング素子Ｑ
２，Ｑ３をそれぞれ駆動するための第１，２の補助巻線
Ｎ３，Ｎ４とを備える同期整流回路において、整流期間
ｔonにトランスＴに蓄積された励磁エネルギーを転流期
間ｔoffにリセットするためのトランスリセット回路１
４を前記第２の補助巻線Ｎ４と並列に設け、トランスＴ
のリセット時間ｔｒを調整することで、転流用スイッチ
ング素子Ｑ３を転流期間ｔoffの略全区間でＯＮにさせ
る。
高効率で給電可能なことを課題とする。 【構成】 トランスＴの１次側に設けた主スイッチング
素子Ｑ１と、２次側に設けた整流用及び転流用の各スイ
ッチング素子Ｑ２，Ｑ３と、１次側のスイッチングに同
期して前記整流用及び転流用の各スイッチング素子Ｑ
２，Ｑ３をそれぞれ駆動するための第１，２の補助巻線
Ｎ３，Ｎ４とを備える同期整流回路において、整流期間
ｔonにトランスＴに蓄積された励磁エネルギーを転流期
間ｔoffにリセットするためのトランスリセット回路１
４を前記第２の補助巻線Ｎ４と並列に設け、トランスＴ
のリセット時間ｔｒを調整することで、転流用スイッチ
ング素子Ｑ３を転流期間ｔoffの略全区間でＯＮにさせ
る。
Description
【０００１】
【発明の属する技術分野】本発明は同期整流回路に関
し、更に詳しくはトランスの１次側に設けた主スイッチ
ング素子と、２次側に設けた整流用及び転流用の各スイ
ッチング素子と、１次側のスイッチングに同期して前記
整流用及び転流用の各スイッチング素子をそれぞれ駆動
するための第１，２の補助巻線とを備える同期整流回路
に関する。この種の同期整流回路は情報／通信機器を低
電圧駆動するためのＤＣ／ＤＣコンバータに利用され
る。
し、更に詳しくはトランスの１次側に設けた主スイッチ
ング素子と、２次側に設けた整流用及び転流用の各スイ
ッチング素子と、１次側のスイッチングに同期して前記
整流用及び転流用の各スイッチング素子をそれぞれ駆動
するための第１，２の補助巻線とを備える同期整流回路
に関する。この種の同期整流回路は情報／通信機器を低
電圧駆動するためのＤＣ／ＤＣコンバータに利用され
る。
【０００２】
【従来の技術】図７〜図９は従来技術を説明する図で、
図７は従来の同期整流回路の回路図、図８，図９はその
動作タイミングチャート（１），（２）を示している。
図７において、１０1，１０2は従来の同期整流回路（Ｄ
Ｃ／ＤＣコンバータ）、Ｔはトランス、Ｑ１はトランス
Ｔの１次側に設けたメインＦＥＴ（ｎチャネルＭＯＳＦ
ＥＴ）、Ｑ２は２次側に設けた整流用ＦＥＴ、Ｑ３は同
じく転流用ＦＥＴ、Ｌは出力のチョークコイル、Ｃｏは
出力電圧Ｖｏの平滑用コンデンサ、Ｄ２，Ｄ３はＦＥＴ
Ｑ２，Ｑ３の寄生ダイオード、１１は出力電圧Ｖｏと所
定の基準電圧との間の誤差電圧Ｖｅを検出する出力検出
部、１２は誤差電圧Ｖｅを０とするようにパルス幅変調
された制御信号ＰＷＭＣを出力するＰＷＭ制御部であ
る。なお、図示しないが、ＦＥＴＱ１のスイッチングに
同期して整流用ＦＥＴＱ２及び転流用ＦＥＴＱ３をそれ
ぞれ駆動するための第１，２の補助巻線を備えるものが
知られている。
図７は従来の同期整流回路の回路図、図８，図９はその
動作タイミングチャート（１），（２）を示している。
図７において、１０1，１０2は従来の同期整流回路（Ｄ
Ｃ／ＤＣコンバータ）、Ｔはトランス、Ｑ１はトランス
Ｔの１次側に設けたメインＦＥＴ（ｎチャネルＭＯＳＦ
ＥＴ）、Ｑ２は２次側に設けた整流用ＦＥＴ、Ｑ３は同
じく転流用ＦＥＴ、Ｌは出力のチョークコイル、Ｃｏは
出力電圧Ｖｏの平滑用コンデンサ、Ｄ２，Ｄ３はＦＥＴ
Ｑ２，Ｑ３の寄生ダイオード、１１は出力電圧Ｖｏと所
定の基準電圧との間の誤差電圧Ｖｅを検出する出力検出
部、１２は誤差電圧Ｖｅを０とするようにパルス幅変調
された制御信号ＰＷＭＣを出力するＰＷＭ制御部であ
る。なお、図示しないが、ＦＥＴＱ１のスイッチングに
同期して整流用ＦＥＴＱ２及び転流用ＦＥＴＱ３をそれ
ぞれ駆動するための第１，２の補助巻線を備えるものが
知られている。
【０００３】図８に同期整流回路１０1（１０2も同様）
の単独運転時の動作タイミングチャートを示す。制御信
号ＰＷＭＣがＯＮになると、メインＦＥＴＱ１のゲート
−ソース間に電圧Ｖgs1（＞０）が印加され、ＦＥＴＱ
１がＯＮする。この時、トランスＴの１次巻線Ｎ１に入
力電圧Ｖｉｎが印加され、その２次巻線Ｎ２には巻数比
（＝Ｎ２/Ｎ１）に比例する２次電圧Ｖt2が発生する。
の単独運転時の動作タイミングチャートを示す。制御信
号ＰＷＭＣがＯＮになると、メインＦＥＴＱ１のゲート
−ソース間に電圧Ｖgs1（＞０）が印加され、ＦＥＴＱ
１がＯＮする。この時、トランスＴの１次巻線Ｎ１に入
力電圧Ｖｉｎが印加され、その２次巻線Ｎ２には巻数比
（＝Ｎ２/Ｎ１）に比例する２次電圧Ｖt2が発生する。
【０００４】２次電圧Ｖt2が発生すると、２次巻線Ｎ２
の巻始（・側）→Ｑ２のゲート→Ｑ２のソース→寄生ダ
イオードＤ２→２次巻線Ｎ２の巻終のループを介してＱ
２のゲート−ソース間に電圧Ｖgs2（＞０）が印可さ
れ、ＦＥＴＱ２がＯＮする。これにより２次巻線Ｎ２の
巻始→チョークコイルＬ→負荷（Ｃｏを含む）→Ｑ２の
ソース・ドレイン→２次巻線Ｎ２の巻終のループに電流
Ｉd2が流れ、負荷に電力を供給する。
の巻始（・側）→Ｑ２のゲート→Ｑ２のソース→寄生ダ
イオードＤ２→２次巻線Ｎ２の巻終のループを介してＱ
２のゲート−ソース間に電圧Ｖgs2（＞０）が印可さ
れ、ＦＥＴＱ２がＯＮする。これにより２次巻線Ｎ２の
巻始→チョークコイルＬ→負荷（Ｃｏを含む）→Ｑ２の
ソース・ドレイン→２次巻線Ｎ２の巻終のループに電流
Ｉd2が流れ、負荷に電力を供給する。
【０００５】次に制御信号ＰＷＭＣがＯＦＦになると、
２次巻線Ｎ２の出力電圧Ｖt2は極性反転する。この時、
２次巻線Ｎ２の巻終→Ｑ３のゲート→Ｑ３のソース→寄
生ダイオードＤ３→２次巻線の巻始のループを介してＱ
３のゲート−ソース間に電圧Ｖgs3（＞０）が印可さ
れ、ＦＥＴＱ３がＯＮする。これにより、チョークコイ
ルＬ→負荷→Ｑ３のソース・ドレイン→Ｌのループに電
流Ｉd3が流れ、引き続き負荷に電力を供給する。
２次巻線Ｎ２の出力電圧Ｖt2は極性反転する。この時、
２次巻線Ｎ２の巻終→Ｑ３のゲート→Ｑ３のソース→寄
生ダイオードＤ３→２次巻線の巻始のループを介してＱ
３のゲート−ソース間に電圧Ｖgs3（＞０）が印可さ
れ、ＦＥＴＱ３がＯＮする。これにより、チョークコイ
ルＬ→負荷→Ｑ３のソース・ドレイン→Ｌのループに電
流Ｉd3が流れ、引き続き負荷に電力を供給する。
【０００６】係る構成をスイッチング周波数ｆ（一定）
で制御すると共に、出力電圧Ｖｏを検出及びフィードバ
ックしてＰＷＭ制御（周波数一定でＯＮ幅を制御）する
ことにより出力電圧Ｖｏを一定（安定化）にしている。
なお、入出力電圧の間には（１）式の関係がある。
で制御すると共に、出力電圧Ｖｏを検出及びフィードバ
ックしてＰＷＭ制御（周波数一定でＯＮ幅を制御）する
ことにより出力電圧Ｖｏを一定（安定化）にしている。
なお、入出力電圧の間には（１）式の関係がある。
【０００７】 Ｖｏ＝Ｎ２/Ｎ１×Ｄ×Ｖｉｎ （１） ここで、Ｖｏ：出力電圧 Ｖｉｎ：入力電圧 Ｎ１：トランスＴの１次巻線（巻数） Ｎ２：トランスＴの２次巻線（巻数） Ｄ：時比率（ｔon／Ｔ，Ｔ＝１/ｆ：一定）
【０００８】
【発明が解決しようとする課題】ところで、この種の同
期整流回路では、トランスＴにおける磁気飽和を防止す
るために、ＰＷＭＣ＝ＯＮ（ｔon）の区間にトランスＴ
に蓄積された励磁エネルギー（図の励磁電流ｉｅで示
す）を、続くＰＷＭＣ＝ＯＦＦ（ｔoff）の区間にリセ
ットしておく必要がある。
期整流回路では、トランスＴにおける磁気飽和を防止す
るために、ＰＷＭＣ＝ＯＮ（ｔon）の区間にトランスＴ
に蓄積された励磁エネルギー（図の励磁電流ｉｅで示
す）を、続くＰＷＭＣ＝ＯＦＦ（ｔoff）の区間にリセ
ットしておく必要がある。
【０００９】上記従来方式では、この励磁エネルギー
は、同期整流回路が有するＬＣ共振特性により、ＰＷＭ
Ｃ＝ＯＦＦ後のリセット時間ｔｒ（＜ｔoff）の区間に
自然にリセットされていた。これに伴い各部の電圧波形
Ｑ１−Ｖds1，Ｖt1，Ｖt2，Ｑ３−Ｖgs3は図示の如く変
化する。このため、リセット時間ｔｒを経過した時点で
は、もはや転流用ＦＥＴＱ３はＯＮ状態を維持すること
ができず、その後の転流電流Ｉd3は全てＱ３の寄生ダイ
オードＤ３を介して流れていた。 しかし、一般に寄生
ダイオードＤ３の順方向電圧Ｖｆは約１Ｖ程度もあり、
これはＦＥＴＱ３のＯＮ時のドレイン−ソース間電圧Ｑ
３−Ｖds3よりもかなり高いため、ここに転流電流Ｉd3
が流れることで、かなりの電力損失が発生していた。
は、同期整流回路が有するＬＣ共振特性により、ＰＷＭ
Ｃ＝ＯＦＦ後のリセット時間ｔｒ（＜ｔoff）の区間に
自然にリセットされていた。これに伴い各部の電圧波形
Ｑ１−Ｖds1，Ｖt1，Ｖt2，Ｑ３−Ｖgs3は図示の如く変
化する。このため、リセット時間ｔｒを経過した時点で
は、もはや転流用ＦＥＴＱ３はＯＮ状態を維持すること
ができず、その後の転流電流Ｉd3は全てＱ３の寄生ダイ
オードＤ３を介して流れていた。 しかし、一般に寄生
ダイオードＤ３の順方向電圧Ｖｆは約１Ｖ程度もあり、
これはＦＥＴＱ３のＯＮ時のドレイン−ソース間電圧Ｑ
３−Ｖds3よりもかなり高いため、ここに転流電流Ｉd3
が流れることで、かなりの電力損失が発生していた。
【００１０】また、図９に同期整流回路（電源）１
０1，１０2を並列運転した場合の問題点を示す。図９
（Ａ）は電源１０1を単独運転した場合の各部の電流波
形を示しており、上記図８に示したものと同様にして、
単独運転の場合は各ＦＥＴＱ１〜Ｑ３の順方向にのみ電
流が流れ、負荷に電力が供給される。
０1，１０2を並列運転した場合の問題点を示す。図９
（Ａ）は電源１０1を単独運転した場合の各部の電流波
形を示しており、上記図８に示したものと同様にして、
単独運転の場合は各ＦＥＴＱ１〜Ｑ３の順方向にのみ電
流が流れ、負荷に電力が供給される。
【００１１】しかるに、実際には電源１０1，１０2の各
出力電圧Ｖｏが等しいとは限らない。今、もし何らかの
理由で電源１０2の出力電圧Ｖｏが高く維持されたとす
ると、電源１０1ではフィードバック機能部１１，１２
の作用により整流用ＦＥＴＱ２のｔon時間を短くして出
力電圧Ｖｏを下げようとし、これに伴い整流電流Ｉd2も
減少する。
出力電圧Ｖｏが等しいとは限らない。今、もし何らかの
理由で電源１０2の出力電圧Ｖｏが高く維持されたとす
ると、電源１０1ではフィードバック機能部１１，１２
の作用により整流用ＦＥＴＱ２のｔon時間を短くして出
力電圧Ｖｏを下げようとし、これに伴い整流電流Ｉd2も
減少する。
【００１２】また、これに伴い転流電流Ｉd3も減少する
が、この転流用ＦＥＴＱ３では、依然として回路のＬＣ
共振特性で決まるリセット時間ｔｒの間だけそのゲート
端子はＯＮにバイアスされている。この転流中ＦＥＴＱ
３のドレインにチョークＬを介して出力端子からの高い
電圧が印可されると、ＦＥＴは双方向素子であるため
に、最悪の場合はＦＥＴＱ３のドレインからソースに逆
電流が流れ込み、これが１次側に回生される。その場合
の動作タイミングチャートを図９（Ｂ）に示す。
が、この転流用ＦＥＴＱ３では、依然として回路のＬＣ
共振特性で決まるリセット時間ｔｒの間だけそのゲート
端子はＯＮにバイアスされている。この転流中ＦＥＴＱ
３のドレインにチョークＬを介して出力端子からの高い
電圧が印可されると、ＦＥＴは双方向素子であるため
に、最悪の場合はＦＥＴＱ３のドレインからソースに逆
電流が流れ込み、これが１次側に回生される。その場合
の動作タイミングチャートを図９（Ｂ）に示す。
【００１３】この状態では、負荷には電源１０2のみか
らの給電となるばかりか、電源１０2から電源１０1にも
負荷電流が流れ込むため、こうして電源１０2が過負荷
となり、定格出力電圧Ｖｏを維持できないか、又は電源
１０2を損傷してしまうことになる。
らの給電となるばかりか、電源１０2から電源１０1にも
負荷電流が流れ込むため、こうして電源１０2が過負荷
となり、定格出力電圧Ｖｏを維持できないか、又は電源
１０2を損傷してしまうことになる。
【００１４】本発明は上記従来技術の問題点に鑑み成さ
れたもので、その目的とするところは、単独又は並列し
て負荷に低出力電圧を小型・高効率で給電可能な同期整
流回路を提供することにある。
れたもので、その目的とするところは、単独又は並列し
て負荷に低出力電圧を小型・高効率で給電可能な同期整
流回路を提供することにある。
【００１５】
【課題を解決するための手段】上記の課題は例えば図１
の構成により解決される。即ち、本発明（１）の同期整
流回路は、トランスＴの１次側に設けた主スイッチング
素子Ｑ１と、２次側に設けた整流用及び転流用の各スイ
ッチング素子Ｑ２，Ｑ３と、１次側のスイッチングに同
期して前記整流用及び転流用の各スイッチング素子Ｑ
２，Ｑ３をそれぞれ駆動するための第１，２の補助巻線
Ｎ３，Ｎ４とを備える同期整流回路において、整流期間
にトランスＴに蓄積された励磁エネルギーを転流期間に
リセットするためのトランスリセット回路１４を前記第
２の補助巻線Ｎ４と並列に設けたものである。
の構成により解決される。即ち、本発明（１）の同期整
流回路は、トランスＴの１次側に設けた主スイッチング
素子Ｑ１と、２次側に設けた整流用及び転流用の各スイ
ッチング素子Ｑ２，Ｑ３と、１次側のスイッチングに同
期して前記整流用及び転流用の各スイッチング素子Ｑ
２，Ｑ３をそれぞれ駆動するための第１，２の補助巻線
Ｎ３，Ｎ４とを備える同期整流回路において、整流期間
にトランスＴに蓄積された励磁エネルギーを転流期間に
リセットするためのトランスリセット回路１４を前記第
２の補助巻線Ｎ４と並列に設けたものである。
【００１６】本発明（１）によれば、一般に電流容量
（サイズ）の小さな補助巻線Ｎ４にトランスリセット回
路１４を一体化して設け得る構成により、トランスリセ
ット回路１４のみならず、同期整流回路の全体をコンパ
クトに構成できる。また転流用補助巻線Ｎ４にトランス
リセット回路１４を設ける構成により、トランスリセッ
ト時間ｔｒの設定及び制御が容易かつ確実なものとな
る。この時、トランスリセット時間ｔｒを主回路の転流
時間ｔoffに近づけることで、該転流時間ｔoffの全区間
で転流用スイッチング素子Ｑ３をフルにＯＮさせる事が
可能となる。従って、従来この区間内で発生していたよ
うな寄生ダイオードによる電力損失を有効に回避でき、
高い効率が得られる。またトランスリセット回路１４を
１次，２次の主電源回路から独立して設け得る構成によ
り、一旦設定したトランスリセット時間ｔｒは、主電源
回路の特性変動による影響を受け難く、よって動作信頼
性が高い。
（サイズ）の小さな補助巻線Ｎ４にトランスリセット回
路１４を一体化して設け得る構成により、トランスリセ
ット回路１４のみならず、同期整流回路の全体をコンパ
クトに構成できる。また転流用補助巻線Ｎ４にトランス
リセット回路１４を設ける構成により、トランスリセッ
ト時間ｔｒの設定及び制御が容易かつ確実なものとな
る。この時、トランスリセット時間ｔｒを主回路の転流
時間ｔoffに近づけることで、該転流時間ｔoffの全区間
で転流用スイッチング素子Ｑ３をフルにＯＮさせる事が
可能となる。従って、従来この区間内で発生していたよ
うな寄生ダイオードによる電力損失を有効に回避でき、
高い効率が得られる。またトランスリセット回路１４を
１次，２次の主電源回路から独立して設け得る構成によ
り、一旦設定したトランスリセット時間ｔｒは、主電源
回路の特性変動による影響を受け難く、よって動作信頼
性が高い。
【００１７】また本発明（２）の同期整流回路は、上記
前提となる同期整流回路において、トランスＴの１次側
に流れる電流を検出する電流検出回路１５と、電流検出
回路が所定以下の電流を検出したことにより転流用スイ
ッチング素子Ｑ３の導通を阻止する転流停止回路１６と
を備えるものである。
前提となる同期整流回路において、トランスＴの１次側
に流れる電流を検出する電流検出回路１５と、電流検出
回路が所定以下の電流を検出したことにより転流用スイ
ッチング素子Ｑ３の導通を阻止する転流停止回路１６と
を備えるものである。
【００１８】本発明（２）においては、例えば複数の同
期整流回路（電源）の並列運転により共通の負荷に給電
する場合に、１次側電流が所定以下（逆流を含む）であ
ることを検出したことにより、転流用スイッチング素子
Ｑ３の導通を阻止する構成により、他の電源からの電流
の逆流を有効に阻止できる。従って、複数電源の並列運
転を安全に行える。
期整流回路（電源）の並列運転により共通の負荷に給電
する場合に、１次側電流が所定以下（逆流を含む）であ
ることを検出したことにより、転流用スイッチング素子
Ｑ３の導通を阻止する構成により、他の電源からの電流
の逆流を有効に阻止できる。従って、複数電源の並列運
転を安全に行える。
【００１９】好ましくは本発明（３）においては、上記
本発明（２）において、整流期間にトランスに蓄積され
た励磁エネルギーを転流期間にリセットするためのトラ
ンスリセット回路１４を前記第２の補助巻線Ｎ４と並列
に設けたものである。
本発明（２）において、整流期間にトランスに蓄積され
た励磁エネルギーを転流期間にリセットするためのトラ
ンスリセット回路１４を前記第２の補助巻線Ｎ４と並列
に設けたものである。
【００２０】また好ましくは本発明（４）においては、
上記本発明（１）又は（２）において、整流用及び転流
用の各スイッチング素子Ｑ２，Ｑ３は絶縁ゲート形電界
効果トランジスタからなるものである。
上記本発明（１）又は（２）において、整流用及び転流
用の各スイッチング素子Ｑ２，Ｑ３は絶縁ゲート形電界
効果トランジスタからなるものである。
【００２１】上記本発明（１），（２）はシリコンＭＯ
ＳＦＥＴ等の双方向性スイッチング素子に適用して好適
である。
ＳＦＥＴ等の双方向性スイッチング素子に適用して好適
である。
【００２２】また好ましくは本発明（５）においては、
上記本発明（１）又は（３）において、トランスリセッ
ト回路はダイオードに抵抗とコンデンサの並列回路を直
列に接続した回路からなるものである。
上記本発明（１）又は（３）において、トランスリセッ
ト回路はダイオードに抵抗とコンデンサの並列回路を直
列に接続した回路からなるものである。
【００２３】本発明（５）においては、ｔon期間にトラ
ンスＴに蓄積された励磁エネルギーを続くｔoff期間に
コンデンサに転送し、該コンデンサに蓄えられた電荷を
続くｔon期間で抵抗で消費する。このとき、例えば抵抗
値を小さくすることでトランス励磁エネルギーの転送
（リセット）時間ｔｒを延長でき、同時に該エネルギー
の抵抗による消費時間を短縮できる。従って、同期整流
回路のスイッチング周波数ｆ（＝１／Ｔ）が一定でも、
リセット時間ｔｒの延長と抵抗消費時間の短縮とを容易
に実現できる。
ンスＴに蓄積された励磁エネルギーを続くｔoff期間に
コンデンサに転送し、該コンデンサに蓄えられた電荷を
続くｔon期間で抵抗で消費する。このとき、例えば抵抗
値を小さくすることでトランス励磁エネルギーの転送
（リセット）時間ｔｒを延長でき、同時に該エネルギー
の抵抗による消費時間を短縮できる。従って、同期整流
回路のスイッチング周波数ｆ（＝１／Ｔ）が一定でも、
リセット時間ｔｒの延長と抵抗消費時間の短縮とを容易
に実現できる。
【００２４】
【発明の実施の形態】以下、添付図面に従って本発明に
好適なる複数の実施の形態を詳細に説明する。なお 、
全図を通して同一符号は同一又は相当部分を示すものと
する。
好適なる複数の実施の形態を詳細に説明する。なお 、
全図を通して同一符号は同一又は相当部分を示すものと
する。
【００２５】図２は第１の実施の形態による同期整流回
路の回路図で、負荷に低出力電圧を高効率（低損失）で
供給可能な場合を示している。図３，図４はその動作タ
イミングチャートである。
路の回路図で、負荷に低出力電圧を高効率（低損失）で
供給可能な場合を示している。図３，図４はその動作タ
イミングチャートである。
【００２６】図２において、２０は第１の実施の形態に
よる同期整流回路（ＤＣ／ＤＣコンバータ）、Ｔはトラ
ンス、Ｎ１はその１次巻線，Ｎ２は２次巻線、Ｎ３は整
流用ＦＥＴＱ２の駆動用補助巻線、Ｎ４は転流用ＦＥＴ
Ｑ３の駆動用補助巻線、１４は転流用補助巻線Ｎ４を介
してトランスＴの励磁エネルギーを強制リセットするた
めのトランスリセット回路である。その他の構成につい
ては上記図７で述べたものと同様で良い。
よる同期整流回路（ＤＣ／ＤＣコンバータ）、Ｔはトラ
ンス、Ｎ１はその１次巻線，Ｎ２は２次巻線、Ｎ３は整
流用ＦＥＴＱ２の駆動用補助巻線、Ｎ４は転流用ＦＥＴ
Ｑ３の駆動用補助巻線、１４は転流用補助巻線Ｎ４を介
してトランスＴの励磁エネルギーを強制リセットするた
めのトランスリセット回路である。その他の構成につい
ては上記図７で述べたものと同様で良い。
【００２７】ＦＥＴＱ２，Ｑ３の駆動電圧はトランスＴ
の補助巻線Ｎ３，Ｎ４によりそれぞれ印加する。ｔon時
に補助巻線Ｎ３，Ｎ４に誘起される電圧Ｖt3，Ｖt4は次
式で与えられる。
の補助巻線Ｎ３，Ｎ４によりそれぞれ印加する。ｔon時
に補助巻線Ｎ３，Ｎ４に誘起される電圧Ｖt3，Ｖt4は次
式で与えられる。
【００２８】 Ｖt3＝Ｎ３/Ｎ１×Ｖｉｎ （２） Ｖt4＝−Ｎ４/Ｎ１×Ｖｉｎ （３） 従って、ＦＥＴＱ２，Ｑ３のゲート駆動に必要な印加電
圧（＞５Ｖ）を巻数比により容易に設定可能であり、例
えば入力電圧４８Ｖ、低出力電圧２Ｖの同期整流回路
（ＤＣ／ＤＣコンバータ）を容易に実現できる。また、
補助巻線Ｎ３，Ｎ４は、ＦＥＴＱ２，Ｑ３を駆動するた
めだけに使用するので、巻線の電流容量は非常に小さ
い。従って、線型も小さくてすみ、損失もＦＥＴＱ２，
Ｑ３の駆動電力のみとなる。
圧（＞５Ｖ）を巻数比により容易に設定可能であり、例
えば入力電圧４８Ｖ、低出力電圧２Ｖの同期整流回路
（ＤＣ／ＤＣコンバータ）を容易に実現できる。また、
補助巻線Ｎ３，Ｎ４は、ＦＥＴＱ２，Ｑ３を駆動するた
めだけに使用するので、巻線の電流容量は非常に小さ
い。従って、線型も小さくてすみ、損失もＦＥＴＱ２，
Ｑ３の駆動電力のみとなる。
【００２９】一例のトランスリセット回路１４は、転流
用補助巻線Ｎ４と並列に設けられると共に、ダイオード
Ｄ４に抵抗Ｒ４とコンデンサＣ４との並列回路を直列に
接続した回路を含み、該回路により補助巻線Ｎ４の出力
電圧波形をクランプさせることで、主回路の転流期間ｔ
offにおける転流用ＦＥＴＱ３をその全区間にわたって
完全にＯＮさせることが可能となる。以下、これを説明
する。
用補助巻線Ｎ４と並列に設けられると共に、ダイオード
Ｄ４に抵抗Ｒ４とコンデンサＣ４との並列回路を直列に
接続した回路を含み、該回路により補助巻線Ｎ４の出力
電圧波形をクランプさせることで、主回路の転流期間ｔ
offにおける転流用ＦＥＴＱ３をその全区間にわたって
完全にＯＮさせることが可能となる。以下、これを説明
する。
【００３０】図３にトランスリセット回路の動作タイミ
ングチャートを示す。ところで、もし、このトランスリ
セット回路１４を設けないと、転流用補助巻線Ｎ４の端
子電圧Ｖt4は主回路のＬＣ共振特性により図示の点線の
如く変化する。即ち、従来と同様に、端子電圧Ｖt4は転
流期間ｔoffよりも短いリセット時間ｔｒに０Ｖに復帰
（リセット）してしまい、このためＦＥＴＱ３のＯＮ状
態を転流期間ｔoffの全区間にわたって維持することが
できない。
ングチャートを示す。ところで、もし、このトランスリ
セット回路１４を設けないと、転流用補助巻線Ｎ４の端
子電圧Ｖt4は主回路のＬＣ共振特性により図示の点線の
如く変化する。即ち、従来と同様に、端子電圧Ｖt4は転
流期間ｔoffよりも短いリセット時間ｔｒに０Ｖに復帰
（リセット）してしまい、このためＦＥＴＱ３のＯＮ状
態を転流期間ｔoffの全区間にわたって維持することが
できない。
【００３１】本第１の実施の形態では、トランスリセッ
ト回路１４を設けたため、転流期間ｔoffの開始時に補
助巻線Ｎ４の電圧Ｖt4が所定以上になると、ダイオード
Ｄ４が導通し、トランスＴに蓄積されていた励磁エネル
ギーが補助巻線Ｎ４を介してコンデンサＣ４の側に流れ
る。この時、補助巻線Ｎ４とコンデンサＣ４とは一種の
ＬＣ共振回路を構成するが、コンデンサＣ４に並列接続
された抵抗Ｒ４の値を適当に選択することで、共振周波
数を変更可能である。例えば抵抗Ｒ４を小さくすると、
共振周波数が低くなり、励磁エネルギーのリセット（転
送）時間ｔｒを延長できる。一方、抵抗Ｒ４による励磁
エネルギーの消費時間を短縮できる。
ト回路１４を設けたため、転流期間ｔoffの開始時に補
助巻線Ｎ４の電圧Ｖt4が所定以上になると、ダイオード
Ｄ４が導通し、トランスＴに蓄積されていた励磁エネル
ギーが補助巻線Ｎ４を介してコンデンサＣ４の側に流れ
る。この時、補助巻線Ｎ４とコンデンサＣ４とは一種の
ＬＣ共振回路を構成するが、コンデンサＣ４に並列接続
された抵抗Ｒ４の値を適当に選択することで、共振周波
数を変更可能である。例えば抵抗Ｒ４を小さくすると、
共振周波数が低くなり、励磁エネルギーのリセット（転
送）時間ｔｒを延長できる。一方、抵抗Ｒ４による励磁
エネルギーの消費時間を短縮できる。
【００３２】上記を補助巻線Ｎ４の端子電圧Ｖt4の波形
で見ると、トランスリセット回路１４によりｔoff期間
の振幅がクランプされると共に、該クランプされた分に
相当する励磁エネルギーの抽出が時間軸（リセット時間
ｔｒ）の方向に延び、こうして端子電圧Ｖt4は図示の如
く矩形波状に近づく。従って、リセット区間ｔｒにおけ
るＦＥＴＱ３を完全にＯＮに維持できる。なお、上記ク
ランプされた時の端子電圧Ｖt4は次式を満足するように
推移する。
で見ると、トランスリセット回路１４によりｔoff期間
の振幅がクランプされると共に、該クランプされた分に
相当する励磁エネルギーの抽出が時間軸（リセット時間
ｔｒ）の方向に延び、こうして端子電圧Ｖt4は図示の如
く矩形波状に近づく。従って、リセット区間ｔｒにおけ
るＦＥＴＱ３を完全にＯＮに維持できる。なお、上記ク
ランプされた時の端子電圧Ｖt4は次式を満足するように
推移する。
【００３３】 Ｖt4＝Ｎ４/Ｎ１×Ｄ／（１−Ｄ）×Ｖｉｎ （４） ここで、Ｄ：時比率（ｔon／Ｔ） 好ましくは、本同期整流回路の最も典型的な動作時にお
ける転流期間ｔoff（o pt）を想定してリセット時間ｔｒ
≒ｔoff（opt）となるようにＲ４（Ｃ４）を選択する。
又は本同期整流回路における最小の転流期間
ｔoff（min）を想定してリセット時間ｔｒ≒
ｔoff（min）となるようにＲ４（Ｃ４）を選択する。
ける転流期間ｔoff（o pt）を想定してリセット時間ｔｒ
≒ｔoff（opt）となるようにＲ４（Ｃ４）を選択する。
又は本同期整流回路における最小の転流期間
ｔoff（min）を想定してリセット時間ｔｒ≒
ｔoff（min）となるようにＲ４（Ｃ４）を選択する。
【００３４】この時、好ましくはトランスリセット時間
ｔｒを主回路の転流時間ｔoffに近づけることで、該転
流時間ｔoffの全区間で転流用ＦＥＴＱ３をフルにＯＮ
させる事が可能となる。従って、従来この区間内で発生
していたような寄生ダイオードＤ３による電力損失を有
効に回避でき、高い効率が得られる。またトランスリセ
ット回路１４を１次，２次の主電源回路から独立して設
け得る構成により、一旦設定したトランスリセット時間
ｔｒは、主電源回路の特性変動による影響を受け難く、
よって動作信頼性が高い。
ｔｒを主回路の転流時間ｔoffに近づけることで、該転
流時間ｔoffの全区間で転流用ＦＥＴＱ３をフルにＯＮ
させる事が可能となる。従って、従来この区間内で発生
していたような寄生ダイオードＤ３による電力損失を有
効に回避でき、高い効率が得られる。またトランスリセ
ット回路１４を１次，２次の主電源回路から独立して設
け得る構成により、一旦設定したトランスリセット時間
ｔｒは、主電源回路の特性変動による影響を受け難く、
よって動作信頼性が高い。
【００３５】図４に本同期整流回路の動作タイミングチ
ャートを示す。上記トランスＴの転流用補助巻線Ｎ４に
トランスリセット回路１４を設けたため、各巻線Ｎ１〜
Ｎ４の誘起電圧Ｖt1〜Ｖt4は図示の如く略矩形になって
いる。
ャートを示す。上記トランスＴの転流用補助巻線Ｎ４に
トランスリセット回路１４を設けたため、各巻線Ｎ１〜
Ｎ４の誘起電圧Ｖt1〜Ｖt4は図示の如く略矩形になって
いる。
【００３６】図５は第２の実施の形態による同期整流回
路の回路図で、複数の同一又は異なる同期整流回路（電
源）が安全に並列運転可能な場合を示している。図にお
いて、３０1は第２の実施の形態による同期整流回路
（ＤＣ／ＤＣコンバータ）、１５はトランスＴの１次側
に流れる電流を検出する電流検出回路、１６は電流検出
回路１５が所定以下の電流（逆流を含む）を検出したこ
とにより転流用ＦＥＴＱ３の導通を阻止する転流停止回
路である。また、フォトカプラＰＣは一対のフォトトラ
ンジスタＱ６とフォトダイオードＰＤとを備え、電流検
出回路１５と転流停止回路１６との間を信号的に接続し
ている。その他の構成については上記図２で述べたもの
と同様で良い。但し、ここにはトランスリセット回路１
４を省略した場合を示す。また、この同期整流回路３０
1と同一又は異なる同期整流回路３０2が並列に設けら
れ、共通の負荷に電力を安全に供給（並列運転）可能と
なっている。
路の回路図で、複数の同一又は異なる同期整流回路（電
源）が安全に並列運転可能な場合を示している。図にお
いて、３０1は第２の実施の形態による同期整流回路
（ＤＣ／ＤＣコンバータ）、１５はトランスＴの１次側
に流れる電流を検出する電流検出回路、１６は電流検出
回路１５が所定以下の電流（逆流を含む）を検出したこ
とにより転流用ＦＥＴＱ３の導通を阻止する転流停止回
路である。また、フォトカプラＰＣは一対のフォトトラ
ンジスタＱ６とフォトダイオードＰＤとを備え、電流検
出回路１５と転流停止回路１６との間を信号的に接続し
ている。その他の構成については上記図２で述べたもの
と同様で良い。但し、ここにはトランスリセット回路１
４を省略した場合を示す。また、この同期整流回路３０
1と同一又は異なる同期整流回路３０2が並列に設けら
れ、共通の負荷に電力を安全に供給（並列運転）可能と
なっている。
【００３７】電流検出回路１５において、抵抗Ｒｄはト
ランスＴの１次巻線Ｎ１と直列に設けられており、１次
巻線Ｎ１にパルス電流が流れると、その大きさに比例し
たパルス電圧を発生する。これをダイオードＤ７，コン
デンサＣ７，抵抗Ｒ７からなる検波回路（積分回路）で
検波（平均化）すると共に、その出力電圧Ｖｄをコンパ
レータＣＭＰに入力して所定閾値ＴＨと比較する。
ランスＴの１次巻線Ｎ１と直列に設けられており、１次
巻線Ｎ１にパルス電流が流れると、その大きさに比例し
たパルス電圧を発生する。これをダイオードＤ７，コン
デンサＣ７，抵抗Ｒ７からなる検波回路（積分回路）で
検波（平均化）すると共に、その出力電圧Ｖｄをコンパ
レータＣＭＰに入力して所定閾値ＴＨと比較する。
【００３８】トランスＴの１次側に所定以上の電流が流
れている場合は、検出電圧Ｖｄ＞ＴＨであり、これによ
りコンパレータＣＭＰの出力はローレベルとなって、フ
ォトダイオードＰＤが点灯する。しかし、トランスＴの
１次側に所定以上の電流が流れなくなる（即ち、本電源
回路３０1が所定の負荷分担をしなくなる）と、検出電
圧Ｖｄ≦ＴＨとなり、これによりコンパレータＣＭＰの
出力はハイレベルとなって、フォトダイオードＰＤは消
灯する。
れている場合は、検出電圧Ｖｄ＞ＴＨであり、これによ
りコンパレータＣＭＰの出力はローレベルとなって、フ
ォトダイオードＰＤが点灯する。しかし、トランスＴの
１次側に所定以上の電流が流れなくなる（即ち、本電源
回路３０1が所定の負荷分担をしなくなる）と、検出電
圧Ｖｄ≦ＴＨとなり、これによりコンパレータＣＭＰの
出力はハイレベルとなって、フォトダイオードＰＤは消
灯する。
【００３９】転流停止回路１６において、今、フォトト
ランジスタＱ６のベース端子はフォトダイオードＰＤの
点灯によりＯＮにバイアスされているとする。整流期間
ｔonでは補助巻線Ｎ４の電圧Ｖt4＜０によりダイオード
Ｄ５が導通してＦＥＴＱ３のゲートを負にバイアスし、
これにより転流用ＦＥＴＱ３はＯＦＦする。次の転流期
間ｔoffでは補助巻線Ｎ４の電圧Ｖt4＞０によりトラン
ジスタＱ５が順バイアスされる。このとき、フォトトラ
ンジスタＱ６のベースがＯＮにバイアスされているた
め、トランジスタＱ５がＯＮする。これによりＦＥＴＱ
３のゲートが正にバイアスされ、該転流用ＦＥＴＱ３は
ＯＮする。かくして、フォトダイオードＰＤが点灯して
いる間は、本電源回路３０1は正常に整流動作と転流動
作を繰り返す。
ランジスタＱ６のベース端子はフォトダイオードＰＤの
点灯によりＯＮにバイアスされているとする。整流期間
ｔonでは補助巻線Ｎ４の電圧Ｖt4＜０によりダイオード
Ｄ５が導通してＦＥＴＱ３のゲートを負にバイアスし、
これにより転流用ＦＥＴＱ３はＯＦＦする。次の転流期
間ｔoffでは補助巻線Ｎ４の電圧Ｖt4＞０によりトラン
ジスタＱ５が順バイアスされる。このとき、フォトトラ
ンジスタＱ６のベースがＯＮにバイアスされているた
め、トランジスタＱ５がＯＮする。これによりＦＥＴＱ
３のゲートが正にバイアスされ、該転流用ＦＥＴＱ３は
ＯＮする。かくして、フォトダイオードＰＤが点灯して
いる間は、本電源回路３０1は正常に整流動作と転流動
作を繰り返す。
【００４０】次に、電流検出回路１５が超低負荷状態
（逆流状態を含む）を検出すると、フォトダイオードＰ
Ｄが消灯し、フォトトランジスタＱ６のベース端子はＯ
ＦＦにバイアスされる。この場合でも、整流期間ｔonで
は補助巻線Ｎ４の電圧Ｖt4＜０によりダイオードＤ５が
導通してＦＥＴＱ３のゲートを負にバイアスし、これに
より転流用ＦＥＴＱ３はＯＦＦする。
（逆流状態を含む）を検出すると、フォトダイオードＰ
Ｄが消灯し、フォトトランジスタＱ６のベース端子はＯ
ＦＦにバイアスされる。この場合でも、整流期間ｔonで
は補助巻線Ｎ４の電圧Ｖt4＜０によりダイオードＤ５が
導通してＦＥＴＱ３のゲートを負にバイアスし、これに
より転流用ＦＥＴＱ３はＯＦＦする。
【００４１】一方、転流期間ｔoffでは補助巻線Ｎ４の
電圧Ｖt4＞０となっても、フォトトランジスタＱ６のベ
ースに電流が流れないため、トランジスタＱ５はＯＮで
きず、これによりＦＥＴＱ３のゲートは負にバイアスさ
れたままとなり、転流用ＦＥＴＱ３はＯＦＦ状態を維持
する。こうして、全周期ＴにわたってＦＥＴＱ３をＯＦ
Ｆにすることにより、負荷側からＦＥＴＱ３のドレイン
に流れ込む電流を有効に防止できる。一方、整流用ＦＥ
ＴＱ２でも整流期間ｔonが絞られて負荷に電流を供給し
なくなる。こうして、全２次回路で逆流を防止でき、よ
って一次側に電流が回生することもなくなり、電源の安
全な並列運転が可能となる。
電圧Ｖt4＞０となっても、フォトトランジスタＱ６のベ
ースに電流が流れないため、トランジスタＱ５はＯＮで
きず、これによりＦＥＴＱ３のゲートは負にバイアスさ
れたままとなり、転流用ＦＥＴＱ３はＯＦＦ状態を維持
する。こうして、全周期ＴにわたってＦＥＴＱ３をＯＦ
Ｆにすることにより、負荷側からＦＥＴＱ３のドレイン
に流れ込む電流を有効に防止できる。一方、整流用ＦＥ
ＴＱ２でも整流期間ｔonが絞られて負荷に電流を供給し
なくなる。こうして、全２次回路で逆流を防止でき、よ
って一次側に電流が回生することもなくなり、電源の安
全な並列運転が可能となる。
【００４２】なお、上記に加え、整流用ＦＥＴＱ２のゲ
ート回路にも転流停止回路１６を設けても良い。また、
上記一例の転流停止回路１６を示したが、これに限らな
い。例えば図５の挿入図（ａ）に示す如く、上記フォト
カプラＰＣを設ける代わりに、トランジスタＱ７を設
け、そのベースをコンパレータＣＭＰの出力に、かつコ
レクタを転流用ＦＥＴＱ３のゲートに接続することで、
転流期間ｔoffにおけるＦＥＴＱ３のゲートをＯＦＦバ
イアスにクランプするように構成しても良い。更に、上
記以外にも、ｌこの転流停止回路１６はＦＥＴＱ３の導
通を阻止するための公知の他の様々な回路構成により実
現できる。この点は、電流検出回路１５についても同様
である。
ート回路にも転流停止回路１６を設けても良い。また、
上記一例の転流停止回路１６を示したが、これに限らな
い。例えば図５の挿入図（ａ）に示す如く、上記フォト
カプラＰＣを設ける代わりに、トランジスタＱ７を設
け、そのベースをコンパレータＣＭＰの出力に、かつコ
レクタを転流用ＦＥＴＱ３のゲートに接続することで、
転流期間ｔoffにおけるＦＥＴＱ３のゲートをＯＦＦバ
イアスにクランプするように構成しても良い。更に、上
記以外にも、ｌこの転流停止回路１６はＦＥＴＱ３の導
通を阻止するための公知の他の様々な回路構成により実
現できる。この点は、電流検出回路１５についても同様
である。
【００４３】図６は第３の実施の形態による同期整流回
路（ＤＣ／ＤＣコンバータ）４０1の回路図で、上記ト
ランスリセット回路１４，電流検出回路１５及び転流停
止回路１６を備える場合を示している。従って、負荷に
低出力電圧Ｖｏを高効率で給電できると共に、他の同一
又は異なる同期整流回路（ＤＣ／ＤＣコンバータ）４０
2との間でも安全に並列運転を行える。
路（ＤＣ／ＤＣコンバータ）４０1の回路図で、上記ト
ランスリセット回路１４，電流検出回路１５及び転流停
止回路１６を備える場合を示している。従って、負荷に
低出力電圧Ｖｏを高効率で給電できると共に、他の同一
又は異なる同期整流回路（ＤＣ／ＤＣコンバータ）４０
2との間でも安全に並列運転を行える。
【００４４】なお、上記本発明に好適なる複数の実施の
形態を述べたが、本発明思想を逸脱しない範囲内で、各
部の構成、制御及びこれらの組み合わせの様々な変更が
行えることは言うまでも無い。
形態を述べたが、本発明思想を逸脱しない範囲内で、各
部の構成、制御及びこれらの組み合わせの様々な変更が
行えることは言うまでも無い。
【００４５】
【発明の効果】以上述べた如く本発明によれば、トラン
スＴの転流駆動用補助巻線Ｎ４にトランスリセット回路
１４を設ける構成により、転流期間ｔoff中の転流用ス
イッチング素子Ｑ３を完全に駆動することができ、従来
回路に比べ大幅に効率向上が図れる。また、複数電源の
並列運転時において、一方の電源の出力電流が他方の電
源に逆流するといった問題を解決することができるた
め、複数電源の並列運転が可能となる。
スＴの転流駆動用補助巻線Ｎ４にトランスリセット回路
１４を設ける構成により、転流期間ｔoff中の転流用ス
イッチング素子Ｑ３を完全に駆動することができ、従来
回路に比べ大幅に効率向上が図れる。また、複数電源の
並列運転時において、一方の電源の出力電流が他方の電
源に逆流するといった問題を解決することができるた
め、複数電源の並列運転が可能となる。
【図１】本発明の原理を説明する図である。
【図２】第１の実施の形態による同期整流回路の回路図
である。
である。
【図３】実施の形態による同期整流回路の動作タイミン
グチャート（１）である。
グチャート（１）である。
【図４】実施の形態による同期整流回路の動作タイミン
グチャート（２）である。
グチャート（２）である。
【図５】第２の実施の形態による同期整流回路の回路図
である。
である。
【図６】第３の実施の形態による同期整流回路の回路図
である。
である。
【図７】従来の同期整流回路の回路図である。
【図８】従来の同期整流回路の動作タイミングチャート
（１）である。
（１）である。
【図９】従来の同期整流回路の動作タイミングチャート
（２）である。
（２）である。
１１ 出力検出部 １２ ＰＷＭ制御部 １４ トランスリセット回路 １５ 電流検出回路 １６ 転流停止回路 Ｃｏ 平滑用コンデンサ Ｌ チョークコイル Ｎ１ １次巻線 Ｎ２ ２次巻線 Ｎ３ 整流用駆動巻線 Ｎ４ 転流用駆動巻線 Ｑ１ メインＦＥＴ Ｑ２ 整流用ＦＥＴ Ｑ３ 転流用ＦＥＴ Ｔ トランス
フロントページの続き Ｆターム(参考） 5H006 CA02 CA07 CB07 DC05 5H730 AA14 AS01 AS05 BB23 BB57 BB82 DD04 EE08 EE10 EE13 EE19 EE59 FD01 FD41 FF19 FG05
Claims (5)
- 【請求項１】 トランスの１次側に設けた主スイッチン
グ素子と、２次側に設けた整流用及び転流用の各スイッ
チング素子と、１次側のスイッチングに同期して前記整
流用及び転流用の各スイッチング素子をそれぞれ駆動す
るための第１，２の補助巻線とを備える同期整流回路に
おいて、 整流期間にトランスに蓄積された励磁エネルギーを転流
期間にリセットするためのトランスリセット回路を前記
第２の補助巻線と並列に設けたことを特徴とする同期整
流回路。 - 【請求項２】 トランスの１次側に設けた主スイッチン
グ素子と、２次側に設けた整流用及び転流用の各スイッ
チング素子と、１次側のスイッチングに同期して前記整
流用及び転流用の各スイッチング素子をそれぞれ駆動す
るための第１，２の補助巻線とを備える同期整流回路に
おいて、 トランスの１次側に流れる電流を検出する電流検出回路
と、 電流検出回路が所定以下の電流を検出したことにより転
流用スイッチング素子の導通を阻止する転流停止回路と
を備えることを特徴とする同期整流回路。 - 【請求項３】 整流期間にトランスに蓄積された励磁エ
ネルギーを転流期間にリセットするためのトランスリセ
ット回路を前記第２の補助巻線と並列に設けたことを特
徴とする請求項２に記載の同期整流回路。 - 【請求項４】 整流用及び転流用の各スイッチング素子
は絶縁ゲート形電界効果トランジスタからなることを特
徴とする請求項１又は２に記載の同期整流回路。 - 【請求項５】 トランスリセット回路はダイオードに抵
抗とコンデンサの並列回路を直列に接続した回路からな
ることを特徴とする請求項１又は３に記載の同期整流回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001139710A JP2002335675A (ja) | 2001-05-10 | 2001-05-10 | 同期整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001139710A JP2002335675A (ja) | 2001-05-10 | 2001-05-10 | 同期整流回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002335675A true JP2002335675A (ja) | 2002-11-22 |
Family
ID=18986441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001139710A Withdrawn JP2002335675A (ja) | 2001-05-10 | 2001-05-10 | 同期整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002335675A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318909A (ja) * | 2006-05-25 | 2007-12-06 | Nec Computertechno Ltd | スイッチング電源及びその電源制御部 |
| EP2211450A2 (en) | 2009-01-21 | 2010-07-28 | Funai Electric Co., Ltd. | Synchronous Rectifier Circuit Capable of Preventing Flow-Through Current |
-
2001
- 2001-05-10 JP JP2001139710A patent/JP2002335675A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007318909A (ja) * | 2006-05-25 | 2007-12-06 | Nec Computertechno Ltd | スイッチング電源及びその電源制御部 |
| EP2211450A2 (en) | 2009-01-21 | 2010-07-28 | Funai Electric Co., Ltd. | Synchronous Rectifier Circuit Capable of Preventing Flow-Through Current |
| US8284573B2 (en) | 2009-01-21 | 2012-10-09 | Funai Electric Co., Ltd. | Synchronous rectifier circuit capable of preventing flow-through current |
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