JP2002334584A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 高速な増幅回路を有する半導体集積回路を提
供する。 【解決手段】 データ線対の出力を２段の増幅回路を用
いて増幅し、出力する。初段にはラッチ形の増幅回路、
後段にはゲートで初段の出力信号を受けるＭＯＳトラン
ジスタを有する回路を用いる。 【効果】 出力信号が高速に得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ装置すなわち
メモリセルが集積化された半導体集積回路に係り、特に
メモリセルから読み出された微小な電位差を有する一対
の相補信号を高速かつ大きな増幅率で増幅するセンスア
ンプ回路技術に関する。

【０００２】

【従来の技術】メモリセルからの読み出し信号を増幅す
るための従来のセンス回路の一例としては、特開昭５２
−８７３４号は図３に記載のように、相補対入力信号
ｄ，￣ｄがセンスアンプ回路の２つの駆動ＭＯＳトラン
ジスタＱ１３，Ｑ１４のゲートおよびドレインにたすき
がけに接続されており、上記２つの駆動ＭＯＳＱ１３，
Ｑ１４のドレインが、それぞれ相補対出力信号Ｄ，￣Ｄ
となっている。

【０００３】また、米国特許第４,３３５,４４９号は図
４に記載のように、２つの負荷ＭＯＳトランジスタＱ２
１，Ｑ２２をたすきがけに接続し、駆動トランジスタＱ
２３，Ｑ２４にバイポーラトランジスタを用い、２つの
駆動バイポーラトランジスタＱ２３，Ｑ２４のベース
に、相補的対入力信号ｄ，￣ｄが接続される。

【０００４】なお、従来のセンス回路としては、他にも
特開昭６２―４６４８９号公報や米国特許第４，２４
７，７９１号などにも記載がある。

【０００５】

【発明が解決しようとする課題】上記特開昭５２−８７
３４号（図３参照）は、相補対入力信号ｄ，￣ｄが、セ
ンスアンプ回路中の駆動ＭＯＳＱ１３，Ｑ１４のゲート
とドレインの両方に接続されており、かつ入力信号線
ｄ，￣ｄと出力信号線Ｄ，￣Ｄとが直接接続されている
ため、出力信号線Ｄ，￣Ｄの負荷容量が非常に大きい場
合には、高速で増幅できないと言う欠点と、正帰還動作
のために、相補対入力および出力信号の反転が遅いと言
う欠点を有することが本願発明者の検討により明らかと
された。

【０００６】また、上記米国特許４,３３５,４４９号
（図４参照）は、バイポーラトランジスタＱ２３，Ｑ２
４を用いて、出力信号線の負荷容量を駆動しているが、
相補対入力信号ｄ，￣ｄの電位差が小さい場合は、この
入力電位差に応答したバイポーラトランジスタＱ２３，
Ｑ２４の動作電流がたすきがけ接続された負荷ＭＯＳト
ランジスタＱ２３，Ｑ２４の動作電流がたすきがけ接続
された負荷ＭＯＳトランジスタＱ２１，Ｑ２２に流れて
いる正帰還保持電流に対して弱く微小な入力信号に応答
してバイポーラトランジスタＱ２３，Ｑ２４と負荷ＭＯ
ＳトランジスタＱ２１，Ｑ２２とが反転できず、微小な
入力信号に対する高速センス動作が困難であると言う欠
点を有することも本願発明者の検討により明らかとされ
た。

【０００７】従って、本発明の目的は上述の従来技術の
欠点を克服し、高速動作可能なセンスアンプ回路を提供
することにある。

【０００８】

【課題を解決するための手段】上記したように、メモリ
セルから読み出された微小な入力信号に対する高速セン
ス動作を可能とするため、ゲートとドレインとがクロス
カップル接続された負荷ＭＯＳトランジスタに接続され
た一対のトランジスタの相補出力間に第１スイッチング
手段を接続し、上記読み出し信号に応答して上記一対の
トランジスタが反転する際この第１スイッチング手段を
第１制御信号により導通せしめ、しかる後上記第１スイ
ッチング手段を非導通状態に制御させるものである。

【０００９】一方、上述したように、負荷容量が非常に
大きいセンスアンプの出力信号線を高速に駆動するた
め、プリアンプはその入力信号線とその出力信号線とが
直結された回路形式を有してなり、メモリセルからの信
号読み出しを開始するためプリアンプとセンス増幅器と
を活性状態に制御して、メモリセルから読み出された相
補信号をプリアンプで増幅し、このプリアンプの相補増
幅出力信号をさらに後段のセンスアンプで増幅し、この
センスアンプの相補出力信号によってセンスアンプの出
力信号線の重負荷容量を駆動する如き多段増幅回路構成
とするとともに、後段のセンスアンプの増幅動作がほぼ
終了した時点（メモリセルからの信号読み出し開始から
所定時間経過後）で前段のプリアンプを非活性状態に制
御し、後段のセンス増幅器を活性状態に維持するもので
ある。

【００１０】

【発明の実施の形態】以下、本発明の一実施例を図１に
より説明する。Ｑ１，Ｑ２，Ｑ６，Ｑ８はｐチャネルＭ
ＯＳトランジスタ（以下ｐＭＯＳと称する）、Ｑ３，Ｑ
４，Ｑ５，Ｑ７，Ｑ９はｎチャネルＭＯＳトランジスタ
（以下ｎＭＯＳと称する）であり、ｄ，￣ｄは本実施例
のセンス回路に入力する一対の相補信号でありメモリセ
ルからの相補読出信号が伝達され、Ｄ，Ｄ￣は本センス
回路から出力する一対の相補信号、￣φ１，φ１，￣φ
２，φ２は、それぞれトランジスタＱ６，Ｑ７，Ｑ８，
Ｑ９を駆動するパルス信号、ＮＭＯＳＱ５のゲート端子
に印加されるＳＡＣは本センスアンプの活性化信号であ
り、これらの信号のタイミングは図２に示すが、特に、
ＰＭＯＳＱ１，Ｑ２はクロスカップル接続された負荷Ｍ
ＯＳ，ＮＭＯＳＱ３，Ｑ４は差動トランジスタ、ＰＭＯ
ＳＱ８とＮＭＯＳＱ９とは第１スイッチング手段として
動作し、パルス信号φ２，￣φ２は第１制御信号であ
る。

【００１１】尚、作動トランジスタＱ３，Ｑ４はｎｐｎ
バイポーラトランジスタによって置換されることも可能
である。又、トランジスタＱ６，Ｑ７はどちらか一方の
みでもよく、トランジスタＱ８，Ｑ９についてもどちら
か一方のみで動作可である。

【００１２】ｄ，￣ｄはスタティック型メモリセルから
読み出される微小電位差を有するセンスアンプの一対の
相補入力信号で、信号遷移期間中にパルス信号￣φ１，
φ１により相補入力信号電位差縮小用ＭＯＳトランジス
タＱ６，Ｑ７が導通され、ｄ，￣ｄが同電位とされ、反
転読み出しが高速化される。続いて、パルス信号￣φ
２，φ２により相補出力信号電位差縮小用ＭＯＳトラン
ジスタＱ８，Ｑ９が導通され、補相出力信号Ｄ，￣Ｄが
同電位にされるとともに、クロスカップル接続された負
荷ＭＯＳトランジスタＱ１，Ｑ２の正帰還保持動作が弱
められるので、反転読み出しが高速化される。次に、一
対の相補信号がメモリセルよりｄ，￣ｄに読み出されは
じめるのと同時に、Ｑ６，Ｑ７が非導通とされ、ｄ，￣
ｄ間の電位差が広がる。続いて、Ｑ８，Ｑ９も非導通と
される。

【００１３】今、図２のタイミング図の時間軸におい
て、時刻ｔ１からｔ２へ遷移した時点を考える。このと
き、ｄの電位は下降し、￣ｄの電位は上昇するが、ノー
ドＮ１とＮ２はまだ同電位である。したがって、Ｑ３の
ドレイン電流は減少し、Ｑ４のドレイン電流は増加し、
その後ノードＮ１の電位は上昇しノードＮ２の電位は下
降し始める。このため、Ｑ１のドレイン電流が増加しＱ
２のドレイン電流が減少し、さらにノードＮ１の電位が
上昇しノードＮ２の電位が下降する。これがさらに、Ｑ
１のドレイン電流を増加させＱ２のドレイン電流を減少
させ、ノードＮ１の電位を上昇させノードＮ２の電位を
下降させる方向に働く。すなわち、本センスアンプのノ
ードＮ１，Ｎ２には正帰還が働き、急速に電位差を広げ
る効果があり、きわめて高速センスアンプを実現するこ
とができる。

【００１４】すなわち、相補入力信号ｄ，￣ｄに差動ト
ランジスタＱ３，Ｑ４が応答するとともに、負荷ＭＯＳ
トランジスタＱ１，Ｑ２がこの差動トランジスタＱ３，
Ｑ４に応答するため、負荷容量の大きい相補出力補出力
Ｄ，￣Ｄを高速で充電もしくは放電することができる。

【００１５】本センスアンプにおいて、Ｑ６，Ｑ７，Ｑ
８，Ｑ９はきわめて重要な役割を果たしている。すなわ
ち相補入力信号ｄ，￣ｄ間および相補出力信号Ｄ，￣Ｄ
間を、信号遷移期間中に短絡し、信号遷移を速やかに行
なわせる働きをしている。Ｑ６，Ｑ７，Ｑ８，Ｑ９を用
いない場合のｄ，￣ｄおよびＤ，￣Ｄのタイミングを図
２に破線で示している。このとき、負荷ＭＯＳトランジ
スタＱ１，Ｑ２の正帰還回路の作用により相補出力信号
Ｄ，￣Ｄの遷移が妨げられ、相補入力信号電位差が大き
くなる時刻ｔ３に至ってやっとＤ，￣Ｄの遷移が生じ
る。すなわち、センス速度が大幅に遅くなる。あるい
は、相補入力信号ｄ，￣ｄの最大電位差が小さい場合
は、相補出力信号Ｄ，￣Ｄの遷移が生じない、すなわち
正しいデータが読みだされない場合が生じ得る。

【００１６】以上のように、ゲートとドレインとがクロ
スカップル接続された負荷ＭＯＳトランジスタに接続さ
れた一対のトランジスタの相補出力間に第１スイッチン
グ手段を接続し、上記読み出し信号に応答して上記一対
のトランジスタが反転する際この第１スイッチング手段
を第１制御信号により導通せしめた後上記第１スイッチ
ング手段を非導通状態に制御させるという制御を行うこ
とにより、第１制御信号により第１スイッチング手段が
導通状態のときにクロスカップル接続された負荷ＭＯＳ
トランジスタの正帰還保持動作が解消されるので、微小
な入力信号に応答して一対のトランジスタは高速の反転
動作をすることが可能となる。

【００１７】一方、負荷容量が非常に大きいセンスアン
プの出力信号線を高速に駆動するため、プリアンプはそ
の入力信号線とその出力信号線とが直結された回路形式
を有してなり、メモリセルからの信号読み出しを開始す
るためプリアンプとセンス増幅器とを活性状態に制御し
て、メモリセルから読み出された相補信号をプリアンプ
で増幅し、このプリアンプの相補増幅出力信号をさらに
後段のセンスアンプで増幅し、このセンスアンプの相補
出力信号によってセンスアンプの出力信号線の重負荷容
量を駆動する如き多段増幅回路構成とするとともに、後
段のセンスアンプの増幅動作がほぼ終了した時点（メモ
リセルからの信号読み出し開始から所定時間経過後）で
前段のプリアンプを非活性状態に制御し、後段のセンス
増幅器を活性状態に維持する。これにより、後段のセン
スアンプの増幅動作がほぼ終了した時点で前段のプリア
ンプが非活性状態に制御されるので、プリアンプの相補
入出力すなわちセンスアンプの相補入力の電位差が必要
量以上に拡大されることが無くなり、次の反転読み出し
を高速に実行することが可能となる。また、プリアンプ
が非活性状態に制御されても、メモリセルから読み出さ
れた信号は非活性状態のプリアンプの入力信号線と出力
信号線との間の直結経路を介して活性状態に制御された
センス増幅器の入力に伝達され増幅されるので、センス
増幅器の増幅出力の消失を回避することができる。

【００１８】本発明の他の実施例を図５に示す。図５の
実施例は、第一の実施例（図１）において、ｐＭＯＳと
ｎＭＯＳの役割が入れ替わった構成となっており、図１
と同様にきわめて高速かつ大増幅率で増幅する効果があ
る。

【００１９】本実施例においてもＭＯＳトランジスタＱ
３６とＱ３７はどちらか一方でもよく、Ｑ３８とＱ３９
のどちらか一方でも所望の動作が可能である。

【００２０】図６もまた、本発明の他の実施例である。
図６は、図１の回路を２段縦続接続した構成になってお
り、２段縦続接続することにより増幅率をさらに大きく
でき、相補出力信号Ｄ，￣Ｄの電位差を電源電圧いっぱ
いまで広げることができる。また、図６の回路では２段
目センスアンプ部のトランジスタＱ４６〜Ｑ５０のサイ
ズを大きくして、負荷駆動能力を協力化し、Ｄ，￣Ｄに
大きな負荷容量が接続される場合、この負荷容量を高速
に駆動することができる。

【００２１】図７も本発明の他の実施例である。図７の
回路は、従来からよく知られたＮＭＯＳ差動Ｑ４３，Ｑ
４４,Ｑ４３′,Ｑ４４′およびＰＭＯＳカレントミラー
Ｑ４１,Ｑ４２,Ｑ４１′,Ｑ４２′からなるセンスアン
プを初段とし、図１の回路を２段目のセンスアンプとし
て縦続接続した構成となっている。

【００２２】本発明は、相補出力Ｄ，￣Ｄを出力すると
ころのいわゆるダブル・エンドセンス増幅器に関係する
ものである。カレントミラー負荷を使用する場合は、相
補出力を得るためには二つのカレントミラー負荷回路が
必要である。図７の第１段目のカレントミラー負荷回路
型センスアンプは高速であるものの、図７の第２段のク
ロスカップル接続負荷回路型センスアンプほどは高速で
は無い。また、第２段目のトランジスタ数が５であるの
に対して第１段目のトランジスタ数が９であると言う欠
点がある。

【００２３】しかし、図７においては第１段目にカレン
トミラー負荷回路型センスアンプを用いることによっ
て、下記の如き利点を生じるものである。

【００２４】すなわち、メモリ装置を高速とするために
は、メモリ装置のワード線選択のためのワード線駆動信
号の印加の時点からセンスアンプからの出力までの時点
までの遅延ＴＤを小さくすることが重要である。一方、
上記のワード線駆動信号の印加の時点からＭＯＳトラン
ジスタＱ５１，Ｑ５２，Ｑ５３，Ｑ５４，Ｑ５５，Ｑ５
６の非導通による相補信号線間の電位差縮小動作終了ま
での時点までの遅延ＴＥが存在する。

【００２５】図２１の横軸は後者の遅延ＴＥを示し、そ
の縦軸は前者の遅延ＴＤを示し、図２１図中で実践は図
７の実施例の特性を示し、破線は図６の実施例の特性を
示している。

【００２６】いずれの特性においても、ワード線駆動信
号の印加の時点から相補信号線間の電位差縮小動作終了
までの時点までの遅延ＴＥが短すぎると、センスアンプ
中の差動トランジスタもしくは負荷トランジスタの対と
なっているトランジスタのしきい値電圧などの電気的特
性差によって、センスアンプの第１段目の相補入力信号
の振幅が微小である間に、センスアンプの第１段目の差
動トランジスタの相補出力から誤情報が一時的に出力さ
れてしまい、第１段目の差動トランジスタの相補出力か
ら正しい情報を得るために遅れが生じることとなる。こ
の遅れが、上記ワード線駆動信号の印加の時点からセン
スアンプからの出力までの時点までの遅延ＴＤを支配的
に決定することとなる。

【００２７】図６の実施例のセンスアンプの第１段目の
正帰還負荷の増幅率が大きいため、この第１段目の出力
から大きな振幅で誤情報が出力されることになる。一
方、図７の実施例のセンスアンプの第１段目のカレント
ミラー負荷の増幅率は図６の正帰還負荷の増幅率と比較
して小さいので、図７の実施例のセンスアンプの第１段
目の出力から生じる誤情報の振幅は小さいものとなり、
図７の遅延ＴＤは小さなものとなる。

【００２８】以上のように図６の実施例と比較して図７
の実施例は負荷回路の増幅率が小さいので、上記の電位
差縮小動作終了に関係する遅延ＴＥが短くなっても、上
記のセンスアンプ出力に関係する遅延ＴＤはそれほど大
きくなることは無い。

【００２９】従って、図７の実施例によれば、電位差縮
小動作終了に関係する遅延ＴＥの最小値は図６の実施例
と比較して１.３ｎＳ小さくすることが可能となって、
この遅延時間ＴＥに関するタイミング・マージンを大き
くすることができる。

【００３０】図８も本発明の他の実施例である。図８の
回路は、接地電圧の如き固定電圧がゲートに印加された
ＰＭＯＳＱ４１，Ｑ４２を負荷とする差動アンプを初段
とし、図１の回路を２段目センスアンプとして縦続接続
した構成となっている。

【００３１】図７，図８の構成においても、２段目の正
帰還型センスアンプにより、データバスＤ，￣Ｄの大き
な負荷容量を高速で駆動することができる。

【００３２】図９の回路は、公知のセンス回路であり、
カレントミラー型アンプを２ケ並列接続したアンプを２
段縦接続した構成となっている。

【００３３】図１０は、本発明の一実施例である図６の
センス回路と従来例である図９のセンス回路の遅延時間
をセンスアンプ平均電流に対して示したグラフである。
図１０より、本発明の一実施例である図６のセンス回路
は、従来例である。図９のセンス回路に比べて２倍以上
の高速性を有することが明らかである。

【００３４】図１１は本発明のもう一つの実施例であ
り、スタティック型ランダムアクセスメモリ（ＳＲＡ
Ｍ）を構成する。図１１においてＳＲＡＭセルからの読
出し信号を増幅するためのＳＡとして図６のセンスアン
プ回路が使用され、ＭＡとしては図１のセンスアンプ回
路にトライステート出力コントロール用ＰＭＯＳトラン
ジスタＱ７１，Ｑ７２を付加したメインアンプ回路であ
る。

【００３５】図１２は本願発明者等によって出願前に検
討された集積回路の一例であるが、図１１の実施例は図
１２に比べてトランジスタ数が大幅に低減しており、消
費電流およびレイアウト面積がほぼ半分となっている。

【００３６】その上、図１１の回路を用いると大幅に高
速化が可能となり、メモリセル情報がＤｏｕｔに到達す
るまでの時間が、図１２の回路を用いた場合の約半分に
まで減少することが、回路解析により確認されている。

【００３７】これは図１２の回路においては負荷ＰＭＯ
Ｓトランジスタがカレントミラー接続されているため負
荷ＭＯＳの利得が小さいのに対して、図１１の回路にお
いては負荷ＰＭＯＳトランジスタが正帰還クロスカップ
ル接続されているため負荷ＭＯＳの利得が大きいことに
起因している。

【００３８】図１３は、図１１のセンス回路を１Ｍビッ
トＳＲＡＭに適応した際の回路解析による動作波形を示
す。図１３において、コモンデータ線ｄ，￣ｄの微小な
電位差が、初段および２段目のセンスアンプ（図１１の
ＳＡ）で高速に増幅され、ＣＭＯＳレベルの信号Ｓ２，
￣Ｓ２が得られる。信号Ｓ２，￣Ｓ２は大きな配線容量
を有するデータバスを伝播した後、メインアンプ（図１
１のＭＡ）の入力端においてなまった波形（図１３Ｄ，
￣Ｄ）となるが、Ｄ，￣Ｄに微小電位差が生じるやいな
やメインアンプで増幅することにより高速なメインアン
プ出力信号Ｄ１，￣Ｄ１が得られ、インバータＩＮＶ
１，ＩＮＶ２を経て出力トランジスタＱ７５，Ｑ７６を
駆動する。このように、図１１の回路構成によれば、セ
ンスアンプ初段、２段目およびメインアンプの動作を１
ｎｓ程度の遅延で行われることができ、きわめて高速で
出力Ｄｏｕｔを得ることができる。図１３の例において
は、コモンデータ線ｄ，￣ｄに電位差が生じ始めてから
３ｎｓ程度出力Ｄｏｕｔが得られている。

【００３９】さらに、図１２では、データ出力制御信号
ＤＯＣに応答してメインアンプＭＡの後に出力端Ｄｏｕ
ｔの高インピーダンス状態を決定するための出力制御回
路ＤＢを用いているのに対し、図１１の実施例において
は、データ出力制御信号ＤＯＣにより制御されるＮＭＯ
ＳトランジスタＱ７０によりメインアンプＭＡの活性状
態あるいは非活性状態を制御する一方、出力端Ｄｏｕｔ
を高インピーダンス状態にするためのＰＭＯＳトランジ
スタＱ７１，Ｑ７２をメインアンプＭＡの出力に並列接
続し、ＤＯＣにより制御することにより、図１２の出力
制御回路ＤＢに相当する回路を省略でき、出力バッファ
内の信号伝達時間を短縮することができる。

【００４０】図１４も本発明の他の実施例であり、初段
および２段目のセンスアンプＳＡに図７にセンス回路を
用いて構成した。

【００４１】図１５も本発明の他の実施例であり、初段
および２段目のセンスアンプＳＡに図８にセンス回路を
用いて構成した。

【００４２】図１６もまた本発明の他の実施例（スタテ
ィックＲＡＭのセンス回路）であり、図１１の実施例に
おいて、コモンデータ線ｄ，￣ｄにＣＭＯＳ正帰還プリ
アンプ回路ＰＦＢ１（Ｑ２０４，Ｑ２０５，Ｑ２２５〜
Ｑ２２８）を付加した構成となっている。図１７は図１
６の実施例の動作を示す波形図であり、以下図１７を用
いて図１６を説明する。スタティックＲＡＭメモリセル
から読み出されコモンデータ線ｄ，￣ｄに伝達された電
位差は通常０.１〜０.２Ｖ程度であり、この微小電位差
をいかに高速に増幅するかが高速化の鍵である。ｄ，￣
ｄの信号遷移帰還にφＣＤＱ，￣φＣＤＱにパルスを印
加してＭＯＳトランジスタＱ２０２，Ｑ２０３を一時的
に導通させ、ｄ，￣ｄの信号遷移を速やかに行なわせ
る。次に、新たに選択されたメモリセルによる信号電位
差がｄ，￣ｄに生じ始めると同時に、パルスφＣＤＡ，
￣φＣＤＡによりＭＯＳトランジスタＱ２０４，Ｑ２０
５を導通せしめ、入力信号線と出力信号線とが直接接続
されたＣＭＯＳ正帰還プリアンプ回路ＰＦＢ１を動作さ
せる。ＰＦＢ１は、ｄ，￣ｄの電位差を正帰還増幅し、
最大０.５Ｖ程度の電位差を得る（ΔＶ１）。ＰＦＢ１
の効果は、ｄ，￣ｄの電位差を速く大きくすることによ
り、次段のセンス回路を速く安定に動作させることにあ
る。次段以降でのセンス動作が終了後は、Ｑ２０４，Ｑ
２０５は、φＣＤＡ，￣φＣＤＡにより非導通とされＰ
ＦＢ１は動作せず、ＳＲＡＭメモリセルからＹ方向スイ
ッチＭＯＳトランジスタを介して読み出された信号はＣ
ＭＯＳ正帰還プリアンプ回路ＰＦＢ１によって増幅され
ることなく、このプリアンプ回路ＰＦＢ１の入力信号と
出力信号線との間の直接接続を介して、コモンデータ線
ｄ，￣ｄに伝達されるようになる。このように、ｄ，￣
ｄの電位差が必要以上に大きくなることなく、次第に定
常状態の電位差ΔＶ２（０.１〜０.２Ｖ）に変化する。
すなわち、コモンデータ線ｄ，￣ｄの電位差が大きく開
きすぎて、次のメモリセル情報の読み出しが遅れること
がない。センスアンプ初段（ＳＡ１）出力Ｓ１，￣Ｓ１
はＭＯＳトランジスタＱ２０６，Ｑ２０７をパルスφＳ
ＥＱ１，￣φＳＥＱ１より、センスアンプ２段目（ＳＡ
２）出力Ｓ２，￣Ｓ２はＭＯＳトランジスタＱ２０８，
Ｑ２０９をパルスφＳＥＱ２，￣φＳＥＱ２により、信
号遷移帰還導通せしめ、やはり信号遷移を速やかに行な
わせる。その後、コモンデータ線ｄ，￣ｄに電位差が生
じると同時にＱ２０６，Ｑ２０７，Ｑ２０８，Ｑ２０９
を非導通とし、制御信号Ｙ・ＳＡＣによりセンスアンプ
ＳＡ１，ＳＡ２動作せしめ、既に述べたようにＰＭＯＳ
正帰還動作によりきわめて高速で増幅された信号Ｓ１，
￣Ｓ１およびＳ２，￣Ｓ２が得られる。

【００４３】センスアンプ２段目出力Ｓ２，￣Ｓ２とデ
ータバスＤ，￣Ｄを接続するトランフフアーゲートを構
成するＭＯＳトランジスタＱ２１２，Ｑ２１３，Ｑ２１
４，Ｑ２１５は、Ｓ２，￣Ｓ２に信号が出力する前に導
通せしめておき、また、ＭＯＳトランジスタＱ２１０，
Ｑ２１１，Ｑ２１６，Ｑ２１７をパルスφＳＥＱ２，￣
φＳＥＱ２，φＢＥＱ，￣φＢＥＱにより信号遷移帰還
導通せしめ、Ｓ２，￣Ｓ２に電位差を生じると同時にＱ
２１０，Ｑ２１１，Ｑ２１６，Ｑ２１７を非導通とす
る。センスアンプ２段目ＳＡ２で増幅された信号Ｓ２，
￣Ｓ２は、大きな負荷容量を有するデータバスを伝播す
る間になだらかになまった波形（図１７Ｄ，￣Ｄ）とな
る。

【００４４】メインアンプ出力Ｍ，￣Ｍは、信号遷移期
間に、コントロール信号ＤＯＣによりＭＯＳトランジス
タＱ２１８を非導通とし、Ｑ２１９，Ｑ２２０を導通せ
しめ、またφＭＡＥＱ，￣φＭＡＥＱ信号によりＭＯＳ
トランジスタＱ２２１，Ｑ２２２を導通せしめることに
より、Ｍ，￣Ｍの電位を一時的に電源電圧ＶＣＣ電位と
する。したがってこの期間は、出力用ＮＭＯＳトランジ
スタＱ２２３，Ｑ２２４が共に非導通となり、出力信号
Ｄｏｕｔが“０”から“１”あるいは“１”から“０”
へ遷移する期間に出力トランジスタＱ２２３，Ｑ２２４
に貫通して流れる電流がなく、低消費電力かつ低雑音の
動作を行なわせることができる。次に、Ｄ，￣Ｄに電位
差が生じる前にＤＯＣ信号によりＱ２１８を導通，Ｑ２
１９，Ｑ２２０を非導通とし、引き続きＤ，￣Ｄに電位
差が生じると同時にＱ２２１，Ｑ２２２を非導通とする
と、メインアンプＭＡ１により高速に増幅された信号波
形Ｍ，￣Ｍが得られる。これらの信号は、インバータＩ
ＮＶ１，ＩＮＶ２を経て出力トランジスタＱ２２３，Ｑ
２２４を駆動し出力Ｄｏｕｔが得られる。

【００４５】このように、コモンデータ線ｄ，￣ｄの微
小な電位差を順次高速に増幅することにより、きわめて
高速に出力波形Ｄｏｕｔが得られる。

【００４６】本発明の他の実施例として、図１６の初段
および２段目のセンス回路部ＳＡとして図７あるいは図
８あるいは図９を用いた回路構成も考えられ、これらい
ずれの実施例も既に述べた動作と同様の動作より高速で
出力が得られる。

【００４７】図１８も本発明の他の実施例である。図１
８は、図１６の実施例にＰＭＯＳ正帰還回路ＰＦＢ２が
付加された構成となっている。ＰＦＢ２の効果は、ビッ
ト線対ｂ，￣ｂの電位差を高速に大きくし、図１６の実
施例に比べコモンデータ線ｄ，￣ｄの電位差をいっそう
速く大きくし、センスアンプＳＡの動作をさらに速め
て、なおいっそうの高速増幅を可能にしたことにある。

【００４８】本発明の他の実施例として、図１８の初段
および２段目のセンス回路部ＳＡとして図７あるいは図
８あるいは図９を用いた回路構成も考えられ、これらい
ずれの実施例も図１８と同様高速のセンス増幅を実現で
きる。

【００４９】図１９は本発明の他の実施例を示してお
り、Ｑ３０１，Ｑ３０８，Ｑ３１０，Ｑ３１１，Ｑ３１
５はＰチャネルＭＯＳトランジスタを示し、Ｑ３０２，
Ｑ３０３，Ｑ３０４，Ｑ３０５，Ｑ３０６，Ｑ３０７，
Ｑ３０９，Ｑ３１２，Ｑ３１３，Ｑ３１４，Ｑ３１６は
ＮチャネルＭＯＳトランジスタを示している。

【００５０】この図１９の回路においては、二種類のセ
ンスアンプが従属接続されており、第１段目のセンスア
ンプはＱ３０３，Ｑ３０４，Ｑ３０５，Ｑ３０６，Ｑ３
０７と全てＮチャネルＭＯＳトランジスタで構成されて
おり、Ｑ３１０，Ｑ３１１，Ｑ３１２，Ｑ３１３，Ｑ３
１４から構成されたところの図１のセンスアンプが第２
段目のセンスアンプとして使用されている。

【００５１】ＭＯＳトランジスタＱ３０１，Ｑ３０２が
相補線ｄ，￣ｄの間に接続され、ＭＯＳトランジスタＱ
３０８，Ｑ３０９が相補線Ｄ１，￣Ｄ１の間に接続さ
れ、ＭＯＳトランジスタＱ３１５，Ｑ３１６が相補線
Ｄ，￣Ｄの間に接続されている。

【００５２】相補線ｄ，￣ｄの入力信号に応答して相補
信号Ｄ１，￣Ｄ１が対となったソースフォロワ動作のＮ
チャネルＭＯＳトランジスタＱ３０３，Ｑ３０４によっ
て得られた後、さらにゲートとドレインがクロスカップ
ル接続されたＮチャネルＭＯＳトランジスタＱ３０５，
Ｑ３０６によって高速に増幅される。

【００５３】この相補信号Ｄ１，￣Ｄ１はトランジスタ
Ｑ３１０，Ｑ３１１，Ｑ３１２，Ｑ３１３，Ｑ３１４の
サイズを大きくして負荷駆動能力を強力化して、Ｄ，￣
Ｄに大きな負荷容量が接続されている場合でも、この負
荷容量を高速に駆動することができる。

【００５４】図２０も本発明の他の実施例を示してお
り、Ｑ４０１，Ｑ４０３，Ｑ４０４，Ｑ４０５，Ｑ４０
６，Ｑ４０７，Ｑ４０８，Ｑ４１０，Ｑ４１１，Ｑ４１
５はＰチャネルＭＯＳトランジスタを示し、Ｑ４０２，
Ｑ４０９，Ｑ４１２，Ｑ４１３，Ｑ４１４，Ｑ４１６は
ＮチャネルＭＯＳトランジスタを示している。

【００５５】この図２０の回路においては、二種類のセ
ンスアンプが従属接続されており、第１段目のセンスア
ンプはＱ４０３，Ｑ４０４，Ｑ４０５，Ｑ４０６，Ｑ４
０７と全てＰチャネルＭＯＳトランジスタで構成されて
おり、Ｑ４１０，Ｑ４１１，Ｑ４１２，Ｑ４１３，Ｑ４
１４から構成されたところの図１のセンスアンプが第２
段目のセンスアンプとして使用されている。ＭＯＳトラ
ンジスタＱ４０１，Ｑ４０２が相補線ｄ，￣ｄの間に接
続され、ＭＯＳトランジスタＱ４０８，Ｑ４０９が相補
線Ｄ１，￣Ｄ１の間に接続され、ＭＯＳトランジスタＱ
４１５，Ｑ４１６が相補線Ｄ，￣Ｄの間に接続されてい
る。

【００５６】相補線ｄ，￣ｄの入力信号に応答して相補
信号Ｄ１，￣Ｄ１が対となったソースフォロワ動作のＰ
チャネルＭＯＳトランジスタＱ４０３，Ｑ４０４によっ
て得られた後、さらにゲートとドレインがクロスカップ
ル接続されたＰチャネルＭＯＳトランジスタＱ４０５，
Ｑ４０６によって高速に増幅される。

【００５７】この相補信号Ｄ１，￣Ｄ１はトランジスタ
Ｑ４１０，Ｑ４１１，Ｑ４１２，Ｑ４１３，Ｑ４１４の
サイズを大きくして負荷駆動能力を協力化して、Ｄ，￣
Ｄに大きな負荷容量が接続されている場合でも、この負
荷容量を高速に駆動することができる。

【００５８】以上説明したように、この図１９の実施例
中のセンスアンプの第１段目のＮチャネルＭＯＳトラン
ジスタＱ３０３，Ｑ３０４および図２０の実施例中のセ
ンスアンプの第１段目のＰチャネルＭＯＳトランジスタ
Ｑ４０３，Ｑ４０４はそれぞれ電圧利得が１以下のソー
スフォロワーとして動作し、図１９の実施例中のセンス
アンプの第１段目のゲートとドレインがクロスカップル
接続されたＮチャネルＭＯＳトランジスタＱ３０５，Ｑ
３０６および図２０の実施例中のセンスアンプの第１段
目のゲートとドレインがクロスカップル接続されたＰチ
ャネルＭＯＳトランジスタＱ４０５，Ｑ４０６は上記ソ
ースフォロワーのソース負荷回路として動作し、このク
ロスカップル接続負荷回路の電圧利得は１よりはるかに
大きい。

【００５９】図１９および図２０の実施例においては、
以前の実施例と同様にパルス信号φ２，￣φ２に応答し
てＭＯＳトランジスタＱ３０８，Ｑ３０９，Ｑ４０８，
Ｑ４０９が導通することによって、クロスカップル接続
された負荷ＭＯＳトランジスタＱ３０５，Ｑ３０６，Ｑ
４０５，Ｑ４０６の正帰還動作が解消される。

【００６０】また、本発明はＳＲＡＭに限定されるもの
ではなく、ＤＲＡＭ，ＰＲＯＭ，ＥＰＲＯＭ等のメモリ
装置全般に適用することが可能である。

【００６１】さらに本発明は上記した具体的実施例に限
定されるものでは無く、その基本的技術思想に従って種
々の変形が可能であることは言うまでも無い。

【００６２】

【発明の効果】本発明によれば、高速にデータ線対の出
力を増幅して出力することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す回路図。

【図２】図１の回路を動作させるのに好適なタイミング
図。

【図３】従来技術を示す回路図。

【図４】従来技術を示す回路図。

【図５】本発明の他の実施例を示す回路図。

【図６】本発明の他の実施例を示す回路図。

【図７】本発明の他の実施例を示す回路図。

【図８】本発明の他の実施例を示す回路図。

【図９】従来のセンス回路を示す回路図。

【図１０】本発明の一実施例（図６）および従来のセン
ス回路例（図９）のセンス増幅に要する遅延時間のセン
スアンプ平均電流依存性を示す特性図。

【図１１】本発明の他の実施例を示す回路図。

【図１２】本願発明者等によって出願前に検討された回
路を示す回路図。

【図１３】図１１の実施例の動作波形図。

【図１４】それぞれ本発明の他の実施例を示す回路図。

【図１５】それぞれ本発明の他の実施例を示す回路図。

【図１６】それぞれ本発明の他の実施例を示す回路図。

【図１７】図１６の実施例の動作を説明するための動作
波形図。

【図１８】本発明の他の実施例を示す回路図。

【図１９】本発明の他の実施例を示す回路図。

【図２０】本発明の他の実施例を示す回路図。

【図２１】図６の実施例と図７の実施例の特性の相違を
示す図。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 石橋 孝一郎 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 花村 昭次 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B015 JJ21 KB09 KB12 KB23 KB92 QQ01

Claims (8)

【特許請求の範囲】
1. 【請求項１】複数のメモリセルと、 上記複数のメモリセルに接続された複数のデータ線対
   と、 上記複数のデータ線対の各データ線対に接続された第１
   のスイッチ回路と、 上記第１のスイッチ回路を介して上記複数のデータ線対
   に共通に接続されたコモンデータ線対と、 上記コモンデータ線対の間に接続された第２のスイッチ
   回路と、 上記コモンデータ線対から入力され、上記コモンデータ
   線対の間の電位差を増幅して上記コモンデータ線対に出
   力する第１回路と、 上記コモンデータ線対から入力され、上記コモンデータ
   線対の間の電位差を増幅して第１及び第２出力線に出力
   する正帰還の第２回路とを有し、 上記第１回路は、 上記コモンデータ線対の上記他方のコモンデータ線にそ
   のゲートが接続され、上記コモンデータ線対の上記一方
   のコモンデータ線にそのドレインが接続され、第１動作
   電位点と第２動作電位点との間にそのソース・ドレイン
   経路が形成されたＰチャネル型第１ＭＯＳトランジスタ
   及びＮチャネル型第２ＭＯＳトランジスタと、 上記コモンデータ線対の上記一方のコモンデータ線にそ
   のゲートが接続され、上記コモンデータ線対の上記他方
   のコモンデータ線にそのドレインが接続され、上記第１
   と第２動作電位点との間にそのソース・ドレイン経路が
   形成されたＰチャネル型第３ＭＯＳトランジスタ及びＮ
   チャネル型第４ＭＯＳトランジスタとを有することを特
   徴とする半導体集積回路。
2. 【請求項２】請求項１記載の半導体集積回路において、 上記第２回路は、 そのゲートが上記コモンデータ線対の一方のコモンデー
   タ線に接続された第５ＭＯＳトランジスタと、 そのゲートが上記コモンデータ線対の他方のコモンデー
   タ線に接続されるとともにそのソースが上記第５ＭＯＳ
   トランジスタのソースに接続された第６ＭＯＳトランジ
   スタと、 そのドレインが上記第１出力線に接続され、そのソース
   ・ドレイン経路が上記第５ＭＯＳトランジスタのソース
   ・ドレイン経路に直列に接続された第７ＭＯＳトランジ
   スタと、 そのドレインが上記第２出力線及び上記第７ＭＯＳトラ
   ンジスタのゲートに接続され、そのソース・ドレイン経
   路が上記第６ＭＯＳトランジスタのソース・ドレイン経
   路に直列に接続され、そのゲートが上記第７ＭＯＳトラ
   ンジスタのドレインに接続された第８ＭＯＳトランジス
   タとを有することを特徴とする半導体集積回路。
3. 【請求項３】請求項１記載の半導体集積回路において、 上記第２回路は、 そのゲートが上記第１コモンデータ線に接続されるとと
   もにそのソースが第１出力線に接続された第５ＭＯＳト
   ランジスタと、 そのゲートが上記第２コモンデータ線に接続されるとと
   もにそのソースが第２出力線に接続された第６ＭＯＳト
   ランジスタと、 そのドレインが上記第１出力線に接続され、そのソース
   ・ドレイン経路が上記第５ＭＯＳトランジスタのソース
   ・ドレイン経路に直列に接続された第７ＭＯＳトランジ
   スタと、 そのドレインが上記第２出力線及び上記第７ＭＯＳトラ
   ンジスタのゲートに接続され、そのソース・ドレイン経
   路が上記第６ＭＯＳトランジスタのソース・ドレイン経
   路に直列に接続され、そのゲートが上記第７ＭＯＳトラ
   ンジスタのドレインに接続された第８ＭＯＳトランジス
   タとを有することを特徴とする半導体集積回路。
4. 【請求項４】請求項３に記載の半導体集積回路におい
   て、 上記第１と第２出力線から入力され、上記第１と第２出
   力線の間の電位差を増幅して第３及び第４出力線に出力
   する第３回路とを有し、 上記第３回路は、 そのゲートが上記第１出力線に接続された第１導電型チ
   ャネルの第９ＭＯＳトランジスタと、 そのゲートが上記第２出力線に接続されるとともにその
   ソースが上記第９ＭＯＳトランジスタのソースに接続さ
   れた上記第１導電型チャネルの第１０ＭＯＳトランジス
   タと、 そのドレインが第３出力線に接続され、そのソース・ド
   レイン経路が上記第９ＭＯＳトランジスタのソース・ド
   レイン経路に直列に接続された第２導電型チャネルの第
   １１ＭＯＳトランジスタと、 そのドレインが第４出力線及び上記第１１ＭＯＳトラン
   ジスタのゲートに接続され、そのソース・ドレイン経路
   が上記第１０ＭＯＳトランジスタのソース・ドレイン経
   路に直列に接続され、そのゲートが上記第９ＭＯＳトラ
   ンジスタのドレインに接続された上記第２導電型チャネ
   ルの第１２ＭＯＳトランジスタとを有することを特徴と
   する半導体集積回路。
5. 【請求項５】請求項１乃至請求項４のいずれかに記載の
   半導体集積回路において、 上記第１回路の動作状態を制御する第３のスイッチ回路
   とを有し、 上記第３のスイッチ回路を導通状態とする期間と上記第
   ２スイッチ回路を導通状態とする期間の間に重なりがあ
   ることを特徴とする半導体集積回路。
6. 【請求項６】請求項１乃至請求項４のいずれかに記載の
   半導体集積回路において、 上記第１動作電位点と上記第２動作電位点との間の電位
   差よりも小さい電位差が上記コモンデータ線対間に出力
   されている間に上記第３のスイッチ回路が非導通状態と
   されることを特徴とする半導体集積回路。
7. 【請求項７】請求項１乃至請求項６のいずれかに記載の
   半導体集積回路において、 上記第２回路の動作状態を制御する第４のスイッチ回路
   とを有することを特徴とする半導体集積回路。
8. 【請求項８】請求項１乃至請求項７のいずれかに記載の
   半導体集積回路において、 上記複数のメモリセルの各々はＳＲＡＭセルからなるこ
   とを特徴とする半導体集積回路。