JP2002330067A - Charge pump circuit and phase synchronizing loop circuit - Google Patents

Charge pump circuit and phase synchronizing loop circuit

Info

Publication number
JP2002330067A
JP2002330067A JP2001134536A JP2001134536A JP2002330067A JP 2002330067 A JP2002330067 A JP 2002330067A JP 2001134536 A JP2001134536 A JP 2001134536A JP 2001134536 A JP2001134536 A JP 2001134536A JP 2002330067 A JP2002330067 A JP 2002330067A
Authority
JP
Japan
Prior art keywords
transistor
circuit
signal
level
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001134536A
Other languages
Japanese (ja)
Inventor
Takeshi Tanaka
剛 田中
Shoei Ogawa
昭英 小川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2001134536A priority Critical patent/JP2002330067A/en
Publication of JP2002330067A publication Critical patent/JP2002330067A/en
Pending legal-status Critical Current

Links

Abstract

PROBLEM TO BE SOLVED: To provide a charge pump circuit and a phase synchronizing loop circuit capable of effectively reducing overshoot currents to be superimposed on input and output currents. SOLUTION: A p-type MOS transistor 22a and a p-type MOS transistor 22b are constituted so that the rate of the channel length to the width can be the same, and drain currents approximating to the same gate voltage are allowed to run. When a signal UP is turned into a high level, the p-type MOS transistor 22b is conducted in a saturated state, and the p-type MOS transistor 22a is turned into a non-conductive state. When the signal UP is turned into a low level, the p-type MOS transistor 22a is conducted, and the p-type MOS transistor 22b is turned into the non-conductive state. In any case, the source potentials of the p-type MOS transistor 22a and the p-type MOS transistor 22b are fixed, and any parasitic capacity in parallel with a constant current circuit 21 is not charged or discharged. In the same way, any parasitic capacity in parallel with a constant current circuit 23 is not charged or discharged.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、チャージポンプ回
路およびこれを含む位相同期ループ回路に係り、特に、
半導体集積回路上に構成されるチャージポンプ回路およ
びこれを含む位相同期ループ回路に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a charge pump circuit and a phase locked loop circuit including the same.
The present invention relates to a charge pump circuit configured on a semiconductor integrated circuit and a phase locked loop circuit including the same.

【0002】[0002]

【従来の技術】位相同期ループ回路(Phase Locked Loo
p circuit:PLL回路)は、入力信号と位相や周波数
が同期した出力信号が得られる回路であり、クロック逓
倍回路や、クロック再生回路、周波数シンセサイザな
ど、周波数制御を行なう種々の回路に用いられている。
2. Description of the Related Art Phase Locked Loop (Phase Locked Loo)
A p circuit (PLL circuit) is a circuit that can obtain an output signal whose phase and frequency are synchronized with an input signal, and is used for various circuits that perform frequency control, such as a clock multiplication circuit, a clock reproduction circuit, and a frequency synthesizer. I have.

【0003】一般的なPLL回路は、位相周波数比較
器、チャージポンプ回路、ローパスフィルタ、電圧制御
発振器(Voltage Controled Oscillator:VCO)、お
よび分周器がループ状に接続された構成を有している。
A general PLL circuit has a configuration in which a phase frequency comparator, a charge pump circuit, a low-pass filter, a voltage controlled oscillator (VCO), and a frequency divider are connected in a loop. .

【0004】位相周波数比較器において、入力信号と帰
還信号との位相差および周波数差が比較され、この比較
結果に応じた入出力電流がチャージポンプ回路により生
成されて、ローパスフィルタに供給される。この入出力
電流によってローパスフィルタのキャパシタが充放電さ
れて、平滑化された電圧が生成される。平滑化された電
圧に応じてVCOの出力信号の周波数が変化すると、こ
の出力信号が分周器によって分周された帰還信号の周波
数も変化する。帰還信号の位相が入力信号に対して遅れ
ている場合、帰還信号の周波数を高める方向にチャージ
ポンプ回路の入出力電流が調整され、これによりローパ
スフィルタの出力電圧が変化して、VCOの出力信号の
周波数が変化し、帰還信号の周波数が高くなる。逆に、
帰還信号の位相が入力信号に対して進んでいる場合に
は、帰還信号の周波数を下げる方向にチャージポンプ回
路の入出力電流が調整される。このようにして、入力信
号と位相が同期するように帰還信号の位相および周波数
が制御される。
In the phase frequency comparator, a phase difference and a frequency difference between an input signal and a feedback signal are compared, and an input / output current corresponding to the comparison result is generated by a charge pump circuit and supplied to a low-pass filter. The capacitor of the low-pass filter is charged and discharged by this input / output current to generate a smoothed voltage. When the frequency of the output signal of the VCO changes according to the smoothed voltage, the frequency of the feedback signal obtained by dividing the output signal by the frequency divider also changes. When the phase of the feedback signal is delayed with respect to the input signal, the input / output current of the charge pump circuit is adjusted in a direction to increase the frequency of the feedback signal, whereby the output voltage of the low-pass filter changes and the output signal of the VCO And the frequency of the feedback signal increases. vice versa,
When the phase of the feedback signal is advanced with respect to the input signal, the input / output current of the charge pump circuit is adjusted in a direction to lower the frequency of the feedback signal. In this way, the phase and frequency of the feedback signal are controlled so that the phase is synchronized with the input signal.

【0005】[0005]

【発明が解決しようとする課題】ところで、従来のチャ
ージポンプ回路は、回路の寄生容量のために入出力電流
にオーバーシュートが発生するという問題がある。以
下、この問題を説明するために、図12を参照して従来
のチャージポンプ回路について説明する。図12は、従
来のチャージポンプ回路の例を示す回路図である。図1
2に示すチャージポンプ回路は、定電流回路1、p型M
OSトランジスタ2、定電流回路3、およびn型MOS
トランジスタ4を有するとともに、回路の寄生容量C1
および寄生容量C2を含んでいる。
Incidentally, the conventional charge pump circuit has a problem that overshoot occurs in the input / output current due to the parasitic capacitance of the circuit. Hereinafter, to explain this problem, a conventional charge pump circuit will be described with reference to FIG. FIG. 12 is a circuit diagram showing an example of a conventional charge pump circuit. FIG.
The charge pump circuit shown in FIG.
OS transistor 2, constant current circuit 3, and n-type MOS
It has the transistor 4 and the parasitic capacitance C1 of the circuit.
And parasitic capacitance C2.

【0006】定電流回路1は、電源ラインから一定の電
流I1をp型MOSトランジスタのソースに流す。ま
た、定電流回路1と並列に寄生容量C1が発生してい
る。p型MOSトランジスタ2は、ソースに定電流回路
1の電流I1を入力し、ドレインが電流入出力端子LP
Fに接続され、ゲートに信号UPを入力する。定電流回
路3は、n型MOSトランジスタ2のソースから一定の
電流I2を接地ラインに流す。また、定電流回路3と並
列に寄生容量C2が発生している。n型MOSトランジ
スタ4は、ソースから定電流回路3の電流I2を出力
し、ドレインが電流入出力端子LPFに接続され、ゲー
トに信号DNを入力する。
[0006] The constant current circuit 1 allows a constant current I1 to flow from the power supply line to the source of the p-type MOS transistor. Further, a parasitic capacitance C1 is generated in parallel with the constant current circuit 1. The source of the p-type MOS transistor 2 is the current I1 of the constant current circuit 1, and the drain is the current input / output terminal LP.
F, and inputs the signal UP to the gate. The constant current circuit 3 allows a constant current I2 to flow from the source of the n-type MOS transistor 2 to the ground line. Further, a parasitic capacitance C2 is generated in parallel with the constant current circuit 3. The n-type MOS transistor 4 outputs the current I2 of the constant current circuit 3 from the source, the drain is connected to the current input / output terminal LPF, and the signal DN is input to the gate.

【0007】信号UPおよび信号DNは、位相周波数比
較器から出力されるハイレベルまたはローレベルのパル
ス信号である。ローパスフィルタの出力電圧を上昇させ
る場合、信号UPはローレベルに設定される。これによ
り、p型MOSトランジスタ2が導通して、定電流回路
1からの電流I1が電流入出力端子LPFから出力さ
れ、この電流によってローパスフィルタのキャパシタが
充電される。逆に、ローパスフィルタの出力電圧を低下
させる場合には、信号DNがハイレベルに設定される。
これにより、n型MOSトランジスタ4が導通して、電
流入出力端子LPFから電流I2が定電流回路3に入力
され、この電流によってローパスフィルタのキャパシタ
が放電される。このように、ローパスフィルタの出力電
圧を上昇させる場合にはp型MOSトランジスタ2が導
通し、低下させる場合にはn型MOSトランジスタ4が
導通して、電流入出力端子LPFからローパスフィルタ
のキャパシタを充放電させる電流が入出力される。
The signal UP and the signal DN are high-level or low-level pulse signals output from the phase frequency comparator. When increasing the output voltage of the low-pass filter, the signal UP is set to a low level. As a result, the p-type MOS transistor 2 conducts, and the current I1 from the constant current circuit 1 is output from the current input / output terminal LPF, and the capacitor of the low-pass filter is charged by this current. Conversely, when lowering the output voltage of the low-pass filter, the signal DN is set to a high level.
As a result, the n-type MOS transistor 4 conducts, and the current I2 is input to the constant current circuit 3 from the current input / output terminal LPF, and this current discharges the capacitor of the low-pass filter. Thus, when increasing the output voltage of the low-pass filter, the p-type MOS transistor 2 conducts, and when decreasing, the n-type MOS transistor 4 conducts, and the capacitor of the low-pass filter is connected from the current input / output terminal LPF. The current to be charged and discharged is input and output.

【0008】一方、これらのトランジスタが非導通状態
の場合には、電流が遮断されるために定電流回路のコン
ダクタンスが大きくなり、定電流回路は導通状態とな
る。例えば、信号UPがハイレベルとなってp型MOS
トランジスタ2が非導通状態になると、定電流回路1は
導通状態となる。これにより、寄生容量C1に充電され
ている負電荷はこの定電流回路1によって放電されて、
p型MOSトランジスタのソース電圧は電源電圧VDD
に近づく。
On the other hand, when these transistors are off, the conductance of the constant current circuit increases because the current is cut off, and the constant current circuit is turned on. For example, when the signal UP goes high and the p-type MOS
When the transistor 2 is turned off, the constant current circuit 1 is turned on. Thereby, the negative charge charged in the parasitic capacitance C1 is discharged by the constant current circuit 1, and
The source voltage of the p-type MOS transistor is the power supply voltage VDD.
Approach.

【0009】この状態で信号UPがローレベルとなって
p型MOSトランジスタ2が導通状態となると、放電さ
れていた寄生容量C1に再び負電荷が充電され、寄生容
量C1の両端電圧は電源電圧VDDと電流入出力端子L
PFとの間の電位差と等しくなる。寄生容量C1を充電
する負電荷は、電流入出力端子LPFを介してローパス
フィルタのキャパシタから供給されるため、電流入出力
端子LPFの出力電流には、定電流回路1の電流I1
に、寄生容量C1を充電するための電流Ipがオーバー
シュート電流として重畳される。
In this state, when the signal UP goes low and the p-type MOS transistor 2 becomes conductive, the discharged parasitic capacitance C1 is charged with negative charge again, and the voltage across the parasitic capacitance C1 becomes the power supply voltage VDD. And current input / output terminal L
It becomes equal to the potential difference between PF. Since the negative charge for charging the parasitic capacitance C1 is supplied from the capacitor of the low-pass filter via the current input / output terminal LPF, the output current of the current input / output terminal LPF includes the current I1
The current Ip for charging the parasitic capacitance C1 is superimposed as an overshoot current.

【0010】同様に、信号DNがローレベルとなってn
型MOSトランジスタ4が非導通状態になると、定電流
回路3は導通状態となる。これにより、寄生容量C2に
充電されている正電荷はこの定電流回路3によって放電
されて、n型MOSトランジスタ4のソース電圧は接地
電圧に近づく。
Similarly, when the signal DN goes low, n
When the type MOS transistor 4 is turned off, the constant current circuit 3 is turned on. As a result, the positive charge charged in the parasitic capacitance C2 is discharged by the constant current circuit 3, and the source voltage of the n-type MOS transistor 4 approaches the ground voltage.

【0011】この状態で信号DNがハイレベルとなって
n型MOSトランジスタ4が導通状態となると、放電さ
れていた寄生容量C2に再び負電荷が充電され、寄生容
量C2の両端電圧は電流入出力端子LPFと接地ライン
との間の電位差と等しくなる。寄生容量C2を充電する
正電荷は、電流入出力端子LPFを介してローパスフィ
ルタのキャパシタから供給されるため、電流入出力端子
LPFの入力電流には、定電流回路3の電流I2に、寄
生容量C2を充電するための電流Inがオーバーシュー
ト電流として重畳される。
In this state, when the signal DN goes high and the n-type MOS transistor 4 becomes conductive, the discharged parasitic capacitance C2 is again charged with negative charges, and the voltage across the parasitic capacitance C2 is a current input / output. It is equal to the potential difference between the terminal LPF and the ground line. Since the positive charge for charging the parasitic capacitance C2 is supplied from the capacitor of the low-pass filter via the current input / output terminal LPF, the input current of the current input / output terminal LPF includes the parasitic capacitance to the current I2 of the constant current circuit 3. A current In for charging C2 is superimposed as an overshoot current.

【0012】このように、従来のチャージポンプ回路に
は、電源ライン側または接地ライン側のトランジスタが
導通して電流入出力端子LPFから電流が入出力される
初期において、寄生容量を充電させるためのオーバーシ
ュート電流が発生してしまう問題がある。このようなオ
ーバーシュート電流によってローパスフィルタの平滑電
圧が変動すると、PLL回路ではこの変動を補正するよ
うに帰還制御が働いて、出力信号の周波数が絶えず変動
する周波数ジッタが発生してしまう問題がある。
As described above, in the conventional charge pump circuit, in the initial stage when the transistor on the power supply line side or the ground line side becomes conductive and current is input / output from the current input / output terminal LPF, the parasitic capacitance is charged. There is a problem that an overshoot current is generated. When the smoothing voltage of the low-pass filter fluctuates due to such an overshoot current, feedback control works in the PLL circuit to correct the fluctuation, and there is a problem that a frequency jitter in which the frequency of the output signal constantly fluctuates occurs. .

【0013】また、このオーバーシュート電流の大きさ
は、寄生容量の容量値や電流入出力端子LPFの電圧レ
ベルなどに影響を受けて変動するため、通常、出力電流
と入力電流とでは一致しない。したがって、たとえ電流
I1と電流I2の大きさが一致していても、このオーバ
ーシュート量の差によって、同一位相差に対する出力電
流と入力電流との平均電流値に差を生じてしまう。PL
L回路ではこの差を補正するように帰還制御が働くた
め、入力信号と帰還信号に定常的な位相のずれ(位相オ
フセットという)が発生してしまう問題がある。
The magnitude of the overshoot current varies depending on the capacitance value of the parasitic capacitance, the voltage level of the current input / output terminal LPF, and the like, so that the output current and the input current usually do not match. Therefore, even if the magnitudes of the currents I1 and I2 match, this difference in the amount of overshoot causes a difference in the average current value between the output current and the input current for the same phase difference. PL
In the L circuit, feedback control works so as to correct this difference, so that there is a problem that a steady phase shift (referred to as phase offset) occurs between the input signal and the feedback signal.

【0014】さらに、オーバーシュート電流の大きさは
電流入出力端子LPFの電圧レベルに応じて変化するた
め、上述した位相オフセットは電流入出力端子LPFの
電圧レベルに依存する傾向を有する。一方、VCOの入
力電圧に対する発振周波数の特性は製造プロセスにおけ
る個体ごとのばらつきに応じて変動し易い。したがっ
て、位相オフセットが個体ごとに大きくばらついてしま
う問題がある。
Furthermore, since the magnitude of the overshoot current changes according to the voltage level of the current input / output terminal LPF, the above-described phase offset tends to depend on the voltage level of the current input / output terminal LPF. On the other hand, the characteristics of the oscillation frequency with respect to the input voltage of the VCO tend to fluctuate in accordance with individual variations in the manufacturing process. Therefore, there is a problem that the phase offset greatly varies from individual to individual.

【0015】本発明はかかる事情に鑑みてなされたもの
であり、その目的は、入出力電流に重畳されるオーバー
シュート電流成分を効果的に削減できるチャージポンプ
回路およびこれを有する位相同期ループ回路を提供する
ことにある。
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a charge pump circuit capable of effectively reducing an overshoot current component superimposed on an input / output current, and a phase locked loop circuit having the same. To provide.

【0016】[0016]

【課題を解決するための手段】上記の目的を達成するた
め、本発明の第1の観点にかかるチャージポンプ回路
は、電流入出力端子と、第1の電位から出力端子へ流れ
る電流を一定に制御する第1の定電流回路と、制御端子
に入力される信号のレベルに応じて、上記第1の定電流
回路の出力端子から上記電流入出力端子に流れる導通電
流を制御する第1のトランジスタと、制御端子に入力さ
れる信号のレベルに応じて、上記第1の定電流回路の出
力端子から上記第1の電位より低い第2の電位に流れる
導通電流を制御する第2のトランジスタと、入力される
第1の制御信号に応じて、上記第1のトランジスタが導
通状態となる第1のレベルの信号を上記第1のトランジ
スタの制御端子に入力するとともに、上記第2のトラン
ジスタが非導通状態となる第2のレベルの信号を上記第
2のトランジスタの制御端子に入力する第1の状態と、
上記第2のレベルの信号を上記第1のトランジスタの制
御端子に入力するとともに、上記第1のレベルの信号を
上記第2のトランジスタの制御端子に入力する第2の状
態とを切り換える第1の導通制御回路と、入力端子から
上記第2の電位へ流れる電流を一定に制御する第2の定
電流回路と、制御端子に入力される信号のレベルに応じ
て、上記電流入出力端子から上記第2の定電流回路の入
力端子に流れる導通電流を制御する第3のトランジスタ
と、制御端子に入力される信号のレベルに応じて、上記
第1の電位から上記第2の定電流回路の入力端子に流れ
る導通電流を制御する第4のトランジスタと、入力され
る第2の制御信号に応じて、上記第3のトランジスタが
導通状態となる第3のレベルの信号を上記第3のトラン
ジスタの制御端子に入力するとともに、上記第4のトラ
ンジスタが非導通状態となる第4のレベルの信号を上記
第4のトランジスタの制御端子に入力する第3の状態
と、上記第4のレベルの信号を上記第3のトランジスタ
の制御端子に入力するとともに、上記第3のレベルの信
号を上記第4のトランジスタの制御端子に入力する第4
の状態とを切り換える第2の導通制御回路とを有する。
In order to achieve the above object, a charge pump circuit according to a first aspect of the present invention has a current input / output terminal and a constant current flowing from a first potential to an output terminal. A first constant current circuit for controlling, and a first transistor for controlling a conduction current flowing from an output terminal of the first constant current circuit to the current input / output terminal according to a level of a signal input to a control terminal And a second transistor for controlling a conduction current flowing from an output terminal of the first constant current circuit to a second potential lower than the first potential according to a level of a signal input to the control terminal; In response to the input first control signal, a first-level signal that turns on the first transistor is input to a control terminal of the first transistor, and the second transistor is turned off. Status The second level of the signal becomes a first state in which input to the control terminal of the second transistor,
A first state for inputting the signal of the second level to a control terminal of the first transistor and a second state for inputting the signal of the first level to a control terminal of the second transistor; A continuity control circuit, a second constant current circuit for controlling a current flowing from the input terminal to the second potential to be constant, and a second constant current circuit for controlling the current flowing from the current input / output terminal to the second A third transistor for controlling a conduction current flowing to an input terminal of the second constant current circuit, and an input terminal of the second constant current circuit from the first potential according to a level of a signal input to the control terminal. A fourth transistor for controlling a conduction current flowing through the third transistor, and a third level signal for turning on the third transistor in response to a second control signal inputted thereto, the control terminal of the third transistor A third state in which a fourth level signal that causes the fourth transistor to be in a non-conducting state is input to a control terminal of the fourth transistor; And inputting the signal of the third level to the control terminal of the fourth transistor.
And a second conduction control circuit for switching between the states.

【0017】本発明のチャージポンプ回路によれば、上
記第1の状態において、上記第1のレベルの信号が上記
第1のトランジスタの制御端子に入力されて、上記第1
のトランジスタが導通状態となるとともに、上記第2の
レベルの信号が上記第2のトランジスタの制御端子に入
力されて、上記第2のトランジスタが非導通状態とな
る。これにより、上記第1の定電流回路からの出力電流
は、上記第1のトランジスタを導通して、上記電流入出
力端子に流れる。上記第2の状態においては、上記第2
のレベルの信号が上記第1のトランジスタの制御端子に
入力されて、上記第1のトランジスタが非導通状態とな
るとともに、上記第1のレベルの信号が上記第2のトラ
ンジスタの制御端子に入力されて、上記第2のトランジ
スタが導通状態となる。これにより、上記第1の定電流
回路からの出力電流は、上記第2のトランジスタを導通
して、上記第2の電位に流れる。上記第3の状態におい
ては、上記第3のレベルの信号が上記第3のトランジス
タの制御端子に入力されて、上記第3のトランジスタが
導通状態となるとともに、上記第4のレベルの信号が上
記第4のトランジスタの制御端子に入力されて、上記第
4のトランジスタが非導通状態となる。これにより、上
記電流入出力端子から上記第3のトランジスタを導通し
て、上記第2の定電流回路に入力電流が流れる。上記第
4の状態においては、上記第4のレベルの信号が上記第
3のトランジスタの制御端子に入力されて、上記第3の
トランジスタが非導通状態となるとともに、上記第3の
レベルの信号が上記第4のトランジスタの制御端子に入
力されて、上記第4のトランジスタが導通状態となる。
これにより、上記第1の電位から上記第4のトランジス
タを導通して、上記第2の定電流回路に入力電流が流れ
る。
According to the charge pump circuit of the present invention, in the first state, the first level signal is input to the control terminal of the first transistor, and
Is turned on, the signal of the second level is input to the control terminal of the second transistor, and the second transistor is turned off. Accordingly, the output current from the first constant current circuit conducts the first transistor and flows to the current input / output terminal. In the second state, the second state
Is input to the control terminal of the first transistor, the first transistor is turned off, and the signal of the first level is input to the control terminal of the second transistor. Thus, the second transistor is turned on. Thus, the output current from the first constant current circuit conducts the second transistor and flows to the second potential. In the third state, the signal of the third level is input to a control terminal of the third transistor, the third transistor is turned on, and the signal of the fourth level is changed to the third level. The signal is input to the control terminal of the fourth transistor, so that the fourth transistor is turned off. Thereby, the third transistor is conducted from the current input / output terminal, and an input current flows to the second constant current circuit. In the fourth state, the signal of the fourth level is input to the control terminal of the third transistor, the third transistor is turned off, and the signal of the third level is turned off. The signal is input to the control terminal of the fourth transistor, and the fourth transistor is turned on.
As a result, the fourth transistor is turned on from the first potential, and an input current flows to the second constant current circuit.

【0018】好適には、上記第1のトランジスタおよび
上記第2のトランジスタは、上記制御端子の電圧レベル
が同一の場合に、上記導通電流が互いに近似し、上記第
3のトランジスタおよび上記第4のトランジスタは、上
記制御端子の電圧レベルが同一の場合に、上記導通電流
が互いに近似する。この場合、上記第1のトランジスタ
および上記第2のトランジスタが、互いに近似した形態
を有する等価な構造のトランジスタであっても良く、ま
た、上記第3のトランジスタおよび上記第4のトランジ
スタが、互いに近似した形態を有する等価な構造のトラ
ンジスタであっても良い。
Preferably, when the voltage level of the control terminal is the same, the first transistor and the second transistor have similar conduction currents, and the third transistor and the fourth transistor have the same conduction level. The transistors have similar conduction currents when the control terminal has the same voltage level. In this case, the first transistor and the second transistor may be transistors having an equivalent structure having a form similar to each other, and the third transistor and the fourth transistor may be similar to each other. A transistor having an equivalent structure having the above configuration may be used.

【0019】また、上記第1の導通制御回路が、上記第
1の制御信号に応じて、入力される上記第1のレベルの
信号または入力される上記第2のレベルの信号を切り換
えて、上記第1のトランジスタの制御端子および上記第
2のトランジスタの制御端子にそれぞれ出力する第1の
スイッチ回路を含んでも良く、上記第2の導通制御回路
が、上記第2の制御信号に応じて、入力される上記第3
のレベルの信号または入力される上記第4のレベルの信
号を切り換えて、上記第3のトランジスタの制御端子お
よび上記第4のトランジスタの制御端子にそれぞれ出力
する第2のスイッチ回路を含んでも良い。この場合、上
記第1の導通制御回路が、上記第1のレベルの電圧を生
成する第1の電圧生成回路と、上記第1の電圧生成回路
の出力ラインにおけるノイズ成分を減衰させるフィルタ
回路とを含んでも良く、また、上記第2の導通制御回路
が、上記第2のレベルの電圧を生成する第2の電圧生成
回路と、上記第2の電圧生成回路の出力ラインにおける
ノイズ成分を減衰させるフィルタ回路とを含んでも良
い。
Further, the first conduction control circuit switches the input first-level signal or the input second-level signal in response to the first control signal. The semiconductor device may include a first switch circuit that outputs signals to a control terminal of a first transistor and a control terminal of the second transistor, respectively, and the second conduction control circuit receives an input signal in response to the second control signal. The third
And a second switch circuit for switching the signal of the fourth level or the input signal of the fourth level and outputting the signals to the control terminal of the third transistor and the control terminal of the fourth transistor, respectively. In this case, the first conduction control circuit includes a first voltage generation circuit that generates the first level voltage, and a filter circuit that attenuates a noise component in an output line of the first voltage generation circuit. The second conduction control circuit may include a second voltage generation circuit that generates the second level voltage, and a filter that attenuates a noise component in an output line of the second voltage generation circuit. And a circuit.

【0020】また、上記第1の導通制御回路が、入出力
端子が上記第1の電位に接続される第5のトランジスタ
および第6のトランジスタと、上記第1の状態におい
て、上記第1のレベルの信号を上記第5のトランジスタ
の制御端子に入力し、上記第6のトランジスタの制御端
子を上記第2の電位に接続し、上記第2の状態におい
て、上記第1のレベルの信号を上記第6のトランジスタ
の制御端子に入力し、上記第5のトランジスタの制御端
子を上記第2の電位に接続する第3のスイッチ回路とを
含んでも良く、上記第2の導通制御回路が、入出力端子
が上記第2の電位に接続される第7のトランジスタおよ
び第8のトランジスタと、上記第3の状態において、上
記第3のレベルの信号を上記第7のトランジスタの制御
端子に入力し、上記第8のトランジスタの制御端子を上
記第1の電位に接続し、上記第4の状態において、上記
第3のレベルの信号を上記第8のトランジスタの制御端
子に入力し、上記第7のトランジスタの制御端子を上記
第1の電位に接続する第4のスイッチ回路とを含んでも
良い。
Further, the first conduction control circuit includes a fifth transistor and a sixth transistor whose input / output terminals are connected to the first potential, and the first level in the first state. Is input to the control terminal of the fifth transistor, the control terminal of the sixth transistor is connected to the second potential, and in the second state, the signal of the first level is transmitted to the control terminal of the fifth transistor. And a third switch circuit that inputs the control terminal of the fifth transistor to the control terminal of the fifth transistor and connects the control terminal of the fifth transistor to the second potential. And the seventh transistor and the eighth transistor connected to the second potential, and in the third state, inputting the signal of the third level to a control terminal of the seventh transistor, Is connected to the first potential, and in the fourth state, the signal of the third level is input to the control terminal of the eighth transistor, and the control terminal of the seventh transistor is To the first potential.

【0021】本発明の第2の観点にかかる位相同期ルー
プ回路は、入力信号と帰還信号との位相差を比較し、当
該比較結果に応じたレベルを有する第1の制御信号およ
び第2の制御信号を出力する位相比較回路と、上記第1
の制御信号および上記第2の制御信号のレベルに応じて
電流を入力または出力するチャージポンプ回路と、上記
チャージポンプ回路の入出力電流を受けて、平滑化した
電圧を出力する平滑化回路と、上記平滑化回路の出力電
圧に応じた周波数を有する上記帰還信号を生成する電圧
制御発振回路とを有する位相同期ループ回路において、
上記チャージポンプ回路は、電流入出力端子と、第1の
電位から出力端子へ流れる電流を一定に制御する第1の
定電流回路と、制御端子に入力される信号のレベルに応
じて、上記第1の定電流回路の出力端子から上記電流入
出力端子に流れる導通電流を制御する第1のトランジス
タと、制御端子に入力される信号のレベルに応じて、上
記第1の定電流回路の出力端子から上記第1の電位より
低い第2の電位に流れる導通電流を制御する第2のトラ
ンジスタと、上記第1の制御信号に応じて、上記第1の
トランジスタが導通状態となる第1のレベルの信号を上
記第1のトランジスタの制御端子に入力するとともに、
上記第2のトランジスタが非導通状態となる第2のレベ
ルの信号を上記第2のトランジスタの制御端子に入力す
る第1の状態、または、上記第2のレベルの信号を上記
第1のトランジスタの制御端子に入力するとともに、上
記第1のレベルの信号を上記第2のトランジスタの制御
端子に入力する第2の状態を切り換える第1の導通制御
回路と、入力端子から上記第2の電位へ流れる電流を一
定に制御する第2の定電流回路と、制御端子に入力され
る信号のレベルに応じて、上記電流入出力端子から上記
第2の定電流回路の入力端子に流れる導通電流を制御す
る第3のトランジスタと、制御端子に入力される信号の
レベルに応じて、上記第1の電位から上記第2の定電流
回路の入力端子に流れる導通電流を制御する第4のトラ
ンジスタと、上記第2の制御信号に応じて、上記第3の
トランジスタが導通状態となる第3のレベルの信号を上
記第3のトランジスタの制御端子に入力するとともに、
上記第4のトランジスタが非導通状態となる第4のレベ
ルの信号を上記第4のトランジスタの制御端子に入力す
る第3の状態、または、上記第4のレベルの信号を上記
第3のトランジスタの制御端子に入力するとともに、上
記第3のレベルの信号を上記第4のトランジスタの制御
端子に入力する第4の状態を切り換える第2の導通制御
回路とを含む。
A phase locked loop circuit according to a second aspect of the present invention compares a phase difference between an input signal and a feedback signal, and outputs a first control signal and a second control signal having a level corresponding to the comparison result. A phase comparison circuit for outputting a signal;
A charge pump circuit that inputs or outputs a current according to the level of the control signal and the second control signal, a smoothing circuit that receives an input / output current of the charge pump circuit, and outputs a smoothed voltage, A phase-locked loop circuit having a voltage-controlled oscillation circuit that generates the feedback signal having a frequency corresponding to the output voltage of the smoothing circuit;
The charge pump circuit includes: a current input / output terminal; a first constant current circuit that controls a current flowing from a first potential to an output terminal to be constant; A first transistor for controlling a conduction current flowing from the output terminal of the first constant current circuit to the current input / output terminal; and an output terminal of the first constant current circuit in accordance with a level of a signal input to the control terminal. A second transistor for controlling a conduction current flowing from the first potential to a second potential lower than the first potential, and a first level at which the first transistor is rendered conductive in response to the first control signal. Inputting a signal to the control terminal of the first transistor;
A first state in which a signal of a second level at which the second transistor is turned off is input to a control terminal of the second transistor, or a signal of the second level is input to the control terminal of the second transistor; A first conduction control circuit for switching a second state of inputting the first level signal to the control terminal of the second transistor while inputting to the control terminal, and flowing from the input terminal to the second potential A second constant current circuit for controlling the current to be constant, and a conduction current flowing from the current input / output terminal to the input terminal of the second constant current circuit in accordance with the level of a signal input to the control terminal. A third transistor, a fourth transistor for controlling a conduction current flowing from the first potential to the input terminal of the second constant current circuit in accordance with a level of a signal input to the control terminal; Depending on the second control signal, the third level of the signal which the third transistor is turned together with the input to the control terminal of the third transistor,
A third state in which a fourth-level signal in which the fourth transistor is turned off is input to a control terminal of the fourth transistor, or a fourth-level signal in which the fourth level signal is input to the control terminal of the fourth transistor; A second conduction control circuit for switching a fourth state of inputting the third-level signal to the control terminal of the fourth transistor while inputting the signal to the control terminal.

【0022】好適には、上記第1のトランジスタおよび
上記第2のトランジスタは、上記制御端子の電圧レベル
が同一の場合に、上記導通電流が互いに近似し、上記第
3のトランジスタおよび上記第4のトランジスタは、上
記制御端子の電圧レベルが同一の場合に、上記導通電流
が互いに近似する。この場合、上記第1のトランジスタ
および上記第2のトランジスタは、互いに近似した形態
を有する等価な構造のトランジスタであっても良く、上
記第3のトランジスタおよび上記第4のトランジスタ
が、互いに近似した形態を有する等価な構造のトランジ
スタであっても良い。
Preferably, when the voltage level of the control terminal is the same, the first transistor and the second transistor have similar conduction currents, and the third transistor and the fourth transistor have the same conduction level. The transistors have similar conduction currents when the control terminal has the same voltage level. In this case, the first transistor and the second transistor may be transistors having an equivalent structure and having a form similar to each other, and the third transistor and the fourth transistor may have a form similar to each other. May be a transistor having an equivalent structure.

【0023】[0023]

【発明の実施の形態】<第1の実施形態>図1は、本発
明に係るPLL回路の概略的なブロック図である。図1
に示すPLL回路は、位相周波数比較器10、チャージ
ポンプ回路20、ローパスフィルタ30、VCO40、
および分周器50を有する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a schematic block diagram of a PLL circuit according to the present invention. FIG.
Includes a phase frequency comparator 10, a charge pump circuit 20, a low-pass filter 30, a VCO 40,
And a frequency divider 50.

【0024】位相周波数比較器10は、入力される基準
クロック信号と分周器50の出力信号との位相および周
波数を比較し、この比較結果に応じたレベルを有する信
号UPおよび信号DNを生成する。
The phase frequency comparator 10 compares the phase and frequency of the input reference clock signal with the output signal of the frequency divider 50, and generates a signal UP and a signal DN having levels according to the comparison result. .

【0025】チャージポンプ回路20は、位相周波数比
較器10の信号UPおよび信号DNのレベルに応じてロ
ーパスフィルタ30に電流を入出力する。このチャージ
ポンプ回路20の入出力電流は、後述する本発明の回路
によって、オーバーシュート電流成分が抑制されてい
る。
The charge pump circuit 20 inputs and outputs a current to and from the low-pass filter 30 in accordance with the levels of the signal UP and the signal DN of the phase frequency comparator 10. The overshoot current component of the input / output current of the charge pump circuit 20 is suppressed by the circuit of the present invention described later.

【0026】ローパスフィルタ30は、チャージポンプ
回路20の入出力電流を受けて、この高調波成分を除去
し、平滑化した電圧をVCO40に出力する。例えば、
図1に示すように、チャージポンプ回路20の出力ライ
ンと接地ラインとの間に接続される抵抗31およびキャ
パシタ32の直列回路と、これに並列接続されるキャパ
シタ33とにより構成されており、チャージポンプ回路
20の入出力電流によりキャパシタ32およびキャパシ
タ33が充放電されることで、平滑化された電圧が生成
される。
The low-pass filter 30 receives the input / output current of the charge pump circuit 20, removes the higher harmonic components, and outputs a smoothed voltage to the VCO 40. For example,
As shown in FIG. 1, the charge pump circuit 20 includes a series circuit of a resistor 31 and a capacitor 32 connected between an output line of the charge pump circuit 20 and a ground line, and a capacitor 33 connected in parallel to the resistor 31 and the capacitor 32. The charge and discharge of the capacitor 32 and the capacitor 33 by the input / output current of the pump circuit 20 generate a smoothed voltage.

【0027】VCO40は、ローパスフィルタ30の出
力電圧に応じた周波数を有する信号を生成し、これを分
周器50に出力する。分周器50は、VCO40の出力
信号を所定の分周比で分周し、位相周波数比較器10に
帰還する。
The VCO 40 generates a signal having a frequency corresponding to the output voltage of the low-pass filter 30 and outputs the signal to the frequency divider 50. The frequency divider 50 divides the frequency of the output signal of the VCO 40 by a predetermined frequency division ratio and feeds it back to the phase frequency comparator 10.

【0028】位相周波数比較器10において、基準クロ
ック信号と分周器50からの帰還信号との位相差および
周波数差が比較され、この比較結果に応じた信号UPお
よび信号DNがチャージポンプ回路20に入力される。
チャージポンプ回路20において、この信号UPおよび
信号DNに応じた入出力電流が生成されて、ローパスフ
ィルタ30に供給される。この入出力電流によってロー
パスフィルタ30のキャパシタが充放電されて、平滑化
された電圧が生成される。平滑化された電圧に応じてV
CO40の出力信号の周波数が変化すると、この出力信
号が分周器50によって分周された帰還信号の周波数も
変化する。分周器50からの帰還信号の位相が基準クロ
ック信号に対して遅れている場合、この帰還信号の周波
数を高める方向にチャージポンプ回路20の入出力電流
が調整され、これによりローパスフィルタ30の出力電
圧が変化して、VCO40の出力信号の周波数が変化
し、帰還信号の周波数が高くなる。逆に、帰還信号の位
相が入力信号に対して進んでいる場合には、帰還信号の
周波数を下げる方向にチャージポンプ回路20の入出力
電流が調整される。このよう、図1のPLL回路におい
ては、基準クロック信号と位相が同期するように帰還信
号の位相および周波数が制御される。
In the phase frequency comparator 10, the phase difference and the frequency difference between the reference clock signal and the feedback signal from the frequency divider 50 are compared, and the signal UP and the signal DN according to the comparison result are sent to the charge pump circuit 20. Will be entered.
In the charge pump circuit 20, an input / output current corresponding to the signal UP and the signal DN is generated and supplied to the low-pass filter 30. The capacitor of the low-pass filter 30 is charged / discharged by the input / output current to generate a smoothed voltage. V according to the smoothed voltage
When the frequency of the output signal of the CO 40 changes, the frequency of the feedback signal obtained by dividing the output signal by the frequency divider 50 also changes. When the phase of the feedback signal from the frequency divider 50 lags behind the reference clock signal, the input / output current of the charge pump circuit 20 is adjusted in a direction to increase the frequency of the feedback signal. The voltage changes, the frequency of the output signal of the VCO 40 changes, and the frequency of the feedback signal increases. Conversely, when the phase of the feedback signal is advanced with respect to the input signal, the input / output current of the charge pump circuit 20 is adjusted so as to decrease the frequency of the feedback signal. Thus, in the PLL circuit of FIG. 1, the phase and frequency of the feedback signal are controlled so that the phase is synchronized with the reference clock signal.

【0029】次に、図1に示すPLL回路のチャージポ
ンプ回路20について説明する。図2は、本発明の第1
の実施形態に係るチャージポンプ回路の概略的な回路図
である。図2に示すチャージポンプ回路は、定電流回路
21、定電流回路23、p型MOSトランジスタ22
a、p型MOSトランジスタ22b、n型MOSトラン
ジスタ24a、n型MOSトランジスタ24b、スイッ
チ回路25、スイッチ回路27、電圧生成回路26、お
よび電圧生成回路28を有する。
Next, the charge pump circuit 20 of the PLL circuit shown in FIG. 1 will be described. FIG. 2 shows the first embodiment of the present invention.
FIG. 4 is a schematic circuit diagram of a charge pump circuit according to the embodiment. The charge pump circuit shown in FIG. 2 includes a constant current circuit 21, a constant current circuit 23, a p-type MOS transistor 22
a, a p-type MOS transistor 22b, an n-type MOS transistor 24a, an n-type MOS transistor 24b, a switch circuit 25, a switch circuit 27, a voltage generation circuit 26, and a voltage generation circuit 28.

【0030】p型MOSトランジスタ22aおよびp型
MOSトランジスタ22bは、互いのソースが定電流回
路21を介して電源ラインに接続され、ゲートがスイッ
チ回路25を介して電源ラインまたは電圧生成回路26
の出力ラインN26にそれぞれ接続される。また、p型
MOSトランジスタ22aのドレインは電流入出力端子
LPFに接続され、p型MOSトランジスタ22bのド
レインは接地ラインに接続される。n型MOSトランジ
スタ24aおよびn型MOSトランジスタ24bは、互
いのソースが定電流回路23を介して接地ラインに接続
され、ゲートがスイッチ回路27を介して接地ラインま
たは電圧生成回路28の出力ラインN28にそれぞれ接
続される。また、n型MOSトランジスタ24aのドレ
インは電流入出力端子LPFに接続され、n型MOSト
ランジスタ24bのドレインは電源ラインに接続され
る。
The p-type MOS transistor 22a and the p-type MOS transistor 22b have their sources connected to a power supply line via a constant current circuit 21 and their gates connected via a switch circuit 25 to a power supply line or a voltage generation circuit 26.
Are connected to the output line N26. The drain of the p-type MOS transistor 22a is connected to the current input / output terminal LPF, and the drain of the p-type MOS transistor 22b is connected to the ground line. The sources of the n-type MOS transistor 24a and the n-type MOS transistor 24b are connected to the ground line via the constant current circuit 23, and the gate is connected to the ground line or the output line N28 of the voltage generation circuit 28 via the switch circuit 27. Connected respectively. The drain of the n-type MOS transistor 24a is connected to the current input / output terminal LPF, and the drain of the n-type MOS transistor 24b is connected to the power supply line.

【0031】スイッチ回路25は、位相周波数比較器1
0の信号UPのレベルに応じて、p型MOSトランジス
タ22aおよびp型MOSトランジスタ22bのゲート
を電源ラインまたは電圧生成回路26の出力ラインN2
6の何れかにそれぞれ接続するスイッチである。以下の
説明では、一例として、信号UPがハイレベルの時にp
型MOSトランジスタ22aのゲートを電源ライン、p
型MOSトランジスタ22bのゲートを電圧生成回路2
6の出力ラインN26にそれぞれ接続し、信号UPがロ
ーレベルの時には、それぞれその逆に接続するものとす
る。
The switch circuit 25 includes the phase frequency comparator 1
The gates of the p-type MOS transistor 22a and the p-type MOS transistor 22b are connected to the power supply line or the output line N2 of the voltage generation circuit 26 according to the level of the signal UP of 0.
6 are switches connected to any one of the switches. In the following description, as an example, when the signal UP is at a high level, p
The gate of the p-type MOS transistor 22a is connected to a power supply line, p
The gate of the MOS transistor 22b is connected to the voltage generation circuit 2
6 are connected to the output lines N26, respectively, and when the signal UP is at the low level, they are connected in reverse.

【0032】同様に、スイッチ回路27は、位相周波数
比較器10の信号DNのレベルに応じて、n型MOSト
ランジスタ24aおよびn型MOSトランジスタ24b
のゲートを接地ラインまたは電圧生成回路28の出力ラ
インN28の何れかにそれぞれ接続するスイッチであ
る。以下の説明では、一例として、信号DNがハイレベ
ルの時にn型MOSトランジスタ24aのゲートを電圧
生成回路28の出力ラインN28、n型MOSトランジ
スタ24bのゲートを接地ラインにそれぞれ接続し、信
号DNがローレベルの時には、それぞれその逆に接続す
るものとする。
Similarly, the switch circuit 27 switches the n-type MOS transistor 24a and the n-type MOS transistor 24b in accordance with the level of the signal DN of the phase frequency comparator 10.
Are connected to either the ground line or the output line N28 of the voltage generation circuit 28. In the following description, as an example, when the signal DN is at a high level, the gate of the n-type MOS transistor 24a is connected to the output line N28 of the voltage generation circuit 28, and the gate of the n-type MOS transistor 24b is connected to the ground line. At the low level, they are connected in reverse.

【0033】p型MOSトランジスタ22aおよびp型
MOSトランジスタ22bは、好ましくは、ゲートに同
一の電圧が印加される場合、近似したソース−ドレイン
電流を流すトランジスタである。そのため、これらのト
ランジスタは互いに近似した形態を有する等価な構造の
トランジスタであることが好ましい。例えば、チャンネ
ルの長さおよび幅がほぼ等しくなるように形成され、同
一の半導体チップ上に隣接して配置される。
The p-type MOS transistor 22a and the p-type MOS transistor 22b are preferably transistors that pass similar source-drain currents when the same voltage is applied to the gates. Therefore, it is preferable that these transistors be transistors having an equivalent structure having a form similar to each other. For example, the channels are formed to have substantially the same length and width, and are arranged adjacently on the same semiconductor chip.

【0034】同様に、n型MOSトランジスタ24aお
よびn型MOSトランジスタ24bは、好ましくは、ゲ
ートに同一の電圧が印加される場合に近似したソース−
ドレイン電流を流すトランジスタである。したがって、
これらのトランジスタも互いに近似した形態を有する等
価な構造のトランジスタであることが好ましく、例え
ば、チャンネルの長さおよび幅がほぼ等しくなるように
形成され、同一の半導体チップ上で隣接して配置され
る。
Similarly, the n-type MOS transistor 24a and the n-type MOS transistor 24b preferably have a source-approximation approximating when the same voltage is applied to the gate.
This is a transistor that allows a drain current to flow. Therefore,
These transistors are also preferably transistors having an equivalent structure having a form similar to each other. For example, the transistors are formed so that the length and width of the channel are substantially equal, and are arranged adjacently on the same semiconductor chip. .

【0035】電圧生成回路26は、p型MOSトランジ
スタ22aおよびp型MOSトランジスタ22bが飽和
して導通状態となるゲート電圧V1を生成し、スイッチ
回路25を介して、これらのトランジスタのゲートにそ
れぞれ供給する。したがって、電圧V1は、これらのト
ランジスタの電流導通能力が定電流回路21の出力電流
I1よりも高くなるように設定される。
The voltage generation circuit 26 generates a gate voltage V1 at which the p-type MOS transistor 22a and the p-type MOS transistor 22b are saturated and turned on, and supplies the gate voltage V1 to the gates of these transistors via the switch circuit 25. I do. Therefore, voltage V1 is set such that the current conduction capability of these transistors is higher than output current I1 of constant current circuit 21.

【0036】同様に、電圧生成回路28は、n型MOS
トランジスタ24aおよびn型MOSトランジスタ24
bが飽和して導通状態となるゲート電圧V2を生成し、
スイッチ回路27を介して、これらのトランジスタのゲ
ートにそれぞれ供給する。したがって、電圧V2は、こ
れらのトランジスタの電流導通能力が定電流回路23の
入力電流I2よりも高くなるように設定される。
Similarly, the voltage generation circuit 28 is an n-type MOS
Transistor 24a and n-type MOS transistor 24
b generates a gate voltage V2 that saturates and becomes conductive,
The signals are supplied to the gates of these transistors via the switch circuit 27. Therefore, voltage V2 is set such that the current conduction capability of these transistors is higher than input current I2 of constant current circuit 23.

【0037】ここで、上述した構成を有する図2のチャ
ージポンプ回路の動作を説明する。まず、信号UPのレ
ベルに応じたチャージポンプ回路の動作を説明する。信
号UPがハイレベルの場合、p型MOSトランジスタ2
2aのゲートには電源電圧VDD、p型MOSトランジ
スタ22bのゲートには電圧V1がスイッチ回路25を
介してそれぞれ印加されるので、p型MOSトランジス
タ22aは非導通状態、p型MOSトランジスタ22b
は導通状態となる。したがって、定電流回路21の電流
I1は、p型MOSトランジスタ22bを介して接地ラ
インに流れ、p型MOSトランジスタ22aには流れな
い。信号UPがローレベルの場合には、その逆に、p型
MOSトランジスタ22aを介して電流入出力端子LP
Fに電流I1が流れ、p型MOSトランジスタ22bに
は流れない。したがって、定電流回路21の電流I1
は、信号UPのレベルに応じてp型MOSトランジスタ
22aまたはp型MOSトランジスタ22bのいずれか
一方に流れる。
Here, the operation of the charge pump circuit of FIG. 2 having the above configuration will be described. First, the operation of the charge pump circuit according to the level of the signal UP will be described. When the signal UP is at a high level, the p-type MOS transistor 2
Since the power supply voltage VDD is applied to the gate of 2a and the voltage V1 is applied to the gate of the p-type MOS transistor 22b via the switch circuit 25, the p-type MOS transistor 22a is in a non-conductive state and the p-type MOS transistor 22b
Becomes conductive. Therefore, the current I1 of the constant current circuit 21 flows to the ground line via the p-type MOS transistor 22b, and does not flow to the p-type MOS transistor 22a. When the signal UP is at the low level, on the contrary, the current input / output terminal LP is connected via the p-type MOS transistor 22a.
The current I1 flows through F and does not flow through the p-type MOS transistor 22b. Therefore, the current I1 of the constant current circuit 21
Flows into one of the p-type MOS transistor 22a and the p-type MOS transistor 22b according to the level of the signal UP.

【0038】p型MOSトランジスタ22aおよびp型
MOSトランジスタ22bが導通状態の場合のゲート電
圧は等しく電圧V1であり、これらのトランジスタは飽
和状態で動作しているため、ソース−ドレイン電流はほ
ぼ電流I1と等しくなる。また、これらのトランジスタ
が互いに近似した形態を有する等価な構造のトランジス
タであれば、同一のソース−ドレイン電流に対する、ゲ
ート−ソース間電圧もほぼ等しくなる。したがって、p
型MOSトランジスタ22aおよびp型MOSトランジ
スタ22bのソース電位は、信号UPがハイレベルまた
はローレベルの何れの場合においてもほぼ等しくなる。
これにより、定電流回路21と並列に発生する寄生容量
の電圧は信号UPのレベルによらずほぼ一定となり、寄
生容量における電荷の充放電が抑止される。すなわち、
電流入出力端子LPFからローパスフィルタ30へ出力
される電流に重畳されるオーバーシュート電流成分が削
減される。
When the p-type MOS transistor 22a and the p-type MOS transistor 22b are conducting, the gate voltage is equal to the voltage V1. Since these transistors are operating in a saturated state, the source-drain current is almost equal to the current I1. Becomes equal to Further, if these transistors are transistors having an equivalent structure having a form similar to each other, the gate-source voltage for the same source-drain current becomes substantially equal. Therefore, p
The source potentials of the type MOS transistor 22a and the p-type MOS transistor 22b are substantially equal regardless of whether the signal UP is at a high level or a low level.
As a result, the voltage of the parasitic capacitance generated in parallel with the constant current circuit 21 becomes substantially constant irrespective of the level of the signal UP, and charging and discharging of the electric charge in the parasitic capacitance is suppressed. That is,
The overshoot current component superimposed on the current output from the current input / output terminal LPF to the low-pass filter 30 is reduced.

【0039】次に、信号DNのレベルに応じたチャージ
ポンプ回路の動作を説明する。信号DNがハイレベルの
場合、n型MOSトランジスタ24aのゲートには電圧
V2、n型MOSトランジスタ24bのゲートには接地
電圧がスイッチ回路27を介してそれぞれ印加されるの
で、n型MOSトランジスタ24aは導通状態、n型M
OSトランジスタ24bは非導通状態となる。したがっ
て、定電流回路23の電流I2は、電流入出力端子LP
Fからn型MOSトランジスタ24aを介して定電流回
路23に流れ込み、n型MOSトランジスタ24bには
流れない。信号UPがローレベルの場合には、その逆
に、電源ラインVDDからn型MOSトランジスタ24
bを介して定電流回路23に電流I2が流れ込み、n型
MOSトランジスタ24aには流れない。したがって、
定電流回路23の電流I2は、信号DNのレベルに応じ
てn型MOSトランジスタ24aまたはn型MOSトラ
ンジスタ24bのいずれか一方に流れる。
Next, the operation of the charge pump circuit according to the level of signal DN will be described. When the signal DN is at a high level, the voltage V2 is applied to the gate of the n-type MOS transistor 24a and the ground voltage is applied to the gate of the n-type MOS transistor 24b via the switch circuit 27. Conducted state, n-type M
The OS transistor 24b is turned off. Therefore, the current I2 of the constant current circuit 23 is
F flows into the constant current circuit 23 via the n-type MOS transistor 24a, and does not flow to the n-type MOS transistor 24b. When the signal UP is at the low level, on the contrary, the n-type MOS transistor 24 is connected to the power supply line VDD.
The current I2 flows into the constant current circuit 23 via the line b, and does not flow to the n-type MOS transistor 24a. Therefore,
The current I2 of the constant current circuit 23 flows to one of the n-type MOS transistor 24a and the n-type MOS transistor 24b according to the level of the signal DN.

【0040】n型MOSトランジスタ24aおよびn型
MOSトランジスタ24bが導通状態の場合のゲート電
圧は等しく電圧V2であり、これらのトランジスタは飽
和状態で動作しているため、ソース−ドレイン電流はほ
ぼ電流I2と等しくなる。また、これらのトランジスタ
が互いに近似した形態を有する等価な構造のトランジス
タであれば、同一のソース−ドレイン電流に対する、ゲ
ート−ソース間電圧もほぼ等しくなる。したがって、n
型MOSトランジスタ24aおよびn型MOSトランジ
スタ24bのソース電位は、信号DNがハイレベルまた
はローレベルの何れの場合においてもほぼ等しくなる。
これにより、定電流回路23と並列に発生する寄生容量
の電圧は信号DNのレベルによらずほぼ一定となり、寄
生容量における電荷の充放電が抑止される。すなわち、
ローパスフィルタ30から電流入出力端子LPFへ入力
される電流に重畳されるオーバーシュート電流成分が削
減される。
When the n-type MOS transistor 24a and the n-type MOS transistor 24b are conducting, the gate voltage is equal to the voltage V2, and since these transistors operate in the saturation state, the source-drain current is almost equal to the current I2. Becomes equal to Further, if these transistors are transistors having an equivalent structure having a form similar to each other, the gate-source voltage for the same source-drain current becomes substantially equal. Therefore, n
The source potentials of the type MOS transistor 24a and the n-type MOS transistor 24b are substantially equal regardless of whether the signal DN is at a high level or a low level.
As a result, the voltage of the parasitic capacitance generated in parallel with the constant current circuit 23 becomes substantially constant irrespective of the level of the signal DN, and charging and discharging of the electric charge in the parasitic capacitance is suppressed. That is,
The overshoot current component superimposed on the current input from the low-pass filter 30 to the current input / output terminal LPF is reduced.

【0041】以上説明したように、図2に示すチャージ
ポンプ回路によれば、信号UPのレベルに応じてp型M
OSトランジスタ22aおよびp型MOSトランジスタ
22bの何れか一方が導通状態となっても、これらのト
ランジスタのソース電位はほぼ一定となる。同様に、信
号DNのレベルに応じてn型MOSトランジスタ24a
およびn型MOSトランジスタ24bの何れか一方が導
通状態となっても、これらのトランジスタのソース電位
もほぼ一定となる。したがって、チャージポンプ回路の
入出力電流に重畳されるオーバーシュート電流成分を効
果的に削減することができる。
As described above, according to the charge pump circuit shown in FIG. 2, the p-type M
Even if one of the OS transistor 22a and the p-type MOS transistor 22b is turned on, the source potential of these transistors is substantially constant. Similarly, according to the level of signal DN, n-type MOS transistor 24a
Even if one of the n-type MOS transistor 24b and the n-type MOS transistor 24b is turned on, the source potential of these transistors is also substantially constant. Therefore, the overshoot current component superimposed on the input / output current of the charge pump circuit can be effectively reduced.

【0042】また、チャージポンプ回路の入力電流およ
び出力電流の平均電流に含まれるオーバーシュートによ
る電流成分が削減されるので、入力電流および出力電流
の平均電流を効果的に調整することが可能となり、これ
らの平均電流のアンバランスを小さくできる。これによ
り、定常的な位相オフセットを減少させることができ
る。
Further, since the current component due to overshoot contained in the average current of the input current and the output current of the charge pump circuit is reduced, the average current of the input current and the output current can be adjusted effectively. The imbalance of these average currents can be reduced. Thereby, a steady phase offset can be reduced.

【0043】また、電流が入出力される場合において、
p型MOSトランジスタ22aやn型MOSトランジス
タ24aは導通状態となるため、電流入出力端子LPF
の入出力電流は定電流回路21や定電流回路23によっ
て一定電流に制御される。これにより、入出力電流の大
きさをローパスフィルタ30の電圧に影響されることな
く一定にすることができる。
When current is input / output,
Since the p-type MOS transistor 22a and the n-type MOS transistor 24a are turned on, the current input / output terminal LPF
Is controlled by a constant current circuit 21 or a constant current circuit 23 to a constant current. Thus, the magnitude of the input / output current can be made constant without being affected by the voltage of the low-pass filter 30.

【0044】また、定電流回路21および定電流回路2
3には、電流入出力端子LPFに入出力電流が流れてい
るか否かに係わらず常に一定の電流が流れており、図1
2に示した従来回路のように、定電流回路の電流が遮断
されることがない。したがって、遮断された電流が再び
定電流まで立ち上がるまでの定電流回路の応答時間が短
縮されるので、従来に比べて入出力電流の立ち上がりを
高速化でき、PLL回路をより高い周波数で動作させる
ことができる。
The constant current circuit 21 and the constant current circuit 2
In FIG. 3, a constant current always flows regardless of whether an input / output current flows through the current input / output terminal LPF.
Unlike the conventional circuit shown in FIG. 2, the current of the constant current circuit is not interrupted. Therefore, since the response time of the constant current circuit until the interrupted current rises to the constant current again is shortened, the rise of the input / output current can be made faster than before, and the PLL circuit can be operated at a higher frequency. Can be.

【0045】<第2の実施形態>次に、本発明の第2の
実施形態について説明する。第2の実施形態は、上述し
た第1の実施形態に係る図1のチャージポンプ回路が、
より具体化された実施形態である。
<Second Embodiment> Next, a second embodiment of the present invention will be described. In the second embodiment, the charge pump circuit of FIG.
It is a more concrete embodiment.

【0046】図3は、本発明の第2の実施形態に係るチ
ャージポンプ回路の概略的な回路図である。図3に示す
チャージポンプ回路は、定電流回路21、定電流回路2
3、p型MOSトランジスタ22a、p型MOSトラン
ジスタ22b、n型MOSトランジスタ24a、n型M
OSトランジスタ24b、スイッチ回路25、スイッチ
回路27、電圧生成回路26、および電圧生成回路28
を有する。また、図2と図3の同一符号は、同等の機能
を有する構成要素を示す。
FIG. 3 is a schematic circuit diagram of a charge pump circuit according to a second embodiment of the present invention. The charge pump circuit shown in FIG.
3, p-type MOS transistor 22a, p-type MOS transistor 22b, n-type MOS transistor 24a, n-type M
OS transistor 24b, switch circuit 25, switch circuit 27, voltage generation circuit 26, and voltage generation circuit 28
Having. The same reference numerals in FIGS. 2 and 3 indicate components having the same function.

【0047】定電流回路21は、ソースが電源ラインに
接続され、互いのゲートが接続されたp型MOSトラン
ジスタ21aおよびp型MOSトランジスタ21b、な
らびにp型MOSトランジスタ21bのドレインと接地
ラインとの間に接続される定電流回路21cを有する。
p型MOSトランジスタ21aのドレインは、p型MO
Sトランジスタ22aおよびp型MOSトランジスタ2
2bのソースに接続され、p型MOSトランジスタ21
bのドレインは自身のゲートに接続される。このような
構成の定電流回路21において、p型MOSトランジス
タ21aおよびp型MOSトランジスタ21bはカレン
トミラー回路を構成しているため、定電流回路21cの
電流Iと同等の電流がp型MOSトランジスタ21aの
ドレインから出力される。
The constant current circuit 21 has a p-type MOS transistor 21a and a p-type MOS transistor 21b whose sources are connected to the power supply line and whose gates are connected to each other, and between the drain of the p-type MOS transistor 21b and the ground line. Is connected to the constant current circuit 21c.
The drain of the p-type MOS transistor 21a is
S transistor 22a and p-type MOS transistor 2
2b, the p-type MOS transistor 21
The drain of b is connected to its own gate. In the constant current circuit 21 having such a configuration, since the p-type MOS transistor 21a and the p-type MOS transistor 21b form a current mirror circuit, a current equivalent to the current I of the constant current circuit 21c is applied to the p-type MOS transistor 21a. Output from the drain.

【0048】定電流回路23は、ソースが接地ラインに
接続され、互いのゲートが接続されたn型MOSトラン
ジスタ23aおよびn型MOSトランジスタ23b、な
らびにn型MOSトランジスタ23bのドレインと電源
ラインとの間に接続される定電流回路23cを有する。
n型MOSトランジスタ23aのドレインは、n型MO
Sトランジスタ24aおよびn型MOSトランジスタ2
4bのソースに接続され、n型MOSトランジスタ23
bのドレインは自身のゲートに接続される。このような
構成の定電流回路23において、n型MOSトランジス
タ23aおよびn型MOSトランジスタ23bはカレン
トミラー回路を構成しているため、定電流回路23cの
電流Iと同等の電流がn型MOSトランジスタ23aの
ドレインから出力される。
The constant current circuit 23 has an n-type MOS transistor 23a and an n-type MOS transistor 23b whose sources are connected to the ground line and whose gates are connected to each other. Is connected to the constant current circuit 23c.
The drain of the n-type MOS transistor 23a is
S transistor 24a and n-type MOS transistor 2
4b, the n-type MOS transistor 23
The drain of b is connected to its own gate. In the constant current circuit 23 having such a configuration, since the n-type MOS transistor 23a and the n-type MOS transistor 23b form a current mirror circuit, a current equivalent to the current I of the constant current circuit 23c is applied to the n-type MOS transistor 23a. Output from the drain.

【0049】スイッチ回路25は、互いのドレインとソ
ースとが接続されたp型MOSトランジスタおよびn型
MOSトランジスタの並列回路であるCMOSスイッチ
25bおよびCMOSスイッチ25dと、p型MOSト
ランジスタ25aおよびp型MOSトランジスタ25c
とを有する。CMOSスイッチ25bは、一方の端子が
電圧生成回路26の出力ラインN26に、他方の端子が
p型MOSトランジスタ22bのゲートに接続される。
CMOSスイッチ25dは、一方の端子が電圧生成回路
26の出力ラインN26に、他方の端子がp型MOSト
ランジスタ22aのゲートに接続される。p型MOSト
ランジスタ25aは、ソースが電源ラインに接続され、
ドレインがp型MOSトランジスタ22bのゲートに接
続される。p型MOSトランジスタ25cは、ソースが
電源ラインに接続され、ドレインがp型MOSトランジ
スタ22aのゲートに接続される。また、p型MOSト
ランジスタ25a、CMOSスイッチ25bのn型MO
Sトランジスタ、およびCMOSスイッチ25dのp型
MOSトランジスタは、ゲートに信号UPが入力され
る。p型MOSトランジスタ25c、CMOSスイッチ
25bのp型MOSトランジスタ、およびCMOSスイ
ッチ25dのn型MOSトランジスタは、ゲートに信号
UPの反転信号である信号/UPが入力される。
The switch circuit 25 includes a CMOS switch 25b and a CMOS switch 25d which are a parallel circuit of a p-type MOS transistor and an n-type MOS transistor whose drain and source are connected to each other, and a p-type MOS transistor 25a and a p-type MOS transistor. Transistor 25c
And The CMOS switch 25b has one terminal connected to the output line N26 of the voltage generation circuit 26 and the other terminal connected to the gate of the p-type MOS transistor 22b.
The CMOS switch 25d has one terminal connected to the output line N26 of the voltage generation circuit 26 and the other terminal connected to the gate of the p-type MOS transistor 22a. The p-type MOS transistor 25a has a source connected to the power supply line,
The drain is connected to the gate of the p-type MOS transistor 22b. The p-type MOS transistor 25c has a source connected to the power supply line and a drain connected to the gate of the p-type MOS transistor 22a. Also, the n-type MO of the p-type MOS transistor 25a and the CMOS switch 25b
The signal UP is input to the gate of the S transistor and the p-type MOS transistor of the CMOS switch 25d. The p-type MOS transistor 25c, the p-type MOS transistor of the CMOS switch 25b, and the n-type MOS transistor of the CMOS switch 25d have a gate to which a signal / UP, which is an inverted signal of the signal UP, is input.

【0050】このような構成のスイッチ回路25におい
て、信号UPがハイレベルの場合には、CMOSスイッ
チ25bおよびp型MOSトランジスタ25cが導通状
態となり、CMOSスイッチ25dおよびp型MOSト
ランジスタ25aが非導通状態となる。この場合、p型
MOSトランジスタ22aのゲートは電源ラインと接続
され、p型MOSトランジスタ22bのゲートは電圧生
成回路26の出力ラインN26と接続される。また、信
号UPがローレベルの場合には、CMOSスイッチ25
bおよびp型MOSトランジスタ25cが非導通状態と
なり、CMOSスイッチ25dおよびp型MOSトラン
ジスタ25aが導通状態となる。この場合、p型MOS
トランジスタ22aのゲートは電圧生成回路26の出力
ラインN26と接続され、p型MOSトランジスタ22
bのゲートは電源ラインと接続される。
In switch circuit 25 having such a configuration, when signal UP is at a high level, CMOS switch 25b and p-type MOS transistor 25c are turned on, and CMOS switch 25d and p-type MOS transistor 25a are turned off. Becomes In this case, the gate of the p-type MOS transistor 22a is connected to the power supply line, and the gate of the p-type MOS transistor 22b is connected to the output line N26 of the voltage generation circuit 26. When the signal UP is at a low level, the CMOS switch 25
The b and p-type MOS transistors 25c are turned off, and the CMOS switch 25d and the p-type MOS transistor 25a are turned on. In this case, the p-type MOS
The gate of the transistor 22a is connected to the output line N26 of the voltage generation circuit 26, and the p-type MOS transistor 22
The gate of b is connected to the power supply line.

【0051】スイッチ回路27は、CMOSスイッチ2
7b、CMOSスイッチ27d、n型MOSトランジス
タ27a、およびn型MOSトランジスタ27cを有す
る。CMOSスイッチ27bは、一方の端子が電圧生成
回路28の出力ラインN28に、他方の端子がn型MO
Sトランジスタ24aのゲートに接続される。CMOS
スイッチ27dは、一方の端子が電圧生成回路28の出
力ラインN28に、他方の端子がn型MOSトランジス
タ24bのゲートに接続される。n型MOSトランジス
タ27aは、ソースが接地ラインに接続され、ドレイン
がn型MOSトランジスタ24aのゲートに接続され
る。n型MOSトランジスタ27cは、ソースが接地ラ
インに接続され、ドレインがn型MOSトランジスタ2
4bのゲートに接続される。また、n型MOSトランジ
スタ27c、CMOSスイッチ27bのn型MOSトラ
ンジスタ、およびCMOSスイッチ27dのp型MOS
トランジスタは、ゲートに信号DNが入力される。n型
MOSトランジスタ27a、CMOSスイッチ27bの
p型MOSトランジスタ、およびCMOSスイッチ27
dのn型MOSトランジスタは、信号DNの反転信号で
あるゲート信号/DNが入力される。
The switch circuit 27 includes a CMOS switch 2
7b, a CMOS switch 27d, an n-type MOS transistor 27a, and an n-type MOS transistor 27c. The CMOS switch 27b has one terminal connected to the output line N28 of the voltage generation circuit 28 and the other terminal connected to the n-type
Connected to the gate of S transistor 24a. CMOS
The switch 27d has one terminal connected to the output line N28 of the voltage generation circuit 28, and the other terminal connected to the gate of the n-type MOS transistor 24b. The n-type MOS transistor 27a has a source connected to the ground line and a drain connected to the gate of the n-type MOS transistor 24a. The n-type MOS transistor 27c has a source connected to the ground line and a drain connected to the n-type MOS transistor 2c.
4b is connected to the gate. Further, the n-type MOS transistor 27c, the n-type MOS transistor of the CMOS switch 27b, and the p-type MOS of the CMOS switch 27d
The signal DN is input to the gate of the transistor. n-type MOS transistor 27a, p-type MOS transistor of CMOS switch 27b, and CMOS switch 27
The gate signal / DN which is an inverted signal of the signal DN is input to the n-type MOS transistor d.

【0052】このような構成のスイッチ回路27におい
て、信号DNがハイレベルの場合には、CMOSスイッ
チ27bおよびn型MOSトランジスタ27cが導通状
態となり、CMOSスイッチ27dおよびn型MOSト
ランジスタ27aが非導通状態となる。この場合、n型
MOSトランジスタ24aのゲートは電圧生成回路28
の出力ラインN28と接続され、n型MOSトランジス
タ24bのゲートは接地ラインと接続される。また、信
号DNがローレベルの場合には、CMOSスイッチ27
bおよびn型MOSトランジスタ27cが非導通状態と
なり、CMOSスイッチ27dおよびn型MOSトラン
ジスタ27aが導通状態となる。この場合、n型MOS
トランジスタ24aのゲートは接地ラインと接続され、
n型MOSトランジスタ24bのゲートは電圧生成回路
28の出力ラインN28と接続される。
In the switch circuit 27 having such a configuration, when the signal DN is at a high level, the CMOS switch 27b and the n-type MOS transistor 27c are turned on, and the CMOS switch 27d and the n-type MOS transistor 27a are turned off. Becomes In this case, the gate of the n-type MOS transistor 24a is connected to the voltage generation circuit 28
And the gate of the n-type MOS transistor 24b is connected to the ground line. When the signal DN is at a low level, the CMOS switch 27
The b and n-type MOS transistors 27c are turned off, and the CMOS switch 27d and the n-type MOS transistor 27a are turned on. In this case, n-type MOS
The gate of the transistor 24a is connected to the ground line,
The gate of the n-type MOS transistor 24b is connected to the output line N28 of the voltage generation circuit 28.

【0053】電圧生成回路26は、ソースが電源ライン
に接続され、ドレインとゲートとが出力ラインN26に
接続されるp型MOSトランジスタ26a、および出力
ラインN26と接地ラインとの間に接続される定電流回
路26bを有する。p型MOSトランジスタ26aのゲ
ート−ソース間電圧は、定電流回路26bの電流に応じ
た電圧に設定されるので、出力ラインN26の電圧は定
電流回路26bの定電流値に応じて設定される。この定
電流回路26bの電流値は、p型MOSトランジスタ2
2aおよびp型MOSトランジスタ22bの電流能力が
定電流回路21の電流値と同程度かそれ以上となり、こ
れらのトランジスタが確実に飽和するように設定され
る。
The voltage generation circuit 26 has a source connected to the power supply line, a drain and a gate connected to the output line N26, a p-type MOS transistor 26a, and a constant connection connected between the output line N26 and the ground line. It has a current circuit 26b. Since the gate-source voltage of the p-type MOS transistor 26a is set to a voltage corresponding to the current of the constant current circuit 26b, the voltage of the output line N26 is set according to the constant current value of the constant current circuit 26b. The current value of the constant current circuit 26b is the p-type MOS transistor 2
The current capability of the 2a and p-type MOS transistors 22b is set to be equal to or more than the current value of the constant current circuit 21, and the transistors are set to be saturated reliably.

【0054】例えば、p型MOSトランジスタ21a、
p型MOSトランジスタ21b、p型MOSトランジス
タ22a、p型MOSトランジスタ22bおよびp型M
OSトランジスタ26aが同等の性能を有するトランジ
スタである場合、定電流回路26bの電流値は定電流回
路21cの電流値に対して4倍程度に設定される。これ
により、p型MOSトランジスタ22aおよびp型MO
Sトランジスタ22bの電流能力が、定電流回路21の
電流値と同程度かそれ以上に設定される。
For example, the p-type MOS transistor 21a,
p-type MOS transistor 21b, p-type MOS transistor 22a, p-type MOS transistor 22b and p-type M transistor
When the OS transistor 26a is a transistor having the same performance, the current value of the constant current circuit 26b is set to about four times the current value of the constant current circuit 21c. Thereby, the p-type MOS transistor 22a and the p-type MO
The current capability of S transistor 22b is set to be equal to or greater than the current value of constant current circuit 21.

【0055】電圧生成回路28は、ソースが接地ライン
に接続され、ドレインとゲートとが出力ラインN28に
接続されるn型MOSトランジスタ28a、および出力
ラインN28と電源ラインとの間に接続される定電流回
路28bを有する。n型MOSトランジスタ28aのゲ
ート−ソース間電圧は、定電流回路28bの電流に応じ
た電圧に設定されるので、出力ラインN28の電圧は定
電流回路28bの定電流値に応じて設定される。この定
電流回路28bの電流値は、n型MOSトランジスタ2
4aおよびn型MOSトランジスタ24bの電流能力が
定電流回路23の電流値と同程度かそれ以上となり、こ
れらのトランジスタが確実に飽和するように設定され
る。
The voltage generation circuit 28 has an n-type MOS transistor 28a having a source connected to the ground line, a drain and a gate connected to the output line N28, and a constant connection between the output line N28 and the power supply line. It has a current circuit 28b. Since the gate-source voltage of the n-type MOS transistor 28a is set to a voltage corresponding to the current of the constant current circuit 28b, the voltage of the output line N28 is set according to the constant current value of the constant current circuit 28b. The current value of the constant current circuit 28b is the n-type MOS transistor 2
The current capacity of the 4a and n-type MOS transistors 24b is set to be equal to or greater than the current value of the constant current circuit 23, and these transistors are set to be saturated reliably.

【0056】例えば、n型MOSトランジスタ23a、
n型MOSトランジスタ23b、n型MOSトランジス
タ24a、n型MOSトランジスタ24bおよびn型M
OSトランジスタ28aが同等の性能を有するトランジ
スタである場合、定電流回路28bの電流値は定電流回
路23cの電流値に対して4倍程度に設定される。これ
により、n型MOSトランジスタ24aおよびn型MO
Sトランジスタ24bの電流能力が、定電流回路23の
電流値と同程度かそれ以上に設定される。
For example, the n-type MOS transistor 23a,
n-type MOS transistor 23b, n-type MOS transistor 24a, n-type MOS transistor 24b and n-type M transistor
When the OS transistor 28a is a transistor having the same performance, the current value of the constant current circuit 28b is set to be about four times the current value of the constant current circuit 23c. Thereby, n-type MOS transistor 24a and n-type MO
The current capability of S transistor 24b is set to be equal to or greater than the current value of constant current circuit 23.

【0057】次に、上述した構成を有する図3のチャー
ジポンプ回路について説明する。まず、信号UPのレベ
ルに応じたチャージポンプ回路の動作を説明する。信号
UPがハイレベルの場合、p型MOSトランジスタ22
aのゲートは、p型MOSトランジスタ25cを介して
電源ラインに接続され、p型MOSトランジスタ22b
のゲートは、CMOSスイッチ25bを介して電圧生成
回路26の出力ラインN26に接続される。これによ
り、p型MOSトランジスタ22aは非導通状態、p型
MOSトランジスタ22bは導通状態となるので、定電
流回路21の電流はp型MOSトランジスタ22bを介
して接地ラインに流れ、p型MOSトランジスタ22a
には流れない。
Next, the charge pump circuit of FIG. 3 having the above-described configuration will be described. First, the operation of the charge pump circuit according to the level of the signal UP will be described. When the signal UP is at a high level, the p-type MOS transistor 22
The gate of a is connected to a power supply line via a p-type MOS transistor 25c,
Is connected to the output line N26 of the voltage generation circuit 26 via the CMOS switch 25b. As a result, the p-type MOS transistor 22a is turned off, and the p-type MOS transistor 22b is turned on.
Does not flow to

【0058】信号UPがローレベルの場合、p型MOS
トランジスタ22aのゲートは、CMOSスイッチ25
dを介して電圧生成回路26の出力ラインN26に接続
され、p型MOSトランジスタ22bのゲートは、p型
MOSトランジスタ25aを介して電源ラインに接続さ
れる。これにより、p型MOSトランジスタ22aは導
通状態、p型MOSトランジスタ22bは非導通状態と
なるので、定電流回路21の電流はp型MOSトランジ
スタ22aを介して電流入出力端子LPFに流れ、p型
MOSトランジスタ22bには流れない。このように、
定電流回路21の電流は、信号UPのレベルに応じてp
型MOSトランジスタ22aまたはp型MOSトランジ
スタ22bのいずれか一方に流れる。
When the signal UP is at the low level, the p-type MOS
The gate of the transistor 22a is connected to the CMOS switch 25
The gate of the p-type MOS transistor 22b is connected to the power supply line via the p-type MOS transistor 25a. As a result, the p-type MOS transistor 22a is turned on and the p-type MOS transistor 22b is turned off, so that the current of the constant current circuit 21 flows to the current input / output terminal LPF via the p-type MOS transistor 22a, It does not flow to the MOS transistor 22b. in this way,
The current of the constant current circuit 21 is p depending on the level of the signal UP.
It flows to either the type MOS transistor 22a or the p-type MOS transistor 22b.

【0059】したがって、定電流回路21と並列に発生
する寄生容量の電圧は信号UPのレベルによらずほぼ一
定となり、寄生容量における電荷の充放電が抑止され
る。すなわち、電流入出力端子LPFからローパスフィ
ルタ30へ出力される電流に重畳されるオーバーシュー
ト電流成分が削減される。
Therefore, the voltage of the parasitic capacitance generated in parallel with the constant current circuit 21 becomes almost constant irrespective of the level of the signal UP, and charging and discharging of the electric charge in the parasitic capacitance is suppressed. That is, the overshoot current component superimposed on the current output from the current input / output terminal LPF to the low-pass filter 30 is reduced.

【0060】次に、信号DNのレベルに応じたチャージ
ポンプ回路の動作を説明する。信号DNがハイレベルの
場合、n型MOSトランジスタ24aのゲートは、CM
OSスイッチ27bを介して電圧生成回路28の出力ラ
インN28に接続され、n型MOSトランジスタ24b
のゲートは、n型MOSトランジスタ27cを介して接
地ラインに接続される。これにより、n型MOSトラン
ジスタ24aは導通状態、n型MOSトランジスタ24
bは非導通状態となるので、定電流回路23の電流は、
電流入出力端子LPFからn型MOSトランジスタ24
aを介して定電流回路23に流れ込み、n型MOSトラ
ンジスタ24bには流れない。
Next, the operation of the charge pump circuit according to the level of signal DN will be described. When the signal DN is at the high level, the gate of the n-type MOS transistor 24a is connected to the CM
The n-type MOS transistor 24b is connected to the output line N28 of the voltage generation circuit 28 via the OS switch 27b.
Is connected to a ground line via an n-type MOS transistor 27c. As a result, the n-type MOS transistor 24a becomes conductive and the n-type MOS transistor 24
Since b is in a non-conductive state, the current of the constant current circuit 23 is
From the current input / output terminal LPF to the n-type MOS transistor 24
The current flows into the constant current circuit 23 via a and does not flow to the n-type MOS transistor 24b.

【0061】信号UPがローレベルの場合、n型MOS
トランジスタ24aのゲートは、n型MOSトランジス
タ27aを介して接地ラインに接続され、n型MOSト
ランジスタ24bのゲートは、CMOSスイッチ27d
を介して電圧生成回路28の出力ラインN28に接続さ
れる。これにより、n型MOSトランジスタ24aは非
導通状態、n型MOSトランジスタ24bは導通状態と
なるので、定電流回路23の電流は、電源ラインVDD
からn型MOSトランジスタ24bを介して定電流回路
23に流れ込み、n型MOSトランジスタ24aには流
れない。このように、定電流回路23の電流は、信号D
Nのレベルに応じてn型MOSトランジスタ24aまた
はn型MOSトランジスタ24bのいずれか一方に流れ
る。
When the signal UP is at a low level, the n-type MOS
The gate of the transistor 24a is connected to a ground line via an n-type MOS transistor 27a, and the gate of the n-type MOS transistor 24b is connected to a CMOS switch 27d.
To the output line N28 of the voltage generation circuit 28. As a result, the n-type MOS transistor 24a is turned off, and the n-type MOS transistor 24b is turned on.
Flows into the constant current circuit 23 via the n-type MOS transistor 24b and does not flow to the n-type MOS transistor 24a. Thus, the current of the constant current circuit 23 is equal to the signal D
The current flows to either the n-type MOS transistor 24a or the n-type MOS transistor 24b according to the level of N.

【0062】したがって、定電流回路23と並列に発生
する寄生容量の電圧は信号DNのレベルによらずほぼ一
定となり、寄生容量における電荷の充放電が抑止され
る。すなわち、ローパスフィルタ30から電流入出力端
子LPFへ入力される電流に重畳されるオーバーシュー
ト電流成分が削減される。
Therefore, the voltage of the parasitic capacitance generated in parallel with the constant current circuit 23 becomes almost constant irrespective of the level of the signal DN, and the charge and discharge of the electric charge in the parasitic capacitance are suppressed. That is, the overshoot current component superimposed on the current input from the low-pass filter 30 to the current input / output terminal LPF is reduced.

【0063】以上説明したように、図3に示すチャージ
ポンプ回路においても、図2に示すチャージポンプ回路
と同様に、入出力電流に重畳されるオーバーシュート電
流成分を効果的に削減することができる。
As described above, in the charge pump circuit shown in FIG. 3, similarly to the charge pump circuit shown in FIG. 2, the overshoot current component superimposed on the input / output current can be effectively reduced. .

【0064】<第3の実施形態>次に、本発明の第3の
実施形態について説明する。第3の実施形態は、上述し
た図3のチャージポンプ回路において、スイッチ回路2
5およびスイッチ回路27のCMOSスイッチからn型
MOSトランジスタを削除し、残りのp型MOSトラン
ジスタをスイッチとして機能させることに特徴を有す
る。
<Third Embodiment> Next, a third embodiment of the present invention will be described. The third embodiment is different from the charge pump circuit shown in FIG.
The fifth embodiment is characterized in that the n-type MOS transistor is eliminated from the CMOS switch of the switching circuit 5 and the switch circuit 27, and the remaining p-type MOS transistors function as switches.

【0065】図4は、本発明の第3の実施形態に係るチ
ャージポンプ回路の概略的な回路図である。図4におけ
る図2および図3と同一の符号は、同等の機能を有する
構成要素を示している。これらを比較して分かるよう
に、図3と図4に示すチャージポンプ回路は、以下の点
を除いて同一の構成を有している。すなわち、図4のス
イッチ回路25において、図3のCMOSスイッチ25
bのn型MOSトランジスタが削除された残りのp型M
OSトランジスタ25eがスイッチとして機能している
とともに、図3のCMOSスイッチ25dのn型MOS
トランジスタが削除された残りのp型MOSトランジス
タ25fがスイッチとして機能している。また、スイッ
チ回路27においては、図3のCMOSスイッチ27b
のn型MOSトランジスタが削除された残りのp型MO
Sトランジスタ27eがスイッチとして機能していると
ともに、図3のCMOSスイッチ27dのn型MOSト
ランジスタが削除された残りのp型MOSトランジスタ
27fがスイッチとして機能している。
FIG. 4 is a schematic circuit diagram of a charge pump circuit according to the third embodiment of the present invention. The same reference numerals in FIGS. 2 and 3 as those in FIGS. 2 and 3 indicate components having the same functions. As can be seen by comparing these, the charge pump circuits shown in FIGS. 3 and 4 have the same configuration except for the following points. That is, in the switch circuit 25 of FIG. 4, the CMOS switch 25 of FIG.
The remaining p-type M from which the n-type MOS transistor of b is deleted
The OS transistor 25e functions as a switch, and the n-type MOS of the CMOS switch 25d in FIG.
The remaining p-type MOS transistor 25f from which the transistor has been removed functions as a switch. In the switch circuit 27, the CMOS switch 27b shown in FIG.
P-type MO from which the n-type MOS transistor of
The S transistor 27e functions as a switch, and the remaining p-type MOS transistor 27f in which the n-type MOS transistor of the CMOS switch 27d in FIG. 3 is deleted functions as a switch.

【0066】このように、CMOSスイッチのn型MO
Sトランジスタが削除される場合においても、残りのp
型MOSトランジスタを導通状態にできる程度にソース
電圧が高ければ、ゲート−ソース間の電位差によってp
型MOSトランジスタをスイッチとして機能させること
ができる。すなわち、電圧生成回路26および電圧生成
回路28の生成電圧が上述したソース電圧の条件を満た
す範囲内において、図4に示すチャージポンプ回路にお
いても図3の回路と同等の動作を実現でき、オーバーシ
ュート電流成分を効果的に削減することができる。ま
た、図3のチャージポンプ回路に比べて回路を構成する
素子の数を減らすことができる。
As described above, the n-type MO of the CMOS switch
Even if the S transistor is deleted, the remaining p
If the source voltage is high enough to make the type MOS transistor conductive, p-type voltage is reduced by the potential difference between the gate and the source.
The type MOS transistor can function as a switch. That is, within the range in which the voltages generated by the voltage generating circuits 26 and 28 satisfy the above-described source voltage condition, the charge pump circuit shown in FIG. 4 can also achieve the same operation as the circuit in FIG. The current component can be effectively reduced. Further, the number of elements constituting the circuit can be reduced as compared with the charge pump circuit of FIG.

【0067】<第4の実施形態>次に、本発明の第4の
実施形態について説明する。第4の実施形態は、上述し
た図2のチャージポンプ回路において、スイッチ回路2
5およびスイッチ回路27のCMOSスイッチからp型
MOSトランジスタを削除し、残りのn型MOSトラン
ジスタをスイッチとして機能させることに特徴を有す
る。
<Fourth Embodiment> Next, a fourth embodiment of the present invention will be described. The fourth embodiment is different from the charge pump circuit shown in FIG.
5 and the switch circuit 27 is characterized in that the p-type MOS transistor is deleted from the CMOS switch and the remaining n-type MOS transistor is made to function as a switch.

【0068】図5は、本発明の第4の実施形態に係るチ
ャージポンプ回路の概略的な回路図である。図5におけ
る図2および図3と同一の符号は、同等の機能を有する
構成要素を示している。これらを比較して分かるよう
に、図3と図5に示すチャージポンプ回路は、以下の点
を除いて同一の構成を有している。すなわち、図5のス
イッチ回路25において、図3のCMOSスイッチ25
bのp型MOSトランジスタが削除された残りのn型M
OSトランジスタ25gがスイッチとして機能している
とともに、図3のCMOSスイッチ25dのp型MOS
トランジスタが削除された残りのn型MOSトランジス
タ25hがスイッチとして機能している。また、スイッ
チ回路27においては、図3のCMOSスイッチ27b
のp型MOSトランジスタが削除された残りのn型MO
Sトランジスタ27gがスイッチとして機能していると
ともに、図3のCMOSスイッチ27dのp型MOSト
ランジスタが削除された残りのn型MOSトランジスタ
27hがスイッチとして機能している。
FIG. 5 is a schematic circuit diagram of a charge pump circuit according to a fourth embodiment of the present invention. The same reference numerals in FIGS. 2 and 3 as those in FIGS. 2 and 3 indicate components having the same functions. As can be seen by comparing these, the charge pump circuits shown in FIGS. 3 and 5 have the same configuration except for the following points. That is, in the switch circuit 25 of FIG. 5, the CMOS switch 25 of FIG.
The remaining n-type M from which the p-type MOS transistor of b is deleted
The OS transistor 25g functions as a switch, and the p-type MOS of the CMOS switch 25d in FIG.
The remaining n-type MOS transistor 25h from which the transistor has been removed functions as a switch. In the switch circuit 27, the CMOS switch 27b shown in FIG.
N-type MO from which the p-type MOS transistor of
The S transistor 27g functions as a switch, and the remaining n-type MOS transistor 27h in which the p-type MOS transistor of the CMOS switch 27d in FIG. 3 is deleted functions as a switch.

【0069】このように、CMOSスイッチのp型MO
Sトランジスタが削除される場合においても、残りのn
型MOSトランジスタを導通状態にできる程度にソース
電圧が低ければ、ゲート−ソース間の電位差によりn型
MOSトランジスタをスイッチとして機能させることが
できる。すなわち、電圧生成回路26および電圧生成回
路28の生成電圧が上述したソース電圧の条件を満たす
範囲内において、図5に示すチャージポンプ回路におい
ても図3の回路と同等の動作を実現でき、オーバーシュ
ート電流成分を効果的に削減することができる。また、
図3のチャージポンプ回路に比べて回路を構成する素子
の数を減らすことができる。
As described above, the p-type MO of the CMOS switch is
Even when the S transistor is deleted, the remaining n
If the source voltage is low enough to make the type MOS transistor conductive, the n-type MOS transistor can function as a switch due to the potential difference between the gate and the source. That is, within the range in which the voltages generated by the voltage generation circuits 26 and 28 satisfy the above-described source voltage condition, the charge pump circuit shown in FIG. 5 can also achieve the same operation as the circuit in FIG. The current component can be effectively reduced. Also,
The number of elements constituting the circuit can be reduced as compared with the charge pump circuit of FIG.

【0070】<第5の実施形態>次に、本発明の第5の
実施形態について説明する。第5の実施形態は、電圧生
成回路の出力ラインにおけるノイズ成分を減衰させるた
めのフィルタを、電圧生成回路の出力ラインに設けるこ
とに特徴を有する。
<Fifth Embodiment> Next, a fifth embodiment of the present invention will be described. The fifth embodiment is characterized in that a filter for attenuating a noise component in an output line of a voltage generation circuit is provided in an output line of the voltage generation circuit.

【0071】図6は、本発明の第5の実施形態に係るチ
ャージポンプ回路の概略的な回路図である。図6におけ
る図2および図3と同一の符号は、同等の機能を有する
構成要素を示している。これらを比較して分かるよう
に、図3と図6に示すチャージポンプ回路は、以下の点
を除いて同一の構成を有している。すなわち、図6の電
圧生成回路26においては、出力ラインN26と接地ラ
インとの間にキャパシタC26が挿入されている。ま
た、図6の電圧生成回路28においては、出力ラインN
28と接地ラインとの間にキャパシタC28が挿入され
ている。
FIG. 6 is a schematic circuit diagram of a charge pump circuit according to a fifth embodiment of the present invention. The same reference numerals in FIG. 6 as those in FIGS. 2 and 3 indicate components having the same functions. As can be seen by comparing these, the charge pump circuits shown in FIGS. 3 and 6 have the same configuration except for the following points. That is, in the voltage generation circuit 26 of FIG. 6, the capacitor C26 is inserted between the output line N26 and the ground line. Further, in the voltage generation circuit 28 of FIG.
A capacitor C28 is inserted between the capacitor 28 and the ground line.

【0072】信号UPのレベルに応じてp型MOSトラ
ンジスタ22aおよびp型MOSトランジスタ22bの
ゲート電圧が電源電圧VDDと電圧生成回路26の出力
電圧との間で可変されると、p型MOSトランジスタ2
2aおよびp型MOSトランジスタ22bのゲート−ソ
ース間容量において電荷の充放電が行なわれる。ゲート
電圧が電源電圧VDDから電圧生成回路26の出力電圧
まで低下する場合にゲート−ソース間容量を充電する電
流は、出力ラインN26から定電流回路26bを介して
接地ラインに過渡的に流れるため、この電流により出力
ラインN26の電圧は変動し易くなる。キャパシタC2
6は、この過渡的電流によって出力ラインN26に発生
する電圧変動を抑制するためのものであり、出力ライン
N26の電圧が安定化されることによって、p型MOS
トランジスタ22aおよびp型MOSトランジスタ22
bにおけるスイッチングの誤動作を防止できる。同様
に、キャパシタC28は出力ラインN28に発生する電
圧変動を抑制するためのものであり、これによって、n
型MOSトランジスタ24aおよびn型MOSトランジ
スタ24bにおけるスイッチングの誤動作を防止でき
る。
When the gate voltages of p-type MOS transistor 22a and p-type MOS transistor 22b are varied between power supply voltage VDD and the output voltage of voltage generation circuit 26 in accordance with the level of signal UP, p-type MOS transistor 2
Charge and discharge are performed in the gate-source capacitance of the 2a and p-type MOS transistors 22b. When the gate voltage decreases from the power supply voltage VDD to the output voltage of the voltage generation circuit 26, the current for charging the gate-source capacitance transiently flows from the output line N26 to the ground line via the constant current circuit 26b. This current makes the voltage of the output line N26 fluctuate easily. Capacitor C2
Numeral 6 is for suppressing a voltage fluctuation generated in the output line N26 due to the transient current. When the voltage of the output line N26 is stabilized, the p-type MOS
Transistor 22a and p-type MOS transistor 22
It is possible to prevent the malfunction of switching in b. Similarly, the capacitor C28 is for suppressing the voltage fluctuation occurring in the output line N28, and thereby, the capacitor C28
Switching malfunction in the type MOS transistor 24a and the n-type MOS transistor 24b can be prevented.

【0073】なお、図6に示したキャパシタの挿入位置
は一例であり、例えばこれを電圧生成回路の出力ライン
と電源ラインとの間に挿入しても良い。また、キャパシ
タを適当なローパスフィルタに置き換えて、過渡的電流
によるノイズ的な電圧変動を減衰させても良い。
The insertion position of the capacitor shown in FIG. 6 is an example, and may be inserted between the output line of the voltage generation circuit and the power supply line. Further, the capacitor may be replaced with an appropriate low-pass filter to attenuate noise-like voltage fluctuation due to a transient current.

【0074】<第6の実施形態>次に、本発明の第6の
実施形態について説明する。第6の実施形態は、図3の
電圧生成回路における定電流回路をn型MOSトランジ
スタまたはp型MOSトランジスタに置き換えて、電圧
生成回路をCMOS回路の構成にすることに特徴を有す
る。
<Sixth Embodiment> Next, a sixth embodiment of the present invention will be described. The sixth embodiment is characterized in that the constant current circuit in the voltage generation circuit of FIG. 3 is replaced with an n-type MOS transistor or a p-type MOS transistor, and the voltage generation circuit has a CMOS circuit configuration.

【0075】図7は、本発明の第6の実施形態に係るチ
ャージポンプ回路の概略的な回路図である。図7におけ
る図2および図3と同一の符号は、同等の機能を有する
構成要素を示している。これらを比較して分かるよう
に、図3と図7に示すチャージポンプ回路は、以下の点
を除いて同一の構成を有している。
FIG. 7 is a schematic circuit diagram of a charge pump circuit according to the sixth embodiment of the present invention. The same reference numerals in FIGS. 2 and 3 as those in FIGS. 2 and 3 indicate components having the same functions. As can be seen by comparing these, the charge pump circuits shown in FIGS. 3 and 7 have the same configuration except for the following points.

【0076】すなわち、図7の電圧生成回路26におい
ては、図3の定電流回路26bがn型MOSトランジス
タ26cに置き換えられており、これによりCMOS回
路が構成されている。すなわち、電源ラインと接地ライ
ンとの間にp型MOSトランジスタ26aのソース−ド
レイン端子とn型MOSトランジスタ26cのドレイン
−ソース端子とが直列に接続され、各トランジスタのド
レインとゲートが出力ラインN26に接続されている。
また、図7の電圧生成回路28においては、図3の定電
流回路28bがp型MOSトランジスタ28cに置き換
えられており、これによりCMOS回路が構成されてい
る。すなわち、電源ラインと接地ラインとの間にp型M
OSトランジスタ28cのソース−ドレイン端子とn型
MOSトランジスタ28aのドレイン−ソース端子とが
直列に接続され、各トランジスタのドレインとゲートが
出力ラインN28に接続されている。
That is, in the voltage generation circuit 26 shown in FIG. 7, the constant current circuit 26b shown in FIG. 3 is replaced with an n-type MOS transistor 26c, thereby forming a CMOS circuit. That is, the source-drain terminal of the p-type MOS transistor 26a and the drain-source terminal of the n-type MOS transistor 26c are connected in series between the power supply line and the ground line, and the drain and gate of each transistor are connected to the output line N26. It is connected.
In the voltage generation circuit 28 of FIG. 7, the constant current circuit 28b of FIG. 3 is replaced by a p-type MOS transistor 28c, thereby forming a CMOS circuit. That is, a p-type M
The source-drain terminal of the OS transistor 28c and the drain-source terminal of the n-type MOS transistor 28a are connected in series, and the drain and gate of each transistor are connected to the output line N28.

【0077】このようなCMOS回路においては、n型
MOSトランジスタおよびp型MOSトランジスタのゲ
ート−ソース間電圧に対するドレイン電流の特性に応じ
て出力電圧が決まる。これらの特性は、例えばチャンネ
ルの長さと幅の比などによって調整可能であるので、出
力電圧を所定の電圧に設定することができる。
In such a CMOS circuit, the output voltage is determined according to the characteristics of the drain current with respect to the gate-source voltage of the n-type MOS transistor and the p-type MOS transistor. Since these characteristics can be adjusted by, for example, the ratio between the length and width of the channel, the output voltage can be set to a predetermined voltage.

【0078】したがって、図7に示すチャージポンプ回
路によっても図3に示す回路と同等の動作を実現でき、
オーバーシュート電流成分を効果的に削減することがで
きる。
Therefore, the same operation as the circuit shown in FIG. 3 can be realized by the charge pump circuit shown in FIG.
The overshoot current component can be effectively reduced.

【0079】<第7の実施形態>次に、本発明の第7の
実施形態について説明する。第7の実施形態は、電圧生
成回路の出力ラインの電圧変動を抑止するために、ダミ
ーのトランジスタを主トランジスタとは逆相で駆動する
ダミー回路を、電圧生成回路の出力ラインに付加するこ
とに特徴を有する。
<Seventh Embodiment> Next, a seventh embodiment of the present invention will be described. In the seventh embodiment, a dummy circuit for driving a dummy transistor in a phase opposite to that of a main transistor is added to an output line of a voltage generation circuit in order to suppress a voltage fluctuation of an output line of the voltage generation circuit. Has features.

【0080】図8は、本発明の第7の実施形態に係るチ
ャージポンプ回路の概略的な回路図である。図8におけ
る図2および図3と同一の符号は、同等の機能を有する
構成要素を示している。これらを比較して分かるよう
に、図8に示すチャージポンプ回路には、図3の構成に
加えて、ダミー回路29およびダミー回路34が付加さ
れている。
FIG. 8 is a schematic circuit diagram of a charge pump circuit according to the seventh embodiment of the present invention. The same reference numerals in FIG. 8 as those in FIGS. 2 and 3 denote constituent elements having the same functions. As can be seen by comparing these, the charge pump circuit shown in FIG. 8 is provided with a dummy circuit 29 and a dummy circuit 34 in addition to the configuration of FIG.

【0081】ダミー回路29は、ドレインおよびソース
が何れも電源ラインに接続されるp型MOSトランジス
タ29aおよびp型MOSトランジスタ29dと、これ
らのトランジスタのゲートに印加する電圧を切り換える
ためのスイッチ回路を有する。このスイッチ回路は、n
型MOSトランジスタ29b、n型MOSトランジスタ
29e、CMOSスイッチ29c、およびCMOSスイ
ッチ29fを含む。CMOSスイッチ29cは、一方の
端子が電圧生成回路26の出力ラインN26に、他方の
端子がp型MOSトランジスタ29aのゲートに接続さ
れる。CMOSスイッチ29fは、一方の端子が電圧生
成回路26の出力ラインN26に、他方の端子がn型M
OSトランジスタ29dのゲートに接続される。n型M
OSトランジスタ29bは、ソースが接地ラインに接続
され、ドレインがp型MOSトランジスタ29aのゲー
トに接続される。n型MOSトランジスタ29eは、ソ
ースが接地ラインに接続され、ドレインがp型MOSト
ランジスタ29dのゲートに接続される。また、n型M
OSトランジスタ29e、CMOSスイッチ29cのn
型MOSトランジスタ、およびCMOSスイッチ29f
のp型MOSトランジスタは、ゲートに信号UPが入力
される。n型MOSトランジスタ29b、CMOSスイ
ッチ29cのp型MOSトランジスタ、およびCMOS
スイッチ29fのn型MOSトランジスタは、ゲートに
信号/UPが入力される。
Dummy circuit 29 has p-type MOS transistor 29a and p-type MOS transistor 29d both having a drain and a source connected to a power supply line, and a switch circuit for switching the voltage applied to the gates of these transistors. . This switch circuit has n
MOS transistor 29b, n-type MOS transistor 29e, CMOS switch 29c, and CMOS switch 29f. The CMOS switch 29c has one terminal connected to the output line N26 of the voltage generation circuit 26 and the other terminal connected to the gate of the p-type MOS transistor 29a. The CMOS switch 29f has one terminal connected to the output line N26 of the voltage generation circuit 26, and the other terminal connected to the n-type M
Connected to the gate of OS transistor 29d. n-type M
The OS transistor 29b has a source connected to the ground line and a drain connected to the gate of the p-type MOS transistor 29a. The n-type MOS transistor 29e has a source connected to the ground line and a drain connected to the gate of the p-type MOS transistor 29d. Also, n-type M
OS transistor 29e, n of CMOS switch 29c
MOS transistor and CMOS switch 29f
The signal UP is input to the gate of the p-type MOS transistor. n-type MOS transistor 29b, p-type MOS transistor of CMOS switch 29c, and CMOS
The signal / UP is input to the gate of the n-type MOS transistor of the switch 29f.

【0082】このような構成のダミー回路29におい
て、信号UPがハイレベルの場合には、p型MOSトラ
ンジスタ29aのゲートが電圧生成回路26の出力ライ
ンN26に接続され、p型MOSトランジスタ29dの
ゲートが接地ラインに接続される。また、信号UPがロ
ーレベルの場合には、p型MOSトランジスタ29aの
ゲートが接地ラインに接続され、p型MOSトランジス
タ29dのゲートが電圧生成回路26の出力ラインN2
6に接続される。
In the dummy circuit 29 having such a configuration, when the signal UP is at a high level, the gate of the p-type MOS transistor 29a is connected to the output line N26 of the voltage generation circuit 26, and the gate of the p-type MOS transistor 29d is Is connected to the ground line. When the signal UP is at a low level, the gate of the p-type MOS transistor 29a is connected to the ground line, and the gate of the p-type MOS transistor 29d is connected to the output line N2 of the voltage generation circuit 26.
6 is connected.

【0083】このため、信号UPがローレベルからハイ
レベルに変化し、p型MOSトランジスタ22bのゲー
ト電圧が電源電圧VDDから電圧生成回路26の出力電
圧まで低下する場合、これと同じタイミングで、p型M
OSトランジスタ29aのゲート電圧は接地電位から電
圧生成回路26の出力電圧まで上昇する。信号UPがハ
イレベルからローレベルに変化し、p型MOSトランジ
スタ22aのゲート電圧が電源電圧VDDから電圧生成
回路26の出力電圧まで低下する場合も、これと同じタ
イミングで、p型MOSトランジスタ29dのゲート電
圧は接地電位から電圧生成回路26の出力電圧まで上昇
する。したがって、p型MOSトランジスタ22aおよ
びp型MOSトランジスタ22bのゲート−ソース間容
量を充電する電流は、p型MOSトランジスタ29aお
よびp型MOSトランジスタ29dのゲート−ソース間
容量を充電する電流とそれぞれ相殺される。すなわち、
出力ラインN26における過渡電流が相殺されて減少す
るため、出力ラインN26の電圧を安定化できる。
Therefore, when the signal UP changes from low level to high level and the gate voltage of the p-type MOS transistor 22b decreases from the power supply voltage VDD to the output voltage of the voltage generating circuit 26, p Type M
The gate voltage of the OS transistor 29a rises from the ground potential to the output voltage of the voltage generation circuit 26. When the signal UP changes from the high level to the low level and the gate voltage of the p-type MOS transistor 22a decreases from the power supply voltage VDD to the output voltage of the voltage generation circuit 26, the p-type MOS transistor 29d operates at the same timing. The gate voltage rises from the ground potential to the output voltage of the voltage generation circuit 26. Therefore, the current for charging the gate-source capacitance of p-type MOS transistor 22a and p-type MOS transistor 22b is offset by the current for charging the gate-source capacitance of p-type MOS transistor 29a and p-type MOS transistor 29d, respectively. You. That is,
Since the transient current in the output line N26 is offset and reduced, the voltage of the output line N26 can be stabilized.

【0084】ダミー回路34は、ドレインおよびソース
が何れも接地ラインに接続されるn型MOSトランジス
タ34aおよびn型MOSトランジスタ34dと、これ
らのトランジスタのゲートに印加する電圧を切り換える
ためのスイッチ回路を有する。このスイッチ回路は、p
型MOSトランジスタ34b、p型MOSトランジスタ
34e、CMOSスイッチ34c、およびCMOSスイ
ッチ34fを含む。CMOSスイッチ34cは、一方の
端子が電圧生成回路28の出力ラインN28に、他方の
端子がn型MOSトランジスタ34aのゲートに接続さ
れる。CMOSスイッチ34fは、一方の端子が電圧生
成回路28の出力ラインN28に、他方の端子がn型M
OSトランジスタ34dのゲートに接続される。p型M
OSトランジスタ34bは、ソースが電源ラインに接続
され、ドレインがn型MOSトランジスタ34aのゲー
トに接続される。p型MOSトランジスタ34eは、ソ
ースが電源ラインに接続され、ドレインがn型MOSト
ランジスタ34dのゲートに接続される。また、p型M
OSトランジスタ34b、CMOSスイッチ34cのn
型MOSトランジスタ、およびCMOSスイッチ34f
のp型MOSトランジスタは、ゲートに信号DNが入力
される。p型MOSトランジスタ34e、CMOSスイ
ッチ34cのp型MOSトランジスタ、およびCMOS
スイッチ34fのn型MOSトランジスタは、ゲートに
信号/DNが入力される。
Dummy circuit 34 has n-type MOS transistor 34a and n-type MOS transistor 34d both having a drain and a source connected to the ground line, and a switch circuit for switching the voltage applied to the gates of these transistors. . This switch circuit has p
MOS transistor 34b, p-type MOS transistor 34e, CMOS switch 34c, and CMOS switch 34f. The CMOS switch 34c has one terminal connected to the output line N28 of the voltage generation circuit 28 and the other terminal connected to the gate of the n-type MOS transistor 34a. The CMOS switch 34f has one terminal connected to the output line N28 of the voltage generation circuit 28, and the other terminal connected to the n-type M
Connected to the gate of OS transistor 34d. p-type M
The OS transistor 34b has a source connected to the power supply line and a drain connected to the gate of the n-type MOS transistor 34a. The p-type MOS transistor 34e has a source connected to the power supply line and a drain connected to the gate of the n-type MOS transistor 34d. In addition, p-type M
OS transistor 34b, n of CMOS switch 34c
MOS transistor and CMOS switch 34f
In the p-type MOS transistor, the signal DN is input to the gate. p-type MOS transistor 34e, p-type MOS transistor of CMOS switch 34c, and CMOS
The signal / DN is input to the gate of the n-type MOS transistor of the switch 34f.

【0085】このような構成のダミー回路34におい
て、信号DNがハイレベルの場合には、n型MOSトラ
ンジスタ34aのゲートが電圧生成回路28の出力ライ
ンN28に接続され、n型MOSトランジスタ34dの
ゲートが電源ラインに接続される。また、信号DNがロ
ーレベルの場合には、n型MOSトランジスタ34aの
ゲートが電源ラインに接続され、n型MOSトランジス
タ34dのゲートが電圧生成回路28の出力ラインN2
8に接続される。
In the dummy circuit 34 having such a configuration, when the signal DN is at a high level, the gate of the n-type MOS transistor 34a is connected to the output line N28 of the voltage generation circuit 28, and the gate of the n-type MOS transistor 34d Are connected to the power supply line. When the signal DN is at a low level, the gate of the n-type MOS transistor 34a is connected to the power supply line, and the gate of the n-type MOS transistor 34d is connected to the output line N2 of the voltage generation circuit 28.
8 is connected.

【0086】このため、信号DNがローレベルからハイ
レベルとなり、n型MOSトランジスタ24aのゲート
電圧が接地電圧から電圧生成回路28の出力電圧まで上
昇する場合、これと同じタイミングで、n型MOSトラ
ンジスタ34aのゲート電圧は電源電圧VDDから電圧
生成回路28の出力電圧まで低下する。信号DNがハイ
レベルからローレベルとなり、n型MOSトランジスタ
24bのゲート電圧が接地電圧から電圧生成回路28の
出力電圧まで上昇する場合も、これと同じタイミング
で、n型MOSトランジスタ34dのゲート電圧は電源
電圧VDDから電圧生成回路28の出力電圧まで低下す
る。したがって、n型MOSトランジスタ24aおよび
n型MOSトランジスタ24bのゲート−ソース間容量
を充電する電流は、n型MOSトランジスタ34aおよ
びn型MOSトランジスタ34dのゲート−ソース間容
量を充電する電流とそれぞれ相殺される。すなわち、出
力ラインN28における過渡電流が相殺されて減少する
ため、出力ラインN28の電圧を安定化できる。
Therefore, when the signal DN changes from low level to high level and the gate voltage of the n-type MOS transistor 24a rises from the ground voltage to the output voltage of the voltage generation circuit 28, the n-type MOS transistor The gate voltage at 34a decreases from the power supply voltage VDD to the output voltage of the voltage generation circuit 28. When the signal DN changes from the high level to the low level and the gate voltage of the n-type MOS transistor 24b rises from the ground voltage to the output voltage of the voltage generation circuit 28, the gate voltage of the n-type MOS transistor 34d is changed at the same timing. The voltage drops from the power supply voltage VDD to the output voltage of the voltage generation circuit 28. Therefore, the current for charging the gate-source capacitance of n-type MOS transistor 24a and n-type MOS transistor 24b is offset by the current for charging the gate-source capacitance of n-type MOS transistor 34a and n-type MOS transistor 34d, respectively. You. That is, since the transient current in the output line N28 is canceled out and reduced, the voltage of the output line N28 can be stabilized.

【0087】以上述べたように、本実施形態においても
図3のチャージポンプ回路と同等の動作を実現でき、オ
ーバーシュート電流成分を効果的に削減できるととも
に、電圧生成回路26および電圧生成回路28の出力電
圧を安定化できる。これにより、p型MOSトランジス
タ22a、p型MOSトランジスタ22b、n型MOS
トランジスタ24aおよびn型MOSトランジスタ24
bにおけるスイッチングの誤動作を防止できる。
As described above, also in the present embodiment, the same operation as the charge pump circuit of FIG. 3 can be realized, the overshoot current component can be effectively reduced, and the voltage generation circuit 26 and the voltage generation circuit 28 Output voltage can be stabilized. Thereby, the p-type MOS transistor 22a, the p-type MOS transistor 22b, the n-type MOS transistor
Transistor 24a and n-type MOS transistor 24
It is possible to prevent the malfunction of switching in b.

【0088】<オーバーシュート電流波形の例>次に、
従来のチャージポンプ回路と本発明のチャージポンプ回
路の入出力電流に重畳されるオーバーシュート電流の波
形例を示す。図9は、図12に示す従来のチャージポン
プ回路の入出力電流波形の例を示す図である。また、図
10は、図9に示すチャージポンプ回路の入出力電流波
形の拡大図である。なお、図9および図10において、
横軸は時間を、縦軸は入出力電流をそれぞれ示す。図9
および図10から分かるように、従来のチャージポンプ
回路においては、特にチャージポンプ回路の入出力電流
が流れ始める初期において、大きなオーバーシュート電
流が発生している。また、この時のオーバーシュート電
流は、チャージポンプ回路からローパスフィルタへの出
力電流のほうが、入力電流よりも大きくなっている。
<Example of Overshoot Current Waveform>
4 shows waveform examples of an overshoot current superimposed on an input / output current of a conventional charge pump circuit and a charge pump circuit of the present invention. FIG. 9 is a diagram showing an example of input / output current waveforms of the conventional charge pump circuit shown in FIG. FIG. 10 is an enlarged view of the input / output current waveform of the charge pump circuit shown in FIG. Note that in FIGS. 9 and 10,
The horizontal axis indicates time, and the vertical axis indicates input / output current. FIG.
As can be seen from FIG. 10 and FIG. 10, in the conventional charge pump circuit, a large overshoot current is generated particularly at an initial stage when the input / output current of the charge pump circuit starts to flow. In this case, the output current from the charge pump circuit to the low-pass filter is larger than the input current.

【0089】図11は、本発明に係る図2のチャージポ
ンプ回路の入出力電流波形の例を示す図である。この図
11と図9および図10を比較して分かるように、本発
明のチャージポンプ回路は従来回路と比べて、入出力電
流の流れ始めと終わりのオーバーシュート電流が格段に
小さくなっている。
FIG. 11 is a diagram showing an example of input / output current waveforms of the charge pump circuit of FIG. 2 according to the present invention. As can be seen by comparing FIG. 11 with FIGS. 9 and 10, the charge pump circuit according to the present invention has a significantly smaller overshoot current at the beginning and end of the flow of the input / output current than the conventional circuit.

【0090】なお、本発明は上述した実施形態に限定さ
れない。図1〜図8のブロック図および回路図は、本発
明を説明するための一例に過ぎず、本発明は当業者に自
明な他の種々の回路によって実現可能である。例えば、
本発明に使用されるトランジスタはMOSトランジスタ
に限定されるものではなく、他のトランジスタ、例えば
バイポーラトランジスタなどを使用しても本発明は実現
可能である。また、例えば、スイッチ回路25およびス
イッチ回路27においてスイッチとして動作する回路は
上述した実施形態に限定されず、その一部または全部を
他のスイッチ機能を有する回路に置き換えても良い。
The present invention is not limited to the above embodiment. The block diagrams and circuit diagrams of FIGS. 1 to 8 are merely examples for describing the present invention, and the present invention can be realized by various other circuits apparent to those skilled in the art. For example,
The transistor used in the present invention is not limited to a MOS transistor, and the present invention can be realized by using another transistor, for example, a bipolar transistor. Further, for example, the circuits operating as switches in the switch circuits 25 and 27 are not limited to the above-described embodiments, and some or all of them may be replaced with circuits having other switch functions.

【0091】[0091]

【発明の効果】本発明のチャージポンプ回路によれば、
入出力電流に重畳されるオーバーシュート電流成分を効
果的に削減できる。また、本発明の位相同期ループ回路
によれば、チャージポンプ回路の入出力電流に重畳され
るオーバーシュート電流成分が効果的に削減され、位相
オフセットを低減できる。
According to the charge pump circuit of the present invention,
The overshoot current component superimposed on the input / output current can be effectively reduced. Further, according to the phase locked loop circuit of the present invention, the overshoot current component superimposed on the input / output current of the charge pump circuit can be effectively reduced, and the phase offset can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係るPLL回路の概略的なブロック図
である。
FIG. 1 is a schematic block diagram of a PLL circuit according to the present invention.

【図2】本発明の第1の実施形態に係るチャージポンプ
回路の概略的な回路図である。
FIG. 2 is a schematic circuit diagram of a charge pump circuit according to the first embodiment of the present invention.

【図3】本発明の第2の実施形態に係るチャージポンプ
回路の概略的な回路図である。
FIG. 3 is a schematic circuit diagram of a charge pump circuit according to a second embodiment of the present invention.

【図4】本発明の第3の実施形態に係るチャージポンプ
回路の概略的な回路図である。
FIG. 4 is a schematic circuit diagram of a charge pump circuit according to a third embodiment of the present invention.

【図5】本発明の第4の実施形態に係るチャージポンプ
回路の概略的な回路図である。
FIG. 5 is a schematic circuit diagram of a charge pump circuit according to a fourth embodiment of the present invention.

【図6】本発明の第5の実施形態に係るチャージポンプ
回路の概略的な回路図である。
FIG. 6 is a schematic circuit diagram of a charge pump circuit according to a fifth embodiment of the present invention.

【図7】本発明の第6の実施形態に係るチャージポンプ
回路の概略的な回路図である。
FIG. 7 is a schematic circuit diagram of a charge pump circuit according to a sixth embodiment of the present invention.

【図8】本発明の第7の実施形態に係るチャージポンプ
回路の概略的な回路図である。
FIG. 8 is a schematic circuit diagram of a charge pump circuit according to a seventh embodiment of the present invention.

【図9】従来のチャージポンプ回路の入出力電流波形の
例を示す図である。
FIG. 9 is a diagram showing an example of an input / output current waveform of a conventional charge pump circuit.

【図10】図9に示すチャージポンプ回路の入出力電流
波形の拡大図である。
10 is an enlarged view of an input / output current waveform of the charge pump circuit shown in FIG.

【図11】本発明に係るチャージポンプ回路の入出力電
流波形の例を示す図である。
FIG. 11 is a diagram showing an example of input / output current waveforms of the charge pump circuit according to the present invention.

【図12】従来のチャージポンプ回路の例を示す回路図
である。
FIG. 12 is a circuit diagram showing an example of a conventional charge pump circuit.

【符号の説明】[Explanation of symbols]

10…位相周波数比較器、20…チャージポンプ回路、
30…ローパスフィルタ、40…電圧制御発振器、50
…分周器、21,21c,23,23c,26b,28
b…定電流回路、21a,21b,22a,22b,2
5a,25c,,26a,28c,29b,29e,3
4a,34d…n型MOSトランジスタ、23a,23
b,24a,24b,26c,27a,27c,28
a,29a,29d,34b,34e…p型MOSトラ
ンジスタ、25b,25d,27b,27d,29c,
29f,34c,34f…CMOSスイッチ、C26,
C28…キャパシタ
10: phase frequency comparator, 20: charge pump circuit,
30 ... low-pass filter, 40 ... voltage controlled oscillator, 50
... Frequency dividers 21, 21c, 23, 23c, 26b, 28
b: constant current circuit, 21a, 21b, 22a, 22b, 2
5a, 25c, 26a, 28c, 29b, 29e, 3
4a, 34d... N-type MOS transistors, 23a, 23
b, 24a, 24b, 26c, 27a, 27c, 28
a, 29a, 29d, 34b, 34e ... p-type MOS transistors, 25b, 25d, 27b, 27d, 29c,
29f, 34c, 34f... CMOS switch, C26,
C28 ... Capacitor

Claims (17)

【特許請求の範囲】[Claims] 【請求項1】 電流入出力端子と、 第1の電位から出力端子へ流れる電流を一定に制御する
第1の定電流回路と、 制御端子に入力される信号のレベルに応じて、上記第1
の定電流回路の出力端子から上記電流入出力端子に流れ
る導通電流を制御する第1のトランジスタと、 制御端子に入力される信号のレベルに応じて、上記第1
の定電流回路の出力端子から上記第1の電位より低い第
2の電位に流れる導通電流を制御する第2のトランジス
タと、 入力される第1の制御信号に応じて、上記第1のトラン
ジスタが導通状態となる第1のレベルの信号を上記第1
のトランジスタの制御端子に入力するとともに、上記第
2のトランジスタが非導通状態となる第2のレベルの信
号を上記第2のトランジスタの制御端子に入力する第1
の状態と、上記第2のレベルの信号を上記第1のトラン
ジスタの制御端子に入力するとともに、上記第1のレベ
ルの信号を上記第2のトランジスタの制御端子に入力す
る第2の状態とを切り換える第1の導通制御回路と、 入力端子から上記第2の電位へ流れる電流を一定に制御
する第2の定電流回路と、 制御端子に入力される信号のレベルに応じて、上記電流
入出力端子から上記第2の定電流回路の入力端子に流れ
る導通電流を制御する第3のトランジスタと、 制御端子に入力される信号のレベルに応じて、上記第1
の電位から上記第2の定電流回路の入力端子に流れる導
通電流を制御する第4のトランジスタと、 入力される第2の制御信号に応じて、上記第3のトラン
ジスタが導通状態となる第3のレベルの信号を上記第3
のトランジスタの制御端子に入力するとともに、上記第
4のトランジスタが非導通状態となる第4のレベルの信
号を上記第4のトランジスタの制御端子に入力する第3
の状態と、上記第4のレベルの信号を上記第3のトラン
ジスタの制御端子に入力するとともに、上記第3のレベ
ルの信号を上記第4のトランジスタの制御端子に入力す
る第4の状態とを切り換える第2の導通制御回路と、 を有するチャージポンプ回路。
A current input / output terminal; a first constant current circuit for controlling a current flowing from a first potential to an output terminal to a constant value;
A first transistor for controlling a conduction current flowing from the output terminal of the constant current circuit to the current input / output terminal; and a first transistor for controlling a level of a signal input to the control terminal.
A second transistor that controls a conduction current flowing from an output terminal of the constant current circuit to a second potential lower than the first potential, and a first transistor that responds to a first control signal that is input. The signal of the first level which is brought into the conductive state is transmitted to the first level.
And a second level signal that causes the second transistor to become non-conductive is input to the control terminal of the second transistor.
And a second state in which the signal of the second level is input to the control terminal of the first transistor and the signal of the first level is input to the control terminal of the second transistor. A first conduction control circuit for switching, a second constant current circuit for controlling the current flowing from the input terminal to the second potential to be constant, A third transistor for controlling a conduction current flowing from a terminal to an input terminal of the second constant current circuit; and a first transistor for controlling a level of a signal input to a control terminal.
A fourth transistor that controls a conduction current flowing from the potential of the second constant current circuit to the input terminal of the second constant current circuit; and a third transistor that conducts the third transistor in response to the input second control signal. Signal of the third level
And a third level signal for inputting a fourth level signal at which the fourth transistor is turned off to the control terminal of the fourth transistor.
And a fourth state in which the signal of the fourth level is input to the control terminal of the third transistor and the signal of the third level is input to the control terminal of the fourth transistor. And a second conduction control circuit for switching.
【請求項2】 上記第1のトランジスタおよび上記第2
のトランジスタは、上記制御端子の電圧レベルが同一の
場合に、上記導通電流が互いに近似し、 上記第3のトランジスタおよび上記第4のトランジスタ
は、上記制御端子の電圧レベルが同一の場合に、上記導
通電流が互いに近似する、 請求項1に記載のチャージポンプ回路。
2. The first transistor and the second transistor
When the voltage level of the control terminal is the same, the conduction currents are close to each other. When the voltage level of the control terminal is the same, the third transistor and the fourth transistor The charge pump circuit according to claim 1, wherein the conduction currents are close to each other.
【請求項3】 上記第1のトランジスタおよび上記第2
のトランジスタは、互いに近似した形態を有する等価な
構造のトランジスタであり、 上記第3のトランジスタおよび上記第4のトランジスタ
は、互いに近似した形態を有する等価な構造のトランジ
スタである、 請求項2に記載のチャージポンプ回路。
3. The first transistor and the second transistor.
3. The transistor according to claim 2, wherein the third transistor and the fourth transistor are transistors having an equivalent structure having a form similar to each other. Charge pump circuit.
【請求項4】 上記第1の導通制御回路は、上記第1の
制御信号に応じて、入力される上記第1のレベルの信号
または入力される上記第2のレベルの信号を切り換え
て、上記第1のトランジスタの制御端子および上記第2
のトランジスタの制御端子にそれぞれ出力する第1のス
イッチ回路を含み、 上記第2の導通制御回路は、上記第2の制御信号に応じ
て、入力される上記第3のレベルの信号または入力され
る上記第4のレベルの信号を切り換えて、上記第3のト
ランジスタの制御端子および上記第4のトランジスタの
制御端子にそれぞれ出力する第2のスイッチ回路を含
む、 請求項1に記載のチャージポンプ回路。
4. The first conduction control circuit switches between the input first-level signal and the input second-level signal in response to the first control signal. The control terminal of the first transistor and the second terminal
A first switch circuit that outputs a signal to the control terminal of each of the transistors. The second conduction control circuit receives the third level signal or the third level signal in response to the second control signal. The charge pump circuit according to claim 1, further comprising a second switch circuit that switches the signal of the fourth level and outputs the signal to the control terminal of the third transistor and the control terminal of the fourth transistor.
【請求項5】 上記第1のスイッチ回路は、 ソースに上記第2のレベルの信号が入力され、ドレイン
が上記第1のトランジスタの制御端子に接続され、上記
第1の状態で非導通状態となり、上記第2の状態で導通
状態となるp型電界効果トランジスタと、 互いのドレインとソースとが接続され、当該接続の一方
に上記第1のレベルの信号が入力され、当該接続の他方
が上記第1のトランジスタの制御端子に接続され、上記
第1の状態で導通状態となり、上記第2の状態で非導通
状態となる、n型電界効果トランジスタとp型電界効果
トランジスタとの第1の並列回路と、 ソースに上記第2のレベルの信号が入力され、ドレイン
が上記第2のトランジスタの制御端子に接続され、上記
第1の状態で導通状態となり、上記第2の状態で非導通
状態となるp型電界効果トランジスタと、 互いのドレインとソースとが接続され、当該接続の一方
に上記第1のレベルの信号が入力され、当該接続の他方
が上記第2のトランジスタの制御端子に接続され、上記
第1の状態で非導通状態となり、上記第2の状態で導通
状態となる、n型電界効果トランジスタとp型電界効果
トランジスタとの第2の並列回路とを含み、 上記第2のスイッチ回路は、 ソースに上記第4のレベルの信号が入力され、ドレイン
が上記第3のトランジスタの制御端子に接続され、上記
第3の状態で非導通状態となり、上記第4の状態で導通
状態となるn型電界効果トランジスタと、 互いのドレインとソースとが接続され、当該接続の一方
に上記第3のレベルの信号が入力され、当該接続の他方
が上記第3のトランジスタの制御端子に接続され、上記
第3の状態で導通状態となり、上記第4の状態で非導通
状態となる、n型電界効果トランジスタとp型電界効果
トランジスタとの第3の並列回路と、 ソースに上記第4のレベルの信号が入力され、ドレイン
が上記第4のトランジスタの制御端子に接続され、上記
第3の状態で導通状態となり、上記第4の状態で非導通
状態となるn型電界効果トランジスタと、 互いのドレインとソースとが接続され、当該接続の一方
に上記第3のレベルの信号が入力され、当該接続の他方
が上記第4のトランジスタの制御端子に接続され、上記
第3の状態で非導通状態となり、上記第4の状態で導通
状態となる、n型電界効果トランジスタとp型電界効果
トランジスタとの第4の並列回路とを含む、 請求項4に記載のチャージポンプ回路。
5. The first switch circuit, wherein the second level signal is inputted to a source, a drain is connected to a control terminal of the first transistor, and the first switch circuit is turned off in the first state. The p-type field-effect transistor that is conductive in the second state is connected to the drain and source of each other, the first level signal is input to one of the connections, and the other of the connection is A first parallel connection of an n-type field-effect transistor and a p-type field-effect transistor, which is connected to a control terminal of a first transistor, becomes conductive in the first state, and becomes non-conductive in the second state; A second level signal is input to a circuit and a source; a drain is connected to a control terminal of the second transistor; the circuit is in a conductive state in the first state; and a non-conductive state in the second state The drain and the source of each other are connected to each other, the signal of the first level is input to one of the connections, and the other of the connections is connected to the control terminal of the second transistor. And a second parallel circuit of an n-type field-effect transistor and a p-type field-effect transistor, which is turned off in the first state and turned on in the second state, In the switch circuit, the signal of the fourth level is input to the source, the drain is connected to the control terminal of the third transistor, the switch is turned off in the third state, and turned on in the fourth state. The drain and the source are connected to each other, the third level signal is input to one of the connections, and the other of the connection is connected to the third transistor of the third transistor. A third parallel circuit of an n-type field effect transistor and a p-type field effect transistor, which is connected to a control terminal, becomes conductive in the third state, and becomes non-conductive in the fourth state; An n-type field effect in which the signal of the fourth level is input, the drain is connected to the control terminal of the fourth transistor, the third state is turned on, and the fourth state is turned off. The transistor, the drain and the source thereof are connected to each other, the third level signal is input to one of the connections, the other of the connections is connected to the control terminal of the fourth transistor, and the third 5. The charge pump according to claim 4, further comprising: a fourth parallel circuit of an n-type field effect transistor and a p-type field effect transistor that is turned off in the state and turned on in the fourth state. 6. Circuit.
【請求項6】 上記第1の並列回路、上記第2の並列回
路、上記第3の並列回路または上記第4の並列回路の少
なくとも1つは、並列接続されるトランジスタの何れか
一方を削除した構成を有する、 請求項5に記載のチャージポンプ回路。
6. The at least one of the first parallel circuit, the second parallel circuit, the third parallel circuit, and the fourth parallel circuit has one of transistors connected in parallel deleted. The charge pump circuit according to claim 5, having a configuration.
【請求項7】 上記第1のスイッチ回路は、 ソースに上記第2のレベルの信号が入力され、ドレイン
が上記第1のトランジスタの制御端子に接続され、上記
第1の状態で非導通状態となり、上記第2の状態で導通
状態となるp型電界効果トランジスタと、 ソースに上記第1のレベルの信号が入力され、ドレイン
が上記第1のトランジスタの制御端子に接続され、上記
第1の状態で導通状態となり、上記第2の状態で非導通
状態となるp型電界効果トランジスタと、 ソースに上記第2のレベルの信号が入力され、ドレイン
が上記第2のトランジスタの制御端子に接続され、上記
第1の状態で導通状態となり、上記第2の状態で非導通
状態となるp型電界効果トランジスタと、 ソースに上記第1のレベルの信号が入力され、ドレイン
が上記第2のトランジスタの制御端子に接続され、上記
第1の状態で非導通状態となり、上記第2の状態で導通
状態となるp型電界効果トランジスタとを含み、 上記第2のスイッチ回路は、 ソースに上記第4のレベルの信号が入力され、ドレイン
が上記第3のトランジスタの制御端子に接続され、上記
第3の状態で非導通状態となり、上記第4の状態で導通
状態となるn型電界効果トランジスタと、 ソースに上記第3のレベルの信号が入力され、ドレイン
が上記第3のトランジスタの制御端子に接続され、上記
第3の状態で導通状態となり、上記第4の状態で非導通
状態となるp型電界効果トランジスタと、 ソースに上記第4のレベルの信号が入力され、ドレイン
が上記第4のトランジスタの制御端子に接続され、上記
第3の状態で導通状態となり、上記第4の状態で非導通
状態となるn型電界効果トランジスタと、 ソースに上記第3のレベルの信号が入力され、ドレイン
が上記第4のトランジスタの制御端子に接続され、上記
第3の状態で非導通状態となり、上記第4の状態で導通
状態となるp型電界効果トランジスタとを含む、 請求項4に記載のチャージポンプ回路。
7. The first switch circuit, wherein the second level signal is input to a source, a drain is connected to a control terminal of the first transistor, and the first switch circuit is turned off in the first state. A p-type field-effect transistor that becomes conductive in the second state, a source of the first-level signal, a drain connected to a control terminal of the first transistor, and a first state of the first state. A p-type field-effect transistor that is turned on in the second state and is turned off in the second state; a signal of the second level is input to a source; a drain is connected to a control terminal of the second transistor; A p-type field-effect transistor that becomes conductive in the first state and becomes non-conductive in the second state; a signal of the first level is input to a source; A p-type field effect transistor that is connected to a control terminal of the transistor, becomes non-conductive in the first state, and becomes conductive in the second state; And an n-type field effect transistor that receives a signal of level 4 and has a drain connected to the control terminal of the third transistor, becomes non-conductive in the third state, and becomes conductive in the fourth state. The source is supplied with the signal of the third level, the drain is connected to the control terminal of the third transistor, the conductive state is established in the third state, and the non-conductive state is established in the fourth state. A source of the fourth level signal, a drain connected to a control terminal of the fourth transistor, and a conductive state in the third state; An n-type field-effect transistor that is turned off in the fourth state; a signal of the third level is input to a source; a drain is connected to a control terminal of the fourth transistor; 5. The charge pump circuit according to claim 4, further comprising: a p-type field-effect transistor that is turned off in the fourth state and is turned on in the fourth state.
【請求項8】 上記第1のスイッチ回路は、 ソースに上記第2のレベルの信号が入力され、ドレイン
が上記第1のトランジスタの制御端子に接続され、上記
第1の状態で非導通状態となり、上記第2の状態で導通
状態となるp型電界効果トランジスタと、 ドレインに上記第1のレベルの信号が入力され、ソース
が上記第1のトランジスタの制御端子に接続され、上記
第1の状態で導通状態となり、上記第2の状態で非導通
状態となるn型電界効果トランジスタと、 ソースに上記第2のレベルの信号が入力され、ドレイン
が上記第2のトランジスタの制御端子に接続され、上記
第1の状態で導通状態となり、上記第2の状態で非導通
状態となるp型電界効果トランジスタと、 ドレインに上記第1のレベルの信号が入力され、ソース
が上記第2のトランジスタの制御端子に接続され、上記
第1の状態で非導通状態となり、上記第2の状態で導通
状態となるn型電界効果トランジスタとを含み、 上記第2のスイッチ回路は、 ソースに上記第4のレベルの信号が入力され、ドレイン
が上記第3のトランジスタの制御端子に接続され、上記
第3の状態で非導通状態となり、上記第4の状態で導通
状態となるn型電界効果トランジスタと、 ドレインに上記第3のレベルの信号が入力され、ソース
が上記第3のトランジスタの制御端子に接続され、上記
第3の状態で導通状態となり、上記第4の状態で非導通
状態となるn型電界効果トランジスタと、 ソースに上記第4のレベルの信号が入力され、ドレイン
が上記第4のトランジスタの制御端子に接続され、上記
第3の状態で導通状態となり、上記第4の状態で非導通
状態となるn型電界効果トランジスタと、 ドレインに上記第3のレベルの信号が入力され、ソース
が上記第4のトランジスタの制御端子に接続され、上記
第3の状態で非導通状態となり、上記第4の状態で導通
状態となるn型電界効果トランジスタとを含む、 請求項4に記載のチャージポンプ回路。
8. The first switch circuit, wherein the signal of the second level is input to a source, a drain is connected to a control terminal of the first transistor, and the first switch circuit is turned off in the first state. A p-type field-effect transistor that becomes conductive in the second state; a signal of the first level input to a drain; a source connected to a control terminal of the first transistor; An n-type field-effect transistor which becomes conductive in the second state and becomes non-conductive in the second state, a signal of the second level is input to a source, and a drain is connected to a control terminal of the second transistor; A p-type field-effect transistor that becomes conductive in the first state and becomes non-conductive in the second state; a signal of the first level is input to a drain; An n-type field effect transistor connected to a control terminal of the transistor, being non-conductive in the first state, and being conductive in the second state, wherein the second switch circuit has the source And an n-type field effect transistor that receives a signal of level 4 and has a drain connected to the control terminal of the third transistor, becomes non-conductive in the third state, and becomes conductive in the fourth state. The third-level signal is input to the drain, the source is connected to the control terminal of the third transistor, the third state becomes conductive, and the fourth state becomes non-conductive. A source of the fourth level signal, a drain connected to a control terminal of the fourth transistor, and a conductive state in the third state; An n-type field effect transistor that is turned off in the fourth state; a signal of the third level is input to a drain; a source is connected to a control terminal of the fourth transistor; 5. The charge pump circuit according to claim 4, further comprising: an n-type field-effect transistor that is turned off in the first state and is turned on in the fourth state.
【請求項9】 上記第1の導通制御回路は、 上記第1のレベルの電圧を生成する第1の電圧生成回路
と、 上記第1の電圧生成回路の出力ラインにおけるノイズ成
分を減衰させるフィルタ回路とを含み、 上記第2の導通制御回路は、 上記第2のレベルの電圧を生成する第2の電圧生成回路
と、 上記第2の電圧生成回路の出力ラインにおけるノイズ成
分を減衰させるフィルタ回路とを含む、 請求項4に記載のチャージポンプ回路。
9. The first conduction control circuit includes: a first voltage generation circuit that generates the first level voltage; and a filter circuit that attenuates a noise component in an output line of the first voltage generation circuit. The second conduction control circuit includes: a second voltage generation circuit that generates the second level voltage; a filter circuit that attenuates a noise component in an output line of the second voltage generation circuit; The charge pump circuit according to claim 4, comprising:
【請求項10】 上記第1の導通制御回路は、 上記第1のレベルの電圧出力端子と、 当該出力端子に接続される制御端子の電圧レベルに応じ
て、上記第1の電位から当該出力端子に流れる電流を制
御するトランジスタと、 当該出力端子から上記第2の電位へ流れる電流を一定の
電流に制御する定電流回路とを含み、 上記第2の導通制御回路は、 上記第3のレベルの電圧出力端子と、 当該出力端子に接続される制御端子の電圧レベルに応じ
て、当該出力端子から上記第2の電位へ流れる電流を制
御するトランジスタと、 上記第1の電位から当該出力端子へ流れる電流を一定の
電流に制御する定電流回路とを含む、 請求項4に記載のチャージポンプ回路。
10. The first conduction control circuit according to claim 1, wherein the first potential control circuit includes: a first level voltage output terminal; and a control terminal connected to the first level. And a constant current circuit for controlling a current flowing from the output terminal to the second potential to a constant current, wherein the second conduction control circuit includes a transistor for controlling the third level. A voltage output terminal; a transistor that controls a current flowing from the output terminal to the second potential according to a voltage level of a control terminal connected to the output terminal; and a transistor that flows from the first potential to the output terminal. The charge pump circuit according to claim 4, further comprising: a constant current circuit that controls a current to a constant current.
【請求項11】 上記第1の導通制御回路は、上記第1
のレベルの電圧出力端子と上記第1の電位または上記第
2の電位との間に接続されるキャパシタを含み、 上記第2の導通制御回路は、上記第3のレベルの電圧出
力端子と上記第1の電位または上記第2の電位との間に
接続されるキャパシタを含む、 請求項10に記載のチャージポンプ回路。
11. The first conduction control circuit according to claim 1, wherein:
And a capacitor connected between the voltage output terminal at the first level and the first potential or the second potential. The second conduction control circuit includes a voltage output terminal at the third level and the second level. The charge pump circuit according to claim 10, further comprising a capacitor connected between the first potential and the second potential.
【請求項12】 上記第1の導通制御回路は、 上記第1のレベルの電圧出力端子と、 ドレインおよびゲートが当該出力端子に接続され、ソー
スが上記第1の電位に接続されるp型電界効果トランジ
スタと、 ドレインおよびゲートが当該出力端子に接続され、ソー
スが上記第2の電位に接続されるn型電界効果トランジ
スタとを含み、 上記第2の導通制御回路は、 上記第3のレベルの電圧出力端子と、 ドレインおよびゲートが当該出力端子に接続され、ソー
スが上記第2の電位に接続されるn型電界効果トランジ
スタと、 ドレインおよびゲートが当該出力端子に接続され、ソー
スが上記第1の電位に接続されるp型電界効果トランジ
スタとを含む、 請求項4に記載のチャージポンプ回路。
12. The first conduction control circuit, comprising: a first-level voltage output terminal; a p-type electric field having a drain and a gate connected to the output terminal, and a source connected to the first potential. An effect transistor, an n-type field effect transistor having a drain and a gate connected to the output terminal, and a source connected to the second potential, wherein the second conduction control circuit comprises: A voltage output terminal, an n-type field effect transistor having a drain and a gate connected to the output terminal, and a source connected to the second potential; a drain and a gate connected to the output terminal; The charge pump circuit according to claim 4, further comprising: a p-type field-effect transistor connected to the potential of the charge pump.
【請求項13】 上記第1の導通制御回路は、上記第1
のレベルの電圧出力端子と上記第1の電位または上記第
2の電位との間に接続されるキャパシタを含み、 上記第2の導通制御回路は、上記第3のレベルの電圧出
力端子と上記第1の電位または上記第2の電位との間に
接続されるキャパシタを含む、 請求項12に記載のチャージポンプ回路。
13. The first conduction control circuit according to claim 1, wherein
And a capacitor connected between the voltage output terminal at the first level and the first potential or the second potential. The second conduction control circuit includes a voltage output terminal at the third level and the second The charge pump circuit according to claim 12, further comprising a capacitor connected between the first potential and the second potential.
【請求項14】 上記第1の導通制御回路は、 入出力端子が上記第1の電位に接続される第5のトラン
ジスタおよび第6のトランジスタと、 上記第1の状態において、上記第1のレベルの信号を上
記第5のトランジスタの制御端子に入力し、上記第6の
トランジスタの制御端子を上記第2の電位に接続し、上
記第2の状態において、上記第1のレベルの信号を上記
第6のトランジスタの制御端子に入力し、上記第5のト
ランジスタの制御端子を上記第2の電位に接続する第3
のスイッチ回路とを含み、 上記第2の導通制御回路は、 入出力端子が上記第2の電位に接続される第7のトラン
ジスタおよび第8のトランジスタと、 上記第3の状態において、上記第3のレベルの信号を上
記第7のトランジスタの制御端子に入力し、上記第8の
トランジスタの制御端子を上記第1の電位に接続し、上
記第4の状態において、上記第3のレベルの信号を上記
第8のトランジスタの制御端子に入力し、上記第7のト
ランジスタの制御端子を上記第1の電位に接続する第4
のスイッチ回路とを含む、 請求項4に記載のチャージポンプ回路。
14. The first conduction control circuit, further comprising: a fifth transistor and a sixth transistor having an input / output terminal connected to the first potential; and the first level in the first state. Is input to the control terminal of the fifth transistor, the control terminal of the sixth transistor is connected to the second potential, and in the second state, the signal of the first level is transmitted to the control terminal of the fifth transistor. 6 is connected to the control terminal of the sixth transistor, and the control terminal of the fifth transistor is connected to the second potential.
Wherein the second conduction control circuit comprises: a seventh transistor and an eighth transistor having input / output terminals connected to the second potential; and the third transistor in the third state. Is input to the control terminal of the seventh transistor, the control terminal of the eighth transistor is connected to the first potential, and in the fourth state, the signal of the third level is A fourth terminal that inputs the control terminal of the eighth transistor and connects the control terminal of the seventh transistor to the first potential.
The charge pump circuit according to claim 4, comprising:
【請求項15】 入力信号と帰還信号との位相差を比較
し、当該比較結果に応じたレベルを有する第1の制御信
号および第2の制御信号を出力する位相比較回路と、上
記第1の制御信号および上記第2の制御信号のレベルに
応じて電流を入力または出力するチャージポンプ回路
と、上記チャージポンプ回路の入出力電流を受けて、平
滑化した電圧を出力する平滑化回路と、上記平滑化回路
の出力電圧に応じた周波数を有する上記帰還信号を生成
する電圧制御発振回路とを有する位相同期ループ回路に
おいて、 上記チャージポンプ回路は、 電流入出力端子と、 第1の電位から出力端子へ流れる電流を一定に制御する
第1の定電流回路と、 制御端子に入力される信号のレベルに応じて、上記第1
の定電流回路の出力端子から上記電流入出力端子に流れ
る導通電流を制御する第1のトランジスタと、 制御端子に入力される信号のレベルに応じて、上記第1
の定電流回路の出力端子から上記第1の電位より低い第
2の電位に流れる導通電流を制御する第2のトランジス
タと、 上記第1の制御信号に応じて、上記第1のトランジスタ
が導通状態となる第1のレベルの信号を上記第1のトラ
ンジスタの制御端子に入力するとともに、上記第2のト
ランジスタが非導通状態となる第2のレベルの信号を上
記第2のトランジスタの制御端子に入力する第1の状
態、または、上記第2のレベルの信号を上記第1のトラ
ンジスタの制御端子に入力するとともに、上記第1のレ
ベルの信号を上記第2のトランジスタの制御端子に入力
する第2の状態を切り換える第1の導通制御回路と、 入力端子から上記第2の電位へ流れる電流を一定に制御
する第2の定電流回路と、 制御端子に入力される信号のレベルに応じて、上記電流
入出力端子から上記第2の定電流回路の入力端子に流れ
る導通電流を制御する第3のトランジスタと、 制御端子に入力される信号のレベルに応じて、上記第1
の電位から上記第2の定電流回路の入力端子に流れる導
通電流を制御する第4のトランジスタと、 上記第2の制御信号に応じて、上記第3のトランジスタ
が導通状態となる第3のレベルの信号を上記第3のトラ
ンジスタの制御端子に入力するとともに、上記第4のト
ランジスタが非導通状態となる第4のレベルの信号を上
記第4のトランジスタの制御端子に入力する第3の状
態、または、上記第4のレベルの信号を上記第3のトラ
ンジスタの制御端子に入力するとともに、上記第3のレ
ベルの信号を上記第4のトランジスタの制御端子に入力
する第4の状態を切り換える第2の導通制御回路とを含
む、 位相同期ループ回路。
15. A phase comparison circuit for comparing a phase difference between an input signal and a feedback signal and outputting a first control signal and a second control signal having a level corresponding to the comparison result, A charge pump circuit that inputs or outputs a current according to the level of a control signal and the second control signal, a smoothing circuit that receives an input / output current of the charge pump circuit and outputs a smoothed voltage, A phase-locked loop circuit having a voltage-controlled oscillation circuit for generating the feedback signal having a frequency corresponding to the output voltage of the smoothing circuit, wherein the charge pump circuit comprises: a current input / output terminal; A first constant current circuit for controlling the current flowing to the control terminal at a constant level;
A first transistor for controlling a conduction current flowing from the output terminal of the constant current circuit to the current input / output terminal; and a first transistor for controlling a level of a signal input to the control terminal.
A second transistor for controlling a conduction current flowing from an output terminal of the constant current circuit to a second potential lower than the first potential, and the first transistor being in a conductive state in response to the first control signal Is input to the control terminal of the first transistor, and a second level signal at which the second transistor is turned off is input to the control terminal of the second transistor. A first state, or a second state, in which the signal of the second level is input to the control terminal of the first transistor and the signal of the first level is input to the control terminal of the second transistor. A first conduction control circuit for switching the state of the second terminal, a second constant current circuit for controlling the current flowing from the input terminal to the second potential to a constant value, and a control circuit according to the level of the signal input to the control terminal. A third transistor for controlling the conduction current flowing from the current input and output terminals to the input terminal of the second constant current circuit, according to the level of the signal input to the control terminal, the first
A fourth transistor for controlling a conduction current flowing from the potential of the second constant current circuit to an input terminal of the second constant current circuit; and a third level at which the third transistor is turned on in response to the second control signal. A third state in which the signal of the fourth level is input to the control terminal of the third transistor, and a signal of a fourth level at which the fourth transistor is turned off is input to the control terminal of the fourth transistor; Alternatively, a second state in which the fourth level signal is input to the control terminal of the third transistor and the fourth state in which the third level signal is input to the control terminal of the fourth transistor is switched. And a continuity control circuit.
【請求項16】 上記第1のトランジスタおよび上記第
2のトランジスタは、上記制御端子の電圧レベルが同一
の場合に、上記導通電流が互いに近似し、 上記第3のトランジスタおよび上記第4のトランジスタ
は、上記制御端子の電圧レベルが同一の場合に、上記導
通電流が互いに近似する、 請求項15に記載の位相同期ループ回路。
16. The first transistor and the second transistor, when the voltage level of the control terminal is the same, the conduction currents are close to each other, and the third transistor and the fourth transistor are 16. The phase locked loop circuit according to claim 15, wherein the conduction currents are close to each other when the voltage levels of the control terminals are the same.
【請求項17】 上記第1のトランジスタおよび上記第
2のトランジスタは、互いに近似した形態を有する等価
な構造のトランジスタであり、 上記第3のトランジスタおよび上記第4のトランジスタ
は、互いに近似した形態を有する等価な構造のトランジ
スタである、 請求項16に記載の位相同期ループ回路。
17. The first transistor and the second transistor are transistors having an equivalent structure having a form similar to each other, and the third transistor and the fourth transistor are forms having a form similar to each other. 17. The phase-locked loop circuit according to claim 16, wherein the phase-locked loop circuit is a transistor having an equivalent structure.
JP2001134536A 2001-05-01 2001-05-01 Charge pump circuit and phase synchronizing loop circuit Pending JP2002330067A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001134536A JP2002330067A (en) 2001-05-01 2001-05-01 Charge pump circuit and phase synchronizing loop circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001134536A JP2002330067A (en) 2001-05-01 2001-05-01 Charge pump circuit and phase synchronizing loop circuit

Publications (1)

Publication Number Publication Date
JP2002330067A true JP2002330067A (en) 2002-11-15

Family

ID=18982193

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001134536A Pending JP2002330067A (en) 2001-05-01 2001-05-01 Charge pump circuit and phase synchronizing loop circuit

Country Status (1)

Country Link
JP (1) JP2002330067A (en)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005008895A1 (en) * 2003-07-18 2005-01-27 Fujitsu Limited Charge pump circuit
JP2005318122A (en) * 2004-04-27 2005-11-10 Nippon Precision Circuits Inc Charge pump circuit and pll circuit using the same
JP2007180954A (en) * 2005-12-28 2007-07-12 Mitsubishi Electric Corp Charge pump circuit
JP2012009993A (en) * 2010-06-23 2012-01-12 Fuji Electric Co Ltd Charge pump circuit
CN103258179A (en) * 2013-04-23 2013-08-21 吴欣延 Method for improving sensitivity of charge pump
JP2018516504A (en) * 2015-04-23 2018-06-21 ザイリンクス インコーポレイテッドXilinx Incorporated Circuit for realizing charge / discharge switch in integrated circuit and method for realizing charge / discharge switch in integrated circuit
WO2019150942A1 (en) * 2018-01-30 2019-08-08 ソニーセミコンダクタソリューションズ株式会社 Charge pump circuit
JP2019153962A (en) * 2018-03-05 2019-09-12 ザインエレクトロニクス株式会社 PLL circuit and CDR device

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005008895A1 (en) * 2003-07-18 2005-01-27 Fujitsu Limited Charge pump circuit
JP2005318122A (en) * 2004-04-27 2005-11-10 Nippon Precision Circuits Inc Charge pump circuit and pll circuit using the same
JP2007180954A (en) * 2005-12-28 2007-07-12 Mitsubishi Electric Corp Charge pump circuit
JP4539555B2 (en) * 2005-12-28 2010-09-08 三菱電機株式会社 Charge pump circuit
JP2012009993A (en) * 2010-06-23 2012-01-12 Fuji Electric Co Ltd Charge pump circuit
CN103258179A (en) * 2013-04-23 2013-08-21 吴欣延 Method for improving sensitivity of charge pump
JP2018516504A (en) * 2015-04-23 2018-06-21 ザイリンクス インコーポレイテッドXilinx Incorporated Circuit for realizing charge / discharge switch in integrated circuit and method for realizing charge / discharge switch in integrated circuit
WO2019150942A1 (en) * 2018-01-30 2019-08-08 ソニーセミコンダクタソリューションズ株式会社 Charge pump circuit
JPWO2019150942A1 (en) * 2018-01-30 2021-01-14 ソニーセミコンダクタソリューションズ株式会社 Charge pump circuit
US10992225B2 (en) 2018-01-30 2021-04-27 Sony Semiconductor Solutions Corporation Charge pump circuit
JP7321943B2 (en) 2018-01-30 2023-08-07 ソニーセミコンダクタソリューションズ株式会社 charge pump circuit
JP2019153962A (en) * 2018-03-05 2019-09-12 ザインエレクトロニクス株式会社 PLL circuit and CDR device
JP7037174B2 (en) 2018-03-05 2022-03-16 ザインエレクトロニクス株式会社 PLL circuit and CDR device

Similar Documents

Publication Publication Date Title
JP3250540B2 (en) PLL circuit
US6960949B2 (en) Charge pump circuit and PLL circuit using same
KR100985008B1 (en) Capacitive charge pump
US6727735B2 (en) Charge pump circuit for reducing jitter
US6624706B2 (en) Automatic bias adjustment circuit for use in PLL circuit
US8786334B2 (en) Lock detection circuit and phase-locked loop circuit including the same
KR100293769B1 (en) Charge pumping circuit and PLL frequency synthesizer
TWI302058B (en) Power management for low-jitter phase-locked loop in portable application
US8188777B2 (en) Charge pump circuit and PLL circuit using the same
JP4540247B2 (en) PLL circuit
US7696834B2 (en) Voltage controlled oscillator and method capable of reducing phase noise and jitter with startup gain
JP2002330067A (en) Charge pump circuit and phase synchronizing loop circuit
KR20120012386A (en) Lock detection circuit and phase-locked loop circuit including the same
JP2008113434A (en) Phase locked loop without charge pump and integrated circuit having the same
JP2011130518A (en) Charge pump circuit
KR20040055123A (en) Differential charge pump and phase locked loop having the same
JP5799828B2 (en) Phase lock loop circuit
TWI657664B (en) Two-steps switching method of circuit switch
US6054904A (en) Voltage controlled ring oscillator and charge pump circuit
JPWO2005008895A1 (en) Charge pump circuit
JP2004235688A (en) Semiconductor integrated circuit
JPH1115541A (en) Power stabilizing circuit and pll circuit provided with the power stabilizing circuit
TWI517540B (en) Charge pump
JP2007243274A (en) Pll circuit
US20070090885A1 (en) Charge pump circuit and phase-locked loop circuit