JP2012009993A - Charge pump circuit - Google Patents

Charge pump circuit Download PDF

Info

Publication number
JP2012009993A
JP2012009993A JP2010142426A JP2010142426A JP2012009993A JP 2012009993 A JP2012009993 A JP 2012009993A JP 2010142426 A JP2010142426 A JP 2010142426A JP 2010142426 A JP2010142426 A JP 2010142426A JP 2012009993 A JP2012009993 A JP 2012009993A
Authority
JP
Japan
Prior art keywords
channel mosfet
current
gate
circuit
charge pump
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010142426A
Other languages
Japanese (ja)
Inventor
Kohei Yamada
耕平 山田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2010142426A priority Critical patent/JP2012009993A/en
Publication of JP2012009993A publication Critical patent/JP2012009993A/en
Pending legal-status Critical Current

Links

Images

Abstract

PROBLEM TO BE SOLVED: To provide a charge pump circuit speeding up rise of a charging/discharging current, and having no possibility of a malfunction.SOLUTION: A first current mirror circuit is composed of a transistor Mp1 diode-connected, a transistor Mp2, and a transistor Mp3 controlled by a command signal UPb to connect gates of the Mp1 and the Mp2. A transistor Mp4 controlled by the command signal UPb is connected between a gate electrode of the transistor Mp2 and a power supply VDD. A second current mirror circuit is composed of a transistor Mn1 diode-connected, a transistor Mn2, and a transistor Mn3 controlled by a command signal DN to connect gates of the Mn1 and the Mn2. Between a gate electrode of the Mn2 and a ground, a transistor Mn4 controlled by a command signal DNb is connected.

Description

本発明は、PLL(Phase Locked Loop)回路に使用するチャージポンプ回路に関し、特に集積回路で構成された小形のチャージポンプ回路に関する。   The present invention relates to a charge pump circuit used in a PLL (Phase Locked Loop) circuit, and more particularly, to a small charge pump circuit formed of an integrated circuit.

図4は、チャージポンプ型PLL回路の一般的な構成を示すブロック図である。
このPLL回路1は、位相比較器2、チャージポンプ回路3、ループフィルタ4、および電圧制御発振器5によって構成され、位相比較器2に基準クロックとともに電圧制御発振器5の出力であるVCO信号が帰還されている。位相比較器2は、基準クロックの位相と電圧制御発振器5のVCO信号(の分周信号)との位相を比較し、基準クロックに比べてVCO信号の位相が遅れていると、チャージポンプ回路3に周波数を上げる指令信号UPを出力する。また、基準クロックに比べてVCO信号の位相が進んでいるときは、周波数を下げる指令信号DNを出力する。チャージポンプ回路3では、指令信号UPが入力されると、ループフィルタ4に対して充電電流を供給して、後段の電圧制御発振器5における発振周波数を増加させ、指令信号DNが入力されると、ループフィルタ4の電荷を放電させて、後段の電圧制御発振器5における発振周波数を減少させる。
FIG. 4 is a block diagram showing a general configuration of a charge pump type PLL circuit.
The PLL circuit 1 includes a phase comparator 2, a charge pump circuit 3, a loop filter 4, and a voltage controlled oscillator 5. A VCO signal that is an output of the voltage controlled oscillator 5 is fed back to the phase comparator 2 together with a reference clock. ing. The phase comparator 2 compares the phase of the reference clock and the phase of the VCO signal of the voltage controlled oscillator 5 (the divided signal thereof). If the phase of the VCO signal is delayed compared to the reference clock, the charge pump circuit 3 A command signal UP for increasing the frequency is output. When the phase of the VCO signal is advanced compared to the reference clock, a command signal DN for lowering the frequency is output. In the charge pump circuit 3, when the command signal UP is input, a charge current is supplied to the loop filter 4 to increase the oscillation frequency in the voltage control oscillator 5 in the subsequent stage. When the command signal DN is input, The electric charge of the loop filter 4 is discharged, and the oscillation frequency in the voltage control oscillator 5 in the subsequent stage is decreased.

電圧制御発振器5は、ループフィルタ4から出力されたアナログ信号が供給され、当該アナログ信号に応じた周波数のVCO信号を出力する。なお、電圧制御発振器5のVCO信号を帰還する際に、カウンタで構成される分周器等を用いて1/N(N:任意の自然数)に分周してから位相比較器2に供給すれば、VCO信号を基準クロックの周波数のN倍とすることができる。したがって、このNの値を任意に設定することによって、入力される基準クロックに対し、周波数の任意の自然数倍の周波数を得ることができる。   The voltage controlled oscillator 5 is supplied with the analog signal output from the loop filter 4 and outputs a VCO signal having a frequency corresponding to the analog signal. When the VCO signal of the voltage controlled oscillator 5 is fed back, it is divided into 1 / N (N: an arbitrary natural number) by using a frequency divider composed of a counter and then supplied to the phase comparator 2. For example, the VCO signal can be N times the frequency of the reference clock. Therefore, by arbitrarily setting the value of N, it is possible to obtain a frequency that is an arbitrary natural number multiple of the frequency with respect to the input reference clock.

図5は、従来のチャージポンプ回路の構成を示す回路図である。
チャージポンプ回路3は、その電源VDDと出力端子OUTの間に、定電流回路31およびPチャネルMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)Mp0が直列に接続されている。定電流回路31は、ミラー接続された第1、第2のPチャネルMOSFETMp1,Mp2と電流源32とから構成され、このうち第2のPチャネルMOSFETMp2のドレイン電極は、PチャネルMOSFETMp0のソース電極に接続されている。PチャネルMOSFETMp0のゲート電極には、指令信号UPを反転した信号UPbが供給され、アナログスイッチとして動作する。また、定電流回路31では、第1、第2のPチャネルMOSFETMp1,Mp2のゲート電極が互いに接続されて、第1のカレントミラー回路を構成しており、第1のPチャネルMOSFETMp1のドレイン電極とゲート電極は、それぞれ電流源32に接続されている。第2のPチャネルMOSFETMp2には、そのドレイン電極と基板電極の間の寄生容量Cppを破線で示している。
FIG. 5 is a circuit diagram showing a configuration of a conventional charge pump circuit.
In the charge pump circuit 3, a constant current circuit 31 and a P-channel MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) Mp0 are connected in series between the power supply VDD and the output terminal OUT. The constant current circuit 31 includes first and second P-channel MOSFETs Mp1 and Mp2 that are mirror-connected and a current source 32. Of these, the drain electrode of the second P-channel MOSFET Mp2 is the source electrode of the P-channel MOSFET Mp0. It is connected. A signal UPb obtained by inverting the command signal UP is supplied to the gate electrode of the P-channel MOSFET Mp0 and operates as an analog switch. In the constant current circuit 31, the gate electrodes of the first and second P-channel MOSFETs Mp1 and Mp2 are connected to each other to form a first current mirror circuit, and the drain electrode of the first P-channel MOSFET Mp1 Each gate electrode is connected to a current source 32. In the second P-channel MOSFET Mp2, the parasitic capacitance Cpp between the drain electrode and the substrate electrode is indicated by a broken line.

一方、チャージポンプ回路3のグランド側には、定電流回路33およびNチャネルMOSFET(以下、NチャネルMOSFETという。)Mn0が直列に接続されている。定電流回路33は、ミラー接続された第1、第2のNチャネルMOSFETMn1,Mn2と電流源34とから構成され、このうち第2のNチャネルMOSFETMn2のドレイン電極は、NチャネルMOSFETMn0のソース電極に接続されている。NチャネルMOSFETMn0は、そのゲート電極に指令信号DNが供給され、アナログスイッチとして動作する。また、定電流回路33では、第1、第2のNチャネルMOSFETMn1,Mn2のゲート電極が互いに接続されて、第2のカレントミラー回路を構成しており、第1のNチャネルMOSFETMn1のドレイン電極とゲート電極は、それぞれ電流源34に接続されている。   On the other hand, a constant current circuit 33 and an N channel MOSFET (hereinafter referred to as N channel MOSFET) Mn0 are connected in series to the ground side of the charge pump circuit 3. The constant current circuit 33 includes first and second N-channel MOSFETs Mn1 and Mn2 that are mirror-connected and a current source 34. Of these, the drain electrode of the second N-channel MOSFET Mn2 is connected to the source electrode of the N-channel MOSFET Mn0. It is connected. The N-channel MOSFET Mn0 is supplied with a command signal DN at its gate electrode and operates as an analog switch. In the constant current circuit 33, the gate electrodes of the first and second N-channel MOSFETs Mn1 and Mn2 are connected to each other to form a second current mirror circuit, and the drain electrode of the first N-channel MOSFET Mn1 and Each gate electrode is connected to a current source 34.

なお、第2のNチャネルMOSFETMn2には、そのドレイン電極と基板電極の間の寄生容量Cpnを破線で示している。また、NチャネルMOSFETMn0のドレイン電極は、PチャネルMOSFETMp0のドレイン電極とともに出力端子OUTに接続され、後段のループフィルタ4への充放電電流を制御している。   In the second N-channel MOSFET Mn2, the parasitic capacitance Cpn between the drain electrode and the substrate electrode is indicated by a broken line. The drain electrode of the N-channel MOSFET Mn0 is connected to the output terminal OUT together with the drain electrode of the P-channel MOSFET Mp0, and controls the charge / discharge current to the loop filter 4 at the subsequent stage.

指令信号UPがH(High)レベルになると、PチャネルMOSFETMp0のゲート電極には反転したL(Low)レベルの信号UPbが供給されて導通することになって、定電流回路31から出力端子OUTに充電電流が流れる。反対に、指令信号DNがHレベルになると、チャージポンプ回路3のNチャネルMOSFETMn0が導通し、その出力端子から定電流回路33に放電電流が流れる。   When the command signal UP becomes H (High) level, the inverted L (Low) level signal UPb is supplied to the gate electrode of the P-channel MOSFET Mp0 and becomes conductive, so that the constant current circuit 31 supplies the output terminal OUT. Charging current flows. On the contrary, when the command signal DN becomes H level, the N-channel MOSFET Mn0 of the charge pump circuit 3 becomes conductive, and a discharge current flows from the output terminal to the constant current circuit 33.

このようなPチャネルMOSFETMp1,Mp2やNチャネルMOSFETMn1,Mn2からなるカレントミラー回路では、比較的大きなサイズのトランジスタが使用される。そのため、PチャネルMOSFETMp2およびNチャネルMOSFETMn2のドレイン電極と基板との間には、上述したような接合容量(浮遊容量)を主とする寄生容量Cpp,Cpnが生じており、これらの寄生容量がアナログ回路としてのチャージポンプ回路3の動作に影響を及ぼす。   In such a current mirror circuit composed of P-channel MOSFETs Mp1, Mp2 and N-channel MOSFETs Mn1, Mn2, a relatively large transistor is used. Therefore, parasitic capacitances Cpp and Cpn mainly including the above-described junction capacitance (floating capacitance) are generated between the drain electrodes of the P-channel MOSFET Mp2 and the N-channel MOSFET Mn2 and the substrate, and these parasitic capacitances are analog. This affects the operation of the charge pump circuit 3 as a circuit.

すなわち、PチャネルMOSFETMp0が導通していないとき、PチャネルMOSFETMp2のドレイン電位は電源VDDの電位Vddと等しくなっており、PチャネルMOSFETMp0が導通するとPチャネルMOSFETMp2のドレイン電位は出力端子OUTの電位Vout(ただし、Vdd>Vout>0)になる。したがって、PチャネルMOSFETMp0の導通時には、寄生容量Cppを介してCpp(Vdd−Vout)の大きさの電荷Quが出力端子に流れ出す。同様に、NチャネルMOSFETMn0の導通時にも、出力端子から寄生容量CpnにCpn×Voutの大きさの電荷Qdが流れ込む。   That is, when the P-channel MOSFET Mp0 is not conducting, the drain potential of the P-channel MOSFET Mp2 is equal to the potential Vdd of the power supply VDD, and when the P-channel MOSFET Mp0 is conducting, the drain potential of the P-channel MOSFET Mp2 is equal to the potential Vout ( However, Vdd> Vout> 0). Therefore, when the P-channel MOSFET Mp0 is conductive, the charge Qu having the magnitude of Cpp (Vdd−Vout) flows out to the output terminal via the parasitic capacitance Cpp. Similarly, when the N-channel MOSFET Mn0 is turned on, a charge Qd having a magnitude of Cpn × Vout flows from the output terminal to the parasitic capacitance Cpn.

そのため、PLL回路1がロックする直前の指令信号UPあるいはDNのパルス幅が狭い状態になっているときには、本来の充放電電流と比較して、PチャネルMOSFETMp0やNチャネルMOSFETMn0の導通時に寄生容量CppやCpnを介して出力端子OUTに流れる電荷の大きさを無視することができなくなる。これにより、PLL回路1はその動作が不安定になったり、あるいは大きな位相差をもった状態でロックしたりするという不都合が生じていた。   Therefore, when the pulse width of the command signal UP or DN immediately before the PLL circuit 1 is locked is in a narrow state, the parasitic capacitance Cpp when the P-channel MOSFET Mp0 and the N-channel MOSFET Mn0 are turned on compared to the original charge / discharge current. And the magnitude of the electric charge flowing to the output terminal OUT via Cpn cannot be ignored. As a result, the PLL circuit 1 has an inconvenience that its operation becomes unstable or locks with a large phase difference.

この種の問題は、PLL回路1での消費電力の削減、あるいはループフィルタの面積削減の観点から考慮すると、充放電電流の大きさを小さくした場合に顕著になる。こうした寄生容量の影響をなくすようにしたチャージポンプ回路については、つぎに述べる特許文献1で寄生容量に蓄積された電荷をキャンセルする技術として開示されている。   This type of problem becomes conspicuous when the magnitude of the charge / discharge current is reduced from the viewpoint of reducing power consumption in the PLL circuit 1 or reducing the area of the loop filter. A charge pump circuit that eliminates the influence of such parasitic capacitance is disclosed in Patent Document 1 described below as a technique for canceling the charge accumulated in the parasitic capacitance.

特許文献1には、トランジスタMp0,Mn0の遮断時に、増幅器とスイッチを用いてトランジスタMp2,Mn2のドレイン電位を出力端子の電位Voutと同じ電位にする手法、あるいはチャージポンプ回路を2個用意して、寄生容量によって流入する電荷の影響をキャンセルする手法などが記載されている。ところが、PLL回路を集積回路として構成する場合にその回路構成が複雑になるという問題が残されていた。   Patent Document 1 provides two methods or two charge pump circuits for setting the drain potential of the transistors Mp2 and Mn2 to the same potential as the output terminal potential Vout by using an amplifier and a switch when the transistors Mp0 and Mn0 are shut off. A method for canceling the influence of the inflowing charge due to the parasitic capacitance is described. However, when the PLL circuit is configured as an integrated circuit, there remains a problem that the circuit configuration becomes complicated.

特許文献2には、ローパスフィルタ(同文献の図6におけるLFC、以下同様。)にチャージポンプ回路(CPC)からソース電流(Isource)を供給し、あるいはローパスフィルタ(LFC)からスィンク電流(Isink)を流すことで、電圧制御発振器RFVCOの発振周波数(fRFVCO)を制御するための位相制御電圧を生成するフラクショナルシンサセイザの発明が記載されている。 In Patent Document 2, a source current (Isource) is supplied from a charge pump circuit (CPC) to a low-pass filter (LFC in FIG. 6 of the same document), or a sink current (Isink) from a low-pass filter (LFC). The invention of a fractional synthesizer that generates a phase control voltage for controlling the oscillation frequency (f RFVCO ) of the voltage controlled oscillator RFVCO is described.

図6は、特許文献2に開示されている従来のチャージポンプ回路の構成を示す回路図である。
ここでは、チャージポンプ回路(CPC)のPチャネルMOSトランジスタ(MP1)のゲート入力端子が、アップ用のフリップフロップ(FF_Up)の出力信号Q(VQREF)により駆動されたスイッチ(アップ用のスイッチ10)により制御され、NチャネルMOSトランジスタ(MN1)のゲート入力端子が、ダウン用のフリップフロップ(FF_Dn)の出力信号Q(VQDIV)により駆動されたスイッチ(ダウン用のスイッチ20)により制御されている。この場合、ソース電流(Isource)の供給を止めるときは、信号VQREFにより駆動されたアップ用のスイッチ10によりPチャネルMOSトランジスタ(MP1)のゲート入力端子の電位をHレベルにしてPチャネルMOSトランジスタ(MP1)のソース・ドレイン間を高インピーダンスとする。また、スィンク電流(Isink)の供給を止めるときは、出力信号VQDIVにより駆動されたダウン用のスイッチ20によりNチャネルMOSトランジスタ(MN1)のゲート入力端子の電位をLレベルにしてNチャネルMOSトランジスタ(MN1)のソース・ドレイン間を高インピーダンスにする。こうした特許文献2の技術を、図5に示す従来のチャージポンプ回路に適用することで、NチャネルMOSFETMn2の寄生容量CpnおよびPチャネルMOSFETMp2の寄生容量Cppが出力端子OUTと直接接続され、PチャネルMOSトランジスタMp2やNチャネルMOSトランジスタMn2のドレイン電圧が常に出力端子OUTの電位Voutとなる。したがって、上述した図5に示す構成、あるいは特許文献1の構成のもので生じていたチャージポンプ回路(CPC)における寄生容量の影響が簡単に排除できる。
FIG. 6 is a circuit diagram showing a configuration of a conventional charge pump circuit disclosed in Patent Document 2. In FIG.
Here, the switch (up switch 10) in which the gate input terminal of the P channel MOS transistor (MP1) of the charge pump circuit (CPC) is driven by the output signal Q (VQREF) of the up flip flop (FF_Up). The gate input terminal of the N-channel MOS transistor (MN1) is controlled by a switch (down switch 20) driven by the output signal Q (VQDIV) of the down flip-flop (FF_Dn). In this case, when the supply of the source current (Isource) is stopped, the potential of the gate input terminal of the P-channel MOS transistor (MP1) is set to the H level by the up switch 10 driven by the signal VQREF. MP1) has a high impedance between the source and drain. When stopping the supply of the sink current (I sink), the potential of the gate input terminal of the N channel MOS transistor (MN1) is set to L level by the down switch 20 driven by the output signal VQDIV. The impedance between the source and drain of MN1) is set high. By applying the technique of Patent Document 2 to the conventional charge pump circuit shown in FIG. 5, the parasitic capacitance Cpn of the N-channel MOSFET Mn2 and the parasitic capacitance Cpp of the P-channel MOSFET Mp2 are directly connected to the output terminal OUT, and the P-channel MOS The drain voltages of the transistor Mp2 and the N-channel MOS transistor Mn2 are always the potential Vout of the output terminal OUT. Therefore, it is possible to easily eliminate the influence of the parasitic capacitance in the charge pump circuit (CPC) generated in the configuration shown in FIG.

特開平9−266443号公報(段落番号[0039]〜[0070]、図1〜図7参照)Japanese Patent Laid-Open No. 9-266443 (see paragraph numbers [0039] to [0070], FIGS. 1 to 7) 特開2007−318290公報(段落番号[0024]、[0025]および図6参照)JP 2007-318290 A (see paragraph numbers [0024] and [0025] and FIG. 6)

しかし、特許文献2に記載されたチャージポンプ回路(CPC)では、アップ用のスイッチ10およびダウン用のスイッチ20を交互に短絡させてソース電流(Isource)やスィンク電流(Isink)の供給を停止している状態から、これらのスイッチを開放(オフ)してソース電流(Isource)もしくはスィンク電流(Isink)の供給を開始する場合、ローパスフィルタ(LFC)にソース電流(Isource)を供給するために2つのPチャネルMOSトランジスタ(MP1,MP0)のゲート容量を充電する、あるいはスィンク電流(Isink)を流すために2つのNチャネルMOSトランジスタ(MN1,MN0)のゲート容量を充電する必要がある。このような充電時間が必要となるため、前段の位相比較器(PDC)からの出力信号(Q)のタイミングに対して、後段のローパスフィルタ(LFC)に実際に電流供給が開始され、あるいは放電が開始されるタイミングに遅れが生じるという問題があった。   However, in the charge pump circuit (CPC) described in Patent Document 2, the up switch 10 and the down switch 20 are alternately short-circuited to stop the supply of the source current (Isource) and the sink current (I sink). In order to supply the source current (Isource) to the low-pass filter (LFC) when the supply of the source current (Isource) or the sink current (Isink) is started when these switches are opened (off) from the state of It is necessary to charge the gate capacities of the two N-channel MOS transistors (MN1, MN0) in order to charge the gate capacities of the two P-channel MOS transistors (MP1, MP0) or to allow the sink current (Isink) to flow. Since such a charging time is required, current supply to the subsequent low-pass filter (LFC) is actually started or discharged with respect to the timing of the output signal (Q) from the preceding phase comparator (PDC). There has been a problem that a delay occurs in the timing at which is started.

本発明はこのような点に鑑みてなされたものであり、充放電電流の立ち上がりを高速にし、かつ誤動作のおそれがないチャージポンプ回路を提供することを目的とする。   The present invention has been made in view of the above points, and an object of the present invention is to provide a charge pump circuit that speeds up the charging / discharging current and does not cause a malfunction.

本発明によれば、前段に接続された位相比較器の指令信号に応じて後段に接続されたループフィルタに電流を供給するチャージポンプ回路が提供される。
このチャージポンプ回路は、ダイオード接続され定電流が供給される第1のPチャネルMOSFET、第2のPチャネルMOSFET、および第1の信号でゲートが駆動され、前記第1のPチャネルMOSFETと前記第2のPチャネルMOSFETの各ゲート間を接続する第3のPチャネルMOSFETからなる第1のカレントミラー回路と、前記第1の信号を反転した信号でゲートが駆動され、前記第2のPチャネルMOSFETのゲートと第1の電源の間を接続する第4のPチャネルMOSFETと、ダイオード接続され定電流が供給される第1のNチャネルMOSFET、第2のNチャネルMOSFET、および第2の信号でゲートが駆動され、前記第1のNチャネルMOSFETと前記第2のNチャネルMOSFETの各ゲート間を接続する第3のNチャネルMOSFETからなる第2のカレントミラー回路と、前記第2の信号を反転した信号でゲートが駆動され、前記第2のNチャネルMOSFETのゲートと第2の電源の間を接続する第4のPチャネルMOSFETと、を備え、前記第2のPチャネルMOSFETと前記第2のNチャネルMOSFETの各ドレインを接続して出力端子としたことを特徴とする。
According to the present invention, there is provided a charge pump circuit that supplies a current to a loop filter connected to a subsequent stage in response to a command signal of a phase comparator connected to the previous stage.
In the charge pump circuit, a gate is driven by a first P-channel MOSFET, a second P-channel MOSFET, and a first signal that are diode-connected and supplied with a constant current, and the first P-channel MOSFET and the first P-channel MOSFET A first current mirror circuit composed of a third P-channel MOSFET for connecting the gates of the two P-channel MOSFETs, and a gate driven by a signal obtained by inverting the first signal, and the second P-channel MOSFET A fourth P-channel MOSFET for connecting between the gate of the first power source and the first power supply, a first N-channel MOSFET connected to a diode and supplied with a constant current, a second N-channel MOSFET, and a gate with a second signal Between the gates of the first N-channel MOSFET and the second N-channel MOSFET. A gate is driven by a second current mirror circuit composed of a third N-channel MOSFET to be connected, and a signal obtained by inverting the second signal, and between the gate of the second N-channel MOSFET and a second power source. A fourth P-channel MOSFET to be connected, and each drain of the second P-channel MOSFET and the second N-channel MOSFET is connected to serve as an output terminal.

本発明のチャージポンプ回路では、簡易な回路構成で精度よく出力電流を制御してグリッチ雑音(Glitch Noise)を抑制することにより、誤動作のおそれをなくすことができる。   In the charge pump circuit of the present invention, the risk of malfunction can be eliminated by controlling the output current with a simple circuit configuration and suppressing glitch noise.

第1の実施の形態に係るチャージポンプ回路を示す回路図である。1 is a circuit diagram showing a charge pump circuit according to a first embodiment. FIG. 第2の実施の形態に係るチャージポンプ回路を示す回路図である。It is a circuit diagram which shows the charge pump circuit which concerns on 2nd Embodiment. 第3の実施の形態に係るチャージポンプ回路を示す回路図である。It is a circuit diagram which shows the charge pump circuit which concerns on 3rd Embodiment. チャージポンプ型PLL回路の一般的な構成を示すブロック図である。It is a block diagram which shows the general structure of a charge pump type PLL circuit. 従来のチャージポンプ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional charge pump circuit. 特許文献2に開示されている従来のチャージポンプ回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional charge pump circuit currently disclosed by patent document 2. FIG.

以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図1は、第1の実施の形態に係るチャージポンプ回路を示す回路図である。
ここでは、ダイオード接続された第1のPチャネルMOSFETMp1、第2のPチャネルMOSFETMp2、および第1,第2のPチャネルMOSFETMp1,Mp2のゲート間を接続する第3のPチャネルMOSFETMp3によって第1のカレントミラー回路が構成されている。第3のPチャネルMOSFETMp3のゲート電極には、指令信号UPbが供給される。また、第2のPチャネルMOSFETMp2のゲート電極と電源VDDの間には、第4のPチャネルMOSFETMp4が接続され、そのゲート電極には指令信号UPが供給されている。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a circuit diagram showing a charge pump circuit according to the first embodiment.
Here, the first current is generated by the diode-connected first P-channel MOSFET Mp1, the second P-channel MOSFET Mp2, and the third P-channel MOSFET Mp3 connecting the gates of the first and second P-channel MOSFETs Mp1 and Mp2. A mirror circuit is configured. The command signal UPb is supplied to the gate electrode of the third P-channel MOSFET Mp3. A fourth P-channel MOSFET Mp4 is connected between the gate electrode of the second P-channel MOSFET Mp2 and the power supply VDD, and a command signal UP is supplied to the gate electrode.

また、ダイオード接続された第1のNチャネルMOSFETMn1、第2のNチャネルMOSFETMn2、および第1,第2のNチャネルMOSFETMn1,Mn2のゲート間を接続する第3のNチャネルMOSFETMn3によって第2のカレントミラー回路が構成されている。第3のNチャネルMOSFETMn3のゲート電極には、指令信号DNが供給されている。そして、第2のNチャネルMOSFETMn2のゲート電極と接地(グランド)の間には、指令信号DNbで制御される第4のNチャネルMOSFETMn4が接続されている。   Further, the second current mirror is provided by the diode-connected first N-channel MOSFET Mn1, second N-channel MOSFET Mn2, and third N-channel MOSFET Mn3 connecting the gates of the first and second N-channel MOSFETs Mn1 and Mn2. A circuit is configured. A command signal DN is supplied to the gate electrode of the third N-channel MOSFET Mn3. A fourth N-channel MOSFET Mn4 controlled by a command signal DNb is connected between the gate electrode of the second N-channel MOSFET Mn2 and the ground (ground).

ここで、指令信号UP,UPbおよび指令信号DN,DNbは、それぞれ互いに反転信号となるようLレベルとHレベルが制御される。また、図5の従来回路に対応する部分には、同一の符号を付けてある。   Here, the command signals UP and UPb and the command signals DN and DNb are controlled at the L level and the H level so that they are mutually inverted signals. The parts corresponding to the conventional circuit in FIG.

つぎに、上記のように構成されたチャージポンプ回路の動作について説明する。
いま、第1のカレントミラー回路への指令信号UPがHレベルになると、その反転された指令信号UPbはLレベルとなって、PチャネルMOSFETMp3が導通すると同時にPチャネルMOSFETMp4が遮断される。そのため、PチャネルMOSFETMp2のゲート電位がPチャネルMOSFETMp1のゲート電位に等しくなって、第1のカレントミラー回路のミラー比に応じた電流が電源VDDから第2のPチャネルMOSFETMp2に流れる。そこで、出力端子OUTから所定の充電電流が後段のループフィルタ4に供給されるが、図5に示す従来回路とは異なり、第2のPチャネルMOSFETMp2の寄生容量Cppが出力端子OUTと直接接続されているため、そこから不要な電荷が流れ出るおそれはない。
Next, the operation of the charge pump circuit configured as described above will be described.
Now, when the command signal UP to the first current mirror circuit becomes H level, the inverted command signal UPb becomes L level, and the P-channel MOSFET Mp3 is turned on and the P-channel MOSFET Mp4 is cut off at the same time. Therefore, the gate potential of the P-channel MOSFET Mp2 becomes equal to the gate potential of the P-channel MOSFET Mp1, and a current corresponding to the mirror ratio of the first current mirror circuit flows from the power supply VDD to the second P-channel MOSFET Mp2. Therefore, a predetermined charging current is supplied from the output terminal OUT to the loop filter 4 in the subsequent stage. Unlike the conventional circuit shown in FIG. 5, the parasitic capacitance Cpp of the second P-channel MOSFET Mp2 is directly connected to the output terminal OUT. Therefore, there is no risk of unnecessary charges flowing out from there.

また、本実施の形態では以下の理由でPチャネルMOSFETMp2のオン電流の立ち上がりが早くなる。すなわち、第1のカレントミラー回路から後段のループフィルタ4への充電電流供給を開始する場合、特許文献2ではカレントミラー回路を構成する2つのPチャネルMOSFETMp1,Mp2のゲート容量を電流源32の電流Ibuによりゼロから充電する必要があり、そのため、PチャネルMOSFETMp2のオン電流の立ち上がりが遅くなる。これに対し、本実施の形態では、PチャネルMOSFETMp3が遮断しているときもPチャネルMOSFETMp1のゲート電位が電流源32の電流Ibuを流すのに必要なレベルを保ったままとなっているため、PチャネルMOSFETMp3が導通した瞬間にPチャネルMOSFETMp1のゲート容量の電荷がPチャネルMOSFETMp1のゲート容量とPチャネルMOSFETMp2のゲート容量に再分配されて、PチャネルMOSFETMp2によるある程度の電流の供給が瞬時に開始される。その後、電流源32の電流Ibuにより2つのゲート容量の充電が行われるが、これは一方のPチャネルMOSFETMp2のゲート容量を充電する量の電荷だけを供給すればよいため、充電時間も短くできる。すなわち、特許文献2の場合、供給電流はゼロから徐々に増加する形となるが、本実施の形態では瞬間的にあるレベルの電流の供給が開始されるため、その後の所定の電流値を出力するまでの時間も短縮することができる。   In the present embodiment, the rise of the on-current of the P-channel MOSFET Mp2 is accelerated for the following reason. That is, when charging current supply from the first current mirror circuit to the subsequent loop filter 4 is started, in Patent Document 2, the gate capacitances of the two P-channel MOSFETs Mp1 and Mp2 constituting the current mirror circuit are used as the current of the current source 32. It is necessary to charge from zero with Ibu, and therefore the rise of the on-current of the P-channel MOSFET Mp2 is delayed. On the other hand, in the present embodiment, even when the P-channel MOSFET Mp3 is cut off, the gate potential of the P-channel MOSFET Mp1 remains at a level necessary for flowing the current Ibu of the current source 32. At the moment when the P-channel MOSFET Mp3 is turned on, the charge of the gate capacitance of the P-channel MOSFET Mp1 is redistributed to the gate capacitance of the P-channel MOSFET Mp1 and the gate capacitance of the P-channel MOSFET Mp2, and supply of a certain amount of current by the P-channel MOSFET Mp2 is instantly started. The Thereafter, the two gate capacitors are charged by the current Ibu of the current source 32. This is because only the amount of charge that charges the gate capacitor of one P-channel MOSFET Mp2 needs to be supplied, and the charging time can be shortened. That is, in the case of Patent Document 2, the supply current gradually increases from zero, but in this embodiment, supply of a current at a certain level is instantaneously started, and a predetermined current value thereafter is output. The time until it can be shortened.

反対に、指令信号UPがLレベルになると、その反転された指令信号UPbはHレベルとなって、PチャネルMOSFETMp4が導通してPチャネルMOSFETMp3が遮断する。そのため、PチャネルMOSFETMp2のゲート電位が電源VDDの電位に等しくなって、出力端子OUTには電流が流れない。また、PチャネルMOSFETMp1のゲート電位は、電流源32への電流Ibuを流すのに必要なレベルを保ったままとなる。   On the contrary, when the command signal UP becomes L level, the inverted command signal UPb becomes H level, the P-channel MOSFET Mp4 is turned on and the P-channel MOSFET Mp3 is cut off. Therefore, the gate potential of the P-channel MOSFET Mp2 becomes equal to the potential of the power supply VDD, and no current flows through the output terminal OUT. Further, the gate potential of the P-channel MOSFET Mp1 remains at a level necessary for flowing the current Ibu to the current source 32.

一方、第2のカレントミラー回路への指令信号DNがHレベルになると、その反転された指令信号DNbはLレベルとなって、NチャネルMOSFETMn3が導通すると同時にNチャネルMOSFETMn4が遮断される。そのため、NチャネルMOSFETMn1,Mn2の各ゲート電位が等しくなって、第2のカレントミラー回路のミラー比に応じた放電電流が出力端子OUTから第2のNチャネルMOSFETMn2に流れ込む。すなわち、後段のループフィルタ4からNチャネルMOSFETMn2に電流が引き込まれるが、その際でもNチャネルMOSFETMn2の寄生容量Cpnが出力端子OUTと直接接続されているため、そこに不要な電荷が流れ込むおそれはない。   On the other hand, when the command signal DN to the second current mirror circuit becomes H level, the inverted command signal DNb becomes L level, and the N-channel MOSFET Mn3 becomes conductive and the N-channel MOSFET Mn4 is cut off at the same time. Therefore, the gate potentials of the N-channel MOSFETs Mn1 and Mn2 become equal, and a discharge current corresponding to the mirror ratio of the second current mirror circuit flows from the output terminal OUT to the second N-channel MOSFET Mn2. That is, a current is drawn from the subsequent loop filter 4 to the N-channel MOSFET Mn2, but even at that time, the parasitic capacitance Cpn of the N-channel MOSFET Mn2 is directly connected to the output terminal OUT, so there is no possibility that unnecessary charge flows there. .

また、本実施の形態では以下の理由でNチャネルMOSFETMn2のオン電流の立ち上がりが早くなる。すなわち、第2のカレントミラーによる後段のループフィルタ4からの放電電流の引き込みを開始する場合、特許文献2ではカレントミラーを構成する2つのNチャネルMOSFETMn1,Mn2のゲート容量を電流源34の電流Ibdによりゼロから充電する必要があり、そのため、NチャネルMOSFETMn2のオン電流の立ち上がりが遅くなる。これに対し、本実施の形態では、NチャネルMOSFETMn3が遮断しているときもNチャネルMOSFETMn1のゲート電位が電流源34の電流Ibdを流すのに必要なレベルを保ったままとなっているため、NチャネルMOSFETMn3が導通した瞬間にNチャネルMOSFETMn1のゲート容量の電荷がNチャネルMOSFETMn1のゲート容量とNチャネルMOSFETMn2のゲート容量に再分配されて、NチャネルMOSFETMn2によるある程度の電流の引き込みが瞬時に開始される。その後、電流源34の電流Ibdにより2つのゲート容量の充電が行われるが、これは一方のNチャネルMOSFETMn2のゲート容量を充電する量の電荷だけを供給すればよいため、充電時間も短くできる。すなわち、特許文献2の場合、引き込み電流はゼロから徐々に増加する形となるが、本実施の形態では瞬間的にあるレベルの電流の引き込みが開始されるため、その後の所定の電流値を引き込むまでの時間も短縮することができる。   In the present embodiment, the rise of the on-current of the N-channel MOSFET Mn2 is accelerated for the following reason. That is, when the drawing of the discharge current from the subsequent loop filter 4 by the second current mirror is started, in Patent Document 2, the gate capacitances of the two N-channel MOSFETs Mn1 and Mn2 constituting the current mirror are set to the current Ibd of the current source 34. Therefore, the on-current rise of the N-channel MOSFET Mn2 is delayed. On the other hand, in the present embodiment, even when the N-channel MOSFET Mn3 is cut off, the gate potential of the N-channel MOSFET Mn1 remains at a level necessary for flowing the current Ibd of the current source 34. At the instant when the N-channel MOSFET Mn3 is turned on, the charge of the gate capacitance of the N-channel MOSFET Mn1 is redistributed to the gate capacitance of the N-channel MOSFET Mn1 and the gate capacitance of the N-channel MOSFET Mn2, and a certain amount of current drawing by the N-channel MOSFET Mn2 is instantly started. The After that, the two gate capacitors are charged by the current Ibd of the current source 34. This is because only the amount of charge that charges the gate capacitor of one N-channel MOSFET Mn2 needs to be supplied, and the charging time can be shortened. That is, in the case of Patent Document 2, the drawn current gradually increases from zero, but in this embodiment, the drawing of a certain level of current is started instantaneously, so that a predetermined current value thereafter is drawn. Can be shortened.

反対に、指令信号DNがLレベルになると、その反転された指令信号DNbはHレベルとなって、NチャネルMOSFETMn4が導通してNチャネルMOSFETMn3が遮断する。そのため、NチャネルMOSFETMn2のゲート電位が接地電位と等しくなって、そこには電流が流れない。また、NチャネルMOSFETMn1のゲート電位は、電流源34からの電流Ibdを流すのに必要なレベルを保ったままとなる。   On the contrary, when the command signal DN becomes L level, the inverted command signal DNb becomes H level, the N-channel MOSFET Mn4 is turned on and the N-channel MOSFET Mn3 is cut off. Therefore, the gate potential of the N-channel MOSFET Mn2 becomes equal to the ground potential, and no current flows there. Further, the gate potential of the N-channel MOSFET Mn1 remains at a level necessary for flowing the current Ibd from the current source 34.

なお、指令信号UP,DNがともにLレベルであれば、2つのカレントミラー回路はいずれも動作しない。
図2は、第2の実施の形態に係るチャージポンプ回路を示す回路図である。
Note that if the command signals UP and DN are both at the L level, neither of the two current mirror circuits operates.
FIG. 2 is a circuit diagram showing a charge pump circuit according to the second embodiment.

ここでは、第1のカレントミラー回路における第1のPチャネルMOSFETMp1のゲート電極と電源VDDの間にコンデンサCuを設け、同様に、第2のカレントミラー回路における第1のNチャネルMOSFETMn1のゲート電極と接地の間にコンデンサCdを設けている。これにより、図1のチャージポンプ回路に比較して、さらに2つのカレントミラー回路の電流の立ち上がりが早くなる。   Here, a capacitor Cu is provided between the gate electrode of the first P-channel MOSFET Mp1 in the first current mirror circuit and the power supply VDD, and similarly, the gate electrode of the first N-channel MOSFET Mn1 in the second current mirror circuit A capacitor Cd is provided between the grounds. Thereby, compared with the charge pump circuit of FIG. 1, the rise of the current of the two current mirror circuits is further accelerated.

すなわち、PチャネルMOSFETMp3もしくはNチャネルMOSFETMn3が導通した瞬間にPチャネルMOSFETMp2もしくはNチャネルMOSFETMn2のゲート容量に分配される電荷が多くなり、PチャネルMOSFETMp3もしくはNチャネルMOSFETMn3が導通した直後にPチャネルMOSFETMp2もしくはNチャネルMOSFETMn2が流れる電流を第1の実施の形態の場合より大きくすること、すなわち最終値に近づけることができる。ここで、コンデンサCu,Cdの容量を大きくするほど、PチャネルMOSFETMp3もしくはNチャネルMOSFETMn3が導通した直後にPチャネルMOSFETMp2もしくはNチャネルMOSFETMn2が流れる電流を最終値に近くすることができる。   That is, the charge distributed to the gate capacitance of the P-channel MOSFET Mp2 or N-channel MOSFET Mn2 increases at the moment when the P-channel MOSFET Mp3 or N-channel MOSFET Mn3 becomes conductive, and immediately after the P-channel MOSFET Mp3 or N-channel MOSFET Mn3 becomes conductive, the P-channel MOSFET Mp2 or N The current flowing through the channel MOSFET Mn2 can be made larger than that in the first embodiment, that is, close to the final value. Here, as the capacitances of the capacitors Cu and Cd are increased, the current flowing through the P-channel MOSFET Mp2 or N-channel MOSFET Mn2 immediately after the P-channel MOSFET Mp3 or N-channel MOSFET Mn3 is conducted can be made closer to the final value.

したがって、後段に接続されるループフィルタ4での応答特性が改善され、小さな面積の回路で誤動作の少ないPLL回路を実現することができる。
図3は、第3の実施の形態に係るチャージポンプ回路を示す回路図である。
Accordingly, the response characteristic of the loop filter 4 connected in the subsequent stage is improved, and a PLL circuit with few malfunctions can be realized with a circuit having a small area.
FIG. 3 is a circuit diagram showing a charge pump circuit according to the third embodiment.

ここでは、第1のカレントミラー回路における第1のPチャネルMOSFETMp1のゲート電極と第3のPチャネルMOSFETMp3のドレイン電極との間をボルテージフォロアアンプX1uで接続し、同様に、第2のカレントミラー回路における第1のNチャネルMOSFETMn1のゲート電極と第3のNチャネルMOSFETMn3のドレイン電極との間をボルテージフォロアアンプX1dで接続している。PチャネルMOSFETMp3,NチャネルMOSFETMn3が導通すると、これらのボルテージフォロアアンプX1u,X1dは、電流源32,34より大きな電流駆動能力でPチャネルMOSFETMp2,NチャネルMOSFETMn2のゲート容量を充電するので、ミラー電流の立ち上がりの遅れをなくすことができる。   Here, the gate electrode of the first P-channel MOSFET Mp1 and the drain electrode of the third P-channel MOSFET Mp3 in the first current mirror circuit are connected by the voltage follower amplifier X1u, and similarly, the second current mirror circuit. The gate electrode of the first N-channel MOSFET Mn1 and the drain electrode of the third N-channel MOSFET Mn3 are connected by a voltage follower amplifier X1d. When the P-channel MOSFET Mp3 and the N-channel MOSFET Mn3 are turned on, these voltage follower amplifiers X1u and X1d charge the gate capacitances of the P-channel MOSFET Mp2 and the N-channel MOSFET Mn2 with a larger current driving capability than the current sources 32 and 34. Rising delays can be eliminated.

いずれの実施の形態においても、カレントミラー回路は簡易な回路構成で実現することができるだけでなく、充放電電流の立ち上がりを高速にし、かつ誤動作のおそれがないチャージポンプ回路が提供できる。   In any of the embodiments, the current mirror circuit can be realized with a simple circuit configuration, and a charge pump circuit can be provided in which the rise time of the charge / discharge current is increased and there is no possibility of malfunction.

1 PLL回路
2 位相比較器
3 チャージポンプ回路
4 ループフィルタ
5 電圧制御発振器
31,33 定電流回路
32,34 電流源
Cpp,Cpn 寄生容量
Mn0〜Mn4 NチャネルMOSFET
Mp0〜Mp4 PチャネルMOSFET
X1u,X1d ボルテージフォロアアンプ
DESCRIPTION OF SYMBOLS 1 PLL circuit 2 Phase comparator 3 Charge pump circuit 4 Loop filter 5 Voltage controlled oscillator 31, 33 Constant current circuit 32, 34 Current source Cpp, Cpn Parasitic capacitance Mn0 to Mn4 N channel MOSFET
Mp0-Mp4 P-channel MOSFET
X1u, X1d Voltage follower amplifier

Claims (3)

前段に接続された位相比較器の指令信号に応じて後段に接続されたループフィルタに電流を供給するチャージポンプ回路において、
ダイオード接続され定電流が供給される第1のPチャネルMOSFET、第2のPチャネルMOSFET、および第1の信号でゲートが駆動され、前記第1のPチャネルMOSFETと前記第2のPチャネルMOSFETの各ゲート間を接続する第3のPチャネルMOSFETからなる第1のカレントミラー回路と、
前記第1の信号を反転した信号でゲートが駆動され、前記第2のPチャネルMOSFETのゲートと第1の電源の間を接続する第4のPチャネルMOSFETと、
ダイオード接続され定電流が供給される第1のNチャネルMOSFET、第2のNチャネルMOSFET、および第2の信号でゲートが駆動され、前記第1のNチャネルMOSFETと前記第2のNチャネルMOSFETの各ゲート間を接続する第3のNチャネルMOSFETからなる第2のカレントミラー回路と、
前記第2の信号を反転した信号でゲートが駆動され、前記第2のNチャネルMOSFETのゲートと第2の電源の間を接続する第4のPチャネルMOSFETと、
を備え、前記第2のPチャネルMOSFETと前記第2のNチャネルMOSFETの各ドレインを接続して出力端子としたことを特徴とするチャージポンプ回路。
In the charge pump circuit for supplying current to the loop filter connected to the subsequent stage according to the command signal of the phase comparator connected to the previous stage,
A gate is driven by a first P-channel MOSFET, a second P-channel MOSFET, and a first signal, which are diode-connected and supplied with a constant current, and the first P-channel MOSFET and the second P-channel MOSFET A first current mirror circuit comprising a third P-channel MOSFET connecting the gates;
A fourth P-channel MOSFET for driving a gate with a signal obtained by inverting the first signal and connecting between the gate of the second P-channel MOSFET and a first power supply;
A gate is driven by a first N-channel MOSFET, a second N-channel MOSFET, and a second signal that are diode-connected and supplied with a constant current, and the first N-channel MOSFET and the second N-channel MOSFET A second current mirror circuit composed of a third N-channel MOSFET connecting the gates;
A fourth P-channel MOSFET for driving a gate with a signal obtained by inverting the second signal and connecting between the gate of the second N-channel MOSFET and a second power supply;
The charge pump circuit is characterized in that each drain of the second P-channel MOSFET and the second N-channel MOSFET is connected to be an output terminal.
前記第1のカレントミラー回路には、前記第1のPチャネルMOSFETのゲートと前記第1の電源の間に第1のコンデンサが設けられ、
前記第2のカレントミラー回路には、前記第1のNチャネルMOSFETのゲートと前記第2の電源の間に第2のコンデンサが設けられていることを特徴とする請求項1記載のチャージポンプ回路。
In the first current mirror circuit, a first capacitor is provided between the gate of the first P-channel MOSFET and the first power supply,
2. The charge pump circuit according to claim 1, wherein the second current mirror circuit is provided with a second capacitor between a gate of the first N-channel MOSFET and the second power supply. .
前記第1のカレントミラー回路には、前記第1のPチャネルMOSFETのゲートと前記第3のPチャネルMOSFETの間に第1のボルテージフォロア回路が設けられ、
前記第2のカレントミラー回路には、前記第1のNチャネルMOSFETのゲートと前記第3のNチャネルMOSFETの間に第2のボルテージフォロア回路が設けられていることを特徴とする請求項1記載のチャージポンプ回路。
In the first current mirror circuit, a first voltage follower circuit is provided between the gate of the first P-channel MOSFET and the third P-channel MOSFET,
2. A second voltage follower circuit is provided between the gate of the first N-channel MOSFET and the third N-channel MOSFET in the second current mirror circuit. Charge pump circuit.
JP2010142426A 2010-06-23 2010-06-23 Charge pump circuit Pending JP2012009993A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010142426A JP2012009993A (en) 2010-06-23 2010-06-23 Charge pump circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010142426A JP2012009993A (en) 2010-06-23 2010-06-23 Charge pump circuit

Publications (1)

Publication Number Publication Date
JP2012009993A true JP2012009993A (en) 2012-01-12

Family

ID=45540070

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010142426A Pending JP2012009993A (en) 2010-06-23 2010-06-23 Charge pump circuit

Country Status (1)

Country Link
JP (1) JP2012009993A (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62234415A (en) * 1986-03-14 1987-10-14 ウエスタン、デジタル、コ−ポレ−シヨン High speed switching charge pump
JPH11274920A (en) * 1998-03-26 1999-10-08 Nec Corp Charging pump circuit for pll
JP2001177399A (en) * 1999-11-23 2001-06-29 Sony United Kingdom Ltd Charge pump circuit
JP2002330067A (en) * 2001-05-01 2002-11-15 Sony Corp Charge pump circuit and phase synchronizing loop circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62234415A (en) * 1986-03-14 1987-10-14 ウエスタン、デジタル、コ−ポレ−シヨン High speed switching charge pump
JPH11274920A (en) * 1998-03-26 1999-10-08 Nec Corp Charging pump circuit for pll
JP2001177399A (en) * 1999-11-23 2001-06-29 Sony United Kingdom Ltd Charge pump circuit
JP2002330067A (en) * 2001-05-01 2002-11-15 Sony Corp Charge pump circuit and phase synchronizing loop circuit

Similar Documents

Publication Publication Date Title
JP3250540B2 (en) PLL circuit
US9502970B2 (en) Charge pump with suppressed feedthrough effect
US9024684B2 (en) Area-efficient PLL with a low-noise low-power loop filter
US8159275B2 (en) Phase-locked loop and bias generator
CN108270542A (en) Frequency band selection clock data recovery circuit and associated method
US8188777B2 (en) Charge pump circuit and PLL circuit using the same
US20050083138A1 (en) PLL circuit
JP4673613B2 (en) PLL circuit
Tsitouras et al. A 1 V CMOS programmable accurate charge pump with wide output voltage range
KR20100094859A (en) Asymmetric charge pump and phase locked loops having its
JP2009152734A (en) Pll circuit
JP2008042339A (en) Semiconductor device
JP2002330067A (en) Charge pump circuit and phase synchronizing loop circuit
US20060226917A1 (en) High-performance charge-pump circuit for phase-locked loops
KR20040065048A (en) Differential charge pump and method, and Phase locked loop using this pump and method
JP2012009993A (en) Charge pump circuit
CN110061739B (en) PLL circuit insensitive to MOS capacitor grid leakage caused by process
JP2001177400A (en) Charge-pump circuit
US20150340946A1 (en) Charge pump circuit and pll circuit
JP5799828B2 (en) Phase lock loop circuit
US9973197B2 (en) Phase-locked loop circuit
US7777541B1 (en) Charge pump circuit and method for phase locked loop
US9621022B1 (en) Method and apparatus for generating complementary signals
US7271669B2 (en) Voltage controlled oscillator and phase locked loop circuit having the same
JP2004235688A (en) Semiconductor integrated circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120913

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20131010

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131029

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140610

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150113