JP2002328962A - 電力のための配線最適化 - Google Patents

Abstract

(57)【要約】 【課題】 超小型電子回路において、消費電力を低減す
る方法及び構造を提供すること。 【解決手段】 本方法は、第１の配線と第２の配線とを
含む少なくとも１つの配線対を識別する。第２の配線は
既にトライステート化済みか、トライステート化可能で
ある。配線対は１クロック・サイクルにつき、所定のま
たはユーザにより選択された最小同方向スイッチング確
率以上の、同方向スイッチング確率を有し得る。或い
は、配線対は、１クロック・サイクルにつき、所定のま
たはユーザにより選択された最小逆方向スイッチング確
率以上の、逆方向スイッチング確率を有し得る。第1及
び第２の配線は、少なくとも１つの数学的関係を満足
し、この数学的関係が、第１の配線と第２の配線との間
の間隔、及び第１の配線と第２の配線との共通ランレン
グスを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は超小型電子回路にお
ける消費電力を低減する方法及び構造に関し、特に、結
合容量消費電力を低減する方法及び構造に関する。

【０００２】

【従来の技術】消費電力の低減は、ローエンド・コンシ
ューマ・エレクトロニクスでのバッテリ寿命制限や、ハ
イエンド・サーバでの放熱により、超大規模集積回路
（ＶＬＳＩ）設計において益々困難になりつつある。超
小型電子回路技術は小型化されるので、複数の素子特性
が低消費電力のための設計の問題を複合化する。そうし
た問題には、トランジスタ数の増加、デバイス・リーク
の増加、スイッチング速度の向上、及び結合容量の増加
などが含まれる。従って、素子特性に拘わらず、超小型
電子回路の消費電力を低減する必要性がある。

【０００３】

【発明が解決しようとする課題】従って、本発明の目的
は、超小型電子回路において消費電力を低減する方法及
び構造を提供することである。

【０００４】

【課題を解決するための手段】本発明は、複数の配線を
有する電気配線構造を設計する方法を提供し、この方法
は、複数の配線から成る第１の配線と、複数の配線から
成る第２の配線とを含む少なくとも１つの配線対を識別
するステップを含む。第２の配線は既にトライステート
化済みか、トライステート化可能であり、前記配線対は
１クロック・サイクルにつき、事前に選択された最小同
方向スイッチング確率ψ_SD,MIN以上の同方向スイッチン
グ確率ψ_SDを有するか、１クロック・サイクルにつき、
事前に選択された最小逆方向スイッチング確率ψ_OD,MIN
以上の逆方向スイッチング確率ψ _ODを有する。前記第1
及び第２の配線は、少なくとも１つの数学的関係を満足
し、この数学的関係が、第１の配線と第２の配線との間
の間隔として定義されるＷ _SPACINGと、第１の配線と第
２の配線の共通ランレングスとして定義されるＬ_{COM MON}
とを含む。

【０００５】本発明は２線式電圧遷移を実行する方法を
提供し、この方法は、キャパシタンスＣ_Aを有するＡ配
線と、キャパシタンスＣ_Bを有するＢ配線とを含み、Ａ
配線とＢ配線との間に結合キャパシタンスＣ_Cを有す
る、電気配線網の２つの配線を提供するステップと、Ｂ
配線を電圧Ｖ_B1からハイインピーダンス状態にトライス
テート化するステップと、Ｂ配線をトライステート化し
た後、Ａ配線を電圧Ｖ_A1から電圧Ｖ_A2（但しＶ_A2≠
Ｖ_A1）に遷移するステップと、Ａ配線をＶ_A2に遷移した
後、Ｂ配線を電圧Ｖ_B2（但しＶ_B2≠Ｖ_B1）に遷移するス
テップとを含む。

【０００６】本発明は、少なくとも１つの配線対を含む
電気配線構造を提供し、前記配線対が第１の配線と第２
の配線とを含み、前記第２の配線がトライステート化さ
れるように予定され、前記配線対が１クロック・サイク
ルにつき、事前に選択された最小同方向スイッチング確
率ψ_SD,MIN以上の同方向のスイッチング確率ψ_SDを有す
るか、１クロック・サイクルにつき、事前に選択された
最小逆方向スイッチング確率ψ_OD,MIN以上の逆方向スイ
ッチング確率ψ_ODを有する。前記第1及び第２の配線
は、少なくとも１つの数学的関係を満足し、この数学的
関係が、第１の配線と第２の配線との間の間隔として定
義されるＷ_SPACINGと、第１の配線と第２の配線との共
通ランレングスとして定義されるＬ_COMMONとを含む。

【０００７】別の態様では、本発明は、キャパシタンス
Ｃ_Aを有するＡ配線と、キャパシタンスＣ_Bを有するＢ配
線とを含み、Ａ配線とＢ配線との間に結合キャパシタン
スＣ_Cを有する、配線網の２つの配線を含む電気配線構
造を提供する。Ｂ配線が電圧Ｖ_B1からトライステート状
態に遷移した後、Ａ配線が電圧Ｖ_A1から電圧Ｖ_A2（但し
Ｖ_A2≠Ｖ_A1）に遷移し、Ａ配線が電圧Ｖ_A2に遷移した
後、Ｂ配線が電圧Ｖ_B2（但しＶ_B2≠Ｖ_B1）に遷移するよ
うに意図される。そして、Ａ配線の電圧Ｖ_A1から電圧Ｖ
_A2への遷移、及びＢ配線の電圧Ｖ_B1から電圧Ｖ_B2への遷
移が、２線式電圧遷移として識別される。

【０００８】更に別の態様では、本発明は、複数の配線
を有する電気配線構造を設計するコンピュータ・システ
ムを提供する。このコンピュータ・システムは、プロセ
ッサと、プロセッサに接続される入力装置と、プロセッ
サに接続される出力装置と、プロセッサに接続される第
１のメモリ装置と、プロセッサに接続される第２のメモ
リ装置と、第２のメモリ装置に記憶され、プロセッサに
より実行されるコンピュータ・コードとを含む。前記コ
ンピュータ・コードは、少なくとも１つの配線対を識別
するアルゴリズムを含み、前記配線対が、複数の配線か
ら成る第１の配線と、複数の配線から成る第２の配線と
を含む。第２の配線は既にトライステート化済みか、ト
ライステート化可能であり、前記配線対は、１クロック
・サイクルにつき、事前に選択された最小同方向スイッ
チング確率ψ_SD,MIN以上の同方向のスイッチング確率ψ
_SDを有するか、１クロック・サイクルにつき、事前に選
択された最小逆方向スイッチング確率ψ_OD,MIN以上の逆
方向スイッチング確率ψ_ODを有する。前記第1及び第２
の配線は、少なくとも１つの数学的関係を満足し、この
数学的関係が、第１の配線と第２の配線との間の間隔と
して定義されるＷ_{SP ACING}と、第１の配線と第２の配線
との共通ランレングスとして定義されるＬ_{COM MON}とを含
む。

【０００９】

【発明の実施の形態】キャパシタンスを駆動するために
要求される動的電力は、最新の超大規模集積回路（ＶＬ
ＳＩ）回路における消費電力の大部分を占める。キャパ
シタンス（Ｃ）を有するキャパシタに蓄積されるエネル
ギ（Ｅ）は、次式で与えられる。

【数１】 Ｅ＝ＣＶ²／２ （１）

【００１０】ここでキャパシタはその両端子間におい
て、電圧（Ｖ）まで充電される。エネルギＥは、キャパ
シタが抵抗を通じてグラウンドに放電されるとき消費さ
れ、等量のエネルギが、キャパシタが抵抗素子を通じて
充電されるときに消費される。レール間遷移及び接地
（非カップリング）キャパシタンス（例えば素子ゲー
ト、及びグラウンドに対する配線キャパシタンス）で
は、電圧Ｖがチップの電源の電圧値（Ｖ_DD）である。エ
ネルギＥは次のように平均電力に変換される。

【数２】 Ｐ＝Ｆ_SWＥ＝Ｆ_SWＣＶ_DD ²／２ （２）

【００１１】ここでＰは平均電力で、Ｆ_SWは遷移の平均
スイッチング周波数である。信号は各スイッチング周期
内で２つの遷移（立ち上りと立ち下り）を生じるが、立
ち上り遷移だけが電源から電力を引き出し、立ち下り遷
移は以前に蓄積されたエネルギを消費する。従って、係
数１／２が式（２）内に留まる。デジタル・システム内
の論理配線のスイッチング周波数を予測するのが困難で
あるため、正確な電力値を得ることは困難である。一般
に、クロック周波数（Ｆ_CLOCK）が知られており、所与
のクロック・サイクルにおいて特定の配線が遷移する確
率（ψ）が、シミュレーションや他の手段により決定さ
れる。Ｆ_SWはψＦ_CLOCKと表されるので、式（２）は次
のようになる。

【数３】 Ｐ＝ψＦ_CLOCKＣＶ_DD ²／２ （３）

【００１２】結合キャパシタンスが存在するので、キャ
パシタの電圧変化、従って遷移に要求されるエネルギ
は、隣接する配線上で発生する論理遷移に依存する。論
理遷移は、別個の論理状態間の遷移であり、例えば、ハ
イ電圧状態"１"とロー電圧状態"０"との間で遷移する。
遷移のために要求されるエネルギＥを計算する必要性
は、電力予測及び最適設計を困難にする。なぜなら、隣
接する配線上での論理遷移は、関心の対象の配線上の論
理遷移と相関付けられなければならないからである。遷
移の前後に、様々なキャパシタンスに蓄積されたエネル
ギを計算しようとするのではなく、遷移を起こすために
電源から供給されなければならない電流量を調査するこ
とにより、要求エネルギが決定されてもよい。

【００１３】チップ形状は小型化されるので、配線はよ
り狭く、または一層接近されるようになり、これが待ち
時間または結合キャパシタンス（Ｃ_COUPLING）の増加に
つながる。結合キャパシタンスは、論理遷移を達成する
ためにスイッチされなければならない総負荷に占める割
合の増加を担う。２つの配線間の結合キャパシタンス
は、それらの共通ランレングス（Ｌ_COMMON）に直接比例
し、配線間間隔（Ｗ_{SPAC ING}）に逆比例する。すなわ
ち、次のように表すことができる。

【数４】 Ｃ_COUPLING ∝ Ｌ_COMMON／Ｗ_SPACING （４）

【００１４】結合キャパシタンスが増加しつつあるのと
同時に、素子サイズ及び配線幅がスケーリングにより減
少しつつある。配線による非結合キャパシタンス（Ｃ
_{NON-CO UPLING}）は、配線幅（Ｗ_WIRE）及び配線長（Ｌ
_WIRE）に比例する。すなわち、

【数５】 Ｃ_NON-COUPLING ∝ Ｌ_WIREＷ_WIRE （５）

【００１５】２つの配線間のＷ_SPACINGを減少すると、
Ｃ_COUPLINが増加するが、２つの配線間のＷ_SPACINGを減
少すると、Ｃ_NON-COUPLINGが減少する。なぜなら、Ｗ
_SPACINGが減少すると、通常他の導体（例えばチップ基
板内の導体）で終端する電界線が逸れ、２つの配線が結
合される導体（例えば配線）内で終端するようになるか
らである。

【００１６】図１は、本発明の実施例に従い、配線１２
（"Ａ"で示される）、配線１４（"Ｂ"で示される）、及
び電源電圧Ｖ_DDを有する電源２０を含む電気回路を示
す。ここでは単純化のために、Ｖ_DDは１Ｖに正規化され
るものとするが、当業者であれば、Ｖ_DD＝１Ｖの前提の
下でここで示される公式、式及び関係を、Ｖ_DD≠１Ｖの
状況に適応化するように、容易に変換することができよ
う。従って、Ｖ_DD≠１Ｖにおけるこうした公式、式及び
関係についても、本発明の範囲に含まれるとみなされ
る。

【００１７】図１において、配線Ａはキャパシタ１６に
より表されるように、キャパシタンスＣ_Aを有する。ま
た配線Ｂは、キャパシタ１７により表されるように、キ
ャパシタンスＣ_Bを有する。配線Ａと配線Ｂとの間の結
合キャパシタンスＣ_Cは、キャパシタンス１８により表
される。プルアップ素子２２すなわちスイッチが、電源
２０と配線Ａとの間に存在し、プルダウン素子２４すな
わちスイッチが、配線Ａとグラウンド３０との間に存在
する。同様に、プルアップ素子２６すなわちスイッチ
が、電源２０と配線Ｂとの間に存在し、プルダウン素子
２８すなわちスイッチが、配線Ｂとグラウンド３０との
間に存在する。キャパシタ１６及び１７は各々、グラウ
ンド３０に接続される。なお、図１では、配線Ａ及び配
線Ｂが充放電される直列抵抗が示されていない。

【００１８】配線Ａは、ロー電圧状態（"０"）またはハ
イ電圧状態（"１"）を取り得る。ハイ電圧は実際にはＶ
_DDであるが、前述のように、ここでは１Ｖに正規化され
る。プルアップ素子２２及びプルダウン素子２４は、配
線Ａの状態（０及び１）を制御する。（状態０から状態
１への）立ち上り遷移は、配線Ａのプルアップ素子２２
が閉じ、プルダウン素子２４が開くとき、配線Ａ上で発
生する。一方、（状態１から状態０への）立ち下り遷移
は、配線Ａのプルアップ素子２２が開き、プルダウン素
子２４が閉じるとき、配線Ａ上で発生する。

【００１９】同様に、配線Ｂもロー電圧状態（"０"）ま
たはハイ電圧状態（"１"）を取り得る。プルアップ素子
２６及びプルダウン素子２８が、配線Ｂの状態（０及び
１）を制御する。（状態０から状態１への）立ち上り遷
移は、配線Ｂのプルアップ素子２６が閉じ、プルダウン
素子２８が開くとき、配線Ｂ上で発生する。一方、（状
態１から状態０への）立ち下り遷移は、配線Ｂのプルア
ップ素子２６が開き、プルダウン素子２８が閉じると
き、配線Ｂ上で発生する。

【００２０】図２は、本発明の実施例に従い、各配線の
２状態モデルにもとづく、図１の配線Ａ及び配線Ｂの状
態遷移を示す。図２において、配線Ａ及び配線Ｂの４つ
の状態（"ＡＢ"状態）が、次の定義により、またＶ_DDを
１Ｖに正規化することにより、次のように示される。

【表１】 ＡＢ状態 配線Ａ状態（電圧） 配線Ｂ状態（電圧） ００ ０ ０ ０１ ０ １ １０ １ ０ １１ １ １

【００２１】図２は、前記の４つの状態の任意の２つの
間での、２つのタイプの状態遷移を示す。第１のタイプ
の状態遷移（"１線式状態遷移"）では、配線Ａまたは配
線Ｂの両方ではなく一方だけが、その状態を変化する
（例えば０１→１１状態遷移では、状態Ｂだけがその状
態を変化する）。第２のタイプの状態遷移（"２線式状
態遷移"）では、配線Ａと配線Ｂの両方が、それらの状
態を変化する（例えば０１→１０状態遷移では、配線Ａ
及び配線Ｂの両方がそれらの状態を変化する）。２つの
状態遷移カテゴリ内において、同方向スイッチング（す
なわち００→１１及び１１→００状態遷移）と、逆方向
スイッチング（すなわち０１→１０及び１０→０１状態
遷移）とが存在する。

【００２２】同方向スイッチング及び逆方向スイッチン
グの指定は、数学的に次のように表される。配線Ａが電
圧状態Ｖ_A1から電圧状態Ｖ_A2に遷移し、配線Ｂが電圧状
態Ｖ _B1から電圧状態Ｖ_B2に遷移する場合、（Ｖ_A2−
Ｖ_A1）（Ｖ_B2−Ｖ_B1）＞０ならば、同方向スイッチング
が発生し、（Ｖ_A2−Ｖ_A1）（Ｖ_B2−Ｖ_B1）＜０ならば、
逆方向スイッチングが発生する。

【００２３】図２は更に、こうした各状態遷移に対し
て、電源１０（図１参照）から供給される電流により充
電されなければならない実効キャパシタンスを示す。例
えば、図２は、０１→１１状態遷移において、実効キャ
パシタンスＣ_Aを示す。各状態遷移において供給されな
ければならない電荷は、実効キャパシタンスとＶ_DDとの
積に等しい。Ｖ_DDはここでは１Ｖに正規化されるので、
供給されなければならない電荷は、数的に実効キャパシ
タンスに等しい。両方の配線が変化する"コーナ・ツー
・コーナ"（corner-to-corner）遷移（例えば００→１
１及び１１→００状態遷移）では、状態遷移は同時に発
生すると仮定される。

【００２４】キャパシタンスＣ_A及びＣ_Bがグラウンドで
はなく、Ｖ_DDに対するキャパシタンスの場合、各遷移に
対して、電源１０から引き出される電荷量が異なるの
で、代替実効キャパシタンスが割当てられてもよい。し
かしながら、同じ状態で開始及び終了し、同じ閉鎖パス
またはループを横断する一連の遷移に対して要求される
エネルギは、図２に示される実効キャパシタンス、及び
代替実効キャパシタンスに対して同じである。従って、
こうした別個の閉鎖パスまたはループの各々において、
別個の閉鎖パスまたはループに渡るこうした代替実効キ
ャパシタンスの合計が、図２に示される実効キャパシタ
ンスの合計と同じであるという制約の下で、図２に示さ
れる実効キャパシタンスの代わりに、代替実効キャパシ
タンスが使用されてもよい。図２に示される実効キャパ
シタンスをもとに、当業者であれば、別個の閉鎖パスま
たはループに渡る代替実効キャパシタンスの合計を保持
するという制約に従い、代替実効キャパシタンスを決定
することができよう。従って、本発明の範囲は、図２に
関連する代替実効キャパシタンスの分布についても含む
ものである。

【００２５】図２は、００→１１または１１→００のＡ
Ｂ状態遷移（すなわち同方向スイッチング）において、
配線Ａ及び配線Ｂが同時に遷移する場合に、配線Ａ及び
配線Ｂが順次遷移する場合に比較して、より低い実効キ
ャパシタンスを有し、それ故、少ない電力を消費するこ
とを示す。例えば、同時状態遷移００→１１は実効キャ
パシタンスＣ_A＋Ｃ_Bを有すのに対して、順次状態遷移０
０→０１→１１または００→１０→１１は、実効キャパ
シタンスＣ_A＋Ｃ_B＋Ｃ_Cを有する。同様に、同時状態遷
移１１→００は、実効キャパシタンス０を有するのに対
して、順次状態遷移１１→０１→００または１１→１０
→００は、実効キャパシタンスＣ_Cを有する。従って、
同方向スイッチングにおける実効キャパシタンスについ
ては、順次遷移の場合の方が同時遷移の場合に比較し
て、Ｃ_Cだけ大きいことがわかる。従って、同方向スイ
ッチングにおける同時遷移は、結合キャパシタを充電す
る必要がない分だけ消費電力を低減する。

【００２６】図２はまた、０１→１０または１０→０１
のＡＢ状態遷移（すなわち逆方向スイッチング）におい
て、配線Ａ及び配線Ｂが同時に遷移する場合に、配線Ａ
及び配線Ｂが順次遷移する場合に比較して、より高い実
効キャパシタンスを有し、それ故、より大きな電力を消
費することを示す。例えば、同時状態遷移０１→１０は
実効キャパシタンスＣ_A＋２Ｃ_Cを有すのに対して、順次
状態遷移０１→００→１０または０１→１１→１０は、
実効キャパシタンスＣ_A＋Ｃ_Cを有する。同様に、同時状
態遷移１０→０１は、実効キャパシタンスＣ_B＋２Ｃ_Cを
有するのに対して、順次状態遷移１０→００→０１また
は１０→１１→０１は、実効キャパシタンスＣ_B＋Ｃ_Cを
有する。従って、逆方向スイッチングの状態遷移におけ
る実効キャパシタンスについては、同時遷移の場合の方
が順次遷移の場合に比較して、Ｃ _Cだけ大きいことがわ
かる。従って、逆方向スイッチングにおける同時遷移
は、結合キャパシタンスにより消費電力を増加させる。

【００２７】前述の説明は、００→１１及び１１→００
のＡＢ状態遷移（すなわち同方向スイッチング）を同時
に実行することは、００→１１及び１１→００のＡＢ状
態遷移を順次実行するのに比較して、電力効率が良いこ
とを示すものである。しかしながら、対を成す配線上で
同時同方向遷移により省電力化を達成することは困難で
ある。なぜなら、意図的に信号の状態遷移を合わせるこ
とは困難だからである。この困難は、信号を駆動する論
理内のパス長の違い、制御不能なプロセス変化、及び配
線の電気環境の予測不能な変化などによる。

【００２８】本発明は、後述のように、同時遷移を実際
に実行することなく、配線Ｂのトライステート化によ
り、同時遷移の数学的効果をシミュレートすることを開
示するものである。トライステート化は、配線が幾つか
の異なるポイントから双方向にドライブされることを可
能にする。トライステート化された配線において、異な
る駆動ポイントの各々が切替え可能な制御を含み、これ
により、ある時点にあるドライバが電圧を制御するのを
可能にする一方、他のドライバは非制御ハイインピーダ
ンス状態に切り替えられる。任意の時点にいずれのドラ
イバもイネーブルされない場合、トライステート化され
た配線は、ハイインピーダンス状態にフローティングま
たは浮遊されると言われる。このフローティング期間
中、電荷、従って配線上の電圧が、結合キャパシタンス
を通じて隣接ネットから注入される電流により変化す
る。付録Ａは、配線をトライステート化する様々な技術
を開示する。

【００２９】ＡＢ状態遷移において、その遷移を完了す
る前に、配線Ｂがトライステート化される。ＡＢ状態遷
移シーケンスは、次のようである。すなわち、最初に配
線Ｂがトライステート化され、次に配線Ａが配線Ａの遷
移を行い、最後に配線Ｂが配線Ｂの遷移を完了する。こ
れらのステップは、同時に実行されるのではなく、順次
実行される。ここで００→０１、０１→００、１０→１
１、及び１１→１０の状態遷移に対して、新たな配線Ａ
状態は導入されないことを述べておく。

【００３０】配線Ｂをトライステート化する状況におい
て、次のタイミング要件が、配線Ａ及び配線Ｂの前述の
遷移シーケンスに当てはまる。クロック・サイクルが期
間Ｔを有し、時刻がクロック・サイクルの開始時刻
（０）を指し示すものとする。また、配線Ａの信号が、
時刻ｔ_A1以降に状態遷移を開始でき、この信号が時刻ｔ
_A2までに状態遷移を完了できると仮定する。従って、次
式で示すように、配線Ａ上の全ての状態遷移が、時刻ｔ
_A1と時刻ｔ_A2との間に発生しなければならない。

【数６】 ０＜ｔ_A1＜ｔ_A2＜Ｔ （６）

【００３１】時刻ｔ_A1及びｔ_A2は、配線Ａの全ての既知
の時間遅延及び許容差を考慮し、また時刻ｔ_A1及びｔ_A2
は、あらゆるこうした配線Ａに対して知られていると仮
定する。従って、配線Ｂが初期Ｂ状態から最終Ｂ状態に
遷移する場合、配線Ｂは０とｔ_A1との間のある時点に、
初期Ｂ状態からトライステート化されなければならな
い。従って、配線Ｂが配線Ａに関連してトライステート
化可能か否かを決定するために、時間間隔ｔ_A1が、配線
Ｂがトライステート化されるのに十分な時間であるか否
かを評価しなければならない。十分でない場合、配線Ｂ
はトライステート化されない。更に、配線Ｂが配線Ａに
関連してトライステート化可能か否かを決定するため
に、時間間隔Ｔ−ｔ_A2が次の観点から、すなわち、配線
Ｂがそのトライステート状態からその最終Ｂ状態に遷移
し、その最終Ｂ状態値が任意の続く論理変化を通じて、
記憶素子（例えばラッチ）に伝播され、そこに記憶され
るのに十分な時間であるか否かという点で、評価されな
ければならない。十分でない場合、配線Ｂはトライステ
ート化されない。

【００３２】同時状態遷移の数学的効果をシミュレート
するために、Ｂ配線がトライステート化される間、Ｂ配
線を下流の論理回路から切り離し、Ｂ配線から下流の論
理回路への不要な信号伝搬を阻止するために、ブロッキ
ング機能が使用される。配線Ｂが０から１への、或いは
その逆の状態遷移を行う場合、Ｂ配線はトライステート
の間、中間電圧にあり、これは０または１の電圧と異な
り、それらの中間である。従って、Ｂ配線を下流の論理
回路から切り離すことは、中間電圧の信号が下流の論理
回路に伝搬することを阻止する。ＡＢ状態遷移全体は、
一般にクロック・サイクルの間に発生する。従って、ブ
ロッキング機能は時間制限を受け、Ｂ配線がそのトライ
ステートからその最終状態に遷移した後、そして次のク
ロック・サイクルが開始する前に、オフされなければな
らない。付録Ａは、ブロッキング機能に関する追加情報
を提供する。

【００３３】図１を参照して、配線Ｂをトライステート
化する例として、配線Ｂが０から１への状態遷移を行っ
ている場合、配線Ｂは最初に"０"状態であり、そのとき
プルアップ素子２６は開かれており、プルダウン素子２
８は閉じられている。次に配線Ｂは、プルダウン素子２
８を開くことにより、トライステート化される。そし
て、配線Ｂはプルアップ素子２６を閉じることにより配
線Ｂの遷移を完了する。

【００３４】配線Ｂをトライステート化する別の例とし
て、配線Ｂが１から０への状態遷移を行っている場合、
配線Ｂは最初に"１"状態であり、そのときプルアップ素
子２６は閉じられており、プルダウン素子２８は開かれ
ている。次に配線Ｂは、プルアップ素子２６を開くこと
によりトライステート化される。そして、配線Ｂはプル
ダウン素子２８を閉じることによりＢの遷移を完了す
る。

【００３５】配線Ｂがトライステート化されるとき、配
線Ｂの電圧レベルはＸによって表現され、ここでＸは次
のように与えられる。

【数７】 Ｘ＝Ｃ_C／（Ｃ_C＋Ｃ_B） （７）

【００３６】図３は、本発明の実施例に従い、配線Ａの
２状態モデル（すなわち０及び１）及び配線Ｂのトライ
ステート・モデル（すなわち０、１及びＴ）にもとづ
き、図１の配線Ａ及び配線Ｂの状態遷移を示す。Ｔは、
配線Ｂがトライステート化されるときの、すなわち、Ｂ
がハイインピーダンス状態のときの、配線Ｂの状態を表
す。図２に関連して述べた代替実効キャパシタンスの議
論は、図３にも同様に当てはまる。

【００３７】図３では、配線Ａ及び配線Ｂの８つの状態
（"ＡＢ"状態）が、次のように示される。尚、配線Ｂは
トライステート化され、Ｖ_DDは１Ｖに正規化される。

【表２】 ＡＢ状態 配線Ａ状態（電圧） 配線Ｂ状態（電圧） ００ ０ ０ ０１ ０ １ １０ １ ０ １１ １ １ ０,−Ｘ ０ −Ｘ ０,１−Ｘ ０ １−Ｘ １,Ｘ １ Ｘ １,１＋Ｘ １ １＋Ｘ

【００３８】図３は、図２に関連する４つの新たな状態
（０，−Ｘ；０，１−Ｘ；１，Ｘ；１，１＋Ｘ）を示
し、これらは配線Ｂがトライステート化される間に、容
量結合により駆動される中間電圧に対応する。図３はま
た、前記の８つのＡＢ状態対の間の状態遷移を示す。図
３は更に、こうした各状態遷移において、電源１０（図
１参照）から供給される電流により充電されなければな
らない実効キャパシタンスを示す。例えば、図３は、０
０→１，Ｘの状態遷移において、Ｃ_A＋ＸＣ_Bの実効キャ
パシタンスを示す。各状態遷移において供給されなけれ
ばならない電荷は、実効キャパシタンスとＶ_DDとの積に
等しい。Ｖ_DDはここでは１Ｖに正規化されるので、供給
されなければならない電荷は、数的に実効キャパシタン
スに等しい。

【００３９】Ｂのトライステート化により、初期ＡＢ状
態から最終ＡＢ状態への状態遷移が同時に実行されるの
ではなく、順次実行される。しかしながら、以下で４つ
の例で述べるように、全ての順次ステップの完了後の、
トライステートによる実効キャパシタンスＣ_TRIは、数
学的に、同時状態遷移による実効キャパシタンスＣ_sIM
と等価である。

【００４０】第１の例では、状態遷移が００→１１であ
る。図２から、Ｃ_SIM（００→１１）＝Ｃ_A＋Ｃ_Bであ
る。図３から、Ｃ_TRI（００→１１）は順次状態遷移に
より、次のように計算される。すなわち、

【数８】 Ｃ_TRI（００→１１）＝Ｃ_TRI（００→１，Ｘ）＋Ｃ_TRI（１，Ｘ→１１） ＝Ｃ_A＋ＸＣ_B＋（１−Ｘ）Ｃ_B ＝Ｃ_A＋Ｃ_B

【００４１】第２の例では、状態遷移が１１→００であ
る。図２から、Ｃ_SIM（１１→００）＝０である。図３
から、Ｃ_TRI（１１→００）は順次状態遷移により、次
のように計算される。すなわち、

【数９】 Ｃ_TRI（１１→００)＝Ｃ_TRI（１１→０，１−Ｘ)＋Ｃ_TRI（０，１−Ｘ→００) ＝０＋０ ＝０

【００４２】第３の例では、状態遷移が０１→１０であ
る。図２から、Ｃ_SIM（０１→１０）＝Ｃ_A＋２Ｃ_Cであ
る。図３から、またＸに対して式（７）を用いて、Ｃ
_TRI（０１→１０）は順次状態遷移により、次のように
計算される。すなわち、

【数１０】 Ｃ_TRI（０１→１０)＝Ｃ_TRI（０１→１，１＋Ｘ)＋Ｃ_TRI（１，１＋Ｘ→１０ ） ＝Ｃ_A＋ＸＣ_B＋（１＋Ｘ）Ｃ_C ＝Ｃ_A＋Ｃ_C＋Ｘ（Ｃ_B＋Ｃ_C） ＝Ｃ_A＋Ｃ_C＋Ｃ_C ＝Ｃ_A＋２Ｃ_C

【００４３】第４の例では、状態遷移が１０→０１であ
る。図２から、Ｃ_SIM（１０→０１）＝Ｃ_B＋２Ｃ_Cであ
る。図３から、またＸに対して式（７）を用いて、Ｃ
_TRI（１０→０１）は順次状態遷移により、次のように
計算される。すなわち、

【数１１】 Ｃ_TRI（１０→０１）＝Ｃ_TRI（１０→０，−Ｘ）＋Ｃ_TRI（０，−Ｘ→０１） ＝０＋（１＋Ｘ）（Ｃ_B＋Ｃ_C） ＝Ｃ_B＋Ｃ_C＋Ｘ（Ｃ_B＋Ｃ_C） ＝Ｃ_B＋Ｃ_C＋Ｃ_C ＝Ｃ_B＋２Ｃ_C

【００４４】前述の例は、Ｂ配線のトライステート化が
同時状態遷移をシミュレートすることを示す。Ｂ配線の
トライステート化による同時状態遷移のシミュレーショ
ンは、物理的なシミュレーションではなく、同時状態遷
移の数学的効果のシミュレーションであることが理解で
きよう。Ｂ配線のトライステート化により、Ａ配線及び
Ｂ配線の状態遷移が同時に実行されるのではなく順次実
行される。

【００４５】従って、本発明は真に同時の状態遷移を、
Ｂ配線のトライステート化を通じて、順次状態遷移によ
りシミュレートすることを可能にする。真に同時の状態
遷移は、前述のように有意な実用的な困難を提示する
が、Ｂ配線のトライステート化を含む順次状態遷移は、
既存の技術により実現できる。前述のように、付録Ａは
配線をトライステート化する様々な技術を開示する。

【００４６】要するに、同方向スイッチング（すなわち
状態遷移００→１１及び１１→００）のための同時遷移
は、結合キャパシタンスに関連する消費電力を除去する
が、こうした同時遷移は実現が極めて困難である。しか
しながら、配線Ｂのトライステート化を使用することに
より、同時遷移の数学的効果をシミュレートすることが
可能で、同時遷移の利点を達成できる。結果的に、配線
Ｂのトライステート化を同時方向スイッチングのために
使用可能で、結合キャパシタンスに関連する消費電力を
除去することができる。

【００４７】消費電力は一般に、チップ上の全ての遷移
に渡り同時に消費される平均電力として予測されるの
で、結合キャパシタンスに関わる単一の遷移による電力
の絶対予測精度は重要ではない。従って、本発明は、全
ての遷移に渡り消費される平均電力に関係して、各遷移
での電力の潜在的な節約を評価するために、任意の所与
のマシンサイクル内で発生し得る各状態遷移の確率を考
慮する。本発明は平均消費電力を低減する可能性を提供
するのと同時に、過剰設計の必要性を低減する。

【００４８】同時遷移は同方向スイッチングの消費電力
を低減する一方で、逆方向スイッチングの消費電力を増
加させる。従って、同時遷移をシミュレートするための
Ｂ配線のトライステート化は、消費電力を低減するため
に、選択的に採用されなければならない。配線Ａ及び配
線Ｂを前提とすると、Ｂ配線のトライステート化が消費
電力を低減するか否かは、クロック・サイクルの間に発
生し得る様々な状態遷移の相対確率に依存する。特に、
配線Ａ及び配線Ｂのクロック・サイクル内で、同方向ス
イッチングの確率（ψ_SD）が逆方向スイッチングの確率
（ψ_OD）を超える場合、トライステート化は潜在的に消
費電力を低減する。トライステート化は次の場合に最も
有効である。すなわち、

【数１２】 ψ_SD ≧ ψ_SD,MIN （８）

【００４９】ここでψ_SD,MINは、例えば０．６０、０．
７０、０．８０、０．９０などの、所定値またはユーザ
選択値である。尚、ψ_SD,MINはアプリケーションに依存
する。図４に固有のアルゴリズムを実現するコンピュー
タ・ソフトウェアの状況では、"所定値"の例が、コンピ
ュータ・ソフトウェアにエンコードまたはハードワイヤ
ードされた値であり、"ユーザ選択値"の例は、コンピュ
ータ・ソフトウェアのユーザがコンピュータ・ソフトウ
ェアに入力として提供する値である。"所定値またはユ
ーザ選択値"は一般に、ここでは略して"事前選択値"と
置換されてもよい。

【００５０】ψ_ODがψ_SDを超える場合、トライステート
化の電力低減効果は、"逆トライステート化"を利用する
ことにより、すなわちトライステート化をＢ配線の反転
（"Ｂ反転"）と組み合わせることにより、潜在的に実現
可能である。Ｂ反転は反対方向スイッチングを同方向ス
イッチングに、次のように変換する。Ａ配線及びＢ配線
が共通ランレングスを有し、共通ランレングスに沿っ
て、互いに接近するものとしよう。共通ランレングスの
開始位置から、共通ランレングスの終了位置に、Ｂ反転
が存在する。共通ランレングスの開始位置では、Ｂ配線
上の電圧Ｂ１がＢ１からＮＯＴ Ｂ１に反転される。共
通ランレングスの終了位置では、Ｂ配線上の電圧Ｂ２が
Ｂ２からＮＯＴ Ｂ２に反転される。Ｂ反転はψ_SD及び
ψ_ODを効果的に交換し、Ａ配線及びＢ配線を、同方向ス
イッチングに関して確率ψ_ODで、また逆方向スイッチン
グに関して確率ψ_SDで従事させる。ψ_ODがψ_SDを上回る
ので、トライステート化を使用することにより、Ｂ反転
が正味の消費電力の増加を、正味の消費電力の減少に変
換する。但し、Ｂ反転は共通ランレングスの開始及び終
了位置において、余分なインバータを使用するので電力
の損失を伴う。電力のこの追加の損失は小さく、本発明
によるトライステート化の適用から得られる消費電力の
低減により、十分に埋め合わせされるであろう。反転ト
ライステート化を含むか否かは、Ｂ反転の電力損失、及
びＢ反転を許可しないかもしれない設計制約に依存す
る。従って、トライステート化は同方向スイッチングに
適用可能で、反転トライステート化は、逆方向スイッチ
ングに有益かもしれないと言える。反転トライステート
化は、次の場合に最も有効である。すなわち、

【数１３】 ψ_OD ≧ ψ_OD,MIN （９）

【００５１】ここでψ_OD,MINは事前に選択された値であ
り、例えば０．６０、０．７０、０．８０、０．９０な
どである。尚、ψ_OD,MINはアプリケーションに依存す
る。

【００５２】前述のように、状態遷移０１→１０におい
て、トライステート化を行い、Ｂ反転無しの場合の実効
キャパシタンスＣ_TRI（０１→１０）は、Ｃ_A＋２Ｃ_Cで
ある。それに対して、反転トライステート化により、Ｃ
_TRI（０１→１０）は、同時状態遷移００→１１の実効
キャパシタンスＣ_A＋Ｃ_Bとなる。同様に、状態遷移１０
→０１において、トライステート化を行い、Ｂ反転無し
の場合の実効キャパシタンスＣ_TRI（１０→０１）は、
Ｃ_B＋２Ｃ_Cである。それに対して、反転トライステート
化により、Ｃ_TRI（１０→０１）は、同時状態遷移１１
→００の実効キャパシタンス、すなわち０となる。

【００５３】Ｂ配線の直接トライステート化または反転
トライステート化による消費電力の低減は、Ａ配線とＢ
配線との間の実効キャパシタンスＣ_Cに依存する。式
（４）は、Ｃ_Cが配線Ａ及び配線Ｂの共通ランレングス
Ｌ_COMMONと配線間間隔Ｗ_SPACINGとの比として変化する
ことを示す。Ｂ配線の直接トライステート化に起因する
消費電力の低減ΔＰは、配線Ａ及び配線Ｂの所与の対に
対して、次のように変化する。すなわち、

【数１４】 ΔＰ ∝（ψ_SD−ψ_OD）Ｌ_COMMON／Ｗ_SPACING （１０）

【００５４】同様に、Ｂ配線の反転トライステート化に
起因する消費電力の低減ΔＰは、配線Ａ及び配線Ｂの所
与の対に対して、次のように変化する。すなわち、

【数１５】 ΔＰ ∝（ψ_OD−ψ_SD）Ｌ_COMMON／Ｗ_SPACING （１１）

【００５５】チップにおいて、小さな割合の配線対だけ
をトライステート化すると、消費電力が著しく低減す
る。なぜなら、ほとんどの配線対は大変隔たっているか
（すなわちＷ_SPACINGが非常に大きい）、結合キャパシ
タンスを通じての消費電力への影響が無視できるほど、
小さな共通ランレングス（すなわちＬ_COMMON）を有する
からである。結合キャパシタンスに関連付けられる消費
電力を低減するトライステート化は、大きな共通ランレ
ングスを有し、同方向スイッチングまたは逆方向スイッ
チングを有する接近する配線対に、選択的に適用される
べきである。

【００５６】トライステート化のために配線対を選択す
る２つの実施例について、ここでは述べることにする。
第１の実施例では、本発明のトライステート化を検討す
る前に、物理設計が前もってセットされる。従って、第
１の実施例では、Ｌ_COMMON及びＷ_SPACINGが予め決定さ
れる。第２の実施例では、物理設計が流動的であり、Ｌ
_COMMON及びＷ_SPACINGが、物理設計制約と、トライステ
ート化による消費電力の低減要件の両方に従い、回路配
置または経路変更により変更される。

【００５７】図４は、第１の実施例に関連付けられるプ
ロシージャ・ステップを示すアルゴリズムである。特に
図４は、本発明に従いトライステート化する配線対を決
定するプロセスのフローチャートであり、そこでは配線
の物理レイアウトが本来確立されている。図４はＮ配線
を有するチップに当てはまり、Ｎは少なくとも２であ
る。図４のステップ５０は、Ｎ配線の内、"好適な隣接
配線"と対にされることにより、最大の電力を潜在的に
節約するＩ個（２≦Ｉ≦Ｎ）の高電力配線を識別する。
高電力配線は１マシンサイクル内でスイッチされる高い
確率ψを有し、大きな配線長Ｌ_WIREを有する。ψの高い
値は、同方向スイッチング確率ψ_SDの、または逆方向ス
イッチング確率ψ_ODの高い値を保証しないが、高電力配
線候補が別の配線と対にされると、ψの低い値がψ_SD及
びψ_ODの低い値を保証する。同様に、Ｌ_WIREの高い値
は、高い共通ランレングスＬ_COMMONを保証しないが、高
電力配線候補が別の配線と対にされると、Ｌ_WIREの低い
値がＬ_COMMONの低い値を保証する。従って、ステップ５
０でＮ配線から次式を満足するＩ個の高電力配線が選択
される。すなわち、

【数１６】 ψ ≧ ψ_MIN （１２） 及び

【数１７】 Ｌ_WIRE ≧ Ｌ_WIRE,MIN （１３）

【００５８】ここでψ_MINは、１クロック当たりの事前
に選択された最小スイッチング確率であり、Ｌ_WIRE,MIN
は事前に選択された最小配線長である。尚、ψ_MIN及び
Ｌ_{WIR E,MIN}はアプリケーションに依存する。従って、"
高電力配線"はここでは、１マシンサイクル内でスイッ
チされる確率ψが式（１２）を満足し、その配線長Ｌ_WI
REが式（１３）を満足する配線として定義される。

【００５９】ステップ５２は、各高電力配線ｉ（ｉ＝
１，２，．．，Ｉ）に対して、好適な隣接配線を見いだ
すために、外部ループを確立する。ステップ５２は各外
部ループ反復に対してｉを固定する。

【００６０】ステップ５４は内部ループを開始し、これ
は配線ｊを指標付けして、配線ｊが配線ｉの好適な隣接
配線か否かを判断する。従って、ステップ５４はｊを固
定し、こうした内部反復の各々に対してｊを増分する。
配線ｊは、配線ｉを含まないＮ配線の内の配線に相当す
る。従って、配線ｉの好適な隣接配線の候補である配線
ｊは、配線ｉに十分近接する。すなわち、配線ｉと配線
ｊとの間の配線間間隔Ｗ_SPACINGが、次の条件を満足し
なければならない。

【数１８】 Ｗ_SPACING ≦ Ｗ_SPACING,MAX （１４）

【００６１】ここでＷ_SPACING,MAXは事前に選択された
最大配線間間隔であり、アプリケーションに依存する。

【００６２】ステップ５６は、配線ｉ及び配線ｊが高い
同方向スイッチング確率ψ_SDか、高い反対方向スイッチ
ング確率ψ_ODを有するかをテストする。すなわち、ステ
ップ５８に進むためには、ψ_SDに関する式（８）、また
はψ_ODに関する式（９）が満足されなければならない。
式（８）及び式（９）の両方とも満足されない場合、配
線ｊは配線ｉの好適な隣接配線ではない。この場合、プ
ロシージャは、テストすべき配線ネットｊがまだ存在す
る場合（ステップ７０参照）、パス７４を通じて、ステ
ップ５４で次の内部ループ反復に入るか、もはやテスト
すべき配線ネットｊが存在しないが、まだ選択されるべ
き配線ネットｉが残っている場合には（ステップ７１参
照）、パス７２を通じて、ステップ５２で次の外部ルー
プ反復に入る。

【００６３】ステップ５８は、配線ｉ及び配線ｊが十分
に大きな共通ランレングスＬ_COMMONを有するか否かをテ
ストする。すなわち、次の条件が満足されなければなら
ない。

【数１９】 Ｌ_COMMON ≧ Ｌ_COMMON,MIN （１５）

【００６４】ここでＬ_COMMON,MINは事前に選択された最
小共通ランレングスであり、アプリケーションに依存す
る。Ｌ_COMMONは例えば、配線ｉ及び配線ｊが同じ大域配
線チャネルを共用するか否か、或いは、これらが共通パ
スに沿って平行にまたはほぼ並行に、有意な距離だけオ
ーバラップするか否かを識別することにより決定され
る。Ｌ_COMMONの式（１５）が、ステップ６０に進むため
に満足されなければならない。式（１５）が満足されな
い場合、配線ｊは配線ｉの好適な隣接配線ではなく、更
にテストすべき配線ネットｊが存在する場合（ステップ
７０参照）、プロシージャはパス７４を通じて、ステッ
プ５４で次の内部ループ反復に入るか、もはやテストす
べき配線ネットｊが存在しないが、まだ選択されるべき
配線ネットｉが残っている場合には（ステップ７１参
照）、パス７２を通じて、ステップ５２で次の外部ルー
プ反復に入る。

【００６５】ステップ６０は、配線ｉの状態遷移の間
に、配線ｊが既にトライステート化済みか否か、すなわ
ち、配線ｊに対して、トライステート論理が既に提供さ
れているか否かをテストする。提供されている場合、プ
ロシージャはステップ６６に進む。提供されていない場
合には、ステップ６２に進む。ステップ５８は、配線ｊ
がクロックサイクルの一部分の間にトライステート化さ
れ得ることを考慮する。

【００６６】ステップ６２は、設計制約が配線ｊのトラ
イステート化を許可しないかもしれないので、配線ｊが
トライステート化可能か否かをテストする。一般に、配
線ｊがトライステート化不能でない限り、配線ｊはトラ
イステート化可能である。例えば、配線ｉが式（６）で
配線Ａを表すと仮定すると、配線ｊは、トライステート
化が式（６）に関連付けられるタイミング要件を満たせ
ない場合、すなわち、配線ｊのトライステート化を時刻
ｔ_A1以前に達成できない場合、または配線ｊがそのトラ
イステートからその最終状態に遷移するのに十分な時間
がない場合、トライステート化できない。別の例とし
て、トライステート化による犠牲または費用が、トライ
ステート化による電力低減を上回る場合、配線ｊはトラ
イステート化することができない。配線ｊがトライステ
ート化可能か否かを決定するために使用される特定の基
準は、アプリケーションに依存する。

【００６７】配線ｊがトライステート化可能な場合、プ
ロシージャはステップ６４に進み、トライステート論理
を配線ｊに追加し、次にステップ６６に進む。配線ｊが
トライステート化不能な場合には、プロシージャは、更
にテストすべき配線ネットｊが存在する場合（ステップ
７０参照）、パス７４を通じて、ステップ５４で次の内
部ループ反復に入るか、もはやテストすべき配線ネット
ｊが存在しないが、まだ選択されるべき配線ネットｉが
残っている場合には（ステップ７１参照）、パス７２を
通じて、ステップ５２で次の外部ループ反復に入る。ス
テップ６２は、信号（一般にクロック）が配線ｊのソー
ス及びシンクの両方において使用可能であり、信号が配
線ｊをトライステート化し、配線ｊのシンクにおいて、
中間電圧伝搬をブロックすなわちブロックできるものと
みなす。前述のように、配線ｊのトライステート化がタ
イミング問題を発生しないように、トライステート化及
びブロッキングの終わりは、配線ｉ上において、要求さ
れる到来時刻（ＲＡＴ）の前に発生しなければならな
い。配線ｉのスイッチング・ウィンドウ（すなわち、配
線ｉの早期及び遅延モード到来時刻の間の期間）は、配
線ｊのトライステート期間内に入るべきである。

【００６８】ステップ６６はステップ５６の結果、すな
わち配線ｉ及び配線ｊが、高い同方向スイッチング確率
ψ_SDまたは高い逆方向スイッチング確率ψ_ODを有するか
否かを調査する。配線ｉ及び配線ｊが高い同方向スイッ
チング確率ψ_SDを有する場合、配線ｊは、配線ｉの好適
な隣接配線として、配線ｉと対にされ、プロシージャは
次にステップ６８に進む。配線ｉ及び配線ｊが高い逆方
向スイッチング確率ψ _ODを有する場合、配線ｊの反転ト
ライステート化が許可されても、許可されなくてもよ
い。なぜなら、反転トライステート化は任意選択である
からである。配線ｊの反転トライステート化は、配線ｊ
の反転トライステート化による犠牲が、反転トライステ
ート化による消費電力の節約を上回る場合、実行されな
くてもよい。別の例として、配線ｊの反転トライステー
ト化は、式（６）に関連づけられるタイミング要求を満
たすことができないかもしれない。従って、配線ｉ及び
配線ｊが高い逆方向スイッチング確率を有し、反転トラ
イステート化が配線ｊに対して許可される場合、ステッ
プ６６は配線ｊに対して、反転トライステート論理を追
加でき、配線ｊは配線ｉの好適な隣接配線として、配線
ｉと対にされる。次に、プロシージャはステップ６８に
進む。配線ｉ及び配線ｊが高い逆方向スイッチング確率
を有し、反転トライステート化が配線ｊに対して許可さ
れない場合、配線ｊは配線ｉの好適な隣接配線ではな
く、プロシージャは、更にテストすべき配線ネットｊが
存在する場合（ステップ７０参照）、パス７４を通じ
て、ステップ５４で次の内部ループ反復に入るか、もは
やテストすべき配線ネットｊが存在しないが、まだ選択
されるべき配線ネットｉが残っている場合には（ステッ
プ７１参照）、パス７２を通じて、ステップ５２で次の
外部ループ反復に入る。

【００６９】ステップ６６で、配線ｊが配線ｉの好適な
隣接配線であると判断されると、次にステップ６８に移
行する。Ｗ_SPACINGは式（１４）を満足するが、ステッ
プ６８は物理設計制約による許可に従い、共通ランレン
グスＬ_COMMONに沿って、できるだけ長い距離、配線ｊを
配線ｉに更に近づけ、それによりＷ_SPACINGを最小化
し、式（１０）または式（１１）の観点から、消費電力
低減ΔＰを増加させようとする。Ｗ_SPACINGの低減は、
配線ｉとｊとの間の結合キャパシタンスを増加させる一
方で、配線ｉとｊとの間の非結合キャパシタンスを低減
する。なぜなら、Ｗ_SPACINGが減少すると、通常他の導
体（チップ基板内の導体）内で終端する電界線が逸れ、
配線ｉ及び配線ｊが結合される導体（例えば配線）内で
終端するようになるからである。ステップ６８は要求さ
れるステップではない。なぜなら、配線ｊをトライステ
ート化する全ての基準が、ステップ６８以前に既に満足
されているからである。ステップ６８での配線ｊの移動
は、設計制約により、実行可能でないかもしれない。或
いは、Ｗ_SPACINGが少量だけしが低減されない場合、ほ
とんど価値のないことかもしれない。逆に、ステップ６
８での配線ｊの移動が、Ｗ_SPACINGの大幅な低減を生
じ、従って実行する価値があるかもしれない。

【００７０】ステップ６８の後、ステップ７０に従い、
内部ループ内でテストすべき配線ｊが存在する場合、プ
ロシージャは論理パス７４を通じて、ステップ５４で次
の内部ループ反復に入る。ステップ６８の後、ステップ
７０に従い、内部ループ内でもはやテストすべき配線ｊ
が存在しない場合、プロシージャはステップ７１に移行
し、まだ選択されるべき配線ｉが残っているか否かをテ
ストする。

【００７１】ステップ７１が実行され、更に選択される
べき配線が存在すると判断される場合、プロシージャは
論理パス７２を通じて、ステップ５２で次の外部ループ
反復に入る。一方、ステップ７１実行され、もはや選択
されるべき配線が存在しないと判断されるとプロシージ
ャは終了する。

【００７２】各高電力配線ｉに対して、図４の内部ルー
プは、配線ｉのＪ個の好適な隣接配線を見いだす。配線
ｉのこうした好適な隣接配線が存在しない場合には、Ｊ
＝０である。配線ｉの少なくとも１つの好適な隣接配線
が存在する場合、Ｊ＞０である。従って、図４の内部ル
ープは、各高電力配線ｉの少なくとも０個の、すなわち
Ｊ＝０の場合、及びＪ＞０の場合を含む、好適な隣接配
線を見いだす。

【００７３】図４は特定のシーケンス内の特定のステッ
プを示すが、当業者には明らかな図４の変形について
も、本発明の範囲内に含まれる。例えば、ステップ５６
及びステップ５８の順序が逆転されてもよい。

【００７４】図４の変形は、ステップ５０で導出された
高電力配線を、Ｎ配線により置換する。すなわち、外部
ループ指標ｉが１からＩの代わりに、１からＮを取る。
この第１の変化は、図４のアルゴリズムを実現する高速
コンピュータにより、ステップ５０で配線を選択的にフ
ィルタにかける必要がないと認識する。図４のこの変化
は、Ｎ配線内のあらゆる配線対をテストし、好適な隣接
配線組み合わせを決定し、２つの特定の配線が高い結合
キャパシタンス、及び同方向または逆方向の高いスイッ
チング確率を有することを認識する。これは、たとえい
ずれの２つの特定の配線も、技術的に高電力配線として
みなされなくても実施される。

【００７５】図４の別の変形は、ステップ６０に進むた
めに、ステップ５４及び５８を、次の条件（１６）を満
足する配線ｉ及び配線ｊを要求する１度のテストに結合
するものである。

【数２０】 Ｆ_LW ≧ Ｆ_LW,MIN （１６）

【００７６】ここでＦ_LWは次のように定義される。

【数２１】 Ｆ_LW＝Ｌ_COMMON／Ｗ_SPACING （１７）

【００７７】ここでＦ_LW,MINはＦ_LWの事前選択最小値で
ある。式（１６）及び式（１７）にもとづくこの変化
は、ステップ５６の実行を要求し、これにより式（８）
または式（９）が満足される必要がある。

【００７８】以上、図４のアルゴリズムの２つの実施例
について開示したが、これら２つの実施例の各々は、Ｌ
_COMMON及びＷ_SPACINGに関わる少なくとも１つの数学的
関係を満足した。一方の実施例では、少なくとも１つの
数学的関係が式（１４）及び式（１５）を含んだ。他の
実施例では、少なくとも１つの数学的関係が式（１６）
及び式（１７）を含んだ。一般に本発明では、少なくと
も１つの数学的関係が、Ｌ_COMMON及びＷ_SPACINGに関わ
る数学的関係の任意のセットを含む。例えば、配線対を
決定するにおいて、結合キャパシタンスに関連する省電
力化の条件が、他の設計条件に対して重んじ過ぎたり、
逆に軽んじ過ぎたりし得る。結合キャパシタンスが重ん
じ過ぎられる場合、少なくとも１つの数学的関係が、
（Ｌ_COMMON／Ｗ_SPACING）^Pに依存する。但し、Ｐ＞１
（例えばＰ＝２）である。逆に、結合キャパシタンスが
軽んじられ過ぎる場合、少なくとも１つの数学的関係
が、（Ｌ _COMMON／Ｗ_SPACING）^Pに依存する。但し、Ｐ＜
１（例えばＰ＝１／２）である。一般に、Ｌ_COMMON及び
Ｗ_SPACINGに関わる少なくとも１つの数学的関係は、ア
プリケーションに依存する。

【００７９】物理レイアウトの小さな変更を可能にする
ステップ６８とは別に、前述の図４の方法論は、本発明
のトライステート化が考慮される以前に、物理設計が確
立され、またＬ_COMMON及びＷ_SPACINGにが所定値として
与えられることを前提とする、本発明の第１の実施例に
関連する。しかしながら、幾つかの変形により、図４
は、物理設計が流動的な本発明の第２の実施例にも使用
され、そこでは物理設計制約と、トライステート化によ
る消費電力の低減要件の両方に従い、Ｗ_SPACINGが回路
配置または経路変更により変更される。

【００８０】第２の実施例では、配線の配置が流動的
で、配線を移動することができる。第２の実施例では、
図４のステップ５４が、配線ｊが配線ｉに近接しなけれ
ばならないという要件を排除するように変更される。す
なわち、式（１４）がステップ５４で考慮されない。従
って、ステップ５４は、式（１４）を満足するために、
配線ｉに十分近くない配線ｊを除外することはない。ス
テップ５４は主に、配線指標ｊをセット及び更新する機
能をする。更に、ステップ５８が除去される。なぜな
ら、式（１５）を満足する配線ｉとの共通ランレングス
を達成するために、必要に応じて、配線ｊを移動または
経路変更することが可能だからである。ステップ６８に
移行するとき、配線ｊが配線ｉにとって好適な隣接配線
であるか否かは、まだ決定されていない。従って、ステ
ップ６８は、式（１４）を満足するように、配線ｊが配
線ｉの十分近くに配置されているか否か、または、式
（１４）を満足するように、配線ｉの十分近くに移動可
能か否か、また配線ｊが式（１５）を満足する共通ラン
レングスを有するか否か、または式（１５）を満足する
ように移動され、再位置合わせ可能か否かを判断するよ
うに変更される。式（１４）及び式（１５）が他の設計
制約を犯すことなく満足される場合、配線ｊは配線ｉの
好適な隣接配線であるか、移動、位置合わせ、または経
路変更を通じて、配線ｉの好適な隣接配線とされる。そ
うでない場合、配線ｊは配線ｉの好適な隣接配線ではな
い。式（１４）及び式（１５）を満足するために、配線
ｊが配線ｉに対して移動、位置合わせ、または経路変更
可能か否かは、物理設計制約の検討の他に、配線ｊの位
置変更に関連するコストや、配線ｊのトライステート化
及びブロッキングに関連するコストの検討を含む。

【００８１】第２の実施例は、図４で述べた第１の実施
例と基本的に異なる。第１の実施例では、初期に配線ｉ
に接近する配線ｊ（すなわち初期に式（１４）を満足す
る配線ｊ）だけが、配線ｉの好適な隣接配線であり、こ
うした好適な配線ｊがステップ６８に従い、配線ｉに近
づくように移動される。第１の実施例では、本発明によ
る省電力化は初期配線配置により制限され、初期に遠く
に隔たる配線対は、たとえそれらの一部の配線対が、チ
ップの全体消費電力を有利に低減するような、十分に高
い同方向または逆方向スイッチング確率、及び十分に大
きな共通ランレングスを有しているとしても、トライス
テート化アプリケーションにおいて、近くに再配置され
ることはない。

【００８２】第２の実施例では、物理配置及び設計制約
により、配線ｊが式（１４）を満足するように、配線ｉ
に十分近づくように移動することを阻止されない限り、
任意の配線ｊが、その初期配置に拘わらず、配線ｉの好
適な隣接配線となり得る。更に、配線ｊが配線ｉの好適
な隣接配線となるために、プロシージャはステップ５
６、５８、６０及び６６の要件を満足することを前提と
して、ステップ６８に進めるべきである（すなわち、高
い同方向または逆方向スイッチング確率、大きな共通ラ
ンレングスなどの要件が、満足されなければならな
い）。第２の実施例によれば、本発明による省電力化は
初期配線配置により制限されなくなり、初期に遠く隔た
った配線対が、本発明のトライステート化アプリケーシ
ョンにおいて、近くに再配置されるようになる。従っ
て、第２の実施例によれば、物理レイアウトまたは設計
が事前に設定されない。物理配置の決定及び論理設計
が、お互いを考慮し合って行われる。本発明の省電力化
に関する論理決定は、配線の物理配置にもとづき行わ
れ、他方、物理配置の決定は、配線の論理配置にもとづ
き行われる。物理配置の検討は、技術的検討とコスト検
討の両方を含む。従って、ステップ６８は、コスト効
果、及び配線ｊを配線ｉの近くに配置するための他の物
理的制約を、配線ｊが配線ｉの近くに配置されたとき
に、配線ｊをトライステート化することにより得られる
省電力化と比較検討する。このように、本発明の第２の
実施例は、論理設計及び物理設計の両者が呼応して発展
することを可能にする。

【００８３】第１の実施例及び第２の実施例は、特に、
配線ｉと配線ｊとの間の配線間隔Ｗ _SPACINGと、配線ｉ
と配線ｊとの間の共通ランレングスＬ_COMMONの意味によ
り、区別される。第１の実施例では、Ｗ_SPACINGが所定
の配線間隔であり、Ｌ_COMMONが所定の共通ランレングス
である。用語"所定の"（predetermined）がＷ_SPACING及
びＬ_COMMONに適用されるとき、これは配線対生成プロシ
ージャ（例えば図４の配線対生成プロシージャ）のイン
プリメンテーション前に、事前に確定されていることを
意味する。第２の実施例では、Ｗ_SPACINGが確定済みの
配線間隔であり、Ｌ_COMMONが確定済みの共通ランレング
スである。用語"確定済み"（established）がＷ_SPACING
及びＬ_COMMONに適用されるとき、これは第２の実施例に
従い変更されるか、或いは（Ｗ_SPACING及びＬ
_COMMONの）予め確定済みの値が、変更の必要無しに最適
であるか、最適に近いために、予め決められていること
を意味する。

【００８４】図５は、本方法が適用され、トライステー
ト化及びブロッキング回路が追加された後に、"ビン"
（bin）６０１乃至６１６に分割されたチップ６００を
示す。図５は、本発明の第２の実施例に従い、配線の物
理配置及び論理配置が実現される様子を示す。チップ６
００のビン環境は、配線網の論理変更が、配線の物理配
置の間に行われることを可能にする。ビン６０１乃至６
１６は、カット・ベースの配置プログラムと、カットの
間に実行される一連の操作とにより生成される。カット
・ベースの配置プログラムは、チップ６００面積及びチ
ップ６００上の回路を、再帰的に分割する。カット・ベ
ースの配置プログラムは、チップ６００を２つに分割す
ることにより開始する（チップ６００を４つの部分に分
割する四等分方法もしている）。次に、これらの半分の
各々が２つに分割される。以下こうした操作が繰り返さ
れる。初期には、チップ６００上の回路の最終的な位置
に関して、何も知られていない。カットの各セットの
後、回路位置が洗練される。配置プロセスの任意の時点
において、チップ６００が分割された領域は、"ビン"と
呼ばれる。この方法において、様々な"論理合成"アクシ
ョン（すなわち一般に配線を変更する任意のアクショ
ン）が、配置カットのセット間で実行され、現在使用可
能な回路配置の洗練された知識にもとづき、配線網の変
更を可能にする。典型的なアクションには、バッファリ
ング、クローニング（回路を複製し、そのファンアウト
をオリジナル回路とコピーとの間で分配する）、ファク
トリング、ピン・スワッピングなどが含まれる。しばし
ば、回路もビンの間で移動される。

【００８５】本発明は、ビンが十分に小さく、全てのビ
ン内配線が本発明を有利に適用するには短すぎるが、本
方法により導入され得る追加の論理を吸収するにはまだ
十分に大きいという状況にまで、配置が進んだ後に、潜
在的に好適な隣接配線の対を識別することにより、図５
のビン環境において実現できる。

【００８６】図５は、ソース８１、シンク８２、及びシ
ンク８３を有する配線ネット８０を示す。図５はまた、
ソース９１、シンク９２、及びシンク９３を有する配線
ネット９０を示す。配線ネット８０及び９０は、オーバ
ラップするランレングス７７に沿って、接近して間隔を
あけられる。配線ネット８０及び９０のこうした近接
は、配線ネット８０及び９０が遠く隔たっていた初期配
置からの、配線ネット８０及び９０の一方または両方の
移動に起因し得る。配線ネット８０または配線ネット９
０のいずれかがトライステート化され得る。例えば、ク
ロック信号がソース８１及びシンク８２及び８３におい
て使用可能な場合、配線ネット８０がトライステート化
される。すなわち、クロック信号が配線ネット８０をト
ライステート化し、配線ネット８０のシンク８２及び８
３において、中間電圧伝搬をブロックすなわち阻止す
る。

【００８７】第１の実施例または第２の実施例のいずれ
かにおいて決定された配線対が、各配線対に関連付けら
れる省電力化に従い、ランク付けされてもよい。次に、
配線対のリストが、省電力化の昇順または降順（或いは
ソート順）に生成される。このリストは、所定の切り捨
て基準に従い、省電力化の収穫逓減ポイントで切り捨て
られてもよい。任意の切り捨て基準が使用され得る。例
えば、切り捨て基準が、トライステート化の犠牲及び費
用に対して、省電力化を平衡化してもよい。

【００８８】本発明によるトライステート化がかなりな
量の平均電力を節減しない場合、本発明はピーク電力を
低減するために使用されてもよい。ピーク電力の低減
は、互いに接近する配線ネットを有するのを回避するこ
とにより達成される。こうした配線ネットは同時にスイ
ッチする可能性があり、同方向スイッチング確率が逆方
向スイッチング確率と有意差があるとは言えない。従っ
て、こうした配線ネットは、半分の時間だけ（それらが
反対方向に同時にスイッチするとき）高い電力を消費
し、残りの半分の時間（同方向にスイッチするとき）
は、電力を節減する。こうした接近する配線ネットを有
するのを回避することにより、ピーク電力への結合キャ
パシタンスの寄与が実質的に軽減または除去される。

【００８９】図６は、本発明の実施例に従い配線対を選
択するコンピュータ・システム７００を示す。コンピュ
ータ・システム７００は、プロセッサ７１０と、プロセ
ッサ７１０に接続される入力装置７１１と、プロセッサ
７１０に接続される出力装置７１２と、各々がプロセッ
サ７１０に接続されるメモリ装置７１３及び７１４とを
含む。入力装置７１１は、例えばキーボードまたはマウ
スなどである。出力装置７１２は、例えばプリンタ、プ
ロッタ、コンピュータ画面、磁気テープ、取り外し可能
ハードディスク、或いはフロッピー（Ｒ）ディスクなど
である。メモリ装置７１３及び７１４は、例えばハード
ディスク、ダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）、読出し専用メモリ（ＲＯＭ）などであ
る。メモリ装置７１４はコンピュータ・コード７１７を
含む。コンピュータ・コード７１７は、ここで述べたよ
うに、本発明に従い配線対を選択するアルゴリズムを含
む。プロセッサ７１０はコンピュータ・コード７１７を
実行する。メモリ装置７１３は入力データ７１６を含
む。入力データ７１６は、コンピュータ・コード７１７
により要求される入力を含む。出力装置７１２は、コン
ピュータ・コード７１７からの出力（選択された配線対
など）を表示する。

【００９０】図６は、コンピュータ・システム７００を
ハードウェア及びソフトウェアの特定の構成として示す
が、当業者には明らかなように、図６の特定のコンピュ
ータ・システム７００に関連して前述した目的のため
に、ハードウェア及びソフトウェアの任意の構成が使用
される。例えば、メモリ装置７１３及び７１４は別々の
メモリ装置ではなく、単一のメモリ装置の一部であって
もよい。別の例として、コンピュータ・コード７１７が
メモリ装置７１４に含まれる代わりに、メモリ装置７１
３に含まれてもよい。

【００９１】前述の議論は、チップ（例えば半導体チッ
プ）内の配線、及び電圧状態間の配線遷移について述べ
たが、本発明の範囲は、電子装置または配線構造内の配
線、及び電圧状態間の配線遷移を包含する。

【００９２】本発明の実施例は例証のために述べたもの
で、当業者であれば、多くの変更及び変形が明らかであ
ろう。従って、本発明はこうした変更及び変形について
も、本発明の趣旨及び範囲内に含まれるものである。

【００９３】付録Ａ：配線のトライステート化：配線を
トライステート化するために、異なる方法を使用するこ
とができる。一部の方法では、信号を反転する。単純な
方法は、図７に示される周知のトライステート・ドライ
バ２００であり、これはインバータ２０８を使用して入
力２０１を反転し、イネーブル信号２０３の論理値に従
い、出力２０２を選択的にハイインピーダンス状態にす
る。こうしたトライステート・ドライバ２００のインプ
リメンテーションが図８に示される。図８は、トライス
テート素子の共通の静的変形であるトライステート構造
３００を示す。トランジスタ２０４及び２０５は、Ｐチ
ャネル・トランジスタである。トランジスタ２０６及び
２０７は、Ｎチャネル・トランジスタである。入力２０
１、出力２０２、及びイネーブル２０３は、図７に示さ
れる通りである。イネーブル信号がハイの場合、Ｐチャ
ネル・トランジスタへのゲートがオンとなり、Ｎチャネ
ル・トランジスタ２０７も、Ｐチャネル・トランジスタ
２０４とＮチャネル・トランジスタ２０７との間の反転
により、オンとなる。それにより、入力２０１がＰチャ
ネル・トランジスタ２０５及びＮチャネル・トランジス
タ２０６に提供され、出力に対するプルアップ及びプル
ダウン・パスを制御し、入力の反転が出力に提供され
る。イネーブル信号２０３が０であった場合、Ｐチャネ
ル・トランジスタ２０４がハイ、従ってオフとなる。同
様に、イネーブル信号がローになると、Ｎチャネル・ト
ランジスタ２０７がオフになる。この場合、たとえ入力
値がＰチャネル・トランジスタ２０５及びＮチャネル・
トランジスタ２０６に供給されても、入力値は出力への
プルアップ及びプルダウン・パスのいずれも駆動できな
い。Ｐチャネル・トランジスタ２０４及びＮチャネル・
トランジスタ２０７がオフなので、出力信号は中間状態
またはフローティングとなる。従って、出力信号にとっ
て、Ｖ_DD或いはグラウンドへ通じるパスが存在せず、任
意の他の出力信号が出力信号をハイまたはローにプルす
る。

【００９４】信号反転無しに、回路をハイインピーダン
ス状態にする必要がある場合、パスゲート変形または他
のトポロジが、トライステート化のために使用される。
例えば、パスゲート変形を示す図９のトライステート構
造４００などが使用される。トライステート構造４００
は、入力４０１、出力４０２、イネーブル４０３、イン
バータ４０４、Ｐチャネル・トランジスタ４０５、及び
Ｎチャネル・トランジスタ４０６を含む。Ｐチャネル・
トランジスタ４０５及びＮチャネル・トランジスタ４０
６は、並列に接続される。図９のトライステート構造４
００は、図８のトライステート構造３００よりも劣る。
なぜなら、図９のトライステート構造４００は信号利得
を提供せず、従って、図８のトライステート構造３００
よりも遅く、劣化した信号を下流のシンクに送達するか
らである。

【００９５】配線がハイインピーダンス状態に制御され
る場合、状態はリークやノイズ、或いは本発明の基本と
なる意図的な結合により、中間電圧に浮遊する。こうし
た状態の下で、シンク回路が過剰な電力を消費しないよ
うに、注意が払われなければならない。そのためには一
般に、信号がシンク位置において使用可能であることが
要求され、それによりシンク位置は、配線がハイインピ
ーダンス状態になる度に、潜在的な中間電圧レベルの伝
搬を防止できる。この信号はシンクにおいて局所的に生
成されるべきである。なぜなら、トライステート化され
る配線に平行な、追加の制御の伝搬は、省電力化の目的
を打ち砕くからである。不要な伝搬を阻止する最も単純
な方法は、単純なＡＮＤゲート及びＯＲゲートを、配線
がハイインピーダンス状態になる度に、これらのゲート
を制御するローカル信号と一緒に使用することである。
或いは、ラッチが使用されてもよく、この場合、配線が
トライステート化されないときだけ、クロック・エッジ
（エッジ・トリガ式ラッチの場合）またはレベル（レベ
ル・センス式ラッチの場合）を捕獲するように構成され
る。

【００９６】配線をトライステート化し、中間論理値の
伝搬を阻止するために要求される回路は、それ自身のオ
ーバヘッドを、面積、回路遅延及び電力の見地から設計
に捧げる。特殊なトライステート制御信号またはシンク
伝搬阻止信号が生成されなければならない場合、追加の
オーバヘッドが要求される。従って、利点が犠牲を上回
る場合に限り、本方法を選択的に適用することが重要で
ある。一般に、ドライバ及びレシーバの両方の近傍に既
に経路指定されているクロック信号は、配線をトライス
テート化し、中間電圧の伝搬を阻止するために使用され
る。これは配線をトライステート化するために使用され
るクロック・フェーズの終了後に、信号がトライステー
ト・トライバから伝搬するための十分な時間を要求す
る。信号伝搬を阻止するためにゲートが使用される場
合、ゲートをブロッキング状態に強制するための追加の
スイッチングが、限られた伝搬を有し、電力を過度に増
加しないように、注意を払わねばならない。この理由か
ら、ラッチが中間電圧の伝搬を阻止するための好適な回
路と言える。

【００９７】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００９８】（１）複数の配線を有する電気配線構造を
設計する方法であって、複数の配線から成る第１の配線
と、複数の配線から成る第２の配線とを含む少なくとも
１つの配線対を識別するステップを含み、前記第２の配
線が既にトライステート化済みか、トライステート化可
能であり、前記配線対が１クロック・サイクルにつき、
事前に選択された最小同方向スイッチング確率ψ_SD,MIN
以上の、同方向スイッチング確率ψ_SDを有するか、１ク
ロック・サイクルにつき、事前に選択された最小逆方向
スイッチング確率ψ_OD,MIN以上の、逆方向スイッチング
確率ψ_ODを有し、前記第1及び第２の配線が、少なくと
も１つの数学的関係を満足し、前記数学的関係が、前記
第１の配線と前記第２の配線との間の間隔として定義さ
れるＷ_{SP ACING}、及び前記第１の配線と前記第２の配線
の共通ランレングスとして定義されるＬ_COMMONを含む方
法。 （２）前記少なくとも１つの数学的関係が、事前に選択
された最大間隔Ｗ_SPACING,MAX以下のＷ_SPACINGと、事前
に選択された最小共通ランレングスＬ_COMMON,MIN以上の
Ｌ_COMMONとを含む、前記（１）記載の方法。 （３）前記少なくとも１つの数学的関係が、Ｆ_LW≧Ｆ
_LW,MINを含み、Ｆ_LWがＬ _COMMON／Ｗ_SPACINGとして定義
され、Ｆ_LW,MINがＦ_LWの事前選択最小値として定義され
る、前記（１）記載の方法。 （４）前記少なくとも１つの配線対を識別するステップ
が、少なくとも１つの高電力配線を識別するステップ
と、前記少なくとも１つの高電力配線の各々に対して、
好適な隣接配線を識別するステップとを含み、前記配線
対の前記第１の配線が前記高電力配線であり、前記配線
対の前記第２の配線が前記好適な隣接配線である、前記
（１）記載の方法。 （５）前記第２の配線がまだトライステート化されてな
いが、トライステート化可能であり、トライステート化
論理を前記第２の配線に追加するステップを含む、前記
（１）記載の方法。 （６）ψ_ODがψ_OD,MIN以上であり、前記共通ランレング
スに沿って、前記第２の配線を反転する論理を追加する
ステップを含む、前記（１）記載の方法。 （７）前記第２の配線がトライステート化されている間
に、前記第２の配線からの信号の伝搬を阻止するブロッ
キング論理を追加するステップを含む、前記（１）記載
の方法。 （８）Ｗ_SPACINGを低減するステップを含む、前記
（１）記載の方法。 （９）前記少なくとも１つの配線対が複数の配線対を含
み、省電力化に従い、前記配線対をランク付けするステ
ップと、前記省電力化のソート順に、ランク付けされた
前記配線対のリストを生成するステップと、前記リスト
を所定の切り捨て基準に従い、前記省電力化の収穫逓減
ポイントで切り捨てるステップとを含む、前記（１）記
載の方法。 （１０）Ｗ_SPACINGが所定の間隔であり、Ｌ_COMMONが所
定の共通ランレングスである、前記（１）記載の方法。 （１１）Ｗ_SPACINGが確定済み間隔であり、Ｌ_COMMONが
確定済み共通ランレングスである、前記（１）記載の方
法。 （１２）２線式電圧遷移を実行する方法であって、キャ
パシタンスＣ_Aを有するＡ配線と、キャパシタンスＣ_Bを
有するＢ配線とを含み、前記Ａ配線と前記Ｂ配線との間
に結合キャパシタンスＣ_Cを有する、電気配線網の２つ
の配線を提供するステップと、前記Ｂ配線を電圧Ｖ_B1か
らハイインピーダンス状態にトライステート化するステ
ップと、前記Ｂ配線をトライステート化した後、前記Ａ
配線を電圧Ｖ_A1から電圧Ｖ_A2（但しＶ_A2≠Ｖ_A1）に遷移
するステップと、前記Ａ配線をＶ_A2に遷移した後、前記
Ｂ配線を電圧Ｖ_B2（但しＶ_B2≠Ｖ_B1）に遷移するステッ
プとを含む方法。 （１３）（Ｖ_A2−Ｖ_A1）（Ｖ_B2−Ｖ_B1）＞０である、前
記（１２）記載の方法。 （１４）前記Ａ配線及び前記Ｂ配線が、１クロック・サ
イクルにつき、事前に選択された最小同方向スイッチン
グ確率ψ_SD,MIN以上の、同方向スイッチング確率ψ_SDを
有する、前記（１３）記載の方法。 （１５）Ｖ_A1＝Ｖ_B1＝０及びＶ_A2＝Ｖ_B2＝１であり、前
記２線式電圧遷移の実効キャパシタンスがＣ_A＋Ｃ_Bであ
る、前記（１３）記載の方法。 （１６）Ｖ_A1＝Ｖ_B1＝１及びＶ_A2＝Ｖ_B2＝０であり、前
記２線式電圧遷移の実効キャパシタンスが０である、前
記（１３）記載の方法。 （１７）（Ｖ_B2−Ｖ_B1）（Ｖ_A2−Ｖ_A1）＜０であり、前
記Ａ配線及び前記Ｂ配線が共通ランレングスを有し、前
記共通ランレングスに沿って、前記Ｂ配線を反転するス
テップを含む、前記（１２）記載の方法。 （１８）前記Ａ配線及び前記Ｂ配線が１クロック・サイ
クルにつき、事前に選択された最小逆方向スイッチング
確率ψ_OD,MIN以上の、逆方向スイッチング確率ψ_ODを有
する、前記（１７）記載の方法。 （１９）Ｖ_A1＝０、Ｖ_B1＝１、Ｖ_A2＝１、及びＶ_B2＝０
であり、前記２線式電圧遷移の実効キャパシタンスがＣ
_A＋Ｃ_Bである、前記（１７）記載の方法。 （２０）Ｖ_A1＝１、Ｖ_B1＝０、Ｖ_A2＝０、及びＶ_B2＝１
であり、前記２線式電圧遷移の実効キャパシタンスが０
である、前記（１７）記載の方法。 （２１）前記Ｂ配線がトライステート化されている間
に、前記Ｂ配線からの信号の伝搬を阻止するステップを
含む、前記（１２）記載の方法。 （２２）少なくとも１つの配線対を含む電気配線構造で
あって、前記配線対が第１の配線と第２の配線とを含
み、前記第２の配線がトライステート化されるように予
定され、前記配線対が１クロック・サイクルにつき、事
前に選択された最小同方向スイッチング確率ψ_SD,MIN以
上の同方向のスイッチング確率ψ_SDを有するか、１クロ
ック・サイクルにつき、事前に選択された最小逆方向ス
イッチング確率ψ_OD,MIN以上の逆方向スイッチング確率
ψ_ODを有し、前記第1及び第２の配線が、少なくとも１
つの数学的関係を満足し、前記数学的関係が、前記第１
の配線と前記第２の配線との間の間隔として定義される
Ｗ_SPACINGと、前記第１の配線と前記第２の配線との共
通ランレングスとして定義されるＬ_COMMONとを含む電気
配線構造。 （２３）前記少なくとも１つの数学的関係が、事前に選
択された最大間隔Ｗ_SPACING,MAX以下のＷ_SPACINGと、事
前に選択された最小共通ランレングスＬ_COMMON,MIN以上
のＬ_COMMONとを含む、前記（２２）記載の電気配線構
造。 （２４）前記少なくとも１つの数学的関係が、Ｆ_LW≧Ｆ
_LW,MINを含み、Ｆ_LWがＬ_COMMON／Ｗ_SPACINGとして定義
され、Ｆ_LW,MINがＦ_LWの事前選択最小値として定義され
る、前記（２２）記載の電気配線構造。 （２５）前記配線対の前記第１の配線が前記高電力配線
であり、前記配線対の前記第２の配線が、前記高電力配
線の好適な隣接配線である、前記（２２）記載の電気配
線構造。 （２６）ψ_ODがψ_OD,MIN以上であり、前記共通ランレン
グスに沿って、前記第２の配線を反転する論理を含む、
前記（２２）記載の電気配線構造。 （２７）前記第２の配線がトライステート化されている
間に、前記第２の配線からの信号の伝搬を阻止するブロ
ッキング論理を含む、前記（２２）記載の電気配線構
造。 （２８）Ｗ_SPACINGが所定の間隔であり、Ｌ_COMMONが所
定の共通ランレングスである、前記（２２）記載の電気
配線構造。 （２９）Ｗ_SPACINGが確定済み間隔であり、Ｌ_COMMONが
確定済み共通ランレングスである、前記（２２）記載の
電気配線構造。 （３０）キャパシタンスＣ_Aを有するＡ配線と、キャパ
シタンスＣ_Bを有するＢ配線とを含み、前記Ａ配線と前
記Ｂ配線との間に結合キャパシタンスＣ_Cを有する、配
線網の２つの配線を含む電気配線構造であって、前記Ｂ
配線が電圧Ｖ_B1からトライステート状態に遷移した後、
前記Ａ配線が電圧Ｖ_A1から電圧Ｖ_A2（但しＶ_A2≠Ｖ_A1）
に遷移し、前記Ａ配線が電圧Ｖ_A2に遷移した後、前記Ｂ
配線が電圧Ｖ_B2（但しＶ_B2≠Ｖ_B1）に遷移するように意
図され、前記Ａ配線の電圧Ｖ_A1から電圧Ｖ_A2への遷移、
及び前記Ｂ配線の電圧Ｖ_B1から電圧Ｖ_B2への遷移が、２
線式電圧遷移として識別される電気配線構造。 （３１）（Ｖ_A2−Ｖ_A1）（Ｖ_B2−Ｖ_B1）＞０である、前
記（３０）記載の電気配線構造。 （３２）前記Ａ配線及び前記Ｂ配線が、１クロック・サ
イクルにつき、事前に選択された最小同方向スイッチン
グ確率ψ_SD,MIN以上の、同方向スイッチング確率ψ_SDを
有する、前記（３１）記載の電気配線構造。 （３３）Ｖ_A1＝Ｖ_B1＝０及びＶ_A2＝Ｖ_B2＝１であり、前
記２線式電圧遷移の実効キャパシタンスがＣ_A＋Ｃ_Bであ
る、前記（３１）記載の電気配線構造。 （３４）Ｖ_A1＝Ｖ_B1＝１及びＶ_A2＝Ｖ_B2＝０であり、前
記２線式電圧遷移の実効キャパシタンスが０である、前
記（３１）記載の電気配線構造。 （３５）（Ｖ_B2−Ｖ_B1）（Ｖ_A2−Ｖ_A1）＜０であり、前
記Ａ配線及び前記Ｂ配線が共通ランレングスを有し、前
記Ｂ配線が前記共通ランレングスに沿って反転される、
前記（３０）記載の電気配線構造。 （３６）前記Ａ配線及び前記Ｂ配線が１クロック・サイ
クルにつき、事前に選択された最小逆方向スイッチング
確率ψ_OD,MIN以上の、逆方向スイッチング確率ψ_ODを有
する、前記（３５）記載の電気配線構造。 （３７）Ｖ_A1＝０、Ｖ_B1＝１、Ｖ_A2＝１、及びＶ_B2＝０
であり、前記２線式電圧遷移の実効キャパシタンスがＣ
_A＋Ｃ_Bである、前記（３５）記載の電気配線構造。 （３８）Ｖ_A1＝１、Ｖ_B1＝０、Ｖ_A2＝０、及びＶ_B2＝１
であり、前記２線式電圧遷移の実効キャパシタンスが０
である、前記（３５）記載の電気配線構造。 （３９）前記Ｂ配線がトライステート化されている間
に、前記Ｂ配線からの信号の伝搬が阻止される、前記
（３０）記載の電気配線構造。 （４０）複数の配線を有する電気配線構造を設計するコ
ンピュータ・システムであって、プロセッサと、前記プ
ロセッサに接続される入力装置と、前記プロセッサに接
続される出力装置と、前記プロセッサに接続される第１
のメモリ装置と、前記プロセッサに接続される第２のメ
モリ装置と、前記第２のメモリ装置に記憶され、前記プ
ロセッサにより実行されるコンピュータ・コードとを含
み、前記コンピュータ・コードは、少なくとも１つの配
線対を識別するアルゴリズムを含み、前記配線対が、複
数の配線から成る第１の配線と、複数の配線から成る第
２の配線とを含み、前記第２の配線が既にトライステー
ト化済みか、トライステート化可能であり、前記配線対
が、１クロック・サイクルにつき、事前に選択された最
小同方向スイッチング確率ψ_SD,MIN以上の同方向のスイ
ッチング確率ψ_SDを有するか、１クロック・サイクルに
つき、事前に選択された最小逆方向スイッチング確率ψ
_OD,MIN以上の逆方向スイッチング確率ψ_ODを有し、前記
第1及び第２の配線が、少なくとも１つの数学的関係を
満足し、前記数学的関係が、前記第１の配線と前記第２
の配線との間の間隔として定義されるＷ_{SPACIN G}と、前
記第１の配線と前記第２の配線との共通ランレングスと
して定義されるＬ_COMMONとを含むコンピュータ・システ
ム。 （４１）前記少なくとも１つの数学的関係が、事前に選
択された最大間隔Ｗ_SPACING,MAX以下のＷ_SPACINGと、事
前に選択された最小共通ランレングスＬ_COMMON,MIN以上
のＬ_COMMONとを含む、前記（４０）記載のコンピュータ
・システム。 （４２）前記少なくとも１つの数学的関係が、Ｆ_LW≧Ｆ
_LW,MINを含み、Ｆ_LWがＬ_COMMON／Ｗ_SPACINGとして定義
され、Ｆ_LW,MINがＦ_LWの事前選択最小値として定義され
る、前記（４０）記載のコンピュータ・システム。 （４３）前記少なくとも１つの配線対を識別するアルゴ
リズムが、少なくとも１つの高電力配線を識別するステ
ップと、前記少なくとも１つの高電力配線の各々に対し
て、好適な隣接配線を識別するステップとを含み、前記
配線対の前記第１の配線が前記高電力配線であり、前記
配線対の前記第２の配線が前記好適な隣接配線である、
前記（４０）記載のコンピュータ・システム。 （４４）前記アルゴリズムが、前記第２の配線がまだト
ライステート化されてないが、トライステート化可能で
あると判断する場合、前記アルゴリズムがトライステー
ト化論理を前記第２の配線に追加するステップを含む、
前記（４０）記載のコンピュータ・システム。 （４５）前記アルゴリズムが、ψ_ODがψ_OD,MIN以上であ
ると判断する場合、前記アルゴリズムが前記共通ランレ
ングスに沿って、前記第２の配線を反転する論理を追加
するステップを含む、前記（４０）記載のコンピュータ
・システム。 （４６）前記アルゴリズムが、前記第２の配線がトライ
ステート化されている間に、前記第２の配線からの信号
の伝搬を阻止するブロッキング論理を追加するステップ
を含む、前記（４０）記載のコンピュータ・システム。 （４７）前記アルゴリズムがＷ_SPACINGを低減するステ
ップを含む、前記（４０）記載のコンピュータ・システ
ム。 （４８）前記アルゴリズムが、前記少なくとも１つの配
線対が複数の配線対を含むことを識別する場合、前記ア
ルゴリズムが、省電力化に従い、前記配線対をランク付
けするステップと、前記省電力化のソート順に、ランク
付けされた前記配線対のリストを生成するステップと、
前記リストを所定の切り捨て基準に従い、前記省電力化
の収穫逓減ポイントで切り捨てるステップとを含む、前
記（４０）記載のコンピュータ・システム。 （４９）Ｗ_SPACINGが所定の間隔であり、Ｌ_COMMONが所
定の共通ランレングスである、前記（４０）記載のコン
ピュータ・システム。 （５０）Ｗ_SPACINGが確定済み間隔であり、Ｌ_COMMONが
確定済み共通ランレングスである、前記（４０）記載の
コンピュータ・システム。 （５１）複数の配線を有する電気配線構造を設計するコ
ンピュータ可読プログラム・コードを有するコンピュー
タ可読媒体を含むコンピュータ・プログラム製品であっ
て、前記コンピュータ可読プログラム・コードが、複数
の配線から成る第１の配線と、複数の配線から成る第２
の配線とを含む少なくとも１つの配線対を識別するアル
ゴリズムを含み、前記第２の配線が既にトライステート
化済みか、トライステート化可能であり、前記配線対が
１クロック・サイクルにつき、事前に選択された最小同
方向スイッチング確率ψ_SD,MIN以上の、同方向スイッチ
ング確率ψ_SDを有するか、１クロック・サイクルにつ
き、事前に選択された最小逆方向スイッチング確率ψ
_OD,MIN以上の、逆方向スイッチング確率ψ_ODを有し、前
記第1及び第２の配線が、少なくとも１つの数学的関係
を満足し、前記数学的関係が、前記第１の配線と前記第
２の配線との間の間隔として定義されるＷ_SPACING、及
び前記第１の配線と前記第２の配線の共通ランレングス
として定義されるＬ_COMMONを含むコンピュータ・プログ
ラム製品。 （５２）前記少なくとも１つの数学的関係が、事前に選
択された最大間隔Ｗ_SPACING,MAX以下のＷ_SPACINGと、事
前に選択された最小共通ランレングスＬ_COMMON,MIN以上
のＬ_COMMONとを含む、前記（５１）記載のコンピュータ
・プログラム製品。 （５３）前記少なくとも１つの数学的関係が、Ｆ_LW≧Ｆ
_LW,MINを含み、Ｆ_LWがＬ_COMMON／Ｗ_SPACINGとして定義
され、Ｆ_LW,MINがＦ_LWの事前選択最小値として定義され
る、前記（５１）記載のコンピュータ・プログラム製
品。 （５４）前記少なくとも１つの配線対を識別するアルゴ
リズムが、少なくとも１つの高電力配線を識別するステ
ップと、前記少なくとも１つの高電力配線の各々に対し
て、好適な隣接配線を識別するステップとを含み、前記
配線対の前記第１の配線が前記高電力配線であり、前記
配線対の前記第２の配線が前記好適な隣接配線である、
前記（５１）記載のコンピュータ・プログラム製品。 （５５）前記アルゴリズムが、前記第２の配線がまだト
ライステート化されてないが、トライステート化可能で
あると判断する場合、前記アルゴリズムが、トライステ
ート化論理を前記第２の配線に追加するステップを含
む、前記（５１）記載のコンピュータ・プログラム製
品。 （５６）前記アルゴリズムが、ψ_ODがψ_OD,MIN以上であ
ると判断する場合、前記アルゴリズムが前記共通ランレ
ングスに沿って、前記第２の配線を反転する論理を追加
するステップを含む、前記（５１）記載のコンピュータ
・プログラム製品。 （５７）前記アルゴリズムが、前記第２の配線がトライ
ステート化されている間に、前記第２の配線からの信号
の伝搬を阻止するブロッキング論理を追加するステップ
を含む、前記（５１）記載のコンピュータ・プログラム
製品。 （５８）前記アルゴリズムがＷ_SPACINGを低減するステ
ップを含む、前記（５１）記載のコンピュータ・プログ
ラム製品。 （５９）前記アルゴリズムが、前記少なくとも１つの配
線対が複数の配線対を含むと識別する場合、前記アルゴ
リズムが、省電力化に従い、前記配線対をランク付けす
るステップと、前記省電力化のソート順に、ランク付け
された前記配線対のリストを生成するステップと、前記
リストを所定の切り捨て基準に従い、前記省電力化の収
穫逓減ポイントで切り捨てるステップとを含む、前記
（５１）記載のコンピュータ・プログラム製品。 （６０）Ｗ_SPACINGが所定の間隔であり、Ｌ_COMMONが所
定の共通ランレングスである、前記（５１）記載のコン
ピュータ・プログラム製品。 （６１）Ｗ_SPACINGが確定済み間隔であり、Ｌ_COMMONが
確定済み共通ランレングスである、前記（５１）記載の
コンピュータ・プログラム製品。

【図面の簡単な説明】

【図１】本発明の実施例に従い、第１の配線、第２の配
線、及び電源を有する電気回路を示す図である。

【図２】本発明の実施例に従い、各配線の２状態モデル
にもとづく、図１の配線の状態遷移を示す図である。

【図３】本発明の実施例に従い、第１の配線の２状態モ
デル及び第２の配線のトライステート・モデルにもとづ
く、図１の配線の状態遷移を示す図である。

【図４】本発明の実施例に従い、各配線対の一方の配線
がトライステート化されるように、配線対を選択する方
法を示すフローチャートである。

【図５】本発明の実施例に従い、配線対の配線がトライ
ステート化されるように、配線対の配置を示すチップ・
レイアウトである。

【図６】本発明の実施例に従い、各配線対の一方の配線
がトライステート化されるように、配線対を選択するコ
ンピュータ・システムを示す図である。

【図７】本発明の実施例に従うトライステート・ドライ
バを示す図である。

【図８】図７のトライステート・ドライバを実現するト
ライステート構造を示す図である。

【図９】本発明の実施例に従うトライステート構造を示
す図である。

【符号の説明】 １２、１４ 配線 １６、１７ キャパシタ １８ 結合キャパシタンス ２０ 電源 ２２、２６ プルアップ素子 ２４、２８ プルダウン素子 ３０ グラウンド ７７ ランレングス ８０、９０ 配線ネット ８１、９１ ソース ８２、８３、９２、９３ ソース ２０４、２０５、４０５ Ｐチャネル・トランジスタ ２０６、２０７、４０６ Ｎチャネル・トランジスタ ２０８、４０４ インバータ ６０１−６１６ ビン

フロントページの続き (72)発明者 ジョン・エム・コーン アメリカ合衆国05477、バーモント州リッ チモンド、ダックスバリー・ロード 20、 オールド・ジョンズビル・スクールハウス (72)発明者 アルバー・エイ・ディーン アメリカ合衆国01450、マサチューセッツ 州グロトン、ペイサー・ウェイ 44 (72)発明者 アミアー・エイチ・ファラーヒ アメリカ合衆国10566、ニューヨーク州ピ ークスキル、ハンティントン・サークル ５ (72)発明者 デビッド・ジェイ・ハサウェイ アメリカ合衆国05490、バーモント州アン ダーヒル・センター、プレザント・バレ ー・ロード 295 (72)発明者 トーマス・エム・レシック アメリカ合衆国05464、バーモント州ジェ ファーソンビル、ノース・ケンブリッジ・ ロード 3949 (72)発明者 ジャガナサン・ナガシマーン アメリカ合衆国10546、ニューヨーク州ミ ルウッド、バルドウィン・ヒルズ・ロード 23 (72)発明者 スコット・エイ・テトラート アメリカ合衆国05468、バーモント州ジョ ージア、ラウンズ・ロード 162 (72)発明者 セバスチャン・ティ・ベントローネ アメリカ合衆国05403、バーモント州サウ ス・バーリントン、バトラー・ドライブ 38 Ｆターム(参考） 5B046 AA08 BA06 5F064 BB26 CC23 DD09 EE02 EE03 EE08 EE09 EE14 EE16 EE17 EE22 EE43 EE47 HH06 HH09

Claims (61)

【特許請求の範囲】
1. 【請求項１】複数の配線を有する電気配線構造を設計す
   る方法であって、複数の配線から成る第１の配線と、複
   数の配線から成る第２の配線とを含む少なくとも１つの
   配線対を識別するステップを含み、前記第２の配線が既
   にトライステート化済みか、トライステート化可能であ
   り、前記配線対が１クロック・サイクルにつき、事前に
   選択された最小同方向スイッチング確率ψ_SD,MIN以上
   の、同方向スイッチング確率ψ_SDを有するか、１クロッ
   ク・サイクルにつき、事前に選択された最小逆方向スイ
   ッチング確率ψ_OD,MIN以上の、逆方向スイッチング確率
   ψ_ODを有し、前記第1及び第２の配線が、少なくとも１
   つの数学的関係を満足し、前記数学的関係が、前記第１
   の配線と前記第２の配線との間の間隔として定義される
   Ｗ_SPACING、及び前記第１の配線と前記第２の配線の共
   通ランレングスとして定義されるＬ _COMMONを含む方法。
2. 【請求項２】前記少なくとも１つの数学的関係が、 事前に選択された最大間隔Ｗ_SPACING,MAX以下のＷ
   _SPACINGと、 事前に選択された最小共通ランレングスＬ_COMMON,MIN以
   上のＬ_COMMONとを含む、請求項１記載の方法。
3. 【請求項３】前記少なくとも１つの数学的関係が、Ｆ_LW
   ≧Ｆ_LW,MINを含み、Ｆ_LWがＬ_COMMON／Ｗ_SPACINGとして
   定義され、Ｆ_LW,MINがＦ_LWの事前選択最小値として定義
   される、請求項１記載の方法。
4. 【請求項４】前記少なくとも１つの配線対を識別するス
   テップが、 少なくとも１つの高電力配線を識別するステップと、 前記少なくとも１つの高電力配線の各々に対して、好適
   な隣接配線を識別するステップとを含み、前記配線対の
   前記第１の配線が前記高電力配線であり、前記配線対の
   前記第２の配線が前記好適な隣接配線である、請求項１
   記載の方法。
5. 【請求項５】前記第２の配線がまだトライステート化さ
   れてないが、トライステート化可能であり、トライステ
   ート化論理を前記第２の配線に追加するステップを含
   む、請求項１記載の方法。
6. 【請求項６】ψ_ODがψ_OD,MIN以上であり、前記共通ラン
   レングスに沿って、前記第２の配線を反転する論理を追
   加するステップを含む、請求項１記載の方法。
7. 【請求項７】前記第２の配線がトライステート化されて
   いる間に、前記第２の配線からの信号の伝搬を阻止する
   ブロッキング論理を追加するステップを含む、請求項１
   記載の方法。
8. 【請求項８】Ｗ_SPACINGを低減するステップを含む、請
   求項１記載の方法。
9. 【請求項９】前記少なくとも１つの配線対が複数の配線
   対を含み、 省電力化に従い、前記配線対をランク付けするステップ
   と、 前記省電力化のソート順に、ランク付けされた前記配線
   対のリストを生成するステップと、 前記リストを所定の切り捨て基準に従い、前記省電力化
   の収穫逓減ポイントで切り捨てるステップとを含む、請
   求項１記載の方法。
10. 【請求項１０】Ｗ_SPACINGが所定の間隔であり、Ｌ
    _COMMONが所定の共通ランレングスである、請求項１記載
    の方法。
11. 【請求項１１】Ｗ_SPACINGが確定済み間隔であり、Ｌ
    _COMMONが確定済み共通ランレングスである、請求項１記
    載の方法。
12. 【請求項１２】２線式電圧遷移を実行する方法であっ
    て、 キャパシタンスＣ_Aを有するＡ配線と、キャパシタンス
    Ｃ_Bを有するＢ配線とを含み、前記Ａ配線と前記Ｂ配線
    との間に結合キャパシタンスＣ_Cを有する、電気配線網
    の２つの配線を提供するステップと、 前記Ｂ配線を電圧Ｖ_B1からハイインピーダンス状態にト
    ライステート化するステップと、 前記Ｂ配線をトライステート化した後、前記Ａ配線を電
    圧Ｖ_A1から電圧Ｖ_A2（但しＶ_A2≠Ｖ_A1）に遷移するステ
    ップと、 前記Ａ配線をＶ_A2に遷移した後、前記Ｂ配線を電圧Ｖ_B2
    （但しＶ_B2≠Ｖ_B1）に遷移するステップとを含む方法。
13. 【請求項１３】（Ｖ_A2−Ｖ_A1）（Ｖ_B2−Ｖ_B1）＞０であ
    る、請求項１２記載の方法。
14. 【請求項１４】前記Ａ配線及び前記Ｂ配線が、１クロッ
    ク・サイクルにつき、事前に選択された最小同方向スイ
    ッチング確率ψ_SD,MIN以上の、同方向スイッチング確率
    ψ_SDを有する、請求項１３記載の方法。
15. 【請求項１５】Ｖ_A1＝Ｖ_B1＝０及びＶ_A2＝Ｖ_B2＝１であ
    り、前記２線式電圧遷移の実効キャパシタンスがＣ_A＋
    Ｃ_Bである、請求項１３記載の方法。
16. 【請求項１６】Ｖ_A1＝Ｖ_B1＝１及びＶ_A2＝Ｖ_B2＝０であ
    り、前記２線式電圧遷移の実効キャパシタンスが０であ
    る、請求項１３記載の方法。
17. 【請求項１７】（Ｖ_B2−Ｖ_B1）（Ｖ_A2−Ｖ_A1）＜０であ
    り、前記Ａ配線及び前記Ｂ配線が共通ランレングスを有
    し、前記共通ランレングスに沿って、前記Ｂ配線を反転
    するステップを含む、請求項１２記載の方法。
18. 【請求項１８】前記Ａ配線及び前記Ｂ配線が１クロック
    ・サイクルにつき、事前に選択された最小逆方向スイッ
    チング確率ψ_OD,MIN以上の、逆方向スイッチング確率ψ
    _ODを有する、請求項１７記載の方法。
19. 【請求項１９】Ｖ_A1＝０、Ｖ_B1＝１、Ｖ_A2＝１、及びＶ
    _B2＝０であり、前記２線式電圧遷移の実効キャパシタン
    スがＣ_A＋Ｃ_Bである、請求項１７記載の方法。
20. 【請求項２０】Ｖ_A1＝１、Ｖ_B1＝０、Ｖ_A2＝０、及びＶ
    _B2＝１であり、前記２線式電圧遷移の実効キャパシタン
    スが０である、請求項１７記載の方法。
21. 【請求項２１】前記Ｂ配線がトライステート化されてい
    る間に、前記Ｂ配線からの信号の伝搬を阻止するステッ
    プを含む、請求項１２記載の方法。
22. 【請求項２２】少なくとも１つの配線対を含む電気配線
    構造であって、前記配線対が第１の配線と第２の配線と
    を含み、前記第２の配線がトライステート化されるよう
    に予定され、前記配線対が１クロック・サイクルにつ
    き、事前に選択された最小同方向スイッチング確率ψ
    _SD,MIN以上の同方向のスイッチング確率ψ_SDを有する
    か、１クロック・サイクルにつき、事前に選択された最
    小逆方向スイッチング確率ψ_{OD ,MIN}以上の逆方向スイッ
    チング確率ψ_ODを有し、前記第1及び第２の配線が、少
    なくとも１つの数学的関係を満足し、前記数学的関係
    が、前記第１の配線と前記第２の配線との間の間隔とし
    て定義されるＷ_SPACINGと、前記第１の配線と前記第２
    の配線との共通ランレングスとして定義されるＬ_COMMON
    とを含む電気配線構造。
23. 【請求項２３】前記少なくとも１つの数学的関係が、 事前に選択された最大間隔Ｗ_SPACING,MAX以下のＷ
    _SPACINGと、 事前に選択された最小共通ランレングスＬ_COMMON,MIN以
    上のＬ_COMMONとを含む、請求項２２記載の電気配線構
    造。
24. 【請求項２４】前記少なくとも１つの数学的関係が、Ｆ
    _LW≧Ｆ_LW,MINを含み、Ｆ_LWがＬ_COMMON／Ｗ_SPACINGとし
    て定義され、Ｆ_LW,MINがＦ_LWの事前選択最小値として定
    義される、請求項２２記載の電気配線構造。
25. 【請求項２５】前記配線対の前記第１の配線が前記高電
    力配線であり、前記配線対の前記第２の配線が、前記高
    電力配線の好適な隣接配線である、請求項２２記載の電
    気配線構造。
26. 【請求項２６】ψ_ODがψ_OD,MIN以上であり、前記共通ラ
    ンレングスに沿って、前記第２の配線を反転する論理を
    含む、請求項２２記載の電気配線構造。
27. 【請求項２７】前記第２の配線がトライステート化され
    ている間に、前記第２の配線からの信号の伝搬を阻止す
    るブロッキング論理を含む、請求項２２記載の電気配線
    構造。
28. 【請求項２８】Ｗ_SPACINGが所定の間隔であり、Ｌ
    _COMMONが所定の共通ランレングスである、請求項２２記
    載の電気配線構造。
29. 【請求項２９】Ｗ_SPACINGが確定済み間隔であり、Ｌ
    _COMMONが確定済み共通ランレングスである、請求項２２
    記載の電気配線構造。
30. 【請求項３０】キャパシタンスＣ_Aを有するＡ配線と、
    キャパシタンスＣ_Bを有するＢ配線とを含み、前記Ａ配
    線と前記Ｂ配線との間に結合キャパシタンスＣ_Cを有す
    る、配線網の２つの配線を含む電気配線構造であって、 前記Ｂ配線が電圧Ｖ_B1からトライステート状態に遷移し
    た後、前記Ａ配線が電圧Ｖ_A1から電圧Ｖ_A2（但しＶ_A2≠
    Ｖ_A1）に遷移し、前記Ａ配線が電圧Ｖ_A2に遷移した後、
    前記Ｂ配線が電圧Ｖ_B2（但しＶ_B2≠Ｖ_B1）に遷移するよ
    うに意図され、前記Ａ配線の電圧Ｖ_A1から電圧Ｖ_A2への
    遷移、及び前記Ｂ配線の電圧Ｖ_B1から電圧Ｖ_B2への遷移
    が、２線式電圧遷移として識別される電気配線構造。
31. 【請求項３１】（Ｖ_A2−Ｖ_A1）（Ｖ_B2−Ｖ_B1）＞０であ
    る、請求項３０記載の電気配線構造。
32. 【請求項３２】前記Ａ配線及び前記Ｂ配線が、１クロッ
    ク・サイクルにつき、事前に選択された最小同方向スイ
    ッチング確率ψ_SD,MIN以上の、同方向スイッチング確率
    ψ_SDを有する、請求項３１記載の電気配線構造。
33. 【請求項３３】Ｖ_A1＝Ｖ_B1＝０及びＶ_A2＝Ｖ_B2＝１であ
    り、前記２線式電圧遷移の実効キャパシタンスがＣ_A＋
    Ｃ_Bである、請求項３１記載の電気配線構造。
34. 【請求項３４】Ｖ_A1＝Ｖ_B1＝１及びＶ_A2＝Ｖ_B2＝０であ
    り、前記２線式電圧遷移の実効キャパシタンスが０であ
    る、請求項３１記載の電気配線構造。
35. 【請求項３５】（Ｖ_B2−Ｖ_B1）（Ｖ_A2−Ｖ_A1）＜０であ
    り、前記Ａ配線及び前記Ｂ配線が共通ランレングスを有
    し、前記Ｂ配線が前記共通ランレングスに沿って反転さ
    れる、請求項３０記載の電気配線構造。
36. 【請求項３６】前記Ａ配線及び前記Ｂ配線が１クロック
    ・サイクルにつき、事前に選択された最小逆方向スイッ
    チング確率ψ_OD,MIN以上の、逆方向スイッチング確率ψ
    _ODを有する、請求項３５記載の電気配線構造。
37. 【請求項３７】Ｖ_A1＝０、Ｖ_B1＝１、Ｖ_A2＝１、及びＶ
    _B2＝０であり、前記２線式電圧遷移の実効キャパシタン
    スがＣ_A＋Ｃ_Bである、請求項３５記載の電気配線構造。
38. 【請求項３８】Ｖ_A1＝１、Ｖ_B1＝０、Ｖ_A2＝０、及びＶ
    _B2＝１であり、前記２線式電圧遷移の実効キャパシタン
    スが０である、請求項３５記載の電気配線構造。
39. 【請求項３９】前記Ｂ配線がトライステート化されてい
    る間に、前記Ｂ配線からの信号の伝搬が阻止される、請
    求項３０記載の電気配線構造。
40. 【請求項４０】複数の配線を有する電気配線構造を設計
    するコンピュータ・システムであって、 プロセッサと、 前記プロセッサに接続される入力装置と、 前記プロセッサに接続される出力装置と、 前記プロセッサに接続される第１のメモリ装置と、 前記プロセッサに接続される第２のメモリ装置と、 前記第２のメモリ装置に記憶され、前記プロセッサによ
    り実行されるコンピュータ・コードとを含み、前記コン
    ピュータ・コードは、少なくとも１つの配線対を識別す
    るアルゴリズムを含み、前記配線対が、複数の配線から
    成る第１の配線と、複数の配線から成る第２の配線とを
    含み、前記第２の配線が既にトライステート化済みか、
    トライステート化可能であり、前記配線対が、１クロッ
    ク・サイクルにつき、事前に選択された最小同方向スイ
    ッチング確率ψ_SD,MIN以上の同方向のスイッチング確率
    ψ_SDを有するか、１クロック・サイクルにつき、事前に
    選択された最小逆方向スイッチング確率ψ_OD,MIN以上の
    逆方向スイッチング確率ψ_ODを有し、前記第1及び第２
    の配線が、少なくとも１つの数学的関係を満足し、前記
    数学的関係が、前記第１の配線と前記第２の配線との間
    の間隔として定義されるＷ_{SPACIN G}と、前記第１の配線
    と前記第２の配線との共通ランレングスとして定義され
    るＬ_COMMONとを含むコンピュータ・システム。
41. 【請求項４１】前記少なくとも１つの数学的関係が、 事前に選択された最大間隔Ｗ_SPACING,MAX以下のＷ
    _SPACINGと、 事前に選択された最小共通ランレングスＬ_COMMON,MIN以
    上のＬ_COMMONとを含む、請求項４０記載のコンピュータ
    ・システム。
42. 【請求項４２】前記少なくとも１つの数学的関係が、Ｆ
    _LW≧Ｆ_LW,MINを含み、Ｆ_LWがＬ_COMMON／Ｗ_SPACINGとし
    て定義され、Ｆ_LW,MINがＦ_LWの事前選択最小値として定
    義される、請求項４０記載のコンピュータ・システム。
43. 【請求項４３】前記少なくとも１つの配線対を識別する
    アルゴリズムが、 少なくとも１つの高電力配線を識別するステップと、 前記少なくとも１つの高電力配線の各々に対して、好適
    な隣接配線を識別するステップとを含み、前記配線対の
    前記第１の配線が前記高電力配線であり、前記配線対の
    前記第２の配線が前記好適な隣接配線である、請求項４
    ０記載のコンピュータ・システム。
44. 【請求項４４】前記アルゴリズムが、前記第２の配線が
    まだトライステート化されてないが、トライステート化
    可能であると判断する場合、前記アルゴリズムがトライ
    ステート化論理を前記第２の配線に追加するステップを
    含む、請求項４０記載のコンピュータ・システム。
45. 【請求項４５】前記アルゴリズムが、ψ_ODがψ_OD,MIN以
    上であると判断する場合、前記アルゴリズムが前記共通
    ランレングスに沿って、前記第２の配線を反転する論理
    を追加するステップを含む、請求項４０記載のコンピュ
    ータ・システム。
46. 【請求項４６】前記アルゴリズムが、前記第２の配線が
    トライステート化されている間に、前記第２の配線から
    の信号の伝搬を阻止するブロッキング論理を追加するス
    テップを含む、請求項４０記載のコンピュータ・システ
    ム。
47. 【請求項４７】前記アルゴリズムがＷ_SPACINGを低減す
    るステップを含む、請求項４０記載のコンピュータ・シ
    ステム。
48. 【請求項４８】前記アルゴリズムが、前記少なくとも１
    つの配線対が複数の配線対を含むことを識別する場合、
    前記アルゴリズムが、 省電力化に従い、前記配線対をランク付けするステップ
    と、 前記省電力化のソート順に、ランク付けされた前記配線
    対のリストを生成するステップと、 前記リストを所定の切り捨て基準に従い、前記省電力化
    の収穫逓減ポイントで切り捨てるステップとを含む、請
    求項４０記載のコンピュータ・システム。
49. 【請求項４９】Ｗ_SPACINGが所定の間隔であり、Ｌ
    _COMMONが所定の共通ランレングスである、請求項４０記
    載のコンピュータ・システム。
50. 【請求項５０】Ｗ_SPACINGが確定済み間隔であり、Ｌ
    _COMMONが確定済み共通ランレングスである、請求項４０
    記載のコンピュータ・システム。
51. 【請求項５１】複数の配線を有する電気配線構造を設計
    するコンピュータ可読プログラム・コードを有するコン
    ピュータ可読媒体を含むコンピュータ・プログラム製品
    であって、前記コンピュータ可読プログラム・コード
    が、 複数の配線から成る第１の配線と、複数の配線から成る
    第２の配線とを含む少なくとも１つの配線対を識別する
    アルゴリズムを含み、前記第２の配線が既にトライステ
    ート化済みか、トライステート化可能であり、前記配線
    対が１クロック・サイクルにつき、事前に選択された最
    小同方向スイッチング確率ψ_SD,MIN以上の、同方向スイ
    ッチング確率ψ_SDを有するか、１クロック・サイクルに
    つき、事前に選択された最小逆方向スイッチング確率ψ
    _OD,MIN以上の、逆方向スイッチング確率ψ_ODを有し、前
    記第1及び第２の配線が、少なくとも１つの数学的関係
    を満足し、前記数学的関係が、前記第１の配線と前記第
    ２の配線との間の間隔として定義されるＷ_SPACING、及
    び前記第１の配線と前記第２の配線の共通ランレングス
    として定義されるＬ_COMMONを含むコンピュータ・プログ
    ラム製品。
52. 【請求項５２】前記少なくとも１つの数学的関係が、 事前に選択された最大間隔Ｗ_SPACING,MAX以下のＷ
    _SPACINGと、 事前に選択された最小共通ランレングスＬ_COMMON,MIN以
    上のＬ_COMMONとを含む、請求項５１記載のコンピュータ
    ・プログラム製品。
53. 【請求項５３】前記少なくとも１つの数学的関係が、Ｆ
    _LW≧Ｆ_LW,MINを含み、Ｆ_LWがＬ_COMMON／Ｗ_SPACINGとし
    て定義され、Ｆ_LW,MINがＦ_LWの事前選択最小値として定
    義される、請求項５１記載のコンピュータ・プログラム
    製品。
54. 【請求項５４】前記少なくとも１つの配線対を識別する
    アルゴリズムが、 少なくとも１つの高電力配線を識別するステップと、 前記少なくとも１つの高電力配線の各々に対して、好適
    な隣接配線を識別するステップとを含み、前記配線対の
    前記第１の配線が前記高電力配線であり、前記配線対の
    前記第２の配線が前記好適な隣接配線である、請求項５
    １記載のコンピュータ・プログラム製品。
55. 【請求項５５】前記アルゴリズムが、前記第２の配線が
    まだトライステート化されてないが、トライステート化
    可能であると判断する場合、前記アルゴリズムが、トラ
    イステート化論理を前記第２の配線に追加するステップ
    を含む、請求項５１記載のコンピュータ・プログラム製
    品。
56. 【請求項５６】前記アルゴリズムが、ψ_ODがψ_OD,MIN以
    上であると判断する場合、前記アルゴリズムが前記共通
    ランレングスに沿って、前記第２の配線を反転する論理
    を追加するステップを含む、請求項５１記載のコンピュ
    ータ・プログラム製品。
57. 【請求項５７】前記アルゴリズムが、前記第２の配線が
    トライステート化されている間に、前記第２の配線から
    の信号の伝搬を阻止するブロッキング論理を追加するス
    テップを含む、請求項５１記載のコンピュータ・プログ
    ラム製品。
58. 【請求項５８】前記アルゴリズムがＷ_SPACINGを低減す
    るステップを含む、請求項５１記載のコンピュータ・プ
    ログラム製品。
59. 【請求項５９】前記アルゴリズムが、前記少なくとも１
    つの配線対が複数の配線対を含むと識別する場合、前記
    アルゴリズムが、 省電力化に従い、前記配線対をランク付けするステップ
    と、 前記省電力化のソート順に、ランク付けされた前記配線
    対のリストを生成するステップと、 前記リストを所定の切り捨て基準に従い、前記省電力化
    の収穫逓減ポイントで切り捨てるステップとを含む、請
    求項５１記載のコンピュータ・プログラム製品。
60. 【請求項６０】Ｗ_SPACINGが所定の間隔であり、Ｌ
    _COMMONが所定の共通ランレングスである、請求項５１記
    載のコンピュータ・プログラム製品。
61. 【請求項６１】Ｗ_SPACINGが確定済み間隔であり、Ｌ
    _COMMONが確定済み共通ランレングスである、請求項５１
    記載のコンピュータ・プログラム製品。