JP2002325479A - モータ制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 簡易な回路構成で回転ノイズやキックバック
電圧の低減、抑圧、並びに、クロースオーバー歪みや貫
通電流の低減、抑圧を図る。 【解決手段】 プッシュプル増幅が行われるよう構成さ
れてなる第１及び第２の演算増幅器１，２が設けられ、
ホール素子５の出力信号がそれぞれにおいて増幅され、
互いに逆相となる出力信号がモータ７へ印加できるよう
になっており、出力信号のスルーレートは、第１の帰還
抵抗器３、第２の帰還抵抗器４の抵抗値を適宜に選択す
ることで可能であり、また、特に、第１及び第２の演算
増幅器１，２の終段は、ＣＭＯＳトランジスタによるプ
ッシュプル増幅器が構成されており、しかも、そのＣＭ
ＯＳトランジスタのゲート電圧が、前段に設けられたオ
フセット段により適宜な大きさにシフトされたものとな
っているため、クロスオーバー歪みや貫通電流の抑圧が
可能なものとなっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、モータの駆動を制
御する制御回路に係り、特に、単相全波駆動型のモータ
制御回路における信頼性の向上等を図ったものに関す
る。

【０００２】

【従来の技術】従来、この種の制御回路としては、図８
に示されたような構成を有してなるものが公知・周知と
なっている。以下、図８を参照しつつこの従来回路につ
いて概括的に説明することとする。まず、このモータ制
御回路は、回転子に永久磁石が取着されてなるモータ７
の回転を、適宜な位置に固定されたホール素子５によっ
て検出される永久磁石の回転に伴う磁気変化を基に制御
するもので、ホール素子５の検出信号を増幅するホール
アンプ６１と、制御回路６２と、遅延回路６３ａ，６３
ｂと、トランジスタ駆動回路６４とに大別されて構成さ
れたものとなっている。

【０００３】かかる構成においては、モータ７の回転に
よる永久磁石の磁気変化に応じた検出信号がホール素子
５から正弦波信号として出力される。大きな増幅率を有
するホールアンプ６１においては、ホール素子５からの
正弦波信号は、増幅を受けて矩形波信号として出力され
るようになっている。制御回路６２においては、ホール
アンプ６１からの矩形波信号を基に、位相反転信号が生
成され、２つの遅延回路６３ａ，６３ｂを介してトラン
ジスタ駆動回路６４へ出力されるものとなっている。ト
ランジスタ駆動回路６４は、トランジスタがいわゆるＨ
ブリッジ接続されてなる公知・周知の構成のもので、遅
延回路６３ａ，６３ｂを介して制御回路６２から入力さ
れた信号に応じて、パワートランジスタ６５，６７と、
パワートランジスタ６６，６８とが交互に動作して、モ
ータ７の図示されない巻線へ通電方向の異なる電流を交
互に供給してモータ回転を生じせしめるようになってい
るものである。

【０００４】

【発明が解決しようとする課題】ところが、上述の従来
回路においては、トランジスタ駆動回路６４のパワート
ランジスタ６５〜６８は、矩形波信号で駆動されるた
め、モータ７の巻線へ流れる電流の方向が反転する時
に、大きなトルク変動が発生し、モータ７の回転速度が
変動するという問題がある。そして、このようなモータ
の回転速度の変動のために、回転音に唸りが生じ、回転
ノイズ、すなわち、いわゆるエコーノイズが大きいとい
う問題も招くものであった。さらに、従来回路において
は、モータの巻線に直接電流を流すドライバトランジス
タ（パワートランジスタ）が急峻にオン・オフされるた
め、モータのインダクタンス成分による大きないわゆる
キックバック電圧が発生し、そのため、ドライバトラン
ジスタの逆耐圧電圧を超えてしまい、破壊されてしまう
等の問題をも招くものであった。

【０００５】このキックバック電圧を低減する方策とし
ては、例えば、ドライバトランジスタがいわゆるローサ
イド側のみの二相半波駆動のモータ制御回路において
は、コンデンサによってドライバトランジスタへ印加さ
れる矩形波信号の波形を鈍らせる等の方法が用いられる
ことがある。しかし、これを単相全波型のモータ制御回
路に適用しようとすると、ドライバトランジスタが４個
であるため、それぞれにおいて上述のようなコンデンサ
による波形整形を行うような構成とする必要があり、部
品点数が増え、装置の高価格化を招く等の問題が生ず
る。そして、このような構成においては、それぞれのド
ライバトランジスタの駆動タイミングがずれて、大きな
貫通電流が流れる危険性が生ずる。さらに、このような
ことから、４個のドライバトランジスタを個々に制御す
る必要が生じ、コンデンサの総容量が大きくなり、実装
上大きな障害となるばかりか、高価格化を招くという問
題も生ずる。

【０００６】本発明は、上記実状に鑑みてなされたもの
で、比較的簡易な回路構成で、回転ノイズやキックバッ
ク電圧の低減、抑圧を図ることのできるモータ制御回路
を提供するものである。本発明の他の目的は、クロース
オーバー歪みや貫通電流の低減、抑圧を図ることのでき
るモータ制御回路を提供することにある。

【０００７】

【課題を解決するための手段】上記発明の目的を達成す
るため、本発明に係るモータ制御回路は、ホール素子の
出力信号を増幅、出力してモータへの通電を行う単相全
波駆動側のモータ制御回路であって、反転入力端子と出
力端子との間に第１の帰還抵抗器が接続された第１の演
算増幅器と、反転入力端子と出力端子との間に第２の帰
還抵抗器が接続された第２の演算増幅器とを有し、前記
第１の演算増幅器の反転入力端子と前記第２の演算増幅
器の非反転入力端子とが接続されると共に、当該接続点
には、前記ホール素子の一方の出力端子が接続され、前
記第１の演算増幅器の非反転入力端子と前記第２の演算
増幅器の反転入力端子とが接続されると共に、当該接続
点には、前記ホール素子の他方の出力端子が接続され、
前記第１の演算増幅器の出力端子と前記第２の演算増幅
器の出力端子との間に前記モータが接続され、前記第１
及び第２の演算増幅器は、共に、前置増幅を行う前置増
幅段と前記前置増幅段の出力信号を電力増幅する電力増
幅段とを有してなり、前記前置増幅段の出力端子と前記
電力増幅段の出力端子とは、抵抗器を介して接続される
一方、前記電力増幅段は、差動増幅段と、オフセット段
と、電力出力段とを有してなり、前記電力出力段は、Ｃ
ＭＯＳトランジスタによるプッシュプル型増幅器で構成
されてなり、その出力端子には前記差動増幅段の反転入
力端子が接続され、前記差動増幅段は、前記前置増幅段
の出力信号を差動増幅するよう構成されてなり、前記オ
フセット段は、前記差動増幅段の出力電圧を、前記ＣＭ
ＯＳトランジスタのゲートバイアス電圧として所望され
るレベルに変換して出力するよう構成されてなるもので
ある。

【０００８】かかる構成においては、プッシュプル増幅
が行われるよう構成された演算増幅器が、ホール素子の
出力信号を増幅し、互いに逆相となるモータへの印加電
圧が得られるように設けられ、しかも、演算増幅器の終
段は、ＣＭＯＳトランジスタによるプッシュプル増幅器
とし、そのＣＭＯＳトランジスタのゲートバイアス電圧
を、その前段に設けられたオフセット段によって所望の
値に設定できるようにしたものである。かかる構成によ
り、演算増幅器の外部に設けられる帰還抵抗器を適宜な
値に設定することで、ほぼ台形波の出力電圧を得ること
ができ、しかも、そのスルーレートを所望の大きさに設
定できるので、比較的簡易な構成で、回転ノイズやキッ
クバック電圧が低減され、その上、クロスオーバー歪み
や貫通電流が抑圧されたモータ制御回路が提供されるこ
ととなるものである。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図７を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。最初に、本発明の実施の形態におけるモー
タ制御回路の基本回路構成例について図１を参照しつつ
説明する。本発明の実施の形態におけるモータ制御回路
は、第１及び第２の帰還抵抗器３，４によって反転増幅
を行うよう構成された第１及び第２の演算増幅器１，２
を有し、外部から入力されるホール素子５の検出信号に
応じて、第１及び第２の演算増幅器１，２により、モー
タ７の図示されない固定子コイルへ交互に通電がなされ
るよう構成されてなるものである。すなわち、第１の演
算増幅器１は、その反転入力端子と出力端子との間に、
第１の帰還抵抗器３が、第２の演算増幅器２は、その反
転入力端子と出力端子との間に、第２の帰還抵抗器４
が、それぞれ接続されたものとなっている一方、第１の
演算増幅器１の出力端子は、モータ７の一方の端子に、
第２の演算増幅器２の出力端子は、モータ７の他方の端
子に、それぞれ接続されたものとなっている。

【００１０】また、第１の演算増幅器１の反転入力端子
と第２の演算増幅器２の非反転入力端子が、相互に接続
されると共に、後述するホール素子５の一方の出力端子
が接続されるものとなっている。さらに、第１の演算増
幅器１の非反転入力端子と第２の演算増幅器２の反転入
力端子が、相互に接続されると共に、次述するホール素
子５の他方の出力端子が接続されるものとなっている。

【００１１】ホール素子５は、公知・周知のものであ
り、一定の電流を通電する必要があることから、通電用
の一方の端子には、第１のホール素子用バイアス抵抗器
６ａを介して所定の電源電圧が印加される一方、通電用
の他方の端子は、第２のホール素子用バイアス抵抗器６
ｂを介してグランドに接続されたものとなっている。そ
して、このホール素子５は、モータ７の図示されない永
久磁石を有してなる回転子が通過する適宜な部位に配設
されており、回転子の通過に伴うホール素子５が受ける
磁束密度の変化に応じて、その２つの出力端子からは、
図２に示されたように逆位相の正弦波電圧が得られるよ
うになっており、第１及び第２の演算増幅器１，２の入
力段にもほぼ同様な正弦波電圧が印加されるようになっ
ている（図３参照）。かかるホール素子５は、一般に、
ガリウム砒素(ＧaＡs)、インジウムアンチモン(ＩnＳb)
などの材料を用いてなるものであり、前者の材料を用い
たものは、温度特性は良いが感度が低く、その等価出力
抵抗は、０.１ｍＡ駆動時において約６００Ω〜９００
Ω程度であるのに対して、後者の材料を用いたものは、
温度特性は前者に比して劣るものの高感度で安価であ
り、その等価出力抵抗は、０.１ｍＡ駆動時において約
２５０Ω〜５００Ω程度である。そして、いずれのもの
も駆動電流が大きいと出力電圧振幅は小さくなるが、通
電電流を適宜な値に設定することで、必要な振幅の正弦
波を得ることができる。一般的には、この種のモータド
ライバ回路で使用する場合には、ホール素子から出力さ
れた正弦波信号は、ドライバ回路内で矩形波信号に変換
されて用いられるため、温度特性は問題とならず、その
ため、インジウムアンチモン(ＩnＳb)を用いてなるホー
ル素子が多く使用される。

【００１２】一方、第１及び第２の演算増幅器１，２
は、詳細は後述するが、前置増幅段１０１と、電力増幅
段１０２とからなり（図６参照）、特に、電力増幅段１
０２は、その終段がプッシュプル増幅を行うように構成
され、しかも、そのプッシュプル増幅に用いられるトラ
ンジスタのバイアス電圧を所望のレベルに設定可能に構
成されたものが好適である。かかる構成において、ホー
ル素子５の出力電圧は、第１及び第２の演算増幅器１，
２により、下記する式で表される増幅率Ａで反転増幅さ
れることとなる。

【００１３】 Ａ＝−（帰還抵抗値／ホール素子等価出力抵抗値）

【００１４】ここで、帰還抵抗値は、第１及び第２の帰
還抵抗器３，４の抵抗値であり、ホール素子等価出力抵
抗値は、ホール素子５の動作時における等価的な出力抵
抗値である。そして、ホール素子５の出力抵抗値及び出
力電圧は、個々のホール素子５の動作特性やモータ７の
形状等に応じてほぼ一定の値に定まるものであるので、
増幅率Ａは、実質的には、帰還抵抗値を適宜選択するこ
とで所望の大きさに設定可能なものとなっている。

【００１５】ところで、モータ７のトルク変動を最小と
するためには、モータ７のコイル（図示せず）へ印加す
る電圧波形は、正弦波であることが望ましいが、その場
合には、動作効率が劣るため、消費電流の増大を招き、
発熱の原因となるという欠点がある。一方、正弦波に代
えて、矩形波とすると、動作効率は向上するが、回転ノ
イズ、サージ電圧、高調波電流が増大し、それによる発
熱増加を招くこととなる。

【００１６】一方、本発明の実施の形態においては、増
幅率Ａを充分に大きなものとすることで、ホール素子５
からの正弦波信号の波高値の部分が、モータ制御回路の
電源電圧でクリップされて、全体の波形形状が、台形波
に近いものとなるようにしてある（図４参照）。そし
て、本発明の実施の形態におけるモータ制御回路におい
ては、この台形波におけるスルレートを、第１及び第２
の帰還抵抗器３，４の抵抗値の選択により最適値に設定
できるものとすることで、動作効率の向上と、回転ノイ
ズ、サージ電圧及び高調波ノイズの低減という相反する
要求を満足することができるものとなっている。したが
って、第１及び第２の演算増幅器１，２からモータ７に
は、台形波に近似した電圧が印加されることとなり、急
激なトルク変動による回転ノイズ、通電電流の向きが反
転する際に発生するサージ電圧、矩形波に近い電圧程発
生レベルの高い高調波ノイズの低減がなされる一方で、
動作効率の改善がなされるものとなっている。

【００１７】図５には、ホール素子５を電圧源９とホー
ル素子等価出力抵抗器８ａ，８ｂで等価的に表した場合
の本発明のモータ制御回路の等価回路が示されており、
以下、同図を参照しつつ説明することとする。まず、ホ
ール素子５は、等価的には、２つの出力端子の間におい
て、ホール素子等価出力抵抗器８ａ、電圧源９及びホー
ル素子等価出力抵抗器８ｂが直列接続されたものと見る
ことができる。そして、図５に示された等価回路におい
て、仮に、第２の演算増幅器２及び第２の帰還抵抗器４
がないとすると、この場合、第１の演算増幅器１におい
ては、ホール素子５の一方の出力端子からの出力電圧を
基準に、ホール素子等価出力抵抗器８ａと、第１の帰還
抵抗器３の比で定まる増幅率で反転増幅が行われること
となる。この状態において、第２の演算増幅器２及び第
２の帰還抵抗器４が接続されたとすると、第１及び第２
の演算増幅器１，２のそれぞれの非反転入力端子には、
ホール素子５の出力状態によって変化する他方の演算増
幅器の出力電圧が他方の帰還抵抗器を介して印加される
こととなる。

【００１８】すなわち、（演算増幅器出力電圧−ホール
素子出力電圧）／増幅率で定まる電圧が、第１及び第２
の演算増幅器１，２において、それぞれ非反転入力端子
に印加されることとなり、それぞれの演算増幅器の動作
基準点は常に変化するが、増幅率が高い場合は、（ホー
ル素子等価出力抵抗値）＜＜（帰還抵抗値）となり、そ
のため、動作点基準点は、ホール素子５のバイアス電圧
に近づくこととなる。但し、いかなる場合においても、
増幅率は、先に述べたように、Ａ＝−（帰還抵抗値／ホ
ール素子等価出力抵抗値）で定まるために変化すること
は無い。したがって、増幅率が充分大きい場合は、第１
及び第２の演算増幅器１，２の出力波形は、電源電圧範
囲内では図４に示されたようにホール素子５の出力電圧
の差分を演算増幅器により増幅したものとほぼ等価とな
り、ほぼ台形波に形成されることとなる。

【００１９】そして、第１及び第２の演算増幅器１，２
は、特に、その終段をプッシュプル型の電力増幅段と
し、しかも、その終段のＭＯＳトランジスタのゲートバ
イアス電圧を所望の大きさにシフトできるよう構成され
たものを用いることで、後述するように演算増幅器内で
の貫通電流による無効電力の抑圧が可能となる。次に、
図６及び図７を参照しつつ第１及び第２の演算増幅器
１，２の好適な回路構成例について説明することとす
る。まず、図６には、第１及び第２の演算増幅器１，２
の内部における基本的な構成例が示されており、同図を
参照しつつ、その構成について説明すれば、第１及び第
２の演算増幅器１，２は、いずれも同一の構成を有して
なるもので、前置増幅段１０１と電力増幅段１０２とに
大別されてなり、前置増幅段１０１の出力段と電力増幅
段１０２の出力段との間には、電流制限用抵抗器１０が
接続される一方、電力増幅段１０２はボルテージホロア
として機能するよう構成されてなるものである。

【００２０】図７には、前置増幅段１０１と電力増幅段
１０２のより具体的な回路構成例が示されており、以
下、同図を参照しつつこの回路構成例について説明す
る。なお、以下の説明においては、説明の便宜上、Ｐチ
ャンネルＭＯＳ ＦＥＴを、「ＰＭＯＳ」と、Ｎチャン
ネルＭＯＳ ＦＥＴを、「ＮＭＯＳ」と、称することと
する。最初に、前置増幅段１０１について説明すれば、
この前置増幅段１０１は、第２及び第３のＰＭＯＳ（図
７においては、それぞれ「Ｑ２」、「Ｑ３」と表記）１
２，１３を中心に構成された差動増幅段と、ＣＭＯＳ接
続された第６のＰＭＯＳ（図７においては「Ｑ６」と表
記）１６と第７のＮＭＯＳ（図７においては「Ｑ７」と
表記）１７とで構成された出力段とに大別されて構成さ
れたものとなっており、その構成は、公知・周知のもの
である。

【００２１】すなわち、第２及び第３のＰＭＯＳ１２，
１３は、差動増幅器として機能するように、相互にソー
スが接続されると共に、その接続点には、動作電流源と
して機能する第１のＰＭＯＳ（図７においては「Ｑ１」
と表記）１１のドレインが接続され、この第１のＰＭＯ
Ｓ１１のソースには、所定の電源電圧ＶDDが印加される
ものとなっている。一方、第２のＰＭＯＳ１２のドレイ
ンには、第４のＮＭＯＳ（図７においては「Ｑ４」と表
記）１４のドレインが、また、第３のＰＭＯＳ１３のド
レインには、第５のＮＭＯＳ（図７においては「Ｑ５」
と表記）１５のドレインがそれぞれ接続されている。こ
の第４及び第５のＮＭＯＳ１４，１５は、相互にゲート
が接続されると共に、第４のＮＭＯＳ１４のゲートとド
レインが接続されて、いわゆるカレントミラー接続され
たものとなっており、第２及び第３のＰＭＯＳ１２，１
３の差動増幅器の能動負荷として機能するようになって
いる。なお、第４及び第５のＮＭＯＳ１４，１５のソー
スは、共にグランドに接続されたものとなっている。

【００２２】第６のＰＭＯＳ１６と第７のＮＭＯＳ１７
は、相互にドレインが接続される一方、第６のＰＭＯＳ
１６のソースには、所定の電源電圧が印加されるように
なっており、また、第７のＮＭＯＳ１７のソースは、グ
ランドに接続されたものとなっている。そして、第１及
び第６のＰＭＯＳ１１，１６のゲートは、相互に接続さ
れて所定のバイアス電圧Ｖs3が印加されるものとなって
いる。さらに、第７のＮＭＯＳ１７のゲートが、第３の
ＰＭＯＳ１３のドレインと第５のＮＭＯＳ１５のドレイ
ンとの相互の接続点に接続されており、第２及び第３の
ＰＭＯＳ１２，１３による差動増幅信号が印加されるよ
うになっている。なお、第２のＰＭＯＳ１２のゲート
は、反転入力端子となっており、第３のＰＭＯＳ１３の
ゲートは、非反転入力端子となっている。かかる構成を
有してなる前置増幅段１０１の動作は、公知・周知の通
りであるのでここでの詳細な説明は省略するが、概括的
に述べれば、第２及び第３のＰＭＯＳ１２，１３のそれ
ぞれのゲートに印加された電圧の差が、差動増幅されて
出力されるものである。

【００２３】次に、電力増幅段１０２について説明す
る。この電力増幅段１０２は、ハイサイド側差動増幅段
５１Ａと、ローサイド側差動増幅段５１Ｂと、ハイサイ
ド側オフセット段５２Ａと、ローサイド側オフセット段
５２Ｂと、電力出力段５３とに大別されて構成されたも
のとなっている。ハイサイド側差動増幅段５１Ａは、相
互にソースが接続されて、差動増幅器を構成する第１０
及び第１１のＮＭＯＳ（図７においては、それぞれ「Ｑ
１０」、「Ｑ１１」と表記）２０，２１が設けられてお
り、そのソースには動作電流源として機能する第１２の
ＮＭＯＳ（図７においては「Ｑ１２」と表記）２２のド
レインが接続されており、この第１２のＮＭＯＳ２２の
ソースは、グランドに接続されたものとなっている。一
方、第１０のＮＭＯＳ２０のドレインには、第８のＰＭ
ＯＳ（図７においては「Ｑ８」と表記）１８のドレイン
が、また、第１１のＮＭＯＳ２１のドレインには、第９
のＰＭＯＳ（図７においては「Ｑ９」と表記）１９のド
レインがそれぞれ接続されている。この第８及び第９の
ＰＭＯＳ１８，１９は、相互にゲートが接続されると共
に、第８のＰＭＯＳ１８のゲートとドレインが接続され
て、いわゆるカレントミラー接続されたものとなってお
り、第１０及び第１１のＮＭＯＳ２０，２１の差動増幅
器の能動負荷として機能するようになっている。なお、
第８及び第９のＰＭＯＳ１８，１９のソースには、共に
所定の電源電圧ＶDDが印加されるようになっている。

【００２４】そして、第１０のＮＭＯＳ２０のゲート
は、後述するローサイド側差動増幅段５１Ｂの第１４の
ＰＭＯＳ（図７においては「Ｑ１４」と表記）２４のゲ
ートと相互に接続されて反転入力端子とされ、先に述べ
た前置増幅段１０１からの出力信号が印加されるものと
なっている。また、第１１のＮＭＯＳ２１のゲートは、
後述するローサイド側差動増幅段５１Ｂの第１５のＰＭ
ＯＳ（図７においては「Ｑ１５」と表記）２５のゲート
と相互に接続されて非反転入力端子とされ、後述する電
力出力段５３の第２２のＰＭＯＳ（図７においては「Ｑ
２２」と表記）３２と第２３のＮＭＯＳ（図７において
は「Ｑ２３」と表記）３３の相互の接続点に接続された
ものとなっている。これによって、ハイサイド側差動増
幅段５１Ａ及びローサイド側差動増幅段５１Ｂは、共に
ボルテージホロアとして機能するようになっている。

【００２５】一方、ローサイド側差動増幅段５１Ｂにお
いては、第１４及び第１５のＰＭＯＳ２４，２５が、差
動増幅器として機能するように、相互にソースが接続さ
れると共に、その接続点には、動作電流源として機能す
る第１３のＰＭＯＳ（図７においては「Ｑ１３」と表
記）２３のドレインが接続され、この第１３のＰＭＯＳ
２３のソースには、所定の電源電圧ＶDDが印加されるも
のとなっている。また、第１４のＰＭＯＳ２４のドレイ
ンには、第１６のＮＭＯＳ（図７においては「Ｑ１６」
と表記）２６のドレインが、また、第１５のＰＭＯＳ２
５のドレインには、第１７のＮＭＯＳ（図７においては
「Ｑ１７」と表記）２７のドレインがそれぞれ接続され
ている。この第１６及び第１７のＮＭＯＳ２６，２７
は、相互にゲートが接続されると共に、第１６のＮＭＯ
Ｓ２６のゲートとドレインが接続されて、いわゆるカレ
ントミラー接続されたものとなっており、第１４及び第
１５のＰＭＯＳ２４，２５の差動増幅器の能動負荷とし
て機能するようになっている。なお、第１６及び第１７
のＮＭＯＳ２６，２７のソースは、共にグランドに接続
されたものとなっている。

【００２６】ハイサイド側オフセット段５２Ａは、電力
出力段５３の第２２のＰＭＯＳ３２のゲート電圧バイア
ス用として、先のハイサイド側差動増幅段５１Ａと電力
出力段５３との間に、また、ローサイド側オフセット段
５２Ｂは、電力出力段５３の第２３のＰＭＯＳ３３のゲ
ート電圧バイアス用として、先のローサイド側差動増幅
段５１Ｂと電力出力段５３との間に、それぞれ設けられ
たものとなっている。まず、ハイサイド側オフセット段
５２Ａは、第１８のＰＭＯＳ（図７においては「Ｑ１
８」と表記）２８と第１９のＮＭＯＳ（図７においては
「Ｑ１９」と表記）２９がＣＭＯＳ接続されて構成され
たものとなっている。すなわち、第１８のＰＭＯＳ２８
のドレインと第１９のＮＭＯＳ２９のドレインは、相互
に接続される一方、第１８のＰＭＯＳ２８のソースに
は、所定の電源電圧ＶDDが印加されるようになってお
り、第１９のＮＭＯＳ２９のソースは、グランドに接続
されたものとなっている。そして、第１８のＰＭＯＳ２
８のゲートには、ハイサイド側差動増幅段５１Ａの第９
のＰＭＯＳ１９と第１１のＮＭＯＳ２１との接続点が接
続されて、ハイサイド側差動増幅段５１Ａの出力信号が
印加されるものとなっている。一方、第１９のＮＭＯＳ
２９のゲートは、ハイサイド側差動増幅段５１Ａの第１
２のＮＭＯＳ２２のゲートと相互に接続されて、所定の
バイアス電圧Ｖs1が印加されるものとなっている。

【００２７】ローサイド側オフセット段５２Ｂは、第２
０のＰＭＯＳ（図７においては「Ｑ２０」と表記）３０
と第２１のＮＭＯＳ（図７においては「Ｑ２１」と表
記）３１がＣＭＯＳ接続されて構成されたものとなって
いる。すなわち、第２０のＰＭＯＳ３０のドレインと第
２１のＮＭＯＳ３１のドレインは、相互に接続される一
方、第２０のＰＭＯＳ３０のソースには、所定の電源電
圧ＶDDが印加されるようになっており、第２１のＮＭＯ
Ｓ３１のソースは、グランドに接続されたものとなって
いる。そして、第２０のＰＭＯＳ３０のゲートは、ロー
サイド側差動増幅段５１Ｂの第１３のＰＭＯＳ２３のゲ
ートと相互に接続されて、所定のバイアス電圧Ｖs2が印
加されるものとなっている。一方、第２１のＮＭＯＳ３
１は、ローサイド側差動増幅段５１Ｂの第１５のＰＭＯ
Ｓ２５と第１７のＮＭＯＳ２７との接続点が接続され
て、ローサイド側差動増幅段５１Ｂの出力信号が印加さ
れるものとなっている。

【００２８】電力出力段５３は、第２２のＰＭＯＳ３２
と第２３のＮＭＯＳ３３によるＣＭＯＳ構成のプッシュ
プル型増幅器が構成されたものとなっている。すなわ
ち、第２２のＰＭＯＳ３２のドレインと第２３のＮＭＯ
Ｓ３３のドレインは、相互に接続されて、電力増幅段１
０２の出力信号が出力される出力端子３４とされる一
方、第２２のＰＭＯＳ３２のゲートには、先の第１８の
ＰＭＯＳ２８と第１９のＮＭＯＳ２９との接続点が、第
２３のＮＭＯＳ３３のゲートには、先の第２０のＰＭＯ
Ｓ３０と第２１のＮＭＯＳ３１との接続点が、それぞれ
接続されたものとなっている。また、第２２のＰＭＯＳ
３２のソースには、所定の電源電圧ＶDDが印加される一
方、第２３のＮＭＯＳ３３のソースは、グランドに接続
されたものとなっている。

【００２９】次に、かかる構成の電力増幅段１０２の動
作について説明することとする。まず、ハイサイド側差
動増幅段５１Ａは、ＮＭＯＳ入力であるため、グランド
（Ｖss）電位から閾値（Ｖth）までの範囲の信号が印加
されても動作しないが、閾値を超え、電源電圧ＶDDまで
の範囲の信号が印加されると動作するものとなってい
る。一方、ローサイド側差動増幅段５１Ｂは、電源電圧
（ＶDD）からＰＭＯＳの閾値（Ｖth）分低い入力電圧に
対しては、動作しないが、閾値（Ｖth）以下グランド電
位（Ｖss）までの入力電圧に対しては動作するものとな
っている。したがって、ハイサイド側差動増幅段５１Ａ
とローサイド側差動増幅段５１Ｂとが設けられた構成に
より、全電源電圧範囲の入力電圧で増幅動作が確保され
るようになっている。ハイサイド側差動増幅段５１Ａの
第１０のＮＭＯＳ２０及びローサイド側差動増幅段５１
Ｂの第１４のＰＭＯＳ２４に、前置増幅段１０１の出力
電圧が印加されると、これらハイサイド側及びローサイ
ド側差動増幅段５１Ａ，５１Ｂの反転入力側（第１０の
ＮＭＯＳ２０のゲート及び第１４のＰＭＯＳ２４のゲー
ト）に電流制限用抵抗器１０を介して帰還される電力出
力段５３の出力電圧と、前置増幅段１０１からの印加電
圧との差電圧が、ハイサイド側差動増幅段５１Ａ、ロー
サイド側差動増幅段５１Ｂで、それぞれ増幅され，その
結果、電力出力段５３の出力電圧が、ハイサイド側及び
ローサイド側差動増幅段５１Ａ，５１Ｂの反転入力側へ
前置増幅段１０１から印加された電圧に等しくなるよう
電力出力段５３の第２２のＰＭＯＳ３２及び第２３のＮ
ＭＯＳ３３の動作状態が制御されることとなる。

【００３０】したがって、ハイサイド側及びローサイド
側差動増幅段５１Ａ，５１Ｂの反転入力側への入力が無
信号状態となると、ハイサイド側及びローサイド側差動
増幅段５１Ａ，５１Ｂの反転入力側及び電力出力段５３
の出力端子３４には、電源電圧の１／２の電圧が現れる
こととなる。そして、この状態においては、電力出力段
５３において、第２２のＰＭＯＳ３２及び第２３のＮＭ
ＯＳ３３の双方が動作状態となるため、貫通電流が流
れ、無効電力が消費されることとなる。それ故、この無
信号時には、電力出力段５３の第２２のＰＭＯＳ３２及
び第２３のＮＭＯＳ３３のゲート電圧は、これらの閾値
（Ｖth）よりも小さい方が、無効電流の低減という観点
からは望ましい。この貫通電流（無効電流）の低減と、
いわゆるクロスオーバ歪みの減少という要求は基本的に
相反する関係にあるが、第２２のＰＭＯＳ３２及び第２
３のＮＭＯＳ３３のゲート電圧のオフセットを適値に設
定することで双方の要求を満足させることが可能であ
る。

【００３１】本発明の実施の形態においては、ハイサイ
ド側オフセット段５２Ａによって第２２のＰＭＯＳ３２
のゲート電圧が、また、ローサイド側オフセット段５２
Ｂによって、第２３のＮＭＯＳ３３のゲート電圧が、第
２２のＰＭＯＳ３２及び第２３のＮＭＯＳ３３の閾値に
応じて数Ｖだけシフトされて印加されるようになってい
る。すなわち、具体的には、ハイサイド側オフセット段
５２Ａにおいては、第１８のＰＭＯＳ２８と第１９のＮ
ＭＯＳ２９のサイズ比（チャンネルの幅Ｗ／チャンネル
長Ｌ）を、また、ローサイド側オフセット段５２Ｂにお
いては、第２０のＰＭＯＳ３０と第２１のＮＭＯＳ３１
のサイズ比（チャンネルの幅Ｗ／チャンネル長Ｌ）を、
ゲート電圧を高くする場合にはＰＭＯＳのサイズ比を大
きくし、低くする場合にはＮＭＯＳのサイズ比を大きく
するように設定することで、ゲート電圧のシフトを実現
している。

【００３２】ここで、このようなオフセットの具体的な
数値例を挙げれば、例えば、電力出力段５３の第２２の
ＰＭＯＳ３２の閾値（Ｖth）が６５０ｍＶである場合に
おいて、無信号時のゲート電圧（Ｖgs）を１５０ｍＶと
してカットオフとなるように、ハイサイド側オフセット
段５２Ａを先に述べたように設計することにより、第２
２のＰＭＯＳ３２のゲート側において５００ｍＶの余裕
を与えることが可能となる。したがって、この場合、こ
の第２２のＰＭＯＳ３２のドレインがフローティング状
態（ハイインピーダンス状態）となる入力電圧範囲は、
５００ｍＶ／Ｇ（但しＧは、ハイサイド側差動増幅段５
１Ａとハイサイド側オフセット段５２Ａの利得の合計
値）となるので、数ｍＶ以下に抑圧されることとなり、
それ故、無効電流の低減と共にクロスオーバ歪みも小さ
く保たれることとなる。

【００３３】さらに、前置増幅段１０１の出力が電流制
限用抵抗器１０を介して第２２のＰＭＯＳ３２と第２３
のＮＭＯＳ３３の相互の接続点、すなわち、出力端子３
４と接続されているため、電力出力段５３がハイインピ
ーダンス状態となる範囲では、前置増幅段１０１の出力
電圧が出力端子３４に出力されることとなるので、実質
的にハイインピーダンス状態は存在しなくなる。特に、
本発明の実施の形態におけるモータ制御回路のように、
モータ７へ通電するトランジスタがいわゆるＨブリッジ
に接続されてなるものにあっては、電力出力段５３の出
力が電源電圧／２となる場合には、モータ７のコイル
（図示せず）へ流れる電流はほぼ零となり、負荷として
のインピーダンスは非常に高くなるため、電流制限用抵
抗器１０を数ＫΩ以上の高い値に設定することが可能と
なる。そして、電流制限用抵抗器１０がこのように高抵
抗値に設定されることで、第２２のＰＭＯＳ３２、第２
３のＮＭＯＳ３３が動作状態にある場合に、出力電圧が
電流制限用抵抗器１０を介して帰還されて回路へ不要な
影響を及ぼすことが回避できるものとなる。

【００３４】

【発明の効果】以上、述べたように、本発明によれば、
出力段がプッシュプル増幅器に構成された演算増幅器を
用いて回路を構成し、それぞれの演算増幅器に接続され
る帰還抵抗器の抵抗値の選定によってスルーレートの調
整を可能としたので、モータの駆動効率を低下させるこ
となく、従来の矩形波によるモータ駆動の際に問題であ
った回転ノイズ、サージ電圧、高調波ノイズの低減を図
ることができるという効果を奏するものである。また、
演算増幅器の電力増幅段において、その終段を形成する
ＣＭＯＳトランジスタのゲート電圧を、その前段に設け
たオフセット段によって所望する大きさにシフトできる
ような構成としたので、従来と異なり、クロスオーバ歪
みを抑圧すると共に貫通電流を抑圧することができると
いう効果を奏するものである。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるモータ制御回路の
基本的な回路構成を示す回路図である。

【図２】図１に示された回路において、ホール素子を等
価回路で表した場合の回路図である。

【図３】ホール素子の出力電圧波形の一例を示す波形図
である。

【図４】図１に示された回路における演算増幅器の入力
電圧波形を示す波形図である。

【図５】図１に示された回路における演算増幅器の出力
電圧波形を示す波形図である。

【図６】図１に示された回路における演算増幅器の構成
例を示す構成図である。

【図７】図６に示された構成を有する演算増幅器の具体
的な回路構成例を示す回路図である。

【図８】従来の回路構成例を示す回路図である。

【符号の説明】 １…第１の演算増幅器 ２…第２の演算増幅器 ３…第１の帰還抵抗器 ４…第２の帰還抵抗器 ５…ホール素子 ５１Ａ…ハイサイド側差動増幅段 ５１Ｂ…ローサイド側差動増幅段 ５２Ａ…ハイサイド側オフセット段 ５２Ｂ…ローサイド側オフセット段 ５３…電力出力段 １０１…前置増幅段 １０２…電力増幅段

フロントページの続き (72)発明者 江田 雄志 埼玉県上福岡市福岡二丁目１番１号 新日 本無線株式会社川越製作所内 Ｆターム(参考） 5H560 BB03 BB12 DA02 EB01 EB05 EC02 EC10 GG01 JJ03 TT05 UA02 XA03 XA12 XB04 5J069 AA01 AA18 AA41 AA47 CA13 CA24 CA36 CA77 FA15 FA17 HA08 HA09 HA17 HA25 HA33 HA42 KA02 KA09 KA12 KA15 MA05 MA08 MA09 MA21 SA00 TA01 TA06

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ホール素子の出力信号を増幅、出力して
   モータへの通電を行う単相全波駆動型のモータ制御回路
   であって、 反転入力端子と出力端子との間に第１の帰還抵抗器が接
   続された第１の演算増幅器と、反転入力端子と出力端子
   との間に第２の帰還抵抗器が接続された第２の演算増幅
   器とを有し、 前記第１の演算増幅器の反転入力端子と前記第２の演算
   増幅器の非反転入力端子とが接続されると共に、当該接
   続点には、前記ホール素子の一方の出力端子が接続さ
   れ、 前記第１の演算増幅器の非反転入力端子と前記第２の演
   算増幅器の反転入力端子とが接続されると共に、当該接
   続点には、前記ホール素子の他方の出力端子が接続さ
   れ、 前記第１の演算増幅器の出力端子と前記第２の演算増幅
   器の出力端子との間に前記モータが接続され、 前記第１及び第２の演算増幅器は、共に、前置増幅を行
   う前置増幅段と前記前置増幅段の出力信号を電力増幅す
   る電力増幅段とを有してなり、前記前置増幅段の出力端
   子と前記電力増幅段の出力端子とは、抵抗器を介して接
   続される一方、 前記電力増幅段は、差動増幅段と、オフセット段と、電
   力出力段とを有してなり、 前記電力出力段は、ＣＭＯＳトランジスタによるプッシ
   ュプル型増幅器で構成されてなり、 前記差動増幅段は、前記前置増幅段の出力信号を差動増
   幅するよう構成されてなり、その反転入力端子には、前
   記前置増幅段の出力端子が接続される一方、その非反転
   入力端子は、前記電力出力段の出力端子に接続されてな
   り、 前記オフセット段は、前記ＣＭＯＳトランジスタのゲー
   トバイアス電圧を所望のレベルにシフトすると共に、前
   記差動増幅段の出力信号を前記電力出力段へ出力するよ
   う構成されてなることを特徴とするモータ制御回路。
2. 【請求項２】 前記オフセット段は、直列接続されたＣ
   ＭＯＳトランジスタからなり、一方のＭＯＳトランジス
   タのゲートには、前記差動増幅段の出力信号が、他方の
   ＭＯＳトランジスタのゲートには、所定のバイアス電圧
   が印加されるよう構成されてなり、前記電力出力段を構
   成するＭＯＳトランジスタのゲートバイアス電圧のシフ
   ト量が、前記ＣＭＯＳトランジスタのサイズ比によって
   設定されてなるものであることを特徴とする請求項１記
   載のモータ制御回路。