JP2002325204A - 撮像装置 - Google Patents
撮像装置Info
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- JP2002325204A JP2002325204A JP2002105289A JP2002105289A JP2002325204A JP 2002325204 A JP2002325204 A JP 2002325204A JP 2002105289 A JP2002105289 A JP 2002105289A JP 2002105289 A JP2002105289 A JP 2002105289A JP 2002325204 A JP2002325204 A JP 2002325204A
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Abstract
(57)【要約】
【課題】 ノイズ成分の少ない画像を得る。
【解決手段】 一つの共通アンプと光電変換部ａ11，ａ
12とを含み、一つの共通アンプを介して光電変換部ａ1
1，ａ12からの信号が出力線に出力されるように配置さ
れた単位セルを水平方向及び垂直方向に２次元状に配列
した撮像装置において、垂直方向の複数の単位セル毎に
一つずつ設けられた複数の垂直出力線５７と、垂直出力
線毎に設けられた、単位セルに含まれる共通アンプを介
した光電変換部からの信号を蓄積する、少なくとも単位
セル内に含まれる光電変換部の数を有する蓄積容量
ＣTN，ＣTS1，ＣTS2と、共通アンプの入力部をリセット
することにより得られる信号を用いて、光電変換部で発
生した光電変換信号とノイズ成分を含む信号からノイズ
成分を除去するノイズ除去手段８７と、各々が異なる垂
直出力線に設けられた複数の蓄積容量に対して共通に設
けられた共通出力線と、を有する。
12とを含み、一つの共通アンプを介して光電変換部ａ1
1，ａ12からの信号が出力線に出力されるように配置さ
れた単位セルを水平方向及び垂直方向に２次元状に配列
した撮像装置において、垂直方向の複数の単位セル毎に
一つずつ設けられた複数の垂直出力線５７と、垂直出力
線毎に設けられた、単位セルに含まれる共通アンプを介
した光電変換部からの信号を蓄積する、少なくとも単位
セル内に含まれる光電変換部の数を有する蓄積容量
ＣTN，ＣTS1，ＣTS2と、共通アンプの入力部をリセット
することにより得られる信号を用いて、光電変換部で発
生した光電変換信号とノイズ成分を含む信号からノイズ
成分を除去するノイズ除去手段８７と、各々が異なる垂
直出力線に設けられた複数の蓄積容量に対して共通に設
けられた共通出力線と、を有する。
Description
【０００１】
【発明の属する技術分野】本発明は画像を撮像する撮像
装置、例えばＡＰＳ（Active Pixel Sensor）を有する
撮像装置に関するものである。
装置、例えばＡＰＳ（Active Pixel Sensor）を有する
撮像装置に関するものである。
【０００２】
【従来の技術】従来、ゲインセル、あるいはＡＰＳを有
する撮像装置には、画素アンプにバイポーラトランジス
タ、ＦＥＴ、ＪＦＥＴ、ＣＭＯＳなどを用いたものがあ
る。これらは光電変換素子であるホトダイオードに蓄積
された信号電荷を各々の方式によって増幅し、画像情報
として読出すものである。信号電荷を増幅する手段は各
々の画素中に存在するため、ゲインセルあるいはＡＰＳ
と呼ばれている。
する撮像装置には、画素アンプにバイポーラトランジス
タ、ＦＥＴ、ＪＦＥＴ、ＣＭＯＳなどを用いたものがあ
る。これらは光電変換素子であるホトダイオードに蓄積
された信号電荷を各々の方式によって増幅し、画像情報
として読出すものである。信号電荷を増幅する手段は各
々の画素中に存在するため、ゲインセルあるいはＡＰＳ
と呼ばれている。
【０００３】ＡＰＳは画素中に増幅手段（アンプ）やそ
の制御手段を有するため、光電変換部の画素に占める割
合（面積率）、あるいは、光が入射する領域の画素に占
める割合（開口率）は小さくなりがちである。従って撮
像装置のダイナミックレンジ、感度、Ｓ／Ｎ比等は低下
する恐れがある。
の制御手段を有するため、光電変換部の画素に占める割
合（面積率）、あるいは、光が入射する領域の画素に占
める割合（開口率）は小さくなりがちである。従って撮
像装置のダイナミックレンジ、感度、Ｓ／Ｎ比等は低下
する恐れがある。
【０００４】増幅手段による面積率、開口率の低下を防
ぐ方法として、例えば特開昭６３−１００８７９号公報
あるいは特開平９−４６５９６号公報に見られるよう
に、複数画素で１つの増幅手段を共有する方法が提案さ
れている。
ぐ方法として、例えば特開昭６３−１００８７９号公報
あるいは特開平９−４６５９６号公報に見られるよう
に、複数画素で１つの増幅手段を共有する方法が提案さ
れている。
【０００５】図１４はその画素構成を示す図である。図
１４において、ＰＤ１，ＰＤ２は光電変換部となるホト
ダイオード、ＭTX1，ＭTX2はホトダイオードＰＤ１，Ｐ
Ｄ２に蓄積された信号電荷を転送する転送用ＭＯＳトラ
ンジスタ、ＭRESはリセット用ＭＯＳトランジスタ、ＭS
F，ＭSELは増幅手段（ソースフォロア）を構成するＭＯ
Ｓトランジスタであり、ＭSELは画素を選択する選択用
スイッチとなっている。
１４において、ＰＤ１，ＰＤ２は光電変換部となるホト
ダイオード、ＭTX1，ＭTX2はホトダイオードＰＤ１，Ｐ
Ｄ２に蓄積された信号電荷を転送する転送用ＭＯＳトラ
ンジスタ、ＭRESはリセット用ＭＯＳトランジスタ、ＭS
F，ＭSELは増幅手段（ソースフォロア）を構成するＭＯ
Ｓトランジスタであり、ＭSELは画素を選択する選択用
スイッチとなっている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記特
開昭６３−１００８７９号公報あるいは特開平９−４６
５９６号公報には光電変換部と増幅手段との具体的な配
置については開示されていなかった。
開昭６３−１００８７９号公報あるいは特開平９−４６
５９６号公報には光電変換部と増幅手段との具体的な配
置については開示されていなかった。
【０００７】本発明は、解像度を低下させることなく、
良好な性能を得ることができる、光電変換部と増幅手段
との配置を有する撮像装置を提供することを目的とす
る。
良好な性能を得ることができる、光電変換部と増幅手段
との配置を有する撮像装置を提供することを目的とす
る。
【０００８】また、本発明は上記の撮像装置に好適に用
いられるノイズ除去手段を有する撮像装置を提供するこ
とを目的とする。
いられるノイズ除去手段を有する撮像装置を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明の撮像装置は、一
つの共通アンプと複数の光電変換部とを含み、前記一つ
の共通アンプを介して前記複数の光電変換部からの信号
が出力線に出力されるように配置された単位セルを水平
方向及び垂直方向に２次元状に配列した撮像装置におい
て、垂直方向の複数の単位セル毎に一つずつ設けられた
複数の垂直出力線と、前記垂直出力線毎に設けられた、
前記単位セルに含まれる前記共通アンプを介した前記複
数の光電変換部からの信号を蓄積する、少なくとも前記
単位セル内に含まれる光電変換部の数を有する蓄積容量
と、前記共通アンプの入力部をリセットすることにより
得られる信号を用いて、前記光電変換部で発生した光電
変換信号とノイズ成分を含む信号からノイズ成分を除去
するノイズ除去手段と、各々が異なる垂直出力線に設け
られた複数の前記蓄積容量に対して共通に設けられた共
通出力線と、を有することを特徴とする。
つの共通アンプと複数の光電変換部とを含み、前記一つ
の共通アンプを介して前記複数の光電変換部からの信号
が出力線に出力されるように配置された単位セルを水平
方向及び垂直方向に２次元状に配列した撮像装置におい
て、垂直方向の複数の単位セル毎に一つずつ設けられた
複数の垂直出力線と、前記垂直出力線毎に設けられた、
前記単位セルに含まれる前記共通アンプを介した前記複
数の光電変換部からの信号を蓄積する、少なくとも前記
単位セル内に含まれる光電変換部の数を有する蓄積容量
と、前記共通アンプの入力部をリセットすることにより
得られる信号を用いて、前記光電変換部で発生した光電
変換信号とノイズ成分を含む信号からノイズ成分を除去
するノイズ除去手段と、各々が異なる垂直出力線に設け
られた複数の前記蓄積容量に対して共通に設けられた共
通出力線と、を有することを特徴とする。
【００１０】
【発明の実施の形態】本発明の実施形態の説明に先だっ
て本発明にいたる技術的背景について説明する。
て本発明にいたる技術的背景について説明する。
【００１１】本発明者らは、前述した、特開昭６３−１
００８７９号公報あるいは特開平９−４６５９６号公報
に見られるような、複数画素で１つの増幅手段（アン
プ）を共有する撮像装置における、画素レイアウトを検
討した。
００８７９号公報あるいは特開平９−４６５９６号公報
に見られるような、複数画素で１つの増幅手段（アン
プ）を共有する撮像装置における、画素レイアウトを検
討した。
【００１２】図１１に撮像装置の一例の画素レイアウト
図を示す。本例は画素の２行毎に増幅手段を共有する例
であり、２つのホトダイオード２０３（ａ11とａ21、ａ
12とａ22、ａ31とａ41、ａ32とａ42、・・・）の間に増
幅手段２０４が配置されている。ここで２０１は２行分
の繰返し単位セル、２０２は１列分の繰返し単位セルを
示す。
図を示す。本例は画素の２行毎に増幅手段を共有する例
であり、２つのホトダイオード２０３（ａ11とａ21、ａ
12とａ22、ａ31とａ41、ａ32とａ42、・・・）の間に増
幅手段２０４が配置されている。ここで２０１は２行分
の繰返し単位セル、２０２は１列分の繰返し単位セルを
示す。
【００１３】図１２により具体的な画素のパターンレイ
アウト図を示す。撮像装置はＣＭＯＳセンサーである。
アウト図を示す。撮像装置はＣＭＯＳセンサーである。
【００１４】図１２において、２２１は前述の繰返しの
単位セル（図中の点線領域）であり、２画素分の大きさ
で、行、列方向に繰返し配置されている。ホトダイオー
ド２２２ａ，２２２ｂ（図中、太線線で囲われた領域）
に入射された光は蓄積電荷である電子に変換され、ホト
ダイオード２２２ａ，２２２ｂ中に蓄積される。蓄積さ
れた電荷は奇数行転送ゲート２２３、あるいは偶数行転
送ゲート２２４によってフローティングディフュージョ
ン２２５（図中、太線線で囲われた領域）に転送され、
増幅手段であるＭＯＳ型アンプの入力ゲート（フローテ
ィングゲート）２２６に運ばれる。この蓄積電荷によっ
てＭＯＳ型アンプを流れる電流は変調を受け、その出力
電流は垂直信号線２２７によって画素アレーから取出さ
れる。
単位セル（図中の点線領域）であり、２画素分の大きさ
で、行、列方向に繰返し配置されている。ホトダイオー
ド２２２ａ，２２２ｂ（図中、太線線で囲われた領域）
に入射された光は蓄積電荷である電子に変換され、ホト
ダイオード２２２ａ，２２２ｂ中に蓄積される。蓄積さ
れた電荷は奇数行転送ゲート２２３、あるいは偶数行転
送ゲート２２４によってフローティングディフュージョ
ン２２５（図中、太線線で囲われた領域）に転送され、
増幅手段であるＭＯＳ型アンプの入力ゲート（フローテ
ィングゲート）２２６に運ばれる。この蓄積電荷によっ
てＭＯＳ型アンプを流れる電流は変調を受け、その出力
電流は垂直信号線２２７によって画素アレーから取出さ
れる。
【００１５】上記撮像装置（２次元画素アレー）のＸ−
Ｙアドレッシングは、垂直信号線２２７と、奇数行走査
線２２８、偶数行走査線２２９、行選択線２３０によっ
て行われている。また、これらの配線の他に電源ＶDDの
配線２３１と、フローティングディフュージョン２２５
と、入力ゲート２２６を所定の電圧にリセットするため
のリセット線２３２が同じく水平方向に配線されてい
る。
Ｙアドレッシングは、垂直信号線２２７と、奇数行走査
線２２８、偶数行走査線２２９、行選択線２３０によっ
て行われている。また、これらの配線の他に電源ＶDDの
配線２３１と、フローティングディフュージョン２２５
と、入力ゲート２２６を所定の電圧にリセットするため
のリセット線２３２が同じく水平方向に配線されてい
る。
【００１６】配線２２８〜２３２はセル内の配線よりも
上方に配置されており、従ってその分基本寸法は太めで
ある。この５本の不透明な配線２２８〜２３２は光学的
に不感領域となるため、分散配置された増幅手段はこれ
らの配線２２８〜２３２の下に置かれる。そこで、ホト
ダイオードの位置を上下に配置することが考えられる。
上方に配置されており、従ってその分基本寸法は太めで
ある。この５本の不透明な配線２２８〜２３２は光学的
に不感領域となるため、分散配置された増幅手段はこれ
らの配線２２８〜２３２の下に置かれる。そこで、ホト
ダイオードの位置を上下に配置することが考えられる。
【００１７】しかし、このような配置は図１１から明ら
かなように、光電変換素子の配列が等ピッチとはならな
いので、次のような問題が生じる。
かなように、光電変換素子の配列が等ピッチとはならな
いので、次のような問題が生じる。
【００１８】すなわち、同色の等ピッチでない配列は、
部分的に空間周波数、解像度が等しくないために、解像
度の低下、モアレ縞等の不良を発生させる。
部分的に空間周波数、解像度が等しくないために、解像
度の低下、モアレ縞等の不良を発生させる。
【００１９】なお図１３（ａ），（ｂ）に示したような
異なった色の配置を用いて光電変換素子のピッチを同色
間で揃えるといった方法も考えられるが、以下の２つの
点で不満足な点が残る。
異なった色の配置を用いて光電変換素子のピッチを同色
間で揃えるといった方法も考えられるが、以下の２つの
点で不満足な点が残る。
【００２０】１つは配列によって使用される色が限定さ
れるという点であり、もう１つはＧ以外の画素からも輝
度信号Ｙを合成しているため、解像度に対してモアレの
影響があるという点である。
れるという点であり、もう１つはＧ以外の画素からも輝
度信号Ｙを合成しているため、解像度に対してモアレの
影響があるという点である。
【００２１】本発明者らは上記の点に鑑み、さらに検討
を進めた結果、複数画素中に分散された増幅手段を有す
るＡＰＳにおいても、光電変換部のピッチを一定とする
ことによって、解像度の低下とモアレ縞の発生を防止
し、開口率等を向上させ、良好な性能を得ることができ
る撮像装置を見出した。
を進めた結果、複数画素中に分散された増幅手段を有す
るＡＰＳにおいても、光電変換部のピッチを一定とする
ことによって、解像度の低下とモアレ縞の発生を防止
し、開口率等を向上させ、良好な性能を得ることができ
る撮像装置を見出した。
【００２２】以下、本発明の実施形態について図面を用
いて説明する。
いて説明する。
【００２３】図１（ａ）は縦方向の画素が増幅手段１２
を共有する例を示す図であり、図１（ｂ）は横方向の画
素が増幅手段１２を共有する例を示す図である。
を共有する例を示す図であり、図１（ｂ）は横方向の画
素が増幅手段１２を共有する例を示す図である。
【００２４】図１（ａ）では、１つの増幅手段１２を共
有する縦方向の二つの光電変換部（ａ11とａ21、ａ31と
ａ41、ａ12とａ22、ａ32とａ42、・・・）が隣接するよ
うに配置され、この配置された二つの光電変換部に沿っ
て増幅手段１２を配置することで、光電変換部（ａ11，
ａ21，ａ31，ａ41，・・・、ａ12，ａ22，ａ32，ａ42，
・・・）が等間隔で配置できるようにした。なお、１３
は２行分の繰返し単位セル、１４は１列分の繰返し単位
セルを示す。
有する縦方向の二つの光電変換部（ａ11とａ21、ａ31と
ａ41、ａ12とａ22、ａ32とａ42、・・・）が隣接するよ
うに配置され、この配置された二つの光電変換部に沿っ
て増幅手段１２を配置することで、光電変換部（ａ11，
ａ21，ａ31，ａ41，・・・、ａ12，ａ22，ａ32，ａ42，
・・・）が等間隔で配置できるようにした。なお、１３
は２行分の繰返し単位セル、１４は１列分の繰返し単位
セルを示す。
【００２５】また図１（ｂ）では、１つの増幅手段１２
を共有する横方向の二つの光電変換部（ａ11とａ12、ａ
13とａ14、ａ21とａ22、ａ23とａ24、ａ31とａ32、ａ33
とａ34、・・・）が隣接するように配置され、配置され
た複数の光電変換部に沿って増幅手段１２を配置するこ
とで、光電変換部（ａ11，ａ12，ａ13，ａ14，・・・、
ａ21，ａ22，ａ23，ａ24，・・・、ａ31，ａ32，ａ33，
ａ34，・・・）が等間隔で配置できるようにした。な
お、１５は１行分の繰返し単位セル、１６は２列分の繰
返し単位セルを示す。
を共有する横方向の二つの光電変換部（ａ11とａ12、ａ
13とａ14、ａ21とａ22、ａ23とａ24、ａ31とａ32、ａ33
とａ34、・・・）が隣接するように配置され、配置され
た複数の光電変換部に沿って増幅手段１２を配置するこ
とで、光電変換部（ａ11，ａ12，ａ13，ａ14，・・・、
ａ21，ａ22，ａ23，ａ24，・・・、ａ31，ａ32，ａ33，
ａ34，・・・）が等間隔で配置できるようにした。な
お、１５は１行分の繰返し単位セル、１６は２列分の繰
返し単位セルを示す。
【００２６】本例では１つの増幅手段を共有する光電変
換部の数はＮ＝２であるが、３以上の任意の数で構わな
い。
換部の数はＮ＝２であるが、３以上の任意の数で構わな
い。
【００２７】また本発明者らは上記のような複数画素で
１つの増幅手段を共有する撮像装置のノイズ除去に好適
に用いられる信号読み出し回路も見出した。
１つの増幅手段を共有する撮像装置のノイズ除去に好適
に用いられる信号読み出し回路も見出した。
【００２８】以下、図３及び図８を用いてノイズ除去の
動作について説明する。まず、リセット用ＭＯＳトラン
ジスタＭRESにより、リセットを行なった後に、ソース
フォロア回路を構成するＭＯＳトランジスタＭSF，ＭSE
Lからノイズ信号を読み出す、次にホトトランジスタａ1
1に蓄積された信号を転送用ＭＯＳトランジスタＭTX1を
通してＭＯＳトランジスタＭSFのゲートに転送し、ＭＯ
ＳトランジスタＭSF，ＭSELを通して第一の信号として
読み出す。次いで、同様にしてリセットを行なった後
に、さらに、ホトトランジスタａ12に蓄積された信号を
転送用ＭＯＳトランジスタＭTX2を通してＭＯＳトラン
ジスタＭSFのゲートに転送し、ＭＯＳトランジスタＭS
F，ＭSELを通して第二の信号として読み出す。こうし
て、ノイズ信号、第一の信号、第二の信号が得られる
が、第一の信号、第二の信号からノイズ信号を減算すれ
ば、ノイズ成分が除去されたホトトランジスタａ11から
のセンサ信号、ノイズ成分が除去されたホトトランジス
タａ12からのセンサ信号を得ることができる。
動作について説明する。まず、リセット用ＭＯＳトラン
ジスタＭRESにより、リセットを行なった後に、ソース
フォロア回路を構成するＭＯＳトランジスタＭSF，ＭSE
Lからノイズ信号を読み出す、次にホトトランジスタａ1
1に蓄積された信号を転送用ＭＯＳトランジスタＭTX1を
通してＭＯＳトランジスタＭSFのゲートに転送し、ＭＯ
ＳトランジスタＭSF，ＭSELを通して第一の信号として
読み出す。次いで、同様にしてリセットを行なった後
に、さらに、ホトトランジスタａ12に蓄積された信号を
転送用ＭＯＳトランジスタＭTX2を通してＭＯＳトラン
ジスタＭSFのゲートに転送し、ＭＯＳトランジスタＭS
F，ＭSELを通して第二の信号として読み出す。こうし
て、ノイズ信号、第一の信号、第二の信号が得られる
が、第一の信号、第二の信号からノイズ信号を減算すれ
ば、ノイズ成分が除去されたホトトランジスタａ11から
のセンサ信号、ノイズ成分が除去されたホトトランジス
タａ12からのセンサ信号を得ることができる。
【００２９】また、クロックのタイミングを変更するこ
とにより、読み出される第２の信号は、ＭＯＳトランジ
スタＭSFのゲートにはホトトランジスタａ11から転送さ
れた信号が残留した状態で、ホトトランジスタａ12から
信号を転送すると、ホトトランジスタａ11から転送され
た信号とホトトランジスタａ12から転送された信号との
加算信号を得ることが出来る。
とにより、読み出される第２の信号は、ＭＯＳトランジ
スタＭSFのゲートにはホトトランジスタａ11から転送さ
れた信号が残留した状態で、ホトトランジスタａ12から
信号を転送すると、ホトトランジスタａ11から転送され
た信号とホトトランジスタａ12から転送された信号との
加算信号を得ることが出来る。
【００３０】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。 （第１の実施例）図２に本発明の一実施例である撮像装
置のシステムブロック図を示す。同図に示すように、光
学系２１を通って入射した画像光はＣＭＯＳセンサー２
２上に結像する。ＣＭＯＳセンサー２２上に配置されて
いる画素アレーによって、光情報は電気信号へと変換さ
れる。その電気信号は信号処理回路２３によって予め決
められた方法によって信号変換、処理され、出力され
る。信号処理された信号は、記録系・通信系２４により
情報記録装置により記録、あるいは情報転送される。記
録あるいは転送された信号は再生系２７により再生され
る。ＣＭＯＳセンサー２２、信号処理回路２３はタイミ
ング制御回路２５により制御され、光学系２１、タイミ
ング制御回路２５、記録系・通信系２４、再生系２７は
システムコントロール回路２６により制御される。
詳細に説明する。 （第１の実施例）図２に本発明の一実施例である撮像装
置のシステムブロック図を示す。同図に示すように、光
学系２１を通って入射した画像光はＣＭＯＳセンサー２
２上に結像する。ＣＭＯＳセンサー２２上に配置されて
いる画素アレーによって、光情報は電気信号へと変換さ
れる。その電気信号は信号処理回路２３によって予め決
められた方法によって信号変換、処理され、出力され
る。信号処理された信号は、記録系・通信系２４により
情報記録装置により記録、あるいは情報転送される。記
録あるいは転送された信号は再生系２７により再生され
る。ＣＭＯＳセンサー２２、信号処理回路２３はタイミ
ング制御回路２５により制御され、光学系２１、タイミ
ング制御回路２５、記録系・通信系２４、再生系２７は
システムコントロール回路２６により制御される。
【００３１】図３に上記ＣＭＯＳセンサーの一画素分の
回路構成図を示す。図３において、ａ11，ａ12は光電変
換部となるホトダイオード、ＭTX1，ＭTX2はホトダイオ
ードａ11，ａ12に蓄積された信号電荷をフローティング
ディフュージョン（以下、ＦＤと記す。）に転送する転
送用ＭＯＳトランジスタ、ＭRESはＦＤをリセットする
リセット用ＭＯＳトランジスタ、ＭSF，ＭSELはソース
フォロア回路を構成するＭＯＳトランジスタであり、Ｍ
SELは画素を選択する選択スイッチとなっている。
回路構成図を示す。図３において、ａ11，ａ12は光電変
換部となるホトダイオード、ＭTX1，ＭTX2はホトダイオ
ードａ11，ａ12に蓄積された信号電荷をフローティング
ディフュージョン（以下、ＦＤと記す。）に転送する転
送用ＭＯＳトランジスタ、ＭRESはＦＤをリセットする
リセット用ＭＯＳトランジスタ、ＭSF，ＭSELはソース
フォロア回路を構成するＭＯＳトランジスタであり、Ｍ
SELは画素を選択する選択スイッチとなっている。
【００３２】図４に本実施例のＣＭＯＳセンサーの画素
アレー部の具体的なパターンレイアウト図を示す。図５
は図４の配線の一部を除去した図である。
アレー部の具体的なパターンレイアウト図を示す。図５
は図４の配線の一部を除去した図である。
【００３３】図４に示すＣＭＯＳセンサーは単結晶シリ
コン基板上にレイアウトルール０．４μｍによって形成
されており、画素の大きさは８μｍ角であり、増幅手段
であるソースフォロワーアンプは縦方向の２画素で共有
されている。従って、図中点線領域で示した繰返し単位
セル３１の大きさは８μｍ×１６μｍ角であり、２次元
アレーが形成されている。
コン基板上にレイアウトルール０．４μｍによって形成
されており、画素の大きさは８μｍ角であり、増幅手段
であるソースフォロワーアンプは縦方向の２画素で共有
されている。従って、図中点線領域で示した繰返し単位
セル３１の大きさは８μｍ×１６μｍ角であり、２次元
アレーが形成されている。
【００３４】光電変換素子であるホトダイオード３２
ａ，３２ｂは各画素の右側（図中の右側）に形成されて
おり、その形状は上下でほぼ同一である。また光を感知
する領域の重心ｇは各画素に対して同一になるように設
計されている。なお、理解の容易化のために図５におい
てはホトダイオード３２ａ，３２ｂの領域、およびＦＤ
３５の領域を太線で示している。図４において、３８は
奇数行転送ゲート３３を制御する奇数行走査線、３９は
偶数行転送ゲート３４を制御する偶数行走査線、４０は
行選択線、４２はＭＯＳゲート４３を制御するリセット
線である。なお図５ではこれらの配線３８〜４２は除か
れて示されている。
ａ，３２ｂは各画素の右側（図中の右側）に形成されて
おり、その形状は上下でほぼ同一である。また光を感知
する領域の重心ｇは各画素に対して同一になるように設
計されている。なお、理解の容易化のために図５におい
てはホトダイオード３２ａ，３２ｂの領域、およびＦＤ
３５の領域を太線で示している。図４において、３８は
奇数行転送ゲート３３を制御する奇数行走査線、３９は
偶数行転送ゲート３４を制御する偶数行走査線、４０は
行選択線、４２はＭＯＳゲート４３を制御するリセット
線である。なお図５ではこれらの配線３８〜４２は除か
れて示されている。
【００３５】ホトダイオード３２ａ，３２ｂ中に蓄積さ
れた信号電荷は奇数行転送ゲート３３、あるいは偶数行
転送ゲート３４を通ってＦＤ３５に導かれる。両ゲート
３３，３４のＭＯＳサイズはＬ＝０．４μｍ、Ｗ＝１．
０μｍ（Ｌはチャネル長、Ｗはチャネル幅を示す。）で
ある。ＦＤ３５は幅０．４μｍのＡｌ配線によってソー
スフォロワーの入力ゲート３６に接続されており、ＦＤ
３５に転送された信号電荷は入力ゲート３５の電圧を変
調させる。入力ゲート３６のＭＯＳの大きさはＬ＝０．
８μｍ、Ｗ＝１．０μｍであり、ＦＤ３５と入力ゲート
３６の容量の和は５ｆＦ程度である。Ｑ＝ＣＶであるか
ら、１０5 個の電子の蓄積によって入力ゲート３６の電
圧は、３．２Ｖ変化することになる。
れた信号電荷は奇数行転送ゲート３３、あるいは偶数行
転送ゲート３４を通ってＦＤ３５に導かれる。両ゲート
３３，３４のＭＯＳサイズはＬ＝０．４μｍ、Ｗ＝１．
０μｍ（Ｌはチャネル長、Ｗはチャネル幅を示す。）で
ある。ＦＤ３５は幅０．４μｍのＡｌ配線によってソー
スフォロワーの入力ゲート３６に接続されており、ＦＤ
３５に転送された信号電荷は入力ゲート３５の電圧を変
調させる。入力ゲート３６のＭＯＳの大きさはＬ＝０．
８μｍ、Ｗ＝１．０μｍであり、ＦＤ３５と入力ゲート
３６の容量の和は５ｆＦ程度である。Ｑ＝ＣＶであるか
ら、１０5 個の電子の蓄積によって入力ゲート３６の電
圧は、３．２Ｖ変化することになる。
【００３６】ＶDD端子４１から流れ込む電流は入力ゲー
ト３６によって変調され、垂直信号線３７に流出する。
垂直信号線３７に流出する電流は図示しない信号処理回
路によって、信号処理され、最終的には画像情報とな
る。
ト３６によって変調され、垂直信号線３７に流出する。
垂直信号線３７に流出する電流は図示しない信号処理回
路によって、信号処理され、最終的には画像情報とな
る。
【００３７】その後、ホトダイオード３２ａ，３２ｂ、
ＦＤ３５、入力ゲート３６の電位を所定の値のＶDDとす
るために、リセット線４２に接続されたＭＯＳゲート４
３を開くことで（このとき、奇数行転送ゲート３３、偶
数行転送ゲート３４も開く）、ホトダイオード３２ａ，
３２ｂ、ＦＤ３５、入力ゲート３６はＶDD端子とショー
トされる。
ＦＤ３５、入力ゲート３６の電位を所定の値のＶDDとす
るために、リセット線４２に接続されたＭＯＳゲート４
３を開くことで（このとき、奇数行転送ゲート３３、偶
数行転送ゲート３４も開く）、ホトダイオード３２ａ，
３２ｂ、ＦＤ３５、入力ゲート３６はＶDD端子とショー
トされる。
【００３８】その後、奇数行転送ゲート３３，偶数行転
送ゲート３４を閉じることで、ホトダイオード３２ａ，
３２ｂの電荷蓄積が再び始まる。
送ゲート３４を閉じることで、ホトダイオード３２ａ，
３２ｂの電荷蓄積が再び始まる。
【００３９】ここで注目すべきは水平方向に貫通する配
線の総数Ｎは、奇数行走査線３８、偶数行走査線３９、
行選択線４０、リセット線４２の合計Ｎ＝４であり、上
下画素に各２本毎分配されている点である。
線の総数Ｎは、奇数行走査線３８、偶数行走査線３９、
行選択線４０、リセット線４２の合計Ｎ＝４であり、上
下画素に各２本毎分配されている点である。
【００４０】前述の通り、画素間の配線は上方に存在す
る太い配線であるため、その本数の増加は徒らに不感領
域を増大させ、開口面積を低下させる。また、上方に２
本、下方に３本といった通し方は、ホトダイオードの開
口大きさ及び重心位置を上下で不一致にする恐れがあ
る。
る太い配線であるため、その本数の増加は徒らに不感領
域を増大させ、開口面積を低下させる。また、上方に２
本、下方に３本といった通し方は、ホトダイオードの開
口大きさ及び重心位置を上下で不一致にする恐れがあ
る。
【００４１】本実施例ではこれを避けるために、最上層
にある金属遮光層とスルーホール４１にて画素中で接続
することによって、ＶDD電源を確保している。
にある金属遮光層とスルーホール４１にて画素中で接続
することによって、ＶDD電源を確保している。
【００４２】本実施例によれば画素ピッチが等しい比較
的高面積率、高開口率なＣＭＯＳセンサーを提供するこ
とができる。
的高面積率、高開口率なＣＭＯＳセンサーを提供するこ
とができる。
【００４３】なお、本実施例における面積率、開口率は
例えば公知のオンチップ凸レンズ等の技術を用いて更に
向上させることができる。
例えば公知のオンチップ凸レンズ等の技術を用いて更に
向上させることができる。
【００４４】また本実施例に用いたＶDD電源供給用の金
属層は遮光膜である必要はなく、画素全体に渡る、例え
ば容量形成用の一方の電極等でも良い。 （第２の実施例）本発明の他の実施例である撮像装置の
具体的なパターンレイアウト図を図６に示す。図７
（ａ）は図６の配線の一部を除去した図、図７（ｂ），
（ｃ）はＦＤ近傍を示す部分拡大図である。図７（ｂ）
はゲート５４上の配線を除去した場合の図、図７（ｃ）
はゲート５４上の配線を示した場合の図である。
属層は遮光膜である必要はなく、画素全体に渡る、例え
ば容量形成用の一方の電極等でも良い。 （第２の実施例）本発明の他の実施例である撮像装置の
具体的なパターンレイアウト図を図６に示す。図７
（ａ）は図６の配線の一部を除去した図、図７（ｂ），
（ｃ）はＦＤ近傍を示す部分拡大図である。図７（ｂ）
はゲート５４上の配線を除去した場合の図、図７（ｃ）
はゲート５４上の配線を示した場合の図である。
【００４５】図７において、ホトダイオード５２ａ，５
２ｂの領域、およびＦＤ５５の領域を太線で示してい
る。本実施例は実施例１と同様にＣＭＯＳセンサーであ
り、横方向の２画素で増幅手段であるソースフォロワー
を共有した例である。同様にホトダイオードの重心ｇは
左右画素で同一の場所にある。
２ｂの領域、およびＦＤ５５の領域を太線で示してい
る。本実施例は実施例１と同様にＣＭＯＳセンサーであ
り、横方向の２画素で増幅手段であるソースフォロワー
を共有した例である。同様にホトダイオードの重心ｇは
左右画素で同一の場所にある。
【００４６】図６および図７において、５２ａ，５２ｂ
はホトダイオード、５３，５４は奇数列転送ゲート，偶
数列転送ゲート、５５はＦＤ、５６はソースフォロワー
の入力ゲート、５７は垂直信号線、５８は奇数列転送ゲ
ート５３を制御する奇数列走査線、５９は偶数列転送ゲ
ート５４を制御する偶数列走査線、６０は行選択線、６
２はＭＯＳゲート６３を制御するリセット線である。な
お、ソースフォロワーの入力ゲート５６とＦＤ５５とを
接続する配線は図７（ｃ）に示すようにゲート５４上で
交差するように設けられている。
はホトダイオード、５３，５４は奇数列転送ゲート，偶
数列転送ゲート、５５はＦＤ、５６はソースフォロワー
の入力ゲート、５７は垂直信号線、５８は奇数列転送ゲ
ート５３を制御する奇数列走査線、５９は偶数列転送ゲ
ート５４を制御する偶数列走査線、６０は行選択線、６
２はＭＯＳゲート６３を制御するリセット線である。な
お、ソースフォロワーの入力ゲート５６とＦＤ５５とを
接続する配線は図７（ｃ）に示すようにゲート５４上で
交差するように設けられている。
【００４７】本実施例の面積率、開口率は前述の縦方向
の実施例１より改善されており、更に広ダイナミックレ
ンジ、高感度、高Ｓ／Ｎなセンサーと成っている。
の実施例１より改善されており、更に広ダイナミックレ
ンジ、高感度、高Ｓ／Ｎなセンサーと成っている。
【００４８】本実施例では水平方向には最低限必要であ
る４本のみの配線が通っており、Ｖ DD電源６１は、垂直
信号線５７と対称な位置で縦方向に通過している。 （第３の実施例）次に信号処理回路部を含む本発明に係
わる撮像装置について説明する。図８に本実施例の信号
処理回路部を含む撮像装置の等価回路図を示す。また図
９、図１０にその動作を示すタイミングチャートを示
す。
る４本のみの配線が通っており、Ｖ DD電源６１は、垂直
信号線５７と対称な位置で縦方向に通過している。 （第３の実施例）次に信号処理回路部を含む本発明に係
わる撮像装置について説明する。図８に本実施例の信号
処理回路部を含む撮像装置の等価回路図を示す。また図
９、図１０にその動作を示すタイミングチャートを示
す。
【００４９】図９に示すように、垂直ブランキング期間
を表わすクロックφV(n)によって垂直走査が開始され
る。まず１行目のリセット線６２に印加される信号φTX
R0-1が水平ブランキング期間（φHBLがハイレベルの期
間）中に活性化し、次いで２行目、３行目が同様に行わ
れる。これにより、各行の画素がリセット電位であるＶ
DDにリセットされる（図９）。
を表わすクロックφV(n)によって垂直走査が開始され
る。まず１行目のリセット線６２に印加される信号φTX
R0-1が水平ブランキング期間（φHBLがハイレベルの期
間）中に活性化し、次いで２行目、３行目が同様に行わ
れる。これにより、各行の画素がリセット電位であるＶ
DDにリセットされる（図９）。
【００５０】各水平期間中には図１０に示したように、
期間Ｔ1では信号φRVがハイレベルとなって、垂直信号
線５７に接続するリセット用トランジスタ８０がオン
し、垂直信号線５７がリセットされる。それと共にφT
N 、φTS1、φTS2がハイレベルとなって各ゲートトラン
ジスタ８２-1，８２-2，８２-3がオンし、信号読出用ト
ランジスタ８４-1，８４-2，８４-3より前までの配線と
蓄積容量８３-1，８３-2，８３-3（ＣTN，ＣTS1，
ＣTS2）が垂直信号線５７と導通し、同様にリセットさ
れる。これにより、蓄積容量８３-1，８３-2，８３-3等
に蓄積していた電荷が除去される。
期間Ｔ1では信号φRVがハイレベルとなって、垂直信号
線５７に接続するリセット用トランジスタ８０がオン
し、垂直信号線５７がリセットされる。それと共にφT
N 、φTS1、φTS2がハイレベルとなって各ゲートトラン
ジスタ８２-1，８２-2，８２-3がオンし、信号読出用ト
ランジスタ８４-1，８４-2，８４-3より前までの配線と
蓄積容量８３-1，８３-2，８３-3（ＣTN，ＣTS1，
ＣTS2）が垂直信号線５７と導通し、同様にリセットさ
れる。これにより、蓄積容量８３-1，８３-2，８３-3等
に蓄積していた電荷が除去される。
【００５１】次いで期間Ｔ2 で、リセット線６２に印加
される信号φTXR0がハイレベルとなって画素中のソース
フォロワーアンプの入力ゲートであるフローティングゲ
ートがＶDDにリセットされる。
される信号φTXR0がハイレベルとなって画素中のソース
フォロワーアンプの入力ゲートであるフローティングゲ
ートがＶDDにリセットされる。
【００５２】次いで期間Ｔ3 で、信号φLがハイレベル
となって、垂直信号線５７に接続する接地用トランジス
タ８１がオンし、垂直信号線５７が接地される。それと
共にノイズ成分を蓄積するための蓄積容量ＣTN８３-1を
垂直信号線５７に接続するために、φTN をハイレベル
とし、ゲートトランジスタ８２-1をオンさせる。その時
には行選択線６０に印加される信号φSOはハイレベルと
なっており、フローティングゲートの電位（〜ＶDD）に
応じた電流がＶDD端子から蓄積容量ＣTN８３-1へ向かっ
て流れ込むことによって、蓄積容量ＣTN８３-1はノイズ
成分の電荷を保持するようになる。
となって、垂直信号線５７に接続する接地用トランジス
タ８１がオンし、垂直信号線５７が接地される。それと
共にノイズ成分を蓄積するための蓄積容量ＣTN８３-1を
垂直信号線５７に接続するために、φTN をハイレベル
とし、ゲートトランジスタ８２-1をオンさせる。その時
には行選択線６０に印加される信号φSOはハイレベルと
なっており、フローティングゲートの電位（〜ＶDD）に
応じた電流がＶDD端子から蓄積容量ＣTN８３-1へ向かっ
て流れ込むことによって、蓄積容量ＣTN８３-1はノイズ
成分の電荷を保持するようになる。
【００５３】次に期間Ｔ4 で、奇数列走査線５８に印加
される信号φTX00がハイレベルとなって画素中にある奇
数列転送ゲートがオンし、ホトダイオードａ11中の画像
光に対応する蓄積電荷がフローティングゲートに転送さ
れる。その時には垂直信号線５７に接続される蓄積容量
は、φTN をロウレベル、φTS1をハイレベルとすること
で、ノイズ蓄積用の蓄積容量ＣTNから信号蓄積用の蓄積
容量ＣTS1となっており、ホトダイオードａ11に相当す
る奇数列の信号の電荷が垂直信号線５７を介して蓄積容
量ＣTS1に保持される。
される信号φTX00がハイレベルとなって画素中にある奇
数列転送ゲートがオンし、ホトダイオードａ11中の画像
光に対応する蓄積電荷がフローティングゲートに転送さ
れる。その時には垂直信号線５７に接続される蓄積容量
は、φTN をロウレベル、φTS1をハイレベルとすること
で、ノイズ蓄積用の蓄積容量ＣTNから信号蓄積用の蓄積
容量ＣTS1となっており、ホトダイオードａ11に相当す
る奇数列の信号の電荷が垂直信号線５７を介して蓄積容
量ＣTS1に保持される。
【００５４】次に期間Ｔ5 では、φRVがハイレベルと
なって垂直信号線５７のみがリセットされる。他の回路
はφSO、φTN 〜φTS2がロウレベルであるのでリセット
の影響は受けず、その状態は保持されたままである。
なって垂直信号線５７のみがリセットされる。他の回路
はφSO、φTN 〜φTS2がロウレベルであるのでリセット
の影響は受けず、その状態は保持されたままである。
【００５５】次に期間Ｔ5と期間Ｔ6との間でリセット線
６２に印加される信号φTXR0がハイレベルとなって画素
中の入力ゲートがＶDDにリセットされる。
６２に印加される信号φTXR0がハイレベルとなって画素
中の入力ゲートがＶDDにリセットされる。
【００５６】次に期間Ｔ6 では、今度は偶数列走査線５
９に印加される信号φTxoe がハイレベルになって偶数
列のホトダイオードａ12の蓄積電荷がフローティングゲ
ートに転送され、その時には垂直信号線５７に接続され
る蓄積容量は、φTS2をハイレベルとすることで信号蓄
積用の蓄積容量ＣTS2 となっており、ホトダイオード
ａ12に相当する偶数列の信号電荷が垂直信号線５７を介
して蓄積容量ＣTS2に保持される。
９に印加される信号φTxoe がハイレベルになって偶数
列のホトダイオードａ12の蓄積電荷がフローティングゲ
ートに転送され、その時には垂直信号線５７に接続され
る蓄積容量は、φTS2をハイレベルとすることで信号蓄
積用の蓄積容量ＣTS2 となっており、ホトダイオード
ａ12に相当する偶数列の信号電荷が垂直信号線５７を介
して蓄積容量ＣTS2に保持される。
【００５７】このようにして１行分のノイズ成分、第一
の信号、第二の信号の電荷が蓄積容量ＣTN、ＣTS1 、Ｃ
TS2 に各列毎に蓄積される。
の信号、第二の信号の電荷が蓄積容量ＣTN、ＣTS1 、Ｃ
TS2 に各列毎に蓄積される。
【００５８】次に期間Ｔ7 においては、各列の蓄積容量
ＣTN〜ＣTS2 に蓄積された電荷を各々順次増幅アンプ８
６-1〜８６-3に転送するため、水平シフトレジスタ７１
により水平走査パルスφＨｎを各列毎に順次ハイレベル
とすることによって各列毎に配置されたゲートトランジ
スタ８４-1，８４-2，８４-3をオンし、各列毎の蓄積容
量ＣTN〜ＣTS2 と増幅アンプ８６-1〜８６-3を導通させ
る。増幅アンプ８６-1〜８６-3からはノイズ成分と、第
一の信号、第二の信号が出力され、差動アンプ８７-1に
よって第一の信号からノイズ成分が引かれた成分Ｓ１が
出力され、また差動アンプ８７-2によって第二の信号か
らノイズ成分が引かれた成分Ｓ２が出力される。また期
間Ｔ7 は、ホトダイオードの光電荷蓄積が行われる期間
でもある。
ＣTN〜ＣTS2 に蓄積された電荷を各々順次増幅アンプ８
６-1〜８６-3に転送するため、水平シフトレジスタ７１
により水平走査パルスφＨｎを各列毎に順次ハイレベル
とすることによって各列毎に配置されたゲートトランジ
スタ８４-1，８４-2，８４-3をオンし、各列毎の蓄積容
量ＣTN〜ＣTS2 と増幅アンプ８６-1〜８６-3を導通させ
る。増幅アンプ８６-1〜８６-3からはノイズ成分と、第
一の信号、第二の信号が出力され、差動アンプ８７-1に
よって第一の信号からノイズ成分が引かれた成分Ｓ１が
出力され、また差動アンプ８７-2によって第二の信号か
らノイズ成分が引かれた成分Ｓ２が出力される。また期
間Ｔ7 は、ホトダイオードの光電荷蓄積が行われる期間
でもある。
【００５９】なお、期間Ｔ5と期間Ｔ6との間でリセット
線６２に印加される信号φTXR0をハイレベルとせずに、
リセットを行なわない場合には、期間Ｔ6 では、偶数列
のホトダイオードａ12の蓄積電荷が（ホトダイオードａ
11からの転送電荷が残留している）フローティングゲー
トに転送され、ホトダイオードａ11に相当する奇数列の
信号とホトダイオードａ12に相当する偶数列の信号との
信号２成分の電荷が垂直信号線５７を介して蓄積容量Ｃ
TS2に保持される。したがって１行分のノイズ成分、信
号１成分、信号２成分の電荷を蓄積容量ＣTN、Ｃ
TS1 、ＣTS2 に各列毎に蓄積することができる。そし
て、期間Ｔ7 において、増幅アンプ８６-1〜８６-3にノ
イズ成分と、信号１、信号２成分が出力され、差動アン
プ８７-1によって信号１成分からノイズ成分が引かれた
成分Ｓ１が出力され、また差動アンプ８７-2によって信
号２成分からノイズ成分が引かれた成分Ｓ２が出力され
る。
線６２に印加される信号φTXR0をハイレベルとせずに、
リセットを行なわない場合には、期間Ｔ6 では、偶数列
のホトダイオードａ12の蓄積電荷が（ホトダイオードａ
11からの転送電荷が残留している）フローティングゲー
トに転送され、ホトダイオードａ11に相当する奇数列の
信号とホトダイオードａ12に相当する偶数列の信号との
信号２成分の電荷が垂直信号線５７を介して蓄積容量Ｃ
TS2に保持される。したがって１行分のノイズ成分、信
号１成分、信号２成分の電荷を蓄積容量ＣTN、Ｃ
TS1 、ＣTS2 に各列毎に蓄積することができる。そし
て、期間Ｔ7 において、増幅アンプ８６-1〜８６-3にノ
イズ成分と、信号１、信号２成分が出力され、差動アン
プ８７-1によって信号１成分からノイズ成分が引かれた
成分Ｓ１が出力され、また差動アンプ８７-2によって信
号２成分からノイズ成分が引かれた成分Ｓ２が出力され
る。
【００６０】なお、本発明はＣＭＯＳセンサーに限るこ
とはなく、他のＡＰＳセンサーに容易に応用することが
できる。
とはなく、他のＡＰＳセンサーに容易に応用することが
できる。
【００６１】さらに、本発明は２次元アレーだけでな
く、その他の次元、例えば１次元ラインセンサーにも容
易に応用することができる。
く、その他の次元、例えば１次元ラインセンサーにも容
易に応用することができる。
【００６２】さらに、上記実施例では、一つのアンプに
対して複数の光電変換部を配置して単位セルを構成して
いるが、アンプ以外であっても、複数の光電変換部から
の信号を処理するもの、例えばＡ／Ｄ変換（米国特許第
５４３１４２５号）や画像圧縮（テレビジョン学会誌vo
l50, no3, pp335-338, 1995）などの信号処理回路でも
よい。
対して複数の光電変換部を配置して単位セルを構成して
いるが、アンプ以外であっても、複数の光電変換部から
の信号を処理するもの、例えばＡ／Ｄ変換（米国特許第
５４３１４２５号）や画像圧縮（テレビジョン学会誌vo
l50, no3, pp335-338, 1995）などの信号処理回路でも
よい。
【００６３】
【発明の効果】以上説明したように、本発明によれば、
ノイズ成分の少ない画像を得ることが可能となる。
ノイズ成分の少ない画像を得ることが可能となる。
【図１】本発明の画素部レイアウトの例を示す図であ
る。
る。
【図２】本発明の撮像装置の一実施例のシステムブロッ
ク図である。
ク図である。
【図３】ＣＭＯＳセンサーの一画素分の回路構成図を示
す。
す。
【図４】本発明の撮像装置の一実施例のパターンレイア
ウト図である。
ウト図である。
【図５】図４の配線の一部を除去した図である。
【図６】本発明の撮像装置の他の実施例のパターンレイ
アウト図である。
アウト図である。
【図７】（ａ）は図６の配線の一部を除去した図、
（ｂ），（ｃ）はＦＤ近傍を示す部分拡大図である。
（ｂ），（ｃ）はＦＤ近傍を示す部分拡大図である。
【図８】本発明の撮像装置の他の実施例の信号処理回路
図である。
図である。
【図９】本発明の撮像装置の他の実施例のタイミングチ
ャートである。
ャートである。
【図１０】本発明の撮像装置の他の実施例のタイミング
チャートである。
チャートである。
【図１１】撮像装置の画素部レイアウト図である。
【図１２】図１１の撮像装置のパターンレイアウト図で
ある。
ある。
【図１３】カラーフィルタマトリックスの一例を示す図
である。
である。
【図１４】複数画素で１つの増幅手段を共有する撮像装
置の画素構成を示す図である。
置の画素構成を示す図である。
１１ 光電変換部 １２ 増幅手段 ２１ 光学系 ２２ センサー ２３ 信号処理回路 ３１，５１ 繰返し単位セル ３２，５２ ホトダイオード ３３，５３ 転送ゲート ３４，５４ 転送ゲート ３５，５５ フローティングディフュージョン ３６，５６ 入力ゲート ３７，５７ 垂直信号線 ３８，５８ 走査線 ３９，５９ 走査線 ４０，６０ 選択線 ４１，６１ ＶDD ４２，６２ リセット線 ７０ ＶＳＲ（垂直シフトレジスタ） ７１ ＨＳＲ（水平シフトレジスタ） ８０ リセット用トランジスタ ８１ 接地用トランジスタ ８２ ゲートトランジスタ ８３ 容量 ８４ ゲートトランジスタ ８５ リセット用トランジスタ ８６ 増幅アンプ ８７ 差動アンプ Ｔ1 垂直信号線及び一時蓄積容量（ＣTN、ＣS1、Ｃ
S2）の不要電荷除去期間 Ｔ2 画素アンプ、フローティングゲートの不要電荷
除去期間 Ｔ3 画素アンプをソース負荷導通によりＯＮさせ、
フローティングゲートのランダムノイズと画素アンプの
オフセット電圧をＣN1へ転送（Ｖth＋ΔＶn）する期間 Ｔ4 画素ａ11の信号をフローティングゲートへ転送
し、その信号電圧をＣT S1へ転送（Ｖth＋ΔＶn ＋
Ｓ1 ）する期間 Ｔ5 垂直信号線の不要電荷除去期間 Ｔ6 画素ａ12の信号をフローティングゲートへ転送
し、その信号電圧をＣT S2へ転送（Ｖth＋ΔＶn ＋
Ｓ2 ）する期間 Ｔ7 蓄積開始および差動アンプでノイズの減算処理
を行う期間
S2）の不要電荷除去期間 Ｔ2 画素アンプ、フローティングゲートの不要電荷
除去期間 Ｔ3 画素アンプをソース負荷導通によりＯＮさせ、
フローティングゲートのランダムノイズと画素アンプの
オフセット電圧をＣN1へ転送（Ｖth＋ΔＶn）する期間 Ｔ4 画素ａ11の信号をフローティングゲートへ転送
し、その信号電圧をＣT S1へ転送（Ｖth＋ΔＶn ＋
Ｓ1 ）する期間 Ｔ5 垂直信号線の不要電荷除去期間 Ｔ6 画素ａ12の信号をフローティングゲートへ転送
し、その信号電圧をＣT S2へ転送（Ｖth＋ΔＶn ＋
Ｓ2 ）する期間 Ｔ7 蓄積開始および差動アンプでノイズの減算処理
を行う期間
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA05 AB01 BA14 CA02 CA09 CA12 DB09 DD10 DD12 FA06 FA08 FA33 FA42 5C024 CX03 CX61 GY38 HX17 HX35
Claims (3)
- 【請求項１】 一つの共通アンプと複数の光電変換部と
を含み、前記一つの共通アンプを介して前記複数の光電
変換部からの信号が出力線に出力されるように配置され
た単位セルを水平方向及び垂直方向に２次元状に配列し
た撮像装置において、 垂直方向の複数の単位セル毎に一つずつ設けられた複数
の垂直出力線と、 前記垂直出力線毎に設けられた、前記単位セルに含まれ
る前記共通アンプを介した前記複数の光電変換部からの
信号を蓄積する、少なくとも前記単位セル内に含まれる
光電変換部の数を有する蓄積容量と、 前記共通アンプの入力部をリセットすることにより得ら
れる信号を用いて、前記光電変換部で発生した光電変換
信号とノイズ成分を含む信号からノイズ成分を除去する
ノイズ除去手段と、 各々が異なる垂直出力線に設けられた複数の前記蓄積容
量に対して共通に設けられた共通出力線と、 を有することを特徴とする撮像装置。 - 【請求項２】 請求項１に記載の撮像装置において、前
記共通アンプの入力部をリセットすることにより得られ
る信号を読み出し、その後、前記共通アンプのリセット
を行わずに前記光電変換部からの信号を前記共通アンプ
より読み出し、その後、前記共通アンプの入力部をリセ
ットし、その後、前記光電変換部からの信号を前記共通
アンプより読み出すように駆動するタイミング制御回路
を有する撮像装置。 - 【請求項３】 請求項１又は２に記載の撮像装置におい
て、２次元状に配列された前記単位セルを含むセンサか
らの信号を処理する信号処理回路と、前記センサに光を
結像する光学系とを有することを特徴とする撮像装置。
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