JP2002324799A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】回路修正加工を安全に行うことができる半導体
装置を提供すること。 【解決手段】半導体装置４０上層の信号配線４１が形成
されていない疎領域４４には、電源配線４３に接続され
た電荷除去用配線４５が形成されている。加工部分を特
定するために利用されるＦＩＢ電子走査における電荷、
ＦＩＢ装置を用いた回路修正加工における電荷は、電荷
除去用配線４５と電源配線４３を介して基板に流れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係り、
詳しくは回路修正加工を容易にできる半導体装置に関す
るものである。

【０００２】近年、半導体集積回路装置は、高速化、高
集積化が進められると共に、コストダウンが要求されて
いる。その為、半導体集積回路装置の製造工程におい
て、生産性の向上とコストダウンが求められている。

【０００３】

【従来の技術】半導体装置は、その製造工程において出
荷前に動作試験が行われる。その動作試験において動作
不良が発見された半導体装置は、ＦＩＢ（Focused Ion
Beam）装置等を用いてパターンが追加・修正される。

【０００４】先ず、図１０に示すように、半導体装置１
０の全面に電子線を走査し、半導体装置１０の表面に照
射された電子の帰り電子である２次電子を受け取って画
像処理を行い、半導体装置１０表面の画像を得る。その
画像から修正加工が必要な箇所１１を探し出す。図１１
は、回路修正を行う箇所１１を加工可能な倍率まで拡大
した画像イメージを示す。

【０００５】次に、例えば２つの配線を接続する修正を
行う場合、ＦＩＢ装置にてパシベーション膜、層間絶縁
膜に孔を空けて接続する配線をそれぞれ露出させる。次
に、半導体装置１０表面にタングステンガスを吹き付け
ながら電子ビームを照射し、表面上に２つの配線を接続
する導電体を貼り付ける。

【０００６】

【発明が解決しようとする課題】ところで、上記の修正
箇所１１を特定するまでには、幾度も電子線を半導体装
置１０表面に照射し、イメージ画像のフォーカス設定、
ゲイン、コントラストの調整などを行う。これら設定等
により、半導体装置１０全体に電荷が蓄積される。

【０００７】更に、回路修正を行うために目的とした配
線部分１２の箇所に加工範囲（ＢＯＸ）を設定し、配線
部分１２に対して強い電子線を照射し、目的の配線が現
れるまで配線間絶縁膜を削る。この時に、局部的に強い
電子線を照射するため、配線部分１２の付近に多くの電
荷が蓄積される。

【０００８】蓄積される電荷の量は、配線間絶縁膜の厚
みや広さに比例する。最新テクノロジーにより製造され
る半導体装置は、多層配線化により最上層の配線密度が
低い（疎）のものが増えてきている。半導体装置表面付
近の配線と配線の間隔が広く配線密度も疎で有る事か
ら、表面は平坦な部分が多い。又、配線間絶縁膜も多層
化により増えて来ているため多層化された配線層全体で
は分厚い。この為、半導体装置の配線密度が疎な表面付
近に多くの電荷が蓄積される。

【０００９】半導体装置表面付近に蓄積された電荷は導
電体部分にリークする。そのリークは絶縁膜にピンホー
ルを生じさせる。電荷は低い抵抗の導電体に流れ込む特
性がある。例えば、図１２に示すように、加工部分１３
の付近に存在する配線１４の抵抗値が低い場合、その配
線１４へリークが発生する。このリークにより、配線間
絶縁膜１５にピンホールを発生させる。この場合、電荷
を蓄積する部分から配線１４までの距離が短いため、少
ない蓄積量（チャージ量）でリークが発生し、そのリー
クエネルギーは少ない。この為、発生するピンホールは
小さく、配線１４を破壊するまでには至らない。

【００１０】しかし、上記の配線１４が加工部分から基
板に至るまでの距離（配線長）が非常に長く抵抗値が高
い場合、別の抵抗値の低い配線に対してリークが発生す
る。例えば、図１２に示す半導体装置１０では、加工部
分１３から最も近く、低い抵抗値を持つ配線１６にリー
クが発生する。この配線１６はトランジスタ１７のゲー
ト配線である。

【００１１】この場合、加工部分１３から配線１６まで
の距離が離れており、リークが発生するまでに蓄積され
る電荷が多くなる。この為、リーク時のエネルギーは非
常に大きくなり、配線１６を破壊するに至ってしまう。
その結果、回路修正を目的とした加工により半導体装置
１０を破損してしまい、回路修正の意味が無くなってし
まう。この場合、リークにより破壊された配線箇所が特
定できないため、半導体装置１０は不良品となってしま
う。

【００１２】又、半導体装置１０に蓄積される電荷は、
イメージ画像の取得や加工時の走査電子と同電位である
ことから、蓄積電荷と電子ビームとが反発し、電子ビー
ムの流れを乱す。これにより、正しいイメージ画像が取
得できなくなり、加工精度の劣化を招く。

【００１３】これらの問題に対し、図１３に示すよう
に、電子線走査時に蓄積された電荷を中和させるための
逆電荷を照射し、電荷の蓄積を防ぐものがある（特開平
８−１３８６１７号公報）。この装置は、ビームカラム
２１から放出されるプラス電子をデバイス２２表面に向
かって照射し、デバイス２２からの２次電子を検出電極
２３で取り込みイメージ画像を表示させる物である。そ
の際、中和用電子銃２４から逆電子であるマイナス電子
を放出し、デバイス２２の帯電を除去する。しかし、中
和用電子銃２４から放出するマイナス電子が多すぎる
と、デバイス２２からの２次電子の量を減少させるた
め、マイナス電子の量をカラム２１から放出されるプラ
ス電子の量よりも少なくしなければならない。その為、
デバイス２２表面の帯電を完全に除去することができ
ず、微少な電子が徐々に帯電する。従って、加工時間が
長くなると電荷の蓄積量が多くなり、結果として電荷の
蓄積によるリークを招き、ゲート配線等が破損される。

【００１４】又、別の方法として、図１４に示すよう
に、加工を行う部分の表面に事前加工を施す方法があ
る。尚、図１４の一点鎖線は、半導体装置３０表面にお
ける配線の位置を示す。

【００１５】この事前加工は、先ず、加工箇所に最も近
く最上層に形成されている配線３１（電源ラインなどの
太い配線）にＦＩＢ装置を使用して穴を空けて上記配線
を露出させる。次に、半導体装置３０表面にタングステ
ンガスを吹き付け、露出箇所から加工範囲に向かって導
電体３２を貼り付ける。その後、加工箇所を含む広範囲
にタングステンガスを吹き付け電子ビームを照射し、導
電体３３を貼り付ける。その導電体３３を貼り付けた範
囲で回路修正加工を行う。その回路修正加工において半
導体装置３０に照射される電子ビームによる電荷は、導
電体３３，３２，配線３１を介してグランドＧＮＤに流
れる。これにより、加工部分付近に帯電しにくいので、
リークの発生が防止される。事前加工により貼り付けた
導電体３２，３３は、回路修正後に不要な部分がビーム
の照射によって削り取られる。

【００１６】しかし、この方法では事前加工が必要であ
るため加工工数が増え、また事前加工に時間がかかる。
又、導電体３２，３３の貼り付けに多量のタングステン
ガスを必要とするため、消耗が早く経費がかさむ。又、
タングステンガス充填のための交換作業が発生すると、
処理を行う真空チャンバを開けて交換作業を行わなけれ
ばならず、作業が中断するため生産性が低くなる。これ
らは、半導体装置３０のコスト増加を招く。

【００１７】本発明は上記問題点を解決するためになさ
れたものであって、その目的は回路修正加工を安全に行
うことができる半導体装置を提供することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明によれば、前記配線層のうち
の信号配線が疎の領域に、抵抗値の低い配線に接続され
た電荷除去用配線が備えられている。従って、配線修正
加工において半導体装置の表面照射される電荷は電荷除
去用配線と抵抗値の低い配線を介して基板に流れ、表面
付近の電荷の蓄積が防止される。

【００１９】請求項２に記載の発明のように、前記電荷
除去用配線は、その幅が前記信号配線の幅よりも狭く形
成されている。従って、電荷除去用配線と信号配線の区
別が容易である。

【００２０】請求項３に記載の発明のように、前記電荷
除去用配線は、それを形成した配線層の他の配線が形成
された第１の配線方向と直交する第２の配線方向に沿っ
て延びるように形成された第１の配線を有する。

【００２１】請求項４に記載の発明のように、前記第１
の配線は前記第１の配線方向に複数配列されている。請
求項５に記載の発明のように、前記複数の第１の配線の
配線間隔は、最上層の配線層から最下層の基板までの距
離以下である。従って、配線修正加工において半導体装
置の表面側に蓄積する電荷は、下層の基板付近に形成さ
れた配線にリークしない。

【００２２】請求項６に記載の発明のように、前記電荷
除去用配線は、前記第１の方向に沿って延びるように形
成され少なくとも隣接する２つの前記第１の配線を接続
する第２の配線を有する。

【００２３】請求項７に記載の発明のように、前記第２
の配線は、該電荷除去用配線が一筆書き状になるように
前記第１の配線を接続する。従って、電荷除去用配線と
信号配線の区別が容易である。

【００２４】請求項８に記載の発明のように、前記電荷
除去用配線は、前記抵抗値の低い配線との接続部分に該
電荷除去用配線の幅より狭い幅に形成された第３の配線
を含む。従って、電荷除去用配線の切り離しの処理が容
易に短時間で終了する。

【００２５】請求項９に記載の発明のように、前記電荷
除去用配線は前記抵抗値の低い配線から切り離されてい
る。従って、出荷された半導体装置において、電荷除去
用配線は高速な動作に対して影響を与えない。

【００２６】請求項１０に記載の発明によれば、前記配
線層のうちの信号配線が疎の領域に、抵抗値の低い配線
から切り離され前記信号配線が形成された第１の配線方
向と直交する第２の配線方向に沿って延びる少なくとも
一つの第１の配線を有する電荷除去用配線が形成され、
該電荷除去用配線は少なくとも２つの前記信号配線と導
電体により接続されている。導電体を貼り付ける加工に
おいて半導体装置に照射される電荷は、電荷除去用配線
が接続されていた抵抗値の低い配線を介して基板に流れ
半導体装置の表面付近に電荷が蓄積しないので、その加
工中の半導体装置の破損が防止される。

【００２７】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図５に従って説明する。図１は、半導体
装置の一部拡大平面図である。

【００２８】半導体装置４０は多層配線化された半導体
装置であり、上層の配線密度が低い。各配線層には、配
線が各配線層に規定された方向に沿って形成されてい
る。尚、図１は、半導体装置４０の表面側の２つの配線
層（最上層及びその下層）に形成された配線を示してい
る。図１において、最上層の信号配線４１は図において
上下方向に沿って形成され、その下層の信号配線４２は
図において左右方向に沿って形成されている。

【００２９】配線層の最上層には、電源配線４３が他の
配線４１と同一方向に沿って形成されている。電源配線
４３は、その幅が他の配線４１（通常の信号を伝達する
ための配線）よりも広く形成されている。

【００３０】半導体装置４０は多層配線化により最上層
の配線密度が低く、配線が形成されていない疎領域４４
を持つ。その疎領域４４には、電荷除去用配線４５が形
成されている。尚、図１では半導体装置４０の１つの疎
領域４４に形成された電荷除去用配線４５を示している
が、半導体装置４０に存在する他の多くの疎領域にも同
様に電荷除去用配線が形成されている。

【００３１】電荷除去用配線４５は、最上層の配線４
１，４３の配線方向と直交する方向に沿って形成された
複数の第１配線４６と、最上層の配線４１，４３と同一
方向に沿って形成された１又は複数の第２配線４７と、
第１又は第２配線４６，４７を電源配線４３に接続する
第３配線４８（図２参照）とから構成されている。

【００３２】第２配線４７は、複数の第１配線４６を一
筆書き状に接続するように形成されている。これら第１
及び第２配線４６，４７によって、電荷除去用配線４５
は折り返して疎領域４４全域に渡って形成されている。
尚、第１及び第２配線４６，４７、第１及び第３配線４
６，４８、又は第２及び第３配線４７，４８から電荷除
去用配線４５が構成されてもよい。

【００３３】電荷除去用配線４５は、第１及び第２配線
４６，４７の幅が他の信号配線４１よりも幅が狭く形成
され、他の配線４１と区別されている。尚、第１配線４
６の幅と第２配線４７の幅を変えて形成してもよい。

【００３４】図２に示すように、第３配線４８は電荷除
去用配線４５を一カ所で電源配線４３に接続するように
設けられている。また、第３配線４８は、第１及び第２
配線４６，４７の幅よりも幅狭に形成されている。尚、
電荷除去用配線４５を複数箇所で電源配線４３に接続す
るように第３配線４８を複数設けてもよい。

【００３５】電荷除去用配線４５の折り返しによる配線
間隔、即ち第１配線４６の配線間隔は、半導体装置４０
の基板（詳しくは基板に形成されたトランジスタのゲー
ト配線等）から半導体装置４０表面までの距離よりも狭
い幅に設定されている。従って、１つの第１配線４６の
直下に例えばトランジスタのゲート配線が形成されてい
る場合、そのゲート配線と第１配線との距離よりも、平
行に形成された２つの第１配線４６の間隔の方が狭くな
っている。

【００３６】図３は、半導体装置４０の製造工程の一部
処理フロー図であり、テスト工程を示すフロー図であ
る。ウェハが処理工程から出力されると（ステップ５
１）、動作試験（ＰＰ−ＴＥＳＴ）が行われる（ステッ
プ５２）。この動作試験では、低速な信号にて半導体装
置４０の基本動作に問題が無いかを試験する。この試験
において問題があり回路修正を行う必要がある場合、Ｆ
ＩＢ装置により修正加工を行う（ステップ５３）。

【００３７】修正加工後、再度、動作試験にて低速な信
号による基本動作に間題無いかを確認し（ステップ５
２）、問題が無ければ、レーザーにて配線修正加工に利
用していない電荷除去用配線４５を電源配線４３から切
り離す（ステップ５４）。具体的には、レーザ照射にて
第３配線４８を切断する。第３配線４８は第１及び第２
配線４６，４７より幅が細いため、短時間で切断処理が
終了する。

【００３８】次に、高速な信号による動作試験（ＰＰ−
ＴＥＳＴ）を行い（ステップ５５）、全てのテストがＯ
Ｋならば、出荷とする（ステップ５６）。一方、動作試
験（ステップ５５）にて問題がある場合には、その半導
体装置４０は不良品として処理される（ステップ５
７）。

【００３９】次に、上記のように構成された半導体装置
４０に対する回路修正加工を従来例と対比して説明す
る。尚、対比を判りやすくするために、上記説明と配線
の形状を変え、一部に同じ符号を付して説明する。

【００４０】先ず、本実施形態の半導体装置に対する回
路修正加工を図４及び図５に従って説明する。図４に示
すように、半導体装置４０の最上層には電源配線４３
と、その電源配線４３に接続された電荷除去用配線４５
が形成されている。また、最上層には、通常の信号配線
６１，６２が形成されている。そして最上層より下層に
は、信号配線６３が形成されている。

【００４１】今、最上層の信号配線６１と下層の信号配
線６３を接続する回路修正加工を行う。 （Ａ１）ビームを照射してパシベーション膜，層間絶縁
膜に穴を空け、信号配線６１，６３の一部を露出させた
剥き出し部６１ａ，６３ａを形成し、信号配線６１，６
３近傍の第１配線６４，６５の一部を露出させた剥き出
し部６４ａ，６５ａを形成する。この時、電荷除去用配
線４５は電源配線４３に接続されているため、ビームの
照射により半導体装置４０表面に蓄積される電荷は、電
荷除去用配線４５及び電源配線４３を介して基板に流れ
る。

【００４２】（Ａ２）剥き出し部６１ａ，６４ａを含む
小さな領域に導電体ガスであるタングステンガスを吹き
付け、電子ビームを照射して半導体装置４０表面上に図
５に示す導電体６６を形成する。同様に、図４の剥き出
し部６３ａ，６５ａを含む小さな領域にタングステンガ
スを吹き付け、電子ビームを照射して半導体装置４０表
面上に導電体６７を形成する。

【００４３】（Ａ３）領域６８，６９に電子ビームを照
射し、第３配線４８と第１配線６５を切断する。以上の
工程により、信号配線６１と信号配線６３は、導電体６
６，６７及び電荷除去用配線４５の一部を介して電気的
に接続される。

【００４４】次に、従来の半導体装置に対する回路修正
加工を図６〜図９に従って説明する。尚、同一位置の部
材については図４及び図５と同じ符号を付して説明す
る。図６に示すように、半導体装置７０の最上層には電
源配線４３と通常の信号配線６１，６２が形成され、最
上層より下層には、信号配線６３が形成されている。

【００４５】今、信号配線６１と信号配線６３を接続す
る回路修正加工を行う。この半導体装置７０の場合、信
号配線６３の端部付近には最上層に配線が無く配線密度
が疎であるため事前加工を行う。

【００４６】（Ｂ１）図６に示すように、加工箇所に最
も近い電源配線４３の一部を露出させた剥き出し部４３
ａを、ＦＩＢ装置を使用して形成する。 （Ｂ２）図７に示すように、剥き出し部４３ａから加工
箇所までタングステンガスを吹き付け、電子ビームを照
射して剥き出し部４３ａから加工箇所に向かって導電体
７１を形成する。更に、加工箇所にタングステンガスを
吹き付け、面積の大きな導電体７２を形成する。この導
電体７１，７２は、下層の信号配線６３の加工時に半導
体装置７０に蓄積する電荷を逃がす手段となる。

【００４７】（Ｂ３）ビームを照射して穴を空け、下層
の信号配線６３の一部を露出して剥き出し部６３ａを形
成する。同様に、信号配線６１の一部を露出して剥き出
し部６１ａを形成する。

【００４８】（Ｂ４）図８に示すように、領域７３，７
４にビームを照射して導電体７１，７２の一部（不要部
分）を削り取る。この処理により、残された導電体７２
と電源配線４３とを電気的に切断する。

【００４９】（Ｂ５）導電体７２の先端と剥き出し部６
１ａを含む領域にタングステンガスを吹き付け、電子ビ
ームを照射して図９に示すように導電体７５を形成す
る。この処理により、信号配線６１と信号配線６３が導
電体７２，７５を介して電気的に接続される。

【００５０】この様に、従来の半導体装置７０に対する
加工は工数が多く、時間がかかる。一方、本実施形態の
半導体装置４０は、加工工数が従来に比べて少なく、短
時間で処理が終了する。

【００５１】更に、従来の半導体装置７０では、広い面
積を持つ導電体７２を形成しなければならないため、多
量のタングステンガスを消費し、ガスの充填が必要にな
る場合がある。一方、本実施形態の半導体装置４０は、
電荷除去用配線４５と信号配線６１，６３を接続するた
めに面積の小さな導電体６６，６７を形成すればよいの
で、タングステンガスの消費量が少なく経済的であると
ともに、加工時間が短い。

【００５２】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）半導体装置４０上層には、電源配線４３に接続さ
れた電荷除去用配線４５が形成されている。従って、加
工部分を特定するために利用されるＦＩＢ電子走査にお
ける電荷を逃がし、電荷の蓄積を防ぐことができる。

【００５３】（２）電荷除去用配線４５の第１配線４６
を信号配線４１と垂直方向に沿って形成した。その結
果、電荷除去用配線４５か、そうでないかを目視で容易
に判断することができる。

【００５４】（３）配線修正加工に利用しなかった電荷
除去用配線４５を電源配線４３から切り離して出荷する
ようにした。その結果、量産製品への電荷除去用配線４
５による影響を無くすことができる。

【００５５】（４）電荷除去用配線４５により電荷を基
板へ逃がすため、リークの発生を防止し、電荷による配
線酸化膜へのピンホールを防ぐ事ができる。そのため、
加工成功率が飛躍的に向上し、歩留まりを向上させるこ
とができる。

【００５６】（５）電荷除去用配線４５が予め形成され
ているため、ＦＩＢ装置を用いた回路修正加工を行う加
工に対して事前加工が不要になるため、加工工数が少な
くなり、処理時間を短くすることができる。

【００５７】（６）導電体貼付けに使用するタングステ
ンガスの使用量が少なくて済み、製造コストを低減する
ことができる。 （７）電荷除去用配線４５を、回路修正加工時の接続配
線として利用するようにした。その結果、加工箇所が疎
領域４４に隣接した信号配線を含む範囲であれば、タン
グステンデポによる回路修正用の導電体貼り付け配線加
工が最短距離で済む。そうすることで、安定した抵抗を
持つ配線を使用することができ、加工精度が増す。

【００５８】（８）電荷除去用配線４５を回路修正加工
時の接続配線として利用するようにした。その結果、長
距離配線が不要となり、タングステンガスの使用量が減
少し、加工時間短縮、半導体装置４０表面に与えるダメ
ージや電荷量の減少となり、安定した加工精度とスルー
プットが得られる。

【００５９】尚、前記実施形態は、以下の態様に変更し
てもよい。 ・上記実施形態では、１つの電荷除去用配線４５を用い
て信号配線６１，６３を接続したが、接続する２つの信
号配線が離れている場合、それらの間に形成された複数
の電荷除去用配線４５を導電体により接続して信号配線
を接続するようにしてもよい。

【００６０】・上記実施形態では２つの信号配線６１，
６３を接続する場合について説明したが、３つ以上の信
号配線を１つ以上の電荷除去用配線を利用して接続して
もよい。

【００６１】・上記実施形態では、電源配線４３と電荷
除去用配線４５を同じ最上層に形成したが、最上層に形
成した電荷除去用配線４５をそれと異なる配線層に形成
した電源配線に接続してもよい。その際、電源配線と電
荷除去用配線４５を切り離すための第３配線４８は、電
源配線に直接接続されるのではなく、コンタクトホール
等を介して電源配線に接続される。この様にしても、上
記各形態と同様の効果を奏する。

【００６２】

【発明の効果】以上詳述したように、本発明によれば、
回路修正加工を安全に行うことが可能な半導体装置を提
供することができる。

【図面の簡単な説明】

【図１】 一実施形態の半導体装置の一部平面図であ
る。

【図２】 電荷除去用配線の拡大図である。

【図３】 製造工程の一部処理フロー図である。

【図４】 ＦＩＢ加工処理の説明図である。

【図５】 本実施形態のＦＩＢ加工処理の説明図であ
る。

【図６】 従来のＦＩＢ加工処理の説明図である。

【図７】 従来のＦＩＢ加工処理の説明図である。

【図８】 従来のＦＩＢ加工処理の説明図である。

【図９】 従来のＦＩＢ加工処理の説明図である。

【図１０】 半導体装置の平面図である。

【図１１】 半導体装置の一部拡大図である。

【図１２】 半導体装置の一部断面図である。

【図１３】 電子捜査における電荷の中和方法の説明図
である。

【図１４】 従来のＦＩＢ加工処理の説明図である。

【符号の説明】

４１，４２ 信号配線 ４３ 電源配線 ４４ 疎領域 ４５ 電荷除去用配線 ４６ 第１の配線 ４７ 第２の配線 ４８ 第３の配線 ６６，６７ 導電体

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH19 PP31 QQ37 QQ53 UU01 VV01 XX36 5F064 CC09 EE09 EE14 EE15 EE16 EE23 EE27 EE42 EE51 EE52 EE56 FF01 FF42 FF48

Claims (10)

【特許請求の範囲】
1. 【請求項１】 複数の配線層を持ち、該配線層の上層に
   おける信号配線の配線密度が低い半導体装置において、 前記配線層のうちの信号配線が疎の領域に、抵抗値の低
   い配線に接続された電荷除去用配線を備えたことを特徴
   とする半導体装置。
2. 【請求項２】 前記電荷除去用配線は、その幅が前記信
   号配線の幅よりも狭く形成されていることを特徴とする
   請求項１記載の半導体装置。
3. 【請求項３】 前記電荷除去用配線は、それを形成した
   配線層の他の配線が形成された第１の配線方向と直交す
   る第２の配線方向に沿って延びるように形成された第１
   の配線を有することを特徴とする請求項１又は２記載の
   半導体装置。
4. 【請求項４】 前記第１の配線は前記第１の配線方向に
   複数配列されていることを特徴とする請求項３記載の半
   導体装置。
5. 【請求項５】 前記複数の第１の配線の配線間隔は、最
   上層の配線層から最下層の基板までの距離以下であるこ
   とを特徴とする請求項４記載の半導体装置。
6. 【請求項６】 前記電荷除去用配線は、前記第１の方向
   に沿って延びるように形成され少なくとも隣接する２つ
   の前記第１の配線を接続する第２の配線を有することを
   特徴とする請求項４又は５記載の半導体装置。
7. 【請求項７】 前記第２の配線は、該電荷除去用配線が
   一筆書き状になるように前記第１の配線を接続すること
   を特徴とする請求項６記載の半導体装置。
8. 【請求項８】 前記電荷除去用配線は、前記抵抗値の低
   い配線との接続部分に該電荷除去用配線の幅より狭い幅
   に形成された第３の配線を含むことを特徴とする請求項
   ２〜７のうちの何れか一項記載の半導体装置。
9. 【請求項９】 前記電荷除去用配線は前記抵抗値の低い
   配線から切り離されていることを特徴とする請求項１〜
   ８のうちの何れか一項記載の半導体装置。
10. 【請求項１０】 複数の配線層を持ち、該配線層の上層
    における信号配線の配線密度が低い半導体装置におい
    て、 前記配線層のうちの信号配線が疎の領域に、抵抗値の低
    い配線から切り離され前記信号配線が形成された第１の
    配線方向と直交する第２の配線方向に沿って延びる少な
    くとも一つの第１の配線を有する電荷除去用配線が形成
    され、該電荷除去用配線は少なくとも２つの前記信号配
    線と導電体により接続されていることを特徴とする半導
    体装置。