JP2002324799A - 半導体装置 - Google Patents
半導体装置Info
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Abstract
(57)【要約】
【課題】回路修正加工を安全に行うことができる半導体
装置を提供すること。 【解決手段】半導体装置40上層の信号配線41が形成
されていない疎領域44には、電源配線43に接続され
た電荷除去用配線45が形成されている。加工部分を特
定するために利用されるFIB電子走査における電荷、
FIB装置を用いた回路修正加工における電荷は、電荷
除去用配線45と電源配線43を介して基板に流れる。
装置を提供すること。 【解決手段】半導体装置40上層の信号配線41が形成
されていない疎領域44には、電源配線43に接続され
た電荷除去用配線45が形成されている。加工部分を特
定するために利用されるFIB電子走査における電荷、
FIB装置を用いた回路修正加工における電荷は、電荷
除去用配線45と電源配線43を介して基板に流れる。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置に係り、
詳しくは回路修正加工を容易にできる半導体装置に関す
るものである。
詳しくは回路修正加工を容易にできる半導体装置に関す
るものである。
【0002】近年、半導体集積回路装置は、高速化、高
集積化が進められると共に、コストダウンが要求されて
いる。その為、半導体集積回路装置の製造工程におい
て、生産性の向上とコストダウンが求められている。
集積化が進められると共に、コストダウンが要求されて
いる。その為、半導体集積回路装置の製造工程におい
て、生産性の向上とコストダウンが求められている。
【0003】
【従来の技術】半導体装置は、その製造工程において出
荷前に動作試験が行われる。その動作試験において動作
不良が発見された半導体装置は、FIB(Focused Ion
Beam)装置等を用いてパターンが追加・修正される。
荷前に動作試験が行われる。その動作試験において動作
不良が発見された半導体装置は、FIB(Focused Ion
Beam)装置等を用いてパターンが追加・修正される。
【0004】先ず、図10に示すように、半導体装置1
0の全面に電子線を走査し、半導体装置10の表面に照
射された電子の帰り電子である2次電子を受け取って画
像処理を行い、半導体装置10表面の画像を得る。その
画像から修正加工が必要な箇所11を探し出す。図11
は、回路修正を行う箇所11を加工可能な倍率まで拡大
した画像イメージを示す。
0の全面に電子線を走査し、半導体装置10の表面に照
射された電子の帰り電子である2次電子を受け取って画
像処理を行い、半導体装置10表面の画像を得る。その
画像から修正加工が必要な箇所11を探し出す。図11
は、回路修正を行う箇所11を加工可能な倍率まで拡大
した画像イメージを示す。
【0005】次に、例えば2つの配線を接続する修正を
行う場合、FIB装置にてパシベーション膜、層間絶縁
膜に孔を空けて接続する配線をそれぞれ露出させる。次
に、半導体装置10表面にタングステンガスを吹き付け
ながら電子ビームを照射し、表面上に2つの配線を接続
する導電体を貼り付ける。
行う場合、FIB装置にてパシベーション膜、層間絶縁
膜に孔を空けて接続する配線をそれぞれ露出させる。次
に、半導体装置10表面にタングステンガスを吹き付け
ながら電子ビームを照射し、表面上に2つの配線を接続
する導電体を貼り付ける。
【0006】
【発明が解決しようとする課題】ところで、上記の修正
箇所11を特定するまでには、幾度も電子線を半導体装
置10表面に照射し、イメージ画像のフォーカス設定、
ゲイン、コントラストの調整などを行う。これら設定等
により、半導体装置10全体に電荷が蓄積される。
箇所11を特定するまでには、幾度も電子線を半導体装
置10表面に照射し、イメージ画像のフォーカス設定、
ゲイン、コントラストの調整などを行う。これら設定等
により、半導体装置10全体に電荷が蓄積される。
【0007】更に、回路修正を行うために目的とした配
線部分12の箇所に加工範囲(BOX)を設定し、配線
部分12に対して強い電子線を照射し、目的の配線が現
れるまで配線間絶縁膜を削る。この時に、局部的に強い
電子線を照射するため、配線部分12の付近に多くの電
荷が蓄積される。
線部分12の箇所に加工範囲(BOX)を設定し、配線
部分12に対して強い電子線を照射し、目的の配線が現
れるまで配線間絶縁膜を削る。この時に、局部的に強い
電子線を照射するため、配線部分12の付近に多くの電
荷が蓄積される。
【0008】蓄積される電荷の量は、配線間絶縁膜の厚
みや広さに比例する。最新テクノロジーにより製造され
る半導体装置は、多層配線化により最上層の配線密度が
低い(疎)のものが増えてきている。半導体装置表面付
近の配線と配線の間隔が広く配線密度も疎で有る事か
ら、表面は平坦な部分が多い。又、配線間絶縁膜も多層
化により増えて来ているため多層化された配線層全体で
は分厚い。この為、半導体装置の配線密度が疎な表面付
近に多くの電荷が蓄積される。
みや広さに比例する。最新テクノロジーにより製造され
る半導体装置は、多層配線化により最上層の配線密度が
低い(疎)のものが増えてきている。半導体装置表面付
近の配線と配線の間隔が広く配線密度も疎で有る事か
ら、表面は平坦な部分が多い。又、配線間絶縁膜も多層
化により増えて来ているため多層化された配線層全体で
は分厚い。この為、半導体装置の配線密度が疎な表面付
近に多くの電荷が蓄積される。
【0009】半導体装置表面付近に蓄積された電荷は導
電体部分にリークする。そのリークは絶縁膜にピンホー
ルを生じさせる。電荷は低い抵抗の導電体に流れ込む特
性がある。例えば、図12に示すように、加工部分13
の付近に存在する配線14の抵抗値が低い場合、その配
線14へリークが発生する。このリークにより、配線間
絶縁膜15にピンホールを発生させる。この場合、電荷
を蓄積する部分から配線14までの距離が短いため、少
ない蓄積量(チャージ量)でリークが発生し、そのリー
クエネルギーは少ない。この為、発生するピンホールは
小さく、配線14を破壊するまでには至らない。
電体部分にリークする。そのリークは絶縁膜にピンホー
ルを生じさせる。電荷は低い抵抗の導電体に流れ込む特
性がある。例えば、図12に示すように、加工部分13
の付近に存在する配線14の抵抗値が低い場合、その配
線14へリークが発生する。このリークにより、配線間
絶縁膜15にピンホールを発生させる。この場合、電荷
を蓄積する部分から配線14までの距離が短いため、少
ない蓄積量(チャージ量)でリークが発生し、そのリー
クエネルギーは少ない。この為、発生するピンホールは
小さく、配線14を破壊するまでには至らない。
【0010】しかし、上記の配線14が加工部分から基
板に至るまでの距離(配線長)が非常に長く抵抗値が高
い場合、別の抵抗値の低い配線に対してリークが発生す
る。例えば、図12に示す半導体装置10では、加工部
分13から最も近く、低い抵抗値を持つ配線16にリー
クが発生する。この配線16はトランジスタ17のゲー
ト配線である。
板に至るまでの距離(配線長)が非常に長く抵抗値が高
い場合、別の抵抗値の低い配線に対してリークが発生す
る。例えば、図12に示す半導体装置10では、加工部
分13から最も近く、低い抵抗値を持つ配線16にリー
クが発生する。この配線16はトランジスタ17のゲー
ト配線である。
【0011】この場合、加工部分13から配線16まで
の距離が離れており、リークが発生するまでに蓄積され
る電荷が多くなる。この為、リーク時のエネルギーは非
常に大きくなり、配線16を破壊するに至ってしまう。
その結果、回路修正を目的とした加工により半導体装置
10を破損してしまい、回路修正の意味が無くなってし
まう。この場合、リークにより破壊された配線箇所が特
定できないため、半導体装置10は不良品となってしま
う。
の距離が離れており、リークが発生するまでに蓄積され
る電荷が多くなる。この為、リーク時のエネルギーは非
常に大きくなり、配線16を破壊するに至ってしまう。
その結果、回路修正を目的とした加工により半導体装置
10を破損してしまい、回路修正の意味が無くなってし
まう。この場合、リークにより破壊された配線箇所が特
定できないため、半導体装置10は不良品となってしま
う。
【0012】又、半導体装置10に蓄積される電荷は、
イメージ画像の取得や加工時の走査電子と同電位である
ことから、蓄積電荷と電子ビームとが反発し、電子ビー
ムの流れを乱す。これにより、正しいイメージ画像が取
得できなくなり、加工精度の劣化を招く。
イメージ画像の取得や加工時の走査電子と同電位である
ことから、蓄積電荷と電子ビームとが反発し、電子ビー
ムの流れを乱す。これにより、正しいイメージ画像が取
得できなくなり、加工精度の劣化を招く。
【0013】これらの問題に対し、図13に示すよう
に、電子線走査時に蓄積された電荷を中和させるための
逆電荷を照射し、電荷の蓄積を防ぐものがある(特開平
8−138617号公報)。この装置は、ビームカラム
21から放出されるプラス電子をデバイス22表面に向
かって照射し、デバイス22からの2次電子を検出電極
23で取り込みイメージ画像を表示させる物である。そ
の際、中和用電子銃24から逆電子であるマイナス電子
を放出し、デバイス22の帯電を除去する。しかし、中
和用電子銃24から放出するマイナス電子が多すぎる
と、デバイス22からの2次電子の量を減少させるた
め、マイナス電子の量をカラム21から放出されるプラ
ス電子の量よりも少なくしなければならない。その為、
デバイス22表面の帯電を完全に除去することができ
ず、微少な電子が徐々に帯電する。従って、加工時間が
長くなると電荷の蓄積量が多くなり、結果として電荷の
蓄積によるリークを招き、ゲート配線等が破損される。
に、電子線走査時に蓄積された電荷を中和させるための
逆電荷を照射し、電荷の蓄積を防ぐものがある(特開平
8−138617号公報)。この装置は、ビームカラム
21から放出されるプラス電子をデバイス22表面に向
かって照射し、デバイス22からの2次電子を検出電極
23で取り込みイメージ画像を表示させる物である。そ
の際、中和用電子銃24から逆電子であるマイナス電子
を放出し、デバイス22の帯電を除去する。しかし、中
和用電子銃24から放出するマイナス電子が多すぎる
と、デバイス22からの2次電子の量を減少させるた
め、マイナス電子の量をカラム21から放出されるプラ
ス電子の量よりも少なくしなければならない。その為、
デバイス22表面の帯電を完全に除去することができ
ず、微少な電子が徐々に帯電する。従って、加工時間が
長くなると電荷の蓄積量が多くなり、結果として電荷の
蓄積によるリークを招き、ゲート配線等が破損される。
【0014】又、別の方法として、図14に示すよう
に、加工を行う部分の表面に事前加工を施す方法があ
る。尚、図14の一点鎖線は、半導体装置30表面にお
ける配線の位置を示す。
に、加工を行う部分の表面に事前加工を施す方法があ
る。尚、図14の一点鎖線は、半導体装置30表面にお
ける配線の位置を示す。
【0015】この事前加工は、先ず、加工箇所に最も近
く最上層に形成されている配線31(電源ラインなどの
太い配線)にFIB装置を使用して穴を空けて上記配線
を露出させる。次に、半導体装置30表面にタングステ
ンガスを吹き付け、露出箇所から加工範囲に向かって導
電体32を貼り付ける。その後、加工箇所を含む広範囲
にタングステンガスを吹き付け電子ビームを照射し、導
電体33を貼り付ける。その導電体33を貼り付けた範
囲で回路修正加工を行う。その回路修正加工において半
導体装置30に照射される電子ビームによる電荷は、導
電体33,32,配線31を介してグランドGNDに流
れる。これにより、加工部分付近に帯電しにくいので、
リークの発生が防止される。事前加工により貼り付けた
導電体32,33は、回路修正後に不要な部分がビーム
の照射によって削り取られる。
く最上層に形成されている配線31(電源ラインなどの
太い配線)にFIB装置を使用して穴を空けて上記配線
を露出させる。次に、半導体装置30表面にタングステ
ンガスを吹き付け、露出箇所から加工範囲に向かって導
電体32を貼り付ける。その後、加工箇所を含む広範囲
にタングステンガスを吹き付け電子ビームを照射し、導
電体33を貼り付ける。その導電体33を貼り付けた範
囲で回路修正加工を行う。その回路修正加工において半
導体装置30に照射される電子ビームによる電荷は、導
電体33,32,配線31を介してグランドGNDに流
れる。これにより、加工部分付近に帯電しにくいので、
リークの発生が防止される。事前加工により貼り付けた
導電体32,33は、回路修正後に不要な部分がビーム
の照射によって削り取られる。
【0016】しかし、この方法では事前加工が必要であ
るため加工工数が増え、また事前加工に時間がかかる。
又、導電体32,33の貼り付けに多量のタングステン
ガスを必要とするため、消耗が早く経費がかさむ。又、
タングステンガス充填のための交換作業が発生すると、
処理を行う真空チャンバを開けて交換作業を行わなけれ
ばならず、作業が中断するため生産性が低くなる。これ
らは、半導体装置30のコスト増加を招く。
るため加工工数が増え、また事前加工に時間がかかる。
又、導電体32,33の貼り付けに多量のタングステン
ガスを必要とするため、消耗が早く経費がかさむ。又、
タングステンガス充填のための交換作業が発生すると、
処理を行う真空チャンバを開けて交換作業を行わなけれ
ばならず、作業が中断するため生産性が低くなる。これ
らは、半導体装置30のコスト増加を招く。
【0017】本発明は上記問題点を解決するためになさ
れたものであって、その目的は回路修正加工を安全に行
うことができる半導体装置を提供することにある。
れたものであって、その目的は回路修正加工を安全に行
うことができる半導体装置を提供することにある。
【0018】
【課題を解決するための手段】上記目的を達成するた
め、請求項1に記載の発明によれば、前記配線層のうち
の信号配線が疎の領域に、抵抗値の低い配線に接続され
た電荷除去用配線が備えられている。従って、配線修正
加工において半導体装置の表面照射される電荷は電荷除
去用配線と抵抗値の低い配線を介して基板に流れ、表面
付近の電荷の蓄積が防止される。
め、請求項1に記載の発明によれば、前記配線層のうち
の信号配線が疎の領域に、抵抗値の低い配線に接続され
た電荷除去用配線が備えられている。従って、配線修正
加工において半導体装置の表面照射される電荷は電荷除
去用配線と抵抗値の低い配線を介して基板に流れ、表面
付近の電荷の蓄積が防止される。
【0019】請求項2に記載の発明のように、前記電荷
除去用配線は、その幅が前記信号配線の幅よりも狭く形
成されている。従って、電荷除去用配線と信号配線の区
別が容易である。
除去用配線は、その幅が前記信号配線の幅よりも狭く形
成されている。従って、電荷除去用配線と信号配線の区
別が容易である。
【0020】請求項3に記載の発明のように、前記電荷
除去用配線は、それを形成した配線層の他の配線が形成
された第1の配線方向と直交する第2の配線方向に沿っ
て延びるように形成された第1の配線を有する。
除去用配線は、それを形成した配線層の他の配線が形成
された第1の配線方向と直交する第2の配線方向に沿っ
て延びるように形成された第1の配線を有する。
【0021】請求項4に記載の発明のように、前記第1
の配線は前記第1の配線方向に複数配列されている。請
求項5に記載の発明のように、前記複数の第1の配線の
配線間隔は、最上層の配線層から最下層の基板までの距
離以下である。従って、配線修正加工において半導体装
置の表面側に蓄積する電荷は、下層の基板付近に形成さ
れた配線にリークしない。
の配線は前記第1の配線方向に複数配列されている。請
求項5に記載の発明のように、前記複数の第1の配線の
配線間隔は、最上層の配線層から最下層の基板までの距
離以下である。従って、配線修正加工において半導体装
置の表面側に蓄積する電荷は、下層の基板付近に形成さ
れた配線にリークしない。
【0022】請求項6に記載の発明のように、前記電荷
除去用配線は、前記第1の方向に沿って延びるように形
成され少なくとも隣接する2つの前記第1の配線を接続
する第2の配線を有する。
除去用配線は、前記第1の方向に沿って延びるように形
成され少なくとも隣接する2つの前記第1の配線を接続
する第2の配線を有する。
【0023】請求項7に記載の発明のように、前記第2
の配線は、該電荷除去用配線が一筆書き状になるように
前記第1の配線を接続する。従って、電荷除去用配線と
信号配線の区別が容易である。
の配線は、該電荷除去用配線が一筆書き状になるように
前記第1の配線を接続する。従って、電荷除去用配線と
信号配線の区別が容易である。
【0024】請求項8に記載の発明のように、前記電荷
除去用配線は、前記抵抗値の低い配線との接続部分に該
電荷除去用配線の幅より狭い幅に形成された第3の配線
を含む。従って、電荷除去用配線の切り離しの処理が容
易に短時間で終了する。
除去用配線は、前記抵抗値の低い配線との接続部分に該
電荷除去用配線の幅より狭い幅に形成された第3の配線
を含む。従って、電荷除去用配線の切り離しの処理が容
易に短時間で終了する。
【0025】請求項9に記載の発明のように、前記電荷
除去用配線は前記抵抗値の低い配線から切り離されてい
る。従って、出荷された半導体装置において、電荷除去
用配線は高速な動作に対して影響を与えない。
除去用配線は前記抵抗値の低い配線から切り離されてい
る。従って、出荷された半導体装置において、電荷除去
用配線は高速な動作に対して影響を与えない。
【0026】請求項10に記載の発明によれば、前記配
線層のうちの信号配線が疎の領域に、抵抗値の低い配線
から切り離され前記信号配線が形成された第1の配線方
向と直交する第2の配線方向に沿って延びる少なくとも
一つの第1の配線を有する電荷除去用配線が形成され、
該電荷除去用配線は少なくとも2つの前記信号配線と導
電体により接続されている。導電体を貼り付ける加工に
おいて半導体装置に照射される電荷は、電荷除去用配線
が接続されていた抵抗値の低い配線を介して基板に流れ
半導体装置の表面付近に電荷が蓄積しないので、その加
工中の半導体装置の破損が防止される。
線層のうちの信号配線が疎の領域に、抵抗値の低い配線
から切り離され前記信号配線が形成された第1の配線方
向と直交する第2の配線方向に沿って延びる少なくとも
一つの第1の配線を有する電荷除去用配線が形成され、
該電荷除去用配線は少なくとも2つの前記信号配線と導
電体により接続されている。導電体を貼り付ける加工に
おいて半導体装置に照射される電荷は、電荷除去用配線
が接続されていた抵抗値の低い配線を介して基板に流れ
半導体装置の表面付近に電荷が蓄積しないので、その加
工中の半導体装置の破損が防止される。
【0027】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図1〜図5に従って説明する。図1は、半導体
装置の一部拡大平面図である。
の形態を図1〜図5に従って説明する。図1は、半導体
装置の一部拡大平面図である。
【0028】半導体装置40は多層配線化された半導体
装置であり、上層の配線密度が低い。各配線層には、配
線が各配線層に規定された方向に沿って形成されてい
る。尚、図1は、半導体装置40の表面側の2つの配線
層(最上層及びその下層)に形成された配線を示してい
る。図1において、最上層の信号配線41は図において
上下方向に沿って形成され、その下層の信号配線42は
図において左右方向に沿って形成されている。
装置であり、上層の配線密度が低い。各配線層には、配
線が各配線層に規定された方向に沿って形成されてい
る。尚、図1は、半導体装置40の表面側の2つの配線
層(最上層及びその下層)に形成された配線を示してい
る。図1において、最上層の信号配線41は図において
上下方向に沿って形成され、その下層の信号配線42は
図において左右方向に沿って形成されている。
【0029】配線層の最上層には、電源配線43が他の
配線41と同一方向に沿って形成されている。電源配線
43は、その幅が他の配線41(通常の信号を伝達する
ための配線)よりも広く形成されている。
配線41と同一方向に沿って形成されている。電源配線
43は、その幅が他の配線41(通常の信号を伝達する
ための配線)よりも広く形成されている。
【0030】半導体装置40は多層配線化により最上層
の配線密度が低く、配線が形成されていない疎領域44
を持つ。その疎領域44には、電荷除去用配線45が形
成されている。尚、図1では半導体装置40の1つの疎
領域44に形成された電荷除去用配線45を示している
が、半導体装置40に存在する他の多くの疎領域にも同
様に電荷除去用配線が形成されている。
の配線密度が低く、配線が形成されていない疎領域44
を持つ。その疎領域44には、電荷除去用配線45が形
成されている。尚、図1では半導体装置40の1つの疎
領域44に形成された電荷除去用配線45を示している
が、半導体装置40に存在する他の多くの疎領域にも同
様に電荷除去用配線が形成されている。
【0031】電荷除去用配線45は、最上層の配線4
1,43の配線方向と直交する方向に沿って形成された
複数の第1配線46と、最上層の配線41,43と同一
方向に沿って形成された1又は複数の第2配線47と、
第1又は第2配線46,47を電源配線43に接続する
第3配線48(図2参照)とから構成されている。
1,43の配線方向と直交する方向に沿って形成された
複数の第1配線46と、最上層の配線41,43と同一
方向に沿って形成された1又は複数の第2配線47と、
第1又は第2配線46,47を電源配線43に接続する
第3配線48(図2参照)とから構成されている。
【0032】第2配線47は、複数の第1配線46を一
筆書き状に接続するように形成されている。これら第1
及び第2配線46,47によって、電荷除去用配線45
は折り返して疎領域44全域に渡って形成されている。
尚、第1及び第2配線46,47、第1及び第3配線4
6,48、又は第2及び第3配線47,48から電荷除
去用配線45が構成されてもよい。
筆書き状に接続するように形成されている。これら第1
及び第2配線46,47によって、電荷除去用配線45
は折り返して疎領域44全域に渡って形成されている。
尚、第1及び第2配線46,47、第1及び第3配線4
6,48、又は第2及び第3配線47,48から電荷除
去用配線45が構成されてもよい。
【0033】電荷除去用配線45は、第1及び第2配線
46,47の幅が他の信号配線41よりも幅が狭く形成
され、他の配線41と区別されている。尚、第1配線4
6の幅と第2配線47の幅を変えて形成してもよい。
46,47の幅が他の信号配線41よりも幅が狭く形成
され、他の配線41と区別されている。尚、第1配線4
6の幅と第2配線47の幅を変えて形成してもよい。
【0034】図2に示すように、第3配線48は電荷除
去用配線45を一カ所で電源配線43に接続するように
設けられている。また、第3配線48は、第1及び第2
配線46,47の幅よりも幅狭に形成されている。尚、
電荷除去用配線45を複数箇所で電源配線43に接続す
るように第3配線48を複数設けてもよい。
去用配線45を一カ所で電源配線43に接続するように
設けられている。また、第3配線48は、第1及び第2
配線46,47の幅よりも幅狭に形成されている。尚、
電荷除去用配線45を複数箇所で電源配線43に接続す
るように第3配線48を複数設けてもよい。
【0035】電荷除去用配線45の折り返しによる配線
間隔、即ち第1配線46の配線間隔は、半導体装置40
の基板(詳しくは基板に形成されたトランジスタのゲー
ト配線等)から半導体装置40表面までの距離よりも狭
い幅に設定されている。従って、1つの第1配線46の
直下に例えばトランジスタのゲート配線が形成されてい
る場合、そのゲート配線と第1配線との距離よりも、平
行に形成された2つの第1配線46の間隔の方が狭くな
っている。
間隔、即ち第1配線46の配線間隔は、半導体装置40
の基板(詳しくは基板に形成されたトランジスタのゲー
ト配線等)から半導体装置40表面までの距離よりも狭
い幅に設定されている。従って、1つの第1配線46の
直下に例えばトランジスタのゲート配線が形成されてい
る場合、そのゲート配線と第1配線との距離よりも、平
行に形成された2つの第1配線46の間隔の方が狭くな
っている。
【0036】図3は、半導体装置40の製造工程の一部
処理フロー図であり、テスト工程を示すフロー図であ
る。ウェハが処理工程から出力されると(ステップ5
1)、動作試験(PP−TEST)が行われる(ステッ
プ52)。この動作試験では、低速な信号にて半導体装
置40の基本動作に問題が無いかを試験する。この試験
において問題があり回路修正を行う必要がある場合、F
IB装置により修正加工を行う(ステップ53)。
処理フロー図であり、テスト工程を示すフロー図であ
る。ウェハが処理工程から出力されると(ステップ5
1)、動作試験(PP−TEST)が行われる(ステッ
プ52)。この動作試験では、低速な信号にて半導体装
置40の基本動作に問題が無いかを試験する。この試験
において問題があり回路修正を行う必要がある場合、F
IB装置により修正加工を行う(ステップ53)。
【0037】修正加工後、再度、動作試験にて低速な信
号による基本動作に間題無いかを確認し(ステップ5
2)、問題が無ければ、レーザーにて配線修正加工に利
用していない電荷除去用配線45を電源配線43から切
り離す(ステップ54)。具体的には、レーザ照射にて
第3配線48を切断する。第3配線48は第1及び第2
配線46,47より幅が細いため、短時間で切断処理が
終了する。
号による基本動作に間題無いかを確認し(ステップ5
2)、問題が無ければ、レーザーにて配線修正加工に利
用していない電荷除去用配線45を電源配線43から切
り離す(ステップ54)。具体的には、レーザ照射にて
第3配線48を切断する。第3配線48は第1及び第2
配線46,47より幅が細いため、短時間で切断処理が
終了する。
【0038】次に、高速な信号による動作試験(PP−
TEST)を行い(ステップ55)、全てのテストがO
Kならば、出荷とする(ステップ56)。一方、動作試
験(ステップ55)にて問題がある場合には、その半導
体装置40は不良品として処理される(ステップ5
7)。
TEST)を行い(ステップ55)、全てのテストがO
Kならば、出荷とする(ステップ56)。一方、動作試
験(ステップ55)にて問題がある場合には、その半導
体装置40は不良品として処理される(ステップ5
7)。
【0039】次に、上記のように構成された半導体装置
40に対する回路修正加工を従来例と対比して説明す
る。尚、対比を判りやすくするために、上記説明と配線
の形状を変え、一部に同じ符号を付して説明する。
40に対する回路修正加工を従来例と対比して説明す
る。尚、対比を判りやすくするために、上記説明と配線
の形状を変え、一部に同じ符号を付して説明する。
【0040】先ず、本実施形態の半導体装置に対する回
路修正加工を図4及び図5に従って説明する。図4に示
すように、半導体装置40の最上層には電源配線43
と、その電源配線43に接続された電荷除去用配線45
が形成されている。また、最上層には、通常の信号配線
61,62が形成されている。そして最上層より下層に
は、信号配線63が形成されている。
路修正加工を図4及び図5に従って説明する。図4に示
すように、半導体装置40の最上層には電源配線43
と、その電源配線43に接続された電荷除去用配線45
が形成されている。また、最上層には、通常の信号配線
61,62が形成されている。そして最上層より下層に
は、信号配線63が形成されている。
【0041】今、最上層の信号配線61と下層の信号配
線63を接続する回路修正加工を行う。 (A1)ビームを照射してパシベーション膜,層間絶縁
膜に穴を空け、信号配線61,63の一部を露出させた
剥き出し部61a,63aを形成し、信号配線61,6
3近傍の第1配線64,65の一部を露出させた剥き出
し部64a,65aを形成する。この時、電荷除去用配
線45は電源配線43に接続されているため、ビームの
照射により半導体装置40表面に蓄積される電荷は、電
荷除去用配線45及び電源配線43を介して基板に流れ
る。
線63を接続する回路修正加工を行う。 (A1)ビームを照射してパシベーション膜,層間絶縁
膜に穴を空け、信号配線61,63の一部を露出させた
剥き出し部61a,63aを形成し、信号配線61,6
3近傍の第1配線64,65の一部を露出させた剥き出
し部64a,65aを形成する。この時、電荷除去用配
線45は電源配線43に接続されているため、ビームの
照射により半導体装置40表面に蓄積される電荷は、電
荷除去用配線45及び電源配線43を介して基板に流れ
る。
【0042】(A2)剥き出し部61a,64aを含む
小さな領域に導電体ガスであるタングステンガスを吹き
付け、電子ビームを照射して半導体装置40表面上に図
5に示す導電体66を形成する。同様に、図4の剥き出
し部63a,65aを含む小さな領域にタングステンガ
スを吹き付け、電子ビームを照射して半導体装置40表
面上に導電体67を形成する。
小さな領域に導電体ガスであるタングステンガスを吹き
付け、電子ビームを照射して半導体装置40表面上に図
5に示す導電体66を形成する。同様に、図4の剥き出
し部63a,65aを含む小さな領域にタングステンガ
スを吹き付け、電子ビームを照射して半導体装置40表
面上に導電体67を形成する。
【0043】(A3)領域68,69に電子ビームを照
射し、第3配線48と第1配線65を切断する。以上の
工程により、信号配線61と信号配線63は、導電体6
6,67及び電荷除去用配線45の一部を介して電気的
に接続される。
射し、第3配線48と第1配線65を切断する。以上の
工程により、信号配線61と信号配線63は、導電体6
6,67及び電荷除去用配線45の一部を介して電気的
に接続される。
【0044】次に、従来の半導体装置に対する回路修正
加工を図6〜図9に従って説明する。尚、同一位置の部
材については図4及び図5と同じ符号を付して説明す
る。図6に示すように、半導体装置70の最上層には電
源配線43と通常の信号配線61,62が形成され、最
上層より下層には、信号配線63が形成されている。
加工を図6〜図9に従って説明する。尚、同一位置の部
材については図4及び図5と同じ符号を付して説明す
る。図6に示すように、半導体装置70の最上層には電
源配線43と通常の信号配線61,62が形成され、最
上層より下層には、信号配線63が形成されている。
【0045】今、信号配線61と信号配線63を接続す
る回路修正加工を行う。この半導体装置70の場合、信
号配線63の端部付近には最上層に配線が無く配線密度
が疎であるため事前加工を行う。
る回路修正加工を行う。この半導体装置70の場合、信
号配線63の端部付近には最上層に配線が無く配線密度
が疎であるため事前加工を行う。
【0046】(B1)図6に示すように、加工箇所に最
も近い電源配線43の一部を露出させた剥き出し部43
aを、FIB装置を使用して形成する。 (B2)図7に示すように、剥き出し部43aから加工
箇所までタングステンガスを吹き付け、電子ビームを照
射して剥き出し部43aから加工箇所に向かって導電体
71を形成する。更に、加工箇所にタングステンガスを
吹き付け、面積の大きな導電体72を形成する。この導
電体71,72は、下層の信号配線63の加工時に半導
体装置70に蓄積する電荷を逃がす手段となる。
も近い電源配線43の一部を露出させた剥き出し部43
aを、FIB装置を使用して形成する。 (B2)図7に示すように、剥き出し部43aから加工
箇所までタングステンガスを吹き付け、電子ビームを照
射して剥き出し部43aから加工箇所に向かって導電体
71を形成する。更に、加工箇所にタングステンガスを
吹き付け、面積の大きな導電体72を形成する。この導
電体71,72は、下層の信号配線63の加工時に半導
体装置70に蓄積する電荷を逃がす手段となる。
【0047】(B3)ビームを照射して穴を空け、下層
の信号配線63の一部を露出して剥き出し部63aを形
成する。同様に、信号配線61の一部を露出して剥き出
し部61aを形成する。
の信号配線63の一部を露出して剥き出し部63aを形
成する。同様に、信号配線61の一部を露出して剥き出
し部61aを形成する。
【0048】(B4)図8に示すように、領域73,7
4にビームを照射して導電体71,72の一部(不要部
分)を削り取る。この処理により、残された導電体72
と電源配線43とを電気的に切断する。
4にビームを照射して導電体71,72の一部(不要部
分)を削り取る。この処理により、残された導電体72
と電源配線43とを電気的に切断する。
【0049】(B5)導電体72の先端と剥き出し部6
1aを含む領域にタングステンガスを吹き付け、電子ビ
ームを照射して図9に示すように導電体75を形成す
る。この処理により、信号配線61と信号配線63が導
電体72,75を介して電気的に接続される。
1aを含む領域にタングステンガスを吹き付け、電子ビ
ームを照射して図9に示すように導電体75を形成す
る。この処理により、信号配線61と信号配線63が導
電体72,75を介して電気的に接続される。
【0050】この様に、従来の半導体装置70に対する
加工は工数が多く、時間がかかる。一方、本実施形態の
半導体装置40は、加工工数が従来に比べて少なく、短
時間で処理が終了する。
加工は工数が多く、時間がかかる。一方、本実施形態の
半導体装置40は、加工工数が従来に比べて少なく、短
時間で処理が終了する。
【0051】更に、従来の半導体装置70では、広い面
積を持つ導電体72を形成しなければならないため、多
量のタングステンガスを消費し、ガスの充填が必要にな
る場合がある。一方、本実施形態の半導体装置40は、
電荷除去用配線45と信号配線61,63を接続するた
めに面積の小さな導電体66,67を形成すればよいの
で、タングステンガスの消費量が少なく経済的であると
ともに、加工時間が短い。
積を持つ導電体72を形成しなければならないため、多
量のタングステンガスを消費し、ガスの充填が必要にな
る場合がある。一方、本実施形態の半導体装置40は、
電荷除去用配線45と信号配線61,63を接続するた
めに面積の小さな導電体66,67を形成すればよいの
で、タングステンガスの消費量が少なく経済的であると
ともに、加工時間が短い。
【0052】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 (1)半導体装置40上層には、電源配線43に接続さ
れた電荷除去用配線45が形成されている。従って、加
工部分を特定するために利用されるFIB電子走査にお
ける電荷を逃がし、電荷の蓄積を防ぐことができる。
ば、以下の効果を奏する。 (1)半導体装置40上層には、電源配線43に接続さ
れた電荷除去用配線45が形成されている。従って、加
工部分を特定するために利用されるFIB電子走査にお
ける電荷を逃がし、電荷の蓄積を防ぐことができる。
【0053】(2)電荷除去用配線45の第1配線46
を信号配線41と垂直方向に沿って形成した。その結
果、電荷除去用配線45か、そうでないかを目視で容易
に判断することができる。
を信号配線41と垂直方向に沿って形成した。その結
果、電荷除去用配線45か、そうでないかを目視で容易
に判断することができる。
【0054】(3)配線修正加工に利用しなかった電荷
除去用配線45を電源配線43から切り離して出荷する
ようにした。その結果、量産製品への電荷除去用配線4
5による影響を無くすことができる。
除去用配線45を電源配線43から切り離して出荷する
ようにした。その結果、量産製品への電荷除去用配線4
5による影響を無くすことができる。
【0055】(4)電荷除去用配線45により電荷を基
板へ逃がすため、リークの発生を防止し、電荷による配
線酸化膜へのピンホールを防ぐ事ができる。そのため、
加工成功率が飛躍的に向上し、歩留まりを向上させるこ
とができる。
板へ逃がすため、リークの発生を防止し、電荷による配
線酸化膜へのピンホールを防ぐ事ができる。そのため、
加工成功率が飛躍的に向上し、歩留まりを向上させるこ
とができる。
【0056】(5)電荷除去用配線45が予め形成され
ているため、FIB装置を用いた回路修正加工を行う加
工に対して事前加工が不要になるため、加工工数が少な
くなり、処理時間を短くすることができる。
ているため、FIB装置を用いた回路修正加工を行う加
工に対して事前加工が不要になるため、加工工数が少な
くなり、処理時間を短くすることができる。
【0057】(6)導電体貼付けに使用するタングステ
ンガスの使用量が少なくて済み、製造コストを低減する
ことができる。 (7)電荷除去用配線45を、回路修正加工時の接続配
線として利用するようにした。その結果、加工箇所が疎
領域44に隣接した信号配線を含む範囲であれば、タン
グステンデポによる回路修正用の導電体貼り付け配線加
工が最短距離で済む。そうすることで、安定した抵抗を
持つ配線を使用することができ、加工精度が増す。
ンガスの使用量が少なくて済み、製造コストを低減する
ことができる。 (7)電荷除去用配線45を、回路修正加工時の接続配
線として利用するようにした。その結果、加工箇所が疎
領域44に隣接した信号配線を含む範囲であれば、タン
グステンデポによる回路修正用の導電体貼り付け配線加
工が最短距離で済む。そうすることで、安定した抵抗を
持つ配線を使用することができ、加工精度が増す。
【0058】(8)電荷除去用配線45を回路修正加工
時の接続配線として利用するようにした。その結果、長
距離配線が不要となり、タングステンガスの使用量が減
少し、加工時間短縮、半導体装置40表面に与えるダメ
ージや電荷量の減少となり、安定した加工精度とスルー
プットが得られる。
時の接続配線として利用するようにした。その結果、長
距離配線が不要となり、タングステンガスの使用量が減
少し、加工時間短縮、半導体装置40表面に与えるダメ
ージや電荷量の減少となり、安定した加工精度とスルー
プットが得られる。
【0059】尚、前記実施形態は、以下の態様に変更し
てもよい。 ・上記実施形態では、1つの電荷除去用配線45を用い
て信号配線61,63を接続したが、接続する2つの信
号配線が離れている場合、それらの間に形成された複数
の電荷除去用配線45を導電体により接続して信号配線
を接続するようにしてもよい。
てもよい。 ・上記実施形態では、1つの電荷除去用配線45を用い
て信号配線61,63を接続したが、接続する2つの信
号配線が離れている場合、それらの間に形成された複数
の電荷除去用配線45を導電体により接続して信号配線
を接続するようにしてもよい。
【0060】・上記実施形態では2つの信号配線61,
63を接続する場合について説明したが、3つ以上の信
号配線を1つ以上の電荷除去用配線を利用して接続して
もよい。
63を接続する場合について説明したが、3つ以上の信
号配線を1つ以上の電荷除去用配線を利用して接続して
もよい。
【0061】・上記実施形態では、電源配線43と電荷
除去用配線45を同じ最上層に形成したが、最上層に形
成した電荷除去用配線45をそれと異なる配線層に形成
した電源配線に接続してもよい。その際、電源配線と電
荷除去用配線45を切り離すための第3配線48は、電
源配線に直接接続されるのではなく、コンタクトホール
等を介して電源配線に接続される。この様にしても、上
記各形態と同様の効果を奏する。
除去用配線45を同じ最上層に形成したが、最上層に形
成した電荷除去用配線45をそれと異なる配線層に形成
した電源配線に接続してもよい。その際、電源配線と電
荷除去用配線45を切り離すための第3配線48は、電
源配線に直接接続されるのではなく、コンタクトホール
等を介して電源配線に接続される。この様にしても、上
記各形態と同様の効果を奏する。
【0062】
【発明の効果】以上詳述したように、本発明によれば、
回路修正加工を安全に行うことが可能な半導体装置を提
供することができる。
回路修正加工を安全に行うことが可能な半導体装置を提
供することができる。
【図1】 一実施形態の半導体装置の一部平面図であ
る。
る。
【図2】 電荷除去用配線の拡大図である。
【図3】 製造工程の一部処理フロー図である。
【図4】 FIB加工処理の説明図である。
【図5】 本実施形態のFIB加工処理の説明図であ
る。
る。
【図6】 従来のFIB加工処理の説明図である。
【図7】 従来のFIB加工処理の説明図である。
【図8】 従来のFIB加工処理の説明図である。
【図9】 従来のFIB加工処理の説明図である。
【図10】 半導体装置の平面図である。
【図11】 半導体装置の一部拡大図である。
【図12】 半導体装置の一部断面図である。
【図13】 電子捜査における電荷の中和方法の説明図
である。
である。
【図14】 従来のFIB加工処理の説明図である。
41,42 信号配線 43 電源配線 44 疎領域 45 電荷除去用配線 46 第1の配線 47 第2の配線 48 第3の配線 66,67 導電体
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F033 HH19 PP31 QQ37 QQ53 UU01 VV01 XX36 5F064 CC09 EE09 EE14 EE15 EE16 EE23 EE27 EE42 EE51 EE52 EE56 FF01 FF42 FF48
Claims (10)
- 【請求項1】 複数の配線層を持ち、該配線層の上層に
おける信号配線の配線密度が低い半導体装置において、 前記配線層のうちの信号配線が疎の領域に、抵抗値の低
い配線に接続された電荷除去用配線を備えたことを特徴
とする半導体装置。 - 【請求項2】 前記電荷除去用配線は、その幅が前記信
号配線の幅よりも狭く形成されていることを特徴とする
請求項1記載の半導体装置。 - 【請求項3】 前記電荷除去用配線は、それを形成した
配線層の他の配線が形成された第1の配線方向と直交す
る第2の配線方向に沿って延びるように形成された第1
の配線を有することを特徴とする請求項1又は2記載の
半導体装置。 - 【請求項4】 前記第1の配線は前記第1の配線方向に
複数配列されていることを特徴とする請求項3記載の半
導体装置。 - 【請求項5】 前記複数の第1の配線の配線間隔は、最
上層の配線層から最下層の基板までの距離以下であるこ
とを特徴とする請求項4記載の半導体装置。 - 【請求項6】 前記電荷除去用配線は、前記第1の方向
に沿って延びるように形成され少なくとも隣接する2つ
の前記第1の配線を接続する第2の配線を有することを
特徴とする請求項4又は5記載の半導体装置。 - 【請求項7】 前記第2の配線は、該電荷除去用配線が
一筆書き状になるように前記第1の配線を接続すること
を特徴とする請求項6記載の半導体装置。 - 【請求項8】 前記電荷除去用配線は、前記抵抗値の低
い配線との接続部分に該電荷除去用配線の幅より狭い幅
に形成された第3の配線を含むことを特徴とする請求項
2〜7のうちの何れか一項記載の半導体装置。 - 【請求項9】 前記電荷除去用配線は前記抵抗値の低い
配線から切り離されていることを特徴とする請求項1〜
8のうちの何れか一項記載の半導体装置。 - 【請求項10】 複数の配線層を持ち、該配線層の上層
における信号配線の配線密度が低い半導体装置におい
て、 前記配線層のうちの信号配線が疎の領域に、抵抗値の低
い配線から切り離され前記信号配線が形成された第1の
配線方向と直交する第2の配線方向に沿って延びる少な
くとも一つの第1の配線を有する電荷除去用配線が形成
され、該電荷除去用配線は少なくとも2つの前記信号配
線と導電体により接続されていることを特徴とする半導
体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001127401A JP2002324799A (ja) | 2001-04-25 | 2001-04-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001127401A JP2002324799A (ja) | 2001-04-25 | 2001-04-25 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002324799A true JP2002324799A (ja) | 2002-11-08 |
Family
ID=18976271
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001127401A Withdrawn JP2002324799A (ja) | 2001-04-25 | 2001-04-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002324799A (ja) |
-
2001
- 2001-04-25 JP JP2001127401A patent/JP2002324799A/ja not_active Withdrawn
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Legal Events
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---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
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