JP2002318783A

JP2002318783A - マルチプロトコル型シリアル通信装置及びマイクロコンピュータ

Info

Publication number: JP2002318783A
Application number: JP2001124248A
Authority: JP
Inventors: Hitoshi Kuroyanagi; 等黒柳; Masato Rinnai; 政人林内
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-04-23
Filing date: 2001-04-23
Publication date: 2002-10-31

Abstract

(57)【要約】【課題】シリアル通信の多様なプロトコルにワンチッ
プで対応することができるマルチプロトコル型シリアル
通信装置を提供する。【解決手段】マルチプロトコル型シリアル通信装置１
１を、トリガ信号発生手段によって内部でＦＳＴＡ，Ｆ
ＥＮＤ，ＢＳＴＡ，ＢＥＮＤの各トリガ信号を発生させ
るように構成し、これらのトリガ信号の発生に基づいて
送信ステートマシン３８，受信ステートマシン３０の状
態を遷移させ、通信制御信号の発生状態に応じて必要な
出力信号をＥＣＵ１０１のＴＡＢ２インターフェイス部
１０３に出力させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリアル通信を複
数種類のプロトコルに対応して実行可能に構成されるマ
ルチプロトコル型シリアル通信装置、及びそのマルチプ
ロトコル型シリアル通信装置を備えて構成されるマイク
ロコンピュータに関する。

【０００２】

【従来の技術】シリアル通信プロトコルには、例えば、
ＲＳ−２３２ＣやＩＩＣ(Inter Integrated Circuit)，
ＨＤＬＣ(High-level Data Link Control procedure)，
ＴＡＢ(Telekontrol Audio Bus 2) など、様々な種類が
ある。ホストたるＣＰＵが、接続先デバイスとの間でシ
リアル通信を行う場合には、各プロトコルに対応した専
用のインターフェイスＩＣが用意されていたり、或いは
ＵＡＲＴ(Universal Asynchronous Reciever Transmitt
er) またはＵＳＡＲＴ(Universal Synchronous Asynchr
onous Reciever Transmitter) と称する汎用インターフ
ェイスＩＣ（シリアルポート）を用い、各プロトコルに
対応した設定を行なって使用するようにしている。

【０００３】

【発明が解決しようとする課題】例えば、図５８には、
ホストのメインプロセッサ（ＣＰＵやＤＳＰなどの汎用
演算装置で構成される）１が接続先デバイス２との間で
何れかのプロトコルに準拠するシリアル通信を実行する
場合の構成例を示す。この場合、メインプロセッサ１
は、接続先デバイス２と通信するために汎用ポート（同
期処理や入出力制御を行う）３と、上述した例えばＵＳ
ＡＲＴなどのシリアルポート４とを直接制御せず、サブ
プロセッサ５を介して通信制御を行うようにしている。

【０００４】サブプロセッサ５は、メインプロセッサ１
と同様にＣＰＵ，ＤＳＰなどの汎用演算装置で構成され
るが、接続先デバイス２について想定される様々なシリ
アルプロトコルに対してプログラムで柔軟に対応するた
めに配置されている。また、通信処理の実行中には、汎
用ポート３，シリアルポート４が頻繁に割り込みを発生
させるため、その割り込み処理によってメインプロセッ
サ１の処理効率が低下することを防止する役割をもなし
ている。しかしながら、斯様な構成では高価なサブプロ
セッサ５を必要とするため、コストアップが避けられな
い。

【０００５】本発明は上記事情に鑑みてなされたもので
あり、その目的は、サブプロセッサを用いることなくシ
リアル通信の多様なプロトコルに対応することができ、
ホストの通信処理負担を軽減することが可能となるマル
チプロトコル型シリアル通信装置、及びそのマルチプロ
トコル型シリアル通信装置を備えて構成されるマイクロ
コンピュータを提供することにある。

【０００６】

【課題を解決するための手段】請求項１記載のマルチプ
ロトコル型シリアル通信装置は、以下の原理に基づいて
構成されている。シリアル通信のプロトコルが多様であ
るとしても、大枠で見ると、それらに共通して行われて
いる原則的な処理方式が存在する。即ち、何らかの形式
の信号によって通信の開始と終了を示すと共に、データ
の送受信は、バイト単位（通常８ビットだが、本発明で
は定義された複数ビットのまとまりをいう）で行われ、
１回の通信で送受信される複数バイトのデータが１つの
フレームを構成していると見ることが可能である。

【０００７】そして、本発明のマルチプロトコル型シリ
アル通信装置では、送信または受信トリガ信号発生手段
は、上記原則に基づいて、フレーム送受信（通信）の開
始に対応するフレームスタート信号，バイトデータの送
受信開始に対応するバイトスタート信号，バイトデータ
の送受信終了に対応するバイトエンド信号通信，フレー
ム送受信（通信）の終了に対応するフレームエンド信号
を、ホストによる設定と外部より与えられる通信制御信
号の状態とに基づき、各プロトコルに対応したタイミン
グで状態遷移のトリガ信号として夫々発生させる。

【０００８】また、送信及び受信ステートマシンは、フ
レームスタート待ちステート，バイトスタート待ちステ
ート，通信中ステート，バイト通信終了ステート，フレ
ーム通信終了ステートの各ステート間を遷移するように
構成されている。そして、送信及び受信ステートマシン
は、フレームスタート信号の発生に応じて、フレームス
タート待ちステートからバイトスタート待ちステートに
遷移して通信を開始させ、バイトスタート信号の発生に
応じて、バイトスタート待ちステートから通信中ステー
トに遷移することでバイト単位のデータ通信を行わせ
る。

【０００９】それから、バイトエンド信号の発生に応じ
て、通信中ステートからバイト通信終了ステートに遷移
しバイトデータの送受信に区切りをつけ、バイト通信終
了ステートにおいてフレームエンド信号が発生しない場
合はバイトスタート待ちステートに遷移してバイトデー
タの送受信を更に続行する。また、バイト通信終了ステ
ートにおいてフレームエンド信号が発生した場合はフレ
ーム通信終了ステートに遷移して通信を終了させるよう
に動作する。加えて、送信及び受信ステートマシンは、
各プロトコル毎に、各ステートに応じて必要な通信制御
信号を外部に対して出力させる。

【００１０】従って、ホストが例えば内部レジスタ等に
必要な設定を行うことで、夫々のプロトコルにおける適
切なタイミングでトリガ信号を発生させてステートマシ
ンの状態を遷移させることにより、シリアル通信の多様
なプロトコルが実行される場合に容易に対応することが
可能となる。

【００１１】そして、従来はサブプロセッサ５が行って
いた通信処理をシリアル通信装置がハードウエアによっ
て代行することになるので、サブプロセッサ５を使用し
ない場合でもホストに対して発生させる割り込みを削減
することが可能となり、ホストの処理効率が低下するこ
とを防止できると共に、ホストを含むシステムを構成す
る場合のコストを削減することが可能となる。また、各
プロトコルに対応してホストに実行させるプログラム
を、通信装置に用意されているレジスタの設定に合わせ
て作成することができるので、プログラミングの手法を
ある程度標準化させることが可能となり、プログラミン
グ作業をより容易に行なうことができる。

【００１２】請求項２記載のマルチプロトコル型シリア
ル通信装置によれば、トリガ信号発生手段に、少なくと
も一部のトリガ信号に関する発生条件を選択するための
トリガ条件選択手段を備え、トリガ条件選択手段を、発
生条件として、外部（この場合、ホスト又は接続先デバ
イス）より付与される外部トリガ信号を選択可能に構成
する。即ち、シリアル通信装置の外部より付与される外
部トリガ信号を条件としてトリガ信号を発生させること
で、例えば、接続先デバイスよりドライブされた通信制
御信号の遷移状態をトリガとして、ステートマシンの状
態を遷移させることが可能となる。

【００１３】請求項３記載のマルチプロトコル型シリア
ル通信装置によれば、外部トリガ信号が、ホストが内部
レジスタに書込みを行うことで発生されるように構成す
る。即ち、ホストが制御プログラムに従って動作し、シ
リアル通信装置の内部レジスタに書込みを行ったタイミ
ングでトリガ信号を発生させることが可能となる。

【００１４】請求項４記載のマルチプロトコル型シリア
ル通信装置によれば、トリガ条件選択手段を、外部トリ
ガ信号として、ホストが内部レジスタに書込みを行うこ
とで発生させるトリガ信号と、外部より入力ポートに与
えられる通信制御信号の遷移状態に基づいて発生される
トリガ信号とを選択可能に構成する。即ち、両者を選択
可能とすることで、トリガ信号の発生条件をより柔軟に
設定することができｒ、多様なプロトコル対応を行うこ
とができる。

【００１５】請求項５記載のマルチプロトコル型シリア
ル通信装置によれば、トリガ条件選択手段を、発生条件
として、通信制御信号の遷移状態をカウントするカウン
タより、そのカウント値がホストによって設定されたカ
ウント値と一致した場合に出力されるカウンタマッチ信
号を選択可能に構成する。即ち、斯様なカウンタマッチ
信号を選択することで、基準時点から通信制御信号が遷
移した回数に基づくタイミングで送信トリガ信号を発生
させることができる。

【００１６】請求項６記載のマルチプロトコル型シリア
ル通信装置によれば、トリガ条件選択手段を、発生条件
として、通信データのサイズをカウントするカウンタよ
り、そのカウント値がホストによって設定されたカウン
ト値と一致した場合に出力されるカウンタマッチ信号を
選択可能に構成する。即ち、斯様なカウンタマッチ信号
を選択すれば、基準時点から送信されたデータのサイズ
（バイト数）に基づくタイミングで送信トリガ信号を発
生させることができる。

【００１７】請求項７記載のマルチプロトコル型シリア
ル通信装置によれば、トリガ条件選択手段は、受信側の
トリガ信号の発生条件として、受信データのパターンが
ホストより設定された特定のデータパターンに一致した
場合にコンパレータより出力されるパターンマッチ信号
を選択可能に構成する。即ち、斯様なパターンマッチ信
号を選択することで、プロトコルで定められている特定
のデータを受信した場合に受信トリガ信号を発生させる
ことができる。従って、より多様なプロトコルに対応し
て適切に受信トリガ信号を発生させることが可能とな
る。

【００１８】請求項８記載のマルチプロトコル型シリア
ル通信装置によれば、送信データ列にビットデータの挿
入を行うためのビット挿入手段を備えるので、例えば、
データを送信する際にスタートフラグ，スタートビット
やストップビット、パリティビットなどが必要とされる
プロトコルにも対応することが可能となる。或いは、送
信データ列を適当なビットによって区分することが必要
とされる場合にも、適当なデータビットを挿入して対応
することができる。

【００１９】請求項９記載のマルチプロトコル型シリア
ル通信装置によれば、送信ステートマシンを、フレーム
スタート待ちステートとバイトスタート待ちステートと
の間において、内部レジスタの設定に応じてフラグデー
タ挿入ステートに遷移可能に構成する。従って、例えば
ＨＤＬＣのように、送信の開始時と終了時にフラグシー
ケンスを送信する必要があるプロトコルにも対応するこ
とが可能となる。

【００２０】請求項１０記載のマルチプロトコル型シリ
アル通信装置によれば、送信ステートマシンを、バイト
スタート待ちステートと通信中ステートとの間におい
て、内部レジスタの設定に応じてスタートビット挿入ス
テートに遷移可能に構成し、また、通信中ステートとバ
イト通信終了ステートとの間に、内部レジスタの設定に
応じてストップビット挿入ステートに遷移可能に構成す
る。従って、例えばＲＳ−２３２Ｃのように、送信デー
タの最初と最後にスタートビット，ストップビットが場
合によって必要となるプロトコルにも対応することがで
きる。

【００２１】請求項１１記載のマルチプロトコル型シリ
アル通信装置によれば、送信ステートマシンを、通信中
ステートから、内部レジスタの設定に応じて送信データ
にビットデータを挿入するためのビット挿入ステートに
遷移可能に構成する。従って、例えばＨＤＬＣのよう
に、ビットスタッフィングを行う必要があるプロトコル
にも対応することができる。

【００２２】請求項１２記載のマルチプロトコル型シリ
アル通信装置によれば、受信ステートマシンを、通信中
ステートから、内部レジスタの設定に応じてビット挿入
ステートにより受信データに挿入されたビットデータを
削除するためのビット削除ステートに遷移可能に構成す
る。従って、例えばＨＤＬＣのように、ビットスタッフ
ィングが行われているデータから本来不要なビットを削
除することができる。

【００２３】請求項１３記載のマルチプロトコル型シリ
アル通信装置によれば、送信ステートマシンを、通信中
ステートとバイト通信終了ステートとの間に、内部レジ
スタの設定に応じて送信データにパリティビットを挿入
するためのパリティビット挿入ステートに遷移可能に構
成する。従って、例えばＲＳ−２３２Ｃのように、エラ
ー検出用のパリティビットを付加する必要があるプロト
コルにも対応することができる。

【００２４】請求項１４記載のマルチプロトコル型シリ
アル通信装置によれば、ホストが外部のメモリと内部の
送信バッファ，受信バッファとの間でＤＭＡ転送を行わ
せるために設けられる、データ転送装置との間で転送制
御を行うためのインターフェイス回路を備える。

【００２５】即ち、通信装置がインターフェイス回路を
介してデータ転送装置との間で転送制御を行い、ホスト
と内部バッファとの間でＤＭＡ転送を行わせるようにす
れば、通信装置と接続先デバイスとの間でデータの送受
信が行われている間は、通信装置はホストに対して１バ
イト毎に割込みを発生させる必要がなくなり、通信が終
了した時点で割込みを発生させれば良い。従って、ホス
ト側の割り込み処理負担を大きく軽減することができ
る。

【００２６】請求項１５記載のマイクロコンピュータに
よれば、例えば、送信の場合は、ホストとして機能する
汎用演算処理装置が接続先デバイスに送信するデータを
メモリに書込み、データ転送装置のレジスタに必要な設
定を行うと、請求項１４記載のマルチプロトコル型シリ
アル通信装置がデータ転送装置の転送制御を行って、メ
モリに書込まれた送信データを内部の送信バッファにＤ
ＭＡ転送を実行させる。また、受信の場合は、接続先デ
バイスから受信したデータがマルチプロトコル型シリア
ル通信装置内部の受信バッファに書込まれると、データ
転送装置に受信バッファからメモリに対してＤＭＡ転送
を実行させる。

【００２７】従って、マルチプロトコル型シリアル通信
装置は、汎用演算処理装置に対してバイトデータの送
信，受信毎に割り込みを発生させる必要がなく、送信，
受信処理の終了時に割り込みを発生させれば良いので、
汎用演算処理装置の割り込み処理負担を大きく軽減する
ことができる。

【００２８】

【発明の実施の形態】（第１実施例）以下、本発明の第
１実施例について図１乃至図２２を参照して説明する。
図１は、マルチプロトコル型シリアル通信装置の全体構
成を概略的に示す機能ブロック図である。マルチプロト
コル型シリアル通信装置（以下、単にシリアル通信装置
と称す）１１は、ホストたるＣＰＵ（汎用演算処理装
置）１２が図示しない接続先デバイスとの間でシリアル
通信を行う場合のインターフェイス機能をなすように構
成されたＬＳＩである。

【００２９】シリアル通信装置１１は、ＣＰＵ１２が内
部のレジスタやバッファなどに書込み及び読み出しを行
うためのホストインターフェイス（Ｉ／Ｆ）部１３を備
えている。また、ホストＩ／Ｆ部１３は、ＤＭＡコント
ローラ（ＤＭＡＣ，データ転送装置）１４との間のイン
ターフェイス機能をも含むものである。ＤＭＡＣ１４
は、図示しない外部メモリとシリアル通信装置１１のバ
ッファとの間でデータ転送を行うために設けられてい
る。

【００３０】シリアル通信装置１１の受信側は、ビット
検出部２０，クロック生成部２１，シフトレジスタ(SHI
FTER) ２２，受信バッファ（ＢＵＦ）２３，一致検出部
２４，エラー検出及び割り込み制御部２５，汎用入力部
２６並びに受信制御部２８などを備えている。

【００３１】ビット検出部２０は、シリアル受信データ
（ＲＸ）について伝送符号形式（例えば、ＮＲＺ，ＮＲ
ＺＩ，ＦＭ０／１，マンチェスタなど）に応じたビット
検出を行うように構成されている。クロック生成部２１
は、復調されたビット列及び外部より与えられるシステ
ムクロック信号(SYSCK) や同期クロック入力信号(CLKI
N) に基づいて同期クロック出力信号(CLKOUT)を生成す
るものである。

【００３２】シフトレジスタ２２は、シリアル受信デー
タを格納してパラレル変換するものであり、受信バッフ
ァ（内部バッファ）２３は、パラレル変換された受信デ
ータが格納されるようになっている。エラー検出及び割
り込み制御部２５は、シリアル受信データに基づいて受
信データパターンの一致検出を行ったり、割り込み信号
（ＩＮＴ）を発生させる機能を有している。

【００３３】汎用入力部２６は、接続先デバイスより与
えられる通信制御信号が、プロトコルに応じて３つの入
力端子ＵＩＮ１〜３に適宜割り当てられるようになって
いる。また、受信制御部２８は、受信コントロール部２
９，受信ステートマシン３０及び受信カウンタ３１を備
えている。受信コントロール部２９は、ＣＰＵ１２が受
信側の処理について各種設定を行うためのレジスタ群や
後述する受信トリガ信号発生部，パターンマッチ回路な
どで構成され、受信ステートマシン３０は、異なるプロ
トコルに対する受信処理を共通化してなるステートを受
信トリガ信号に応じて遷移させる論理回路である。

【００３４】受信カウンタ３１は、詳細は後述するが、
通信制御信号の遷移状態や受信データサイズなどをカウ
ンタするためのカウンタであり、それらのカウンタ値が
レジスタに設定されたカウンタ値と一致すると、カウン
タマッチ信号を出力するようになっている。

【００３５】一方、シリアル通信装置１１の送信側は、
送信バッファ（内部バッファ）３２，シフトレジスタ３
３，ビット符号化部３４，送信制御部３５及び汎用出力
部３６などを備えている。送信バッファ３２は、ＣＰＵ
１２またはＤＭＡＣ１４より書込まれる送信データが格
納されるようになっており、シフトレジスタ３３は、送
信バッファ３２に格納されたデータをシリアル変換して
ビット符号化部３４に出力するものである。ビット符号
化部３４は、シリアル送信データ（ＴＸ）について前述
した伝送符号形式に応じたビット符号化を行うように構
成されている。

【００３６】送信制御部３５は、送信コントロール部３
７，送信ステートマシン３８及び送信カウンタ３９を備
えている。送信コントロール部３７は、ＣＰＵ１２が送
信側の処理について各種設定を行うためのレジスタ群や
後述する送信トリガ信号発生部などで構成され、送信ス
テートマシン３８は、異なるプロトコルに対する送信処
理を共通化してなるステートを送信トリガ信号に応じて
遷移させる論理回路である。また、ホストたるＣＰＵ１
２がレジスタに設定を行なうことにより、汎用出力ＵＯ
ＵＴ１〜３やクロック生成部２１より出力されるＣＬＫ
ＯＵＴの信号レベルをソフトウエア的に制御することも
可能となっている。

【００３７】送信カウンタ３９は、詳細は後述するが、
通信制御信号の遷移状態や送信データサイズなどをカウ
ンタするためのカウンタであり、それらのカウンタ値が
ＣＰＵ１２によってレジスタに設定されたカウンタ値と
一致すると、カウンタマッチ信号を出力するようになっ
ている。汎用出力部３６は、接続先デバイスより与えら
れる通信制御信号が、プロトコルに応じて３つの出力端
子ＵＯＵＴ１〜３に適宜割り当てられるようになってい
る。

【００３８】図２は、シリアル通信装置１１で取り扱わ
れるデータ列及びトリガ信号の定義を示すチャートであ
る。即ち、受信または送信データ（ＲＸ，ＴＸ）は、Ｎ
ビット（例えば、Ｎ＝８）のまとまりをバイトと称し、
一回の通信で送受信されるバイトデータのまとまりをフ
レームと称する（図２（ａ）参照）。データの通信は、
各ビットがクロック信号ＣＬＫ（図２（ｂ）参照）に同
期するようにして行われる。

【００３９】そして、通信の開始時に出力される信号Ｆ
ＳＴＡをフレームスタート信号（図２（ｅ）参照），バ
イトデータの通信の開始時に出力される信号ＢＳＴＡを
バイトスタート信号（図２（ｃ）参照），バイトデータ
の通信の終了時に出力される信号ＢＥＮＤをバイトエン
ド信号（図２（ｄ）参照），通信の終了時に出力される
信号ＦＥＮＤをフレームエンド信号（図２（ｆ）参照）
と称する。

【００４０】また、図３は、受信時における各種クロッ
ク信号の定義を示すタイミングチャートである（バイト
数Ｎ＝３の場合）。伝送クロックＴＣＫは、データの伝
送制御に使用されるクロックであり（図３（ａ）参
照）、受信データＲＸは、ハイレベルから１ビット期間
だけロウレベルに遷移することでデータの送信開始（ス
タートビット）を示す（図３（ｂ）参照，但し、プロト
コルに応じて必要な場合）。そして、３ビットのデータ
Ｄ０〜Ｄ２を受信した後、１ビットのハイレベル期間で
データの送信終了（ストップビット，必要な場合）を示
す。

【００４１】ＦＦ＿Ｑは、ＲＸのＴＣＫ同期信号であり
（図３（ｃ）参照）、前述したバイトスタート信号ＢＳ
ＴＡは、ＦＦ＿Ｑのスタートビットと同時に（スタート
ビットを送信する場合）出力される（図３（ｄ）参
照）。そして、バイトエンド信号ＢＥＮＤは、ＦＦ＿Ｑ
のストップビットと同時に（ストップビットを送信する
場合）出力される（図３（ｅ）参照）。受信中信号ＲＥ
ＮＧは、その間のデータＤ０〜Ｄ２が受信されている間
にハイレベルとなって受信中であることを示す信号であ
る（図３（ｆ）参照）。そして、データシフトクロック
ＳＣＫは、伝送クロックＴＣＫがデータＤ０〜Ｄ２の受
信中にだけ出力されるクロックであり、受信データのシ
フトに利用される（図３（ｅ）参照）。

【００４２】次に、受信側の構成を中心として説明す
る。図４は、受信バッファ２３を中心とする詳細な構成
を示すものである。ビット検出部２０で検出された受信
データ列は、シフトクロックＳＣＫにより１６ビットの
シフトレジスタ２２に格納され、２つの３２ビット受信
バッファ２３（０），２３（１）にパラレルデータとし
て格納される。ライトポインタによって下位側の受信バ
ッファ２３（０）から先に格納され、３２ビットモード
の場合は３２ビットが格納された時点で、８ビットモー
ドの場合は８ビットが格納された時点でフルとなり、受
信バッファ２３（１）側に移る。受信バッファ２３
（０），２３（１）に格納されたデータは、マルチプレ
クサ４０を介してＣＰＵ１２側のデータバス４１に出力
される。

【００４３】ビット検出部２０は、受信データＲＸのビ
ット列より生成したクロックＢＣＫをクロック生成部２
１に出力し、クロック生成部２１は、クロックＢＣＫの
出力の有無に応じてＣＰＵ１２側より供給される外部ク
ロックSYSCk ，接続先デバイス側より供給される外部ク
ロックCLKIN の何れか一方を伝送クロックＴＣＫとして
ＡＮＤゲート４２に出力する。ＡＮＤゲート４２には、
その他、後述する受信許可信号ＲＥ及び受信中信号ＲＥ
ＮＧが入力されており、それらの論理積結果としてシフ
トクロックＳＣＫを出力するようになっている。

【００４４】図５（ａ）は、受信側のパターンマッチ回
路４３の構成を示すものである。パターンマッチ回路４
３は、マルチプレクサ４４，シフトレジスタ４６，コン
パレータ４７，データ設定レジスタ４８，サンプル区間
設定レジスタ４９及び論理回路５０などで構成される。
８ビットのシフトレジスタ４６は、ビット検出部２０よ
り出力される受信データ列を、マルチプレクサ４４を介
して与えられるクロックＴＣＫ，ＳＣＫの何れかでシフ
トするようになっている。

【００４５】コンパレータ４７は、シフトレジスタ４６
に格納された受信データと、データ設定レジスタ４８に
セットされたパターンデータとを比較して一致信号(PAT
_MATCH) を出力する。図５（ｂ）に示す論理回路５０
は、フレームスタート信号ＦＳＴＡをトリガとして、サ
ンプル区間設定レジスタ４９に設定されたサンプル開始
位置のデータまでカウントを行うとイネーブル信号ＳＥ
の出力を開始し、その時点から同レジスタ４９に設定さ
れたサンプル終了位置のデータまでカウントを行うとイ
ネーブル信号ＳＥの出力を停止するようになっている。
このイネーブル信号ＳＥをコンパレータ４７に与えるこ
とで、連続するデータの特定部分のみを指定してデータ
パターンの比較を行わせるようにしている。パターンマ
ッチ回路４３は、例えばシリアルデータＲＸとして送信
されるアドレス値の比較などに用いられる。

【００４６】図６は、カウンタマッチ検出回路５１の構
成を示すものである。カウンタマッチ検出回路５１は、
カウンタ５２，カウント値設定レジスタ５３，マルチプ
レクサ５４及び５５などを中心として構成されている。
カウント値設定レジスタ５３に設定されたデータはカウ
ンタ５２にロードされ、マルチプレクサ５４によって選
択される信号によってダウンカウントが行われる。そし
て、カウント値が“０”になった時点でカウンタマッチ
信号CNT_MATCH を出力するようになっている。

【００４７】マルチプレクサ５４では、トリガ信号ＦＳ
ＴＡ，ＦＥＮＤ，ＢＳＴＡ，ＢＥＮＤに加えて、伝送ク
ロックＴＣＫ及び後述する同期信号ＡＣＫの内から何れ
か１つが選択される。また、カウンタ５２のクリアは、
ＯＲゲート５６を介したカウンタマッチ信号CNT_MATCH
の出力によるか、或いは、マルチプレクサ５５で選択さ
れる上記トリガ信号ＦＳＴＡ〜ＢＥＮＤ，及び受信デー
タＲＸまたはその反転レベルによって行われる。

【００４８】図７は、受信制御部２８における受信ステ
ートマシン３０の状態遷移を示すものである。受信ステ
ートマシン３０には、概括して以下の６つのステート
（状態）が規定されている。フレームスタート待ちバイトスタート待ち受信中バイト受信終了処理フレーム受信終了処理エラー

【００４９】そして、リセット状態でのステートとな
り、そこから、各トリガ信号の発生によって以下のよう
に遷移する。尚、トリガ信号ＥＲＲは、図示しないエラー検出回路が
ＣＲＣやＦＣＣに基づいて受信データにエラーを検出し
た場合に出力される。また、送信ステートマシン３８に
ついても、図７のレベルでは、エラーを除いて受信ス
テートマシン３０と同様に構成される（但し、“受信
中”→“送信中”）。また、ステートにおいて“ｎｏ
ｔＥＲＲ”である場合は通信処理を一旦終了しても良
い。

【００５０】次に、図８は、受信コントロール部２９に
おける受信側のフレームスタート信号RX_FSTA の出力回
路（トリガ信号発生手段）５７の構成を示すものであ
る。出力回路５７は、マルチプレクサ（トリガ条件選択
手段）５８及びＡＮＤゲート５９で構成されており、マ
ルチプレクサ５８は、以下の４つの信号〜の内１つ
をトリガ信号として、レジスタRX_FSTA_SEL の設定に応
じて選択的にＡＮＤゲート５９に出力するようになって
いる。ＩＮＰ１：汎用入力ＵＩＮ１／ホストによるＳ／Ｗ
設定ＰＡＴＭ１：パターンマッチ１ RX_MCNTM ：受信マルチカウンタマッチＲＥ：受信許可信号そして、ＡＮＤゲート５９は、マルチプレクサ５８が出
力する信号と、受信許可信号ＲＥとの論理積をとってフ
レームスタート信号RX_FSTA を出力する。即ち、マルチ
プレクサ５８においてＲＥが選択された場合には、受
信許可信号ＲＥの発生のみがトリガ信号の発生条件とな
る。

【００５１】また、ＩＮＰ１は、別途のレジスタ設定
によって汎用入力ＵＩＮ１に与えられる外部信号と、Ｃ
ＰＵ１２が指定されたレジスタに書込みを行って発生さ
せるトリガ信号（Ｓ／Ｗ（ソフトウエア）設定）の何れ
かを選択することが可能となっている。

【００５２】図９は、受信側のフレームエンド信号RX_F
END の出力回路（トリガ信号発生手段）６０の構成を示
すものである。出力回路６０は、マルチプレクサ（トリ
ガ条件選択手段）で構成されており、以下の４つの信号
〜の内１つをトリガ信号として、レジスタRX_FEND_
SEL の設定に応じて選択的に出力するようになってい
る。 RX_DCNTM ：受信データサイズカウンタマッチ RX_MCNTM ：受信マルチカウンタマッチＰＡＴＭ１：パターンマッチ１ＩＮＰ１：汎用入力ＵＩＮ１／ホストによるＳ／Ｗ
設定

【００５３】図１０は、受信側のバイトスタート信号RX
_BSTA の出力回路（トリガ信号発生手段，トリガ条件選
択手段）６１の構成を示すものである。出力回路６１
は、マルチプレクサで構成され、出力回路５７のマルチ
プレクサ５８に与えられている３つの信号〜に加え
て、ＩＮＰ３：汎用入力ＵＩＮ３／ホストによるＳ／Ｗ
設定が与えられており、レジスタRX_BSTA_SEL の設定に応じ
て選択的に出力するようになっている。また、受信側の
バイトエンド信号RX_BEND は、バイトサイズカウンタ
（受信トリガ信号発生手段）のマッチ信号がそのまま出
力されるように固定されている。

【００５４】図１１は、送信バッファ３２を中心とする
詳細な構成を示すものである。ＣＰＵ１２側のデータバ
ス４１より転送された送信データは、３２ビットの送信
バッファ３２に格納され、１６ビットのシフトレジスタ
３３に読み出される。３２ビットモードの場合はシフト
レジスタ３３により２回または４回で読み出され（シフ
トレジスタ３３の使用ビット数で決まる）、８ビットモ
ードの場合は１回で読み出される。送信バッファ３２の
エンプティ信号TBEMPTは、リセット入力時，送信開始時
及び送信バッファ３２が空になった場合に出力され、Ｄ
ＭＡＣ１４に対しては転送要求信号ＤＲＥＱとして出力
される。

【００５５】シフトレジスタ３３によりシリアルに送出
される送信データ列は、ビット挿入部（ビット挿入手
段）６２においてプロトコルに応じてスタートビット，
ストップビット，パリティビットなどの挿入が行われて
からビット符号化部３４に入力される。

【００５６】図１２は、送信コントロール部３７におけ
る送信側のフレームスタート信号TX_FSTA の出力回路
（トリガ信号発生手段）６３の構成を示すものである。
出力回路６３は、マルチプレクサ（トリガ条件選択手
段）６４及びＡＮＤゲート６５で構成されており、マル
チプレクサ６４は、以下の４つの信号〜の内１つを
トリガ信号として、レジスタTX_FSTA_SEL の設定に応じ
て選択的にＡＮＤゲート６５に出力するようになってい
る。ＴＥ：送信許可信号ＩＮＰ２：汎用入力ＵＩＮ２／ホストによるＳ
／Ｗ設定 INP2+notTBEMPT：とバッファエンプティTBEMPTの否
定との論理和 TX_MCNTM ：送信マルチカウンタマッチそして、ＡＮＤゲート６５は、マルチプレクサ６４が出
力する信号と、送信許可信号ＴＥとの論理積をとってフ
レームスタート信号TX_FSTA を出力する。即ち、マルチ
プレクサ６４においてＴＥが選択された場合には、送
信許可信号ＴＥの発生のみがトリガ信号の発生条件とな
る。

【００５７】また、ＩＮＰ２は、別途のレジスタ設定
によって汎用入力ＵＩＮ２に与えられる外部信号と、Ｃ
ＰＵ１２が指定されたレジスタに書込みを行って発生さ
せるトリガ信号の何れかを選択することが可能となって
いる。

【００５８】図１３は、送信側のフレームエンド信号TX
_FEND の出力回路（トリガ信号発生手段，トリガ条件選
択手段）６６の構成を示すものである。出力回路６６
は、マルチプレクサで構成されており、以下の４つの信
号〜の内１つをトリガ信号として、レジスタTX_FEN
D_SEL の設定に応じて選択的に出力するようになってい
る。 TX_DCNTM ：送信データサイズカウンタマッチ TX_MCNTM ：送信マルチカウンタマッチＩＮＰ２：汎用入力ＵＩＮ２／ホストによるＳ／Ｗ
設定ＩＮＰ３：汎用入力ＵＩＮ３／ホストによるＳ／Ｗ
設定

【００５９】図１４は、送信側のバイトスタート信号TX
_BSTA の出力回路（トリガ信号発生手段）６７の構成を
示すものである。出力回路６７は、マルチプレクサ（ト
リガ条件選択手段）６８，ＡＮＤゲート６９及びマルチ
プレクサ７０で構成されている。マルチプレクサ６８に
は、以下の３つの信号〜が与えられており、レジス
タTX_BSTA_SEL の設定に応じて選択的に出力するように
なっている。ＩＮＰ２：汎用入力ＵＩＮ２／ホストによるＳ／Ｗ
設定ＩＮＰ３：汎用入力ＵＩＮ３／ホストによるＳ／Ｗ
設定 TX_MCNTM ：送信マルチカウンタマッチそして、マルチプレクサ６８の出力信号は、ＡＮＤゲー
ト６９を介して、また、直接マルチプレクサ７０の入力
端子に与えられている。ＡＮＤゲート６９の他方の入力
端子には送信バッファのエンプティ信号TBEMPTの反転が
与えられており、マルチプレクサ７０はレジスタCLK_MA
STERの設定に応じてマルチプレクサ６８，ＡＮＤゲート
６９の出力信号を選択的に出力する。また、送信側のバ
イトエンド信号TX_BEND は、受信側と同様に、バイトサ
イズカウンタ（トリガ信号発生手段）のマッチ信号がそ
のまま出力されるように固定されている。

【００６０】図１５は、シリアル通信装置１１に汎用的
に入力される信号を内部制御に使用するための構成を概
略的に示すものである。前述したように、汎用入力信号
選択レジスタINP_SEL の設定に応じて、マルチプレクサ
７１において汎用入力ＵＩＮ１〜３と、ＣＰＵ１２によ
るレジスタINP_SWCTL に対する書込みとの何れか一方を
選択して、送受信制御や割り込み要因などに使用するこ
とができる。

【００６１】また、論理回路７２は、マルチプレクサ７
１からの出力信号を、エッジで検出（立上がり，立下が
り，両エッジ）するか、またはレベル（High，Low ）で
検出するかを設定するものであり、設定された検出タイ
プに応じてトリガ信号を発生するようになっている。そ
のトリガ信号は、受信制御部２８や送信制御部３５に出
力されたり、ＣＰＵ１２に対する割り込み要因として用
いられる。

【００６２】図１６は、シリアル通信装置１１内部で汎
用化したトリガ信号等に基づいて、シリアル通信装置１
１より外部に出力される信号を各プロトコルに応じて生
成するための構成を概略的に示すものである。４つのト
リガ信号ＦＳＴＡ，ＢＳＴＡ，ＦＥＮＤ，ＢＥＮＤは、
マルチプレクサ７３Ｓ，７３Ｒに与えられており、マル
チプレクサ７３Ｓ，７３Ｒは、夫々出力開始，出力終了
のトリガ信号として何れか１つを選択的に出力するよう
になっている。マルチプレクサ７３Ｓ，７３Ｒの出力信
号はマルチプレクサ７４Ｓ，７４Ｒに直接入力されると
共に、インバータゲート７５Ｓ，７５Ｒを介して入力さ
れている。

【００６３】マルチプレクサ７４Ｓ，７４Ｒの出力信号
は、マルチプレクサ７６Ｓ，７６Ｒの一方の入力端子に
与えられており、マルチプレクサ７６Ｓ，７６Ｒの他方
の入力端子には、カウンタ７７Ｓ，７７Ｒのカウンタマ
ッチ出力が与えられている。カウンタ７７Ｓ，７７Ｒに
は、カウンタ値設定レジスタ７８Ｓ，７８Ｒに設定され
たデータがロードされるようになっており、伝送クロッ
クＴＣＫなどによりダウンカウントされてカウント値が
“０”になると、カウンタマッチ信号を出力するように
なっている。また、カウンタ７７Ｓ，７７Ｒは、マルチ
プレクサ７４Ｓの出力信号でリセットされるようになっ
ている。

【００６４】マルチプレクサ７６Ｓ，７６Ｒの出力信号
は、ＳＲフリップフロップ７９のＳ，Ｒ入力端子に夫々
与えられている。ＲＳフリップフロップ７９の出力信号
は、マルチプレクサ８０に直接入力されていると共に、
インバータゲート８１を介して入力されている。そし
て、マルチプレクサ８０の出力信号が、汎用出力信号と
して外部に出力される。尚、ＳＲフリップフロップ７９
のセット側Ｓとリセット側Ｒとに同一のトリガ信号を選
択した場合は、トリガ信号が発生する毎に出力レベルが
反転するトグル動作となる。

【００６５】図１７は、汎用出力信号の出力例を示すタ
イミングチャートである。出力開始トリガとしてＦＳＴ
Ａを選択し、ＦＳＴＡの出力タイミングでカウンタ７７
Ｓ，７７Ｒがリセットされると共にレジスタ７８Ｓ，７
８Ｒに設定されたデータがロードされカウントが開始さ
れる。そして、カウンタ７７Ｓのカウントマッチ信号が
出力されるとＲＳフリップフロップ７９がセットされ、
カウンタ７７Ｒのカウントマッチ信号が出力されるとＲ
Ｓフリップフロップ７９がリセットされるようになる。
そのセット，リセットの時間差によって汎用出力信号が
出力されるようになっている。

【００６６】次に、シリアル通信装置１１を、具体的な
プロトコル（ＴＡＢ２）に適用した場合の例を図１８乃
至図２２をも参照して説明する。ＴＡＢ２(Telecontrol
Audio Bus 2) は、（株）富士通テンによって仕様が定
められたオーディオ用のシリアルバスである。図１８
は、システム全体の構成を示すものである。シリアル通
信装置１１，ＣＰＵ１２，ＤＭＡＣ１４及びメモリ（Ｒ
ＡＭ）１００は、例えば、カーナビゲーション装置を制
御するＥＣＵ（Electronic Control Unit ，マイクロコ
ンピュータ）１０１の一部として構成されている。そし
て、接続先デバイスであるカーオーディオ装置１０２
は、ＴＡＢ２インターフェイス（Ｉ／Ｆ）部１０３及び
オーディオ本体部１０４とで構成されている。

【００６７】ＴＡＢ２で使用される通信制御信号には以
下のものがあり、シリアル通信装置１１の端子は、括弧
内のものが割り当てられる。ＴＣＫ：同期クロック（CLKOUT）ＭＤＴ：送信データ（ＴＸ）ＳＤＴ：受信データ（ＲＸ）ＳＹＮ：同期初期化要求（ＵＯＵＴ１）ＡＮＳ：通信制御に対するスレーブの応答（ＵＩＮ
３）ＴＲＱ：バス使用権譲渡要求（ＵＩＮ２）そして、シリアル通信装置１１は、マスタとして機能す
る。

【００６８】＜送信処理＞図１９は、ＣＰＵ１２がカー
オーディオ装置１０２に対してデータを送信する場合の
フローチャートであり、図２０は送信のタイミングチャ
ートである。図１９の左側に示すものはＣＰＵ１２側が
行うソフトウエア（Ｓ／Ｗ）的な処理であり、図１９の
右側に示すものはシリアル通信装置１１側が行うハード
ウエア（Ｈ／Ｗ）的な処理である。

【００６９】ＣＰＵ１２は、先ず、ステップにおい
て、（１）送信を行うための初期化，（２）送信データ
のチェックサムであるＦＣＣの計算及び（３）ＤＭＡ転
送の初期設定を行う。以下により具体的な項目を示す。
尚、以下の項目の設定は、送信制御部，受信制御部の各
種レジスタにＣＰＵ１２が書込みを行うことで行うよう
になっている。（１）送信初期化（ＳＹＮ出力設定）・汎用出力ＵＯＵＴ１より同期初期化要求信号ＳＹＮを
ＣＰＵ１２のレジスタ書込みで行うことを設定。（送受信初期設定）・同期プロトコル，バスデータサイズ（８ビット），割
り込み処理等の設定。・バイトＡＣＫ信号を汎用入力ＵＩＮ３（ＡＮＳ）に割
り当てる。・同期クロックＴＣＫとして出力されるクロック信号
に、内部のデータシフトクロックＳＣＫを選択。

【００７０】（汎用入力）・汎用入力ＵＩＮ１，２はＳ／Ｗ設定。ハイレベル検
出。“１”をセット。・汎用入力ＵＩＮ３（ＡＮＳ）は外部入力。立上がりエ
ッジ検出。（送信制御）・TX_FSTA に送信許可信号ＴＥを選択。・TX_BSTA に汎用入力ＵＩＮ２を選択。・TX_FEND にデータサイズカウンタマッチTX_DCNTMを選
択。及び送信データサイズの設定。・バイトサイズカウンタをTX_BSTA でセット。バイトサ
イズＮ＝８。・応答信号ＡＮＳの返信待ちタイムアウトをカウントす
るマルチカウンタTX_MCNT の設定。

【００７１】（受信制御）尚、ここでの受信制御は、後
述するようにオーディオ装置１０２側より１フレーム分
のデータ受信の確認応答として送信される信号ＡＣＫが
受信データラインＳＤＴによって送信されるのを、シリ
アル通信装置１１が受信する必要があるからである。・RX_FSTA ，RX_BSTA に汎用入力ＵＩＮ１を選択。・RX_FEND にデータサイズカウンタマッチRX_DCNTMを選
択。及び受信データサイズの設定（８ビット）。・バイトサイズカウンタをRX_BSTA でセット。バイトサ
イズＮ＝８。

【００７２】（汎用マッチ）・汎用マッチ出力に、送信カウンタTX_MCNT の出力を選
択。・汎用マッチ出力をエラー信号として出力。（２）ＦＣＣの計算は、ＣＰＵ１２側で行われる。（３）ＤＭＡ初期設定・ＣＰＵ１２が、メモリ１００に送信データ列を書込
む。・ＤＭＡＣ１４のモード設定（送信データサイズ，デー
タ量，ソース及びデスティネーションアドレス）を、Ｃ
ＰＵ１２がＤＭＡＣ１４の内部レジスタに書込んで行
う。・ＤＭＡ転送の使用設定（転送要求ＤＲＥＱの出力許
可）。以上までが、ステップに相当する。

【００７３】次のステップにおいて、ＣＰＵ１２は、
同期初期化要求信号ＳＹＮをシリアル通信装置１１に出
力させるためレジスタに書込みを行う。先ず、ＵＯＵＴ
１を“１”にセットした後、２ｍｓ〜５ｍｓの経過後に
“０”にセットするように書込みを行う。すると、ステ
ップにおいてシリアル通信装置１１のＵＯＵＴ１から
図２０に示すようにロウレベルのパルス信号ＳＹＮが出
力される。

【００７４】続くステップでは、ＣＰＵ１２がシリア
ル通信装置１１の内部レジスタに書込みを行うことによ
り送信許可信号ＴＥを発生させる。また、ＤＭＡＣ１４
のカウンタをセットする。すると、フレームスタート信
号TX_FSTA が出力され、送信ステートマシン３８は“フ
レームスタート待ち”→“バイトスタート待ち”へと移
行する。

【００７５】また、送信バッファ３２は初期状態で空で
あり、転送要求ＤＲＥＱの出力が許可されることでエン
プティ信号TBEMPTがＤＲＥＱとしてＤＭＡＣ１４に出力
される。すると、ＤＭＡＣ１４は、応答信号ＤＡＣＫを
通信装置１１に返してメモリ１００のソースアドレスか
ら送信バッファ３２のデスティネーションアドレスへデ
ータを転送するので、エンプティ信号TBEMPTはインアク
ティブとなる。

【００７６】バイトスタート信号TX_BSTA には汎用入力
ＵＩＮ２が選択され（１）（送信初期化）の（汎用入
力）において既に“１”がセットされているので、信号
TBEMPTバーとの論理積によってバイトスタート信号TX_B
STA が出力される。すると、送信ステートマシン３８は
“バイトスタート待ち”→“送信中”へと移行する。送
信バッファ３２に転送された８ビットの送信データ（最
初は“ＦＨ”）はシフトレジスタ３３に転送され、１ビ
ットずつシリアルに送信データＭＤＴとして送信され
る。そして、送信バッファ３２が空になるとエンプティ
信号TBEMPT→転送要求信号ＤＲＥＱが発行され、ＤＭＡ
Ｃ１４に次のデータ転送を促す。

【００７７】データの送信中は、図３（ｆ）に示す受信
中信号ＲＥＮＧに相当する送信中信号ＴＥＮＧが出力さ
れているので、各ビットの送信に合わせて同期クロック
ＴＣＫとしてシフトクロックＳＣＫが出力される。そし
て、バイトサイズカウンタでＮ＝８に設定されているの
で、８ビットの送信が完了した時点でバイトエンド信号
TX_BEND が出力される。

【００７８】すると、送信ステートマシン３８は“バイ
ト受信終了処理”：ステップに移行し、カーオーディ
オ装置１０２のＴＡＢ２インターフェイス部１０３より
スレーブ応答ＡＮＳが返信されるのを２ｍｓ以内で待
つ。その間にスレーブ応答ＡＮＳが返信されると（「Ｙ
ＥＳ」）ステップに移行して、フレームエンド信号TX
_FEND が出力されたか否かを判定する。

【００７９】また、ステップにおいて、２ｍｓ以内に
スレーブ応答ＡＮＳが返信されなければ、マルチカウン
タTX_MCNT よりカウンタマッチ信号が出力され、ＣＰＵ
１２に対して割込みを発生させる。この時、送信ステー
トマシン３８は“バイト受信終了処理”から“エラー”
に移行する。すると、ＣＰＵ１２は、ステップにおい
てシリアル通信装置１１内部の割込みレジスタの内容を
参照し、割込み要因(TMCERR_INT ) によりスレーブ応答
タイムアウトであることを判断するとタイムアウトエラ
ー処理を行ってからステップに戻る（送信ステートマ
シン３８：“フレームスタート待ち”）。また、ステッ
プではＤＭＡＣ１４のカウンタをクリアする。

【００８０】一方、ステップにおいて、トリガ信号TX
_FEND の出力条件にはデータサイズカウンタマッチTX_D
CNTMが選択されており、設定された送信データサイズ分
の送信が完了しなければTX_FEND は出力されない。そし
て、ステップで「ＮＯ」であればステップ（送信ス
テートマシン３８は“バイトスタート待ち”）に戻り、
同時にトリガ信号TX_BSTA が発行されて次のバイトデー
タを送信する。

【００８１】以上のようにして定められたデータサイズ
の送信が完了すると、ステップにおいてトリガ信号TX
_FEND が発行され（「ＹＥＳ」）、ＣＰＵ１２に対して
割込みを発生させる(TX_END_INT ) 。すると、ＣＰＵ１
２は、ステップにおいて受信初期化処理を以下のよう
に行う。・送信禁止：ＴＥ＝０・送信終了フラグクリア：TX_END_INT＝０・バイトＡＣＫ信号無し。・受信許可：ＲＥ＝１

【００８２】受信許可信号ＲＥがアクティブになると、
汎用入力ＵＩＮ１＝１，との論理積でトリガ信号RX_FST
A が発行され、ステップ“10”に移行する。また、トリ
ガ信号RX_BSTA にも汎用入力ＵＩＮ１が割り当てられて
いるので、図２０に示すように、トリガ信号RX_BSTA は
ステップの時点で既にアクティブとなっている。従っ
て、受信ステートマシン３０は直ちに“受信中”とな
る。

【００８３】そして、図２０に示すように、ＴＡＢ２イ
ンターフェイス部１０３より送信された送信応答ＡＣＫ
のパターンデータ（８ビット）を受信データＳＤＴとし
て受信すると、トリガ信号RX_BEND ，RX_FEND が発行さ
れ、シリアル通信装置１１はＣＰＵ１２に受信終了割込
みRX_END_INTを発行し、ＣＰＵ１２は受信終了処理（必
要なレジスタ設定）を行う。以上が送信処理の一連の流
れである。

【００８４】＜受信処理＞次に、受信処理について図２
１及び図２２をも参照して説明する。図２１は、受信処
理の手順を示すフローチャートである。初期設定（ＳＹＮ出力設定）：送信と同様。（送受信初期設定）：送信と同様。（汎用入力）・汎用入力ＵＩＮ１はＳ／Ｗ設定。ハイレベル検出。
“１”をセット。・汎用入力ＵＩＮ２は外部入力。ロウレベル検出。→Ｔ
ＲＱ検出用。・汎用入力ＵＩＮ３（ＡＮＳ）は外部入力。立上がりエ
ッジ検出。・汎用入力ＵＩＮ２にＳ／Ｗ設定用の“１”をセット
（後で、ステップで切り換えて使用する）。（送信制御）：送信と同様。

【００８５】（受信制御）・受信データサイズの設定（１６ビット）以外は送信と
同様。・受信側マルチカウンタRX_MCNT を、TX_MCNT と同様に
設定。（パターンマッチ）・シフトクロックＳＣＫによりイネーブル信号ＳＥの有
効区間に受信データをサンプリング（ＮＡＱデータ）。（汎用マッチ）・送信側は送信と同様。・受信側を送信側と同様に設定。（ＤＭＡ初期設定）以上までが、ステップに相当する。

【００８６】次のステップにおいて、ＣＰＵ１２は、
シリアル通信装置１１の割込み要因レジスタをポーリン
グして、ＴＡＢ２インターフェイス部１０３がバス使用
権譲渡要求信号ＴＲＱをロウレベルにドライブすること
を検出するまで待機する。即ち、割込み要因レジスタに
は、汎用入力２の検出割込み要求状態を示すビットがあ
り、の設定により、ＵＩＮ２がロウレベル（ＴＲＱ＝
Ｌ）になると上記ビットに“１”がセットされるように
なっている（尚、この要因による割込みは、設定により
マスクされている。）。そして、ＣＰＵ１２がＴＲＱ＝
Ｌを検出すると（「ＹＥＳ」）、送信処理と同等にして
同期初期化要求信号ＳＹＮをシリアル通信装置１１に出
力させる（ステップ，）。それから、ＣＰＵ１２
は、ＥＮＱの送信設定を行なう（ステップ）。

【００８７】ステップでは、送信バッファ３２に送信
データＥＮＱをセットし、汎用入力ＵＩＮ２をＳ／Ｗ設
定，ハイレベル検出に切り換える。そして、送信許可Ｔ
Ｅ＝１とすると、の（汎用入力）において汎用入力Ｕ
ＩＮ２にＳ／Ｗ設定用の“１”がセットされているの
で、トリガ信号TX_FSTA ，TX_BSTA が出力される。する
と、シリアル通信装置１１によって、データＥＮＱがＴ
ＡＢ２インターフェイス部１０３側に送信される（ステ
ップ）。

【００８８】続いては、送信処理と同様に、ＴＡＢ２イ
ンターフェイス部１０３よりスレーブ応答ＡＮＳが返信
されるのを２ｍｓ以内で待つ（ステップ）。その間に
スレーブ応答ＡＮＳが返信されると（「ＹＥＳ」）、Ｃ
ＰＵ１２に対して送信終了割込みTX_END_INTを発生させ
る。

【００８９】すると、ＣＰＵ１２は、ＦＨ／ＮＡＱの受
信設定を行なう（ステップ）。即ち、送信禁止：ＴＥ
＝０，送信終了フラグクリア，受信許可：ＲＥ＝１を設
定する。そして、シリアル通信装置１１はデータの受信
を行ない（ステップ）、スレーブ応答ＡＮＳの返信を
待つ（ステップ“10”）。スレーブ側のＴＡＢ２インタ
ーフェイス部１０３は、マスタ側のシリアル通信装置１
１に送信すべきデータがある場合は“ＦＨ”を送信して
応答ＡＮＳを返す。また、送信すべきデータがない場合
は“ＮＡＱ”を送信し、応答ＡＮＳは返さない。

【００９０】従って、ステップ“10”で応答ＡＮＳを受
信すると（「ＹＥＳ」）、シリアル通信装置１１は、続
いてＦＤＬを受信する（ステップ“12”）。また、応答
ＡＮＳを受信しなければ（「ＮＯ」）、シリアル通信装
置１１は、ＣＰＵ１２に対して受信汎用マッチ割込み(R
MC_INT) を発生させる。ＣＰＵ１２は、その割込みを受
けて受信データを読み出し、データがＮＡＱか否かを判
定する。そして、受信データがＮＡＱであれば（「ＹＥ
Ｓ」）ステップに戻り、ＮＡＱでなければタイムアウ
トエラー処理を行なう（ステップ“19”）。

【００９１】ステップ“12”でＦＤＬを受信すると、シ
リアル通信装置１１は、ステップ“13”に移行してスレ
ーブ応答ＡＮＳの返信を待ち、ＡＮＳの返信があると
（「ＹＥＳ」）ＣＰＵ１２に対して受信終了割込みRX_E
ND_INTを発生させる。すると、ＣＰＵ１２は、受信デー
タＦＨ，ＦＤＬについてヘッダ処理を行い（ステップ
“14”）、続いて、ＤＡＴＡ〜ＦＣＣの受信設定を行な
う（ステップ“15”）。

【００９２】また、ステップ“13”において、２ｍｓ以
内にスレーブ応答ＡＮＳが返信されなければマルチカウ
ンタRX_MCNT よりカウンタマッチ信号が出力され、ＣＰ
Ｕ１２に対して割込みRMCERR_INTを発生させる。する
と、ＣＰＵ１２は、ステップ“19”に移行して送信処理
の場合と同様にタイムアウトエラー処理を行ってからス
テップに戻る。

【００９３】ステップ“15”では、一旦受信禁止とし
（ＲＥ＝０）、受信終了フラグをクリアしてからＤＡＴ
Ａ〜ＦＣＣの受信データサイズをセットする。更に、Ｄ
ＭＡＣ１４に対する転送要求ＤＲＥＱの出力を許可する
と共に、再び受信を許可する（ＲＥ＝１）。すると、ト
リガ信号RX_FSTA 及びRX_BSTA が出力される。

【００９４】続くステップ“16”において、シリアル通
信装置１１は、ＴＡＢ２インターフェイス部１０３より
送信されたデータが受信バッファ２３に格納されてバッ
ファ２３がフル状態になると、フル信号RBFUL を転送要
求信号ＤＲＥＱとしてＤＭＡＣ１４に出力する。する
と、ＤＭＡＣ１４は、受信バッファ２３から読み出した
データをメモリ１００のデスティネーションアドレスへ
転送する。

【００９５】そして、シリアル通信装置１１は、１バイ
トのデータを受信するとスレーブ応答ＡＮＳの返信を待
ち（ステップ“17”）、２ｍｓ以内に返信があれば
（「ＹＥＳ」）次のステップ“18”に移行してトリガ信
号RX_FEND が出力されたか否かを判定する。また、ステ
ップ“17”において、２ｍｓ以内にスレーブ応答ＡＮＳ
が返信されなければ（「ＮＯ」）、ステップ“13”と同
様にステップ“19”に移行する。

【００９６】ステップ“18”においては、設定された受
信データサイズ分の受信が完了しなければRX_FEND は出
力されない。そして、ステップ“18”で「ＮＯ」であれ
ばステップ“16”に戻り、同時にトリガ信号RX_BSTA が
発行されて次のバイトデータを受信する。また、全ての
データの受信が完了した場合は（「ＹＥＳ」）、ＣＰＵ
１２に対して受信終了割込みRX_END_INTを発生させる。
すると、ＣＰＵ１２は、ＡＣＫ送信設定を行なう（ステ
ップ“20”）。ＡＣＫ送信設定は、受信を禁止し（ＲＥ
＝０）受信終了フラグをクリアしてから送信バッファ３
２に送信データＡＣＫをセットし、送信を許可する（Ｔ
Ｅ＝１）。

【００９７】すると、シリアル通信装置１１は、ＡＣＫ
データをＴＡＢ２インターフェイス部１０３側に送信し
て（ステップ“21”）、ＣＰＵ１２に対して送信終了割
込みTX_END_INTを発生させる。

【００９８】以上のように本実施例によれば、シリアル
通信装置１１を、トリガ信号発生手段によってＦＳＴ
Ａ，ＦＥＮＤ，ＢＳＴＡ，ＢＥＮＤの各トリガ信号を発
生させるように構成し、これらのトリガ信号の発生に基
づいて送信ステートマシン３８，受信ステートマシン３
０の状態を遷移させ、通信制御信号の発生状態に応じて
必要な出力信号をＴＡＢ２インターフェイス部１０３に
出力させるように構成した。

【００９９】従って、カーナビゲーション装置のＣＰＵ
１２が、カーオーディオ装置１０２のＴＡＢ２インター
フェイス部１０３とシリアル通信を行う場合に、設定に
応じて対処することができる。そして、従来はサブプロ
セッサ５が行っていた通信処理をシリアル通信装置１１
のハードウエアによって代行することになり、図５８に
示す従来構成では、汎用ポート３，シリアルポート４及
びサブＣＰＵ５によって実現されていた機能をシリアル
通信装置１１に置き換えることができる。従って、サブ
プロセッサ５を用いずともＣＰＵ１２に対して発生させ
る割り込みを削減することが可能となり、ＣＰＵ１２の
処理効率を向上させることができる。また、ＥＣＵ１０
１を低コストで構成することが可能となる。

【０１００】また、各プロトコルに対応してホストに実
行させるプログラムを、シリアル通信装置１１に用意さ
れているレジスタの設定に合わせて作成することができ
るので、プログラミングの手法をある程度標準化させる
ことが可能となり、プログラミング作業をより容易に行
なうことができる。

【０１０１】更に、ＥＣＵ１０１を、シリアル通信装置
１１，ＣＰＵ１２，ＤＭＡＣ１４，及びメモリ１００で
構成したので、シリアル通信装置１１は、ＣＰＵ１２に
対してバイトデータの送信，受信毎に割り込みを発生さ
せる必要がなく、送信，受信処理の終了時に割り込みを
発生させれば良いので、ＣＰＵ１２の割り込み処理負担
を大きく軽減することができる。

【０１０２】（第２実施例）図２３乃至図２８は本発明
の第２実施例を示すものである。第２実施例では、シリ
アル通信装置１１を、ＲＳ−２３２Ｃ（無手順）に適用
した場合であり、図２３は、シリアル通信装置１１をＲ
Ｓ−２３２Ｃモジュールとして機能させる場合における
入出力信号の割当状態を示すものである。ＣＬＫＩＮ：入力クロック（ＣＬＫＩＮ）ＲＸＤ：受信データ（ＲＸ）ＲＴＳ：送信要求信号（ＵＯＵＴ２）ＣＬＫＯＵＴ：出入力クロック（ＣＬＫＯＵＴ）ＴＸＤ：送信データ（ＴＸ）ＣＴＳ：送信許可信号（ＵＩＮ２）尚、ＲＴＳ，ＣＴＳは負論理である。

【０１０３】＜送信処理＞図２４は送信処理のフローチ
ャート、図２５は同タイミングチャートを示す。また、
図２６は、送信ステートマシン２８の構成を図７のレベ
ルよりも詳細に示すものである。図２６において、
“フレームスタート待ち”から“バイトスタート待
ち”に移行する場合は、条件（TX_FSTA ＆notFLSYNC ）
が成り立つ場合であり、条件（TX_FSTA ＆FLSYNC）が成
り立つ場合は、ａ“フラグ挿入”のステートを経由す
る。

【０１０４】また、“バイトスタート待ち”から
“送信中”に移行する場合は、条件（TX_BSTA ＆notSTA
STP ）が成り立つ場合であり、条件（TX_BSTA ＆STAST
P）が成り立つ場合は、ａ“スタートビット挿入”の
ステートを経由する。更に、“送信中”において条件
（BIT_STF ＆TX_MCNTM）が成り立つ場合は、ａ“０ビ
ット挿入”のステートを経由してに戻る。

【０１０５】また、“送信中”から直接“バイト受
信終了”に移行するのは、条件（TX_BEND ＆notPE ＆no
tSTASTP ）が成り立つ場合であり、条件（TX_BEND ＆P
E）が成り立つ場合は、ｂ“パリティ挿入”のステー
トに移行する。ｂにおいて条件STASTPが成り立つ場合
はｃ“ストップビット挿入”のステートを経由して
に移行し、条件notSTASTP が成り立つ場合は直接に移
行する。加えて、において条件（TX_BEND ＆notPE ＆
STASTP）が成り立つ場合はｂに移行する。但し、第２
実施例では、ａ“フラグ挿入”及びａ“０ビット挿
入”のステートに移行するケースはなく、これらは後述
の第３実施例において利用される。

【０１０６】再び図２４を参照して、先ず、ステップ
では、ＣＰＵ１２は以下の設定を行なう。（送信初期化）・非同期プロトコル，全二重通信の設定。・パリティビット（PE），スタート・ストップビット
（STASTP）の設定。（汎用入力設定）・汎用入力２（ＵＩＮ２）を外部入力に設定（ＣＴ
Ｓ）。ロウレベル検出。（送信制御）・TX_FSTA に汎用入力２（ＵＩＮ２）を選択。・TX_BSTA に（ＵＩＮ２＆notTBEMPT ）を選択。・TX_FEND にデータサイズカウンタマッチTX_DCNTMを選
択。及び送信データサイズの設定。・バイトサイズカウンタをTX_BSTA でセット。バイトサ
イズＮ＝８。（ＤＭＡ初期設定）以上までが、ステップに相当する。

【０１０７】次のステップでは、ＣＰＵ１２が送信許
可ＴＥ＝１を行い、送信を開始させる。すると、シリア
ル通信装置１１は、汎用入力ＵＩＮ２がロウレベルにド
ライブされるまで待機し（ステップ）、ロウレベルに
ドライブされると（「ＹＥＳ」）トリガ信号TX_FSTA を
発生させてステップに移行する。ＤＭＡＣ１４により
最初の送信データが送信バッファ３２に転送されると、
エンプティ信号TBEMPTはインアクティブとなりトリガ信
号TX_BSTA が発生される。そして、送信データＴＸＤは
シフトレジスタ３３よりシリアルに送信されるが、この
時、条件STASTPと条件PEとが成り立っているので、デー
タの送信に先立ってビット挿入部６２によりスタートビ
ットの挿入が行われる。

【０１０８】８ビットのバイトデータが送信されるとト
リガ信号TX_BEND が発生されるが、付帯条件（＆PE＆ST
ASTP）によって、バイトデータ送信の送信後にビット挿
入部６２によりパリティビット，ストップビットの付加
が行われる。そして、シリアル通信装置１１は、ステッ
プにおいてデータサイズカウンタによる送信終了判定
行い、設定されたデータサイズの送信が完了していなけ
ればステップに戻り、送信が完了した場合はＣＰＵ１
２に対して送信終了割込みTX_END_INTを発生させる。

【０１０９】＜受信処理＞図２７は受信処理のフローチ
ャート、図２８は同タイミングチャートを示す。先ず、
ステップの（受信初期化）は、送信処理と全く同様に
行われる。（汎用入力設定）・汎用入力１（ＵＩＮ１）をＳ／Ｗに設定。ハイレベル
検出。“１”をセット。（汎用出力設定）汎用出力２（ＵＯＵＴ２）から送信要求信号ＲＴＳを出
力するための設定を行なう。・出力開始トリガ，出力終了トリガに受信バッファフル
信号RBFUL を選択。

【０１１０】（受信制御）・RX_FSTA に汎用入力ＵＩＮ１を選択。・RX_BSTA にパターンマッチ１を選択。・RX_FEND にデータサイズカウンタマッチRX_DCNTMを選
択。及び受信データサイズの設定（８ビット）。RX_BST
A でカウンタセット。・バイトデータサイズの設定（８ビット）。（パターンマッチ）・伝送クロックＴＣＫによりクロック毎サンプリング
（スタートビット検出）。第０〜第６ビットはマスクす
る。・パリティエラー検出。（ＤＭＡ初期設定）：第１実施例の受信処理と同様。

【０１１１】次に、ＣＰＵ１２は、受信許可ＲＥ＝１を
設定して受信を開始させる（ステップ）。すると、シ
リアル通信装置１１は、パターンマッチ１によってスタ
ートビット“０”の受信を検出するまで待機し（ステッ
プ）、受信を検出すると（「ＹＥＳ」）RX_BSTA を発
生させてバイトデータを受信する（ステップ）。尚、
実際の受信開始は接続先デバイスによるデータ送信タイ
ミングで決まるため、RX_BSTA の発生は、RX_FSTA の発
生よりも後になるのが通常である。ステップにおいて
受信バッファ２３がフルとなり、バッファフル信号RBFU
L ＝１となると、ＤＭＡＣ１４に転送要求ＤＲＥＱを出
力する。

【０１１２】また、ステップ〜“11”は、他のステッ
プとは独立のシリアル通信装置１１のＨ／Ｗ処理ルーチ
ンである。即ち、受信バッファ２３がフルでなければ
（ステップ，「ＮＯ」）（汎用出力設定）に基づき送
信要求信号ＲＴＳをアクティブ“０”にし（ステップ
“10”）、受信バッファ２３がフルであれば（ステップ
，「ＹＥＳ」）送信要求信号ＲＴＳをインアクティブ
“１”にする（ステップ“11”）。

【０１１３】ステップ，では、パリティエラー，フ
レーミングエラー（ストップビット検出無し）の検出を
行なう。エラーが検出されると（「ＹＥＳ」）、ＣＰＵ
１２に対して割込みPCERR_INT ，FERR_INTを発生させ、
エラー処理を実行させる（ステップ）。ステップで
エラー処理を行った後はステップに移行する。そし
て、ステップ，でエラーが検出されなければ（「Ｎ
Ｏ」）、データサイズカウンタによる受信終了判定行い
（ステップ）、設定されたデータサイズの受信が完了
していなければステップに戻り、受信が完了した場合
はＣＰＵ１２に対して受信終了割込みRX_END_INTを発生
させる。

【０１１４】以上のように第２実施例によれば、送信デ
ータ列にビットデータの挿入を行うためのビット挿入部
６２を備え、送信ステートマシン３８を、バイトスター
ト待ちステートと送信中ステートとの間においてスター
トビット挿入ステートに遷移可能に構成し、また、通信
中ステートとバイト通信終了ステートとの間にストップ
ビット挿入ステートに遷移可能に構成した。

【０１１５】更に、通信中ステートとバイト通信終了ス
テートとの間において、送信データにパリティビットを
挿入するためのパリティビット挿入ステートに遷移可能
に構成した。従って、ＲＳ−２３２Ｃのように、送信デ
ータの最初と最後にスタートビット，ストップビットや
エラー検出用のパリティビットを場合によって付加する
必要があるプロトコルにも対応することができる。

【０１１６】（第３実施例）図２９乃至図３３は本発明
の第３実施例を示すものである。第３実施例では、シリ
アル通信装置１１を、ＨＤＬＣ(High Level Data Link
Control procedure)に適用した場合であり、図２９は、
シリアル通信装置１１をＨＤＬＣモジュールとして機能
させる場合における入出力信号の割当状態を示すもので
ある。ＣＬＫＩＮ：非同期クロック（ＣＬＫＩＮ）ＴＸ：送信データ（ＴＸ）ＲＸ：受信データ（ＲＸ）ＣＬＫＯＵＴ：非同期クロック（ＣＬＫＯＵＴ）

【０１１７】＜送信処理＞図３０は送信処理のフローチ
ャート、図３１は同タイミングチャートを示す。先ず、
ステップでは、ＣＰＵ１２は以下の設定を行なう。（送信初期化）・非同期プロトコル，全二重通信の設定。・ビットスタッフィング（BIT_STF ），フラグ同期（FL
SYNC）ありの設定。（汎用入力設定）・汎用入力２（ＵＩＮ２）をＳ／Ｗ設定。ロウレベル検
出。“１”をセット。（送信制御）・TX_FSTA にＴＥを選択。・TX_BSTA に（ＵＩＮ２＆notTBEMPT ）を選択。・TX_FEND にデータサイズカウンタマッチTX_DCNTMを選
択。・送信マルチカウンタ設定（ビットスタッフィングに利
用される）。ＴＣＫカウント，ＴＸ＝０でセット、カウ
ントサイズ＝５。・バイトサイズカウンタTX_BSTA でセット。バイトサイ
ズＮ＝８。・フラグシーケンスデータ０ｘ７ｅをレジスタにセッ
ト。

【０１１８】（エラー検出）・ＣＲＣ(Cyclic Redundancy Check) によるエラー検出
設定。（ＤＭＡ初期設定）・メモリ１００に送信データ列（フラグ，ＣＲＣを除
く）を書込む。・ＤＭＡＣ１４のモード設定。・ＤＭＡ転送の使用設定。以上までが、ステップに相当する。

【０１１９】次のステップでは、ＣＰＵ１２が送信デ
ータサイズを設定して（ＣＲＣを除く）送信許可ＴＥ＝
１を行い送信を開始させる。この時点でトリガ信号TX_F
STAの発生条件が成立するが、シリアル通信装置１１
は、付帯条件（＆FLSYNC）によって先ず内部レジスタに
セットされたフラグシーケンスデータ（０ｘ７ｅ）を送
信するためのタイミングに利用する（ステップ）。そ
れから、内部的にトリガ信号TX_FSTA を出力すると、第
１，第２実施例と同様に、ＤＭＡＣ１４より送信バッフ
ァ３２に転送されるバイトデータ（アドレス，制御，情
報）を順次送信する（ステップ，）。

【０１２０】尚、この場合、ビットスタッフィング（BI
T_STF ）がアクティブとなっているので、シリアル通信
装置１１はビット挿入部６２により送信データに必要に
応じて“０”ビット挿入を行う。即ち、送信マルチカウ
ンタをＴＸ＝０でカウントサイズ＝５をセットしＴＣＫ
をカウントする。そして、ＴＸ＝１の状態を５回カウン
トした場合は、フラグシーケンスと同じビットパターン
が発生していることになる。従って、その時点で送信デ
ータに“０”ビット挿入を行うことで、フラグシーケン
スと同一のビットパターンを送信することを回避する。

【０１２１】そして、シリアル通信装置１１は、ステッ
プにおいてデータサイズカウンタによる送信終了判定
行い、設定されたデータサイズの送信が完了すると（＜
Ｙ＞）ステップにおいてＣＲＣデータを送信する。そ
れから、TX_BEND と共にTX_FEND を発生させてフラグシ
ーケンスデータを送信し（ステップ）、ＣＰＵ１２に
対して送信終了割込みTX_END_INTを発生させる。

【０１２２】＜受信処理＞図３２は受信処理のフローチ
ャート、図３３は同タイミングチャートを示す。先ず、
ステップでは、ＣＰＵ１２は以下の設定を行なう。（受信初期化）：送信と同じ。（汎用入力設定）・汎用入力１（ＵＩＮ１）をＳ／Ｗ設定。ロウレベル検
出。“１”をセット。（受信制御）・RX_FSTA に（ＲＥ＆パターンマッチ１）を選択。・RX_BSTA に汎用入力１（ＵＩＮ１）を選択。・RX_FEND にパターンマッチ１を選択。・受信データサイズを最大にセット。・バイトサイズカウンタRX_BSTA でセット。バイトサイ
ズＮ＝８。・受信マルチカウンタ設定（スタッフィングされた
“０”ビット削除に使用）。ＴＣＫカウント，ＲＸ＝０
でセット、カウントサイズ＝５。・フラグシーケンスデータ０ｘ７ｅをレジスタにセッ
ト。

【０１２３】（パターンマッチ）・伝送クロックＴＣＫで、クロック毎にサンプリング。・パターンマッチ１のデータをフラグ検出用（０ｘ７
ｅ）に設定。・パターンマッチ２のデータをアボート検出用（０ｘｆ
ｆ）に設定。第８ビットをマスク。（エラー検出）・ＣＲＣ(Cyclic Redundancy Check) によるエラー検出
設定。・パターンマッチ２をエラー検出用に選択。（ＤＭＡ初期設定）以上までが、ステップに相当する。

【０１２４】次のステップでは、ＣＰＵ１２が受信許
可ＲＥ＝１を設定し受信を開始させる。すると、シリア
ル通信装置１１は、フラグシーケンスデータ（０ｘ７
ｅ）の受信を待つ（ステップ，）。フラグシーケン
スを受信した場合は、シリアル通信装置１１内部でパタ
ーンマッチ１が出力され（ステップ，＜Ｙ＞）、受信
許可ＲＥ＝１とのＡＮＤ条件によってトリガ信号RX_FST
A が発生されると共に、トリガ信号RX_BSTA も発生され
る。

【０１２５】続くステップ〜は、フラグシーケンス
に続いて送信される同期（制御）フラグを受信する。ス
テップで受信した８ビットデータがアボートパターン
である場合は（ステップ，「ＹＥＳ」）、ＣＰＵ１２
に受信マッチエラー割り込みRMCERR_INTを発生させる。
すると、ＣＰＵ１２は、そのエラーが必要なデータの受
信後に発生したものか否かを判断し（ステップ“1
3”）、必要なデータの受信後であれば（「ＹＥＳ」）
エラー要因をクリアして受信停止ＲＥ＝０とし、処理を
終了する。また、必要なデータの受信中に発生したエラ
ーであれば（「ＮＯ」）、ステップ“14”に移行してエ
ラー処理を行った後、ステップに戻る。

【０１２６】一方、ステップで受信した８ビットデー
タがフラグである場合は（ステップ，「ＹＥＳ」）ス
テップに戻り、前記データが受信データ（情報）であ
れば（ステップ，「ＮＯ」）、データを８ビット単位
で受信し、受信バッファフル信号RBFUL ＝１であればＤ
ＭＡＣ１４に転送要求ＤＲＥＱを出力する（ステップ
）。

【０１２７】この場合、シリアル通信装置１１は、受信
データ中にスタッフィングされている“０”ビットを検
出すると、その“０”ビットの削除を行う。即ち、受信
マルチカウンタをＲＸ＝０でカウントサイズ＝５をセッ
トしＴＣＫをカウントする。そして、ＲＸ＝１の状態を
５回カウントした場合はその次のビットに“０”ビット
が挿入されているので、その“０”ビットを削除する。

【０１２８】そして、情報データの受信中においてもア
ボートパターンを検出すると（ステップ，「ＹＥ
Ｓ」）ステップ“13”に移行する。そして、ステップ
“10”において、パターンマッチ１が出力されるか否か
によってフラグシーケンスを受信したか否かを判断し、
受信しなけば（「ＮＯ」）ステップに戻り、受信した
場合は（「ＹＥＳ」）ＣＰＵ１２に受信終了割込みRX_E
ND_INTを発生させる。すると、ＣＰＵ１２は、その時点
までに受信したデータの内容から受信終了と判断すると
（「ＹＥＳ」）、その時点で強制的に受信停止ＲＥ＝０
とし（ステップ“12”）処理を終了する。

【０１２９】以上のように第３実施例によれば、シリア
ル通信装置１１の送信ステートマシン３８を、フレーム
スタート待ちステートとバイトスタート待ちステートと
の間において、内部レジスタの設定に応じてフラグデー
タ挿入ステートに遷移可能に構成したので、ＨＤＬＣの
ように、送信の開始時と終了時にフラグシーケンスを送
信する必要があるプロトコルにも対応することが可能と
なる。また、パターンマッチによりフラグシーケンスを
検出することで、シリアル通信装置１１を、フラグ同期
型のプロトコルであるＨＤＬＣのモジュールとして使用
することができる。

【０１３０】（第４実施例）図３４乃至図３８は本発明
の第４実施例を示すものである。第４実施例では、シリ
アル通信装置１１を、ＩＩＣ(Inter Integrated Circui
t)バスに適用した場合であり、図３４は、シリアル通信
装置１１をＩＩＣモジュール（マスタ，スレーブ）とし
て機能させる場合における入出力信号の割当状態を示す
ものである。ＳＣＬ：同期クロック（ＣＬＫＯＵＴ，ＣＬ
ＫＩＮ）ＳＤＡ：通信データ（ＴＸ，ＲＸ）

【０１３１】＜送信処理＞図３５は送信処理のフローチ
ャート、図３６は同タイミングチャートを示す。先ず、
ステップでは、ＣＰＵ１２は以下の設定を行なう。（送信初期化）ＩＩＣプロトコルでは、マスタ側が送信
開始時にスタートコンディション（ＳＣＬがハイレベル
の場合にＳＤＡを立下げる）をスレーブ側に出力するこ
とでデータの送受信が開始される。そのスタートコンデ
ィションを出力するための設定を行なう。・同期プロトコル。半二重通信。ＴＸの初期値＝１。・スレーブからのＢＡＣＫ信号を、データラインＴＸで
受信。・フレーム開始同期信号として“０”出力。データライ
ンＴＸで送信。・フレーム終了同期信号無し。・ＣＬＫＯＵＴにシフトクロックＳＣＫを選択。・ＤＲＥＱ出力禁止。

【０１３２】（汎用入力）・汎用入力２（ＵＩＮ２）を
Ｓ／Ｗ設定。ロウレベル検出。“１”をセット。（送信制御）・TX_FSTA にＴＥを選択。・TX_BSTA に汎用入力２（ＵＩＮ２）を選択。・TX_FEND にデータサイズカウンタを選択。・バイトサイズカウンタをTX_BSTA でセット，バイトサ
イズＮ＝８。（ＤＭＡ初期設定）（送信許可）・送信データサイズ８ビット。送信許可ＴＥ＝１（TX_F
STA 発生）以上までが、ステップに相当する。

【０１３３】次のステップでは、ＣＰＵ１２が送信バ
ッファ３２にアドレス及びＲ／Ｗのデータを書込んでセ
ットすると、送信バッファ３２のエンプティ信号がイン
アクティブになり、トリガ信号TX_BSTA が発生する。そ
して、ステップにおいて、シリアル通信装置１１がＳ
ＤＡ（ＴＸ）のレベルを“０”にすることでスタートコ
ンディションを出力し、続いて、送信バッファ３２にセ
ットされたアドレス及びＲ／Ｗのデータを送信する（ス
テップ）。

【０１３４】そして、シリアル通信装置１１は、データ
ラインＴＸがスレーブによってロウレベルにドライブさ
れることでスレーブ応答ＡＣＫを受信したか否かを判断
し（ステップ）、受信した場合は（「ＹＥＳ」）ＣＰ
Ｕ１２に対して送信終了割込み(TX_END_INT)を発生させ
る。また、スレーブ応答ＡＣＫを受信しなかった場合は
（「ＮＯ」）、ＣＰＵ１２に対して送信フレーミングエ
ラー割込み(TFERR_INT) を発生させる。すると、ＣＰＵ
１２はエラー処理（ステップ“10”）を行ってからステ
ップに戻る。

【０１３５】また、スレーブ側がＳＣＬをロウレベルに
ドライブすることでビジーステータスを示した場合、シ
リアル通信装置１１は、そのビジーステータスが解除さ
れるまで次の送信処理を行わない。

【０１３６】ＣＰＵ１２は、送信終了割込みを受け付け
ると、送信初期化（ステップ）を行う。即ち、一旦送
信を禁止し（ＴＥ＝０）、フレーム開始同期信号を“無
し”に、フレーム同期終了信号として“０”出力及び送
信データサイズを設定する。そして、ＤＭＡＣ１４にＤ
ＲＥＱの出力を許可すると、ＤＭＡＣ１４にカウンタの
設定を行ない送信を許可（ＴＥ＝１）する（ステップ
）。

【０１３７】続くステップ，，“11”において、シ
リアル通信装置１１は、バイトデータの送信を行う。ス
テップにおいてスレーブ応答ＡＣＫが返らなかった場
合は、ステップ“10”に移行する。また、ステップ“1
1”においてデータサイズカウンタのマッチ出力(TX_FEN
D) が発生した場合は（「ＹＥＳ」）、ストップコンデ
ィション（ＳＣＬがハイレベルの場合にＳＤＡを立上げ
る）をスレーブ側に出力することで（ステップ“1
2”）、ＣＰＵ１２に対して送信終了割込み(TX_END_IN
T)を発生させる。

【０１３８】＜受信処理＞図３７は受信処理のフローチ
ャート、図３８は同タイミングチャートを示す。ステッ
プの送受信初期化は、送信処理の場合と略同様であ
る。（汎用入力設定）・汎用入力１，２（ＵＩＮ１，２）をＳ／Ｗ設定。ロウ
レベル検出。夫々“１”をセット。（送信制御）・TX_FSTA にＴＥを選択。・TX_BSTA に汎用入力２（ＵＩＮ２）を選択。・TX_FEND にデータサイズカウンタを選択。・バイトサイズカウンタをTX_BSTA でセット，バイトサ
イズＮ＝８。

【０１３９】（受信制御）・RX_FSTA に汎用入力１（ＵＩＮ１）を選択。・RX_BSTA に汎用入力２（ＵＩＮ２）を選択。・RX_FEND にデータサイズカウンタを選択。・バイトサイズカウンタをRX_BSTA でセット，バイトサ
イズＮ＝８。（ＤＭＡ初期設定）・ＤＭＡＣ１４のモード設定。ＤＭＡ転送の使用設定。（送信許可）・送信データサイズ８ビット。・送信許可ＴＥ＝１以上までが、ステップに相当する。続くステップ〜
は、送信処理と同様に行われる。また、ステップに
おけるエラー処理も、ステップ“10”と同様である。

【０１４０】ＣＰＵ１２は、シリアル通信装置１１によ
る送信終了割込みを受け付けると、受信初期化（ステッ
プ）を行う。ここでは、送信処理のステップと同様
の設定を行なうと共に、データの受信に応じてＳＤＡラ
インに出力するバイトＡＣＫ信号の出力設定を行なう。
即ち、バイトＡＣＫ信号をロウレベル“０”として出力
すると共に、最終バイトの受信に対応するＡＣＫ信号は
ストップコンディションを出力することで不要となるた
め、ＡＣＫ信号の出力をマスクするように設定する。以
降のステップ〜“12”は、送信処理のステップ〜
“12”を受信について行なうものである。

【０１４１】以上のように第４実施例によれば、シリア
ル通信装置１１をＩＩＣバスのモジュールとして機能さ
せるので、同一データラインでアドレス及びデータやＡ
ＣＫ信号を送信するようなプロトコルにも対応すること
ができる。

【０１４２】（第５実施例）図３９乃至図４４は本発明
の第５実施例を示すものである。第５実施例では、シリ
アル通信装置１１を、ＩＩＳ(Inter IC Sound)バスに適
用した場合であり、図３９は、シリアル通信装置１１を
ＩＩＳモジュール（（ａ）クロックマスタ，（ｂ）クロ
ックスレーブ）として機能させる場合における入出力信
号の割当状態を示すものである。ＳＣＫ：同期クロック（ＣＬＫＯＵＴ，ＣＬ
ＫＩＮ）ＷＳ：Ｌ／Ｒクロック（ＵＯＵＴ１，ＵＩ
Ｎ１ｏｒ２）ＳＤＩ：シリアルデータ（ＴＸ）ＳＤＯ：シリアルデータ（ＲＸ）

【０１４３】＜送信処理＞図４０は送信処理のフローチ
ャート、図４１は同タイミングチャート（クロックマス
タの場合）を示す。先ず、ステップでは、ＣＰＵ１２
は以下の設定を行なう。（送信初期化）・同期プロトコル，全二重通信。ＴＸの初期値＝１。Ｍ
ＳＢファースト。・音声データ，前詰め送信。・送受信時，自身（マスタ）がクロックマスタとなる設
定。（汎用入力設定）・汎用入力２（ＵＩＮ２）をＳ／Ｗ設定。ロウレベル検
出。“１”をセット。（汎用出力設定）・汎用出力１（ＵＯＵＴ１）のセットトリガ，リセット
トリガに送信マルチカウンタ出力を設定。Ｓ−Ｒフリッ
プフロップ出力。

【０１４４】（送信制御）・TX_FSTA にマルチカウンタ出力を選択。・TX_BSTA に汎用入力２（ＵＩＮ２）を選択。・TX_FEND にデータサイズカウンタを選択。データサイ
ズ１６ビット。TX_FSTA でカウンタセット。・バイトサイズ，Ｎ＝１６。（送信マルチカウンタTX_MCNT 設定）・ＴＣＫカウント，ＴＥ＝１でセット。カウントサイズ
０ｘ１ｆ（ＤＭＡ初期設定）以上までが、ステップに相当する。

【０１４５】次のステップでは、ＣＰＵ１２は、ＤＭ
ＡＣ１４にカウンタ設定を行ない、送信許可ＴＥ＝１を
セットする。すると、送信マルチカウンタにカウンタ値
がセットされカウントが開始される（ステップ）。次
のステップにおいて送信マルチカウンタのカウンタマ
ッチ出力が検出されると（「ＹＥＳ」，TX_FSTA 発
生）、それをトリガとしてステップに移行し、バイト
データの送信が開始される。即ち、ＷＳがロウレベルの
期間はＬチャネル用の１６ビットデータが送信され、ハ
イレベルの期間はＲチャネル用の１６ビットデータが送
信される。

【０１４６】尚、送信マルチカウンタのカウンタマッチ
出力は、ＵＯＵＴ１のフリップフロップ出力をトグルさ
せるので、その出力毎にＬ／ＲクロックＷＳのレベルは
遷移する。そして、ステップでは、送信データサイズ
カウンタの出力に基づいてTX_FEND を発生させる。

【０１４７】また、シリアル通信装置１１がクロックス
レーブとなる場合は、以下のようになる。先ず、図４１
におけるステップを“ＷＳ信号検出開始”に、ステッ
プを“ＷＳ検出？”に置き換える。そして、ステップ
の（送信初期化）では、スレーブがクロックマスタと
なる設定を行なう部分だけが相違する。（汎用入力設定）・汎用入力２（ＵＩＮ２）を外部入力に設定（ＷＳ）。
立下がりエッジ検出（又は立上がりでも可）。・汎用入力３（ＵＩＮ３）をＳ／Ｗ設定。ロウレベル検
出。“１”をセット。（汎用出力設定）：不要。

【０１４８】（送信制御）・TX_FSTA に汎用入力２（＆notTBEMPT ）選択。・TX_BSTA に汎用入力３（ＵＩＮ３）を選択。（送信マルチカウンタTX_MCNT 設定）：不要。・ＴＣＫカウント，ＴＥ＝１でセット。カウントサイズ
０ｘ１ｆ（ＤＭＡ初期設定）以上までが、ステップに相当す
る。そして、ＣＰＵ１２は、ステップを同様に実行す
ると、シリアル通信装置１１はＷＳ信号の（レベル変化
の）検出を開始し（ステップ）、ＷＳ信号を検出する
と（「ＹＥＳ」）ステップに移行する。その他はクロ
ックマスタの場合と同様である。

【０１４９】＜受信処理＞図４２は受信処理のフローチ
ャートを示す。ステップの送受信初期化は、送信処理
の場合と略同様である。尚、受信時のタイミングチャー
トは送信時と同様となるので、図示を省略する。（汎用入力設定）・汎用入力２（ＵＩＮ２）をＳ／Ｗ設定。ロウレベル検
出。“１”をセット。（汎用出力設定）・汎用出力１（ＵＯＵＴ１）のセットトリガ，リセット
トリガに受信マルチカウンタ出力を設定。Ｓ−Ｒフリッ
プフロップ出力。

【０１５０】（受信制御）・RX_FSTA にマルチカウンタを選択。・RX_BSTA に汎用入力１（ＵＩＮ１）を選択。・RX_FEND にデータサイズカウンタを選択。・バイトサイズカウンタをRX_BSTA でセット，バイトデ
ータサイズＮ＝１６。（受信マルチカウンタRX_MCNT 設定）・ＴＣＫカウント，ＲＥ＝１でセット。カウントサイズ
０ｘ１ｆ。（ＤＭＡ初期設定）以上までが、ステップに相当す
る。そして、以降のステップ〜は、送信処理を受信
に置き換えたものとして行なう。但し、ステップにお
いて「ＹＥＳ」と判断した場合はステップに戻る。そ
して、ＣＰＵ１２は、ＤＭＡＣ１４からのＤＭＡ終了割
込みを受けると、データの受信を終了する（ステップ
）。

【０１５１】また、シリアル通信装置１１がクロックス
レーブとなる場合は、上記受信のフローチャートを、送
信処理においてクロックスレーブとなる場合と同様に置
き換えたものとなる。

【０１５２】以上のように第５実施例によれば、シリア
ル通信装置１１をＩＩＳバスのモジュールとして機能さ
せるので、Ｌ／ＲクロックＷＳのような通信制御信号に
よってデータの種類を判別するようなプロトコルにも対
応することができる。

【０１５３】（第６実施例）図４３乃至図４７は本発明
の第６実施例を示すものである。第６実施例は、シリア
ル通信装置１１をＨＩＴ６４に適用した場合であり、図
４３は、シリアル通信装置１１をＨＩＴ６４モジュール
として機能させる場合における入出力信号の割当状態を
示すものである。ＴＸ：送信データ（ＴＸ）ＲＸ：受信データ（ＲＸ）ＨＢＲＥＱ：スレーブからのポーリング要求（Ｕ
ＩＮ３）

【０１５４】＜送信処理＞図４４は送信処理のフローチ
ャート、図４５は、シリアル通信装置１１と接続先デバ
イスとの間における通信シーケンス（（ａ）は制御フレ
ーム，（ｂ）はデータフレーム）を示す。先ず、ステッ
プでは、ＣＰＵ１２は以下の設定を行なう。（送信初期化）・非同期プロトコル，全二重通信。ＴＸの初期値＝１。・スタート／ストップビット，夫々１ビット（汎用入力設定）・汎用入力１，２（ＵＩＮ１，２）をＳ／Ｗ設定。ハイ
レベル検出。夫々“１”をセット。

【０１５５】・汎用入力３を外部入力設定。ハイレベル
検出。（送信制御）・TX_FSTA にＴＥを選択。・TX_BSTA に汎用入力２（ＵＩＮ２）を選択。・TX_FEND にデータサイズカウンタを選択。データサイ
ズ任意。・バイトサイズカウンタをTX_FSTA でセット。バイトサ
イズＮ＝８。

【０１５６】（受信制御）・RX_FSTA に汎用入力１（ＵＩＮ１）を選択。・RX_BSTA にパターンマッチ１を選択。・RX_FEND にデータサイズカウンタを選択。受信データ
サイズ任意。・バイトサイズカウンタをRX_BSTA でセット。バイトサ
イズＮ＝８。（パターンマッチ設定）・伝送クロックＴＣＫによりクロック毎サンプリング
（スタートビット検出）。第０〜第６ビットはマスクす
る。（タイムアウト設定）・送信フレーム間，受信フレーム間のタイムアウト時間
を４０ｍｓに設定。（ＤＭＡ初期設定）以上までが、ステップに相当する。

【０１５７】そして、ＣＰＵ１２は、ステップでＤＭ
ＡＣ１４のカウンタを設定すると共に送信を許可し（Ｔ
Ｅ＝１）、シリアル通信装置１１はバイトデータの送信
を開始する（ステップ）。そして、データサイズカウ
ンタにより送信終了と判断すると（ステップ，「ＹＥ
Ｓ」）、ＣＰＵ１２に対して送信終了割込みを発生させ
てステップに移行する。尚、送信中にステップ“15”
において送信フレームタイムアウトが発生すると（「Ｙ
ＥＳ」）、ＣＰＵ１２に対してタイムアウトエラー割り
込みTX_FTOERR_INT を発生させる。すると、ＣＰＵ１２
は、ステップ“17”においてエラー処理を行う。

【０１５８】ＣＰＵ１２は、ステップにおいて送信を
一旦停止させる（ＴＥ＝０）。そして、送信したデータ
がＭＤＨであれば（「ＹＥＳ」）データフレームの送信
中であり、１０ｍｓの間隔をとってから（ステップ）
ステップに移行する。また、送信したデータがＭＤＨ
でなければ（ステップ，「ＮＯ」）、制御フレームＥ
ＮＱの問い合わせ（データあり？）に対するスレーブ応
答ＡＣＫを受信するため、受信フレームタイムアウトを
許可してから（ステップ）受信を許可する（ＲＥ＝
１，ステップ）。

【０１５９】すると、シリアル通信装置１１は、スター
トビットの検出を待って（ステップ，「ＹＥＳ」）バ
イトデータの受信を行なう（ステップ“10”）。この場
合、受信バッファ２３がフルになった場合は、ＣＰＵ１
２に対して割り込みRBFUL_INT を発生させて、受信デー
タの引上げを要請する（ステップ“11”）。

【０１６０】データの受信中にフレーミングエラー（ス
トップビット検出無し）が発生すると（ステップ“1
2”，「ＹＥＳ」）、ＣＰＵ１２に対して割り込みRFERR
_INT を発生させてステップ“17”でエラー処理を行な
わせる。また、受信中にステップ“16”において受信フ
レームタイムアウトが発生すると（「ＹＥＳ」）、ＣＰ
Ｕ１２に対してタイムアウトエラー割り込みRX_FTOERR_
INT を発生させる。

【０１６１】そして、データの受信が完了すると（ステ
ップ“13”，「ＹＥＳ」）、ＣＰＵ１２は受信を禁止し
（ＲＥ＝０）、受信データ中に含まれているＦＣＣをチ
ェックする（ステップ“14”）。ＦＣＣの計算結果がＯ
Ｋであれば（「ＹＥＳ」）処理を終了し、結果がＮＧで
あればステップ“17”に移行する。

【０１６２】＜受信処理＞図４６は受信処理のフローチ
ャート、図４７は同通信シーケンスを示す。ステップ
で行なう各種設定は、基本的に送信処理の場合と同様で
ある（但し、ＤＭＡＣ１４は受信に使用する）。そし
て、シリアル通信装置１１は、汎用入力ＵＩＮ３におい
てＨＢＲＥＱがハイレベルになったことを検出すると
（ステップ，「ＹＥＳ」）、ＣＰＵ１２に対して割り
込みINP3_IR を発生させる。すると、ＣＰＵ１２は、送
信データサイズを任意に設定して送信を許可する（ＴＥ
＝１，ステップ）。

【０１６３】シリアル通信装置１１は、バイトデータの
送信（データあり？の問い合わせ）を開始するが（ステ
ップ）、送信バッファ３２が空になった場合は、ＣＰ
Ｕ１２に対して割り込みTBEMP_INT を発生させて、ＣＰ
Ｕ１２に送信データをセットさせる（ステップ）。送
信が終了すると（ステップ，「ＹＥＳ」）終了割込み
により、ＣＰＵ１２は、受信設定（ステップ，送信禁
止，割り込みクリア，ＤＭＡ使用，受信データサイズ設
定）を行ない、受信を許可する（ステップ）。

【０１６４】以降の受信処理ステップ〜“13”は、送
信処理における受信処理ステップ〜“14”と略同様に
行なわれるが、受信バッファ２３がフルになった場合
は、ＤＭＡＣ１４に対して転送要求ＤＲＥＱを発生させ
て、受信データの転送を要請する。

【０１６５】ＣＰＵ１２は、ステップ“13”において、
ＦＣＣの計算結果がＯＫであれば（「ＹＥＳ」）、受信
データがＳＤＨであるか否かを判断し（ステップ“1
4”）、ＳＤＨである場合は（「ＹＥＳ」）その後に続
く受信データフレームを受信するためステップに戻
る。ＳＤＨでない場合は（「ＮＯ」）データフレームか
否かを判断する（ステップ“15”）。

【０１６６】即ち、ＳＤＨに続くデータフレームを受信
した場合、ＣＰＵ１２はステップ“15”で「ＹＥＳ」と
判断して、応答ＡＣＫを送信するため送信を開始する
（ステップ“16”）。そして、シリアル通信装置１１が
ステップ“17”，“18”においてステップ，と同様
にして応答ＡＣＫを送信すると受信処理を終了する。ま
た、ステップ“19”，“20”におけるフレーミングエラ
ー処理は、送信処理におけるステップ“15”，“16”と
同様に行われる。

【０１６７】以上のように第６実施例によれば、シリア
ル通信装置１１を、ＨＩＴ６４のモジュールとして機能
させるようにしたので、通信にクロックを使用しないよ
うなプロトコルにも対応させることができる。

【０１６８】（第７実施例）図４８乃至図５２は本発明
の第７実施例である。第７実施例は、シリアル通信装置
１１をＣＨＩＰ(Centralized High-level Information
control Protocol)に適用した場合であり、図４８は、
シリアル通信装置１１をＣＨＩＰモジュールとして機能
させる場合における入出力信号の割当状態を示すもので
ある。ＭＤＴ：送信データ（ＴＸ）ＳＭＤ：受信データ（ＲＸ）ＢＲＥＱ：受信要求信号（ＵＩＮ３）

【０１６９】＜送信処理＞図４９は送信処理のフローチ
ャート、図５０は同タイミングチャートを示す。先ず、
ステップでは、ＣＰＵ１２は以下の設定を行なう。（送信初期化）・非同期プロトコル，全二重通信。ＴＸの初期値＝１。・スタート／ストップビット，夫々１ビット。（汎用入力設定）・汎用入力１，２（ＵＩＮ１，２）をＳ／Ｗ設定。ハイ
レベル検出。夫々“１”をセット。・汎用入力３を外部入力設定。ハイレベル検出。

【０１７０】（送信制御）・TX_FSTA にＴＥを選択。・TX_BSTA に汎用入力２（ＵＩＮ２）を選択。・TX_FEND にデータサイズカウンタを選択。データサイ
ズ任意（但し、ＦＨ〜ＤＣＣまでのデータサイズ）。・バイトサイズカウンタをTX_FSTA でセット。バイトサ
イズＮ＝８。（送信マルチカウンタ設定）・ＴＣＫカウント，TX_FEND でカウンタセット，カウン
トサイズ＝１５。→ＤＭＹコード出力に用いる。

【０１７１】（受信制御）・RX_FSTA に汎用入力１（ＵＩＮ１）を選択。・RX_BSTA にパターンマッチ１を選択。・RX_FEND に受信マルチカウンタを選択。・バイトサイズカウンタ，RX_BSTA でセット，バイトデ
ータのサイズＮ＝８。（パターンマッチ設定）・第７実施例と同様にスタートビット検出。（エラー）・送信汎用マッチにマルチカウンタ出力を選択。割り込
み要因に設定。・バイトタイムアウトを、ＴＣＫ１５クロック相当のカ
ウント値に設定。・ＦＣＣ設定。（ＤＭＡ初期設定）以上までが、ステップに相当する。

【０１７２】次に、ＣＰＵ１２は、ステップにおいて
ＤＭＡＣ１４のカウンタ設定を行なうと共に送信を許可
する（ＴＥ＝１）。ステップ，は、シリアル通信装
置１１によりバイトデータの送信（ＦＨ，ＤＡＴＡ，Ｆ
ＣＣ）が行われる。ＦＣＣまでのデータ送信が終了する
と（ステップ，「ＹＥＳ」）トリガ信号TX_FEND が発
生し、送信マルチカウンタがカウントを開始する。

【０１７３】そして、送信マルチカウンタがＴＣＫを１
５カウントすることでカウンタマッチ信号が出力される
と（ステップ，「ＹＥＳ」）ＤＭＹコードが送信され
たことになり、シリアル通信装置１１は、ＣＰＵ１２に
対する割り込みTMC_INT を発生させる。

【０１７４】ＣＰＵ１２は、前記割り込みの発生を受け
て受信設定（送信禁止，割り込みクリア）及び受信開始
（受信許可ＲＥ＝１）を行う（ステップ，）。する
と、シリアル通信装置１１は受信を開始して、パターン
マッチ１によりスタートビットを検出すると（ステップ
，「ＹＥＳ」：RX_BSTA 発生）スレーブ側より送信さ
れるバイトデータの受信を開始する（ステップ，“1
1”）。

【０１７５】ステップにおいて受信バッファ２３がフ
ルの場合は割り込みによってＣＰＵ１２にデータの引上
げを要請し（ステップ“10”）、フレーミングエラーが
発生した場合は（ステップ“11”，「ＹＥＳ」）ＣＰＵ
１２にエラー処理を実行させる（ステップ“12”）。そ
して、ステップ“13”においてバイトデータの受信終了
後、ＴＣＫ１５クロック分の無通信状態が生じると受信
バイトタイムアウトが発生し（RX_FEND 発生）、ＣＰＵ
１２に対して割り込みRX_BTOERR_INT を発生させて受信
を終了させる。

【０１７６】＜受信処理＞図５１は受信処理のフローチ
ャート、図５２は同タイミングチャートを示す。ステッ
プで行なう各種設定は、基本的に送信処理の場合と同
様である（但し、ＤＭＡＣ１４は受信に使用する。ま
た、汎用入力ＵＩＮ３を、外部入力でロウレベル検出
（ＢＲＥＱ）に設定。）。そして、シリアル通信装置１
１は、汎用入力ＵＩＮ３においてＢＲＥＱがロウレベル
になったことを検出すると、ＣＰＵ１２に対して割り込
みINP3_IR を発生させる（ステップ）。すると、ＣＰ
Ｕ１２は送信を許可（ＴＥ＝１）する（ステップ）。

【０１７７】シリアル通信装置１１は、ステップ，
において送信処理におけるステップ〜と同様にバイ
トデータ（但し、ＦＨ，ＦＣＣ，ＤＭＹ）の送信を行な
うが、送信バッファ３２が空になった場合は、ＣＰＵ１
２に対して割り込みTBEMP_INT を発生させて、ＣＰＵ１
２に送信データをセットさせる（ステップ）。

【０１７８】また、ステップ〜“14”における受信処
理も、基本的に送信処理におけるステップ〜“13”と
同様に行われる。但し、受信バッファ２３がフルになっ
た場合は、ＤＭＡＣ１４に対して転送要求ＤＲＥＱを発
生させて、受信データの転送を要請する。以上のように
第７実施例によれば、シリアル通信装置１１を、ＣＨＩ
Ｐのプロトコルにも対応させることができる。

【０１７９】（第８実施例）図５３乃至図５７は本発明
の第８実施例である。第８実施例は、シリアル通信装置
１１をＣＣＢ(Computer Control Bus)に適用した場合で
あり、図４３は、シリアル通信装置１１をＣＣＢモジュ
ールとして機能させる場合における入出力信号の割当状
態を示すものである。ＣＬ：同期クロック（ＣＬＫＯＵＴ）ＤＩ：マスタ送信データ（ＴＸ）ＤＯ：マスタ受信データ（ＲＸ）ＣＥ：データ制御信号（ＵＯＵＴ１）ＩＮＴ：ＣＣＢデバイスからの割り込み信号
（ＵＩＮ３）

【０１８０】＜送信処理＞図５４は送信処理のフローチ
ャート、図５５は同タイミングチャートを示す。先ず、
ステップでは、ＣＰＵ１２は以下の設定を行なう。（送信初期化）・同期プロトコル，全二重通信。ＴＸの初期値＝１。・ＣＬＫＯＵＴよりシフトクロックＳＣＫを出力。（汎用入力）・汎用入力２（ＵＩＮ２）をＳ／Ｗ設定。ハイレベル検
出。“１”をセット。（汎用出力）・汎用出力１（ＵＯＵＴ１）のセット，リセットをＳ／
Ｗ設定。

【０１８１】（送信制御）・TX_FSTA に（ＵＩＮ２＆notTBEMPT ）を選択。・TX_BSTA に汎用入力２（ＵＩＮ２）を選択。・TX_FEND にデータサイズカウンタを選択。・バイトサイズカウンタ，TX_FSTA でセット，バイトデ
ータのサイズＮ＝８。（ＤＭＡ初期設定）（送信許可）・データサイズ８ビット，送信許可（ＴＥ＝１）。以上までが、ステップに相当する。

【０１８２】次に、ＣＰＵ１２は、ステップにおいて
送信バッファ３２に送信先デバイスのアドレス及びＲ／
Ｗを書込む。すると、条件（ＵＩＮ２＆notTBEMPT ）が
成立し、TX_FSTA 及びTX_BSTA が発生し、シリアル通信
装置１１はアドレス及びＲ／Ｗを送信する（ステップ
）。

【０１８３】８ビットデータを送信するとTX_BEND 及び
TX_FEND が発生し、シリアル通信装置１１はＣＰＵ１２
に対して送信終了割込みを発生させる。すると、ＣＰＵ
１２は、データ送信用の設定を行なう（ステップ）。
即ち、一旦送信を禁止（ＴＥ＝０）してから送信データ
サイズを設定し、データ制御信号ＣＥを出力（セット）
するためレジスタに書込みを行なう。すると、シリアル
通信装置１１は、ＵＯＵＴ１をロウレベルからハイレベ
ルに遷移させてデータ制御信号ＣＥを出力する（ステッ
プ）。

【０１８４】続いて、ＣＰＵ１２はＤＭＡＣ１４のカウ
ンタをセットして送信を許可する（ＴＥ＝１，ステップ
）。すると、シリアル通信装置１１によりバイトデー
タの送信が行われる（ステップ，）。バイトデータ
送信が終了すると（ステップ，「ＹＥＳ」）ＣＰＵ１
２に対して送信終了割込みを発生させ、ＣＰＵ１２は、
送信を禁止（ＴＥ＝０）してから、データ制御信号ＣＥ
の出力を停止（リセット）するためレジスタに書込みを
行なう（ステップ）。すると、シリアル通信装置１１
は、ＵＯＵＴ１をハイレベルからロウレベルに遷移させ
てデータ制御信号ＣＥの出力を停止する（ステップ“1
0”）。

【０１８５】＜受信処理＞図５６は受信処理のフローチ
ャート、図５７は同タイミングチャートを示す。ステッ
プでは、ＣＰＵ１２は以下の設定を行なう。（送信初期化）：基本的に送信処理と同様。（汎用入力）・汎用入力１，２（ＵＩＮ１，２）をＳ／Ｗ設定。ハイ
レベル検出。夫々“１”をセット。・汎用入力３（ＵＩＮ３）を外部入力設定。ロウレベル
検出。（汎用出力）：送信処理と同様。（受信制御）・RX_FSTA にＲＥを選択。・RX_BSTA に汎用入力１（ＵＩＮ１）を選択。・RX_FEND にデータサイズカウンタを選択。受信データ
サイズは任意。・バイトサイズカウンタ，RX_BSTA でセット，バイトデ
ータのサイズＮ＝８。

【０１８６】（送信制御）・TX_FSTA にＴＥを選択。・TX_BSTA に汎用入力２（ＵＩＮ２）を選択。・TX_FEND にデータサイズカウンタを選択。・バイトサイズカウンタ，TX_FSTA でセット，バイトデ
ータのサイズＮ＝８。（ＤＭＡ初期設定）以上までが、ステップに相当する。

【０１８７】次に、シリアル通信装置１１は、ＵＩＮ３
において接続先デバイスからの割り込み信号ＩＮＴを検
出するまで待機し（ステップ）、割り込み信号ＩＮＴ
を検出すると（「ＹＥＳ」）ＣＰＵ１２に対して割込み
INP3_INTを発生させる。以降のステップ〜“11”は、
＜送信処理＞におけるステップ〜“10”と基本的に同
様である。但し、ステップにおいて受信するのは、接
続先デバイスが送信したデータである。

【０１８８】以上のように第８実施例によれば、シリア
ル通信装置１１を、ＣＣＢプロトコルにも対応させるこ
とができる。そして、シリアル通信装置１１の、送信側
のトリガ信号発生手段たる出力回路６３，６６，６７の
トリガ信号発生条件として、通信制御信号の遷移状態を
カウントするカウンタより出力されるカウンタマッチ信
号，送信データのサイズをカウントするカウンタより出
力されるカウンタマッチ信号，外部より付与される外部
トリガ信号を、適宜組み合わせて選択するように構成し
た。

【０１８９】また、受信側のトリガ信号発生手段たる出
力回路５７，６０，６１におけるトリガ信号発生条件と
して、通信制御信号の遷移状態をカウントするカウンタ
より出力されるカウンタマッチ信号，受信データのサイ
ズをカウントするカウンタより出力されるカウンタマッ
チ信号，受信データのパターンが特定データパターンに
一致した場合にコンパレータより出力されるパターンマ
ッチ信号，外部より付与される外部トリガ信号の各条件
を適宜組み合わせて選択するように構成した。

【０１９０】従って、シリアル通信の様々なプロトコル
に対応して、適切なタイミングでトリガ信号を発生させ
ることができる。そして、外部トリガ信号としては、Ｃ
ＰＵ１２がシリアル通信装置１１の内部レジスタに書込
みを行うことで発生させるトリガ信号と、外部より汎用
入力ＵＩＮ１〜３に与えられる通信制御信号の遷移状態
に基づいて発生されるトリガ信号とを選択可能に構成し
たので、各プロトコルに応じて、ＣＰＵ１２のプログラ
ム動作や、汎用入力ＵＩＮ１〜３に与えられる通信制御
信号の遷移状態などのタイミングでトリガ信号を発生さ
せるように選択することができ、より柔軟にプロトコル
対応を行うことが可能となる。

【０１９１】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。接続先デバイスは、カーオーディオ
装置１０２に限ることなく、シリアル通信を行うもので
あれば何でもよい。以上の第１〜第８実施例では、トリ
ガ信号の発生条件について選択しなかった要因がある
が、第１〜第８実施例において示したプロトコルの範囲
で対応することを考えればそれらは必ずしも必要ではな
い。また、第１〜第８実施例において示したプロトコル
について全て対応する必要がない場合には、不要な要因
は適宜削除すれば良い。更に、第１〜第８実施例では示
さなかったその他のプロトコルについて、選択しなかっ
た要因を用いることで対応することが想定できる。

【０１９２】受信ステートマシンにおける“エラー”ス
テートは、エラー処理が必要なプロトコルについてのみ
設ければ良い。また、フラグデータやスタート／ストッ
プビットの挿入，通信データ中のビット挿入及び削除，
パリティの付加などの機能も、対応するプロトコル範囲
に応じて選択的に設ければ良い。例えばスタートビット
だけを挿入するようにしても良い。データ転送装置は必
要に応じて設ければ良く、データ転送装置を設けない場
合は、送信バッファエンプティ，受信バッファフルが発
生する毎にホストに対して割込みを発生させ、送信デー
タの書込み，受信データの引上げをホストに要請すれば
良い。ホストは、ＣＰＵ１２に限ることなく、その他Ｄ
ＳＰなどの汎用演算処理装置であれば良い。

【図面の簡単な説明】

【図１】本発明の第１実施例であり、マルチプロトコル
型シリアル通信装置の全体構成を概略的に示す機能ブロ
ック図

【図２】シリアル通信装置で取り扱われるデータ列及び
トリガ信号の定義を示すチャート

【図３】受信時における各種クロック信号の定義を示す
タイミングチャート

【図４】受信バッファを中心とする詳細な構成を示す図

【図５】（ａ）は受信側のパターンマッチ回路の構成を
示す図、（ｂ）はパターンマッチ回路に対してイネーブ
ル信号を出力する構成を示す図

【図６】カウンタマッチ検出回路の構成を示す図

【図７】受信ステートマシンの状態遷移図

【図８】受信側のフレームスタート信号の出力回路の構
成を示す図

【図９】受信側のフレームエンド信号の出力回路の構成
を示す図

【図１０】受信側のバイトスタート信号の出力回路の構
成を示す図

【図１１】送信バッファを中心とする詳細な構成を示す
図

【図１２】送信側のフレームスタート信号の出力回路の
構成を示す図

【図１３】送信側のフレームエンド信号の出力回路の構
成を示す図

【図１４】送信側のバイトスタート信号の出力回路の構
成を示す図

【図１５】汎用的に入力される信号を内部制御に使用す
るための構成を概略的に示す図

【図１６】内部で汎用化したトリガ信号等に基づいて、
シリアル通信装置より外部に出力される信号を各プロト
コルに応じて生成するための構成を概略的に示す図

【図１７】汎用出力信号の出力例を示すタイミングチャ
ート

【図１８】シリアル通信装置を、ＴＡＢ２プロトコルに
適用した場合のシステム構成を示す図

【図１９】ＣＰＵがカーオーディオ装置に対してデータ
を送信する場合のフローチャート

【図２０】ＴＡＢ２の送信タイミングチャート

【図２１】ＣＰＵがカーオーディオ装置よりデータを受
信する場合のフローチャート

【図２２】ＴＡＢ２の受信タイミングチャート

【図２３】本発明の第２実施例であり、シリアル通信装
置をＲＳ−２３２Ｃモジュールとして機能させる場合に
おける入出力信号の割当状態を示す図

【図２４】ＣＰＵがデータを送信する場合のフローチャ
ート

【図２５】送信タイミングチャート

【図２６】送信ステートマシンのより詳細な状態遷移図

【図２７】ＣＰＵがデータを受信する場合のフローチャ
ート

【図２８】受信タイミングチャート

【図２９】本発明の第３実施例であり、シリアル通信装
置をＨＤＬＣモジュールとして機能させる場合における
入出力信号の割当状態を示す図

【図３０】図２４相当図

【図３１】図２５相当図

【図３２】図２６相当図

【図３３】図２７相当図

【図３４】本発明の第４実施例であり、シリアル通信装
置をＩＩＣモジュールとして機能させる場合における入
出力信号の割当状態を示す図

【図３５】図２４相当図

【図３６】図２５相当図

【図３７】図２６相当図

【図３８】図２７相当図

【図３９】本発明の第５実施例であり、シリアル通信装
置をＩＩＳモジュールとして機能させる場合における入
出力信号の割当状態を示す図，（ａ）はクロックマスタ
の場合、（ｂ）はクロックスレーブの場合

【図４０】図２４相当図

【図４１】図２５相当図

【図４２】図２６相当図

【図４３】本発明の第６実施例であり、シリアル通信装
置をＨＩＴ６４モジュールとして機能させる場合におけ
る入出力信号の割当状態を示す図

【図４４】図２４相当図

【図４５】送信処理のシーケンス図

【図４６】図２６相当図

【図４７】受信処理のシーケンス図

【図４８】本発明の第７実施例であり、シリアル通信装
置をＣＨＩＰモジュールとして機能させる場合における
入出力信号の割当状態を示す図

【図４９】図２４相当図

【図５０】図２５相当図

【図５１】図２６相当図

【図５２】図２７相当図

【図５３】本発明の第８実施例であり、シリアル通信装
置をＣＣＢモジュールとして機能させる場合における入
出力信号の割当状態を示す図

【図５４】図２４相当図

【図５５】図２５相当図

【図５６】図２６相当

【図５７】図２７相当図

【図５８】従来技術を示す図１８相当図

【符号の説明】

１１はマルチプロトコル型シリアル通信装置、１２はＣ
ＰＵ（ホスト）、１４はＤＭＡコントローラ（データ転
送装置）、２３は受信バッファ（内部バッファ）、３０
は受信ステートマシン、３２は送信バッファ（内部バッ
ファ）、３８は受信ステートマシン、５７は出力回路
（トリガ信号発生手段）、５８はマルチプレクサ（トリ
ガ条件選択手段）、６０，６１は出力回路（トリガ信号
発生手段，受信トリガ条件選択手段）、６２はビット挿
入部（ビット挿入手段）、６３は出力回路（トリガ信号
発生手段）、６４はマルチプレクサ（トリガ条件選択手
段）、６６は出力回路（トリガ信号発生手段，トリガ条
件選択手段）、６７は出力回路（トリガ信号発生手
段）、６８はマルチプレクサ（トリガ条件選択手段）、
１００はメモリ、１０１はＥＣＵ（マイクロコンピュー
タ）、１０２はカーオーディオ装置（接続先デバイス）
を示す。

Claims

【特許請求の範囲】

【請求項１】ホストが接続先デバイスとの間でシリア
ル通信を行う場合に、そのシリアル通信を複数種類のプ
ロトコルに対応して実行可能に構成されるマルチプロト
コル型シリアル通信装置であって、ホストによる設定と外部より与えられる通信制御信号の
状態とに基づき、各プロトコルに対応したタイミング
で、データフレームの開始に対応して出力されるフレームス
タート信号，データバイトの開始に対応して出力される
バイトスタート信号，データバイトの終了に対応して出
力されるバイトエンド信号，データフレームの終了に対
応して出力されるフレームエンド信号，を状態遷移のト
リガ信号として発生する送信及び受信トリガ信号発生手
段と、前記フレームスタート信号の発生に応じて、フレームス
タート待ちステートからバイトスタート待ちステートに
遷移し、前記バイトスタート信号の発生に応じて、バイトスター
ト待ちステートから通信中ステートに遷移することでバ
イト単位のデータ通信を行わせ、前記バイトエンド信号の発生に応じて、通信中ステート
からバイト通信終了ステートに遷移し、バイト通信終了ステートにおいて、前記フレームエンド
信号が発生しない場合はバイトスタート待ちステートに
遷移し、前記フレームエンド信号が発生した場合はフレ
ーム通信終了ステートに遷移するように構成され、各プ
ロトコル毎に、各ステートに応じて必要な通信制御信号
を外部に対して出力させるための送信ステートマシン及
び受信ステートマシンとを備えたことを特徴とするマル
チプロトコル型シリアル通信装置。
【請求項２】前記トリガ信号発生手段は、少なくとも
一部のトリガ信号に関する発生条件を選択するためのト
リガ条件選択手段を備えており、前記トリガ条件選択手段は、発生条件として、外部より
付与される外部トリガ信号を選択可能に構成されている
ことを特徴とする請求項１記載のマルチプロトコル型シ
リアル通信装置。
【請求項３】前記外部トリガ信号は、前記ホストが内
部レジスタに書込みを行うことで発生されるように構成
されていることを特徴とする請求項２記載のマルチプロ
トコル型シリアル通信装置。
【請求項４】前記トリガ条件選択手段は、前記外部ト
リガ信号として、前記ホストが内部レジスタに書込みを
行うことで発生させるトリガ信号と、外部より入力ポートに与えられる通信制御信号の遷移状
態に基づいて発生されるトリガ信号とを選択可能に構成
されていることを特徴とする請求項３記載のマルチプロ
トコル型シリアル通信装置。
【請求項５】前記トリガ条件選択手段は、発生条件と
して、通信制御信号の遷移状態をカウントするカウンタ
により、そのカウント値が前記ホストによっって設定さ
れたカウント値と一致した場合に出力されるカウンタマ
ッチ信号を選択可能に構成されていることを特徴とする
請求項２乃至４の何れかに記載のマルチプロトコル型シ
リアル通信装置。
【請求項６】前記トリガ条件選択手段は、発生条件と
して、通信データのサイズをカウントするカウンタによ
り、そのカウント値が前記ホストによって設定されたカ
ウント値と一致した場合に出力されるカウンタマッチ信
号を選択可能に構成されていることを特徴とする請求項
２乃至５の何れかに記載のマルチプロトコル型シリアル
通信装置。
【請求項７】前記トリガ条件選択手段は、受信側のト
リガ信号の発生条件として、受信データのパターンが前
記ホストより設定された特定のデータパターンに一致し
た場合にコンパレータより出力されるパターンマッチ信
号を選択可能に構成されていることを特徴とする請求項
２乃至６の何れかに記載のマルチプロトコル型シリアル
通信装置。
【請求項８】送信データ列にビットデータの挿入を行
うためのビット挿入手段を備えたことを特徴とする請求
項１乃至７の何れかに記載のマルチプロトコル型シリア
ル通信装置。
【請求項９】前記送信ステートマシンは、フレームス
タート待ちステートとバイトスタート待ちステートとの
間において、内部レジスタの設定に応じて送信データに
フラグを付加するためのフラグデータ挿入ステートに遷
移可能に構成されていることを特徴とする請求項８記載
のマルチプロトコル型シリアル通信装置。
【請求項１０】前記送信ステートマシンは、バイトス
タート待ちステートと通信中ステートとの間において、
内部レジスタの設定に応じて送信データにスタートビッ
トを挿入するためのスタートビット挿入ステートに遷移
可能に構成されていると共に、通信中ステートとバイト
通信終了ステートとの間に、内部レジスタの設定に応じ
て送信データにストップビットを挿入するためのストッ
プビット挿入ステートに遷移可能に構成されていること
を特徴とする請求項８または９記載のマルチプロトコル
型シリアル通信装置。
【請求項１１】前記送信ステートマシンは、通信中ス
テートから、内部レジスタの設定に応じて送信データに
ビットデータを挿入するためのビット挿入ステートに遷
移可能に構成されていることを特徴とする請求項８乃至
１０の何れかに記載のマルチプロトコル型シリアル通信
装置。
【請求項１２】前記受信ステートマシンは、通信中ス
テートから、内部レジスタの設定に応じて前記ビット挿
入ステートにより受信データに挿入されたビットデータ
を削除するためのビット削除ステートに遷移可能に構成
されていることを特徴とする請求項１１記載のマルチプ
ロトコル型シリアル通信装置。
【請求項１３】前記送信ステートマシンは、通信中ス
テートとバイト通信終了ステートとの間に、内部レジス
タの設定に応じて送信データにパリティビットを挿入す
るためのパリティビット挿入ステートに遷移可能に構成
されていることを特徴とする請求項８乃至１２の何れか
に記載のマルチプロトコル型シリアル通信装置。
【請求項１４】前記ホストが、外部のメモリと内部の
送信バッファ，受信バッファとの間でＤＭＡ転送を行わ
せるために設けられる、データ転送装置との間で転送制
御を行うためのインターフェイス回路を備えていること
を特徴とする請求項１乃至１３の何れかに記載のマルチ
プロトコル型シリアル通信装置。
【請求項１５】請求項１４記載のマルチプロトコル型
シリアル通信装置と、ホストとして機能する汎用演算処理装置と、この汎用演算処理装置がデータの書込み及び読み出しを
行うためのメモリと、このメモリと前記マルチプロトコル型シリアル通信装置
の内部バッファとの間でＤＭＡ転送を行うデータ転送装
置とを備えて構成されることを特徴とするマイクロコン
ピュータ。