JP2002314421A - Electronic circuit, and liquid crystal device provided with the electronic circuit - Google Patents

Electronic circuit, and liquid crystal device provided with the electronic circuit

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JP2002314421A
JP2002314421A JP2001115692A JP2001115692A JP2002314421A JP 2002314421 A JP2002314421 A JP 2002314421A JP 2001115692 A JP2001115692 A JP 2001115692A JP 2001115692 A JP2001115692 A JP 2001115692A JP 2002314421 A JP2002314421 A JP 2002314421A
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Abstract

PROBLEM TO BE SOLVED: To reduce power consumption. SOLUTION: In the case of the electronic circuit that converts a digital reference voltage from a reference voltage generating circuit 2 into an analog signal by a digital/analog converter 3, the reference voltage generating circuit 2 and the digital/analog converter 3 employ many operational amplifiers. Applying a prescribed signal (power down) to the electronic as above properly stops the operational amplifiers so as to reduce the power consumption of the electronic circuit.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、ボルテージフォロ
ワ回路等のアンプ回路を有する電子回路、及び該電子回
路を備えた液晶装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic circuit having an amplifier circuit such as a voltage follower circuit, and a liquid crystal device provided with the electronic circuit.

【0002】[0002]

【従来の技術】アンプ回路を有する電子回路としては種
々の構造のものがあるが、以下、図10に沿って、その
回路構成の一例について説明する。
2. Description of the Related Art There are various types of electronic circuits having an amplifier circuit, and an example of the circuit configuration will be described below with reference to FIG.

【0003】図示の電子回路31は、複数の基準電圧を
発生する基準電圧発生回路32と、デジタルの入力デー
タ(digital data)をSRの出力に同期し
て順次蓄積するラッチ(latch)37と、ラッチ3
7からのデジタルデータをアナログ信号に変換するD/
Aコンバータ33等と、を備えている。
The illustrated electronic circuit 31 includes a reference voltage generating circuit 32 for generating a plurality of reference voltages, a latch 37 for sequentially storing digital input data (digital data) in synchronization with the output of the SR, Latch 3
D / which converts the digital data from 7 into an analog signal
A converter 33 and the like.

【0004】このうち、基準電圧発生回路32は、一般
的に図11に示す構造のものが用いられていて、入力側
の基準電圧ラインVref0〜Vref1の間に直列に
配置された複数の抵抗素子R、R、R,Rと、
これらの抵抗素子R、R、R,Rに接続された
ゲイン1のOPアンプ(アンプ回路)A31,A32
33,A34,A35とによって構成されている。そ
して、各OPアンプA 31,A32,A33,A34
35を介して5つの基準電圧ref0〜4が十分に低
いインピーダンスでD/Aコンバータ33に対して出力
されるようになっている。
Among them, the reference voltage generating circuit 32 is generally used.
The structure shown in FIG.
In series between the reference voltage lines Vref0 to Vref1
A plurality of arranged resistive elements R1, R2, R3, R4When,
These resistance elements R1, R2, R3, R4Connected to
OP amplifier (amplifier circuit) A with gain 131, A32,
A33, A34, A35And is constituted by. So
Then, each OP amplifier A 31, A32, A33, A34,
A35Through the five reference voltages ref0-4 are sufficiently low
Output to D / A converter 33 with high impedance
It is supposed to be.

【0005】ところで、D/Aコンバータ33として
は、一般的に図12に示す構造のものが用いられてい
て、ラッチ37からの出力信号のうちの上位2ビット
で、上述した5つの基準電圧ref0〜4のうちの2つ
を選択し、それらの2つの基準電圧の間に図示のように
抵抗素子R11、R12、R13,R14を直列に配置
することにより、下位2ビットで1つの基準電圧を選択
するようになっている。その部分には図示のようにOP
アンプ(アンプ回路)A36が配置されているため、十
分低いインピーダンスに変換され出力される。なお、こ
の図12に示すD/Aコンバータの場合、デジタル信号
をデコードして各スイッチを制御する信号を作る必要が
あるが、その部分については図示を省略している。
The D / A converter 33 generally has the structure shown in FIG. 12, and the upper two bits of the output signal from the latch 37 are used for the above-mentioned five reference voltages ref0. 4 are selected and the resistor elements R 11 , R 12 , R 13 , R 14 are arranged in series between the two reference voltages as shown in FIG. One reference voltage is selected. OP in that part as shown
Since the amplifier (amplifier circuit) A 36 is provided, the impedance is converted to a sufficiently low impedance and output. In the case of the D / A converter shown in FIG. 12, it is necessary to decode a digital signal to generate a signal for controlling each switch, but this is not shown.

【0006】上述のような電子回路31は様々な機器に
用いられているが、その一例としての液晶表示装置を図
5に示す。同図の液晶表示装置は、アクティブマトリク
ス型の液晶パネルPを備えているが、この液晶パネルP
は走査線40や垂直信号線41を備えており、それらが
交差する画素部分にはスイッチング素子42や画素電極
43が配置されている。
The above-described electronic circuit 31 is used in various devices, and a liquid crystal display device as an example is shown in FIG. The liquid crystal display device shown in FIG. 1 includes an active matrix type liquid crystal panel P.
Has a scanning line 40 and a vertical signal line 41, and a switching element 42 and a pixel electrode 43 are arranged at a pixel portion where they intersect.

【0007】次に、上述した液晶表示装置の作動につい
て、図13のタイミングチャート図を参照して説明す
る。
Next, the operation of the above-described liquid crystal display device will be described with reference to the timing chart of FIG.

【0008】デジタル信号(映像信号)は、SRの出力
SR1,SR2,SR3,SR4の出力に同期して1段
目のラッチ37に蓄積される。次に、LATCH信号が
入り、1段目のラッチ37に蓄積された映像信号は2段
目のラッチ37に同時に転送される。この映像信号はD
/Aコンバータ回路33によって、アナログ信号に変換
され、同時にS1が選択され、D/Aコンバータ33に
接続されたスイッチが1つ選択され、アナログの映像信
号は垂直信号線41に転送される。このとき1つの走査
線40を選択し、当該走査線に接続された画素スイッチ
ング素子42を導通状態とし、映像信号を画素電極43
に書き込む。このことを、図13に示したように、S
1,S2,S3と継続し1行分の映像信号書き込みが完
了し、同様に全行に対し順次書き込み、1画面分の表示
が可能となる。
The digital signal (video signal) is stored in the first-stage latch 37 in synchronization with the outputs SR1, SR2, SR3, and SR4 of the SR. Next, the LATCH signal is input, and the video signal stored in the first-stage latch 37 is simultaneously transferred to the second-stage latch 37. This video signal is D
The signal is converted into an analog signal by the / A converter circuit 33, S1 is selected at the same time, one switch connected to the D / A converter 33 is selected, and the analog video signal is transferred to the vertical signal line 41. At this time, one scanning line 40 is selected, the pixel switching element 42 connected to the scanning line is turned on, and the video signal is transmitted to the pixel electrode 43.
Write to. This is, as shown in FIG.
The writing of the video signal for one row is completed by continuing with 1, S2, and S3, and similarly, writing is sequentially performed for all the rows, and the display for one screen can be performed.

【0009】[0009]

【発明が解決しようとする課題】ところで、上述したよ
うな電子回路の場合、OPアンプ(アンプ回路)は基準
電圧発生回路32や各D/Aコンバータ33に複数設け
なければならないが、これらのOPアンプA31,…の
消費電力は大きいものであるため、電子回路自体の消費
電力も大きくなってしまうという問題があった。特に、
液晶表示装置においては、高精細化や多階調化に伴って
D/Aコンバータ数等が多くなり、その問題が顕著であ
った。
In the case of the above-described electronic circuit, a plurality of OP amplifiers (amplifier circuits) must be provided in the reference voltage generating circuit 32 and each D / A converter 33. Since the power consumption of the amplifiers A 31 ,... Is large, there is a problem that the power consumption of the electronic circuit itself also increases. In particular,
In a liquid crystal display device, the number of D / A converters and the like have increased with the increase in definition and the number of gradations, and the problem has been remarkable.

【0010】そこで、本発明は、消費電力の増大を防止
する電子回路、及び該電子回路を備えた液晶装置を提供
することを目的とするものである。
Accordingly, an object of the present invention is to provide an electronic circuit for preventing an increase in power consumption and a liquid crystal device provided with the electronic circuit.

【0011】[0011]

【課題を解決するための手段】本発明は上記事情を考慮
してなされたものであり、複数の基準電圧を発生する基
準電圧発生回路と、該基準電圧発生回路からの基準電圧
をアナログ信号に変換する複数のD/Aコンバータと、
を備えた電子回路において、前記基準電圧発生回路及び
前記D/Aコンバータの少なくとも一方がアンプ回路を
有し、かつ、該アンプ回路を選択的に非動作状態とする
アンプ制御回路、を備えた、ことを特徴とする。
SUMMARY OF THE INVENTION The present invention has been made in consideration of the above circumstances, and has a reference voltage generating circuit for generating a plurality of reference voltages, and converting the reference voltage from the reference voltage generating circuit into an analog signal. A plurality of D / A converters for conversion;
Wherein at least one of the reference voltage generation circuit and the D / A converter has an amplifier circuit, and an amplifier control circuit that selectively disables the amplifier circuit. It is characterized by the following.

【0012】また、本発明に係る液晶装置は、所定距離
開けた状態に配置された一対の基板、これら一対の基板
の間に配置された液晶、及び該液晶を挟み込むように配
置された一対の電極からなる液晶素子と、前記一対の電
極のいずれか一方に信号を送る請求項1又は2に記載の
電子回路と、を備えたことを特徴とする。
Further, a liquid crystal device according to the present invention comprises a pair of substrates arranged at a predetermined distance apart from each other, a liquid crystal disposed between the pair of substrates, and a pair of liquid crystal arranged to sandwich the liquid crystal. 3. A liquid crystal device comprising an electrode, and the electronic circuit according to claim 1 or 2 for sending a signal to one of the pair of electrodes.

【0013】[0013]

【発明の実施の形態】以下、図1乃至図5を参照して、
本発明の実施の形態について説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Referring to FIGS.
An embodiment of the present invention will be described.

【0014】本実施の形態に係る電子回路は、図1に示
すように基準電圧発生回路2と複数のD/Aコンバータ
3とを備えている。このうち、基準電圧発生回路2は、
図2に詳示するように複数の基準電圧ref0〜ref
4を発生させるようになっており、他方のD/Aコンバ
ータ3は、該基準電圧発生回路2からの基準電圧ref
0〜ref4に基きアナログ信号を発生させるようにな
っている。そして、これらの基準電圧発生回路2及びD
/Aコンバータ3の両方、又は少なくとも一方がアンプ
回路A,A,…を有している(図2及び図3参
照)。また、それらのアンプ回路A,A,…はアン
プ制御回路(図4参照)によって選択的に非動作状態と
なるように構成されている。
The electronic circuit according to the present embodiment includes a reference voltage generating circuit 2 and a plurality of D / A converters 3 as shown in FIG. Among them, the reference voltage generation circuit 2
As shown in detail in FIG. 2, a plurality of reference voltages ref0 to ref
4 and the other D / A converter 3 outputs the reference voltage ref from the reference voltage generation circuit 2.
An analog signal is generated based on 0 to ref4. Then, these reference voltage generating circuits 2 and D
Both or at least one of the / A converters 3 has amplifier circuits A 1 , A 2 ,... (See FIGS. 2 and 3). The amplifier circuits A 1 , A 2 ,... Are configured to be selectively inactivated by an amplifier control circuit (see FIG. 4).

【0015】ところで、上述したD/Aコンバータ3と
しては、図3に例示するように、前記基準電圧発生回路
2からの複数の基準電圧ref0〜ref4のうち、連
続する2つの基準電圧を上位ビットで選択し(nビット
デジタルデータのうち上位mビットのデータに従い選択
し)、これら2つの基準電圧の間にて1つの基準電圧を
下位ビット選択する(下位n−mビットのデータに従い
選択する)もの(すなわち、2ステップで変換を行うも
の)を挙げることができる。
As the D / A converter 3, as shown in FIG. 3, two consecutive reference voltages out of a plurality of reference voltages ref0 to ref4 from the reference voltage generating circuit 2 are set to an upper bit. (Select according to the upper m-bit data of the n-bit digital data), and select one lower bit between these two reference voltages (select according to the lower nm bit data) (Ie, one that performs conversion in two steps).

【0016】なお、前記アンプ制御手段は、あらかじめ
設定された一定期間におけるnビットデジタルデータの
うち上位mビットの状態を検出し、選択されない基準電
圧発生回路内のアンプ回路を非動作状態に制御する手段
にすると良い。表示しようとする映像の一定時間内の輝
度レベルを検知し、その輝度レベルを表示するに不要な
回路は休止させることができる。例えば、あるフレーム
期間で全面白の表示をしようとする場合、そのフレーム
期間においてたとえば黒を表示する際に必要な電圧レベ
ルを発生する回路は不要となるのでそれらを休止させる
ことができる。
The amplifier control means detects the state of the upper m bits of the n-bit digital data during a predetermined period, and controls the amplifier circuit in the unselected reference voltage generating circuit to a non-operating state. It is good to use means. A luminance level of a video to be displayed within a predetermined time is detected, and a circuit unnecessary for displaying the luminance level can be stopped. For example, when the display is to be entirely white in a certain frame period, a circuit for generating a voltage level necessary for displaying, for example, black in the frame period is not required, so that they can be stopped.

【0017】また、前記D/Aコンバータは、分解能を
低くする手段を有し、前記分解能を低くする手段はnビ
ットデジタルデータのうち上位mビットのデータのみ有
効とし下位n−mビットは無視する手段であり、下位n
−mビットの変換回路内のアンプ回路を前記アンプ制御
手段によって非動作とし、かつバイパスするよう制御す
る手段にすると良い。
Further, the D / A converter has means for lowering the resolution, and the means for lowering the resolution is effective only in the upper m bits of the n-bit digital data and ignores the lower nm bits. Means, lower n
It is preferable that the amplifier circuit in the -m bit conversion circuit is made inoperative by the amplifier control means and controlled to bypass.

【0018】さらに、前記D/Aコンバータは、分解能
を低くする手段を有し、前記分解能を低くする手段はn
ビットデジタルデータのうち上位mビットのデータのみ
有効とし下位n−mビットのデータは無視する手段であ
り、なおかつ下位n−mビットの変換回路に上位mビッ
トのデータを入力する手段であり(望ましくはn=2x
m)、さらには前記複数の基準電圧を発生する手段の一
部またはすべてのアンプ回路を前記アンプ制御手段によ
って非動作とし、かつバイパスするよう制御する手段に
すると良い。
Further, the D / A converter has means for lowering the resolution, and the means for lowering the resolution is n.
This is a means for validating only the upper m bits of the bit digital data and ignoring the lower nm bits of data, and for inputting the upper m bits of data to the lower nm bit conversion circuit (desirably. Is n = 2x
m) Further, it is preferable that a part or all of the amplifier circuits for generating the plurality of reference voltages are made inoperative by the amplifier control means and controlled so as to be bypassed.

【0019】なお、本願の請求項3及び4に係る発明
は、通常モードではフル階調の高品位の映像を表示し、
省電力モードでは表示する階調数を少なくして省電力化
を達成することを特徴とし、より具体的にはデジタルデ
ータの上位ビットのみ有効とし下位ビットは無視するこ
とにより階調数を減らしている。
The invention according to claims 3 and 4 of the present application displays full-tone high-quality images in the normal mode,
In the power saving mode, the number of gray levels to be displayed is reduced to achieve power saving. More specifically, only the upper bits of digital data are valid and the lower bits are ignored to reduce the number of gray levels. I have.

【0020】本発明でいうアンプ回路には、ゲインが1
のボルテージフォロワ回路の他、ゲインが1よりも大き
なものも含まれる。
The amplifier circuit according to the present invention has a gain of 1
In addition to the voltage follower circuit described above, a circuit having a gain larger than 1 is also included.

【0021】一方、アンプ制御回路4としては、 ・ 上位ビットのデータによってフラグをたて、選択さ
れない基準電圧発生回路2を非動作状態とするもの、 ・ 上位ビットのデータのみ用い、分解能を制限してD
/A変換し、下位ビットの変換回路を非動作としかつバ
イパスするもの、 ・ 前記複数の基準電圧を発生する手段の一部またはす
べてを非動作かつバイパスし、下位ビットの変換回路に
上位ビットのデータを入力し、分解能を制限してD/A
変換するもの、を挙げることができる。
On the other hand, the amplifier control circuit 4 includes: a flag which is set by the data of the upper bits to deactivate the reference voltage generating circuit 2 which is not selected; and a resolution limited by using only the data of the upper bits. D
/ A conversion, and inactivates and bypasses the lower-bit conversion circuit; and inactivates and bypasses some or all of the means for generating the plurality of reference voltages. Input data and limit resolution to D / A
Conversion.

【0022】ところで、上述した電子回路1は液晶装置
に用いると良い。具体的には、所定距離開けた状態に配
置された一対の基板、これら一対の基板の間に配置され
た液晶、及び該液晶を挟み込むように配置された一対の
電極にて液晶素子を構成し、これら一対の電極のうちの
いずれか一方に上述した電子回路を接続して信号を送る
ようにすると良い。図5は、その一例としてアクティブ
マトリクス型の液晶素子を示す図であり、符号40は、
一方の基板(アクティブマトリクス基板)に配置された
走査線を示し、符号41は、同じ基板に配置された垂直
信号線を示す。それらの走査線40及び垂直信号線41
が交差する各画素には、スイッチング素子42を介して
画素電極43が接続されており、垂直信号線41には電
子回路1から映像信号が印加されるように構成されてい
る。
The above-described electronic circuit 1 is preferably used for a liquid crystal device. Specifically, a liquid crystal element is constituted by a pair of substrates arranged at a predetermined distance, a liquid crystal arranged between the pair of substrates, and a pair of electrodes arranged to sandwich the liquid crystal. It is preferable that the above-described electronic circuit is connected to one of the pair of electrodes to transmit a signal. FIG. 5 is a diagram showing an active matrix type liquid crystal element as an example.
A scanning line arranged on one substrate (active matrix substrate) is shown, and reference numeral 41 indicates a vertical signal line arranged on the same substrate. Those scanning lines 40 and vertical signal lines 41
A pixel electrode 43 is connected to each pixel intersecting via a switching element 42, and a video signal is applied to the vertical signal line 41 from the electronic circuit 1.

【0023】次に、本実施の形態の効果について説明す
る。
Next, effects of the present embodiment will be described.

【0024】本実施の形態によれば、アンプ回路A
,…はアンプ制御回路4によって選択的に非動作状
態となるように構成されているため、電子回路自体の消
費電力を低く抑えることができる。
According to the present embodiment, the amplifier circuits A 1 ,
Since A 2 ,... Are selectively turned off by the amplifier control circuit 4, the power consumption of the electronic circuit itself can be reduced.

【0025】[0025]

【実施例】以下、実施例に沿って本発明を更に詳細に説
明する。
The present invention will be described below in more detail with reference to examples.

【0026】(実施例1)本実施例では、図1に示すよ
うに、基準電圧発生回路2とD/Aコンバータ3とラッ
チ7等とによって電子回路1を作製した。
(Embodiment 1) In this embodiment, as shown in FIG. 1, an electronic circuit 1 was made up of a reference voltage generating circuit 2, a D / A converter 3, a latch 7, and the like.

【0027】このうちの基準電圧発生回路2は、図2に
詳示するように、入力側の2つの基準電圧ラインVre
f0〜Vref1の間に4つの抵抗素子R、R、R
,Rを直列に配置すると共に、5つのOPアンプ
(アンプ回路)A,A,A ,A,Aを図示の
ように配置して構成し、入力される2つの基準電圧Vr
ef0,Vref1に基き5つのレベルの基準電圧re
f0〜ref4を出力するようにした。
The reference voltage generating circuit 2 is shown in FIG.
As shown in detail, the two reference voltage lines Vre on the input side
Four resistance elements R between f0 and Vref11, R2, R
3, R4And five OP amplifiers
(Amplifier circuit) A1, A2, A 3, A4, A5The illustrated
And the two input reference voltages Vr
Five levels of reference voltages re based on ef0 and Vref1
f0 to ref4 are output.

【0028】これらのOPアンプA,A,A,A
,Aには、図4に示す構造の制御回路(アンプ制御
回路)4を接続して信号(power down0〜
4)を入力し、必要に応じて個別的・選択的に非動作状
態又は作動状態となるようにした。
These OP amplifiers A 1 , A 2 , A 3 , A
4, the A 5 represents a control circuit (amplifier control circuit) having the structure shown in FIG. 4 4 connects the signal (power Down0~
4) was input to individually or selectively activate or deactivate as required.

【0029】次に、本実施例の作用について説明する。Next, the operation of this embodiment will be described.

【0030】いま、図4に示す制御回路4において、3
つの信号(power down2〜4)をhigh信
号とし、残りの2つの信号(power down0,
1)をlow信号にしたとする。
Now, in the control circuit 4 shown in FIG.
The two signals (power down 2 to 4) are defined as high signals, and the remaining two signals (power down 0, power down 0,
Assume that 1) is a low signal.

【0031】その場合には、基準電圧発生回路2のOP
アンプA,A,A,A,A のうち、high
信号(power down2〜4)が入力された3つ
のOPアンプA〜Aは、図6に示すスイッチSw
1,Sw2が導通状態でスイッチSw3が非導通状態と
なって回路内のすべての電流パスは遮断され、出力はハ
イインピーダンス状態となる。これにより、これらのO
PアンプA〜Aは非動作状態(省電力モード)とな
る。
In this case, the OP of the reference voltage generation circuit 2
Amplifier A1, A2, A3, A4, A 5Of which, high
Three signals (power down 2-4) input
OP Amplifier A3~ A5Is a switch Sw shown in FIG.
1 and Sw2 are conducting and switch Sw3 is non-conducting.
All current paths in the circuit are interrupted and the output
It becomes an impedance state. As a result, these O
P amplifier A3~ A5Is in the non-operating state (power saving mode).
You.

【0032】一方、low信号が入力された方のOPア
ンプA,Aは、power down信号の反転信
号power down B信号によってスイッチSw
3が導通状態でスイッチSw1,Sw2が非導通状態と
なってアクティブ状態となり、出力は十分低いインピー
ダンス状態(すなわち、動作状態である通常モード)と
なる。このように制御回路4は上位の2ビットを参照し
て必要な基準電圧レベルのみを選択できる回路になって
いる。
On the other hand, the OP amplifiers A 1 and A 2 , to which the low signal has been input, switch the switch Sw by the inverted signal of the power down signal, the power down B signal.
When the switch 3 is conducting, the switches Sw1 and Sw2 become non-conducting and become active, so that the output is in a sufficiently low impedance state (that is, a normal mode in which it is operating). As described above, the control circuit 4 is a circuit that can select only a necessary reference voltage level by referring to the upper two bits.

【0033】たとえば図2において、デジタルデータの
上位2ビットがある期間に(00)のみであった場合、
実際に必要な基準電圧レベルはref0,1のみであ
る。かかる場合には上述のようにしてOPアンプA
を非作動状態にしても問題は無く、そのようにする
ことにより省電力化を図ることができる。
For example, in FIG. 2, when the upper two bits of digital data are only (00) in a certain period,
The actually required reference voltage levels are only ref0,1. As described above in such a case OP amplifier A 3 ~
Without problems with the A 5 inoperative, power can be saved by doing so.

【0034】つまり、あらかじめ設定された一定期間内
でデジタルデータの上位2ビットのデータ(ここでは0
0,01,10,11の4種)のうち出現しないデータ
があった場合、言い換えると上位データとして出現する
データの種類が少ない場合(例えば、液晶表示装置にお
いて、輝度変化の小さい映像を表示する場合などで、あ
る期間のデジタルデータの変化が少ないような場合)に
は、本実施例を適用することによって消費電力を大幅に
低減することが可能である。したがって、本実施例を適
用することにより消費電力を低減でき、バッテリーを使
用している時に有効である。
That is, the upper two bits of digital data (here, 0 bits) are set within a predetermined period.
0, 01, 10, and 11), there is no data that appears, in other words, when there are few types of data that appear as higher-order data (for example, an image with a small change in luminance is displayed on a liquid crystal display device). In such a case, for example, when there is little change in digital data during a certain period), the power consumption can be significantly reduced by applying this embodiment. Therefore, the power consumption can be reduced by applying this embodiment, which is effective when the battery is used.

【0035】(実施例2)本実施例では、D/Aコンバ
ータ3には図3に示す構造のものを用いた。その他の構
成(例えば、基準電圧発生回路2やラッチ7等)は、実
施例1と同じにした。
(Embodiment 2) In this embodiment, the D / A converter 3 having the structure shown in FIG. 3 was used. Other configurations (for example, the reference voltage generation circuit 2 and the latch 7) are the same as those in the first embodiment.

【0036】本実施例においてD/Aコンバータ3を駆
動状態(通常モード)にしたい場合には、power
down信号をlow信号にすれば良い。これにより、
スイッチSw5は導通状態となり、スイッチSw4は非
導通となってOPアンプAを動作状態とするため、同
図に示す回路は結果的に図12に示す回路と同様になっ
て、D/Aコンバータ3として駆動状態となる。
In this embodiment, when the D / A converter 3 is to be driven (normal mode), power
What is necessary is just to make a down signal into a low signal. This allows
Switch Sw5 is conductive, because the switch Sw4 is that the operating state of the OP amplifier A 6 becomes nonconductive, become similar to the circuit shown in the circuit is consequently 12 shown in FIG, D / A converter It becomes a driving state as 3.

【0037】これに対して、D/Aコンバータ3を非駆
動状態(省電力モード)にしたい場合には、power
down信号をhigh信号にすれば良い。これによ
り、スイッチSw4は導通状態となってOPアンプA
はバイパスされて非動作状態となり、スイッチSw5は
非導通状態となるために、デジタルデータの下位2ビッ
トはドントケアとなり、結果的にアナログ出力は上位2
ビットのみによって決定される。このとき、アナログ出
力には、デジタルデータの上位2ビットのみによってr
ef1〜4のうちのいずれかが出力される。なおこのと
きアナログ出力は図中の直列接続の抵抗素子をスルーし
てref1〜4を出力しているボルテージフォロワ回路
(アンプ回路)によって直接出力できるので、十分低い
インピーダンスで固定できる。
On the other hand, when the D / A converter 3 is to be set in the non-drive state (power saving mode),
What is necessary is just to make a down signal into a high signal. As a result, the switch Sw4 becomes conductive, and the OP amplifier A 6
Is turned off and the switch Sw5 is turned off, so that the lower two bits of the digital data are don't care, and as a result, the analog output is higher than the upper two bits.
Determined by bits only. At this time, the analog output is r only by the upper two bits of the digital data.
One of ef1 to ef4 is output. At this time, the analog output can be directly output by the voltage follower circuit (amplifier circuit) that outputs ref1 to ref4 through the series-connected resistor elements in the drawing, and thus can be fixed with a sufficiently low impedance.

【0038】以上のように、本実施例では、D/Aの分
解能を制限する(デジタルデータの下位2ビットをドン
トケアとする)ことによって、D/A回路それぞれに含
まれるOPアンプAを非動作状態とし省電力化を実現
できる。例えば、デジタルカメラやカムコーダのように
屋外で使用することの多い機器の場合、液晶パネルの表
示画像は、撮影する構図やフォーカスを確認できるに足
る品質であれば階調数が低くても良い。そのような場合
には、本実施例を適用することにより消費電力を低減で
きるが、そのことは、バッテリー使用時に特に有効であ
る。
[0038] As described above, in this embodiment, by limiting the resolution of the D / A (the lower two bits of the digital data and do not care), the OP amplifier A 6 included in each D / A circuit non It can be operated to save power. For example, in the case of a device that is frequently used outdoors, such as a digital camera or a camcorder, the display image on the liquid crystal panel may have a low number of gradations as long as the composition and focus of the image can be confirmed. In such a case, the power consumption can be reduced by applying this embodiment, which is particularly effective when the battery is used.

【0039】(実施例3)本実施例では、基準電圧発生
回路には図7に符号12で示す構造のものを用いた。そ
の他の構成は実施例1と同じにした。そして、基準電圧
発生回路12では、power down信号は3つの
OPアンプA12,A13,A14のみに入力し得るよ
うにした。
(Embodiment 3) In this embodiment, a reference voltage generating circuit having a structure indicated by reference numeral 12 in FIG. 7 was used. Other configurations were the same as in the first embodiment. Then, the reference voltage generating circuit 12, and to power down signal may only enter into the three OP amplifier A 12, A 13, A 14 .

【0040】そして、省電力モードにしたい場合には、
power down信号をhigh信号にする。これ
により、OPアンプA12,A13,A14非動作状態
となり、ref1〜3はハイインピーダンス状態とな
り、ref0,4のみ供給される。
When the user wants to enter the power saving mode,
The power down signal is changed to a high signal. As a result, the OP amplifiers A 12 , A 13 , and A 14 are in a non-operating state, ref 1 to 3 are in a high impedance state, and only ref 0 and ref 4 are supplied.

【0041】つまり、本実施例においても、実施例2と
同様に、分解能を下げることによって消費電力を低減で
きる。
That is, in this embodiment, as in the second embodiment, the power consumption can be reduced by lowering the resolution.

【0042】(実施例4)本実施例では、基準電圧発生
回路には図8に符号22で示す構造のものを用いた。そ
の他の構成は実施例1と同じにした。基準電圧発生回路
22において、省電力モードの場合、すべてのOPアン
プA21,A22,A23,A24,A は非動作状
態とし、スイッチSw6,Sw7は導通状態とし、Vr
ef0,1をref0,4にバイパスする。
(Embodiment 4) In this embodiment, a reference voltage generating circuit having a structure indicated by reference numeral 22 in FIG. 8 was used. Other configurations were the same as in the first embodiment. In the reference voltage generating circuit 22, when the power saving mode, all of the OP amplifier A 21, A 22, A 23 , A 24, A 2 5 is inoperative, the switch Sw6, Sw7 is in a conductive state, Vr
ef0,1 is bypassed to ref0,4.

【0043】本実施例によれば、実施例3と同様の効果
を得ることができた。
According to this embodiment, the same effect as that of the third embodiment can be obtained.

【0044】(実施例5)本実施例では、D/Aコンバ
ータには図9に符号13で示す構造のものを用いた。そ
の他の構成は、実施例1と同じにした。
(Embodiment 5) In this embodiment, a D / A converter having a structure indicated by reference numeral 13 in FIG. 9 was used. Other configurations were the same as those of the first embodiment.

【0045】power down信号としてlow信
号を入力すると、スイッチSw10,Sw13,Sw1
4が導通状態で、スイッチSw11,Sw12,Sw1
5が非導通状態となり、結果的に図12に示す回路と同
様になって、D/Aコンバータとして駆動状態となる
(通常モード)。
When a low signal is input as a power down signal, the switches Sw10, Sw13, Sw1
4 are conducting, the switches Sw11, Sw12, Sw1
5 is in a non-conductive state, and as a result, the circuit is driven as a D / A converter as in the circuit shown in FIG. 12 (normal mode).

【0046】一方、power down信号としてh
igh信号を入力すると、スイッチSw11,Sw1
2,Sw15が導通状態で、スイッチSw10,Sw1
3,Sw14が非導通状態となる。この結果、この回路
は上位2ビットでref0,4の間を直列の抵抗分割で
D/A変換する回路となり、下位2ビットはドントケア
となる。すなわちref1〜3は不使用であり、分解能
を制限して省電力を実現することが可能となる。
On the other hand, as a power down signal, h
When the high signal is input, the switches Sw11, Sw1
2 and Sw15 are conducting, the switches Sw10 and Sw1
3, Sw14 becomes non-conductive. As a result, this circuit becomes a circuit for performing D / A conversion between ref0 and ref4 by serial resistance division with the upper two bits, and the lower two bits become don't care. That is, ref1 to ref3 are not used, and it is possible to realize power saving by limiting the resolution.

【0047】本実施例によれば、実施例3と同様の効果
を得ることができた。
According to this embodiment, the same effect as that of the third embodiment can be obtained.

【0048】以上の説明では、デジタルデータは4ビッ
トであり、これらを上位2ビット、下位2ビットにわけ
て2ステップでD/Aコンバートする場合を示したが、
これらはさらに多ビットにも容易に拡張可能で、上位ビ
ットと下位ビットの分割したそれぞれのビット数は必ず
しも同じである必要はなく、設計者がシステム設計の要
求に適合するよう任意に選択可能であることは言うまで
もない。
In the above description, the digital data is 4 bits, and the D / A conversion is performed in two steps by dividing these into the upper 2 bits and the lower 2 bits.
These can be easily extended to more bits, and the upper and lower bits do not necessarily have to have the same number of bits, but can be arbitrarily selected by the designer to meet the requirements of the system design. Needless to say, there is.

【0049】[0049]

【発明の効果】以上説明したように、本発明によると、
アンプ回路はアンプ制御回路によって選択的に非動作状
態となるように構成されているため、電子回路自体の消
費電力を低く抑えることができる。
As described above, according to the present invention,
Since the amplifier circuit is configured to be selectively inactivated by the amplifier control circuit, the power consumption of the electronic circuit itself can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係る電子回路の構造の一例を示す図。FIG. 1 is a diagram showing an example of the structure of an electronic circuit according to the present invention.

【図2】電子回路に用いられる基準電圧発生回路の構造
の一例を示す図。
FIG. 2 is a diagram illustrating an example of a structure of a reference voltage generation circuit used in an electronic circuit.

【図3】電子回路に用いられるD/Aコンバータの構造
の一例を示す図。
FIG. 3 is a diagram illustrating an example of the structure of a D / A converter used in an electronic circuit.

【図4】電子回路に接続される制御回路の構造の一例を
示す図。
FIG. 4 is a diagram illustrating an example of a structure of a control circuit connected to an electronic circuit.

【図5】電子回路が適用される液晶装置の構造の一例を
示す図。
FIG. 5 illustrates an example of a structure of a liquid crystal device to which an electronic circuit is applied.

【図6】電子回路に用いられるOPアンプの詳細構造の
一例を示す図。
FIG. 6 is a diagram showing an example of a detailed structure of an OP amplifier used in an electronic circuit.

【図7】電子回路に用いられる基準電圧発生回路の構造
の他の例を示す図。
FIG. 7 is a diagram showing another example of the structure of the reference voltage generation circuit used in the electronic circuit.

【図8】電子回路に用いられる基準電圧発生回路の構造
の他の例を示す図。
FIG. 8 is a diagram showing another example of the structure of the reference voltage generation circuit used in the electronic circuit.

【図9】電子回路に用いられるD/Aコンバータの構造
の他の例を示す図。
FIG. 9 is a diagram showing another example of the structure of the D / A converter used in the electronic circuit.

【図10】従来の電子回路の構造の一例を示す図。FIG. 10 is a diagram showing an example of the structure of a conventional electronic circuit.

【図11】従来の基準電圧発生回路の構造の一例を示す
図。
FIG. 11 is a diagram showing an example of the structure of a conventional reference voltage generation circuit.

【図12】従来のD/Aコンバータの構造の一例を示す
図。
FIG. 12 is a diagram showing an example of the structure of a conventional D / A converter.

【図13】従来の液晶装置の作動を示すタイミングチャ
ート図。
FIG. 13 is a timing chart showing the operation of a conventional liquid crystal device.

【符号の説明】[Explanation of symbols]

1 電子回路 2 基準電圧発生回路 3 D/Aコンバータ 4 ボルテージフォロワ制御回路(アンプ制
御回路) 41 垂直信号線(電極) A,A… OPアンプ(アンプ回路)
1 electronic circuit 2 the reference voltage generating circuit 3 D / A converter 4 voltage follower control circuit (amplifier control circuit) 41 vertical signal lines (electrodes) A 1, A 2 ... OP amplifier (amplifier circuit)

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) G09G 3/36 G09G 3/36 H03M 1/70 H03M 1/70 Fターム(参考) 2H093 NA16 NA51 NC26 ND39 5C006 AF54 AF68 AF69 AF82 BB15 BC11 BC16 BF26 BF43 FA47 5C080 AA10 BB05 DD26 JJ02 JJ03 JJ04 5J022 AB09 BA08 CB00 CD04 CE08 CF02 CF07 CF09 ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) G09G 3/36 G09G 3/36 H03M 1/70 H03M 1/70 F term (Reference) 2H093 NA16 NA51 NC26 ND39 5C006 AF54 AF68 AF69 AF82 BB15 BC11 BC16 BF26 BF43 FA47 5C080 AA10 BB05 DD26 JJ02 JJ03 JJ04 5J022 AB09 BA08 CB00 CD04 CE08 CF02 CF07 CF09

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 複数の基準電圧を発生する基準電圧発生
回路と、該基準電圧発生回路からの基準電圧をアナログ
信号に変換する複数のD/Aコンバータと、を備えた電
子回路において、 前記基準電圧発生回路及び前記D/Aコンバータの少な
くとも一方がアンプ回路を有し、かつ、 該アンプ回路を選択的に非動作状態とするアンプ制御回
路、を備えた、 ことを特徴とする電子回路。
1. An electronic circuit comprising: a reference voltage generation circuit for generating a plurality of reference voltages; and a plurality of D / A converters for converting a reference voltage from the reference voltage generation circuit into an analog signal. An electronic circuit, characterized in that at least one of a voltage generation circuit and the D / A converter has an amplifier circuit, and an amplifier control circuit for selectively inactivating the amplifier circuit.
【請求項2】 前記D/Aコンバータは、前記基準電圧
発生回路からの複数の基準電圧のうち2つの基準電圧を
nビットデジタルデータのうち上位mビットのデータに
したがい選択し、これら2つの基準電圧の間にて1つの
電圧を下位n−mビットのデータにしたがい選択する、 ことを特徴とする請求項1に記載の電子回路。
2. The D / A converter selects two reference voltages among a plurality of reference voltages from the reference voltage generation circuit in accordance with upper m bits of n-bit digital data, and selects these two references. 2. The electronic circuit according to claim 1, wherein one of the voltages is selected according to data of lower nm bits, between the voltages. 3.
【請求項3】 前記アンプ制御手段は、あらかじめ設定
された一定期間におけるnビットデジタルデータのうち
上位mビットの状態を検出し、選択されない基準電圧発
生回路内のアンプ回路を非動作状態に制御する手段であ
ることを特徴とする請求項2に記載の電子回路。
3. The amplifier control means detects a state of m high-order bits of n-bit digital data in a predetermined period, and controls an amplifier circuit in a reference voltage generating circuit which is not selected to a non-operating state. 3. The electronic circuit according to claim 2, wherein the electronic circuit is means.
【請求項4】 前記D/Aコンバータは、分解能を低く
する手段を有し、前記分解能を低くする手段はnビット
デジタルデータのうち上位mビットのデータのみ有効と
し下位n−mビットは無視する手段であり、下位n−m
ビットの変換回路内のアンプ回路を前記アンプ制御手段
によって非動作とし、かつバイパスするよう制御する手
段であることを特徴とする請求項2に記載の電子回路。
4. The D / A converter has means for lowering the resolution, and the means for lowering the resolution is effective only in the upper m bits of the n-bit digital data and ignores the lower nm bits. Means, the lower nm
3. The electronic circuit according to claim 2, wherein the electronic circuit is a means for controlling the amplifier circuit in the bit conversion circuit to be inoperative and bypassed by the amplifier control means.
【請求項5】 前記D/Aコンバータは、分解能を低く
する手段を有し、前記分解能を低くする手段はnビット
デジタルデータのうち上位mビットのデータのみ有効と
し下位n−mビットのデータは無視する手段であり、な
おかつ下位n−mビットの変換回路に上位mビットのデ
ータを入力する手段であり(望ましくはn=2xm)、
さらには前記複数の基準電圧を発生する手段の一部また
はすべてのアンプ回路を前記アンプ制御手段によって非
動作とし、かつバイパスするよう制御する手段であるこ
とを特徴とする請求項2に記載の電子回路。
5. The D / A converter has means for lowering the resolution, wherein the means for lowering the resolution is effective only in the upper m bits of the n-bit digital data and the lower nm bits are Means for ignoring, and means for inputting upper m-bit data to a lower nm-bit conversion circuit (preferably n = 2 × m);
3. The electronic device according to claim 2, wherein the amplifier control unit controls a part or all of the plurality of reference voltage generating units to be inoperative and bypassed. circuit.
【請求項6】 所定距離開けた状態に配置された一対の
基板、これら一対の基板の間に配置された液晶、及び該
液晶を挟み込むように配置された一対の電極からなる液
晶素子と、 前記一対の電極のいずれか一方に信号を送る請求項1乃
至5に記載の電子回路と、 を備えたことを特徴とする液晶装置。
6. A liquid crystal element comprising: a pair of substrates disposed at a predetermined distance apart from each other; a liquid crystal disposed between the pair of substrates; and a pair of electrodes disposed so as to sandwich the liquid crystal. A liquid crystal device comprising: the electronic circuit according to claim 1, wherein a signal is transmitted to one of the pair of electrodes.
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