JP2002314258A - 多層回路板アセンブリ - Google Patents

多層回路板アセンブリ

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JP2002314258A JP2002075801A JP2002075801A JP2002314258A JP 2002314258 A JP2002314258 A JP 2002314258A JP 2002075801 A JP2002075801 A JP 2002075801A JP 2002075801 A JP2002075801 A JP 2002075801A JP 2002314258 A JP2002314258 A JP 2002314258A
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ジョン・エム・ラファー
Voya R Markovich
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Abstract

(57)【要約】 【課題】 プリント回路板応用製品またはチップキャリ
ア応用製品において、システム抵抗要件および特性イン
ピーダンス要件を保持しながら優れた電気的特性を与え
る、密配線を実現する方法および構造を提供する。 【解決手段】 密配線の特徴は、配線長さを選択して、
許容できる“短い”配線が密回路ラインを用いることを
可能にすることによって、あるいは必要とされる領域内
に短い長さの配線ラインを設けて、可能な低抵抗の粗配
線ラインに切換えることによって、用いられる最長の配
線が、一定の最大抵抗を超えないことを保証するため
に、すべての配線が十分な断面積を有することを必要と
することである。また、埋込みバイアを設けることによ
って、低抵抗配線に変えることのできる、素子領域内の
密配線を提供する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プリント回路板応
用製品またはチップキャリア応用製品において、システ
ム抵抗要件および特性インピーダンス要件を保持しなが
ら優れた電気的特性を与える、密配線を実現する方法お
よび構造に関する。
【０００２】
【従来の技術】半導体チップのサイズは、素子密度の増
大につれて減少し続けている。導電配線またはラインに
よって、チップ間の通信を与える電気信号は、動作周波
数の増大が顕著である。プリント回路板（ｐｒｉｎｔｅ
ｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ“ＰＣＢ”）上に実装
された半導体チップは、半導体チップを相互接続するＰ
ＣＢ配線の固有抵抗によって生じる悪影響を受ける。典
型的な高性能プリント回路板は、チップ間配線網におけ
る最大ＤＣ抵抗によって課される制限に基づく一定値を
超える配線密度を用いることができなかった。同様に、
高周波信号は、また、長いラインにおける“表皮効果
（ｓｋｉｎ ｅｆｆｅｃｔ）”ロスを最小にするための
手段として、幅の広いラインを必要とする。残念なこと
に、ＰＣＢまたはチップキャリア上の複数の半導体チッ
プ間に密配線を形成することは、問題を生じる。
【０００３】有益な解決方法は、幅の広い配線ラインの
典型的な形状および適切な誘電体の厚さを用いて、５０
オーム伝送ライン特性インピーダンス（Ｚ0 ）を生成
し、低キャパシタンス埋込みバイアと、制限された数の
高キャパシタンス・メッキ・スルーホール・バイアとだ
けを用いる単一の配線層対を有する配線網を実現する。
この方法の結果は、より多くの配線層が必要とされ、相
応して厚いプリント回路板構造となることである。素子
入出力（Ｉ／Ｏ）総数（例えば、０．８ｍｍのＩ／Ｏピ
ッチで４０００個のＩ／Ｏ総数に近い）は、この通常の
方法以外の解決方法を必要とする。
【０００４】他の方法は、十分なスペースが利用できる
場合には幅を広げられる細い配線を用いることである。
しかし、これらの配線ラインは、あらゆる領域で必要な
伝送ライン特性インピーダンス（Ｚ0 ）を保持しない。
これらの配線ラインは、また、大半のプリント回路板応
用製品において、これら配線ラインを魅力的でないよう
にする回路化歩留り関係（ｃｉｒｃｕｉｔｉｚａｔｉｏ
ｎ ｙｉｅｌｄ ｉｍｐｌｉｃａｔｉｏｎ）を有してい
る。
【０００５】
【発明が解決しようとする課題】したがって、本発明
は、プリント回路板応用製品またはチップキャリア応用
製品において、システム抵抗要件および特性インピーダ
ンス要件を保持しながら優れた電気的特性を与える、密
配線を実現する方法および構造が必要とされる。
【０００６】
【課題を解決するための手段】本発明は、プリント回路
板応用製品またはチップキャリア応用製品において、シ
ステム抵抗要件および特性インピーダンス要件を保持し
ながら優れた電気的特性を与える、密配線を実現する構
造および方法を開示する。さらに本発明は、選択的密配
線層を設けることによって、厚さを減少させたプリント
回路板を提供し、これまでは配線するのが困難であった
密構造を可能にする。
【０００７】本発明は、多層回路板アセンブリであっ
て、少なくとも１つの第１の導体を有する第１の配線層
を備え、第１の導体は、第１の断面積を有し、少なくと
も１つの第２の導体を有する第２の配線層を備え、第２
の導体は、第１の断面積よりも小さい断面積を有し、前
記多層回路板アセンブリは、高素子密度の第１の領域と
低素子密度の第２の領域とを有し、前記高素子密度の第
１の領域は、前記少なくとも１つの第２の導体に接続さ
れている、多層回路板アセンブリを提供する。
【０００８】本発明は、また、インピーダンス・レベル
を保持し、電気ノイズを低減させながら、プリント回路
板内の回路配線密度を増大させる方法であって、第１の
インピーダンスを有する少なくとも１つの第１の配線タ
イプを含む第１の配線層を設ける工程とを含み、前記第
１の配線層は、第１の導体を有し、第２のインピーダン
スを有する少なくとも１つの第２の配線タイプを含む第
２の配線層を設ける工程とを含み、前記第２の配線層
は、第２の導体を有し、前記第１の配線タイプのインピ
ーダンスは、前記第２の配線タイプのインピーダンスに
等しく、前記第１の配線タイプを、前記第１の導体を作
製するのに用い、前記第２の配線タイプを、前記第２の
導体を作製するのに用いる方法を提供する。
【０００９】本発明は、また、複数の回路網を有する多
層回路板アセンブリを提供する。前記多層回路板は、少
なくとも１つの第１の導体を有する第１の配線層を備
え、第１の導体は、第１の断面積を有し、少なくとも１
つの第２の導体を有する第２の配線層を備え、第２の導
体は、第１の断面積よりも小さい断面積を有し、前記多
層回路板は、最大の配線抵抗限界を有し、前記第２の配
線層は、回路網への電気的接続部を有し、前記回路網へ
の電気的接続部の全抵抗は、最大配線抵抗限界内にあ
る。
【００１０】本発明は、また、プリント回路板の配線の
特性インピーダンス・レベルを保持する方法であって、
第１のタイプの少なくとも１つの第１の配線を含む第１
の配線層を設ける工程を含み、前記第１の配線は、第１
の断面積を有し、第２のタイプの少なくとも１つの第２
の配線を含む第２の配線層を設ける工程を含み、前記第
２の配線は、第２の断面積を有し、前記第１の断面積
は、前記第２の断面積に等しくなく、前記第１の配線お
よび第２の配線は、同一の電気的な特性インピーダンス
を有する方法を提供する。
【００１１】したがって、本発明は、プリント回路板応
用製品またはチップキャリア応用製品において、システ
ム抵抗要件および特性インピーダンス要件を保持しなが
ら優れた電気的特性を与える、密配線を実現する方法お
よび構造を提供する。
【００１２】
【発明の実施の形態】本発明は、用いられる最長の配線
が、一定の最大抵抗を超えないことを保証するために、
すべての配線が大きな断面積を有することを必要とする
問題を、次のようにして解決する。すなわち、配線長さ
を選択して、許容できる“短い”配線が密回路ラインを
用いることを可能にすることによって、あるいは必要と
される領域内に短い長さの配線ラインを設けて、可能な
低抵抗の粗配線ラインに切換えることによって、解決す
る。大きなプリント回路板についての統計は、典型的な
プリント回路板上の配線網の５０％以上が、最長配線の
１／２である全配線長を有することを示している。多く
の場合、高性能プリント回路板上の配線網の５０％は、
最長配線網の長さの１／３にすぎない。
【００１３】図１は、関連技術の多層プリント回路板構
造（ＰＣＢ）１００の断面図である。多層プリント回路
板構造１００は、複数の配線コアまたは配線層１２０よ
りなる。これらは、誘電体内に互いに積層され、基準面
１４０によって分離されて、多層プリント回路板構造１
００を形成する。各配線層１２０は、複数の個々の配線
１３０，１５０を含んでいる。この従来の多層プリント
回路板１００では、各配線層１２０内の各配線１３０，
１５０は、ほぼ同じ形状、したがって、ほぼ同じ固有電
気特性（すなわち、抵抗，キャパシタンス，インピーダ
ンスなど）を有している。同一の形状は、２つの理由に
より採用される。第１は、配線１３０，１５０の伝送ラ
インインピーダンスを保持するためである。第２は、多
層プリント回路板構造１００上の最長相互接続配線の長
さに基づいた特定の最大ＤＣ抵抗に合わせるためであ
る。したがって、多層プリント回路板構造１００は、高
性能ではあるが、比較的幅の広い（すなわち、典型的に
７５μｍより大きい）配線１３０，１５０の故に密回路
化を欠く相互接続環境を生じる。
【００１４】密回路化を欠くことは、要求される配線相
互接続を完成させるために、配線コア１２０のより多く
の層を必要とする。このことは、より厚いプリント回路
板構造を生じることとなる。各配線コア１２０内の配線
間の相互接続は、メッキ・スルーホール・バイア１１０
のようなデバイスで実現される。しかし、メッキ・スル
ーホール・バイア１１０は、固有キャパシタンスの欠点
を有している。このキャパシタンスは、特に高性能回路
応用製品において、配線１３０，１５０の伝送ラインに
関連した性能特性によって引き起こされる悪影響を、伝
送信号に与える。したがって、増大した数の配線層を相
互接続する追加のキャパシタンスを生じるメッキ・スル
ーホール・バイアを必要とするＰＣＢ構造は、望ましく
ない。
【００１５】伝搬信号の劣化は、ステップ変化に対する
“立上り時間（ｒｉｓｅ−ｔｉｍｅ）”または“立下り
時間（ｆａｌｌ−ｔｉｍｅ）”によって表される。伝搬
信号の劣化は、式（Ｚ0 ×Ｃ）／２により表すことがで
きる。ここに、Ｚ0 は伝送ライン特性インピーダンスで
あり、Ｃはバイア・キャパシタンスの値である。典型的
な５０オーム伝送ライン特性インピーダンスを有する配
線において、４ピコファラッド（ｐｆ）のキャパシタン
スを有するメッキ・スルーホール・バイアは、以下に説
明する本発明の０．５ｐｆの埋込みバイアについての１
２．５ピコ秒（ｐｓ）の劣化に比べて、１００ｐｓの立
上り時間（または立下り時間）の劣化を表すであろう。
この差は、２００ｐｓ以上の関連信号遷移速度が存在す
る、８００ＭＨｚ以上で動作するシステムにおいて重要
である。
【００１６】本発明は、伝搬信号の劣化を軽減する２つ
の方法を開示する。これらの方法は、単独で、あるいは
組み合わせて用いることができる。第１の方法は、短い
回路網相互接続に回路配線を用いることである。これら
の回路配線の特徴は、高抵抗と、調整された伝送ライン
特性インピーダンス（Ｚ0 ）とを有することである。こ
の第１の方法を、図２で説明する。第２の方法は、素子
が実装されるＰＣＢの領域に、密に離間された配線を用
い、これらの密に離間された配線を、１個以上の埋込み
バイアで、粗に離間された低抵抗配線（スペースが許容
する）に変えることである。この第２の方法を、図３で
説明する。
【００１７】図２には、多層プリント回路板構造２００
を示す。この多層プリント回路板構造２００は、基準面
２４０で分離された複数の配線コアまたは配線層２２
０，２６０，２７０で構成される。配線層２２０，２６
０，２７０は、種々の寸法の配線２３０，２５０，２８
０を含んでいる。
【００１８】特に、２つの粗な配線層２２０が存在し、
これら各配線層は、比較的大きな断面積を有する、近接
して離間された配線２３０を含んでいる。次に、中間配
線層２６０が、最上の粗配線層２２０上に形成されてい
る。これらの中間配線層２６０は、中間サイズの配線２
５０を含んでいる。これらの中間サイズ配線は、粗配線
２３０よりも小さい断面であるので、粗配線が用いられ
るよりも多くの中間サイズ配線２５０を、配線層２６０
内に収容することができる。そして、配線層２６０は、
対応する粗配線層２２０よりも薄くすることができる。
【００１９】最後に、最上層の中間配線層２６０上に、
密配線層２７０が形成されている。各密配線層２７０
は、複数の接近して離間された密配線２８０を含んでい
る。各密配線は、比較的小さい断面積（すなわち、典型
的に約１×１０-9ｍ2 ）を有している。各密配線２８０
は、このような小さい断面積を有し、および基準面に接
近しているので、互いに接近して配置することができ、
密回路化を実現できる。密配線２８０は、密配線層２７
０内に完全に含まれる。このことは、完全なプリント回
路板をアセンブルする前に、密配線層２７０の完全テス
トを容易にする。このプロセスは、密配線層２７０の予
想される低歩留りによって影響を受けないプリント回路
板アセンブリ歩留りを与える。
【００２０】異なる密配線層２７０内の密配線２８０間
の電気的相互接続は、技術上既知の方法を用いて、埋込
みバイア２９０を構成することによって実現される。密
配線層２７０内の個々の密配線２８０へのアクセスを容
易にすることは、キャップ層２７５内にブラインド・バ
イア２８５を形成することによって実現される。ブライ
ンド・バイア２８５は、レーザ・アブレーション法、あ
るいは、フォト描画プロセス，プラズマ・エッチング，
または調整深さメカニカル・ドリリングのような技術上
既知の他の方法を用いて形成することができる。ブライ
ンド・バイア２８５は、また、１つ以上の配線層を貫通
することができ、このようにして他の配線層上の他の配
線へのアクセスを可能にする。
【００２１】図３により、第２の方法を説明する。この
第２の方法は、短い回路網相互接続に回路配線を用いて
おり、これら回路配線の特徴は、高抵抗および調整され
た伝送ライン特性インピーダンス（Ｚ0 ）である。
【００２２】多層プリント回路板構造３００は、基準面
３１０によって分離され、基板層３２０上に設けられた
複数の配線コアまたは配線層３３０，３７５より構成さ
れる。配線層３３０，３７５は、種々の寸法の配線３４
０，３５０を含んでいる。
【００２３】特に、粗配線層３３０が存在し、各粗配線
層は、比較的大きい断面積を有する粗配線３４０を含ん
でいる。次に、密配線層３７５が、粗配線層３３０上に
形成されている。これら密配線層３７５は、複数の密配
線３５０を含んでいる。これらの密配線３５０は、粗配
線３４０よりも小さい断面積であるので、粗配線が用い
られるよりも多くの密配線３５０を、配線層３７５に収
容することができる。そして、配線層３７５を、対応す
る粗配線層３３０よりも薄くすることができる。
【００２４】また、埋込みバイア３７０を用いて、密素
子領域内の密配線３５１から、異なる粗配線層内の低抵
抗配線３４１へ変えることができる。埋込みバイア３７
０は、技術上既知の方法を用いて形成される。密配線層
３７５内の個々の密配線３５５へのアクセスは、キャッ
プ層３８５内にブラインド・バイア３６０を形成するこ
とによって実現できる。ブラインド・バイア３６０は、
１つ以上の配線層を貫通することができ、必要に応じて
他の配線へのアクセスを可能にする。ブラインド・バイ
ア３６０は、レーザ・アブレードされたバイア、または
技術上既知の他の方法を用いて形成することができる。
【００２５】本発明の実施例を説明したが、当業者に
は、多くの変形，変更が明らかであろう。したがって、
本発明は、本発明の趣旨と範囲内にあるすべてのこのよ
うな変形，変更を含むことを意図している。
【００２６】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）多層回路板アセンブリであって、少なくとも１つ
の第１の導体を有する第１の配線層を備え、第１の導体
は、第１の断面積を有し、少なくとも１つの第２の導体
を有する第２の配線層を備え、第２の導体は、第１の断
面積よりも小さい断面積を有し、前記多層回路板アセン
ブリは、高素子密度の第１の領域と低素子密度の第２の
領域とを有し、前記高素子密度の第１の領域は、前記少
なくとも１つの第２の導体に接続されている、多層回路
板アセンブリ。 （２）前記第２の導体の少なくとも１つが、前記第１の
導体の少なくとも１つに接続されている、上記（１）１
に記載の多層回路板アセンブリ。 （３）埋込みバイアが、前記第２の導体の少なくとも１
つを、前記第１の導体の少なくとも１つに接続する、上
記（２）に記載の多層回路板アセンブリ。 （４）前記第２の配線層内の少なくとも１つの第２の導
体を、前記第２の配線層内のバイアを経てアクセスでき
る、上記（１）に記載の多層回路板アセンブリ。 （５）前記第２の導体が、メッキ・スルーホール・バイ
アで、前記第１の導体に接続されている、上記（２）に
記載の多層回路板アセンブリ。 （６）前記第１の導体と前記第２の導体とが、１つ以上
の配線層で分離されている、上記（２）に記載の多層回
路板アセンブリ。 （７）インピーダンス・レベルを保持し、電気ノイズを
低減させながら、プリント回路板内の回路配線密度を増
大させる方法であって、第１のインピーダンスを有する
少なくとも１つの第１の配線タイプを含む第１の配線層
を設ける工程とを含み、前記第１の配線層は、第１の導
体を有し、第２のインピーダンスを有する少なくとも１
つの第２の配線タイプを含む第２の配線層を設ける工程
とを含み、前記第２の配線層は、第２の導体を有し、前
記第１の配線タイプのインピーダンスは、前記第２の配
線タイプのインピーダンスに等しく、前記第１の配線タ
イプを、前記第１の導体を作製するのに用い、前記第２
の配線タイプを、前記第２の導体を作製するのに用い
る、方法。 （８）前記プリント回路板は、低素子密度の第１の領域
と、高素子密度の第２の領域とを有し、さらに、前記第
１の導体の少なくとも１つを、前記低素子密度の第１の
領域を配線するのに用いる工程と、前記第２の導体の少
なくとも１つを、前記高素子密度の第２の領域を配線す
るのに用いる工程とを含む、上記（７）に記載の方法。 （９）前記プリント回路板は、低素子密度の第１の領域
と、高素子密度の第２の領域とを有し、さらに、前記第
１の導体の少なくとも１つを、埋込みバイアで、少なく
とも１つの第２の配線タイプに接続する工程とを含む、
上記（７）に記載の方法。 （１０）複数の回路網を有する多層回路板アセンブリで
あって、少なくとも１つの第１の導体を有する第１の配
線層を備え、第１の導体は、第１の断面積を有し、少な
くとも１つの第２の導体を有する第２の配線層を備え、
第２の導体は、第１の断面積よりも小さい断面積を有
し、前記多層回路板は、最大の配線抵抗限界を有し、前
記第２の配線層は、回路網への電気的接続部を有し、前
記回路網への電気的接続部の全抵抗は、最大配線抵抗限
界内にある、多層回路板アセンブリ。 （１１）前記第２の配線層は、前記多層回路板へアセン
ブルする前に、テストのためにアクセス可能である、上
記（１０）に記載の多層回路板アセンブリ。 （１２）プリント回路板の配線の特性インピーダンス・
レベルを保持する方法であって、第１のタイプの少なく
とも１つの第１の配線を含む第１の配線層を設ける工程
を含み、前記第１の配線は、第１の断面積を有し、第２
のタイプの少なくとも１つの第２の配線を含む第２の配
線層を設ける工程を含み、前記第２の配線は、第２の断
面積を有し、前記第１の断面積は、前記第２の断面積に
等しくなく、前記第１の配線および第２の配線は、同一
の電気的な特性インピーダンスを有する、方法。 （１３）前記第１の配線から前記第２の配線への相互接
続部を設け、前記相互接続部は、埋込みバリアである、
上記（１２）に記載の方法。
【図面の簡単な説明】
【図１】通常の構造を有する関連技術の多層プリント回
路板の断面図である。
【図２】本発明の第１の実施例による多層プリント回路
板の断面図である。
【図３】本発明の第２の実施例による多層プリント回路
板の断面図である。
【符号の説明】
１００，２００，３００ 多層プリント回路板構造 １１０ メッキ・スルーホール・バイア １２０，２２０，２６０，２７０，３３０，３７５ 配
線層 １３０，１５０，２３０，２５０，２８０，３４０，３
５０ 配線 １４０，２４０，３１０ 基準面 ２７５，３８５ キャップ層 ２８５，３６０ ブラインド・バイア ２９０ 埋込みバイア
フロントページの続き (72)発明者 ドナルド・オー・アンストロム アメリカ合衆国 13760 ニューヨーク州 エンディコット ケイ ロード 14 (72)発明者 ブルース・ジェイ・チャンバーリン アメリカ合衆国 13850 ニューヨーク州 ヴェスタル ケイン ドライブ 337 (72)発明者 ジョン・エム・ラファー アメリカ合衆国 14892 ニューヨーク州 ウェイバリー リンカーン ストリート エクステンション 213 (72)発明者 ヴォイヤ・アール・マルコビッチ アメリカ合衆国 13760 ニューヨーク州 エンドウェル ジョエル ドライブ 3611 (72)発明者 デヴィッド・エル・トーマス アメリカ合衆国 13760 ニューヨーク州 エンディコット ティルベリー ヒル ロード 1035 Ｆターム(参考） 5E346 AA15 AA35 AA43 BB02 BB06 BB15 EE31 FF04 GG15 HH03 HH04 HH25

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】多層回路板アセンブリであって、 少なくとも１つの第１の導体を有する第１の配線層を備
    え、第１の導体は、第１の断面積を有し、 少なくとも１つの第２の導体を有する第２の配線層を備
    え、第２の導体は、第１の断面積よりも小さい断面積を
    有し、 前記多層回路板アセンブリは、高素子密度の第１の領域
    と低素子密度の第２の領域とを有し、 前記高素子密度の第１の領域は、前記少なくとも１つの
    第２の導体に接続されている、多層回路板アセンブリ。
  2. 【請求項２】前記第２の導体の少なくとも１つが、前記
    第１の導体の少なくとも１つに接続されている、請求項
    １に記載の多層回路板アセンブリ。
  3. 【請求項３】埋込みバイアが、前記第２の導体の少なく
    とも１つを、前記第１の導体の少なくとも１つに接続す
    る、請求項２に記載の多層回路板アセンブリ。
  4. 【請求項４】前記第２の配線層内の少なくとも１つの第
    ２の導体を、前記第２の配線層内のバイアを経てアクセ
    スできる、請求項１に記載の多層回路板アセンブリ。
  5. 【請求項５】前記第２の導体が、メッキ・スルーホール
    ・バイアで、前記第１の導体に接続されている、請求項
    ２に記載の多層回路板アセンブリ。
  6. 【請求項６】前記第１の導体と前記第２の導体とが、１
    つ以上の配線層で分離されている、請求項２に記載の多
    層回路板アセンブリ。
  7. 【請求項７】インピーダンス・レベルを保持し、電気ノ
    イズを低減させながら、プリント回路板内の回路配線密
    度を増大させる方法であって、 第１のインピーダンスを有する少なくとも１つの第１の
    配線タイプを含む第１の配線層を設ける工程とを含み、
    前記第１の配線層は、第１の導体を有し、 第２のインピーダンスを有する少なくとも１つの第２の
    配線タイプを含む第２の配線層を設ける工程とを含み、
    前記第２の配線層は、第２の導体を有し、 前記第１の配線タイプのインピーダンスは、前記第２の
    配線タイプのインピーダンスに等しく、 前記第１の配線タイプを、前記第１の導体を作製するの
    に用い、前記第２の配線タイプを、前記第２の導体を作
    製するのに用いる、方法。
  8. 【請求項８】前記プリント回路板は、低素子密度の第１
    の領域と、高素子密度の第２の領域とを有し、さらに、 前記第１の導体の少なくとも１つを、前記低素子密度の
    第１の領域を配線するのに用いる工程と、 前記第２の導体の少なくとも１つを、前記高素子密度の
    第２の領域を配線するのに用いる工程とを含む、請求項
    ７に記載の方法。
  9. 【請求項９】前記プリント回路板は、低素子密度の第１
    の領域と、高素子密度の第２の領域とを有し、さらに、 前記第１の導体の少なくとも１つを、埋込みバイアで、
    少なくとも１つの第２の配線タイプに接続する工程とを
    含む、請求項７に記載の方法。
  10. 【請求項１０】複数の回路網を有する多層回路板アセン
    ブリであって、 少なくとも１つの第１の導体を有する第１の配線層を備
    え、第１の導体は、第１の断面積を有し、 少なくとも１つの第２の導体を有する第２の配線層を備
    え、第２の導体は、第１の断面積よりも小さい断面積を
    有し、 前記多層回路板は、最大の配線抵抗限界を有し、 前記第２の配線層は、回路網への電気的接続部を有し、
    前記回路網への電気的接続部の全抵抗は、最大配線抵抗
    限界内にある、多層回路板アセンブリ。
  11. 【請求項１１】前記第２の配線層は、前記多層回路板へ
    アセンブルする前に、テストのためにアクセス可能であ
    る、請求項１０に記載の多層回路板アセンブリ。
  12. 【請求項１２】プリント回路板の配線の特性インピーダ
    ンス・レベルを保持する方法であって、 第１のタイプの少なくとも１つの第１の配線を含む第１
    の配線層を設ける工程を含み、前記第１の配線は、第１
    の断面積を有し、 第２のタイプの少なくとも１つの第２の配線を含む第２
    の配線層を設ける工程を含み、前記第２の配線は、第２
    の断面積を有し、 前記第１の断面積は、前記第２の断面積に等しくなく、 前記第１の配線および第２の配線は、同一の電気的な特
    性インピーダンスを有する、方法。
  13. 【請求項１３】前記第１の配線から前記第２の配線への
    相互接続部を設け、前記相互接続部は、埋込みバリアで
    ある、請求項１２に記載の方法。
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