JP2002314051A - Ｓｏｉ基板の作製方法 - Google Patents
Ｓｏｉ基板の作製方法Info
- Publication number
- JP2002314051A JP2002314051A JP2001111309A JP2001111309A JP2002314051A JP 2002314051 A JP2002314051 A JP 2002314051A JP 2001111309 A JP2001111309 A JP 2001111309A JP 2001111309 A JP2001111309 A JP 2001111309A JP 2002314051 A JP2002314051 A JP 2002314051A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- bonding
- substrate
- porous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 貼り合わせ法によりＳＯＩ基板を作製するに
あたり、ＳＯＩ層を高精度で安定的に極薄膜化させる。 【解決手段】 基板貼り合わせ法によるＳＯＩ基板１０
０Ａの作製方法において、第１の半導体基板１上に多孔
質Ｓｉ層２を形成し、多孔質Ｓｉ層２上に素子分離用絶
縁膜６を形成し、ＳＯＩ層形成部分の素子分離用絶縁膜
６を除去して多孔質Ｓｉ層２を表出させ、多孔質Ｓｉ層
２上にエピタキシャル成長法によりＳｉ単結晶層３を成
長させ、該第１の半導体基板１のＳｉ単結晶層３及び素
子分離用絶縁膜６と第２の半導体基板５とを貼り合わせ
用絶縁膜４を介して貼り合わせ、第１の半導体基板１を
非貼り合わせ面側から研削、研磨又はエッチングし、Ｓ
ｉ単結晶層３を表出させる。
あたり、ＳＯＩ層を高精度で安定的に極薄膜化させる。 【解決手段】 基板貼り合わせ法によるＳＯＩ基板１０
０Ａの作製方法において、第１の半導体基板１上に多孔
質Ｓｉ層２を形成し、多孔質Ｓｉ層２上に素子分離用絶
縁膜６を形成し、ＳＯＩ層形成部分の素子分離用絶縁膜
６を除去して多孔質Ｓｉ層２を表出させ、多孔質Ｓｉ層
２上にエピタキシャル成長法によりＳｉ単結晶層３を成
長させ、該第１の半導体基板１のＳｉ単結晶層３及び素
子分離用絶縁膜６と第２の半導体基板５とを貼り合わせ
用絶縁膜４を介して貼り合わせ、第１の半導体基板１を
非貼り合わせ面側から研削、研磨又はエッチングし、Ｓ
ｉ単結晶層３を表出させる。
Description
【０００１】
【発明の属する技術分野】本発明は、基板貼り合わせ法
によるＳＯＩ基板の作製方法に関する。
によるＳＯＩ基板の作製方法に関する。
【０００２】
【従来の技術】ＳＯＩ（Si on Insulator）基板は、絶
縁膜上に単結晶Ｓｉ半導体層（ＳＯＩ層）を形成したも
のであり、このＳＯＩ層を利用して各種デバイスを作り
込み、集積回路を形成することがなされている。
縁膜上に単結晶Ｓｉ半導体層（ＳＯＩ層）を形成したも
のであり、このＳＯＩ層を利用して各種デバイスを作り
込み、集積回路を形成することがなされている。
【０００３】従来、ＳＯＩ基板の作製方法の一つに、貼
り合わせエッチバック法（BESOI）があり、この貼り合
わせエッチバック法を改善したものに、第１の半導体基
板（デバイスウエハ）上に多孔質Ｓｉ層を形成し、その
多孔質Ｓｉ層上にＳｉ単結晶をエピタキシャル法により
成長させ、一方、第２の半導体基板（ハンドルウエハ）
の表面に貼り合わせ用絶縁膜として酸化膜を形成し、第
１の半導体基板のＳｉ単結晶等と第２の半導体基板の酸
化膜とを貼り合わせ、第１の半導体基板を研削、研磨す
るELTRAN法（Applied Physics Letters, Vol.64, No.1
6, p2108-2110,Apr 1994、特開平５−２１３３８号公
報）がある。
り合わせエッチバック法（BESOI）があり、この貼り合
わせエッチバック法を改善したものに、第１の半導体基
板（デバイスウエハ）上に多孔質Ｓｉ層を形成し、その
多孔質Ｓｉ層上にＳｉ単結晶をエピタキシャル法により
成長させ、一方、第２の半導体基板（ハンドルウエハ）
の表面に貼り合わせ用絶縁膜として酸化膜を形成し、第
１の半導体基板のＳｉ単結晶等と第２の半導体基板の酸
化膜とを貼り合わせ、第１の半導体基板を研削、研磨す
るELTRAN法（Applied Physics Letters, Vol.64, No.1
6, p2108-2110,Apr 1994、特開平５−２１３３８号公
報）がある。
【０００４】図２は、ELTRAN法によるＳＯＩ基板の製造
工程図である。この方法では、Ｓｉ単結晶基板１をデバ
イスウエハＡとし、まずその表面に、陽極酸化法により
多孔質Ｓｉ層２を形成する（図２（ａ））。次いで、多
孔質Ｓｉ層２の表面を平坦化し、Ｈ２中１０４０℃の熱
処理を行うことにより多孔質Ｓｉ層２の表面の孔を封止
し、その後、平坦化した多孔質Ｓｉ層２の表面にエピタ
キシャル成長法によりＳｉ単結晶層３を成長させる（図
２（ｂ））。Ｓｉ単結晶層３の層厚は、必要とするＳＯ
Ｉ層の厚さにより決定されるが、従来、多くは１００ｎ
ｍ〜５００ｎｍとされている。
工程図である。この方法では、Ｓｉ単結晶基板１をデバ
イスウエハＡとし、まずその表面に、陽極酸化法により
多孔質Ｓｉ層２を形成する（図２（ａ））。次いで、多
孔質Ｓｉ層２の表面を平坦化し、Ｈ２中１０４０℃の熱
処理を行うことにより多孔質Ｓｉ層２の表面の孔を封止
し、その後、平坦化した多孔質Ｓｉ層２の表面にエピタ
キシャル成長法によりＳｉ単結晶層３を成長させる（図
２（ｂ））。Ｓｉ単結晶層３の層厚は、必要とするＳＯ
Ｉ層の厚さにより決定されるが、従来、多くは１００ｎ
ｍ〜５００ｎｍとされている。
【０００５】一方、ハンドルウエハＢとしてＳｉ基板５
を用意し、その表面に貼り合わせ用絶縁膜４としてＳｉ
Ｏ2膜を熱酸化法又はＣＶＤ法により形成する（図２
（ｃ））。貼り合わせ用絶縁膜４の膜厚は、絶縁の良否
と後の貼り合わせ工程での歩留まりに大きく影響する重
要な要素であり、従来、２００ｎｍ〜４００ｎｍとされ
ている。
を用意し、その表面に貼り合わせ用絶縁膜４としてＳｉ
Ｏ2膜を熱酸化法又はＣＶＤ法により形成する（図２
（ｃ））。貼り合わせ用絶縁膜４の膜厚は、絶縁の良否
と後の貼り合わせ工程での歩留まりに大きく影響する重
要な要素であり、従来、２００ｎｍ〜４００ｎｍとされ
ている。
【０００６】次に、デバイスウエハＡのＳｉ単結晶層３
とハンドルウエハＢの貼り合わせ用絶縁膜（ＳｉＯ
2膜）４とが対向するように、デバイスウエハＡとハン
ドルウエハＢを重ね合わせ、熱処理することによりＳｉ
単結晶層３と貼り合わせ用絶縁膜（ＳｉＯ2膜）４との
接合状態を作る（図２（ｄ））。このデバイスウエハＡ
とハンドルウエハＢとの接合に際しては、予め、貼り合
わせ面の表面粗さを小さくし、ＳＣｌ洗浄等により表面
処理を行うことによりＯＨ基の形成とパーティクル除去
を行い、貼り合わせの初期状態であるＨ２結合とファン
デルワールス力が働く状態を作り、気泡の発生を防止す
る。次いで、デバイスウエハＡとハンドルウエハＢとを
重ね合わせ、不活性ガス又は酸素ガス雰囲気中で熱処理
（８００〜１１００℃、３０〜１２０分）を行い、強固
な接合状態を作る。
とハンドルウエハＢの貼り合わせ用絶縁膜（ＳｉＯ
2膜）４とが対向するように、デバイスウエハＡとハン
ドルウエハＢを重ね合わせ、熱処理することによりＳｉ
単結晶層３と貼り合わせ用絶縁膜（ＳｉＯ2膜）４との
接合状態を作る（図２（ｄ））。このデバイスウエハＡ
とハンドルウエハＢとの接合に際しては、予め、貼り合
わせ面の表面粗さを小さくし、ＳＣｌ洗浄等により表面
処理を行うことによりＯＨ基の形成とパーティクル除去
を行い、貼り合わせの初期状態であるＨ２結合とファン
デルワールス力が働く状態を作り、気泡の発生を防止す
る。次いで、デバイスウエハＡとハンドルウエハＢとを
重ね合わせ、不活性ガス又は酸素ガス雰囲気中で熱処理
（８００〜１１００℃、３０〜１２０分）を行い、強固
な接合状態を作る。
【０００７】こうしてデバイスウエハＡとハンドルウエ
ハＢとを貼り合わせた後、デバイスウエハＡの裏面を研
削、研磨し、多孔質Ｓｉ層２を表出させる（図２
（ｅ））。より具体的には、例えば、ダイヤモンド砥石
（砥石番手：＃２０００）を高速回転（２４００〜３０
００ｒｐｍ）させながら切削することにより、多孔質Ｓ
ｉ層２上にＳｉ単結晶（デバイスウエハＡ）を約２０μ
ｍ残し、この２０μｍ厚のＳｉ単結晶に対してダイヤモ
ンド砥石のダメージ除去の研磨を行う。このダメージ除
去の研磨は、一般に、Ｓｉの仕上げ研磨と呼ばれる方法
であり、平均粒径４０ｎｍのコロイダルシリカ等による
研磨スラリーと発泡ウレタンによる研磨パッドを用いて
行う。このように研磨を行うことにより、Ｓｉ単結晶層
３への研削によるダメージを軽減することができる。
ハＢとを貼り合わせた後、デバイスウエハＡの裏面を研
削、研磨し、多孔質Ｓｉ層２を表出させる（図２
（ｅ））。より具体的には、例えば、ダイヤモンド砥石
（砥石番手：＃２０００）を高速回転（２４００〜３０
００ｒｐｍ）させながら切削することにより、多孔質Ｓ
ｉ層２上にＳｉ単結晶（デバイスウエハＡ）を約２０μ
ｍ残し、この２０μｍ厚のＳｉ単結晶に対してダイヤモ
ンド砥石のダメージ除去の研磨を行う。このダメージ除
去の研磨は、一般に、Ｓｉの仕上げ研磨と呼ばれる方法
であり、平均粒径４０ｎｍのコロイダルシリカ等による
研磨スラリーと発泡ウレタンによる研磨パッドを用いて
行う。このように研磨を行うことにより、Ｓｉ単結晶層
３への研削によるダメージを軽減することができる。
【０００８】デバイスウエハＡの裏面の研削、研磨後、
さらに多孔質Ｓｉ層２をエッチングする。エッチングで
は、多孔質Ｓｉ層２とＳｉ単結晶層３とのエッチングレ
ートが１０5程度に大きく異なるため、エッチングによ
りＳｉ単結晶層３が表出した時点でエッチングレートが
大きく低下し、エッチングが停止し、ＳＯＩ層（Ｓｉ単
結晶層３）が形成される（図２（ｆ））。
さらに多孔質Ｓｉ層２をエッチングする。エッチングで
は、多孔質Ｓｉ層２とＳｉ単結晶層３とのエッチングレ
ートが１０5程度に大きく異なるため、エッチングによ
りＳｉ単結晶層３が表出した時点でエッチングレートが
大きく低下し、エッチングが停止し、ＳＯＩ層（Ｓｉ単
結晶層３）が形成される（図２（ｆ））。
【０００９】Ｓｉ単結晶層３のエッチング面は表面粗さ
が粗いため、タッチポリッシュ又は水素アニール等によ
って表面粗さを改善し、素子形成が可能な状態とする
（特開平５−２１３３８号公報参照）。
が粗いため、タッチポリッシュ又は水素アニール等によ
って表面粗さを改善し、素子形成が可能な状態とする
（特開平５−２１３３８号公報参照）。
【００１０】このようにELTRAN法によりＳＯＩ基板を形
成すると、ＳＯＩ層を５０ｎｍレベルに形成することが
可能となる。
成すると、ＳＯＩ層を５０ｎｍレベルに形成することが
可能となる。
【００１１】
【発明が解決しようとする課題】ＳＯＩ基板に対して
は、パターンルールの微細化（０．１μｍレベル）の要
請により、ＳＯＩの層厚を１０ｎｍレベルに極薄膜化す
ることが求められ、これに伴い貼り合わせ用絶縁膜４も
薄くすることが必要とされている。
は、パターンルールの微細化（０．１μｍレベル）の要
請により、ＳＯＩの層厚を１０ｎｍレベルに極薄膜化す
ることが求められ、これに伴い貼り合わせ用絶縁膜４も
薄くすることが必要とされている。
【００１２】しかしながら、ELTRAN法でＳＯＩの層厚を
１０ｎｍレベルに極薄膜化することは難しく、その膜厚
精度を±１０％以下にすることができず、基板作製上の
障壁となっている。
１０ｎｍレベルに極薄膜化することは難しく、その膜厚
精度を±１０％以下にすることができず、基板作製上の
障壁となっている。
【００１３】本発明は以上のような従来技術の問題点に
対し、貼り合わせ法によりＳＯＩ基板を作製するにあた
り、ＳＯＩの層を高精度で極薄膜化できるようにするこ
とを目的とする。
対し、貼り合わせ法によりＳＯＩ基板を作製するにあた
り、ＳＯＩの層を高精度で極薄膜化できるようにするこ
とを目的とする。
【００１４】
【課題を解決するための手段】本発明者は、図２に示し
たようにELTRAN法でＳＯＩ基板を作製する場合に、デバ
イスウエハＡ上において、多孔質Ｓｉ層２上でＳｉ単結
晶層３（ＳＯＩ層）が素子分離用絶縁膜で分離されるよ
うに形成すると、デバイスウエハＡとハンドルウエハＢ
とを接合した後、デバイスウエハＡ側から多孔質Ｓｉ層
２を研削、研磨、エッチングして除去する際に、素子分
離用絶縁膜をストッパーとして作用させることができ、
これによりＳＯＩ層を高精度に安定的に極薄膜に形成で
きることを見出した。
たようにELTRAN法でＳＯＩ基板を作製する場合に、デバ
イスウエハＡ上において、多孔質Ｓｉ層２上でＳｉ単結
晶層３（ＳＯＩ層）が素子分離用絶縁膜で分離されるよ
うに形成すると、デバイスウエハＡとハンドルウエハＢ
とを接合した後、デバイスウエハＡ側から多孔質Ｓｉ層
２を研削、研磨、エッチングして除去する際に、素子分
離用絶縁膜をストッパーとして作用させることができ、
これによりＳＯＩ層を高精度に安定的に極薄膜に形成で
きることを見出した。
【００１５】即ち、本発明は、基板貼り合わせ法による
ＳＯＩ基板の作製方法であって、第１の半導体基板上に
多孔質Ｓｉ層を形成し、多孔質Ｓｉ層上に素子分離用絶
縁膜を形成し、ＳＯＩ層形成部分の素子分離用絶縁膜を
除去して多孔質Ｓｉ層を表出させ、多孔質Ｓｉ層上にエ
ピタキシャル成長法によりＳｉ単結晶層を成長させ、該
第１の半導体基板のＳｉ単結晶層及び素子分離用絶縁膜
と第２の半導体基板とを貼り合わせ用絶縁膜を介して貼
り合わせ、第１の半導体基板を非貼り合わせ面側から研
削、研磨又はエッチングし、Ｓｉ単結晶層を表出させる
ことからなるＳＯＩ基板の作製方法を提供する。
ＳＯＩ基板の作製方法であって、第１の半導体基板上に
多孔質Ｓｉ層を形成し、多孔質Ｓｉ層上に素子分離用絶
縁膜を形成し、ＳＯＩ層形成部分の素子分離用絶縁膜を
除去して多孔質Ｓｉ層を表出させ、多孔質Ｓｉ層上にエ
ピタキシャル成長法によりＳｉ単結晶層を成長させ、該
第１の半導体基板のＳｉ単結晶層及び素子分離用絶縁膜
と第２の半導体基板とを貼り合わせ用絶縁膜を介して貼
り合わせ、第１の半導体基板を非貼り合わせ面側から研
削、研磨又はエッチングし、Ｓｉ単結晶層を表出させる
ことからなるＳＯＩ基板の作製方法を提供する。
【００１６】
【発明の実施の形態】以下、図面を参照しつつ、本発明
を詳細に説明する。なお、各図中、同一符号は同一又は
同等の構成要素を表している。
を詳細に説明する。なお、各図中、同一符号は同一又は
同等の構成要素を表している。
【００１７】図１は、ＳＯＩ基板１００Ａを製造する、
本発明の一形態の製造工程図である。この方法では、ま
ず、Ｓｉ単結晶基板１を第１の半導体基板（デバイスウ
エハＡ）とし、その表面に、陽極酸化法により多孔質Ｓ
ｉ層２を形成する（図１（ａ））。この多孔質Ｓｉ層２
に対しては、その表面でエピタキシャル成長が可能とな
るように、真空中、１０４０℃程度で水素アニールを行
い、多孔質Ｓｉ層２の表面の孔を埋めることが好まし
い。
本発明の一形態の製造工程図である。この方法では、ま
ず、Ｓｉ単結晶基板１を第１の半導体基板（デバイスウ
エハＡ）とし、その表面に、陽極酸化法により多孔質Ｓ
ｉ層２を形成する（図１（ａ））。この多孔質Ｓｉ層２
に対しては、その表面でエピタキシャル成長が可能とな
るように、真空中、１０４０℃程度で水素アニールを行
い、多孔質Ｓｉ層２の表面の孔を埋めることが好まし
い。
【００１８】次いで、多孔質Ｓｉ層２の表面にＳｉＯ2
膜からなる素子分離用絶縁膜６を形成する（図１
（ｂ））。素子分離用絶縁膜６の層厚は、必要とされる
ＳＯＩ層の厚さに応じて定め、通常、３０ｎｍ〜３００
ｎｍとする。
膜からなる素子分離用絶縁膜６を形成する（図１
（ｂ））。素子分離用絶縁膜６の層厚は、必要とされる
ＳＯＩ層の厚さに応じて定め、通常、３０ｎｍ〜３００
ｎｍとする。
【００１９】素子分離用絶縁膜６に対しては、ＳＯＩ層
形成部分を除去する溝加工を行い、多孔質Ｓｉ層２を表
出させ（図１（ｃ））、その多孔質Ｓｉ層２上にエピタ
キシャル成長法によりＳｉ単結晶層３を成長させる（図
１（ｄ））。Ｓｉ単結晶層３の層厚は、形成すべきＳＯ
Ｉ層の層厚にマージンを持たせた厚さとすることによ
り、ＳＯＩ層を所望の厚さに制御することができる。
形成部分を除去する溝加工を行い、多孔質Ｓｉ層２を表
出させ（図１（ｃ））、その多孔質Ｓｉ層２上にエピタ
キシャル成長法によりＳｉ単結晶層３を成長させる（図
１（ｄ））。Ｓｉ単結晶層３の層厚は、形成すべきＳＯ
Ｉ層の層厚にマージンを持たせた厚さとすることによ
り、ＳＯＩ層を所望の厚さに制御することができる。
【００２０】次に、Ｓｉ単結晶層３と素子分離用絶縁膜
６との間に生じている段差を解消するために、例えば、
平均粒径８０ｎｍのコロイダルシリカによる研磨スラリ
ーと発泡ウレタン（スウェードタイプの連続発泡体等）
による研磨パッドを用いてＣＭＰを行う。
６との間に生じている段差を解消するために、例えば、
平均粒径８０ｎｍのコロイダルシリカによる研磨スラリ
ーと発泡ウレタン（スウェードタイプの連続発泡体等）
による研磨パッドを用いてＣＭＰを行う。
【００２１】平坦化したＳｉ単結晶層３及び素子分離用
絶縁膜６上に、貼り合わせ用絶縁膜４として、ＣＶＤ等
によりＳｉＯ2を堆積させる（図１（ｅ））。貼り合わ
せ用絶縁膜４の層厚は、次工程で行うその表面の平坦化
研磨の取りしろと、最終的に得るＳＯＩ基板１００Ａで
の貼り合わせ用絶縁膜４の層厚との合計厚とし、例え
ば、［平坦化の取りしろ］１００ｎｍ＋［最終的に得る
ＳＯＩ基板１００Ａでの貼り合わせ用絶縁膜４の層厚］
１００ｎｍ＝２００ｎｍとする。
絶縁膜６上に、貼り合わせ用絶縁膜４として、ＣＶＤ等
によりＳｉＯ2を堆積させる（図１（ｅ））。貼り合わ
せ用絶縁膜４の層厚は、次工程で行うその表面の平坦化
研磨の取りしろと、最終的に得るＳＯＩ基板１００Ａで
の貼り合わせ用絶縁膜４の層厚との合計厚とし、例え
ば、［平坦化の取りしろ］１００ｎｍ＋［最終的に得る
ＳＯＩ基板１００Ａでの貼り合わせ用絶縁膜４の層厚］
１００ｎｍ＝２００ｎｍとする。
【００２２】貼り合わせ用絶縁膜４の平坦化研磨は、貼
り合わせ面の表面粗さを０．４ｎｍレベルにし、パーテ
ィクルをなくすために、例えば、平均粒径４０ｎｍのコ
ロイダルシリカによる研磨スラリーと発泡ウレタン（ス
ウェードタイプの連続発泡体等）による研磨パッドを用
いてＣＭＰを行い、鏡面化することが好ましい（図１
（ｆ））。
り合わせ面の表面粗さを０．４ｎｍレベルにし、パーテ
ィクルをなくすために、例えば、平均粒径４０ｎｍのコ
ロイダルシリカによる研磨スラリーと発泡ウレタン（ス
ウェードタイプの連続発泡体等）による研磨パッドを用
いてＣＭＰを行い、鏡面化することが好ましい（図１
（ｆ））。
【００２３】さらに、貼り合わせ面には、ＯＨを存在さ
せ、親水性にすることが必要であるため、親水性処理を
行う。親水性処理としては、アンモニア水、過酸化水素
水、高純度純水（ＮＨ3：Ｈ2Ｏ2：Ｈ2Ｏ＝１：２：７）
によるＲＣＡ洗浄を行う。
せ、親水性にすることが必要であるため、親水性処理を
行う。親水性処理としては、アンモニア水、過酸化水素
水、高純度純水（ＮＨ3：Ｈ2Ｏ2：Ｈ2Ｏ＝１：２：７）
によるＲＣＡ洗浄を行う。
【００２４】一方、第２の基板（ハンドルウエハＢ）と
してＳｉ基板５を用意し（図１（ｇ））、その貼り合わ
せ面にも、デバイスウエハＡの貼り合わせ用絶縁膜４の
表面と同様に親水性処理を行う。
してＳｉ基板５を用意し（図１（ｇ））、その貼り合わ
せ面にも、デバイスウエハＡの貼り合わせ用絶縁膜４の
表面と同様に親水性処理を行う。
【００２５】ハンドルウエハＢとデバイスウエハＡの貼
り合わせ用絶縁膜５とを重ね合わせる（図１（ｈ））。
この場合貼り合わせ方法は、デバイスウエハＡへの酸化
膜の形成による双方のウエハの熱膨張係数の違いや、デ
バイスウエハＡ上の素子分離用絶縁膜６への溝形成等に
より、パターンの伸縮に不都合が生じないように、特開
平６−６９４７６号公報に記載の方法を用いることが好
ましい。
り合わせ用絶縁膜５とを重ね合わせる（図１（ｈ））。
この場合貼り合わせ方法は、デバイスウエハＡへの酸化
膜の形成による双方のウエハの熱膨張係数の違いや、デ
バイスウエハＡ上の素子分離用絶縁膜６への溝形成等に
より、パターンの伸縮に不都合が生じないように、特開
平６−６９４７６号公報に記載の方法を用いることが好
ましい。
【００２６】重ね合わせ後には、例えば、縦型拡散炉を
用いて、酸素又は窒素雰囲気中、８００〜１１００℃で
３０分から１２０分熱処理し、強固な貼り合わせ状態を
形成する。
用いて、酸素又は窒素雰囲気中、８００〜１１００℃で
３０分から１２０分熱処理し、強固な貼り合わせ状態を
形成する。
【００２７】次いで、貼り合わせたデバイスウエハＡ
（Ｓｉ単結晶基板１）を、貼り合わせ用絶縁膜４の形成
面と反対側の面から研削及び研磨する（図１（ｉ）、
（ｊ））。この場合、まず研削を、その研削後にＳｉ単
結晶基板１が多孔質Ｓｉ層２上に５μｍ程度残るように
行い（図１（ｉ））、その後、残った５μｍ程度のＳｉ
単結晶基板１に対して研磨を行い、研削によるダメージ
を除去することが好ましい（図１（ｊ））。研削の具体
的手法としては、例えば、ダイヤモンド砥石（砥石番
手：＃２０００）を使用し、高速回転（２４００〜３０
００ｒｐｍ）させながら削る。なお、研削速度が速いと
研削面に或る程度の精度を得ることができるが、その場
合でもダメージの除去は必要となる。また、研削ダメー
ジは、通常２０μｍ程度あるが、上述のＳｉ単結晶基板
１の研削では、多孔質Ｓｉ層２により研削ダメージが緩
和されるので、Ｓｉ単結晶層３へのダメージは殆ど生じ
ない。
（Ｓｉ単結晶基板１）を、貼り合わせ用絶縁膜４の形成
面と反対側の面から研削及び研磨する（図１（ｉ）、
（ｊ））。この場合、まず研削を、その研削後にＳｉ単
結晶基板１が多孔質Ｓｉ層２上に５μｍ程度残るように
行い（図１（ｉ））、その後、残った５μｍ程度のＳｉ
単結晶基板１に対して研磨を行い、研削によるダメージ
を除去することが好ましい（図１（ｊ））。研削の具体
的手法としては、例えば、ダイヤモンド砥石（砥石番
手：＃２０００）を使用し、高速回転（２４００〜３０
００ｒｐｍ）させながら削る。なお、研削速度が速いと
研削面に或る程度の精度を得ることができるが、その場
合でもダメージの除去は必要となる。また、研削ダメー
ジは、通常２０μｍ程度あるが、上述のＳｉ単結晶基板
１の研削では、多孔質Ｓｉ層２により研削ダメージが緩
和されるので、Ｓｉ単結晶層３へのダメージは殆ど生じ
ない。
【００２８】Ｓｉ単結晶基板１の研削後に行う研磨は、
例えば、平均粒径４０ｎｍのコロイダルシリカによる研
磨スラリーと発泡ウレタン（スウェードタイプの連続発
泡体等）による研磨パッドを用いてＣＭＰを行う。
例えば、平均粒径４０ｎｍのコロイダルシリカによる研
磨スラリーと発泡ウレタン（スウェードタイプの連続発
泡体等）による研磨パッドを用いてＣＭＰを行う。
【００２９】次に、多孔質Ｓｉ層２を選択エッチングに
より除去し、ＳＯＩ層（Ｓｉ単結晶層３）を表出させる
（図１（ｋ））。この選択エッチングでは、ＳＯＩ層
（Ｓｉ単結晶層３）と多孔質Ｓｉ層２との間に１０5程
度の高選択比があるため、±５ｎｍ程度の高精度でＳＯ
Ｉ層の厚さを制御することが可能となる。
より除去し、ＳＯＩ層（Ｓｉ単結晶層３）を表出させる
（図１（ｋ））。この選択エッチングでは、ＳＯＩ層
（Ｓｉ単結晶層３）と多孔質Ｓｉ層２との間に１０5程
度の高選択比があるため、±５ｎｍ程度の高精度でＳＯ
Ｉ層の厚さを制御することが可能となる。
【００３０】さらに、表面粗さの改善のために、タッチ
ポリッシュ又は水素アニールを行う。タッチポリッシュ
は、例えば、平均粒径４０ｎｍのコロイダルシリカによ
る研磨スラリーと発泡ウレタン（スウェードタイプの連
続発泡体等）による研磨パッドを用いたＣＭＰにより行
う。このタッチポリッシュでは素子分離用絶縁膜６がス
トッパーとなるので、ＳＯＩ層を±２．５ｎｍ程度の高
精度で安定した極薄膜に形成することができる。
ポリッシュ又は水素アニールを行う。タッチポリッシュ
は、例えば、平均粒径４０ｎｍのコロイダルシリカによ
る研磨スラリーと発泡ウレタン（スウェードタイプの連
続発泡体等）による研磨パッドを用いたＣＭＰにより行
う。このタッチポリッシュでは素子分離用絶縁膜６がス
トッパーとなるので、ＳＯＩ層を±２．５ｎｍ程度の高
精度で安定した極薄膜に形成することができる。
【００３１】本発明は、図示した態様に限られない。基
板貼り合わせ法によってＳＯＩ基板を作製するにあた
り、第１の半導体基板と第２の半導体基板を貼り合わせ
る前に、予め多孔質Ｓｉ層上に素子分離用絶縁膜を形成
し、エピタキシャル成長法によるＳｉ単結晶層を素子分
離用絶縁膜で区切られた溝内に形成する限り、種々の態
様をとることができる。
板貼り合わせ法によってＳＯＩ基板を作製するにあた
り、第１の半導体基板と第２の半導体基板を貼り合わせ
る前に、予め多孔質Ｓｉ層上に素子分離用絶縁膜を形成
し、エピタキシャル成長法によるＳｉ単結晶層を素子分
離用絶縁膜で区切られた溝内に形成する限り、種々の態
様をとることができる。
【００３２】例えば、図１に示した態様では、第１の半
導体基板１と第２の半導体基板５を貼り合わせる前に、
貼り合わせ用絶縁膜４を第１の半導体基板１（デバイス
ウエハＡ）に形成しているが、貼り合わせ用絶縁膜４は
第２の半導体基板５（ハンドルウエハＢ）の貼り合わせ
面に形成してもよい。
導体基板１と第２の半導体基板５を貼り合わせる前に、
貼り合わせ用絶縁膜４を第１の半導体基板１（デバイス
ウエハＡ）に形成しているが、貼り合わせ用絶縁膜４は
第２の半導体基板５（ハンドルウエハＢ）の貼り合わせ
面に形成してもよい。
【００３３】また、本発明のＳＯＩ基板の作製方法にお
いて、研削、研磨、エッチング等の手法は適宜定めるこ
とができる。
いて、研削、研磨、エッチング等の手法は適宜定めるこ
とができる。
【００３４】
【発明の効果】本発明によれば、貼り合わせ法によりＳ
ＯＩ基板を作製するにあたり、多孔質Ｓｉ層を研削、研
磨又はエッチングしてＳＯＩ層を表出させる場合に、素
子分離用絶縁膜をストッパーとして作用させることがで
きるので、ＳＯＩ層を高精度で安定的に極薄膜化させる
ことができる。
ＯＩ基板を作製するにあたり、多孔質Ｓｉ層を研削、研
磨又はエッチングしてＳＯＩ層を表出させる場合に、素
子分離用絶縁膜をストッパーとして作用させることがで
きるので、ＳＯＩ層を高精度で安定的に極薄膜化させる
ことができる。
【００３５】また、ＳＯＩ層が素子分離された状態にＳ
ＯＩ基板を形成できるので、ＳＯＩ基板に施す回路の形
成工程を簡素化することができる。
ＯＩ基板を形成できるので、ＳＯＩ基板に施す回路の形
成工程を簡素化することができる。
【図１】 本発明の一態様の工程説明図である。
【図２】 従来のELTRAN法によるＳＯＩ基板の製造工程
図である。
図である。
１…第１の半導体基板（Ｓｉ単結晶基板）、 ２…多孔
質Ｓｉ層、 ３…Ｓｉ単結晶層、 ４…貼り合わせ用絶
縁膜、 ５…第２の半導体基板（Ｓｉ基板）、６…素子
分離用絶縁膜、 １００Ａ…ＳＯＩ基板
質Ｓｉ層、 ３…Ｓｉ単結晶層、 ４…貼り合わせ用絶
縁膜、 ５…第２の半導体基板（Ｓｉ基板）、６…素子
分離用絶縁膜、 １００Ａ…ＳＯＩ基板
Claims (3)
- 【請求項１】 基板貼り合わせ法によるＳＯＩ基板の作
製方法であって、第１の半導体基板上に多孔質Ｓｉ層を
形成し、多孔質Ｓｉ層上に素子分離用絶縁膜を形成し、
ＳＯＩ層形成部分の素子分離用絶縁膜を除去して多孔質
Ｓｉ層を表出させ、多孔質Ｓｉ層上にエピタキシャル成
長法によりＳｉ単結晶層を成長させ、該第１の半導体基
板のＳｉ単結晶層及び素子分離用絶縁膜と第２の半導体
基板とを貼り合わせ用絶縁膜を介して貼り合わせ、第１
の半導体基板を非貼り合わせ面側から研削、研磨又はエ
ッチングし、Ｓｉ単結晶層を表出させることからなるＳ
ＯＩ基板の作製方法。 - 【請求項２】 第１の半導体基板を非貼り合わせ面側か
ら研削、研磨又はエッチングした後、さらにタッチポリ
ッシュを、素子分離用絶縁膜をストッパーとして行う請
求項１記載のＳＯＩ基板の作製方法。 - 【請求項３】 第１の半導体基板のＳｉ単結晶層及び素
子分離用絶縁膜上に貼り合わせ用絶縁膜を形成後、貼り
合わせ用絶縁膜を平坦化研磨することにより鏡面化する
請求項１又は２記載のＳＯＩ基板の作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001111309A JP2002314051A (ja) | 2001-04-10 | 2001-04-10 | Ｓｏｉ基板の作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001111309A JP2002314051A (ja) | 2001-04-10 | 2001-04-10 | Ｓｏｉ基板の作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002314051A true JP2002314051A (ja) | 2002-10-25 |
Family
ID=18962938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001111309A Pending JP2002314051A (ja) | 2001-04-10 | 2001-04-10 | Ｓｏｉ基板の作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002314051A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012174884A (ja) * | 2011-02-22 | 2012-09-10 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
-
2001
- 2001-04-10 JP JP2001111309A patent/JP2002314051A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012174884A (ja) * | 2011-02-22 | 2012-09-10 | Renesas Electronics Corp | 半導体装置及び半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7855129B2 (en) | Method for manufacturing direct bonded SOI wafer and direct bonded SOI wafer manufactured by the method | |
| US5679475A (en) | Semiconductor substrate and process for preparing the same | |
| US7245002B2 (en) | Semiconductor substrate having a stepped profile | |
| US6583029B2 (en) | Production method for silicon wafer and SOI wafer, and SOI wafer | |
| JPH0636414B2 (ja) | 半導体素子形成用基板の製造方法 | |
| JP4398934B2 (ja) | Ｓｏｉウエーハの製造方法 | |
| JPH0311091B2 (ja) | ||
| JP2587184B2 (ja) | 半導体集積回路の製造方法 | |
| JP2662495B2 (ja) | 接着半導体基板の製造方法 | |
| JP3496925B2 (ja) | 半導体基板とその製造方法 | |
| JPH11288858A (ja) | Ｓｏｉ基板の再生方法及び再生基板 | |
| US5449638A (en) | Process on thickness control for silicon-on-insulator technology | |
| JP2002057309A (ja) | Ｓｏｉ基板の作製方法 | |
| JPS61120424A (ja) | 誘電体分離基板の研磨方法 | |
| JP2002314051A (ja) | Ｓｏｉ基板の作製方法 | |
| JP2552936B2 (ja) | 誘電体分離基板およびこれを用いた半導体集積回路装置 | |
| JP2003109918A (ja) | 化学機械研磨（ｃｍｐ）を用いてボンディングのためにウェハを平滑化する装置およびその方法 | |
| JP4581349B2 (ja) | 貼合せｓｏｉウェーハの製造方法 | |
| JP2002057310A (ja) | Ｓｏｉ基板の作製方法 | |
| JP3488927B2 (ja) | 誘電体分離基板及びその製造方法 | |
| JP3945130B2 (ja) | 張り合わせ誘電体分離ウェーハの製造方法 | |
| JP2000252354A (ja) | 埋め込み絶縁膜を有する基板の製造方法 | |
| JP2005347301A (ja) | 基板の作製方法 | |
| JP2002343972A (ja) | 半導体素子の製造方法 | |
| JP2000306993A (ja) | 多層基板の製造方法 |