JP2002304291A - 命令セットの情報を格納するための装置及び方法 - Google Patents
命令セットの情報を格納するための装置及び方法Info
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Abstract
(57)【要約】
【課題】 命令セット情報を格納する装置および方法を
得る。 【解決手段】 処理命令の複数の命令セットのいずれか
からの処理命令を実行する処理回路を含み、各処理命令
はメモリ内のその場所を識別する命令アドレスにより指
定される。異なる命令セット内の命令を処理するために
異なる数の命令アドレスビットを命令アドレス内に指定
する必要がある。さらに、その命令に対応する命令セッ
トの表示を有する命令アドレスを符号化してｎ−ビット
符号化命令アドレスを発生する符号化論理を含む。符号
化論理はビットパターンを指定された命令アドレスビッ
トへプリペンドすることにより、それをｎ−ビットへ拡
張するのと等価の計算を実施して符号化を実施するする
ようにされており、プリペンドされるビットパターンは
その命令に対応する命令セットによって決まる。符号化
命令アドレスは次に圧縮される。命令セット情報に命令
アドレスを取り込むための効率的技術が提供される。
得る。 【解決手段】 処理命令の複数の命令セットのいずれか
からの処理命令を実行する処理回路を含み、各処理命令
はメモリ内のその場所を識別する命令アドレスにより指
定される。異なる命令セット内の命令を処理するために
異なる数の命令アドレスビットを命令アドレス内に指定
する必要がある。さらに、その命令に対応する命令セッ
トの表示を有する命令アドレスを符号化してｎ−ビット
符号化命令アドレスを発生する符号化論理を含む。符号
化論理はビットパターンを指定された命令アドレスビッ
トへプリペンドすることにより、それをｎ−ビットへ拡
張するのと等価の計算を実施して符号化を実施するする
ようにされており、プリペンドされるビットパターンは
その命令に対応する命令セットによって決まる。符号化
命令アドレスは次に圧縮される。命令セット情報に命令
アドレスを取り込むための効率的技術が提供される。
Description
【０００１】
【発明の属する技術分野】本発明はデータ処理装置に関
する。特に、本発明は命令セットの情報を格納するデー
タ処理装置および方法に関する。
する。特に、本発明は命令セットの情報を格納するデー
タ処理装置および方法に関する。
【０００２】
【従来の技術】データ処理装置にはいくつかの異なる命
令セットからの処理命令を実行することができる処理回
路を設けることができる。処理回路により実施される処
理を追跡し続けることが望ましいいくつかの状況があ
り、このような状況では任意の時点においてどの命令セ
ットが使用されているを識別できることが望ましいこと
がある。例えば、このような情報は、処理回路のアクテ
ィビティ（活動）を追跡することがしばしば望ましい、
データ処理システムの開発中に有用である。このような
プロセスをアシストするのに使用することができるツー
ルの例はトレーシングツールである。
令セットからの処理命令を実行することができる処理回
路を設けることができる。処理回路により実施される処
理を追跡し続けることが望ましいいくつかの状況があ
り、このような状況では任意の時点においてどの命令セ
ットが使用されているを識別できることが望ましいこと
がある。例えば、このような情報は、処理回路のアクテ
ィビティ（活動）を追跡することがしばしば望ましい、
データ処理システムの開発中に有用である。このような
プロセスをアシストするのに使用することができるツー
ルの例はトレーシングツールである。
【０００３】データ処理システムのアクティビティを追
跡するとシステム内のステップ毎のアクティビティを表
わすデータを含むトレースストリームが発生されてシス
テム開発における非常に有用なツールとなる。しかしな
がら、より深いく埋め込まれたプロセッサコアへ向かう
一般的な動きにより、外部アクセス可能ピンを介してプ
ロセッサの状態を追跡することが一層困難となる。した
がって、トレースデータを捕捉して解析するオフチップ
トレーシング機構だけでなく、増量されたトレーシング
機能がオンチップ配置されている。このようなオンチッ
プトレーシング機構の例はＡＲＭ７およびＡＲＭ９プロ
セッサと関連した英国、キャンブリッジ、ＡＲＭ社から
提供される埋込トレースマクロセルである。
跡するとシステム内のステップ毎のアクティビティを表
わすデータを含むトレースストリームが発生されてシス
テム開発における非常に有用なツールとなる。しかしな
がら、より深いく埋め込まれたプロセッサコアへ向かう
一般的な動きにより、外部アクセス可能ピンを介してプ
ロセッサの状態を追跡することが一層困難となる。した
がって、トレースデータを捕捉して解析するオフチップ
トレーシング機構だけでなく、増量されたトレーシング
機能がオンチップ配置されている。このようなオンチッ
プトレーシング機構の例はＡＲＭ７およびＡＲＭ９プロ
セッサと関連した英国、キャンブリッジ、ＡＲＭ社から
提供される埋込トレースマクロセルである。
【０００４】このようなトレーシング機構はトレースし
たいデータ処理システムのアクティビティを表わすデー
タのトレースストリームをリアルタイムで作り出す。次
に、このトレースストリームを使用してデータ処理シス
テムにより実行される処理命令系列のデバッギングを容
易にすることができる。
たいデータ処理システムのアクティビティを表わすデー
タのトレースストリームをリアルタイムで作り出す。次
に、このトレースストリームを使用してデータ処理シス
テムにより実行される処理命令系列のデバッギングを容
易にすることができる。
【０００５】特定のレジスタ、アドレスまたはデータ値
にアクセスしたらトレーシングの開始または停止等のト
レーシングおよびデバッギング操作を制御するように働
くトリガポイントを取り入れるトレーシングおよびデバ
ッギング機構を提供することが知られている。このよう
な機構はシステムの特定部分または動作のタイプを診断
するのに非常に有用である。例として、特定のシステム
バグが例外動作に関連しておれば、本当に必要なものが
適切な例外処理ベクトルへアクセスした時にトリガーさ
れる例外動作のトレーシングである時に、システムの全
操作のトレーシングにより不便なほど大量のデータが作
り出される。
にアクセスしたらトレーシングの開始または停止等のト
レーシングおよびデバッギング操作を制御するように働
くトリガポイントを取り入れるトレーシングおよびデバ
ッギング機構を提供することが知られている。このよう
な機構はシステムの特定部分または動作のタイプを診断
するのに非常に有用である。例として、特定のシステム
バグが例外動作に関連しておれば、本当に必要なものが
適切な例外処理ベクトルへアクセスした時にトリガーさ
れる例外動作のトレーシングである時に、システムの全
操作のトレーシングにより不便なほど大量のデータが作
り出される。
【０００６】新しいシステムの開発時間を短縮すること
も望ましいがデータ処理システムは複雑さが増すため、
データ処理システムの開発中に使用することができるデ
バッグおよびトレーシングツールおよび機構を改善する
必要性がある。
も望ましいがデータ処理システムは複雑さが増すため、
データ処理システムの開発中に使用することができるデ
バッグおよびトレーシングツールおよび機構を改善する
必要性がある。
【０００７】処理回路がいくつかの異なる命令セットの
いずれかからの処理命令を実行することができる状況で
は、トレーシング機構はその命令セット情報も追跡し続
けることが望ましい。しかしながら、可能であれば常に
トレースする必要があるデータ量を低減することも望ま
しい。
いずれかからの処理命令を実行することができる状況で
は、トレーシング機構はその命令セット情報も追跡し続
けることが望ましい。しかしながら、可能であれば常に
トレースする必要があるデータ量を低減することも望ま
しい。
【０００８】
【発明が解決しようとする課題】したがって、このよう
な命令セット情報を格納するための効率的な技術を提供
することが本発明の目的である。
な命令セット情報を格納するための効率的な技術を提供
することが本発明の目的である。
【０００９】
【課題を解決するための手段】第１の側面から見て、本
発明はデータ処理装置を提供し、前記装置は各処理命令
がメモリ内のその処理命令の場所を識別する命令アドレ
スにより指定される処理命令の複数のセットのいずれか
からの処理命令を実行する処理回路であって、異なる命
令セット内の処理命令に対する命令アドレス内に異なる
命令アドレスビット数を指定する必要がある処理回路
と、その命令に対応する命令セットの表示を有する命令
アドレスを符号化してｎ−ビット符号化命令アドレスを
発生する符号化論理とを含み、符号化論理は指定された
命令アドレスビットへビットパターンをプリペンディン
グ（ｐｒｅｐｅｎｄｉｎｇ）することにより指定された
命令アドレスビットをｎ−ビットへ拡張するのと等価の
計算を実施することにより符号化を実施するようにされ
ており、プリペンドされるビットパターンはその命令に
対応する命令セットによって決まる。
発明はデータ処理装置を提供し、前記装置は各処理命令
がメモリ内のその処理命令の場所を識別する命令アドレ
スにより指定される処理命令の複数のセットのいずれか
からの処理命令を実行する処理回路であって、異なる命
令セット内の処理命令に対する命令アドレス内に異なる
命令アドレスビット数を指定する必要がある処理回路
と、その命令に対応する命令セットの表示を有する命令
アドレスを符号化してｎ−ビット符号化命令アドレスを
発生する符号化論理とを含み、符号化論理は指定された
命令アドレスビットへビットパターンをプリペンディン
グ（ｐｒｅｐｅｎｄｉｎｇ）することにより指定された
命令アドレスビットをｎ−ビットへ拡張するのと等価の
計算を実施することにより符号化を実施するようにされ
ており、プリペンドされるビットパターンはその命令に
対応する命令セットによって決まる。
【００１０】本発明に従って、複数の命令セットを処理
回路により使用できる状況では、しばしば異なる命令セ
ット内の命令に対して命令アドレス内で異なる命令アド
レスビット数を指定する必要があることが知られてい
る。本発明はこれを利用して命令アドレスを有する命令
セット情報の効率的な符号化を可能にするものである。
回路により使用できる状況では、しばしば異なる命令セ
ット内の命令に対して命令アドレス内で異なる命令アド
レスビット数を指定する必要があることが知られてい
る。本発明はこれを利用して命令アドレスを有する命令
セット情報の効率的な符号化を可能にするものである。
【００１１】特に、指定された命令アドレスビットへビ
ットパターンをプリペンドすることにより指定された命
令アドレスビットをｎ−ビットへ拡張するのと等価の計
算を実施することによりｎ−ビット符号化命令アドレス
を発生する符号化論理が提供され、プリペンドされるビ
ットパターンはその命令に対応する命令セットによって
決まる。
ットパターンをプリペンドすることにより指定された命
令アドレスビットをｎ−ビットへ拡張するのと等価の計
算を実施することによりｎ−ビット符号化命令アドレス
を発生する符号化論理が提供され、プリペンドされるビ
ットパターンはその命令に対応する命令セットによって
決まる。
【００１２】例として、命令アドレスが３２ビットによ
り指定される状況を考える。第１の命令セットに対し
て、命令はメモリ内の任意のビット位置で開始すること
ができ、したがって、この命令セットに関連する命令ア
ドレスに対しては３２ビットを全て指定する必要があ
る。しかしながら、第２の命令セットに対しては、命令
はメモリ内の利用できる全ての場所のサブセット、例え
ば、一つおきのビット位置で開始するよう制約されるこ
とがある。同様に、第３の命令セットは命令をメモリ内
のどこに、例えば、３ビット位置おきに配置できるかに
ついて異なる制約を受けることがある。このような状況
では、第２および第３の命令セット内の命令に対する命
令アドレスの最下位１ビット以上が常に同じ値を有し、
したがって指定する必要がないことは明らかである。例
えば、第２の命令セット内の命令がメモリ内の一つおき
のビット位置で開始することができ、第３の命令セット
内の命令がメモリ内の３つおきのビット位置で開始する
ことができる場合には、第２の命令セットの命令アドレ
スに対する最下位ビットは無視することができ、第３の
命令セットの命令アドレスに対する最下位２ビットは無
視することができることは明らかである。したがって、
このような状況では、たとえ標準的に全てが３２ビット
アドレスとして表わされる場合であっても、異なる命令
セット内の命令アドレスに対して異なる命令アドレスビ
ット数を指定する必要があることは明らかである。
り指定される状況を考える。第１の命令セットに対し
て、命令はメモリ内の任意のビット位置で開始すること
ができ、したがって、この命令セットに関連する命令ア
ドレスに対しては３２ビットを全て指定する必要があ
る。しかしながら、第２の命令セットに対しては、命令
はメモリ内の利用できる全ての場所のサブセット、例え
ば、一つおきのビット位置で開始するよう制約されるこ
とがある。同様に、第３の命令セットは命令をメモリ内
のどこに、例えば、３ビット位置おきに配置できるかに
ついて異なる制約を受けることがある。このような状況
では、第２および第３の命令セット内の命令に対する命
令アドレスの最下位１ビット以上が常に同じ値を有し、
したがって指定する必要がないことは明らかである。例
えば、第２の命令セット内の命令がメモリ内の一つおき
のビット位置で開始することができ、第３の命令セット
内の命令がメモリ内の３つおきのビット位置で開始する
ことができる場合には、第２の命令セットの命令アドレ
スに対する最下位ビットは無視することができ、第３の
命令セットの命令アドレスに対する最下位２ビットは無
視することができることは明らかである。したがって、
このような状況では、たとえ標準的に全てが３２ビット
アドレスとして表わされる場合であっても、異なる命令
セット内の命令アドレスに対して異なる命令アドレスビ
ット数を指定する必要があることは明らかである。
【００１３】符号化論理の機能を実施することができる
いくつかの異なる方法があることがお判りであろう。例
えば、符号化される各命令アドレスはその命令が関連す
る命令セットに応じて適切なビット数だけ右シフトし
て、指定する必要がある命令アドレスビットだけを分離
することができ、異なるビットパターンは適切にシフト
された命令アドレスへプリペンドされてｎ−ビット符号
化命令アドレスを形成する。
いくつかの異なる方法があることがお判りであろう。例
えば、符号化される各命令アドレスはその命令が関連す
る命令セットに応じて適切なビット数だけ右シフトし
て、指定する必要がある命令アドレスビットだけを分離
することができ、異なるビットパターンは適切にシフト
された命令アドレスへプリペンドされてｎ−ビット符号
化命令アドレスを形成する。
【００１４】したがって、命令アドレスが３２−ビット
により指定される前の例を考えると、第１の命令セット
内の命令は３２ビット全てを指定する必要があり、第２
の命令セット内の命令は３１ビットを指定する必要があ
り、第３の命令セット内の命令は３０ビットを指定する
必要があり、第１の命令セットに関連する命令アドレス
は右シフトされず、第２の命令セットに関連する命令ア
ドレスは１ビット右シフトされ、第３の命令セットに関
連する命令アドレスは２ビット右シフトされることが判
る。次に、符号化された命令アドレスが同じ長さとなる
ように異なるビットパターンをシフトされた命令アドレ
スへプリペンドすることができる。符号化命令アドレス
の最上位ビット位置内の異なるビットパターンはこれら
の命令アドレスが関連する命令セットに関する情報を暗
黙的に提供する。
により指定される前の例を考えると、第１の命令セット
内の命令は３２ビット全てを指定する必要があり、第２
の命令セット内の命令は３１ビットを指定する必要があ
り、第３の命令セット内の命令は３０ビットを指定する
必要があり、第１の命令セットに関連する命令アドレス
は右シフトされず、第２の命令セットに関連する命令ア
ドレスは１ビット右シフトされ、第３の命令セットに関
連する命令アドレスは２ビット右シフトされることが判
る。次に、符号化された命令アドレスが同じ長さとなる
ように異なるビットパターンをシフトされた命令アドレ
スへプリペンドすることができる。符号化命令アドレス
の最上位ビット位置内の異なるビットパターンはこれら
の命令アドレスが関連する命令セットに関する情報を暗
黙的に提供する。
【００１５】命令セットに応じてプリペンドされる異な
るビットパターン間の対応性は必要ないことが判る。し
かしながら、好ましい実施例では、各命令セットに対し
てその命令セットからの命令アドレスの指定された命令
アドレスビットへプリペンドされたビットパターンは、
シフトされたパターンにより異なる命令セットの命令ア
ドレスの指定された命令アドレスビットへプリペンドさ
れたビットパターンと関連づけられる。例えば、３つの
命令セットの前例を考えると、ビットパターン“１”を
第１の命令セットの命令アドレスへ加えることができ、
ビットパターン“０１”を第２の命令セットの命令アド
レスへ加えることができ、ビットパターン“００１”を
第３の命令セットの命令アドレスへ加えることができ
る。
るビットパターン間の対応性は必要ないことが判る。し
かしながら、好ましい実施例では、各命令セットに対し
てその命令セットからの命令アドレスの指定された命令
アドレスビットへプリペンドされたビットパターンは、
シフトされたパターンにより異なる命令セットの命令ア
ドレスの指定された命令アドレスビットへプリペンドさ
れたビットパターンと関連づけられる。例えば、３つの
命令セットの前例を考えると、ビットパターン“１”を
第１の命令セットの命令アドレスへ加えることができ、
ビットパターン“０１”を第２の命令セットの命令アド
レスへ加えることができ、ビットパターン“００１”を
第３の命令セットの命令アドレスへ加えることができ
る。
【００１６】前記した符号化命令アドレスを発生するの
と等価の任意の計算を使用できることは明らかである。
例えば、予め定められたビットパターンを指定された命
令アドレスビットへプリペンドして中間値を形成するこ
とができ、次にｎビットが中間値から符号化命令アドレ
スとして選択される。符号化命令アドレスを形成するｎ
ビットを選択することができるいくつかの異なる方法が
あることは明らかである。例えば、関連する命令セット
（すなわち、指定する必要があるビットだけでなく、全
アドレスビットが含まれる）に無関係に、全命令アドレ
スが中間値内で同じビット数で表わされる場合、命令ア
ドレスが関連する命令セットに応じてｎビットの異なる
選択が行われる。例えば、前の例を考えると、命令アド
レスが第３の命令セットに関連し最下位２ビットは無関
係である場合には、符号化命令アドレスとして選択され
るｎ−ビットの最下位ビットはビット位置２である。ま
た、中間値を発生する時に指定する必要がある命令アド
レスビットしか使用されない場合には、命令アドレスが
どの命令に関連するかに無関係に、符号化された命令ア
ドレスは常に中間値の最下位ｎビットを選択することに
より形成されることは明らかである。
と等価の任意の計算を使用できることは明らかである。
例えば、予め定められたビットパターンを指定された命
令アドレスビットへプリペンドして中間値を形成するこ
とができ、次にｎビットが中間値から符号化命令アドレ
スとして選択される。符号化命令アドレスを形成するｎ
ビットを選択することができるいくつかの異なる方法が
あることは明らかである。例えば、関連する命令セット
（すなわち、指定する必要があるビットだけでなく、全
アドレスビットが含まれる）に無関係に、全命令アドレ
スが中間値内で同じビット数で表わされる場合、命令ア
ドレスが関連する命令セットに応じてｎビットの異なる
選択が行われる。例えば、前の例を考えると、命令アド
レスが第３の命令セットに関連し最下位２ビットは無関
係である場合には、符号化命令アドレスとして選択され
るｎ−ビットの最下位ビットはビット位置２である。ま
た、中間値を発生する時に指定する必要がある命令アド
レスビットしか使用されない場合には、命令アドレスが
どの命令に関連するかに無関係に、符号化された命令ア
ドレスは常に中間値の最下位ｎビットを選択することに
より形成されることは明らかである。
【００１７】前記したように、本発明の好ましい実施例
は命令アドレスを有する命令セット情報を符号化するた
めの必要な効率的な技術、したがって、命令アドレスを
有する命令セット情報を追跡することが望ましい任意の
インプリメンテーションにおいて有益な技術を提供す
る。可能であれば常に追跡されるデータの量を低減する
一般的な要望があれば、本発明により発生される符号化
命令アドレスをより効率的に表わす技術を提供するのが
有益である。
は命令アドレスを有する命令セット情報を符号化するた
めの必要な効率的な技術、したがって、命令アドレスを
有する命令セット情報を追跡することが望ましい任意の
インプリメンテーションにおいて有益な技術を提供す
る。可能であれば常に追跡されるデータの量を低減する
一般的な要望があれば、本発明により発生される符号化
命令アドレスをより効率的に表わす技術を提供するのが
有益である。
【００１８】したがって、好ましい実施例では、本装置
はさらにその符号化命令アドレスを複数のｘ−ビットセ
クションへ分割し、各ｘ−ビットセクションを先行する
符号化命令アドレスの対応するｘ−ビットセクションと
比較し、先行する符号化命令アドレスの対応するｘ−ビ
ットセクションとは異なる最上位ｘ−ビットセクション
を圧縮符号化命令アドレスとして、任意のより下位のｘ
−ビットセクションと共に、出力するのと等価の計算を
実施することにより前記符号化命令アドレスを圧縮する
圧縮論理を含んでいる。好ましい実施例では、最下位ｘ
−ビットセクションは常に出力される。
はさらにその符号化命令アドレスを複数のｘ−ビットセ
クションへ分割し、各ｘ−ビットセクションを先行する
符号化命令アドレスの対応するｘ−ビットセクションと
比較し、先行する符号化命令アドレスの対応するｘ−ビ
ットセクションとは異なる最上位ｘ−ビットセクション
を圧縮符号化命令アドレスとして、任意のより下位のｘ
−ビットセクションと共に、出力するのと等価の計算を
実施することにより前記符号化命令アドレスを圧縮する
圧縮論理を含んでいる。好ましい実施例では、最下位ｘ
−ビットセクションは常に出力される。
【００１９】しばしば任意の特定の命令アドレスは前の
命令アドレスと僅かしか違わず、したがって、命令アド
レスの最上位数ビットはしばしば同一であるため、典型
的にそれにより符号化命令アドレスの著しい圧縮が行わ
れる。本発明に従って、符号化命令アドレスの最上位ビ
ットは使用される命令セットを暗黙的に識別するが、そ
れはかなり不規則的に変化するため、前記した圧縮技術
により多くの符号化命令アドレスを著しく圧縮できるこ
とが判る。
命令アドレスと僅かしか違わず、したがって、命令アド
レスの最上位数ビットはしばしば同一であるため、典型
的にそれにより符号化命令アドレスの著しい圧縮が行わ
れる。本発明に従って、符号化命令アドレスの最上位ビ
ットは使用される命令セットを暗黙的に識別するが、そ
れはかなり不規則的に変化するため、前記した圧縮技術
により多くの符号化命令アドレスを著しく圧縮できるこ
とが判る。
【００２０】さらに、符号化命令アドレスが発生される
方法により、任意の無関係なアドレスビットが廃棄され
ていることがあり、したがって、これは指定する必要が
ある命令アドレスビットが命令アドレス内に与えられた
総命令アドレスビット数よりも少ない命令セットに関連
する任意の命令アドレスに対する圧縮効率を改善するの
を助けることが判る。前の例に戻って、命令セット３か
らの命令アドレスが３０ビットしか指定する必要がなけ
れば、命令アドレスの最下位２ビットは圧縮が適用され
る前に省かれ、したがって、これは圧縮技術の効率を高
めるのを助けることが判る。
方法により、任意の無関係なアドレスビットが廃棄され
ていることがあり、したがって、これは指定する必要が
ある命令アドレスビットが命令アドレス内に与えられた
総命令アドレスビット数よりも少ない命令セットに関連
する任意の命令アドレスに対する圧縮効率を改善するの
を助けることが判る。前の例に戻って、命令セット３か
らの命令アドレスが３０ビットしか指定する必要がなけ
れば、命令アドレスの最下位２ビットは圧縮が適用され
る前に省かれ、したがって、これは圧縮技術の効率を高
めるのを助けることが判る。
【００２１】前記した圧縮技術の潜在的な一つの問題点
は各圧縮符号化命令アドレスがいつ開始および終了する
かを決定することであり、それは各圧縮された符号化命
令アドレスを形成するｘ−ビットセクション数は、圧縮
される特定の符号化命令アドレスの先行する符号化命令
アドレスと類似する程度に応じて変動するためである。
は各圧縮符号化命令アドレスがいつ開始および終了する
かを決定することであり、それは各圧縮された符号化命
令アドレスを形成するｘ−ビットセクション数は、圧縮
される特定の符号化命令アドレスの先行する符号化命令
アドレスと類似する程度に応じて変動するためである。
【００２２】この潜在的問題を解決するために、好まし
い実施例では、圧縮論理はそこから出力される各ｘ−ビ
ットセクションにそれが圧縮符号化命令アドレスとして
出力される最後のｘ−ビットセクションであるかを示す
フラグを関連付けるようにされている。好ましい実施例
では、圧縮論理から複数のｘ−ビットセクションが出力
される場合には、複数のｘ−ビットセクションは最下位
ｘ−ビットセクションで開始して逐次出力される。
い実施例では、圧縮論理はそこから出力される各ｘ−ビ
ットセクションにそれが圧縮符号化命令アドレスとして
出力される最後のｘ−ビットセクションであるかを示す
フラグを関連付けるようにされている。好ましい実施例
では、圧縮論理から複数のｘ−ビットセクションが出力
される場合には、複数のｘ−ビットセクションは最下位
ｘ−ビットセクションで開始して逐次出力される。
【００２３】どのフラグがどのｘ−ビットセクションに
関連するかを決定できるかぎり、フラグは各ｘ−ビット
セクションへ別々の信号として出力できることが判る。
しかしながら、好ましい実施例では、圧縮論理はさらに
そこから出力される各ｘ−ビットセクションをｙビット
へ拡張するようにされており、最上位ｙ−ｘビットはフ
ラグを含んでいる。したがって、このような好ましい実
施例では、圧縮論理からの出力は最上位ｙ−ｘビットが
フラグを含むｙ−ビットセクション系列であるように、
フラグは実際上各出力セクション内に含まれる。
関連するかを決定できるかぎり、フラグは各ｘ−ビット
セクションへ別々の信号として出力できることが判る。
しかしながら、好ましい実施例では、圧縮論理はさらに
そこから出力される各ｘ−ビットセクションをｙビット
へ拡張するようにされており、最上位ｙ−ｘビットはフ
ラグを含んでいる。したがって、このような好ましい実
施例では、圧縮論理からの出力は最上位ｙ−ｘビットが
フラグを含むｙ−ビットセクション系列であるように、
フラグは実際上各出力セクション内に含まれる。
【００２４】任意数のビットを使用してフラグを指定で
きることがお判りであろう。しかしながら、好ましい実
施例では、フラグは単一ビットである。特に、好ましい
実施例では、圧縮符号化命令アドレスはそのセクション
が圧縮符号化命令アドレスの最後のセクションであるか
どうかを最上位ビットが識別する８−ビットセクション
系列を含むようにｙは８でありｘは７である。
きることがお判りであろう。しかしながら、好ましい実
施例では、フラグは単一ビットである。特に、好ましい
実施例では、圧縮符号化命令アドレスはそのセクション
が圧縮符号化命令アドレスの最後のセクションであるか
どうかを最上位ビットが識別する８−ビットセクション
系列を含むようにｙは８でありｘは７である。
【００２５】符号化論理はさまざまな形式をとることが
できることが判る。例えば、前記したように、それは命
令セットの表示に応答して適切な右シフトを確認し、も
しあれば、それを各入力命令アドレスへ適用するシフト
論理を含むことができる。次に、予め定められたビット
パターンを適切にシフトされた命令アドレスへプリペン
ドすることができ、その後最下位ｎ−ビットが符号化命
令アドレスとして出力される。命令セットに応じて適用
される異なる右シフトが与えられると、命令アドレスが
関連する命令セットに応じて、符号化命令アドレスの最
上位ビット位置に異なるビットパターンが存在すること
が判る。
できることが判る。例えば、前記したように、それは命
令セットの表示に応答して適切な右シフトを確認し、も
しあれば、それを各入力命令アドレスへ適用するシフト
論理を含むことができる。次に、予め定められたビット
パターンを適切にシフトされた命令アドレスへプリペン
ドすることができ、その後最下位ｎ−ビットが符号化命
令アドレスとして出力される。命令セットに応じて適用
される異なる右シフトが与えられると、命令アドレスが
関連する命令セットに応じて、符号化命令アドレスの最
上位ビット位置に異なるビットパターンが存在すること
が判る。
【００２６】しかしながら、好ましい実施例では、符号
化論理は中間値および中間値内に含まれる命令アドレス
に関連する命令セットを識別する識別子信号を受信する
ｎ−ビットセクター論理を含み、ｎ−ビットセクターは
識別子信号に応じて中間値の予め定められたｎ−ビット
を出力するようにされている。このような実施例では、
中間値は命令アドレスに対していかなる右シフトも実施
することなく発生され、中間値からのｎ−ビットの適切
な選択は識別子信号に応じてなされることが考えられ
る。このようなプロセスにより、個別命令アドレスの適
切な右シフトを実施し続いて最下位ｎ−ビットを出力し
て発生されるのと同じ符号化命令アドレスが発生される
ことが判る。
化論理は中間値および中間値内に含まれる命令アドレス
に関連する命令セットを識別する識別子信号を受信する
ｎ−ビットセクター論理を含み、ｎ−ビットセクターは
識別子信号に応じて中間値の予め定められたｎ−ビット
を出力するようにされている。このような実施例では、
中間値は命令アドレスに対していかなる右シフトも実施
することなく発生され、中間値からのｎ−ビットの適切
な選択は識別子信号に応じてなされることが考えられ
る。このようなプロセスにより、個別命令アドレスの適
切な右シフトを実施し続いて最下位ｎ−ビットを出力し
て発生されるのと同じ符号化命令アドレスが発生される
ことが判る。
【００２７】好ましい実施例では、圧縮論理は複数の比
較器を含み、各比較器が符号化命令アドレスの対応する
ｘ−ビットセクションを受信するようにされており、さ
らに先行する符号化命令アドレスの対応するｘ−ビット
セクションを格納するための一時記憶装置を含み、比較
器は２つのｘ−ビットセクションを比較してそれらが異
なる場合にセットされる差信号を発生するようにされて
いる。好ましい実施例では、一時記憶装置はレジスタの
形状をとり、レジスタは現在ｘ−ビットセクションを格
納するのにも使用される。次に、２つのレジスタからの
出力は適切な差信号を発生するために比較される。
較器を含み、各比較器が符号化命令アドレスの対応する
ｘ−ビットセクションを受信するようにされており、さ
らに先行する符号化命令アドレスの対応するｘ−ビット
セクションを格納するための一時記憶装置を含み、比較
器は２つのｘ−ビットセクションを比較してそれらが異
なる場合にセットされる差信号を発生するようにされて
いる。好ましい実施例では、一時記憶装置はレジスタの
形状をとり、レジスタは現在ｘ−ビットセクションを格
納するのにも使用される。次に、２つのレジスタからの
出力は適切な差信号を発生するために比較される。
【００２８】さらに、好ましい実施例では、比較論理は
圧縮論理から出力される各ｘ−ビットセクションに対し
て複数の比較器により発生される差信号の予め定められ
た組合せに基づくフラグを発生するようにされたフラグ
発生器論理を含み、より上位のｘ−ビットセクションも
出力される場合には特定のｘ−ビットセクションに対す
るフラグがセットされるようにされる。したがって、こ
のような実施例では、フラグはもう一つのｘ−ビットセ
クションがそのｘ−ビットセクションに続くことを示す
ようにセットされ、対応するｘ−ビットセクションが圧
縮符号化命令アドレスとして出力される最後のセクショ
ンであればフラグはセットされないままとされる。フラ
グ発生器論理は論理ゲートの任意適切な配線により形成
できることをお判り願いたい。しかしながら、好ましい
実施例では、対応する差信号またはより上位のｘ−ビッ
トセクションの差信号がセットされる場合に特定のｘ−
ビットセクションに対するフラグがセットされるのを保
証するのにＯＲゲート列が使用される。
圧縮論理から出力される各ｘ−ビットセクションに対し
て複数の比較器により発生される差信号の予め定められ
た組合せに基づくフラグを発生するようにされたフラグ
発生器論理を含み、より上位のｘ−ビットセクションも
出力される場合には特定のｘ−ビットセクションに対す
るフラグがセットされるようにされる。したがって、こ
のような実施例では、フラグはもう一つのｘ−ビットセ
クションがそのｘ−ビットセクションに続くことを示す
ようにセットされ、対応するｘ−ビットセクションが圧
縮符号化命令アドレスとして出力される最後のセクショ
ンであればフラグはセットされないままとされる。フラ
グ発生器論理は論理ゲートの任意適切な配線により形成
できることをお判り願いたい。しかしながら、好ましい
実施例では、対応する差信号またはより上位のｘ−ビッ
トセクションの差信号がセットされる場合に特定のｘ−
ビットセクションに対するフラグがセットされるのを保
証するのにＯＲゲート列が使用される。
【００２９】好ましくは、さらに、比較論理は出力され
る各ｘ−ビットセクションにその対応するフラグをプリ
ペンドすることにより圧縮符号化命令アドレスを発生
し、出力圧縮符号化命令アドレスとしてｙ−ビットセク
ション系列を発生する出力発生器を含んでいる。出力発
生器はさまざまな方法で構成できることがお判りであろ
う。しかしながら、好ましい実施例では、出力発生器の
機能はフラグ発生器論理および対応するｘ−ビットセク
ションにより発生されるフラグの適切なハードワイヤリ
ングにより直接実施される。
る各ｘ−ビットセクションにその対応するフラグをプリ
ペンドすることにより圧縮符号化命令アドレスを発生
し、出力圧縮符号化命令アドレスとしてｙ−ビットセク
ション系列を発生する出力発生器を含んでいる。出力発
生器はさまざまな方法で構成できることがお判りであろ
う。しかしながら、好ましい実施例では、出力発生器の
機能はフラグ発生器論理および対応するｘ−ビットセク
ションにより発生されるフラグの適切なハードワイヤリ
ングにより直接実施される。
【００３０】本発明の前記した符号化論理および圧縮論
理は命令アドレスを有する命令セット情報を追跡したい
任意のインプリメンテーションにおいて有益に利用でき
ることがお判りであろう。しかしながら、好ましい実施
例では、符号化論理および圧縮論理は処理回路のアクテ
ィビティを追跡するのに使用されるトレースモジュール
内に設けられる。
理は命令アドレスを有する命令セット情報を追跡したい
任意のインプリメンテーションにおいて有益に利用でき
ることがお判りであろう。しかしながら、好ましい実施
例では、符号化論理および圧縮論理は処理回路のアクテ
ィビティを追跡するのに使用されるトレースモジュール
内に設けられる。
【００３１】したがって、本発明の第２の側面に従っ
て、データ処理装置用トレーシングツールが提供され、
データ処理装置は処理命令の複数の命令セットのいずれ
かからの処理命令を実行する処理回路を有し、各処理命
令はメモリ内のその処理命令の場所を識別する命令アド
レスにより指定され、異なる命令セット内の処理命令に
対して命令アドレス内に異なる命令アドレスビット数を
指定する必要があり、トレーシングツールはその命令に
対応する命令セットの表示を有する命令アドレスを符号
化してｘ−ビット符号化命令アドレスを発生する符号化
論理を含み、符号化論理はビットパターンを指定された
命令アドレスビットへプリペンドすることにより指定さ
れた命令アドレスビットをｘ−ビットへ拡張するのと等
価の計算を実施することにより符号化を実施するように
されており、プリペンドされるビットパターンはその命
令に対応する命令セットによって決まる。
て、データ処理装置用トレーシングツールが提供され、
データ処理装置は処理命令の複数の命令セットのいずれ
かからの処理命令を実行する処理回路を有し、各処理命
令はメモリ内のその処理命令の場所を識別する命令アド
レスにより指定され、異なる命令セット内の処理命令に
対して命令アドレス内に異なる命令アドレスビット数を
指定する必要があり、トレーシングツールはその命令に
対応する命令セットの表示を有する命令アドレスを符号
化してｘ−ビット符号化命令アドレスを発生する符号化
論理を含み、符号化論理はビットパターンを指定された
命令アドレスビットへプリペンドすることにより指定さ
れた命令アドレスビットをｘ−ビットへ拡張するのと等
価の計算を実施することにより符号化を実施するように
されており、プリペンドされるビットパターンはその命
令に対応する命令セットによって決まる。
【００３２】好ましい実施例では、トレーシングツール
は、さらに、符号化命令アドレスを複数のｘ−ビットセ
クションへ分割し、各ｘ−ビットセクションを先行する
符号化命令アドレスの対応するｘ−ビットセクションと
比較し、圧縮符号化命令アドレスとして先行する符号化
命令アドレスの対応するｘ−ビットセクションとは異な
る最上位ｘ−ビットセクションを、任意のより下位のｘ
−ビットセクションと共に、出力するのと等価の計算を
実施することにより符号化命令アドレスを圧縮する圧縮
論理を含んでいる。
は、さらに、符号化命令アドレスを複数のｘ−ビットセ
クションへ分割し、各ｘ−ビットセクションを先行する
符号化命令アドレスの対応するｘ−ビットセクションと
比較し、圧縮符号化命令アドレスとして先行する符号化
命令アドレスの対応するｘ−ビットセクションとは異な
る最上位ｘ−ビットセクションを、任意のより下位のｘ
−ビットセクションと共に、出力するのと等価の計算を
実施することにより符号化命令アドレスを圧縮する圧縮
論理を含んでいる。
【００３３】第３の側面から見て、本発明は命令セット
情報を格納する方法を提供し、処理回路が処理命令の複
数の命令セットのいずれかからの処理命令を実行するよ
うにされており、各処理命令はメモリ内のその処理命令
の場所を識別する命令アドレスにより指定され、異なる
命令セット内の処理命令に対して命令アドレス内に異な
る命令アドレスビット数を指定する必要があり、前記方
法はビットパターンを指定された命令アドレスビットへ
プリペンドすることにより指定された命令アドレスビッ
トをｎ−ビットへ拡張するのと等価の計算を実施するこ
とにより、その命令に対応する命令セットの表示を有す
る命令アドレスを符号化してｎ−ビット符号化命令アド
レスを発生するステップを含み、プリペンドされるビッ
トパターンはその命令に対応する命令セットによって決
まる。
情報を格納する方法を提供し、処理回路が処理命令の複
数の命令セットのいずれかからの処理命令を実行するよ
うにされており、各処理命令はメモリ内のその処理命令
の場所を識別する命令アドレスにより指定され、異なる
命令セット内の処理命令に対して命令アドレス内に異な
る命令アドレスビット数を指定する必要があり、前記方
法はビットパターンを指定された命令アドレスビットへ
プリペンドすることにより指定された命令アドレスビッ
トをｎ−ビットへ拡張するのと等価の計算を実施するこ
とにより、その命令に対応する命令セットの表示を有す
る命令アドレスを符号化してｎ−ビット符号化命令アド
レスを発生するステップを含み、プリペンドされるビッ
トパターンはその命令に対応する命令セットによって決
まる。
【００３４】本発明の好ましい実施例では、前記方法
は、さらに、（ａ）符号化命令アドレスを複数のｘ−ビ
ットセクションへ分割し、（ｂ）各ｘ−ビットセクショ
ンを先行する符号化命令アドレスの対応するｘ−ビット
セクションと比較し、（ｃ）圧縮符号化命令アドレスと
して先行する符号化命令アドレスの対応するｘ−ビット
セクションとは異なる最上位ｘ−ビットセクションを、
任意のより下位のｘ−ビットセクションと共に、出力す
るのと等価の計算を実施することにより前記符号化命令
アドレスを圧縮するステップを含んでいる。
は、さらに、（ａ）符号化命令アドレスを複数のｘ−ビ
ットセクションへ分割し、（ｂ）各ｘ−ビットセクショ
ンを先行する符号化命令アドレスの対応するｘ−ビット
セクションと比較し、（ｃ）圧縮符号化命令アドレスと
して先行する符号化命令アドレスの対応するｘ−ビット
セクションとは異なる最上位ｘ−ビットセクションを、
任意のより下位のｘ−ビットセクションと共に、出力す
るのと等価の計算を実施することにより前記符号化命令
アドレスを圧縮するステップを含んでいる。
【００３５】本発明は（ｉ）圧縮符号化命令アドレスを
形成するｘ−ビットセクション数を決定し、（ｉｉ）先
行する符号化命令アドレスの対応するｘ−ビットセクシ
ョンから得られる追加ｘ−ビットセクションを取り入れ
ることにより、必要に応じて、圧縮符号化命令アドレス
をｎ−ビットへ拡張して符号化命令アドレスを作り出す
のと等価の計算を実施することにより、本発明の第３の
側面の方法に従って発生される圧縮符号化命令アドレス
を伸張する方法にも関連している。
形成するｘ−ビットセクション数を決定し、（ｉｉ）先
行する符号化命令アドレスの対応するｘ−ビットセクシ
ョンから得られる追加ｘ−ビットセクションを取り入れ
ることにより、必要に応じて、圧縮符号化命令アドレス
をｎ−ビットへ拡張して符号化命令アドレスを作り出す
のと等価の計算を実施することにより、本発明の第３の
側面の方法に従って発生される圧縮符号化命令アドレス
を伸張する方法にも関連している。
【００３６】好ましい実施例では、前記方法は、さら
に、予め定められたビットパターンから命令アドレスが
関連する命令セットを決定し、予め定められたビットパ
ターンを除去して指定された命令アドレスビットを得る
のと等価の計算を実施することにより符号化命令アドレ
スを復号するステップを含んでいる。
に、予め定められたビットパターンから命令アドレスが
関連する命令セットを決定し、予め定められたビットパ
ターンを除去して指定された命令アドレスビットを得る
のと等価の計算を実施することにより符号化命令アドレ
スを復号するステップを含んでいる。
【００３７】第４の側面から見て、本発明はその第３の
側面の方法に従って装置を制御するコンピュータプログ
ラムを備えたコンピュータプログラムプロダクトを提供
する。
側面の方法に従って装置を制御するコンピュータプログ
ラムを備えたコンピュータプログラムプロダクトを提供
する。
【００３８】
【発明の実施の形態】本発明の好ましい実施例を記述す
る目的で、オンチップトレーシング技術、およびトレー
スされる命令アドレスを有する命令セット情報のトレー
シングについて説明する。
る目的で、オンチップトレーシング技術、およびトレー
スされる命令アドレスを有する命令セット情報のトレー
シングについて説明する。
【００３９】図１はオンチップトレーシング機構を提供
するデータ処理システム２を略示している。集積回路４
はマイクロプロセッサコア６、キャッシュメモリ８、オ
ンチップトレースモジュールコントローラ１０およびオ
ンチップトレースバァッファ１２を含んでいる。集積回
路４はキャッシュメモリ８内でキャッシュミスが生じる
時にアクセスされる外部メモリ１４に接続されている。
汎用コンピュータ１６がオンチップトレースモジュール
コントローラ１０およびオンチップトレースバァッファ
１２に接続され、汎用コンピュータ１６で実行するソフ
トウェアを使用してこれらの要素からのトレーシングデ
ータのストリームを回復および解析するように働く。
するデータ処理システム２を略示している。集積回路４
はマイクロプロセッサコア６、キャッシュメモリ８、オ
ンチップトレースモジュールコントローラ１０およびオ
ンチップトレースバァッファ１２を含んでいる。集積回
路４はキャッシュメモリ８内でキャッシュミスが生じる
時にアクセスされる外部メモリ１４に接続されている。
汎用コンピュータ１６がオンチップトレースモジュール
コントローラ１０およびオンチップトレースバァッファ
１２に接続され、汎用コンピュータ１６で実行するソフ
トウェアを使用してこれらの要素からのトレーシングデ
ータのストリームを回復および解析するように働く。
【００４０】しばしば、プロセッサコア６は動作中に外
部メモリ１４内に実際に存在するスペースよりも多くの
データ処理命令およびデータにアクセスすることが必要
となることがある。例えば、外部メモリ１４は１ＭＢの
サイズを有することができるが、プロセッサコア６は典
型的に３２−ビットアドレスを指定することができ、そ
のため４ＧＢの命令およびデータを指定することができ
る。したがって、プロセッサコア６により必要とされる
全命令およびデータが外部記憶装置１８、例えばハード
ディスク、内に格納され、プロセッサコア６が特定の動
作状態で動作する時にその動作状態に対する関連する命
令およびデータが外部メモリ１４内へロードされる。
部メモリ１４内に実際に存在するスペースよりも多くの
データ処理命令およびデータにアクセスすることが必要
となることがある。例えば、外部メモリ１４は１ＭＢの
サイズを有することができるが、プロセッサコア６は典
型的に３２−ビットアドレスを指定することができ、そ
のため４ＧＢの命令およびデータを指定することができ
る。したがって、プロセッサコア６により必要とされる
全命令およびデータが外部記憶装置１８、例えばハード
ディスク、内に格納され、プロセッサコア６が特定の動
作状態で動作する時にその動作状態に対する関連する命
令およびデータが外部メモリ１４内へロードされる。
【００４１】図２は図１のオンチップトレースモジュー
ル内に設けられるコンポーネントをより詳細に示すブロ
ック図である。オンチップトレースモジュール１０はプ
ロセッサコア６により実施される処理を示すオーバーパ
ス１０５データを受信するようにされている。図１に関
して、これはコアから直接受信される追加コントロール
タイプデータ（例えば、命令アドレスがインデクスされ
ている表示、ある命令がある理由によりその条件コード
に失敗した表示、等）と共に、コア６、キャッシュ８、
およびオンチップトレースモジュール１０を接続するバ
スから受信することができる。
ル内に設けられるコンポーネントをより詳細に示すブロ
ック図である。オンチップトレースモジュール１０はプ
ロセッサコア６により実施される処理を示すオーバーパ
ス１０５データを受信するようにされている。図１に関
して、これはコアから直接受信される追加コントロール
タイプデータ（例えば、命令アドレスがインデクスされ
ている表示、ある命令がある理由によりその条件コード
に失敗した表示、等）と共に、コア６、キャッシュ８、
およびオンチップトレースモジュール１０を接続するバ
スから受信することができる。
【００４２】同期論理１００が着信信号をオンチップト
レースモジュール内で使用するのにより適切な信号の内
部バージョンへ変換するようにされている。次に、これ
らの内部バージョンはトリガー１１０および制御論理１
２０へ送られるが、トリガー１１０および制御論理１２
０は必ずしも同じ信号を受信する必要はないことがお判
りであろう。基本的に、トリガー１１０はトリガー可能
なイベント、例えば、命令アドレス、データ値、レジス
タアクセス、等に関連するデータを受信する必要があ
る。制御論理１２０はトリガー１１０により発せられる
イネーブル信号に応じてトレースする必要がある任意の
データを受信する必要がある。制御論理１２０は、さら
に、汎用コンピュータ１６からパス１２５を介して構成
情報を受信するようにされており、次に、トリガー論理
構成をセットアップするために、パス１１５を介してト
リガー１１０へ信号を発するようにされている。
レースモジュール内で使用するのにより適切な信号の内
部バージョンへ変換するようにされている。次に、これ
らの内部バージョンはトリガー１１０および制御論理１
２０へ送られるが、トリガー１１０および制御論理１２
０は必ずしも同じ信号を受信する必要はないことがお判
りであろう。基本的に、トリガー１１０はトリガー可能
なイベント、例えば、命令アドレス、データ値、レジス
タアクセス、等に関連するデータを受信する必要があ
る。制御論理１２０はトリガー１１０により発せられる
イネーブル信号に応じてトレースする必要がある任意の
データを受信する必要がある。制御論理１２０は、さら
に、汎用コンピュータ１６からパス１２５を介して構成
情報を受信するようにされており、次に、トリガー論理
構成をセットアップするために、パス１１５を介してト
リガー１１０へ信号を発するようにされている。
【００４３】トレースストリームの発生を来たさなけれ
ばならないイベントを検出する時は常に、トリガー１１
０はパス１３５を介して制御論理１２０へイネーブル信
号を送ってトレースをターンオンオフさせる。制御論理
はパス１４５を介して必要なトレースデータをトレース
バァッファへ出力することにより反応する。パス１３５
を介して多様なイネーブル信号を提供してトレースすべ
き信号のタイプ、例えば、トレースオンリー命令、トレ
ース命令およびデータ等を識別できることが判る。
ばならないイベントを検出する時は常に、トリガー１１
０はパス１３５を介して制御論理１２０へイネーブル信
号を送ってトレースをターンオンオフさせる。制御論理
はパス１４５を介して必要なトレースデータをトレース
バァッファへ出力することにより反応する。パス１３５
を介して多様なイネーブル信号を提供してトレースすべ
き信号のタイプ、例えば、トレースオンリー命令、トレ
ース命令およびデータ等を識別できることが判る。
【００４４】好ましい実施例では、オンチップトレース
モジュール１０の制御論理１２０には命令アドレスを有
する命令セット情報を符号化し、次にこのような符号化
命令アドレスをパス１４５を介してトレースバァッファ
へ出力する前に圧縮できるようにする追加論理が提供さ
れる。
モジュール１０の制御論理１２０には命令アドレスを有
する命令セット情報を符号化し、次にこのような符号化
命令アドレスをパス１４５を介してトレースバァッファ
へ出力する前に圧縮できるようにする追加論理が提供さ
れる。
【００４５】制御論理１２０内で実施される符号化が図
３に略示されており、プロセッサコア６により使用され
る３つの異なる命令セットは“ＡＲＭ”，“Ｔｈｕｍ
ｂ”および“Ｊａｖａ（登録商標）”の名称で識別され
ている。本発明の好ましい実施例では、命令アドレスは
３２ビット長である。Ｊａｖａ命令はメモリ内の任意の
アドレス位置で開始することができ、したがって、３２
ビット全てをＪａｖａ命令アドレス２２０内で指定する
必要がある。しかしながら、Ｔｈｕｍｂ命令はメモリ内
の偶アドレス位置、例えば、位置０，位置２，位置４，
位置６，等でしか開始することができない。したがっ
て、３２ビットＴｈｕｍｂ命令アドレス２１０内のビッ
ト位置０は常にゼロである。
３に略示されており、プロセッサコア６により使用され
る３つの異なる命令セットは“ＡＲＭ”，“Ｔｈｕｍ
ｂ”および“Ｊａｖａ（登録商標）”の名称で識別され
ている。本発明の好ましい実施例では、命令アドレスは
３２ビット長である。Ｊａｖａ命令はメモリ内の任意の
アドレス位置で開始することができ、したがって、３２
ビット全てをＪａｖａ命令アドレス２２０内で指定する
必要がある。しかしながら、Ｔｈｕｍｂ命令はメモリ内
の偶アドレス位置、例えば、位置０，位置２，位置４，
位置６，等でしか開始することができない。したがっ
て、３２ビットＴｈｕｍｂ命令アドレス２１０内のビッ
ト位置０は常にゼロである。
【００４６】同様に、ＡＲＭ命令はメモリ内の３つおき
のアドレス位置、例えば、位置０，位置４，位置８，位
置Ｃ，等でしか開始することができない。したがって、
３２ビットＡＲＭ命令アドレス２００の最下位２ビット
は常にゼロである。
のアドレス位置、例えば、位置０，位置４，位置８，位
置Ｃ，等でしか開始することができない。したがって、
３２ビットＡＲＭ命令アドレス２００の最下位２ビット
は常にゼロである。
【００４７】本発明の実施例では、論理１値は各命令ア
ドレスの第３３ビットとしてプリペンド（ｐｒｅ−ｐｅ
ｎｄｅｄ）される（すなわち、ビット位置３２に配置さ
れる）。次に、命令アドレスの任意の無関係な最下位ビ
ットを除去するための適切な右シフトを適用することに
より符号化命令アドレスが作り出される。Ｊａｖａ命令
に対しては、３２ビット全てを指定する必要があるた
め、右シフトは実施されず、符号化命令アドレス２５０
は論理１値をオリジナル３２ビットＪａｖａ命令アドレ
ス２２０へプリペンドして与えられる単なる３３ビット
値である。Ｔｈｕｍｂ命令に対しては、最下位ビットを
除去するために１の右シフトが適用され、それにより最
上位２ビットが“０１”である３３ビット符号化命令ア
ドレス２４０が作り出される。最後に、ＡＲＭ命令に対
しては、最下位２ビットを除去するために２ビット位置
の右シフトが適用され、それにより最上位３ビットが
“００１”である３３ビット符号化命令アドレス２３０
が作り出される。
ドレスの第３３ビットとしてプリペンド（ｐｒｅ−ｐｅ
ｎｄｅｄ）される（すなわち、ビット位置３２に配置さ
れる）。次に、命令アドレスの任意の無関係な最下位ビ
ットを除去するための適切な右シフトを適用することに
より符号化命令アドレスが作り出される。Ｊａｖａ命令
に対しては、３２ビット全てを指定する必要があるた
め、右シフトは実施されず、符号化命令アドレス２５０
は論理１値をオリジナル３２ビットＪａｖａ命令アドレ
ス２２０へプリペンドして与えられる単なる３３ビット
値である。Ｔｈｕｍｂ命令に対しては、最下位ビットを
除去するために１の右シフトが適用され、それにより最
上位２ビットが“０１”である３３ビット符号化命令ア
ドレス２４０が作り出される。最後に、ＡＲＭ命令に対
しては、最下位２ビットを除去するために２ビット位置
の右シフトが適用され、それにより最上位３ビットが
“００１”である３３ビット符号化命令アドレス２３０
が作り出される。
【００４８】したがって、命令アドレスが関連する命令
セットの表示が３３ビット符号化命令アドレスの最上位
３ビットにより与えられることがお判りであろう。特
に、最上位３ビットの“００１”は命令をＡＲＭ命令と
して識別し、“０１ｘ”は命令をＴｈｕｍｂ命令として
識別し（ｘは任意値を示す）、最上位３ビットとしての
“１ｘｘ”は命令をＪａｖａ命令として識別する。
セットの表示が３３ビット符号化命令アドレスの最上位
３ビットにより与えられることがお判りであろう。特
に、最上位３ビットの“００１”は命令をＡＲＭ命令と
して識別し、“０１ｘ”は命令をＴｈｕｍｂ命令として
識別し（ｘは任意値を示す）、最上位３ビットとしての
“１ｘｘ”は命令をＪａｖａ命令として識別する。
【００４９】好ましい実施例では、３３−ビット符号化
命令アドレスはパス１４５を介してトレースバァッファ
へ出力される前に、図４に略示された技術を使用して、
圧縮される。
命令アドレスはパス１４５を介してトレースバァッファ
へ出力される前に、図４に略示された技術を使用して、
圧縮される。
【００５０】図４に示すように、３３−ビット符号化命
令アドレス３００（図３に示す符号化命令アドレス２３
０，２４０，２５０のいずれかとすることができる）は
７−ビットセクションへ分割され、最上位５ビットは２
つの論理ゼロ値を５ビットへプリペンドすることにより
７−ビットセクションへ拡張されている。圧縮符号化命
令アドレスとして出力される各７−ビットセクションは
対応する７−ビットセクションが圧縮符号化命令アドレ
スとして出力される最後の７−ビットセクションである
かどうかを示すフラグをプリペンドすることによりバイ
ト（すなわち、８ビット）へ拡張される。好ましい実施
例では、フラグは連続ビットの形状をとり、それは論理
１値にセットされてもう一つのセクションが出力される
ことを示し、論理０値にセットされて対応するセクショ
ンが圧縮符号化命令アドレスの最後のセクションである
ことを示す。
令アドレス３００（図３に示す符号化命令アドレス２３
０，２４０，２５０のいずれかとすることができる）は
７−ビットセクションへ分割され、最上位５ビットは２
つの論理ゼロ値を５ビットへプリペンドすることにより
７−ビットセクションへ拡張されている。圧縮符号化命
令アドレスとして出力される各７−ビットセクションは
対応する７−ビットセクションが圧縮符号化命令アドレ
スとして出力される最後の７−ビットセクションである
かどうかを示すフラグをプリペンドすることによりバイ
ト（すなわち、８ビット）へ拡張される。好ましい実施
例では、フラグは連続ビットの形状をとり、それは論理
１値にセットされてもう一つのセクションが出力される
ことを示し、論理０値にセットされて対応するセクショ
ンが圧縮符号化命令アドレスの最後のセクションである
ことを示す。
【００５１】任意特定の７−ビットセクションを圧縮符
号化命令アドレスの一部として出力しなければならない
かを判断するために、その７−ビットセクションは先行
する符号化命令アドレス、典型的にはすぐ前を先行する
符号化命令アドレス、の対応する７−ビットセクション
と比較されて先行する７−ビットセクションと異なるか
どうかが確認される。異なる場合には、それは圧縮符号
化命令アドレスの一部として出力され、対応する連続ビ
ットは１にセットされ、先行する７−ビットセクション
と同一であれば、先行する符号化命令アドレスの対応す
るセクションとは異なるより上位の７−ビットセクショ
ンがある場合しか出力されない。その唯一の例外は最下
位ビットに関連する最初の７−ビットセクションであ
り、それは常に出力される。
号化命令アドレスの一部として出力しなければならない
かを判断するために、その７−ビットセクションは先行
する符号化命令アドレス、典型的にはすぐ前を先行する
符号化命令アドレス、の対応する７−ビットセクション
と比較されて先行する７−ビットセクションと異なるか
どうかが確認される。異なる場合には、それは圧縮符号
化命令アドレスの一部として出力され、対応する連続ビ
ットは１にセットされ、先行する７−ビットセクション
と同一であれば、先行する符号化命令アドレスの対応す
るセクションとは異なるより上位の７−ビットセクショ
ンがある場合しか出力されない。その唯一の例外は最下
位ビットに関連する最初の７−ビットセクションであ
り、それは常に出力される。
【００５２】図４から、命令セット間にスイッチがある
場合に生じるように、符号化命令アドレスが先行するそ
れと完全に異なる場合には、圧縮符号化命令アドレスは
実際上オリジナル符号化命令アドレスよりも多くのビッ
トを使う。特に、図４について、５つのセクション３１
０，３２０，３３０，３４０，３５０を出力する必要が
ある場合には、圧縮符号化命令アドレスに対して４０ビ
ットが必要であることが判る。それにもかかわらず、命
令セット間のスイッチは典型的には比較的まれに生じ、
命令アドレスはしばしばすぐ前を先行する命令アドレス
に極めて類似しており、したがって大概の符号化命令ア
ドレスは図４に示す圧縮技術を使用する結果著しく圧縮
することができる。
場合に生じるように、符号化命令アドレスが先行するそ
れと完全に異なる場合には、圧縮符号化命令アドレスは
実際上オリジナル符号化命令アドレスよりも多くのビッ
トを使う。特に、図４について、５つのセクション３１
０，３２０，３３０，３４０，３５０を出力する必要が
ある場合には、圧縮符号化命令アドレスに対して４０ビ
ットが必要であることが判る。それにもかかわらず、命
令セット間のスイッチは典型的には比較的まれに生じ、
命令アドレスはしばしばすぐ前を先行する命令アドレス
に極めて類似しており、したがって大概の符号化命令ア
ドレスは図４に示す圧縮技術を使用する結果著しく圧縮
することができる。
【００５３】次に、図４のセクション３５０を見ると、
そのセクション内のビット列は命令セットを暗黙的に識
別することが判る。特に、列３６０はＡＲＭ命令セット
を識別し、列３７０はＴｈｕｍｂ命令セットを識別し、
列３８０はＪａｖａ命令セットを識別する。
そのセクション内のビット列は命令セットを暗黙的に識
別することが判る。特に、列３６０はＡＲＭ命令セット
を識別し、列３７０はＴｈｕｍｂ命令セットを識別し、
列３８０はＪａｖａ命令セットを識別する。
【００５４】図５は３つの命令４００，４１０，４２０
の代表的な系列であり、本発明の好ましい実施例に従っ
て作り出される圧縮符号化命令アドレスを示す。命令ア
ドレス４００はＡＲＭ命令に関連しており、１６進記法
で書かれる。図３に関して、符号化の結果最下位の２つ
の“０”ビットが除去され、パターン“００１”が最上
位の３ビットとして加えられることが判る。このような
符号化命令アドレスに圧縮技術が適用されると、圧縮符
号化命令アドレス４３０が生じる。図５の例では、次の
命令４１０はＴｈｕｍｂ命令であり、したがって最下位
の“０”ビットが除去され、パターン“０１”が圧縮の
前に最上位の２ビットとして加えられる。次に、圧縮技
術を適用する結果として圧縮符号化命令アドレス４４０
が発生される。この段階において、命令セットに関する
情報は命令アドレスにより効率的に符号化されている
が、１つのＡＲＭ命令に１つのＴｈｕｍｂ命令が続くた
め、圧縮プロセスはなんら節減されていない。
の代表的な系列であり、本発明の好ましい実施例に従っ
て作り出される圧縮符号化命令アドレスを示す。命令ア
ドレス４００はＡＲＭ命令に関連しており、１６進記法
で書かれる。図３に関して、符号化の結果最下位の２つ
の“０”ビットが除去され、パターン“００１”が最上
位の３ビットとして加えられることが判る。このような
符号化命令アドレスに圧縮技術が適用されると、圧縮符
号化命令アドレス４３０が生じる。図５の例では、次の
命令４１０はＴｈｕｍｂ命令であり、したがって最下位
の“０”ビットが除去され、パターン“０１”が圧縮の
前に最上位の２ビットとして加えられる。次に、圧縮技
術を適用する結果として圧縮符号化命令アドレス４４０
が発生される。この段階において、命令セットに関する
情報は命令アドレスにより効率的に符号化されている
が、１つのＡＲＭ命令に１つのＴｈｕｍｂ命令が続くた
め、圧縮プロセスはなんら節減されていない。
【００５５】しかしながら、次の命令がＴｈｕｍｂ命令
４２０であれば、圧縮符号化命令アドレス４５０が作り
出される。したがって、その３２−ビット命令アドレス
はその命令セットに関する情報と共に２バイト、すなわ
ち１６ビット、により表現され、これはトレースバァッ
ファ内に格納する命令アドレスおよび命令セットの両方
を発生するための非常に効率的な方法を表わしている。
命令アドレス４２０に続く任意のＴｈｕｍｂ命令アドレ
スに対しても著しく圧縮される見込みがあることが判
る。
４２０であれば、圧縮符号化命令アドレス４５０が作り
出される。したがって、その３２−ビット命令アドレス
はその命令セットに関する情報と共に２バイト、すなわ
ち１６ビット、により表現され、これはトレースバァッ
ファ内に格納する命令アドレスおよび命令セットの両方
を発生するための非常に効率的な方法を表わしている。
命令アドレス４２０に続く任意のＴｈｕｍｂ命令アドレ
スに対しても著しく圧縮される見込みがあることが判
る。
【００５６】図６は所要の符号化および圧縮を行う本発
明の好ましい実施例に従ったオンチップトレースモジュ
ール１０の制御論理１２０内に設けることができる論理
のブロック図である。レジスタ６１０が設けられその最
上位３ビット６０７は予め定められたビットパターン、
好ましい実施例では“００１”、を格納する。レジスタ
６１０の最下位３２ビットはパス６０２を介して３２−
ビット命令アドレス６０５を受信する。さらに、パス６
０３を介して通されレジスタ６１０内に格納された３２
−ビット命令アドレスが関連する命令を識別する命令セ
ット識別子を格納するラッチ６３０が設けられる。
明の好ましい実施例に従ったオンチップトレースモジュ
ール１０の制御論理１２０内に設けることができる論理
のブロック図である。レジスタ６１０が設けられその最
上位３ビット６０７は予め定められたビットパターン、
好ましい実施例では“００１”、を格納する。レジスタ
６１０の最下位３２ビットはパス６０２を介して３２−
ビット命令アドレス６０５を受信する。さらに、パス６
０３を介して通されレジスタ６１０内に格納された３２
−ビット命令アドレスが関連する命令を識別する命令セ
ット識別子を格納するラッチ６３０が設けられる。
【００５７】３３−ビットセクター論理６２０がレジス
タ６１０の内容およびラッチ６３０の出力を受信し、命
令セット識別子に応じてレジスタ６１０内の３５−ビッ
トから予め定められた３３−ビット列を選択するように
される。３３−ビットセクター論理６２０の一例を図７
に示す。
タ６１０の内容およびラッチ６３０の出力を受信し、命
令セット識別子に応じてレジスタ６１０内の３５−ビッ
トから予め定められた３３−ビット列を選択するように
される。３３−ビットセクター論理６２０の一例を図７
に示す。
【００５８】図７から判るように、３３−ビットセクタ
ー６２０は好ましくは３つの別々の入力７０１，７０
２，７０３を受信するマルチプレクサ７００を含んでい
る。入力７０１はレジスタ６１０から最上位の３３ビッ
トを受信し、入力７０２は１−３３ビットを受信し、入
力７０３は最下位の３３ビットを受信する。マルチプレ
クサ７００は命令セット識別子の値に応じてその３３−
ビット入力の一つをパス７１０上に出力する。特に、命
令セット識別子が命令はＡＲＭ命令であると識別する場
合には、マルチプレクサ７００はパス７０１を介して受
信した入力を出力し、命令セット識別子が命令はＴｈｕ
ｍｂ命令であると識別する場合には、マルチプレクサ７
００はパス７０２を介して受信した入力を出力し、命令
セット識別子が命令はＪａｖａ命令であると識別する場
合には、マルチプレクサ７００はパス７０３を介して受
信した入力をパス７１０を介して出力する。
ー６２０は好ましくは３つの別々の入力７０１，７０
２，７０３を受信するマルチプレクサ７００を含んでい
る。入力７０１はレジスタ６１０から最上位の３３ビッ
トを受信し、入力７０２は１−３３ビットを受信し、入
力７０３は最下位の３３ビットを受信する。マルチプレ
クサ７００は命令セット識別子の値に応じてその３３−
ビット入力の一つをパス７１０上に出力する。特に、命
令セット識別子が命令はＡＲＭ命令であると識別する場
合には、マルチプレクサ７００はパス７０１を介して受
信した入力を出力し、命令セット識別子が命令はＴｈｕ
ｍｂ命令であると識別する場合には、マルチプレクサ７
００はパス７０２を介して受信した入力を出力し、命令
セット識別子が命令はＪａｖａ命令であると識別する場
合には、マルチプレクサ７００はパス７０３を介して受
信した入力をパス７１０を介して出力する。
【００５９】図６に戻って、パス７１０を介して出力さ
れた３３−ビット値は５つの異なるセクションへ分割さ
れることが判る。好ましい実施例では、これは３３−ビ
ット幅バス７１０を単に４つの７−ビット幅バス６２
２，６２３，６２４および６２５と１つの５−ビット幅
バス６２６へ分割して行われる。マルチプレクサ７００
からの出力の最下位７ビットは、最下位７ビットは常に
出力されるため、直接圧縮符号化命令アドレス発生器へ
通される。次の最下位７ビットはパス６２３を介して比
較器６７０へ通され、その次の最下位７ビットはパス６
２４を介して比較器６６０へ通され、さらにその次の最
下位７ビットはパス６２５を介して比較器６５０へ通さ
れ、最上位５ビットパス６２６を介して比較器６４０へ
通される。
れた３３−ビット値は５つの異なるセクションへ分割さ
れることが判る。好ましい実施例では、これは３３−ビ
ット幅バス７１０を単に４つの７−ビット幅バス６２
２，６２３，６２４および６２５と１つの５−ビット幅
バス６２６へ分割して行われる。マルチプレクサ７００
からの出力の最下位７ビットは、最下位７ビットは常に
出力されるため、直接圧縮符号化命令アドレス発生器へ
通される。次の最下位７ビットはパス６２３を介して比
較器６７０へ通され、その次の最下位７ビットはパス６
２４を介して比較器６６０へ通され、さらにその次の最
下位７ビットはパス６２５を介して比較器６５０へ通さ
れ、最上位５ビットパス６２６を介して比較器６４０へ
通される。
【００６０】各比較器の構造を図８に略示する。図８に
示す比較器は７−ビット数を処理するようにされてお
り、したがって比較器６５０，６６０および６７０用に
使用される。比較器６４０は構造的に図８の比較器に類
似しているが、７ビット数ではなく５ビット数を処理す
る。
示す比較器は７−ビット数を処理するようにされてお
り、したがって比較器６５０，６６０および６７０用に
使用される。比較器６４０は構造的に図８の比較器に類
似しているが、７ビット数ではなく５ビット数を処理す
る。
【００６１】新しい７−ビットセクションは比較器によ
り受信されると、レジスタ８００内に一時的に格納され
る。次に、それは比較器論理８３０へ出力される。この
時、比較器論理８３０もすぐ前を先行するトレースされ
た命令アドレスの対応する７−ビットセクションをレジ
スタ８２０から受信するようにされる。比較器８３０は
２つの７−ビット値が同一であるかどうか比較し、同一
であれば比較器論理８３０は差信号として論理０値を発
生する。そうでなければ、比較器論理８３０は差信号と
して現在の７−ビットセクションが前の７−ビットセク
ションとは異なることを示す論理１値を発生する。次の
７−ビットセクションが受信されると、それはレジスタ
８００内に格納され、レジスタ８００の前の内容は次の
プロセスで使用するためにレジスタ８２０へ通される。
り受信されると、レジスタ８００内に一時的に格納され
る。次に、それは比較器論理８３０へ出力される。この
時、比較器論理８３０もすぐ前を先行するトレースされ
た命令アドレスの対応する７−ビットセクションをレジ
スタ８２０から受信するようにされる。比較器８３０は
２つの７−ビット値が同一であるかどうか比較し、同一
であれば比較器論理８３０は差信号として論理０値を発
生する。そうでなければ、比較器論理８３０は差信号と
して現在の７−ビットセクションが前の７−ビットセク
ションとは異なることを示す論理１値を発生する。次の
７−ビットセクションが受信されると、それはレジスタ
８００内に格納され、レジスタ８００の前の内容は次の
プロセスで使用するためにレジスタ８２０へ通される。
【００６２】図６に戻って、４つの比較器６４０，６５
０，６６０および６７０により作り出される異なる信号
の各々が、圧縮符号化命令アドレスの一部として出力さ
れる各セクションに関連づけられる連続ビットを発生す
るのに使用される連続ビット発生器６８０へ通される。
連続ビット発生器６８０を形成するのに使用することが
できる論理の例が図９に示されている。
０，６６０および６７０により作り出される異なる信号
の各々が、圧縮符号化命令アドレスの一部として出力さ
れる各セクションに関連づけられる連続ビットを発生す
るのに使用される連続ビット発生器６８０へ通される。
連続ビット発生器６８０を形成するのに使用することが
できる論理の例が図９に示されている。
【００６３】図９から判るように、この論理は基本的に
３３−ビット符号化命令アドレスのより上位セクション
に関連する差信号を処理している任意他のＯＲゲートか
らの出力と共に対応する差信号を受信するようにされた
一連のＯＲゲート９１０，９２０および９３０を含んで
いる。したがって、比較器６４０からパス６８６を介し
て発せられる差信号はパス９５０を介して直接出力さ
れ、パス６２５を介した３３−ビットセクター６２０か
らの７−ビットセクション出力に対する連続ビットを形
成する。パス６２６を介して３３−ビットセクター６２
０から出力される最上位セクション出力に対する連続ビ
ットは常に論理０値であり、それはそのセクションが常
に圧縮符号化命令アドレスが出力される場合の最後のセ
クションであるためである。したがって、パス９４０は
論理０へハードワイヤされてそのセクションに対する連
続ビットを提供する。
３３−ビット符号化命令アドレスのより上位セクション
に関連する差信号を処理している任意他のＯＲゲートか
らの出力と共に対応する差信号を受信するようにされた
一連のＯＲゲート９１０，９２０および９３０を含んで
いる。したがって、比較器６４０からパス６８６を介し
て発せられる差信号はパス９５０を介して直接出力さ
れ、パス６２５を介した３３−ビットセクター６２０か
らの７−ビットセクション出力に対する連続ビットを形
成する。パス６２６を介して３３−ビットセクター６２
０から出力される最上位セクション出力に対する連続ビ
ットは常に論理０値であり、それはそのセクションが常
に圧縮符号化命令アドレスが出力される場合の最後のセ
クションであるためである。したがって、パス９４０は
論理０へハードワイヤされてそのセクションに対する連
続ビットを提供する。
【００６４】ＯＲゲート９３０はパス６８５および６８
６を介して差信号を受信するようにされており、パス６
８５または６８６上の差信号が論理１値であればパス９
６０を介して論理１値を有する連続ビットを発生する。
パス９６０を介したこの連続ビットはパス６２４を介し
て３３−ビットセクター６２０により出力される７−ビ
ットセクションを修飾する（ｑｕａｌｉｆｙ）のに使用
される。
６を介して差信号を受信するようにされており、パス６
８５または６８６上の差信号が論理１値であればパス９
６０を介して論理１値を有する連続ビットを発生する。
パス９６０を介したこの連続ビットはパス６２４を介し
て３３−ビットセクター６２０により出力される７−ビ
ットセクションを修飾する（ｑｕａｌｉｆｙ）のに使用
される。
【００６５】ＯＲゲート９２０および９１０は似た働き
をし、その対応する差信号がセットされるかまたは符号
化命令アドレスの任意のより上位のセクションで実施さ
れる比較に関連する差信号がセットされる場合に、対応
する連続ビットが論理１値にセットされることを保証す
る。パス９７０を介して出力される連続ビットはパス６
２３を介して出力される７−ビットセクションと一緒に
使用され、パス９８０を介して出力される連続ビットは
パス６２２を介して出力される７−ビットセクションと
一緒に使用される。
をし、その対応する差信号がセットされるかまたは符号
化命令アドレスの任意のより上位のセクションで実施さ
れる比較に関連する差信号がセットされる場合に、対応
する連続ビットが論理１値にセットされることを保証す
る。パス９７０を介して出力される連続ビットはパス６
２３を介して出力される７−ビットセクションと一緒に
使用され、パス９８０を介して出力される連続ビットは
パス６２２を介して出力される７−ビットセクションと
一緒に使用される。
【００６６】図６に戻って、現在必要なのは連続ビット
を最下位７−ビットセクションで始まる３３−ビットセ
クターにより出力されるその関連するセクションと結合
することにより圧縮符号化命令アドレスを形成し、次に
圧縮符号化命令アドレスのどれだけをトレースバァッフ
ァ１２へ出力するかを決定することである。論理０連続
ビットに遭遇するとすぐに、トレースバァッファへさら
にセクションを出力する必要がなくなる。この機能は図
６に示す圧縮符号化命令アドレス発生器６９０により実
施される。このプロセスは図１０に略示されている。図
１０に示すように、最下位７−ビットセクションで開始
して、７−ビットセクション１０００は８−ビットセク
ションへ変換され適切な連続ビットへ１０１０を加える
ことにより最上位ビットとして出力される。このプロセ
スは各７−ビットセクションに対して次々に繰り返され
る。
を最下位７−ビットセクションで始まる３３−ビットセ
クターにより出力されるその関連するセクションと結合
することにより圧縮符号化命令アドレスを形成し、次に
圧縮符号化命令アドレスのどれだけをトレースバァッフ
ァ１２へ出力するかを決定することである。論理０連続
ビットに遭遇するとすぐに、トレースバァッファへさら
にセクションを出力する必要がなくなる。この機能は図
６に示す圧縮符号化命令アドレス発生器６９０により実
施される。このプロセスは図１０に略示されている。図
１０に示すように、最下位７−ビットセクションで開始
して、７−ビットセクション１０００は８−ビットセク
ションへ変換され適切な連続ビットへ１０１０を加える
ことにより最上位ビットとして出力される。このプロセ
スは各７−ビットセクションに対して次々に繰り返され
る。
【００６７】最上位５−ビットに対応する５−ビット値
１０２０は連続ビット１０６０と共に２つの論理値１０
４０および１０５０をプリペンドすることにより８−ビ
ット出力へ拡張される。前記したように、このセクショ
ンは必ず圧縮符号化命令アドレスの最後のセクションで
あるため、この場合連続ビットは常に論理０値である。
１０２０は連続ビット１０６０と共に２つの論理値１０
４０および１０５０をプリペンドすることにより８−ビ
ット出力へ拡張される。前記したように、このセクショ
ンは必ず圧縮符号化命令アドレスの最後のセクションで
あるため、この場合連続ビットは常に論理０値である。
【００６８】次に、前記プロセスから生じる４０−ビッ
ト値が圧縮符号化命令アドレス発生器から出力され、前
に連続ビット発生器６８０により発生されたイネーブル
ビットが長さ値を作り出すのに使用され、それは４０−
ビット値内のどれだけ多くの８−ビットセクションをト
レースバァッファ１２へ出力するかを決定するのに使用
される。例えば、パス６８２上のイネーブルビットおよ
びＯＲゲート９１０からの出力がセットされると、２つ
の最上位８−ビットセクションが圧縮符号化命令アドレ
スとしてトレースバァッファ１２へ出力される。
ト値が圧縮符号化命令アドレス発生器から出力され、前
に連続ビット発生器６８０により発生されたイネーブル
ビットが長さ値を作り出すのに使用され、それは４０−
ビット値内のどれだけ多くの８−ビットセクションをト
レースバァッファ１２へ出力するかを決定するのに使用
される。例えば、パス６８２上のイネーブルビットおよ
びＯＲゲート９１０からの出力がセットされると、２つ
の最上位８−ビットセクションが圧縮符号化命令アドレ
スとしてトレースバァッファ１２へ出力される。
【００６９】好ましい実施例の前記説明から、命令セッ
ト情報に命令アドレスを取り入れ、その符号化命令アド
レスを圧縮して格納のための効率的な表現を提供する効
率的な技術が記述されたきたことがお判りであろう。好
ましい実施例では、この技術はトレーシング機構に応用
され、圧縮データはトレースバァッファ１２内に格納さ
れる。次に、圧縮符号化命令アドレスを伸張するための
伸張論理を汎用コンピュータ１６内に設けることができ
る。圧縮技術に関する詳細な検討が既になされているた
め、当業者ならば伸張がどのように働くかが容易にお判
りであろう。簡単に言えば、伸張器が圧縮符号化命令ア
ドレスを表わす８−ビットセクション系列を読出し、各
８−ビットセクションの最上位ビット位置内の連続ビッ
トの値により示される、１つの８−ビットセクションか
ら５つの８−ビットセクションまで系列は変動する。
ト情報に命令アドレスを取り入れ、その符号化命令アド
レスを圧縮して格納のための効率的な表現を提供する効
率的な技術が記述されたきたことがお判りであろう。好
ましい実施例では、この技術はトレーシング機構に応用
され、圧縮データはトレースバァッファ１２内に格納さ
れる。次に、圧縮符号化命令アドレスを伸張するための
伸張論理を汎用コンピュータ１６内に設けることができ
る。圧縮技術に関する詳細な検討が既になされているた
め、当業者ならば伸張がどのように働くかが容易にお判
りであろう。簡単に言えば、伸張器が圧縮符号化命令ア
ドレスを表わす８−ビットセクション系列を読出し、各
８−ビットセクションの最上位ビット位置内の連続ビッ
トの値により示される、１つの８−ビットセクションか
ら５つの８−ビットセクションまで系列は変動する。
【００７０】５つの８−ビットセクションからなる圧縮
符号化命令アドレスに対して、符号化命令アドレスは各
８−ビットセクションから連続ビットを剥ぎ取り、次に
最下位７−ビットセクションで開始して７−ビットセク
ションを連結することにより再構成することができる。
最下位３３−ビットは符号化命令アドレスを表わすよう
になり、その３３−ビット値の最上位３−ビットパター
ンが命令セットを識別する。命令がＪａｖａ命令であれ
ば、符号化命令アドレスの最下位３２−ビットを出力す
るだけで３２−ビット命令アドレスを再生することがで
きる。命令がＴｈｕｍｂ命令であれば、符号化命令アド
レスを１位置だけ左へシフトさせ最下位３２−ビットを
出力することによりオリジナル命令アドレスが与えら
れ、最下位ビットは論理０値となる。同様に、命令がＡ
ＲＭ命令であれば、符号化命令アドレスを２位置だけ左
へシフトさせ最下位３２ビットを出力することによりオ
リジナルＡＲＭ命令を出力することができ、この場合最
下位２ビットが論理０値となる。
符号化命令アドレスに対して、符号化命令アドレスは各
８−ビットセクションから連続ビットを剥ぎ取り、次に
最下位７−ビットセクションで開始して７−ビットセク
ションを連結することにより再構成することができる。
最下位３３−ビットは符号化命令アドレスを表わすよう
になり、その３３−ビット値の最上位３−ビットパター
ンが命令セットを識別する。命令がＪａｖａ命令であれ
ば、符号化命令アドレスの最下位３２−ビットを出力す
るだけで３２−ビット命令アドレスを再生することがで
きる。命令がＴｈｕｍｂ命令であれば、符号化命令アド
レスを１位置だけ左へシフトさせ最下位３２−ビットを
出力することによりオリジナル命令アドレスが与えら
れ、最下位ビットは論理０値となる。同様に、命令がＡ
ＲＭ命令であれば、符号化命令アドレスを２位置だけ左
へシフトさせ最下位３２ビットを出力することによりオ
リジナルＡＲＭ命令を出力することができ、この場合最
下位２ビットが論理０値となる。
【００７１】４セクション以下からなる後続圧縮符号化
命令アドレスに対しては、圧縮符号化命令アドレス内に
含まれる各セクションから連続ビットを除去することが
でき、命令アドレスの最下位ビットは最下位セクション
で開始される任意のこのようなセクションを結合するこ
とにより再構成される。圧縮符号化命令アドレス内のセ
クション数に応じて、これにより命令アドレスの第１の
７，１４，２１または２８ビットが生じる。残りのビッ
トは先行する伸張命令アドレスと同一であるため、その
前の伸張命令アドレスから決定することができる。
命令アドレスに対しては、圧縮符号化命令アドレス内に
含まれる各セクションから連続ビットを除去することが
でき、命令アドレスの最下位ビットは最下位セクション
で開始される任意のこのようなセクションを結合するこ
とにより再構成される。圧縮符号化命令アドレス内のセ
クション数に応じて、これにより命令アドレスの第１の
７，１４，２１または２８ビットが生じる。残りのビッ
トは先行する伸張命令アドレスと同一であるため、その
前の伸張命令アドレスから決定することができる。
【００７２】本発明の最も好ましくない実施例のトレー
シング技術の詳細な説明は、英国、キャンブリッジ、Ａ
ＲＭ社から公然と入手できるＥｍｂｅｄｄｅｄ Ｔｒａ
ｃｅＭａｃｒｏｃｅｌｌ（ＲＥＶ１）記述と一緒に読む
べき下記のアクチュエータ記述に与えられている。 １．１ このドキュメントは下記の用語および略語を使用する。 用語 意味 現在プロトコル ＥＴＭ７およびＥＴＭ９に使用されたＥＴＭプロトコル 新プロトコル ＥＴＭ１０用プロトコル ＥＴＭパケット １サイクル内にＥＴＭ ＦＩＦＯ内に置かれた間連デー タの数バイト。１サイクル内にＥＴＭ１０ ＦＩＦＯ内 に３パケットまで置くことができる。 パケットヘッダー パケットタイプおよびパケット内の後続バイトをどのよ うに解釈するかを指定するＥＴＭパケットの第１バイト コンテキストＩＤ 異なるコードストリームを識別して区別するのに使用さ れるＣＰ１５レジスタ１３を介してアクセスされる３２ ビット。この値はＥＴＭ７およびＥＴＭ９ドキュメント 内で予めプロセスＩＤとして参照された。やはりＣＰ１ ５レジスタ１３内に配置されやはりプロセスＩＤと呼ば れる７ビットＦＣＳＥ ＰＩＤとの混乱を避けるため、 名称が変更されている。 トレース捕捉装置 ＥＴＭ，ＴＰＡ，論理解析器、またはオンチップトレー スバァッファにより作り出されるトレースを捕捉するこ とができる任意の装置 ＬＳＭ ロードまたはストア倍数命令、ＬＤＭ，ＳＴＭ，ＬＤＣ またはＳＴＣ命令 例外 ＩＲＱ，ＦＩＱ，ＰＡＢＯＲＴまたはリセット表明によ り割り込まれた命令
シング技術の詳細な説明は、英国、キャンブリッジ、Ａ
ＲＭ社から公然と入手できるＥｍｂｅｄｄｅｄ Ｔｒａ
ｃｅＭａｃｒｏｃｅｌｌ（ＲＥＶ１）記述と一緒に読む
べき下記のアクチュエータ記述に与えられている。 １．１ このドキュメントは下記の用語および略語を使用する。 用語 意味 現在プロトコル ＥＴＭ７およびＥＴＭ９に使用されたＥＴＭプロトコル 新プロトコル ＥＴＭ１０用プロトコル ＥＴＭパケット １サイクル内にＥＴＭ ＦＩＦＯ内に置かれた間連デー タの数バイト。１サイクル内にＥＴＭ１０ ＦＩＦＯ内 に３パケットまで置くことができる。 パケットヘッダー パケットタイプおよびパケット内の後続バイトをどのよ うに解釈するかを指定するＥＴＭパケットの第１バイト コンテキストＩＤ 異なるコードストリームを識別して区別するのに使用さ れるＣＰ１５レジスタ１３を介してアクセスされる３２ ビット。この値はＥＴＭ７およびＥＴＭ９ドキュメント 内で予めプロセスＩＤとして参照された。やはりＣＰ１ ５レジスタ１３内に配置されやはりプロセスＩＤと呼ば れる７ビットＦＣＳＥ ＰＩＤとの混乱を避けるため、 名称が変更されている。 トレース捕捉装置 ＥＴＭ，ＴＰＡ，論理解析器、またはオンチップトレー スバァッファにより作り出されるトレースを捕捉するこ とができる任意の装置 ＬＳＭ ロードまたはストア倍数命令、ＬＤＭ，ＳＴＭ，ＬＤＣ またはＳＴＣ命令 例外 ＩＲＱ，ＦＩＱ，ＰＡＢＯＲＴまたはリセット表明によ り割り込まれた命令
【００７３】範囲 このドキュメントはＥＴＭ１０の機能を指定するもので
ある。ＥＴＭ１０は命令およびデータトレーシングが可
能なリアルタイムトレースモジュールである。機能はＡ
ＲＭ７およびＡＲＭ９に対する従来のＥＴＭインプリメ
ンテーションのそれと同様である。読者はＥｍｂｅｄｄ
ｅｄ Ｔｒａｃｅ ＭａｃｒｏｃｅｌｌＳｐｅｃｉｆｉ
ｃａｔｉｏｎ（ＡＲＭ ＩＨＩ ００１４Ｄ）に概説さ
れているオリジナルＥＴＭ仕様に精通しているものとす
る。この仕様はＥＴＭ１０と従来のＥＴＭバージョン間
の共通のアクチュエータ特徴を再び述べようとするもの
ではなく、ＥＴＭ仕様のＥＴＭ１０に対して変更される
部分を検討するものである。これらの変更の大部分はＡ
ＲＭ１０２０Ｅを適切にトレーシングすることができる
新ＥＴＭプロトコルの生成に関係している。このプロト
コルは将来のＡＲＭコアもトレーシングするために拡張
可能とされる。
ある。ＥＴＭ１０は命令およびデータトレーシングが可
能なリアルタイムトレースモジュールである。機能はＡ
ＲＭ７およびＡＲＭ９に対する従来のＥＴＭインプリメ
ンテーションのそれと同様である。読者はＥｍｂｅｄｄ
ｅｄ Ｔｒａｃｅ ＭａｃｒｏｃｅｌｌＳｐｅｃｉｆｉ
ｃａｔｉｏｎ（ＡＲＭ ＩＨＩ ００１４Ｄ）に概説さ
れているオリジナルＥＴＭ仕様に精通しているものとす
る。この仕様はＥＴＭ１０と従来のＥＴＭバージョン間
の共通のアクチュエータ特徴を再び述べようとするもの
ではなく、ＥＴＭ仕様のＥＴＭ１０に対して変更される
部分を検討するものである。これらの変更の大部分はＡ
ＲＭ１０２０Ｅを適切にトレーシングすることができる
新ＥＴＭプロトコルの生成に関係している。このプロト
コルは将来のＡＲＭコアもトレーシングするために拡張
可能とされる。
【００７４】序説 Ｅｍｂｅｄｄｅｄ Ｔｒａｃｅ Ｍａｃｒｏｃｅｌｌは
ＥＴＭ，トレースポート解析器、およびソフトウェアデ
バッガー（ＡＤＷ等）を含むＡＲＭのＲｅａｌＴｉｍｅ
Ｄｅｂｕｇソリューションの一体部である。
ＥＴＭ，トレースポート解析器、およびソフトウェアデ
バッガー（ＡＤＷ等）を含むＡＲＭのＲｅａｌＴｉｍｅ
Ｄｅｂｕｇソリューションの一体部である。
【００７５】Ｅｍｂｅｄｄｅｄ Ｔｒａｃｅ Ｍａｃｒ
ｏｃｅｌｌは２つの部分、トレースブロックおよびトリ
ガーブロックからなる。トレースブロックは圧縮トレー
スを生成し狭いトレースポートを横切ってそれを出力す
る。トリガーブロックはユーザがトリガー状態を指定で
きるようにするプログラマブルリソースを含んでいる。
トリガーブロックリソースはどの命令およびどのデータ
転送がトレースされるかを制御するフィルタとしても使
用される。全てのＥＴＭ構成レジスタ（トリガーブロッ
クリソースを含む）がＪＴＡＧインターフェイスを介し
てプログラムされる。ユーザはソフトウェアデバッガー
を使用してこれらのレジスタにアクセスする。トレース
が捕捉されると、デバッガーにはトレースを伸張してユ
ーザに実行されたコードの全分解を提供する責任もあ
る。デバッガーソフトウェアはＥＴＭトレースポート出
力をリアルタイムで処理することができないため、トレ
ースは最初に外部Ｔｒａｃｅ Ｐｏｒｔ Ａｎａｌｙｓ
ｅｒ（ＴＰＡ）内へ捕捉される。ＴＰＡは完全に機能的
な論理解析器、またはＡｇｉｌｅｎｔ ｎＴｒａｃｅｂ
ｏｘ等の特定ＥＴＭデバイスとすることができる。トリ
ガー状態が生じてデバッグランが完了すると、デバッガ
ーはＴＰＡからトレース情報を抽出する。説明のこのハ
イレベルにおいて、ＥＴＭ１０はＥＴＭ７およびＥＴＭ
９と機能的に同一である。
ｏｃｅｌｌは２つの部分、トレースブロックおよびトリ
ガーブロックからなる。トレースブロックは圧縮トレー
スを生成し狭いトレースポートを横切ってそれを出力す
る。トリガーブロックはユーザがトリガー状態を指定で
きるようにするプログラマブルリソースを含んでいる。
トリガーブロックリソースはどの命令およびどのデータ
転送がトレースされるかを制御するフィルタとしても使
用される。全てのＥＴＭ構成レジスタ（トリガーブロッ
クリソースを含む）がＪＴＡＧインターフェイスを介し
てプログラムされる。ユーザはソフトウェアデバッガー
を使用してこれらのレジスタにアクセスする。トレース
が捕捉されると、デバッガーにはトレースを伸張してユ
ーザに実行されたコードの全分解を提供する責任もあ
る。デバッガーソフトウェアはＥＴＭトレースポート出
力をリアルタイムで処理することができないため、トレ
ースは最初に外部Ｔｒａｃｅ Ｐｏｒｔ Ａｎａｌｙｓ
ｅｒ（ＴＰＡ）内へ捕捉される。ＴＰＡは完全に機能的
な論理解析器、またはＡｇｉｌｅｎｔ ｎＴｒａｃｅｂ
ｏｘ等の特定ＥＴＭデバイスとすることができる。トリ
ガー状態が生じてデバッグランが完了すると、デバッガ
ーはＴＰＡからトレース情報を抽出する。説明のこのハ
イレベルにおいて、ＥＴＭ１０はＥＴＭ７およびＥＴＭ
９と機能的に同一である。
【００７６】Ｅｔｍ１０に必要な変更 ユーザの観点から、ＥＴＭ１０は重要ではない僅かな違
いはあるがＥＴＭ７およびＥＴＭ９により提供されるの
と等価の命令およびデータトレーシング能力を提供す
る。この章はＥＴＭ１０に対するＥＴＭアーキテクチュ
アに対してなされる変更およびなぜ変更されるかを説明
する。多くの変更は伸張ソフトウェアにしか影響を及ぼ
さず、エンドユーザだけでなく残りのトレースツールキ
ットソフトウェアには不可視である。しかしながら、あ
る変更はプログラマーのモデルに影響を及ぼすかあるい
はＥＴＭ７およびＥＴＭ９からのトレーシング動作に小
さな差を生じる。このような変更がこの章で指示され
る。新プロトコルの徹底的な説明を必要とするＥＴＭ１
０に対する任意の変更は５章のプロトコル説明において
より徹底的に扱われる。
いはあるがＥＴＭ７およびＥＴＭ９により提供されるの
と等価の命令およびデータトレーシング能力を提供す
る。この章はＥＴＭ１０に対するＥＴＭアーキテクチュ
アに対してなされる変更およびなぜ変更されるかを説明
する。多くの変更は伸張ソフトウェアにしか影響を及ぼ
さず、エンドユーザだけでなく残りのトレースツールキ
ットソフトウェアには不可視である。しかしながら、あ
る変更はプログラマーのモデルに影響を及ぼすかあるい
はＥＴＭ７およびＥＴＭ９からのトレーシング動作に小
さな差を生じる。このような変更がこの章で指示され
る。新プロトコルの徹底的な説明を必要とするＥＴＭ１
０に対する任意の変更は５章のプロトコル説明において
より徹底的に扱われる。
【００７７】１．２ 分岐ファントムトレーシング ＡＲＭ１０は“分岐畳込み（ｂｒａｎｃｈ ｆｏｌｄｉ
ｎｇ）”を実現し、それは分岐を予測し、正規の命令ス
トリームから引出し、プログラム内の次の命令と並列に
有効に実行できることを意味する。これらの畳み込まれ
た分岐は分岐ファントムと呼ばれる。旧プロトコル内の
ＰＩＰＥＳＴＡＴ符号化はサイクル当たり実行される１
命令しか考慮しない。分岐ファントムがトレースされる
ようにするために、命令と並列に畳み込まれた分岐を表
わすＰＩＰＥＳＴＡＴフィールドに新符号化が追加され
る。５章のＥＴＭ１０プロトコル仕様内に新ＰＩＰＥＳ
ＴＡＴが与えられている。
ｎｇ）”を実現し、それは分岐を予測し、正規の命令ス
トリームから引出し、プログラム内の次の命令と並列に
有効に実行できることを意味する。これらの畳み込まれ
た分岐は分岐ファントムと呼ばれる。旧プロトコル内の
ＰＩＰＥＳＴＡＴ符号化はサイクル当たり実行される１
命令しか考慮しない。分岐ファントムがトレースされる
ようにするために、命令と並列に畳み込まれた分岐を表
わすＰＩＰＥＳＴＡＴフィールドに新符号化が追加され
る。５章のＥＴＭ１０プロトコル仕様内に新ＰＩＰＥＳ
ＴＡＴが与えられている。
【００７８】畳み込まれた分岐はトリガーブロックへの
変更も必要とする。分岐が畳み込まれると、有効に２つ
の命令が並列に実行される。これら２つの命令に対する
ＰＣ値は任意の識別可能な関係を有することが保証され
ないため、２つのアドレス比較を各サイクルで行わなけ
ればならない。これは各アドレスレジスタが２つの比較
器を必要とすることを意味する。トレーシングがイネー
ブルされるかどうかを決定する時に、両方の比較器出力
が考慮される。（これら２つの命令のいずれかがトレー
スされる場合には、トレーシングはそのサイクルでイネ
ーブルされる）。分岐畳込みによりせいぜい１つの追加
命令しかトレースされないことを保証するために特別な
注意がなされる。一般的に、ユーザはＴｒａｃｅＥｎａ
ｂｌｅまたはＶｉｅｗＤａｔａを適切にプログラムする
ためにいつ分岐が畳み込まれ次の命令と一緒に並列に実
行されるかを知っている必要がない。
変更も必要とする。分岐が畳み込まれると、有効に２つ
の命令が並列に実行される。これら２つの命令に対する
ＰＣ値は任意の識別可能な関係を有することが保証され
ないため、２つのアドレス比較を各サイクルで行わなけ
ればならない。これは各アドレスレジスタが２つの比較
器を必要とすることを意味する。トレーシングがイネー
ブルされるかどうかを決定する時に、両方の比較器出力
が考慮される。（これら２つの命令のいずれかがトレー
スされる場合には、トレーシングはそのサイクルでイネ
ーブルされる）。分岐畳込みによりせいぜい１つの追加
命令しかトレースされないことを保証するために特別な
注意がなされる。一般的に、ユーザはＴｒａｃｅＥｎａ
ｂｌｅまたはＶｉｅｗＤａｔａを適切にプログラムする
ためにいつ分岐が畳み込まれ次の命令と一緒に並列に実
行されるかを知っている必要がない。
【００７９】イベントに対して、命令の並列実行はＥＴ
Ｍ１０対ＥＴＭ７／９からの僅かに異なる動作を有する
ことを可能とする。ここでは、イベントが典型的に使用
される方法による機能の多くの損失があるとは感じられ
ない。カウンタはサイクル当たり１回しかカウントダウ
ンできないが、単一アドレス比較器が使用される場合に
はカウンティングはアクセスの正確なカウントを与えて
いる。さらに、Ｔｒｉｇｇｅｒ，ＴｒａｃｅＥｎａｂｌ
ｅ，ＶｉｅｗＤａｔａまたはＥｘｔＯｕｔイベントへの
機能の損失はなく、イベントは命令またはデータ転送が
個別にそれをアクティブとしている、所望の動作時にア
クティブである。シーケンサーが同じサイクル内に多数
の遷移要求を受信する場合には、遷移はなされずシーケ
ンサーはオリジナル状態にとどまる。この動作はＥＴＭ
７およびＥＴＭ９のそれと同一である。しかしながら、
ＡＲＭ１０がより多くの並列実行をサポートするため、
ＥＴＭ１０はサイクル内で多数の遷移要求のより多くの
発生を有することがある。ユーザはシーケンサーをプロ
グラミングする時にこの動作を知る必要があるが、単純
なイベントに対するワークアラウンドがある。所望の動
作がイベントＡに基づいた状態１−〉２およびイベント
Ｂに基づいた状態２−〉３からの遷移であれば、プログ
ラム１−〉２がイベント（Ａ＆ＩＢ）上に生じ、２−〉
３がイベントＢ上に生じ、１−〉３がイベント（Ａ＆
Ｂ）上に生じる。このようにシーケンスをプログラミン
グすることによりイベントＡおよびイベントＢの同時発
生の適切な処理が保証される。
Ｍ１０対ＥＴＭ７／９からの僅かに異なる動作を有する
ことを可能とする。ここでは、イベントが典型的に使用
される方法による機能の多くの損失があるとは感じられ
ない。カウンタはサイクル当たり１回しかカウントダウ
ンできないが、単一アドレス比較器が使用される場合に
はカウンティングはアクセスの正確なカウントを与えて
いる。さらに、Ｔｒｉｇｇｅｒ，ＴｒａｃｅＥｎａｂｌ
ｅ，ＶｉｅｗＤａｔａまたはＥｘｔＯｕｔイベントへの
機能の損失はなく、イベントは命令またはデータ転送が
個別にそれをアクティブとしている、所望の動作時にア
クティブである。シーケンサーが同じサイクル内に多数
の遷移要求を受信する場合には、遷移はなされずシーケ
ンサーはオリジナル状態にとどまる。この動作はＥＴＭ
７およびＥＴＭ９のそれと同一である。しかしながら、
ＡＲＭ１０がより多くの並列実行をサポートするため、
ＥＴＭ１０はサイクル内で多数の遷移要求のより多くの
発生を有することがある。ユーザはシーケンサーをプロ
グラミングする時にこの動作を知る必要があるが、単純
なイベントに対するワークアラウンドがある。所望の動
作がイベントＡに基づいた状態１−〉２およびイベント
Ｂに基づいた状態２−〉３からの遷移であれば、プログ
ラム１−〉２がイベント（Ａ＆ＩＢ）上に生じ、２−〉
３がイベントＢ上に生じ、１−〉３がイベント（Ａ＆
Ｂ）上に生じる。このようにシーケンスをプログラミン
グすることによりイベントＡおよびイベントＢの同時発
生の適切な処理が保証される。
【００８０】１．３ ロードミスおよび例外トレーシン
グ ＡＲＭ１０は他のメモリ命令を含む他の命令を単一の顕
著なミスの下で実行できるようにする非ブロッキングデ
ータキャッシュを有し、データキャッシュは狂った順で
データをコアへ戻すことができる。現在プロトコルはロ
ードデータが正しい順でＦＩＦＯに配置されることを期
待するため、この特徴はロードデータ追跡問題である。
データパケットは一部ヘッダーバイトによりプレフィク
スされて狂った順のロードミスデータを収容する。ヘッ
ダーバイトは５章に詳細に説明されている。
グ ＡＲＭ１０は他のメモリ命令を含む他の命令を単一の顕
著なミスの下で実行できるようにする非ブロッキングデ
ータキャッシュを有し、データキャッシュは狂った順で
データをコアへ戻すことができる。現在プロトコルはロ
ードデータが正しい順でＦＩＦＯに配置されることを期
待するため、この特徴はロードデータ追跡問題である。
データパケットは一部ヘッダーバイトによりプレフィク
スされて狂った順のロードミスデータを収容する。ヘッ
ダーバイトは５章に詳細に説明されている。
【００８１】非ブロッキングキャッシュのサポートはデ
ータ比較器への変更も必要とする。ＥＴＭ７およびＥＴ
Ｍ９と同様に、ＥＴＭ１０は一対のアドレス比較器と一
緒に使用されるデータ比較器を有する。使用時に、比較
器はデータもマッチする場合のマッチしかトリガーしな
い。他のメモリアクセスはミスの下で生じることがある
ため、ミスとなるロード要求に対するアドレスがマッチ
したかどうかを記憶にとどめるために各比較器にビット
が追加される。ロードミスデータが戻されると、データ
値比較がなされ、比較結果を限定するために保存された
アドレスマッチビットが使用される。次に、このマッチ
ビットはクリアされる。場合によっては、ユーザは比較
器をイネーブルするためにミスデータが戻されるのを待
機したくないことがある。替わりに、ロードミスが常に
データアセンブリだけに基づいてトレースされるように
したいことがある。両方のユーザモデルをサポートする
ために、各比較器に対してどのモデルがイネーブルされ
るかをユーザが指定できるようにするビットがアドレス
アクセスタイプレジスタへ加えられている。比較におけ
るロードミスデータに対する待機が望まれる場合には、
ユーザはアドレスアクセス型レジスタのビット８、Ｅｘ
ａｔｘ Ｍａｔｃｈビット、をセットしなければならな
い。（アクセスタイプレジスタの詳しい情報については
参照１を参照されたい）。トリガーその他のイベントを
生成するためにデータ値が使用される場合には、データ
比較が生じるのを待機することは有用である。比較器が
トレースフィルタリングに使用されある無関係なトレー
シングが問題とされない場合には、アドレスのみに基づ
いたトレーシングロードミスが有用である。ロードデー
タは狂った順で戻されることがあるため、ユーザはデー
タ値を使用して、シーケンサ遷移等の、イベントを生成
することにより狂った順のイベントが生じることがある
ことを知らなければならない。ＡＲＭ１０の非ブロッキ
ングキャッシュがプログラムされたイベントに影響を及
ぼすことがあることにユーザが関係する場合には、この
特徴はｃｐ１５構成レジスタ（ｒ１）へのライトを介し
てコア内でディセーブルすることができる。詳細な情報
についてはＡＲＴ１０１０Ｅ ＴＲＭ（参照３）を参照
されたい。
ータ比較器への変更も必要とする。ＥＴＭ７およびＥＴ
Ｍ９と同様に、ＥＴＭ１０は一対のアドレス比較器と一
緒に使用されるデータ比較器を有する。使用時に、比較
器はデータもマッチする場合のマッチしかトリガーしな
い。他のメモリアクセスはミスの下で生じることがある
ため、ミスとなるロード要求に対するアドレスがマッチ
したかどうかを記憶にとどめるために各比較器にビット
が追加される。ロードミスデータが戻されると、データ
値比較がなされ、比較結果を限定するために保存された
アドレスマッチビットが使用される。次に、このマッチ
ビットはクリアされる。場合によっては、ユーザは比較
器をイネーブルするためにミスデータが戻されるのを待
機したくないことがある。替わりに、ロードミスが常に
データアセンブリだけに基づいてトレースされるように
したいことがある。両方のユーザモデルをサポートする
ために、各比較器に対してどのモデルがイネーブルされ
るかをユーザが指定できるようにするビットがアドレス
アクセスタイプレジスタへ加えられている。比較におけ
るロードミスデータに対する待機が望まれる場合には、
ユーザはアドレスアクセス型レジスタのビット８、Ｅｘ
ａｔｘ Ｍａｔｃｈビット、をセットしなければならな
い。（アクセスタイプレジスタの詳しい情報については
参照１を参照されたい）。トリガーその他のイベントを
生成するためにデータ値が使用される場合には、データ
比較が生じるのを待機することは有用である。比較器が
トレースフィルタリングに使用されある無関係なトレー
シングが問題とされない場合には、アドレスのみに基づ
いたトレーシングロードミスが有用である。ロードデー
タは狂った順で戻されることがあるため、ユーザはデー
タ値を使用して、シーケンサ遷移等の、イベントを生成
することにより狂った順のイベントが生じることがある
ことを知らなければならない。ＡＲＭ１０の非ブロッキ
ングキャッシュがプログラムされたイベントに影響を及
ぼすことがあることにユーザが関係する場合には、この
特徴はｃｐ１５構成レジスタ（ｒ１）へのライトを介し
てコア内でディセーブルすることができる。詳細な情報
についてはＡＲＴ１０１０Ｅ ＴＲＭ（参照３）を参照
されたい。
【００８２】アクセスタイプレジスタのビット７は中
断、割込み、またはソフトリセットが生じる時の比較器
動作を指定するのに使用される。これらの状態は一般的
に例外と呼ばれる。データアクセスが中断されビット７
が表明されると、データマッチが要求されるかどうかに
無関係に、比較器はマッチ出力とはならない。比較器が
命令アドレスと結ばれる場合には、例外とマークされる
命令でのマッチを防止するのに正確なマッチビットが使
用される。例外となる命令およびデータ要求は通常中断
または割込み状態が解決されると再試行されるため、比
較器が１回しか点火しない場合にこの動作が望ましい場
合が多い。データアクセスケースでは、ビット７が表明
されない場合には、データ値は無効と推定されるため中
断されたアクセスにより純粋にアドレスに基づくマッチ
となる。
断、割込み、またはソフトリセットが生じる時の比較器
動作を指定するのに使用される。これらの状態は一般的
に例外と呼ばれる。データアクセスが中断されビット７
が表明されると、データマッチが要求されるかどうかに
無関係に、比較器はマッチ出力とはならない。比較器が
命令アドレスと結ばれる場合には、例外とマークされる
命令でのマッチを防止するのに正確なマッチビットが使
用される。例外となる命令およびデータ要求は通常中断
または割込み状態が解決されると再試行されるため、比
較器が１回しか点火しない場合にこの動作が望ましい場
合が多い。データアクセスケースでは、ビット７が表明
されない場合には、データ値は無効と推定されるため中
断されたアクセスにより純粋にアドレスに基づくマッチ
となる。
【００８３】所望の動作は典型的には両方のケースに対
して同じであるため、同じＥｘａｃｔ Ｍａｔｃｈビッ
トがロードミスおよびデータ中断の適切な処理を決定す
るのに使用される。Ｅｘａｃｔ Ｍａｔｃｈビットのデ
フォルト値は０である。
して同じであるため、同じＥｘａｃｔ Ｍａｔｃｈビッ
トがロードミスおよびデータ中断の適切な処理を決定す
るのに使用される。Ｅｘａｃｔ Ｍａｔｃｈビットのデ
フォルト値は０である。
【００８４】１．４ ＡＲＭ１０データトレーシング ＡＲＭ１０２０Ｅは単一サイクル内でデータの６４ビッ
トを戻すことができる６４ビットデータバスを有する。
この６４ビットデータバスをサポートするために、ＥＴ
Ｍ１０は単一サイクル内に２つの隣接データ値をトレー
シングできなければならない。一方または他方の値だけ
のトレーシングをサポートするために、２つのＶｉｅｗ
Ｄａｔａ出力が発生される。しかしながら、まだイベン
ト用の１つの出力とＴｒａｃｅＥｎａｂｌｅ用の１つの
出力しかない。同じサイクル内にアクセスされる２つの
隣接３２ビット要求によりカウンタの１減分またはシー
ケンサによる１つだけの状態変化しか生じないため、１
つのイベント出力を有することはカウンタおよびシーケ
ンサ論理に影響を及ぼすことがある。イベント論理をプ
ログラミングする時にユーザはこれを考慮しなければな
らないが、それは重要な問題とは思われない。
トを戻すことができる６４ビットデータバスを有する。
この６４ビットデータバスをサポートするために、ＥＴ
Ｍ１０は単一サイクル内に２つの隣接データ値をトレー
シングできなければならない。一方または他方の値だけ
のトレーシングをサポートするために、２つのＶｉｅｗ
Ｄａｔａ出力が発生される。しかしながら、まだイベン
ト用の１つの出力とＴｒａｃｅＥｎａｂｌｅ用の１つの
出力しかない。同じサイクル内にアクセスされる２つの
隣接３２ビット要求によりカウンタの１減分またはシー
ケンサによる１つだけの状態変化しか生じないため、１
つのイベント出力を有することはカウンタおよびシーケ
ンサ論理に影響を及ぼすことがある。イベント論理をプ
ログラミングする時にユーザはこれを考慮しなければな
らないが、それは重要な問題とは思われない。
【００８５】１．５ ＬＳＭトレーシング ＡＲＭ１０２０Ｅは独立したロード／ストアユニットを
有し、それによりロード／ストアユニットがデータアク
セスを反復する間に、以後ＬＳＭと呼ぶ、多数の命令の
ロードまたはストアの下で他の命令を実行することがで
きる。（すなわち、ＬＳＭの実行はコアを停止させな
い）。これをサポートするために、アドレス比較器出力
およびＴｒａｃｅＥｎａｂｌｅの表明へのある変更が必
要である。・ＬＳＭ命令を反復しながらそれをアクティ
ブにトレーシングする時は常に、ＴｒａｃｅＥｎａｂｌ
ｅが表明されたままであるかどうかにかかわらず、ＬＳ
Ｍが完了するまでそれはアクティブのままである。（こ
のルールの唯一の例外はオーバフローケースである）。
このルールにはＬＳＭの下で実行された他の命令が、本
来トレースされるものかどうかにかかわらず、トレース
されてしまうという副作用がある。しかしながら、定義
によりＬＳＭの下で実行する命令はデータ命令であるは
ずがないため、それにより余分なデータパケットが生じ
ることはない。・比較器がＬＳＭの命令アドレス上で活
性化される時は常に、その比較器のＶｉｅｗＤａｔａ出
力は全命令が完了するまで表明されたままである。それ
はユーザの意図がこの命令に関連する全てのデータパケ
ットをトレースすることであるためである。同様に、Ｖ
ｉｅｗＤａｔａおよびＥｖｅｎｔ範囲出力はＬＳＭ命令
の完了まで表明されたままである。イベント単一アドレ
ス比較器出力は定義により単一サイクルしか表明しない
ため、表明されたままではない。・ＬＳＭに関連するデ
ータ転送がトレースされていると、通常トレースされな
いその命令に関連する後続転送はプレースホルダーパケ
ット出力を有する（トレースされない値−５章参照）。
これらのプレースホルダーパケットはどの語がトレース
されたかを確認する必要がある。
有し、それによりロード／ストアユニットがデータアク
セスを反復する間に、以後ＬＳＭと呼ぶ、多数の命令の
ロードまたはストアの下で他の命令を実行することがで
きる。（すなわち、ＬＳＭの実行はコアを停止させな
い）。これをサポートするために、アドレス比較器出力
およびＴｒａｃｅＥｎａｂｌｅの表明へのある変更が必
要である。・ＬＳＭ命令を反復しながらそれをアクティ
ブにトレーシングする時は常に、ＴｒａｃｅＥｎａｂｌ
ｅが表明されたままであるかどうかにかかわらず、ＬＳ
Ｍが完了するまでそれはアクティブのままである。（こ
のルールの唯一の例外はオーバフローケースである）。
このルールにはＬＳＭの下で実行された他の命令が、本
来トレースされるものかどうかにかかわらず、トレース
されてしまうという副作用がある。しかしながら、定義
によりＬＳＭの下で実行する命令はデータ命令であるは
ずがないため、それにより余分なデータパケットが生じ
ることはない。・比較器がＬＳＭの命令アドレス上で活
性化される時は常に、その比較器のＶｉｅｗＤａｔａ出
力は全命令が完了するまで表明されたままである。それ
はユーザの意図がこの命令に関連する全てのデータパケ
ットをトレースすることであるためである。同様に、Ｖ
ｉｅｗＤａｔａおよびＥｖｅｎｔ範囲出力はＬＳＭ命令
の完了まで表明されたままである。イベント単一アドレ
ス比較器出力は定義により単一サイクルしか表明しない
ため、表明されたままではない。・ＬＳＭに関連するデ
ータ転送がトレースされていると、通常トレースされな
いその命令に関連する後続転送はプレースホルダーパケ
ット出力を有する（トレースされない値−５章参照）。
これらのプレースホルダーパケットはどの語がトレース
されたかを確認する必要がある。
【００８６】ＥＴＭプロトコルは命令トレーシングがロ
ード／ストアデータアドレス（およびデータ値）に基づ
いて命令トレーシングがイネーブルされることを考慮す
る。ＡＲＭ１０上で、ＬＳＭ命令はトレーシングイネー
ブリングイベントが生じる時にもはやコアの実行段階に
はないことがあるため、この命令アドレスは周りに維持
して特殊な方法で同報してこの特徴をサポートする必要
がある。これはＰｒｏｇｒｅｓｓ ＴＦＯパケット内の
ＬＳＭを使用して遂行される。Ｔｒａｃｅ Ｐａｃｋｅ
ｔ Ｏｆｆｓｅｔは５．２．４に記載されている。
ード／ストアデータアドレス（およびデータ値）に基づ
いて命令トレーシングがイネーブルされることを考慮す
る。ＡＲＭ１０上で、ＬＳＭ命令はトレーシングイネー
ブリングイベントが生じる時にもはやコアの実行段階に
はないことがあるため、この命令アドレスは周りに維持
して特殊な方法で同報してこの特徴をサポートする必要
がある。これはＰｒｏｇｒｅｓｓ ＴＦＯパケット内の
ＬＳＭを使用して遂行される。Ｔｒａｃｅ Ｐａｃｋｅ
ｔ Ｏｆｆｓｅｔは５．２．４に記載されている。
【００８７】１．６ 補助データトレーシング プロトコルへのデータヘッダーの追加は補助データタイ
プのトレーシングも考慮する（すなわち、ロード、スト
ア、およびＣＰＲＴ命令以外のデータ値のトレーシン
グ）。この補助データタイプトレーシングはＥＴＭトレ
ーシングの拡張を考慮することを意味し、それはＥＴＭ
の将来バージョンにおける外部ＡＳＩＣデータのトレー
シングを含むことができる。補助データトレーシングの
より多くの情報が５章のデータヘッダー検討に与えられ
ている。
プのトレーシングも考慮する（すなわち、ロード、スト
ア、およびＣＰＲＴ命令以外のデータ値のトレーシン
グ）。この補助データタイプトレーシングはＥＴＭトレ
ーシングの拡張を考慮することを意味し、それはＥＴＭ
の将来バージョンにおける外部ＡＳＩＣデータのトレー
シングを含むことができる。補助データトレーシングの
より多くの情報が５章のデータヘッダー検討に与えられ
ている。
【００８８】１．７ ＣＯＮＴＥＸＴＩＤトレーシング ＣＯＮＴＥＸＴ ＩＤはそれらが更新される時および同
期化のためにＴＦＯパケットが必要である時は常に同報
される。ＥＴＭ１０に対して、ＣＯＮＴＥＸＴＩＤ値は
それらがＣＯＮＴＥＸＴ ＩＤ変化となるＣＰＲＴ命令
に対するデータトレーシングを単純にイネーブルして更
新される時に出力される。このデータパケットに対する
一意的データヘッダーにより伸張器はデータが新しいＣ
ＯＮＴＥＸＴ ＩＤ値であることを認識することができ
る（データヘッダーは５章で検討される）。ＥＴＭはま
たトレースがイネーブルされる時は常に、また５．２．
４章で説明されるトレース同期サイクル中に現在ＣＯＮ
ＴＥＸＴ ＩＤ値を同報する。ＣＯＮＴＥＸＴ ＩＤ更
新命令はＭＣＲ ｃ１５，０，ｒｄ，ｃ１３，ｃ０，１
である。
期化のためにＴＦＯパケットが必要である時は常に同報
される。ＥＴＭ１０に対して、ＣＯＮＴＥＸＴＩＤ値は
それらがＣＯＮＴＥＸＴ ＩＤ変化となるＣＰＲＴ命令
に対するデータトレーシングを単純にイネーブルして更
新される時に出力される。このデータパケットに対する
一意的データヘッダーにより伸張器はデータが新しいＣ
ＯＮＴＥＸＴ ＩＤ値であることを認識することができ
る（データヘッダーは５章で検討される）。ＥＴＭはま
たトレースがイネーブルされる時は常に、また５．２．
４章で説明されるトレース同期サイクル中に現在ＣＯＮ
ＴＥＸＴ ＩＤ値を同報する。ＣＯＮＴＥＸＴ ＩＤ更
新命令はＭＣＲ ｃ１５，０，ｒｄ，ｃ１３，ｃ０，１
である。
【００８９】ＡＲＭ１０〈−〉ＥＴＭ１０インターフェ
イス上のもう一つの３２ビットポートを必要とする替わ
りに、ＥＴＭ１０はＣＯＮＴＥＸＴ ＩＤ更新を認識し
て現在ＣＯＮＴＥＸＴ ＩＤ値を内部シャドーレジスタ
内に維持する。コヒーレンシを適切に維持するために、
ＥＴＭがＰＯＷＥＲＤＯＷＮモードである時でも（ＥＴ
Ｍレジスタ０×４、ビット０が表明される）このレジス
タは常に更新される。
イス上のもう一つの３２ビットポートを必要とする替わ
りに、ＥＴＭ１０はＣＯＮＴＥＸＴ ＩＤ更新を認識し
て現在ＣＯＮＴＥＸＴ ＩＤ値を内部シャドーレジスタ
内に維持する。コヒーレンシを適切に維持するために、
ＥＴＭがＰＯＷＥＲＤＯＷＮモードである時でも（ＥＴ
Ｍレジスタ０×４、ビット０が表明される）このレジス
タは常に更新される。
【００９０】トレースフィルタリング用のＣＯＮＴＥＸ
Ｔ ＩＤ値を使用することがＥＴＭ１０に対する追加特
徴として加えられる。これは予期ＣＯＮＴＥＸＴ ＩＤ
値を指定することができるＥＴＭ内の新しいプログラマ
ブルレジスタセットを介して実現される。
Ｔ ＩＤ値を使用することがＥＴＭ１０に対する追加特
徴として加えられる。これは予期ＣＯＮＴＥＸＴ ＩＤ
値を指定することができるＥＴＭ内の新しいプログラマ
ブルレジスタセットを介して実現される。
【表１】 各ＣＯＮＴＥＸＴ ＩＤ比較器に対して同じマスクが使
用され、データ比較器マスクと同様に働く。
用され、データ比較器マスクと同様に働く。
【００９１】アドレス比較器アクセスタイプレジスタの
ビット９：８はＣＯＮＴＥＸＴ ＩＤ比較器が使用され
るかどうかを示す。００の値によりＣＯＮＴＥＸＴ Ｉ
Ｄ比較器は無視される。０１，１０または１１の値によ
りアドレス比較器は、ＣＯＮＴＥＸＴ ＩＤマスクを考
慮した後で、現在ＣＯＮＴＥＸＴ ＩＤがそれぞれＣＯ
ＮＴＥＸＴ ＩＤ比較器１，２または３内のそれとマッ
チする時だけマッチするようにされる。
ビット９：８はＣＯＮＴＥＸＴ ＩＤ比較器が使用され
るかどうかを示す。００の値によりＣＯＮＴＥＸＴ Ｉ
Ｄ比較器は無視される。０１，１０または１１の値によ
りアドレス比較器は、ＣＯＮＴＥＸＴ ＩＤマスクを考
慮した後で、現在ＣＯＮＴＥＸＴ ＩＤがそれぞれＣＯ
ＮＴＥＸＴ ＩＤ比較器１，２または３内のそれとマッ
チする時だけマッチするようにされる。
【００９２】ＣＯＮＴＥＸＴ ＩＤ比較器がイベントブ
ロック内から直接アクセスできるように新しいイベント
リソースが割り当てられる（ＡＲＭ ＩＨＩ ００１４
Ｄの３．３．４参照）。これらの新しいリソースは０×
５８−０×５Ａへマッピングされる。
ロック内から直接アクセスできるように新しいイベント
リソースが割り当てられる（ＡＲＭ ＩＨＩ ００１４
Ｄの３．３．４参照）。これらの新しいリソースは０×
５８−０×５Ａへマッピングされる。
【表２】 新しいフィールドがＥＴＭ構成コードレジスタに加えら
れて存在するＣＯＮＴＥＸＴ ＩＤ比較器数を示す（Ａ
ＲＭ ＩＨＩ ００１４Ｄの４．２．２参照）。
れて存在するＣＯＮＴＥＸＴ ＩＤ比較器数を示す（Ａ
ＲＭ ＩＨＩ ００１４Ｄの４．２．２参照）。
【表３】
【００９３】１．８ トレース出力周波数 ＡＲＭ１０２０Ｅ Ｍａｃｒｏｃｅｌｌは３００ＭＨｚ
を越えるコア周波数で動作することができる。従来のＥ
ＴＭインプリメンテーションは周波数が２００ＭＨｚを
越えることがない。ＥＴＭトレース出力に対して得られ
る最大出力周波数はトレース解析器の最大サンプル周波
数およびパッドで得られる最大出力周波数によって決ま
る。ＡｇｉｌｅｎおよびＴｅｋｔｒｏｎｉｘ解析器は、
それぞれ、３３３ＭＨｚおよび４００ＭＨｚの最大周波
数で捕捉することができる。しかしながら、ＡＲＭパー
トナーから得られる任意のＣＭＯＳパッドはこの周波数
においてクリーンで、トレース可能な信号を供給できる
可能性が非常に高い。したがって、パッドは速度制限要
因と考えられる。より大きなパッドおよび／またはボー
ドレベルバァッファリングを使用してある速度改善を得
ることができる。これらの技術により我々は２００ＭＨ
ｚにおいて信頼できるトレースを行うことができる。よ
り高速のトレーシングに対しては、２つのオプションが
ある。ピンカウントを２倍にし周波数を半分にすること
ができる（デマルチプレクストレースポート）、あるい
はオンチップトレースバァッファを利用することができ
る。両方の技術に利点および欠点がある。
を越えるコア周波数で動作することができる。従来のＥ
ＴＭインプリメンテーションは周波数が２００ＭＨｚを
越えることがない。ＥＴＭトレース出力に対して得られ
る最大出力周波数はトレース解析器の最大サンプル周波
数およびパッドで得られる最大出力周波数によって決ま
る。ＡｇｉｌｅｎおよびＴｅｋｔｒｏｎｉｘ解析器は、
それぞれ、３３３ＭＨｚおよび４００ＭＨｚの最大周波
数で捕捉することができる。しかしながら、ＡＲＭパー
トナーから得られる任意のＣＭＯＳパッドはこの周波数
においてクリーンで、トレース可能な信号を供給できる
可能性が非常に高い。したがって、パッドは速度制限要
因と考えられる。より大きなパッドおよび／またはボー
ドレベルバァッファリングを使用してある速度改善を得
ることができる。これらの技術により我々は２００ＭＨ
ｚにおいて信頼できるトレースを行うことができる。よ
り高速のトレーシングに対しては、２つのオプションが
ある。ピンカウントを２倍にし周波数を半分にすること
ができる（デマルチプレクストレースポート）、あるい
はオンチップトレースバァッファを利用することができ
る。両方の技術に利点および欠点がある。
【００９４】ピンカウントを２倍にすることはパッケー
ジ制限および追加ピンの高いコストによりあるパートナ
ーにとって魅力的なオプションではない。また、この技
術はＴＰＡの変更および、恐らくは、第２のマイクロコ
ネクタの追加が必要であり、それはより広い面積をとり
さらにコストが加算される。さらに、この技術にはやは
り４００ＭＨｚの速度制限がある。熱工程で作られたＡ
ＲＭ１０プロセッサは恐らくこれらの速度を越える。
ジ制限および追加ピンの高いコストによりあるパートナ
ーにとって魅力的なオプションではない。また、この技
術はＴＰＡの変更および、恐らくは、第２のマイクロコ
ネクタの追加が必要であり、それはより広い面積をとり
さらにコストが加算される。さらに、この技術にはやは
り４００ＭＨｚの速度制限がある。熱工程で作られたＡ
ＲＭ１０プロセッサは恐らくこれらの速度を越える。
【００９５】オンチップバァッファにはコアクロック速
度で信頼できるトレーシングおよび追加ピンをなんら必
要としない利点がある。事実、全てのトレース捕捉がオ
ンチップバァッファを利用して行われる場合には、オン
チップバァッファがＪＴＡＧポートを介したＭｕｌｔｉ
−ＩＣＥを経てダウンロードされるため外部可視ＥＴＭ
ポートは解消することができる。このソリューションの
欠点はオンチップバァッファのサイズが典型的に極めて
小さく、８−１６ＫＢ程度であることである。したがっ
て、トレーシング深さが制限される。大きなオンチップ
トレースバァッファが可能であるが、ＡＳＩＣのサイズ
に直接インパクトを与え、小さなトレースバァッファで
あっても同じ設計で与えられるよりも多くのシリコンス
ペースを使用することがある。
度で信頼できるトレーシングおよび追加ピンをなんら必
要としない利点がある。事実、全てのトレース捕捉がオ
ンチップバァッファを利用して行われる場合には、オン
チップバァッファがＪＴＡＧポートを介したＭｕｌｔｉ
−ＩＣＥを経てダウンロードされるため外部可視ＥＴＭ
ポートは解消することができる。このソリューションの
欠点はオンチップバァッファのサイズが典型的に極めて
小さく、８−１６ＫＢ程度であることである。したがっ
て、トレーシング深さが制限される。大きなオンチップ
トレースバァッファが可能であるが、ＡＳＩＣのサイズ
に直接インパクトを与え、小さなトレースバァッファで
あっても同じ設計で与えられるよりも多くのシリコンス
ペースを使用することがある。
【００９６】各方法の利点および欠点が変動するため、
前記した両オプションがサポートされるように計画され
る。高速トレーシング用デマルチプレクスドトレースポ
ートによりＡＲＭ１０２００ ｒｅｖ １テストチップ
が造られる。オンチップトレースバァッファはＡＲＭ１
０２００ ｒｅｖ １テストチップの一部ではない。
前記した両オプションがサポートされるように計画され
る。高速トレーシング用デマルチプレクスドトレースポ
ートによりＡＲＭ１０２００ ｒｅｖ １テストチップ
が造られる。オンチップトレースバァッファはＡＲＭ１
０２００ ｒｅｖ １テストチップの一部ではない。
【００９７】ＥＴＭ９用オンチップトレースバァッファ
の仕様が作成されており、インプリメンテーションが進
行中である。５．２章に記載されている新４ビットＰＩ
ＰＥＳＴＡＴ符号化をサポートする重要ではない変更に
より、この設計からＥＴＭ１０コンパチブルオンチップ
トレースバァッファを生成することができる。ＥＴＭ１
０をサポートするのにどんなＴｒａｃｅ Ｃａｐｔｕｒ
ｅ Ｄｅｖｉｃｅ変更が必要であるかの詳細な情報につ
いては参照４を参照されたい。タイムスケールに応じ
て、ＥＴＭ１０コンパチブルオンチップトレースバァッ
ファは、ダイナミックトレース圧縮等の、追加特徴を提
供することができ、事実ＦＩＦＯ置換として直接ＥＴＭ
１０設計内に一体化することができる。
の仕様が作成されており、インプリメンテーションが進
行中である。５．２章に記載されている新４ビットＰＩ
ＰＥＳＴＡＴ符号化をサポートする重要ではない変更に
より、この設計からＥＴＭ１０コンパチブルオンチップ
トレースバァッファを生成することができる。ＥＴＭ１
０をサポートするのにどんなＴｒａｃｅ Ｃａｐｔｕｒ
ｅ Ｄｅｖｉｃｅ変更が必要であるかの詳細な情報につ
いては参照４を参照されたい。タイムスケールに応じ
て、ＥＴＭ１０コンパチブルオンチップトレースバァッ
ファは、ダイナミックトレース圧縮等の、追加特徴を提
供することができ、事実ＦＩＦＯ置換として直接ＥＴＭ
１０設計内に一体化することができる。
【００９８】１．９ 同期レジスタ 従来のＥＴＭインプリメンテーションでは、同期は１０
２４サイクル毎に５−バイト命令を介して、また１０２
４サイクル毎に５−バイトデータアドレスを介して生じ
る。ＥＴＭ１０に対しては、これらの同期点は新しい１
２ビットプログラマブルレジスタを介して構成すること
ができる。構成可能な同期によりトレースバァッファサ
イズの全範囲を利用するのが容易になる。オンチップト
レースバァッファ等の小型トレースバァッファはトレー
スの大きな部分を投げ出すのを回避するために頻繁に同
期することができ、大型トレースバァッファは不要同期
の無駄なトレーススループットを回避するためにたまに
同期することができる。デフォルトカウンタ値は１０２
４サイクルである。データアドレスおよび命令アドレス
同期が同時に生じるのを防止するために、データアドレ
ス同期はカウンタがその中点値に達する時に生じ命令ア
ドレス同期はカウンタが０に達する時に生じる。新しい
同期レジスタに対するアドレスは０×７８である。
２４サイクル毎に５−バイト命令を介して、また１０２
４サイクル毎に５−バイトデータアドレスを介して生じ
る。ＥＴＭ１０に対しては、これらの同期点は新しい１
２ビットプログラマブルレジスタを介して構成すること
ができる。構成可能な同期によりトレースバァッファサ
イズの全範囲を利用するのが容易になる。オンチップト
レースバァッファ等の小型トレースバァッファはトレー
スの大きな部分を投げ出すのを回避するために頻繁に同
期することができ、大型トレースバァッファは不要同期
の無駄なトレーススループットを回避するためにたまに
同期することができる。デフォルトカウンタ値は１０２
４サイクルである。データアドレスおよび命令アドレス
同期が同時に生じるのを防止するために、データアドレ
ス同期はカウンタがその中点値に達する時に生じ命令ア
ドレス同期はカウンタが０に達する時に生じる。新しい
同期レジスタに対するアドレスは０×７８である。
【００９９】１．１０ メモリマップデコーダ 従来のＥＴＭインプリメンテーション内に存在した外部
メモリマップリソース入力はＥＴＭ１０に対してサポー
トされない。ＡＲＭ１０アーキテクチュア内に存在する
余分な複雑さにより外部デコーダに対するサポートの実
現はより困難となる。外部イベントはＥＸＴＩＮを利用
することによりまだトレーシングを制御することがで
き、それはｃｙｃｌｅ ａｃｃｕｒａｔｅとなる（４．
１５で検討されている）。
メモリマップリソース入力はＥＴＭ１０に対してサポー
トされない。ＡＲＭ１０アーキテクチュア内に存在する
余分な複雑さにより外部デコーダに対するサポートの実
現はより困難となる。外部イベントはＥＸＴＩＮを利用
することによりまだトレーシングを制御することがで
き、それはｃｙｃｌｅ ａｃｃｕｒａｔｅとなる（４．
１５で検討されている）。
【０１００】１．１１ レンジアウト 従来のＥＴＭインプリメンテーションはＥｍｂｅｄｄｅ
ｄ ＩＣＥ論理内のデータ値比較レジスタを余分な外部
レジスタリソースとして使用することができる。この機
能はＥｍｂｅｄｄｅｄ−ＩＣＥから来るＲＡＮＧＥＯＵ
Ｔ出力を使用して遂行される。ＡＲＭ１０デバッグユニ
ットにはデータ値比較機能がないためこれらのＲＡＮＧ
ＥＯＵＴ出力はない。したがって、このリソース再使用
はＥＴＭ１０に対しては不可能である。これらのリソー
スはもはやプログラムされないためプログラマーのモデ
ルへのそのインパクトは少ない。
ｄ ＩＣＥ論理内のデータ値比較レジスタを余分な外部
レジスタリソースとして使用することができる。この機
能はＥｍｂｅｄｄｅｄ−ＩＣＥから来るＲＡＮＧＥＯＵ
Ｔ出力を使用して遂行される。ＡＲＭ１０デバッグユニ
ットにはデータ値比較機能がないためこれらのＲＡＮＧ
ＥＯＵＴ出力はない。したがって、このリソース再使用
はＥＴＭ１０に対しては不可能である。これらのリソー
スはもはやプログラムされないためプログラマーのモデ
ルへのそのインパクトは少ない。
【０１０１】１．１２ 割込みベクトルへの分岐 現在プロトコルは割込みベクトルテーブル内のエントリ
ーへの直接分岐は間接分岐としてトレースしなければな
らないと指定している。ファントム分岐は提案されたプ
ロトコル内で間接分岐へ変換することができないため、
もはやこれは常に可能ではない。したがって、直接分岐
が分岐ファントムであったかどうかに無関係に、一貫性
および単純性のために割込みベクトルへの直接分岐はも
はや間接分岐としてトレースされない。５．３．１章に
記載されているアドレスバイト５の特殊な符号化により
ＰＡＢＯＲＴ，ＦＩＱ，ＩＲＱ，ＤＡＢＯＲＴ，および
ＲＥＳＥＴベクトルへの分岐を検出することができる。
ーへの直接分岐は間接分岐としてトレースしなければな
らないと指定している。ファントム分岐は提案されたプ
ロトコル内で間接分岐へ変換することができないため、
もはやこれは常に可能ではない。したがって、直接分岐
が分岐ファントムであったかどうかに無関係に、一貫性
および単純性のために割込みベクトルへの直接分岐はも
はや間接分岐としてトレースされない。５．３．１章に
記載されているアドレスバイト５の特殊な符号化により
ＰＡＢＯＲＴ，ＦＩＱ，ＩＲＱ，ＤＡＢＯＲＴ，および
ＲＥＳＥＴベクトルへの分岐を検出することができる。
【０１０２】１．１３ プロトコルバージョン ＥＴＭ７およびＥＴＭ９上の構成コードレジスタ（レジ
スタ０×０１）内に存在する４−ビットＥＴＭプロトコ
ルバージョンフィールドはＥＴＭ用の将来のプロトコル
バージョンをサポートするのに不十分であることが確認
されている。したがって、マイナーおよびメジャー訂正
番号だけでなく意図するＡＲＭコアを指定するフィール
ドを含む新しいＥＴＭ ＩＤレジスタが定義されてい
る。このレジスタはレジスタアドレス０×７９へマッピ
ングされ、構成レジスタ内のビット３１がセットされる
時は常に有効と見なされる。それによりＥＴＭ７および
ＥＴＭ９はＩＤレジスタを必要とせずにプロトコルバリ
アント０−７を使用することができる。ＥＴＭ ＩＤレ
ジスタは下記のフィールド内へ分散される３２ビット値
を含む。
スタ０×０１）内に存在する４−ビットＥＴＭプロトコ
ルバージョンフィールドはＥＴＭ用の将来のプロトコル
バージョンをサポートするのに不十分であることが確認
されている。したがって、マイナーおよびメジャー訂正
番号だけでなく意図するＡＲＭコアを指定するフィール
ドを含む新しいＥＴＭ ＩＤレジスタが定義されてい
る。このレジスタはレジスタアドレス０×７９へマッピ
ングされ、構成レジスタ内のビット３１がセットされる
時は常に有効と見なされる。それによりＥＴＭ７および
ＥＴＭ９はＩＤレジスタを必要とせずにプロトコルバリ
アント０−７を使用することができる。ＥＴＭ ＩＤレ
ジスタは下記のフィールド内へ分散される３２ビット値
を含む。
【表４】 ＥＴＭ ｒｅｖ０はＩＤ値０×４１０１２１００を有す
る。
る。
【０１０３】１．１４ トレース開始／停止リソース ＴｒａｃｅＥｎａｂｌｅ開始／停止論理の現在状態を与
える新しいイベントリソースが含まれる。これにはリソ
ース番号１０１ １１１１が与えられ（ＡＲＭＩＨＩ
００１４Ｄの３．３．４章参照）、Ｔｒａｃｅ Ｓｔａ
ｒｔ／Ｓｔｏｐがアクティブである時は常に表明しなけ
ればならない。開始／停止リソースをサポートするＥＴ
ＭバージョンはＥＴＭ制御レジスタ内のビット２３も表
明する。
える新しいイベントリソースが含まれる。これにはリソ
ース番号１０１ １１１１が与えられ（ＡＲＭＩＨＩ
００１４Ｄの３．３．４章参照）、Ｔｒａｃｅ Ｓｔａ
ｒｔ／Ｓｔｏｐがアクティブである時は常に表明しなけ
ればならない。開始／停止リソースをサポートするＥＴ
ＭバージョンはＥＴＭ制御レジスタ内のビット２３も表
明する。
【０１０４】１．１５ ＴＰＡ変更 全てのＴＰＡはＡＲＭ１０用の新しいトリガーおよびト
レースディセーブル状態値をサポートするためのマイナ
ー変更が必要である。すなわち、それらはＴＲおよびＴ
Ｄ ＰＩＰＥＳＴＡＴｓを検出するためにＰＩＰＥＳＴ
ＡＴ［３］／ＴＲＡＣＥＳＹＮＣがローであることを保
証しなければならない。ＡｇｉｌｅｎｔｎＴｒａｃｅは
マイナーハードウェア変更も必要である。デマルチプレ
クド、ハーフスピードＥＴＭポートを介した高速トレー
シングをサポートするために、ＴＰＡは各サイクル内で
トレースデータの２コアサイクル分を捕捉できなければ
ならない。このデータはＭｉｃｔｏｒコネクタを横切っ
て同報される。したがって、多数のコネクタに対するサ
ポートも必要である。これらの変更に関するより詳細な
情報については参照４を参照されたい。
レースディセーブル状態値をサポートするためのマイナ
ー変更が必要である。すなわち、それらはＴＲおよびＴ
Ｄ ＰＩＰＥＳＴＡＴｓを検出するためにＰＩＰＥＳＴ
ＡＴ［３］／ＴＲＡＣＥＳＹＮＣがローであることを保
証しなければならない。ＡｇｉｌｅｎｔｎＴｒａｃｅは
マイナーハードウェア変更も必要である。デマルチプレ
クド、ハーフスピードＥＴＭポートを介した高速トレー
シングをサポートするために、ＴＰＡは各サイクル内で
トレースデータの２コアサイクル分を捕捉できなければ
ならない。このデータはＭｉｃｔｏｒコネクタを横切っ
て同報される。したがって、多数のコネクタに対するサ
ポートも必要である。これらの変更に関するより詳細な
情報については参照４を参照されたい。
【０１０５】１．１６ 精密イベント ＥＴＭ７およびＥＴＭ９において、Ｅｖｅｎｔブロック
を介して発生されるイベントは精密ではなく、それはユ
ーザはデータアクセスまたはＥｖｅｎｔを発生した命令
をトレースすることを保証されなかったことを意味す
る。ＥＴＭ１０に対してはもはやそうではない。Ｖｉｅ
ｗＤａｔａおよびＴｒａｃｅＥｎａｂｌｅの表明はそれ
がどのように発生されるかにかかわらず常に精密であ
る。
を介して発生されるイベントは精密ではなく、それはユ
ーザはデータアクセスまたはＥｖｅｎｔを発生した命令
をトレースすることを保証されなかったことを意味す
る。ＥＴＭ１０に対してはもはやそうではない。Ｖｉｅ
ｗＤａｔａおよびＴｒａｃｅＥｎａｂｌｅの表明はそれ
がどのように発生されるかにかかわらず常に精密であ
る。
【０１０６】１．１７ ＦＩＦＯＦＵＬＬレベルレジス
タ ＥＴＭ７およびＥＴＭ９レジスタに対して、ＦＩＦＯＦ
ＵＬＬが表明される前にＦＩＦＯが達しなければならな
いレベルをセットするのに０×０Ｂが使用された。ＥＴ
Ｍ１０、ＦＩＦＯＦＵＬＬに対してこのレジスタは使用
されず替わりに、イネーブルされると、ＦＩＦＯＦＵＬ
Ｌはその中に新しいパケットが置かれる時は常に表明さ
れる。ＥＴＭ１０はＥＴＭ７／９よりも深くパイプライ
ンされ、ＦＩＦＯＦＵＬＬはこのように使用される場合
に有用となるのに十分早くしか表明できない。ＥＴＭ１
０において、ＦＩＦＯＦＵＬＬレジスタはＦＩＦＯサイ
ズを指定するリードオンリーレジスタとして再使用され
る。ＦＩＦＯサイズはＥＴＭ７／９内でソフトウェアに
より決定することができないサイズである。
タ ＥＴＭ７およびＥＴＭ９レジスタに対して、ＦＩＦＯＦ
ＵＬＬが表明される前にＦＩＦＯが達しなければならな
いレベルをセットするのに０×０Ｂが使用された。ＥＴ
Ｍ１０、ＦＩＦＯＦＵＬＬに対してこのレジスタは使用
されず替わりに、イネーブルされると、ＦＩＦＯＦＵＬ
Ｌはその中に新しいパケットが置かれる時は常に表明さ
れる。ＥＴＭ１０はＥＴＭ７／９よりも深くパイプライ
ンされ、ＦＩＦＯＦＵＬＬはこのように使用される場合
に有用となるのに十分早くしか表明できない。ＥＴＭ１
０において、ＦＩＦＯＦＵＬＬレジスタはＦＩＦＯサイ
ズを指定するリードオンリーレジスタとして再使用され
る。ＦＩＦＯサイズはＥＴＭ７／９内でソフトウェアに
より決定することができないサイズである。
【０１０７】１．１８ トリガー出力 プロセッサがモニターデバッグモードであれば、ＤＢＧ
ＲＱは無視される。したがって、トリガーが生じている
ことを認識することができる他の機構を有することが有
用である。このために、単一ビットＴＲＩＧＧＥＲ出力
がＥＴＭ１０用ＥＴＭインターフェイスに追加されてい
る。ＴＲＩＧＧＥＲ出力は４−ビットＴＲＩＧＧＥＲ状
態がＰＩＰＥＳＴＡＴバス上で駆動される時は常に表明
される。次に、この信号を割込みコントローラが使用し
て割込みの表明を介してトリガーのコアを知らせること
ができる。ＴＲＩＧＧＥＲ出力は不要であれば追加しな
いままとすることができる。
ＲＱは無視される。したがって、トリガーが生じている
ことを認識することができる他の機構を有することが有
用である。このために、単一ビットＴＲＩＧＧＥＲ出力
がＥＴＭ１０用ＥＴＭインターフェイスに追加されてい
る。ＴＲＩＧＧＥＲ出力は４−ビットＴＲＩＧＧＥＲ状
態がＰＩＰＥＳＴＡＴバス上で駆動される時は常に表明
される。次に、この信号を割込みコントローラが使用し
て割込みの表明を介してトリガーのコアを知らせること
ができる。ＴＲＩＧＧＥＲ出力は不要であれば追加しな
いままとすることができる。
【０１０８】１．１９ カウンタイベント ＥＴＭ７／９に対して、カウンタイベントレジスタは連
続的にカウントするのに使用することができる余分なビ
ット１７を有する。このビットはその動作が冗長性で検
証することが困難であるため除去されている。連続的カ
ウンタが欲しい場合には、ユーザは常にアクティブとか
べきハードワイヤである外部リソース１５に等しいイベ
ントを単純にプログラムする。
続的にカウントするのに使用することができる余分なビ
ット１７を有する。このビットはその動作が冗長性で検
証することが困難であるため除去されている。連続的カ
ウンタが欲しい場合には、ユーザは常にアクティブとか
べきハードワイヤである外部リソース１５に等しいイベ
ントを単純にプログラムする。
【０１０９】ＥＴＭ１０トレースポート １．２０ ＥＴＭ１０ポート信号 ＥＴＭ１０トレースポートは２つの信号、ＰＩＰＥＳＴ
ＡＴおよびＴＲＡＣＥＰＫＴ、からなり共にＴＲＡＣＥ
ＣＬＫ（ＧＣＬＫと同じ周波数を有する）の立上り縁に
おいて有効である。ＰＩＰＥＳＴＡＴは分岐ファントム
用符号化スペースを追加するためにＥＴＭ１０に対して
３ビットから４ビット信号へ拡張されている。ＴＲＡＣ
ＥＰＫＴは従来のＥＴＭバージョンから変更されておら
ず、構成に応じて４，８，または１６ビットとすること
ができる。同期はもう一つの機構を介して達成されるた
め、ＴＲＡＣＥＳＹＮＣピンはプロトコルから除去され
ている。全般的結果は従来のＥＴＭインプリメンテーシ
ョンと同じピンカウントを有するトレースポートとな
る。
ＡＴおよびＴＲＡＣＥＰＫＴ、からなり共にＴＲＡＣＥ
ＣＬＫ（ＧＣＬＫと同じ周波数を有する）の立上り縁に
おいて有効である。ＰＩＰＥＳＴＡＴは分岐ファントム
用符号化スペースを追加するためにＥＴＭ１０に対して
３ビットから４ビット信号へ拡張されている。ＴＲＡＣ
ＥＰＫＴは従来のＥＴＭバージョンから変更されておら
ず、構成に応じて４，８，または１６ビットとすること
ができる。同期はもう一つの機構を介して達成されるた
め、ＴＲＡＣＥＳＹＮＣピンはプロトコルから除去され
ている。全般的結果は従来のＥＴＭインプリメンテーシ
ョンと同じピンカウントを有するトレースポートとな
る。
【０１１０】１．２１ ＰＩＰＥＳＴＡＴ符号化
【表５】
【０１１１】１．２１．１ 分岐ファントムＰＩＰＥＳ
ＴＡＴｓ 下記の命令と並列に実行される分岐ファントムを考慮す
るために８つの新しい分岐ファントムが付加される。こ
れらの符号化は常に実行ストリームの最初である分岐命
令として解釈しなければならない。直接分岐だけが予測
され、分岐ファントムはＦＩＦＯ内にデータパケットを
置くことはない。並列に実行されるいかなる命令も不正
命令ストリームからのものでありしたがってキャンセル
されるため、誤予測される畳込み分岐により正規のＩＥ
／ＩＮ ＰＩＰＥＳＴＡＴが生じる。
ＴＡＴｓ 下記の命令と並列に実行される分岐ファントムを考慮す
るために８つの新しい分岐ファントムが付加される。こ
れらの符号化は常に実行ストリームの最初である分岐命
令として解釈しなければならない。直接分岐だけが予測
され、分岐ファントムはＦＩＦＯ内にデータパケットを
置くことはない。並列に実行されるいかなる命令も不正
命令ストリームからのものでありしたがってキャンセル
されるため、誤予測される畳込み分岐により正規のＩＥ
／ＩＮ ＰＩＰＥＳＴＡＴが生じる。
【０１１２】１．２１．２ Ｄａｔａ ＰＩＰＥＳＴＡ
Ｔｓ ‘Ｄ’で始まる全てのにニューモニックはある種のデー
タパケットがサイクルするＦＩＦＯ内に置かれいずれＴ
ＲＡＣＥＰＫＴピン上に出力されることを意味する。新
プロトコルに対する‘パケット’という語はＦＩＦＯ内
の単一バイトではなくＦＩＦＯに置かれる多バイト量の
ことであることをお判り願いたい。データパケットは分
岐アドレス、ロード／ストア転送、ＣＰＲＴ転送、また
は補助データパケットとすることができる。ＥＴＭ１０
は１サイクル内に最大３つのデータパケットをＦＩＦＯ
内に置く（２つのＬＤＳＴ／ＣＰＲＴ転送と１つの分岐
アドレスパケット）。１サイクル内３パケットはプロト
コルではなくハードウェアの制約である。別々のデータ
および分岐ＰＩＰＥＳＴＡＴｓの必要性はプロトコルに
パケットヘッダーバイトを追加することにより除去され
ている。ＤＷおよびＤＮ状態値を追加することによりに
任意のサイクルにデータパケットを付加することができ
る。この追加はＬＤＳｓ／ＳＴＣｓの長さを決定するコ
プロセッサマップがもはや不要であり、可変長ＬＤＣ／
ＳＴＣ命令のトレーシングがサポートされることを意味
する。パケットヘッダーバイトについては５．３章によ
り詳しく説明されている。
Ｔｓ ‘Ｄ’で始まる全てのにニューモニックはある種のデー
タパケットがサイクルするＦＩＦＯ内に置かれいずれＴ
ＲＡＣＥＰＫＴピン上に出力されることを意味する。新
プロトコルに対する‘パケット’という語はＦＩＦＯ内
の単一バイトではなくＦＩＦＯに置かれる多バイト量の
ことであることをお判り願いたい。データパケットは分
岐アドレス、ロード／ストア転送、ＣＰＲＴ転送、また
は補助データパケットとすることができる。ＥＴＭ１０
は１サイクル内に最大３つのデータパケットをＦＩＦＯ
内に置く（２つのＬＤＳＴ／ＣＰＲＴ転送と１つの分岐
アドレスパケット）。１サイクル内３パケットはプロト
コルではなくハードウェアの制約である。別々のデータ
および分岐ＰＩＰＥＳＴＡＴｓの必要性はプロトコルに
パケットヘッダーバイトを追加することにより除去され
ている。ＤＷおよびＤＮ状態値を追加することによりに
任意のサイクルにデータパケットを付加することができ
る。この追加はＬＤＳｓ／ＳＴＣｓの長さを決定するコ
プロセッサマップがもはや不要であり、可変長ＬＤＣ／
ＳＴＣ命令のトレーシングがサポートされることを意味
する。パケットヘッダーバイトについては５．３章によ
り詳しく説明されている。
【０１１３】１．２１．３ 命令ＰＩＰＥＳＴＡＴ 非待機ＰＩＰＥＳＴＡＴ値、すなわち命令が実行された
ことを示すもの、は常に命令が実行されている第１サイ
クル上に与えられる。この区別は数サイクルに対してデ
ータを実行して戻すＬＳＭ命令にとって重要である。こ
の動作は、ＬＳＭが実行されたＬＡＳＴサイクルに実行
したＰＩＰＥＳＴＡＴ値を与える、従来のプロトコルバ
ージョンとは異なっている。
ことを示すもの、は常に命令が実行されている第１サイ
クル上に与えられる。この区別は数サイクルに対してデ
ータを実行して戻すＬＳＭ命令にとって重要である。こ
の動作は、ＬＳＭが実行されたＬＡＳＴサイクルに実行
したＰＩＰＥＳＴＡＴ値を与える、従来のプロトコルバ
ージョンとは異なっている。
【０１１４】“実行されない”ＰＩＰＥＳＴＡＴｓ（Ｉ
Ｎ／ＤＮ）は２つの理由により生じる。命令がその条件
コードに失敗したか、または例外により実行されなかっ
た。前記したように、可能な例外は割込み、プリフェッ
チ中断、およびリセット表明を含んでいる。データ中断
となるロード／ストア命令は実行されていると考えられ
るためＩＮ／ＤＮ状態を与えられない。伸張器は例外に
より命令の実行が防止される時を知る必要がある。この
情報は前のＬＳＭ命令からの遅いデータパケットが例外
命令に付加されるのを防止するのに使用される。（“実
行されない”ＰＩＰＥＳＴＡＴを有する命令が考慮され
る唯一のデータパケットは分岐アドレスである）。
Ｎ／ＤＮ）は２つの理由により生じる。命令がその条件
コードに失敗したか、または例外により実行されなかっ
た。前記したように、可能な例外は割込み、プリフェッ
チ中断、およびリセット表明を含んでいる。データ中断
となるロード／ストア命令は実行されていると考えられ
るためＩＮ／ＤＮ状態を与えられない。伸張器は例外に
より命令の実行が防止される時を知る必要がある。この
情報は前のＬＳＭ命令からの遅いデータパケットが例外
命令に付加されるのを防止するのに使用される。（“実
行されない”ＰＩＰＥＳＴＡＴを有する命令が考慮され
る唯一のデータパケットは分岐アドレスである）。
【０１１５】１．２１．４ ＴＤ状態およびＴＦＯｓ ＴＤの状態はこのサイクルのＴＲＡＣＥＰＫＴ上にトレ
ースＦＩＦＯデータが存在しないことを意味する。なぜ
それが起こるかについて２つの理由がある。 ・ＦＩＦＯ内にトレースされるデータがない（ＦＩＦＯ
が空でなければ、状態はＷＴである）。特に、トレース
がディセーブルされるすぐ後で次にイネーブルされるま
で生じる。 ・ＥＴＭ同期のためにＴＦＯが同報される。
ースＦＩＦＯデータが存在しないことを意味する。なぜ
それが起こるかについて２つの理由がある。 ・ＦＩＦＯ内にトレースされるデータがない（ＦＩＦＯ
が空でなければ、状態はＷＴである）。特に、トレース
がディセーブルされるすぐ後で次にイネーブルされるま
で生じる。 ・ＥＴＭ同期のためにＴＦＯが同報される。
【０１１６】ＰＩＰＥＳＴＡＴ上にＴＤ状態が与えられ
ると、伸張ソフトウェアはＴＲＥＣＥＰＫＴを見てＴＦ
Ｏが同報されているかどうかを確認する必要がある。従
来のＥＴＭインプリメンテーションで行われるように、
ｃｙｃｌｅ−ａｃｃｕｒａｔｅおよびｎｏｎ−ｃｙｃｌ
ｅ ａｃｃｕｒａｔｅトレース間を区別するのにＴＲＥ
ＣＥＰＫＴ［０］が使用される。前と同様に、Ｔｒａｃ
ｅ ＣａｐｔｕｒｅＤｅｖｉｃｅｓはＴＲＥＣＥＰＫＴ
［０］＝０であればＴＤサイクルを廃棄することができ
る。ＴＲＥＣＥＰＫＴ［０］が表明されると、ＴＦＯが
同報されるかどうかを指定するのにＴＲＥＣＥＰＫＴ
［３：１］が使用される。ＴＦＯが同報される場合に
は、ＴＲＥＣＥＰＫＴ［７：４］がＴＦＯ値の下位４ビ
ットを指定する。ＴＲＥＣＥＰＫＴ［３：１］はＴＦＯ
値の残りを下記の表に与えられるように指定する。ＴＦ
Ｏはこのように符号化されて有効なＴＦＯ値の範囲を最
大とする。
ると、伸張ソフトウェアはＴＲＥＣＥＰＫＴを見てＴＦ
Ｏが同報されているかどうかを確認する必要がある。従
来のＥＴＭインプリメンテーションで行われるように、
ｃｙｃｌｅ−ａｃｃｕｒａｔｅおよびｎｏｎ−ｃｙｃｌ
ｅ ａｃｃｕｒａｔｅトレース間を区別するのにＴＲＥ
ＣＥＰＫＴ［０］が使用される。前と同様に、Ｔｒａｃ
ｅ ＣａｐｔｕｒｅＤｅｖｉｃｅｓはＴＲＥＣＥＰＫＴ
［０］＝０であればＴＤサイクルを廃棄することができ
る。ＴＲＥＣＥＰＫＴ［０］が表明されると、ＴＦＯが
同報されるかどうかを指定するのにＴＲＥＣＥＰＫＴ
［３：１］が使用される。ＴＦＯが同報される場合に
は、ＴＲＥＣＥＰＫＴ［７：４］がＴＦＯ値の下位４ビ
ットを指定する。ＴＲＥＣＥＰＫＴ［３：１］はＴＦＯ
値の残りを下記の表に与えられるように指定する。ＴＦ
Ｏはこのように符号化されて有効なＴＦＯ値の範囲を最
大とする。
【表６】
【０１１７】トレース情報を伸張してパイプライン状態
（ＰＩＰＥＳＴＡＴ）とＦＩＦＯ出力（ＴＲＡＣＥＰＫ
Ｔ）間を同期させる時にＴＦＯまたはＴｒａｃｅ ＦＩ
ＦＯＯｆｆｓｅｔが使用される。トレースが最初にイネ
ーブルされる時および命令同期カウンタが０に達する時
は常にＴＦＯが発生される。Ｔｒａｃｅ ＦＩＦＯｏｆ
ｆｓｅｔは従来のＥＴＭインプリメンテーションにおい
て使用されたアドレスパケットオフセット（ＡＰＯ）情
報を置換する。分岐をカウントするのではなく、ＴＦＯ
は現在ＦＩＦＯ内にあるバイト数をカウントする。この
ような同期によりプロトコル内のＴＲＡＣＥＳＹＮＣピ
ンに対する必要性がなくなる。また、ＢＥ ＰＩＰＥＳ
ＴＡＴでトレーシングを開始してＡＰＯ値に対する２つ
のデッドサイクルが続く必要性もなくなる。
（ＰＩＰＥＳＴＡＴ）とＦＩＦＯ出力（ＴＲＡＣＥＰＫ
Ｔ）間を同期させる時にＴＦＯまたはＴｒａｃｅ ＦＩ
ＦＯＯｆｆｓｅｔが使用される。トレースが最初にイネ
ーブルされる時および命令同期カウンタが０に達する時
は常にＴＦＯが発生される。Ｔｒａｃｅ ＦＩＦＯｏｆ
ｆｓｅｔは従来のＥＴＭインプリメンテーションにおい
て使用されたアドレスパケットオフセット（ＡＰＯ）情
報を置換する。分岐をカウントするのではなく、ＴＦＯ
は現在ＦＩＦＯ内にあるバイト数をカウントする。この
ような同期によりプロトコル内のＴＲＡＣＥＳＹＮＣピ
ンに対する必要性がなくなる。また、ＢＥ ＰＩＰＥＳ
ＴＡＴでトレーシングを開始してＡＰＯ値に対する２つ
のデッドサイクルが続く必要性もなくなる。
【０１１８】トレースが既にイネーブルされている間に
ＴＦＯが同期のために同報される時は常に、ＩＥのＰＩ
ＰＥＳＴＡＴ値が含まれる。ＴＦＯが同報されてトレー
シングを開始する時は、ＰＩＰＥＳＴＡＴは含まれず最
初にトレースされた命令に対するＰＩＰＥＳＴＡＴが下
記のサイクル内で与えられる。
ＴＦＯが同期のために同報される時は常に、ＩＥのＰＩ
ＰＥＳＴＡＴ値が含まれる。ＴＦＯが同報されてトレー
シングを開始する時は、ＰＩＰＥＳＴＡＴは含まれず最
初にトレースされた命令に対するＰＩＰＥＳＴＡＴが下
記のサイクル内で与えられる。
【０１１９】下記の全ての規準が満たされる時は常に同
期ＴＦＯが発生される。 ・典型的に１０２４に初期化されたサイクルカウンタが
０に達する ・現在命令が‘ＩＥ’のＰＩＰＥＳＴＡＴ値を有する
期ＴＦＯが発生される。 ・典型的に１０２４に初期化されたサイクルカウンタが
０に達する ・現在命令が‘ＩＥ’のＰＩＰＥＳＴＡＴ値を有する
【０１２０】同期要求が表示されると、ＴＦＯサイクル
カウンタは命令同期レジスタ内へプログラムされている
値へリセットされ（デフォルト値は１０２４）カウンテ
ィングを再開する。第１の同期要求がサービスされる前
に第２の同期要求がなされるケースでは、強制的に同期
を起こさせる方法としてＥＴＭは強制的にオーバフロー
される。このシナリォではあるトレースが失われるが、
それが起こってもプロセッサは無限ループに張り付いて
いる可能性が高いため問題になるとは思われない。した
がって、有意トレースは失われない。そうならない唯一
のケースは同期カウンタがある途方もない低い数にセッ
トされる場合である。したがって、同期値をあまり低く
（５０サイクルよりも低い）セットすることは勧められ
ない。
カウンタは命令同期レジスタ内へプログラムされている
値へリセットされ（デフォルト値は１０２４）カウンテ
ィングを再開する。第１の同期要求がサービスされる前
に第２の同期要求がなされるケースでは、強制的に同期
を起こさせる方法としてＥＴＭは強制的にオーバフロー
される。このシナリォではあるトレースが失われるが、
それが起こってもプロセッサは無限ループに張り付いて
いる可能性が高いため問題になるとは思われない。した
がって、有意トレースは失われない。そうならない唯一
のケースは同期カウンタがある途方もない低い数にセッ
トされる場合である。したがって、同期値をあまり低く
（５０サイクルよりも低い）セットすることは勧められ
ない。
【０１２１】ＴＦＯサイクルが生じると、サイクルする
ＦＩＦＯ上にデータの数バイトが置かれる。このデータ
はＴＦＯパケットと呼ばれ、典型的には特殊なヘッダー
バイト、現在ＣＯＮＴＥＸＴ ＩＤ、および全命令アド
レスからなっている。ＴＦＯパケットに対する適切なフ
ォーマットが５．４章に与えられている。
ＦＩＦＯ上にデータの数バイトが置かれる。このデータ
はＴＦＯパケットと呼ばれ、典型的には特殊なヘッダー
バイト、現在ＣＯＮＴＥＸＴ ＩＤ、および全命令アド
レスからなっている。ＴＦＯパケットに対する適切なフ
ォーマットが５．４章に与えられている。
【０１２２】４−ビットＴＲＡＣＥＰＫＴ構成におい
て、バイトの第２のニブルが予期される時にＴＦＯが生
じると、ＴＦＯ値にすぐ続いてＴＲＡＣＥＰＫＴ［３：
０］上に値‘０×６’の余分なニブルが出力される。Ｔ
ＦＯ値はニブルではなくバイトで同期を指定するためこ
のニブルが必要である。この余分なニブルを出力するこ
とにより、ＥＴＭ１０はＴＦＯ値により指示されたＦＩ
ＦＯの現在のトップが常にバイト一致されることを保証
する。同期が不要であるケースに対してこの余分なニブ
ルはＴＲＡＣＥＰＫＴ［３：０］上に現れることを伸張
器が知っていることが重要である。ＴＦＯが同期による
ものかあるいはイネーブルされるＴｒａｃｅによるもの
かにかかわらず、ＴＦＯが奇ニブル上に発生される時は
常に伸張器はこの余分なニブルを予期しなければならな
い。完全なＴＦＯ値（および、所望により、余分なニブ
ル）がＴＲＡＣＥＰＫＴ［３：０］上に出力されるまで
ＦＩＦＯ出力は遅延される。
て、バイトの第２のニブルが予期される時にＴＦＯが生
じると、ＴＦＯ値にすぐ続いてＴＲＡＣＥＰＫＴ［３：
０］上に値‘０×６’の余分なニブルが出力される。Ｔ
ＦＯ値はニブルではなくバイトで同期を指定するためこ
のニブルが必要である。この余分なニブルを出力するこ
とにより、ＥＴＭ１０はＴＦＯ値により指示されたＦＩ
ＦＯの現在のトップが常にバイト一致されることを保証
する。同期が不要であるケースに対してこの余分なニブ
ルはＴＲＡＣＥＰＫＴ［３：０］上に現れることを伸張
器が知っていることが重要である。ＴＦＯが同期による
ものかあるいはイネーブルされるＴｒａｃｅによるもの
かにかかわらず、ＴＦＯが奇ニブル上に発生される時は
常に伸張器はこの余分なニブルを予期しなければならな
い。完全なＴＦＯ値（および、所望により、余分なニブ
ル）がＴＲＡＣＥＰＫＴ［３：０］上に出力されるまで
ＦＩＦＯ出力は遅延される。
【０１２３】１．２１．５ トリガー状態 トリガー状態（ＴＲ）はこのサイクルに対する実際の４
−ビット状態がＴＲＡＣＥＰＫＴ［３：０］上に置かれ
ＦＩＦＯ出力が１サイクルだけ遅延されることを暗示す
る。動作はＥＴＭ７およびＥＴＭ９と同一である。トリ
ガーおよびＴＦＯを同時に生じさせたい場合には、ＴＲ
ＡＣＥＰＫＴ［３：０］上のＰＩＰＥＳＴＡＴ値はＴＤ
である。ＷＴ ｐｉｐｅｓｔａｔはトリガーが生じる時
にＴＤｐｉｐｅｓｔａｔへ変換されることがないため、
これは真のＴＦＯとして一意的に識別することができ
る。４−ビットポートのケースでは、ＴＦＯ同報（また
はギャップサイクル）の第２サイクル内でトリガーを生
じさせたい場合、トリガーが生じてＦＩＦＯ出力は余分
なサイクルだけ遅延され残りのＴＦＯニブルを出力す
る。したがって、トリガーは遅延されることはなく発生
するとすぐに出力されることが保証される。
−ビット状態がＴＲＡＣＥＰＫＴ［３：０］上に置かれ
ＦＩＦＯ出力が１サイクルだけ遅延されることを暗示す
る。動作はＥＴＭ７およびＥＴＭ９と同一である。トリ
ガーおよびＴＦＯを同時に生じさせたい場合には、ＴＲ
ＡＣＥＰＫＴ［３：０］上のＰＩＰＥＳＴＡＴ値はＴＤ
である。ＷＴ ｐｉｐｅｓｔａｔはトリガーが生じる時
にＴＤｐｉｐｅｓｔａｔへ変換されることがないため、
これは真のＴＦＯとして一意的に識別することができ
る。４−ビットポートのケースでは、ＴＦＯ同報（また
はギャップサイクル）の第２サイクル内でトリガーを生
じさせたい場合、トリガーが生じてＦＩＦＯ出力は余分
なサイクルだけ遅延され残りのＴＦＯニブルを出力す
る。したがって、トリガーは遅延されることはなく発生
するとすぐに出力されることが保証される。
【０１２４】１．２２ パケットヘッダー符号化 ‘Ｄ’符号化を有するＰＩＰＥＳＴＡＴによりパケット
はＦＩＦＯ内に置かれる。単一サイクル内に３パケット
（２データパケットおよび１分岐パケット）までをＦＩ
ＦＯ内に置くことができる。パケットヘッダー値に対す
る符号化は次のようである。
はＦＩＦＯ内に置かれる。単一サイクル内に３パケット
（２データパケットおよび１分岐パケット）までをＦＩ
ＦＯ内に置くことができる。パケットヘッダー値に対す
る符号化は次のようである。
【表７】
【０１２５】データヘッダー上のＣビットは単一サイク
ル内にどれだけ多くのパケットがＦＩＦＯ内に挿入され
るかを伸張器に知らせるのに使用される。最後のパケッ
トを含まない挿入された各パケットに対してＣビットが
表明される。これはどのパケットがどのサイクル、した
がって、どの命令と結ばれるべきかを伸張器が知るのに
必要である。このＣビットは小文字‘ｃ’で示されるア
ドレス連続ビットと混同してはならない。
ル内にどれだけ多くのパケットがＦＩＦＯ内に挿入され
るかを伸張器に知らせるのに使用される。最後のパケッ
トを含まない挿入された各パケットに対してＣビットが
表明される。これはどのパケットがどのサイクル、した
がって、どの命令と結ばれるべきかを伸張器が知るのに
必要である。このＣビットは小文字‘ｃ’で示されるア
ドレス連続ビットと混同してはならない。
【０１２６】１．２２．１ 分岐アドレス 分岐アドレスは従来のＥＴＭインプリメンテーションと
同様な方法で符号化される。分岐パケットはやはり１−
５バイト長であり、Ｃビットがイネーブルされる時は常
に伸張ツールはより多くのバイトを予期しなければなら
ない。しかしながら、ＴｈｕｍおよびＡＲＭ状態間を区
別するのにもはや分岐アドレスのビット０は使用されな
い。替わりに、全ての分岐アドレスが第３３ビット位置
の１により接頭され、予圧縮される。圧縮されると、全
ての分岐アドレスが第０ビット位置の１により接尾され
る。ビット０の１はパケットを分岐アドレスとして識別
し、ビット３３の１はＡＲＭおよびＴｈｕｍｂアドレス
を区別するのを助けるために使用される。ＡＲＭアドレ
スは語整列（ｗｏｒｄ ａｌｉｇｎｅｄ）しなければな
らないため、ＡＲＭアドレスのビット［３１：２］だけ
が同報される。Ｔｈｕｍｂアドレスは半語制限されるた
めビット［３１：１］だけ同報すればよい。組み合わさ
れたＡＲＭおよびＴｈｕｍｂアドレスに対して異なるビ
ット数を同報し第３３ビットが常に表明された予圧縮を
有することにより、ＡＲＭおよびＴｈｕｍｂ状態間の遷
移で完全な５バイトアドレスが同報されることを保証す
る。さらに、下記の表に示すように、ＡＲＭおよびＴｈ
ｕｍｂアドレスは第５アドレスバイトの高次ビットによ
り常に一意的に識別することができる。
同様な方法で符号化される。分岐パケットはやはり１−
５バイト長であり、Ｃビットがイネーブルされる時は常
に伸張ツールはより多くのバイトを予期しなければなら
ない。しかしながら、ＴｈｕｍおよびＡＲＭ状態間を区
別するのにもはや分岐アドレスのビット０は使用されな
い。替わりに、全ての分岐アドレスが第３３ビット位置
の１により接頭され、予圧縮される。圧縮されると、全
ての分岐アドレスが第０ビット位置の１により接尾され
る。ビット０の１はパケットを分岐アドレスとして識別
し、ビット３３の１はＡＲＭおよびＴｈｕｍｂアドレス
を区別するのを助けるために使用される。ＡＲＭアドレ
スは語整列（ｗｏｒｄ ａｌｉｇｎｅｄ）しなければな
らないため、ＡＲＭアドレスのビット［３１：２］だけ
が同報される。Ｔｈｕｍｂアドレスは半語制限されるた
めビット［３１：１］だけ同報すればよい。組み合わさ
れたＡＲＭおよびＴｈｕｍｂアドレスに対して異なるビ
ット数を同報し第３３ビットが常に表明された予圧縮を
有することにより、ＡＲＭおよびＴｈｕｍｂ状態間の遷
移で完全な５バイトアドレスが同報されることを保証す
る。さらに、下記の表に示すように、ＡＲＭおよびＴｈ
ｕｍｂアドレスは第５アドレスバイトの高次ビットによ
り常に一意的に識別することができる。
【表８】
【０１２７】存在すれば、分岐目的アドレスは常に所与
のサイクルでＦＩＦＯ内へ置かれる最後のアイテムであ
る。したがって、パケット連続ビット（Ｃビット）は不
要である。理由コードはＴＦＯパケットヘッダーの一部
として与えられるため、もはや第５バイト内のアドレス
ビット６：４で同報されず、それは５．４章で検討され
ている。第５バイトのビット６は例外分岐アドレス（上
表に‘Ｅ’で示される）を示すのに使用される。このビ
ットは中断、割込み、またはソフトリセットにより任意
の分岐上にセットされる。これはこれらの割り込まれた
命令が実際には実行されなかったことを伸張器が認識し
てユーザに示すことができるようにするのに有用であ
る。第５アドレスバイトのビット７およびビット５は将
来使用するために保存されたままである。
のサイクルでＦＩＦＯ内へ置かれる最後のアイテムであ
る。したがって、パケット連続ビット（Ｃビット）は不
要である。理由コードはＴＦＯパケットヘッダーの一部
として与えられるため、もはや第５バイト内のアドレス
ビット６：４で同報されず、それは５．４章で検討され
ている。第５バイトのビット６は例外分岐アドレス（上
表に‘Ｅ’で示される）を示すのに使用される。このビ
ットは中断、割込み、またはソフトリセットにより任意
の分岐上にセットされる。これはこれらの割り込まれた
命令が実際には実行されなかったことを伸張器が認識し
てユーザに示すことができるようにするのに有用であ
る。第５アドレスバイトのビット７およびビット５は将
来使用するために保存されたままである。
【０１２８】１．２２．２ 正規データ 正規データヘッダーはキャッシュ内でミスしない全ロー
ドおよびストアデータパケットに対して使用される。Ｃ
ＰＲＴデータトレーシングがイネーブルされれば、それ
はＣＰＲＴデータパケットにも使用される。データアド
レストレーシングがイネーブルされれば、データアドレ
スはヘッダーパケットの後で、存在する場合の、データ
値の前に同報される。データアドレスは命令分岐アドレ
スと同じ圧縮技術を使用して同報され、したがって１−
５バイトからなっている。従来のＥＴＭインプリメンテ
ーションに対してそうであるように、データアドレスが
トレースされるかどうかはトレーシングを開始する前に
静的に決定しなければならない。単一サイクル内で２つ
の正規のデータパケットが与えられる（６４ビットデー
タ転送により）場合には、第１のパケットだけがデータ
アドレスを含んでいる。ＬＳＭ命令に対するデータが同
報される場合には、後続データパケットは異なるサイク
ルで転送されても、データアドレスは第１のデータパケ
ットだけで同報される。正規データヘッダー内の‘Ａ’
ビットはそれが特定の命令に対する第１のデータパケッ
トであることを指定するのに使用され、したがって、デ
ータアドレスを予期しなければならない（アドレストレ
ーシングがイネーブルされる場合）。この情報をヘッダ
ーバイト内で利用できることにより、コードの伸張でき
ないセクション（すなわち、２進が利用できない任意の
領域）をトレーシングする時に伸張器は同期を維持する
ことができる。‘Ａ’ビットはＣＰＲＴパケット上に表
明されない。
ドおよびストアデータパケットに対して使用される。Ｃ
ＰＲＴデータトレーシングがイネーブルされれば、それ
はＣＰＲＴデータパケットにも使用される。データアド
レストレーシングがイネーブルされれば、データアドレ
スはヘッダーパケットの後で、存在する場合の、データ
値の前に同報される。データアドレスは命令分岐アドレ
スと同じ圧縮技術を使用して同報され、したがって１−
５バイトからなっている。従来のＥＴＭインプリメンテ
ーションに対してそうであるように、データアドレスが
トレースされるかどうかはトレーシングを開始する前に
静的に決定しなければならない。単一サイクル内で２つ
の正規のデータパケットが与えられる（６４ビットデー
タ転送により）場合には、第１のパケットだけがデータ
アドレスを含んでいる。ＬＳＭ命令に対するデータが同
報される場合には、後続データパケットは異なるサイク
ルで転送されても、データアドレスは第１のデータパケ
ットだけで同報される。正規データヘッダー内の‘Ａ’
ビットはそれが特定の命令に対する第１のデータパケッ
トであることを指定するのに使用され、したがって、デ
ータアドレスを予期しなければならない（アドレストレ
ーシングがイネーブルされる場合）。この情報をヘッダ
ーバイト内で利用できることにより、コードの伸張でき
ないセクション（すなわち、２進が利用できない任意の
領域）をトレーシングする時に伸張器は同期を維持する
ことができる。‘Ａ’ビットはＣＰＲＴパケット上に表
明されない。
【０１２９】正規のデータ符号化における‘ＭＳＳ’ビ
ットはデータ値圧縮に使用される。Ｍビットがローであ
れば、ＳＳビットは転送されるデータ値のサイズを指定
する。データ圧縮の単純な形式として先導するゼロが除
去される。予備実験はこの圧縮技術によりおよそ２０−
３０％の圧縮が得られことを示しており、それはヘッダ
ーバイトの追加帯域幅コストをオフセットするのに十分
である。Ｍビットセットによる符号化は将来の圧縮技術
のために保存される。ＭＳＳビットに対する正確な符号
化は下記の表に与えられる。
ットはデータ値圧縮に使用される。Ｍビットがローであ
れば、ＳＳビットは転送されるデータ値のサイズを指定
する。データ圧縮の単純な形式として先導するゼロが除
去される。予備実験はこの圧縮技術によりおよそ２０−
３０％の圧縮が得られことを示しており、それはヘッダ
ーバイトの追加帯域幅コストをオフセットするのに十分
である。Ｍビットセットによる符号化は将来の圧縮技術
のために保存される。ＭＳＳビットに対する正確な符号
化は下記の表に与えられる。
【表９】
【０１３０】１．２２．３ ロードミス Ｌｏａｄ Ｍｉｓｓ ＯｃｃｕｒｒｅｄおよびＬｏａｄ
Ｍｉｓｓ Ｄａｔａヘッダータイプはデータキャッシ
ュ内でミスするロード要求を処理する。ロードミスが生
じると、データ値が予期されるＦＩＦＯ内にＬｏａｄ
Ｍｉｓｓ Ｏｃｃｕｒｒｅｄパケットが置かれる。デー
タアドレストレーシングがイネーブルされると、パケッ
トはデータアドレスを含む。そうでなければ、パケット
はＬｏａｄ Ｍｉｓｓ Ｏｃｃｕｒｒｅｄヘッダーバイ
トだけからなる。Ｌｏａｄ Ｍｉｓｓ Ｏｃｃｕｒｒｅ
ｄパケットが読み出されると、伸張ソフトウェアはデー
タ値が顕著なミスであることを知り、それは後で戻され
る。データが戻されると、そのサイクルに対するＰＩＰ
ＥＳＴＡＴ値は‘＋ＤＡＴＡ’バージョンへ修正され、
Ｌｏａｄ Ｍｉｓｓ Ｄａｔａヘッダーバイトおよび実
際のデータ値からなるＬｏａｄ Ｍｉｓｓ Ｄａｔａパ
ケットがＦＩＦＯ内に置かれる。ＬｏａｄＭｉｓｓ Ｄ
ａｔａパケットはデータアドレスを含むことはない。ロ
ード／ストアユニットはＬｏａｄ Ｍｉｓｓデータへ戻
るフリーサイクルを持たなければならないため、このデ
ータはもう一つのロードまたはストア要求に対するデー
タと同じサイクル内に戻されることはない。
Ｍｉｓｓ Ｄａｔａヘッダータイプはデータキャッシ
ュ内でミスするロード要求を処理する。ロードミスが生
じると、データ値が予期されるＦＩＦＯ内にＬｏａｄ
Ｍｉｓｓ Ｏｃｃｕｒｒｅｄパケットが置かれる。デー
タアドレストレーシングがイネーブルされると、パケッ
トはデータアドレスを含む。そうでなければ、パケット
はＬｏａｄ Ｍｉｓｓ Ｏｃｃｕｒｒｅｄヘッダーバイ
トだけからなる。Ｌｏａｄ Ｍｉｓｓ Ｏｃｃｕｒｒｅ
ｄパケットが読み出されると、伸張ソフトウェアはデー
タ値が顕著なミスであることを知り、それは後で戻され
る。データが戻されると、そのサイクルに対するＰＩＰ
ＥＳＴＡＴ値は‘＋ＤＡＴＡ’バージョンへ修正され、
Ｌｏａｄ Ｍｉｓｓ Ｄａｔａヘッダーバイトおよび実
際のデータ値からなるＬｏａｄ Ｍｉｓｓ Ｄａｔａパ
ケットがＦＩＦＯ内に置かれる。ＬｏａｄＭｉｓｓ Ｄ
ａｔａパケットはデータアドレスを含むことはない。ロ
ード／ストアユニットはＬｏａｄ Ｍｉｓｓデータへ戻
るフリーサイクルを持たなければならないため、このデ
ータはもう一つのロードまたはストア要求に対するデー
タと同じサイクル内に戻されることはない。
【０１３１】Ｌｏａｄ Ｍｉｓｓヘッダータイプ内の
‘ＴＴ’ビットは各ロードミスを識別するためのタグと
して使用される。Ｌｏａｄ Ｍｉｓｓ Ｏｃｃｕｒｒｅ
ｄパケットは常にその対応するＬｏａｄ Ｍｉｓｓ Ｄ
ａｔａパケットと同じタグ値を有する。ＡＲＭ１０２０
Ｅは一時に一つの顕著なＬｏａｄ Ｍｉｓｓしかサポー
トしないが、第１のミスに対するデータが戻さされる前
に第２のロードミスパケットを同報することができる。
したがって、全てのロードミスを一意的に識別するため
に、タグ値２’ｂ００および２’ｂ０１がＥＴＭ１０
ｒｅｖ０上でサポートされる。より多くの顕著なミスを
許すことができる将来のプロセッサをサポートするため
にタグフィールドに２ビットが割り当てられている。さ
らに、ＡＲＭ１０２０Ｅは常にミスデータを順に戻すが
（他のロードミスに対して）、このタギング機構は狂っ
た順でミスデータを戻すことができる将来のプロセッサ
をサポートする。
‘ＴＴ’ビットは各ロードミスを識別するためのタグと
して使用される。Ｌｏａｄ Ｍｉｓｓ Ｏｃｃｕｒｒｅ
ｄパケットは常にその対応するＬｏａｄ Ｍｉｓｓ Ｄ
ａｔａパケットと同じタグ値を有する。ＡＲＭ１０２０
Ｅは一時に一つの顕著なＬｏａｄ Ｍｉｓｓしかサポー
トしないが、第１のミスに対するデータが戻さされる前
に第２のロードミスパケットを同報することができる。
したがって、全てのロードミスを一意的に識別するため
に、タグ値２’ｂ００および２’ｂ０１がＥＴＭ１０
ｒｅｖ０上でサポートされる。より多くの顕著なミスを
許すことができる将来のプロセッサをサポートするため
にタグフィールドに２ビットが割り当てられている。さ
らに、ＡＲＭ１０２０Ｅは常にミスデータを順に戻すが
（他のロードミスに対して）、このタギング機構は狂っ
た順でミスデータを戻すことができる将来のプロセッサ
をサポートする。
【０１３２】６４ビットロード値上でミスが生じる場合
には、同じサイクル内でＦＩＦＯ内に２つのＬｏａｄ
Ｍｉｓｓパケットが置かれる。両パケットが同じタグ値
を有しかつ同じサイクル内でＦＩＦＯ内に置かれるた
め、伸張器はこれら２つのミスは単一６４ビット値に対
するものであることを知る。正規のデータパケットと同
様に、データアドレスは第１のＬｏａｄ Ｍｉｓｓパケ
ットだけで存在し、既にデータパケットを同報している
ＬＳＭの中間でミスが生じる場合には存在しない。６４
ビットのケースに対してＬｏａｄ Ｍｉｓｓデータが戻
される場合には、それは常に同じサイクル内に与えられ
る２つの別々のＬｏａｄ Ｍｉｓｓ Ｄａｔａパケット
として戻される。両方のパケットが同じミスタグを有す
る。
には、同じサイクル内でＦＩＦＯ内に２つのＬｏａｄ
Ｍｉｓｓパケットが置かれる。両パケットが同じタグ値
を有しかつ同じサイクル内でＦＩＦＯ内に置かれるた
め、伸張器はこれら２つのミスは単一６４ビット値に対
するものであることを知る。正規のデータパケットと同
様に、データアドレスは第１のＬｏａｄ Ｍｉｓｓパケ
ットだけで存在し、既にデータパケットを同報している
ＬＳＭの中間でミスが生じる場合には存在しない。６４
ビットのケースに対してＬｏａｄ Ｍｉｓｓデータが戻
される場合には、それは常に同じサイクル内に与えられ
る２つの別々のＬｏａｄ Ｍｉｓｓ Ｄａｔａパケット
として戻される。両方のパケットが同じミスタグを有す
る。
【０１３３】ロードミスデータパケットはサイズ情報に
対するＭＳＳビットおよび正規のデータに対して行われ
るデータ圧縮を使用する。伸張器が予期せぬＬｏａｄ
Ｍｉｓｓデータパケットを受信する場合（すなわち、同
じタグを有するペンディングミス発生パケット無しでミ
スデータパケットが与えられる）、それはサイズ内に与
えられた指定されたバイト数にわたってスキップしなけ
ればならない。顕著なミスデータが戻される前にトレー
スがディセーブルされる場合には、このデータアイテム
は利用できるようになり次第‘ＤＷ’ＰＩＰＥＳＴＡＴ
を有するＦＩＦＯ内に置かれる。オーバフローまたはエ
グジットしたデバッグの理由コードによりトレースがイ
ネーブルされる場合、伸張器は任意のペンディングＬｏ
ａｄ Ｍｉｓｓパケットをキャンセルしなければならな
い。
対するＭＳＳビットおよび正規のデータに対して行われ
るデータ圧縮を使用する。伸張器が予期せぬＬｏａｄ
Ｍｉｓｓデータパケットを受信する場合（すなわち、同
じタグを有するペンディングミス発生パケット無しでミ
スデータパケットが与えられる）、それはサイズ内に与
えられた指定されたバイト数にわたってスキップしなけ
ればならない。顕著なミスデータが戻される前にトレー
スがディセーブルされる場合には、このデータアイテム
は利用できるようになり次第‘ＤＷ’ＰＩＰＥＳＴＡＴ
を有するＦＩＦＯ内に置かれる。オーバフローまたはエ
グジットしたデバッグの理由コードによりトレースがイ
ネーブルされる場合、伸張器は任意のペンディングＬｏ
ａｄ Ｍｉｓｓパケットをキャンセルしなければならな
い。
【０１３４】１．２２．４ 補助および完全可視性デー
タトレーシング 補助および完全可視性データヘッダー符号化はプロトコ
ル内の拡張性のために取っておく保存されたスロットで
ある。これらのパケットタイプはプロセッサ内部および
外部の補助データをトレーシングするのに使用すること
ができる（完全可視性は全レジスタファイル更新をトレ
ーシングすることである）。他のデータパケットと同様
に、補助データパケットはサイズ情報に対するＳＳビッ
トを利用する。完全可視性データトレーシングはさらな
る圧縮のためのＭビットもサポートする。これらのパケ
ットタイプはＥＴＭ１０ｒｅｖ０上で使用されない。
タトレーシング 補助および完全可視性データヘッダー符号化はプロトコ
ル内の拡張性のために取っておく保存されたスロットで
ある。これらのパケットタイプはプロセッサ内部および
外部の補助データをトレーシングするのに使用すること
ができる（完全可視性は全レジスタファイル更新をトレ
ーシングすることである）。他のデータパケットと同様
に、補助データパケットはサイズ情報に対するＳＳビッ
トを利用する。完全可視性データトレーシングはさらな
る圧縮のためのＭビットもサポートする。これらのパケ
ットタイプはＥＴＭ１０ｒｅｖ０上で使用されない。
【０１３５】１．２２．５ ＣｏｎｔｅｘｔＩＤ Ｃｏｎｔｅｘｔ ＩＤヘッダーバイトはＣｏｎｔｅｘｔ
ＩＤがＣｏｎｔｅｘｔ ＩＤ更新命令、ＭＣＲ ｃ１
５，０，ｒｄ，ｃ１３，ｃ０，１を介して修正される時
だけ使用される。データ値のサイズはＥＴＭ１０コント
ロールレジスタ（レジスタ０×０，ビット［１５：１
４］）内に指定されたＣｏｎｔｅｘｔ ＩＤサイズによ
り静的に決定される。新しい値が指定されたバイト数よ
りも大きい場合でも、指定されたバイト数だけがトレー
スされる。サイズがゼロとして指定される場合には、Ｃ
ｏｎｔｅｘｔ ＩＤ更新はトレースされない。たとえＣ
ｏｎｔｅｘｔ ＩＤ更新命令がＭＣＲであっても，Ｃｏ
ｎｔｅｘｔ ＩＤ値トレーシングは他のＣＰＲＴ命令か
らのトレーシングデータ値から完全に独立している。そ
れはＥＴＭ１０コントロールレジスタ（レジスタ０×
０，ビット［１］）内のＭｏｎｉｔｏｒ ＣＰＲＴビッ
トにより影響されない。Ｃｏｎｔｅｘｔ ＩＤ更新に対
する一意的ヘッダー値を使用することにより伸張器は伸
張不能なコード領域（すなわち、２進が利用できない任
意の領域）をトレーシングする場合であってもＣｏｎｔ
ｅｘｔ ＩＤ変更を認識することができる。
ＩＤがＣｏｎｔｅｘｔ ＩＤ更新命令、ＭＣＲ ｃ１
５，０，ｒｄ，ｃ１３，ｃ０，１を介して修正される時
だけ使用される。データ値のサイズはＥＴＭ１０コント
ロールレジスタ（レジスタ０×０，ビット［１５：１
４］）内に指定されたＣｏｎｔｅｘｔ ＩＤサイズによ
り静的に決定される。新しい値が指定されたバイト数よ
りも大きい場合でも、指定されたバイト数だけがトレー
スされる。サイズがゼロとして指定される場合には、Ｃ
ｏｎｔｅｘｔ ＩＤ更新はトレースされない。たとえＣ
ｏｎｔｅｘｔ ＩＤ更新命令がＭＣＲであっても，Ｃｏ
ｎｔｅｘｔ ＩＤ値トレーシングは他のＣＰＲＴ命令か
らのトレーシングデータ値から完全に独立している。そ
れはＥＴＭ１０コントロールレジスタ（レジスタ０×
０，ビット［１］）内のＭｏｎｉｔｏｒ ＣＰＲＴビッ
トにより影響されない。Ｃｏｎｔｅｘｔ ＩＤ更新に対
する一意的ヘッダー値を使用することにより伸張器は伸
張不能なコード領域（すなわち、２進が利用できない任
意の領域）をトレーシングする場合であってもＣｏｎｔ
ｅｘｔ ＩＤ変更を認識することができる。
【０１３６】１．２２．６ トレースされない値 従来のＥＴＭインプリメンテーションはＬＳＭ操作に対
してデータ値を全てトレースできるかどれもトレースで
きないかだけであり、この判断は最初の転送時になされ
ている。今日のコンパイラーは隣接するＬＤＲ／ＳＴＲ
操作を結合してユーザに最も気付かれないＬＳＭとする
ため、この動作は望ましくない。Ｖａｌｕｅ Ｎｏｔ
Ｔｒａｃｅｄパケットの追加により、我々はＬＳＭを部
分的にトレースしてトリガー基準に厳密にマッチするデ
ータ値しか出力しない能力を追加した。
してデータ値を全てトレースできるかどれもトレースで
きないかだけであり、この判断は最初の転送時になされ
ている。今日のコンパイラーは隣接するＬＤＲ／ＳＴＲ
操作を結合してユーザに最も気付かれないＬＳＭとする
ため、この動作は望ましくない。Ｖａｌｕｅ Ｎｏｔ
Ｔｒａｃｅｄパケットの追加により、我々はＬＳＭを部
分的にトレースしてトリガー基準に厳密にマッチするデ
ータ値しか出力しない能力を追加した。
【０１３７】ＬＳＭに関連する第１のデータ値がトレー
スされる時は常に、データアドレス（アドレストレーシ
ングがイネーブルされる場合）およびデータ値（データ
値トレーシングがイネーブルされる場合）を含むＦＩＦ
Ｏ内に正規のデータパケットが置かれる。このＬＳＭに
対する全ての後続データ転送によりＦＩＦＯ内にパケッ
トが置かれる。後続する値がトレースされる場合には、
データ値だけを与える正規のデータパケットがトレース
される。後続データ転送をトレースしてはならない場合
には、これらの転送に対してＦＩＦＯ上にＶａｌｕｅ
Ｎｏｔ Ｔｒａｃｅｄパケットが置かれる。Ｖａｌｕｅ
Ｎｏｔ ＴｒａｃｅｄパケットはＶａｌｕｅ Ｎｏｔ
Ｔｒａｃｅｄヘッダーバイトだけからなっている。次
に、伸張ソフトウェアは正規のデータパケットと組み合
わせてＶａｌｕｅ Ｎｏｔ Ｔｒａｃｅｄパケットを使
用して、最終データ転送から後ろ向きに進むことにより
どのＬＳＭ値がトレースされどれがトレースされていな
いかを確認する。前記したように、ＬＳＭ命令上でトレ
ーシングが開始すると、命令が完了する前にＴｒａｃｅ
Ｅｎａｂｌｅが表明停止されても、それはＬＳＭが完了
するまで続くことをお判り願いたい。
スされる時は常に、データアドレス（アドレストレーシ
ングがイネーブルされる場合）およびデータ値（データ
値トレーシングがイネーブルされる場合）を含むＦＩＦ
Ｏ内に正規のデータパケットが置かれる。このＬＳＭに
対する全ての後続データ転送によりＦＩＦＯ内にパケッ
トが置かれる。後続する値がトレースされる場合には、
データ値だけを与える正規のデータパケットがトレース
される。後続データ転送をトレースしてはならない場合
には、これらの転送に対してＦＩＦＯ上にＶａｌｕｅ
Ｎｏｔ Ｔｒａｃｅｄパケットが置かれる。Ｖａｌｕｅ
Ｎｏｔ ＴｒａｃｅｄパケットはＶａｌｕｅ Ｎｏｔ
Ｔｒａｃｅｄヘッダーバイトだけからなっている。次
に、伸張ソフトウェアは正規のデータパケットと組み合
わせてＶａｌｕｅ Ｎｏｔ Ｔｒａｃｅｄパケットを使
用して、最終データ転送から後ろ向きに進むことにより
どのＬＳＭ値がトレースされどれがトレースされていな
いかを確認する。前記したように、ＬＳＭ命令上でトレ
ーシングが開始すると、命令が完了する前にＴｒａｃｅ
Ｅｎａｂｌｅが表明停止されても、それはＬＳＭが完了
するまで続くことをお判り願いたい。
【０１３８】１．２２．７ 保存 データヘッダー符号化内に残っている合計１０の保存さ
れたスロットがある。これらのスロットは全て必要に応
じてプロトコルを強化するためおよび／または将来のＥ
ＴＭインプリメンテーションに使用するために利用する
ことができる。将来のＥＴＭインプリメンテーションに
よりさらに多くのヘッダータイプが必要とされる場合で
も、Ｎｏｒｍａｌ ＤａｔａおよびＦｕｌｌ−Ｖｉｓｉ
ｂｉｌｉｔｙ Ｔｒａｃｅ符号化内のＭビットは圧縮の
替わりに新しいデータヘッダー符号化のために使用する
こともできる。
れたスロットがある。これらのスロットは全て必要に応
じてプロトコルを強化するためおよび／または将来のＥ
ＴＭインプリメンテーションに使用するために利用する
ことができる。将来のＥＴＭインプリメンテーションに
よりさらに多くのヘッダータイプが必要とされる場合で
も、Ｎｏｒｍａｌ ＤａｔａおよびＦｕｌｌ−Ｖｉｓｉ
ｂｉｌｉｔｙ Ｔｒａｃｅ符号化内のＭビットは圧縮の
替わりに新しいデータヘッダー符号化のために使用する
こともできる。
【０１３９】１．２３ ＴＦＯパケットヘッダー符号化 ＴＦＯパケットはＴＦＯサイクルによりＦＩＦＯ内に置
かれる（５．２．４章に記載されている）。伸張器はＴ
ＦＯによりいつパケットがＦＩＦＯ内に置かれるを知る
ため、ＴＦＯパケットはそれ自体のヘッダーバイト符号
化を有し、それらはＰＩＰＥＳＴＡＴデータパケットに
より使用される符号化スペースから完全に独立してい
る。ＴＦＯパケットヘッダー符号化を下記に示す。
かれる（５．２．４章に記載されている）。伸張器はＴ
ＦＯによりいつパケットがＦＩＦＯ内に置かれるを知る
ため、ＴＦＯパケットはそれ自体のヘッダーバイト符号
化を有し、それらはＰＩＰＥＳＴＡＴデータパケットに
より使用される符号化スペースから完全に独立してい
る。ＴＦＯパケットヘッダー符号化を下記に示す。
【表１０】
【０１４０】１．２３．１ 命令アドレス ＴＦＯパケットの第１バイトに対してＴＲＡＣＥＰＫＴ
［１：０］！＝２’ｂ１０であれば、このＴＦＯパケッ
トは命令アドレスだけからなっている。完全なアドレス
が常に必要とされるため、圧縮は試みられずアドレスは
常に４−バイト値として出力される。アドレスのビット
０はそれがＴｈｕｍｂまたはＡＲＭ命令アドレスである
かどうかを指定する。ＴＦＯパケットが命令アドレスだ
けからなる場合、それは、 ・ＣＯＮＴＥＸＴ ＩＤ値がトレースされない（Ｃｏｎ
ｔｅｘｔＩＤＳｉｚｅ，ＥＴＭ Ｃｏｎｔｒｏｌレジス
タビット［１５：１４］により決定される） ・ＴＦＯ理由コードは２’ｂ００，正規同期である ことを意味する。理由コードが非ゼロであるかあるいは
ＣＯＮＴＥＸＴ ＩＤ値がトレースされる場合には、下
記のＴＦＯパケットの中の１つが必要である。アドレス
だけからなるＴＦＯパケットはプロトコルコンライアン
スを厳密には要求されずＥＴＭ１０ｒｅｖ０上でインプ
リメントされない。
［１：０］！＝２’ｂ１０であれば、このＴＦＯパケッ
トは命令アドレスだけからなっている。完全なアドレス
が常に必要とされるため、圧縮は試みられずアドレスは
常に４−バイト値として出力される。アドレスのビット
０はそれがＴｈｕｍｂまたはＡＲＭ命令アドレスである
かどうかを指定する。ＴＦＯパケットが命令アドレスだ
けからなる場合、それは、 ・ＣＯＮＴＥＸＴ ＩＤ値がトレースされない（Ｃｏｎ
ｔｅｘｔＩＤＳｉｚｅ，ＥＴＭ Ｃｏｎｔｒｏｌレジス
タビット［１５：１４］により決定される） ・ＴＦＯ理由コードは２’ｂ００，正規同期である ことを意味する。理由コードが非ゼロであるかあるいは
ＣＯＮＴＥＸＴ ＩＤ値がトレースされる場合には、下
記のＴＦＯパケットの中の１つが必要である。アドレス
だけからなるＴＦＯパケットはプロトコルコンライアン
スを厳密には要求されずＥＴＭ１０ｒｅｖ０上でインプ
リメントされない。
【０１４１】１．２３．２ 正規ＴＦＯパケット 正規ＴＦＯパケットはＣＯＮＴＥＸＴ ＩＤの０−４バ
イトが続き、４−バイト命令アドレスが続くヘッダーバ
イトからなる。トレースされるＣＯＮＴＥＸＴＩＤバイ
ト数はＥＴＭ Ｃｏｎｔｒｏｌレジスタビット［１５：
１４］により静的に決定される。命令アドレスは常に４
バイトであり圧縮はされない。ビット０はＴｈｕｍｂビ
ットを指定する。ＴＦＯヘッダーバイトは２−ビット理
由コードを含んでいる（前記表においてＲＲとラベルが
付されている）。これらの理由コードはプロトコルバー
ジョン０および１においてＥＴＭ７およびＥＴＭ９によ
り使用されるものと一致している。理由コードは下記の
表に与えられる。
イトが続き、４−バイト命令アドレスが続くヘッダーバ
イトからなる。トレースされるＣＯＮＴＥＸＴＩＤバイ
ト数はＥＴＭ Ｃｏｎｔｒｏｌレジスタビット［１５：
１４］により静的に決定される。命令アドレスは常に４
バイトであり圧縮はされない。ビット０はＴｈｕｍｂビ
ットを指定する。ＴＦＯヘッダーバイトは２−ビット理
由コードを含んでいる（前記表においてＲＲとラベルが
付されている）。これらの理由コードはプロトコルバー
ジョン０および１においてＥＴＭ７およびＥＴＭ９によ
り使用されるものと一致している。理由コードは下記の
表に与えられる。
【表１１】
【０１４２】１．２３．３ Ｐｒｏｇｒｅｓｓ ＴＦＯ
パケット内のＬＳＭ Ｐｒｏｇｒｅｓｓパケット内のＬＳＭはマルチメモリア
クセス命令（ＬＤＭ，ＳＴＭ，ＬＤＣ，またはＳＴＣ）
の中間でトレースがイネーブルされ、もう一つの命令が
現在実行している時だけ生じる。これらのパケットはＣ
ＯＮＴＥＸＴＩＤの０−４バイトが続き、ＬＳＭに対す
る４−バイト命令アドレスが続き、現在実行している命
令に対する圧縮されたアドレスの１−５バイトが続くヘ
ッダーバイトからなる。ＬＳＭ命令はビット０がＴｈｕ
ｍｂビットを指定する固定４−ビットアドレスである。
現在命令アドレスが分岐アドレスと同じ技術を使用して
圧縮される（５．３．１章に指定されているように）。
最後の命令アドレスはＬＳＭ命令からの完全なアドレス
に関して圧縮される。次の命令ＰＩＰＥＳＴＡＴは第２
のアドレスにより指示された命令に対するものであり、
トレースはこの点から順方向に正規の方法で開始する。
このパケットタイプは特定のデータアドレスまたはデー
タ値に接触する全ての命令を適切にトレーシングするた
めに必要である。それがないと、ＬＳＭ命令はデータア
ドレスに基づいて適切にトレースすることができない。
たとえトレーシングがＬＳＭ自体の間しかターンオンさ
れないようにプログラムされていても、ＬＳＭの下で生
じる命令はトレースされることをお判り願いたい。同様
に、たまたまＬＳＭの下で実行するばかりの命令の命令
アドレスによりトレースがターンオンされる場合には、
Ｐｒｏｇｒｅｓｓ ＴＦＯパケット内のＬＳＭはまだ出
力される。Ｎｏｒｍａｌ ＴＦＯパケットとＬＳＭ ｉ
ｎ Ｐｒｏｇｒｅｓｓ ＴＦＯパケットとの間の違いを
さらに明瞭にするために、下記の表は各ケースに対して
予期すべきバイトを示している。
パケット内のＬＳＭ Ｐｒｏｇｒｅｓｓパケット内のＬＳＭはマルチメモリア
クセス命令（ＬＤＭ，ＳＴＭ，ＬＤＣ，またはＳＴＣ）
の中間でトレースがイネーブルされ、もう一つの命令が
現在実行している時だけ生じる。これらのパケットはＣ
ＯＮＴＥＸＴＩＤの０−４バイトが続き、ＬＳＭに対す
る４−バイト命令アドレスが続き、現在実行している命
令に対する圧縮されたアドレスの１−５バイトが続くヘ
ッダーバイトからなる。ＬＳＭ命令はビット０がＴｈｕ
ｍｂビットを指定する固定４−ビットアドレスである。
現在命令アドレスが分岐アドレスと同じ技術を使用して
圧縮される（５．３．１章に指定されているように）。
最後の命令アドレスはＬＳＭ命令からの完全なアドレス
に関して圧縮される。次の命令ＰＩＰＥＳＴＡＴは第２
のアドレスにより指示された命令に対するものであり、
トレースはこの点から順方向に正規の方法で開始する。
このパケットタイプは特定のデータアドレスまたはデー
タ値に接触する全ての命令を適切にトレーシングするた
めに必要である。それがないと、ＬＳＭ命令はデータア
ドレスに基づいて適切にトレースすることができない。
たとえトレーシングがＬＳＭ自体の間しかターンオンさ
れないようにプログラムされていても、ＬＳＭの下で生
じる命令はトレースされることをお判り願いたい。同様
に、たまたまＬＳＭの下で実行するばかりの命令の命令
アドレスによりトレースがターンオンされる場合には、
Ｐｒｏｇｒｅｓｓ ＴＦＯパケット内のＬＳＭはまだ出
力される。Ｎｏｒｍａｌ ＴＦＯパケットとＬＳＭ ｉ
ｎ Ｐｒｏｇｒｅｓｓ ＴＦＯパケットとの間の違いを
さらに明瞭にするために、下記の表は各ケースに対して
予期すべきバイトを示している。
【表１２】
【０１４３】ＡＲＭ１０ ＴＲＡＣＥインターフェイス この章はＡＲＭ１０２０ＥとＥＴＭ１０間の信号インタ
ーフェイスについて説明する。大部分のインターフェイ
スはＡＲＭ１０２０ＥによりＥＴＭ１０内へ駆動され
る。信号記述はカスタムデータパス入力、合成制御入
力、およびＥＴＭ出力へ分割される。合成制御信号は後
で変更することができるが、データパス信号変更にはカ
スタム論理リワークが必要であるため、これらは設計の
遅い時期に変更することができない。全入力がＥＴＭ１
０のすぐ内側に記憶され、全出力がレジスタの出力から
直接駆動される。インターフェイスは合計２２０の信号
からなり、それは２１３の入力およびＥＴＭ１０配景か
らの４出力を含んでいる。
ーフェイスについて説明する。大部分のインターフェイ
スはＡＲＭ１０２０ＥによりＥＴＭ１０内へ駆動され
る。信号記述はカスタムデータパス入力、合成制御入
力、およびＥＴＭ出力へ分割される。合成制御信号は後
で変更することができるが、データパス信号変更にはカ
スタム論理リワークが必要であるため、これらは設計の
遅い時期に変更することができない。全入力がＥＴＭ１
０のすぐ内側に記憶され、全出力がレジスタの出力から
直接駆動される。インターフェイスは合計２２０の信号
からなり、それは２１３の入力およびＥＴＭ１０配景か
らの４出力を含んでいる。
【０１４４】１．２４ ＥＴＭ Ｄａｔａｐｔｈ入力 ＥＴＭデータトレーシングに対して関心のある４つのデ
ータバス、ロードデータ、ストアデータ、ＭＣＲデー
タ、およびＭＲＣデータがある。これら４つのバスの全
てが６４ビット幅である。任意所与のサイクルにおいて
これらのバスの１つしか有効データを含まないことがあ
るため、４つのバス全てがＡＲＭ１０２０Ｅ内で台なし
にされて６４ビットデータバスＥＴＭＤＡＴＡとなって
しまう。ＥＴＭＤＡＴＡはＡＲＭ１０２０Ｅ内に記憶さ
れた後でＥＴＭへ駆動される。ＥＴＭＤＡＴＡはＡＲＭ
１０２０Ｅパイプラインのライト（ＷＲ）段階で有効で
ある。ＡＲＭ１０２０ＥからＥＴＭ１０へ駆動される４
つのアドレスバスがある。これらのバスの中の３つは命
令アドレス用であり１つはデータアドレス用である。Ｉ
ＡおよびＤＡアドレスバスがメモリ（ＭＥ）段階で有効
である間にＲ１５バスはＡＲＭ１０２０Ｅパイプライン
の実行（ＥＸ）段階でＥＴＭへ駆動される。ＥＴＭへ駆
動される全データバスが下記の表に与えられている。
ータバス、ロードデータ、ストアデータ、ＭＣＲデー
タ、およびＭＲＣデータがある。これら４つのバスの全
てが６４ビット幅である。任意所与のサイクルにおいて
これらのバスの１つしか有効データを含まないことがあ
るため、４つのバス全てがＡＲＭ１０２０Ｅ内で台なし
にされて６４ビットデータバスＥＴＭＤＡＴＡとなって
しまう。ＥＴＭＤＡＴＡはＡＲＭ１０２０Ｅ内に記憶さ
れた後でＥＴＭへ駆動される。ＥＴＭＤＡＴＡはＡＲＭ
１０２０Ｅパイプラインのライト（ＷＲ）段階で有効で
ある。ＡＲＭ１０２０ＥからＥＴＭ１０へ駆動される４
つのアドレスバスがある。これらのバスの中の３つは命
令アドレス用であり１つはデータアドレス用である。Ｉ
ＡおよびＤＡアドレスバスがメモリ（ＭＥ）段階で有効
である間にＲ１５バスはＡＲＭ１０２０Ｅパイプライン
の実行（ＥＸ）段階でＥＴＭへ駆動される。ＥＴＭへ駆
動される全データバスが下記の表に与えられている。
【表１３】
【０１４５】１．２５ ＥＴＭ制御入力 １．２５．１ ＥＴＭＣＯＲＥＣＴＬ［２３：０］ ＥＴＭＣＯＲＥＣＴＬは全てがＡＲＭ１０コアから来る
多様な制御信号を含んでいる。これらの信号は全てコア
内に記憶され、この共通バス上に結合されてからＥＴＭ
１０へ駆動される。このバス上に存在する制御信号とそ
れらの意味は下記の表に与えられている。特記なき限
り、これらの全てがＡＲＭ１０２０Ｅパイプラインのラ
イト段階（ＷＲ）において有効である。
多様な制御信号を含んでいる。これらの信号は全てコア
内に記憶され、この共通バス上に結合されてからＥＴＭ
１０へ駆動される。このバス上に存在する制御信号とそ
れらの意味は下記の表に与えられている。特記なき限
り、これらの全てがＡＲＭ１０２０Ｅパイプラインのラ
イト段階（ＷＲ）において有効である。
【表１４】
【０１４６】１．２５．２ ＥＴＭＤＡＴＡＶＡＬＩＤ
［１：０］ この信号はバスＥＴＭＤＡＴＡ［６３：０］上で駆動さ
れるデータを限定する。データバスの半分毎に１ビット
がある。
［１：０］ この信号はバスＥＴＭＤＡＴＡ［６３：０］上で駆動さ
れるデータを限定する。データバスの半分毎に１ビット
がある。
【０１４７】１．２６ ＥＴＭ出力 この章はＡＲＭ１０２０Ｅ内へ帰還されそこから要求さ
れる出力について説明する。
れる出力について説明する。
【０１４８】１．２６．１ ＦＩＦＯＦＵＬＬ イネーブルである時に、ＦＩＦＯ内に置かれたバイトが
ある時は常にＥＴＭ出力ＦＩＦＯＦＵＬＬが表明され、
ＦＩＦＯが空になるまで表明されたままである。この動
作は、ＦＩＦＯＦＵＬＬを表明する前にＦＩＦＯがある
特定レベルに達するまで待機した、ＥＴＭ７／９とは幾
分異なる（４．１６章参照）。ＦＩＦＯＦＵＬＬはＡＲ
Ｍパイプラインを停止するために、ここではＡＲＭ１０
２０Ｅである、コアにより使用される。これはＥＴＭオ
ーバフローを防止し、イベントのタイミングを幾分変え
る副作用がコア内で生じるが完全なトレースを保証す
る。タイミングを考慮するため、ＦＩＦＯＦＵＬＬの表
明によりＡＲＭ１０２０Ｅが即座に停止することがな
い。したがって、まれではあるが、ＦＩＦＯＦＵＬＬが
表明される時でもオーバフローを有することがありう
る。これが生じると、ＦＩＦＯが徐々に空になる間プロ
セッサは停止したままであるため（ＦＩＦＯＦＵＬＬ表
明により）、ミスした命令数は少ない。
ある時は常にＥＴＭ出力ＦＩＦＯＦＵＬＬが表明され、
ＦＩＦＯが空になるまで表明されたままである。この動
作は、ＦＩＦＯＦＵＬＬを表明する前にＦＩＦＯがある
特定レベルに達するまで待機した、ＥＴＭ７／９とは幾
分異なる（４．１６章参照）。ＦＩＦＯＦＵＬＬはＡＲ
Ｍパイプラインを停止するために、ここではＡＲＭ１０
２０Ｅである、コアにより使用される。これはＥＴＭオ
ーバフローを防止し、イベントのタイミングを幾分変え
る副作用がコア内で生じるが完全なトレースを保証す
る。タイミングを考慮するため、ＦＩＦＯＦＵＬＬの表
明によりＡＲＭ１０２０Ｅが即座に停止することがな
い。したがって、まれではあるが、ＦＩＦＯＦＵＬＬが
表明される時でもオーバフローを有することがありう
る。これが生じると、ＦＩＦＯが徐々に空になる間プロ
セッサは停止したままであるため（ＦＩＦＯＦＵＬＬ表
明により）、ミスした命令数は少ない。
【０１４９】１．２６．２ ＰＷＲＤＯＷＮ ハイであれば、これはＥＴＭが現在イネーブルされてお
らずＣＬＫ入力は停止できることを示す。これはトレー
スが使用されない時に消費電力を低減するのに使用され
る。リセットされると、ＥＴＭ１０がプログラムされて
しまうまでＰＷＲＤＯＷＮが表明される。ＡＲＭ１０２
００テストチップはＥＴＭ１０ ＣＬＫ入力をゲートす
るのに直接ＰＷＲＤＯＷＮ出力を使用しなければならな
い。前記したように、ＰＷＲＤＯＷＮはＣＯＮＴＥＸＴ
ＩＤ更新上で一時的にディセーブルされてＥＴＭ１０
の内部ＣＯＮＴＥＸＴ ＩＤシャドーレジスタ上の更新
を考慮する。ＣＯＮＴＥＸＴ ＩＤ更新ケースを除け
ば、ＰＷＲＤＯＷＮはＴＣＬＫに同期して変更されデバ
ッグセッションの始めにＡＲＭデバッグツールによりク
リアされる。ＰＷＲＤＯＷＮ変更はトレースがイネーブ
ルされる前に巡回するため、ＥＴＭ１０ ＣＬＫをゲー
トするのにＴＣＬＫベース信号を使用してもメタ安定性
問題は生じない。
らずＣＬＫ入力は停止できることを示す。これはトレー
スが使用されない時に消費電力を低減するのに使用され
る。リセットされると、ＥＴＭ１０がプログラムされて
しまうまでＰＷＲＤＯＷＮが表明される。ＡＲＭ１０２
００テストチップはＥＴＭ１０ ＣＬＫ入力をゲートす
るのに直接ＰＷＲＤＯＷＮ出力を使用しなければならな
い。前記したように、ＰＷＲＤＯＷＮはＣＯＮＴＥＸＴ
ＩＤ更新上で一時的にディセーブルされてＥＴＭ１０
の内部ＣＯＮＴＥＸＴ ＩＤシャドーレジスタ上の更新
を考慮する。ＣＯＮＴＥＸＴ ＩＤ更新ケースを除け
ば、ＰＷＲＤＯＷＮはＴＣＬＫに同期して変更されデバ
ッグセッションの始めにＡＲＭデバッグツールによりク
リアされる。ＰＷＲＤＯＷＮ変更はトレースがイネーブ
ルされる前に巡回するため、ＥＴＭ１０ ＣＬＫをゲー
トするのにＴＣＬＫベース信号を使用してもメタ安定性
問題は生じない。
【０１５０】１．２６．３ ＤＢＧＲＱ 従来のＥＴＭと同様に、ＥＴＭ１０はトリガー状態が生
じる時は常にＤＢＧＲＱを表明するようにプログラムす
ることができる。ＤＢＧＲＱはＤＧＢＡＣＫが観察され
るまで表明されたままとされる。ＤＢＧＲＱははＡＲＭ
１０２０Ｅ外部デバッグ要求ピンＥＤＢＧＲＱに接続し
なければならない。このＥＴＭ出力にはＡＲＭ１０２０
Ｅからの余分なサポートは不要である。ＡＳＩＣ内の他
の機能ブロックによりＥＤＢＧＲＱ入力が既に使用され
ている場合には、多数のＤＢＧＲＱ信号を一緒にＯＲす
ることができる。デバッグをこのようにイネーブルして
も任意特定の命令境界に遭遇することは保証されないこ
とをお判り願いたい。さらに、ＡＲＭ１０が現在ハード
ウェアデバッグモードであればコアはＥＤＢＧＲＱを認
識するだけである。
じる時は常にＤＢＧＲＱを表明するようにプログラムす
ることができる。ＤＢＧＲＱはＤＧＢＡＣＫが観察され
るまで表明されたままとされる。ＤＢＧＲＱははＡＲＭ
１０２０Ｅ外部デバッグ要求ピンＥＤＢＧＲＱに接続し
なければならない。このＥＴＭ出力にはＡＲＭ１０２０
Ｅからの余分なサポートは不要である。ＡＳＩＣ内の他
の機能ブロックによりＥＤＢＧＲＱ入力が既に使用され
ている場合には、多数のＤＢＧＲＱ信号を一緒にＯＲす
ることができる。デバッグをこのようにイネーブルして
も任意特定の命令境界に遭遇することは保証されないこ
とをお判り願いたい。さらに、ＡＲＭ１０が現在ハード
ウェアデバッグモードであればコアはＥＤＢＧＲＱを認
識するだけである。
【０１５１】１．２６．４ ＴＤＯ ＥＴＭ１０は従来のＥＴＭバージョンと同じＴＡＰイン
ターフェイス配線を使用する。ＴＤＯピンがＡＲＭ１０
２０Ｅ走査拡張入力ＳＤＯＵＴＢＳに接続されている。
ＥＴＭ１０レジスタは走査チェーン６を介してアクセス
され従来のＥＴＭインプリメンテーションと同じ方法で
プログラムされる。このＥＴＭ出力にはＡＲＭ１０２０
Ｅからの余分なサポートは不要である。
ターフェイス配線を使用する。ＴＤＯピンがＡＲＭ１０
２０Ｅ走査拡張入力ＳＤＯＵＴＢＳに接続されている。
ＥＴＭ１０レジスタは走査チェーン６を介してアクセス
され従来のＥＴＭインプリメンテーションと同じ方法で
プログラムされる。このＥＴＭ出力にはＡＲＭ１０２０
Ｅからの余分なサポートは不要である。
【０１５２】構成 ＥＴＭ７／９は小型、中型および大型構成で入手するこ
とができる。中型および大型構成は追加エリアのコスト
でより多くのトリガーハードウェアリソースおよび増大
されたＦＩＦＯ深さを提供する。新しい構成のソフトマ
クロを単純に再合成するだけでさまざまなＡＳＩＣアプ
リケーションに対するさまざまな構成を選択することが
できる。ＥＴＭ１０は同様な構成範囲を提供する。下記
の表はＥＴＭ１０に対して現在提示されている構成を示
す。大概のトリガーリソースはＥＴＭ７およびＥＴＭ９
と同じであるが、６４ビット比較器の大きなサイズによ
り８から４へ減少された大型構成のデータ比較器は例外
である。各構成における増大したＦＩＦＯサイズはＡＲ
Ｍ１０２０Ｅのより高い命令スループット（すなわち、
性能）をサポートする必要性を反映している。各構成に
対するＦＩＦＯサイズはエリアインパクトおよび性能モ
デリングからの帰還に基づいて増加することができる。
ＥＴＭ１０構成に対して与えられるゲートカウントはＥ
ＴＭ１０ ｒｔ１モデルの初期合成に基づいた推定値で
ある。これらの推定されたゲートカウントは最終インプ
リメンテーションにより達成されるものとは異なること
がある。大きなサイズのＥＴＭ１０はＡＲＭ１０２００
テストチップ上に置かれるものである。各カテゴリ内の
ＥＴＭ９に対する対応するリソース数が比較のために括
弧内に与えられている。
とができる。中型および大型構成は追加エリアのコスト
でより多くのトリガーハードウェアリソースおよび増大
されたＦＩＦＯ深さを提供する。新しい構成のソフトマ
クロを単純に再合成するだけでさまざまなＡＳＩＣアプ
リケーションに対するさまざまな構成を選択することが
できる。ＥＴＭ１０は同様な構成範囲を提供する。下記
の表はＥＴＭ１０に対して現在提示されている構成を示
す。大概のトリガーリソースはＥＴＭ７およびＥＴＭ９
と同じであるが、６４ビット比較器の大きなサイズによ
り８から４へ減少された大型構成のデータ比較器は例外
である。各構成における増大したＦＩＦＯサイズはＡＲ
Ｍ１０２０Ｅのより高い命令スループット（すなわち、
性能）をサポートする必要性を反映している。各構成に
対するＦＩＦＯサイズはエリアインパクトおよび性能モ
デリングからの帰還に基づいて増加することができる。
ＥＴＭ１０構成に対して与えられるゲートカウントはＥ
ＴＭ１０ ｒｔ１モデルの初期合成に基づいた推定値で
ある。これらの推定されたゲートカウントは最終インプ
リメンテーションにより達成されるものとは異なること
がある。大きなサイズのＥＴＭ１０はＡＲＭ１０２００
テストチップ上に置かれるものである。各カテゴリ内の
ＥＴＭ９に対する対応するリソース数が比較のために括
弧内に与えられている。
【表１５】
【０１５３】特定の実施例について説明してきたが、本
発明はそれに限定されるものではなく、発明の範囲内で
多くの修正および追加を行えることは明らかである。例
えば、本発明の範囲を逸脱することなく従属項の特徴を
独立項の特徴とさまざまに組み合わせることができる。
発明はそれに限定されるものではなく、発明の範囲内で
多くの修正および追加を行えることは明らかである。例
えば、本発明の範囲を逸脱することなく従属項の特徴を
独立項の特徴とさまざまに組み合わせることができる。
【図１】オンチップトレーシング機構を提供するデータ
処理システムを示す略図である。
処理システムを示す略図である。
【図２】図１のオンチップトレースモジュール内に設け
られる素子の詳細を示すブロック図である。
られる素子の詳細を示すブロック図である。
【図３】命令セット情報に命令アドレスを取り入れるた
めに本発明の好ましい実施例において使用される符号化
を示す略図である。
めに本発明の好ましい実施例において使用される符号化
を示す略図である。
【図４】図３に示す方法に従って符号化されたアドレス
が本発明の好ましい実施例に従ってどのように圧縮され
るかを示す略図である。
が本発明の好ましい実施例に従ってどのように圧縮され
るかを示す略図である。
【図５】３命令系列の例に対する圧縮論理の出力を示す
略図である。
略図である。
【図６】本発明の好ましい実施例に従って使用される符
号化および圧縮論理を略示するブロック図である。
号化および圧縮論理を略示するブロック図である。
【図７】図６の３３−ビットセクターの動作を示す略図
である。
である。
【図８】図６に示す比較器の１つの構造を示す略図であ
る。
る。
【図９】図６に示す連続ビット発生器を実現するために
好ましい実施例で使用される論理を示す図である。
好ましい実施例で使用される論理を示す図である。
【図１０】好ましい実施例の圧縮符号化命令アドレス発
生器により実施されるプロセスを示す略図である。
生器により実施されるプロセスを示す略図である。
２ データ処理システム ４ 集積回路 ６ マイクロプロセッサコア ８ キャッシュメモリ １０ オンチップトレースモジュールコントローラ １２ オンチップトレースバァッファ １４ 外部メモリ １６ 汎用コンピュータ １８ 外部記憶装置 １００ 同期論理 １１０ トリガー １２０ 制御論理 ６１０，８００，８２０ レジスタ ６２０ ３３−ビットセクター論理 ６３０ ラッチ ６２２，６２３，６２４，６２５ ７−ビット幅バス ６４０，６５０，６６０，６７０ 比較器 ６８０ 連続ビット発生器 ６９０ 圧縮符号化命令アドレス発生器 ７００ マルチプレクサ ８３０ 比較器論理 ９１０，９２０，９３０ ＯＲゲート
フロントページの続き Ｆターム(参考） 5B033 BA05 CA00 CA02 DA14 FA24 5B042 GA13 HH30 MA19
Claims (21)
- 【請求項１】 データ処理装置であって、前記装置は、 処理命令の複数の命令セットのいずれかからの処理命令
を実行する処理回路であって、各処理命令はメモリ内で
のその処理命令の場所を識別する命令アドレスにより指
定され、異なる命令セット内の処理命令に対して命令ア
ドレス内に異なる数の命令アドレスビットを指定する必
要がある処理回路と、 その命令に対応する命令セットの表示を有する命令アド
レスを符号化してｎ−ビット符号化命令アドレスを発生
する符号化論理であって、前記符号化論理は指定された
命令アドレスビットへビットパターンをプリペンドする
ことにより指定された命令アドレスビットをｎ−ビット
へ拡張するのと等価の計算を実施することにより符号化
を実施するようにされており、プリペンドされるビット
パターンはその命令に対応する命令セットによって決ま
る符号化論理と、 を含む装置。 - 【請求項２】 請求項１記載の装置であって、各命令セ
ットに対してその命令セットからの命令アドレスの指定
された命令アドレスビットへプリペンドされたビットパ
ターンはシフトされたパターンにより異なる命令セット
の命令アドレスの指定された命令アドレスビットへプリ
ペンドされたビットパターンと関連づけられる装置。 - 【請求項３】 請求項１記載の装置であって、符号化論
理は命令アドレスの指定された命令アドレスビットへ予
め定められたビットパターンをプリペンドし次に符号化
命令アドレスとして中間値からｎビットを選択すること
により中間値を発生するのと等価の計算を実施すること
により符号化を実施するようにされている装置。 - 【請求項４】 請求項１記載の装置であって、さらに、
その符号化命令アドレスを複数のｘ−ビットセクション
へ分割し、各ｘ−ビットセクションを先行する符号化命
令アドレスの対応する各ｘ−ビットセクションと比較
し、圧縮符号化命令アドレスとして先行する符号化命令
アドレスの対応するｘ−ビットセクションとは異なる最
上位ｘ−ビットセクションを任意のより下位のｘ−ビッ
トセクションと共に出力するのと等価の計算を実施する
ことにより前記符号化命令アドレスを圧縮する圧縮論理
を含む装置。 - 【請求項５】 請求項４記載の装置であって、圧縮論理
はそこから出力される各ｘ−ビットセクションにｘ−ビ
ットセクションが圧縮符号化命令アドレスとして出力さ
れる最後のｘ−ビットセクションであるかどうかをを示
すフラグを関連づけるようにされている装置。 - 【請求項６】 請求項５記載の装置であって、複数のｘ
−ビットセクションが圧縮論理から出力される場合に
は、複数のｘ−ビットセクションは最下位ｘ−ビットセ
クションで開始して逐次出力される装置。 - 【請求項７】 請求項５記載の装置であって、圧縮論理
は、さらに、圧縮論理から出力される各ｘ−ビットセク
ションをｙビットへ拡張するようにされており、最上位
ｙ−ｘビットはフラグを含む装置。 - 【請求項８】 請求項７記載の装置であって、フラグは
単一ビットである装置。 - 【請求項９】 請求項８記載の装置であって、ｙは８で
ありｘは７である装置。 - 【請求項１０】 請求項１記載の装置であって、符号化
論理は中間値を受信するｎ−ビットセクター論理ユニッ
トおよび中間値内に含まれる命令アドレスに関連づけら
れた命令セットを識別する識別子信号を含み、ｎ−ビッ
トセクターは識別子信号に応じて中間値の予め定められ
たｎ−ビットを出力するようにされている装置。 - 【請求項１１】 請求項４記載の装置であって、圧縮論
理は複数の比較器を含み、各比較器が符号化命令アドレ
スの対応するｘ−ビットセクションを受信するようにさ
れており、かつ先行する符号化命令アドレスの対応する
ｘ−ビットセクションを格納する一時記憶装置を含み、
比較器は２つのｘ−ビットセクションを比較して２つの
ｘ−ビットセクションが異なる場合にセットされる差信
号を発生するようにされている装置。 - 【請求項１２】 請求項１１記載の装置であって、圧縮
論理は、さらに、より高位のｘ−ビットセクションも出
力される場合に特定のｘ−ビットセクションに対するフ
ラグがセットされるように、複数の比較器により発生さ
れる差信号の予め定められた組合せに基づくフラグを圧
縮論理から出力される各ｘ−ビットセクションに対して
発生するようにされている装置。 - 【請求項１３】 請求項１２記載の装置であって、圧縮
論理は、さらに、出力される各ｘ−ビットセクションに
その対応するフラグをプリペンドすることにより圧縮符
号化命令アドレスを発生し、出力圧縮符号化命令アドレ
スとして一列のｙ−ビットセクションを発生する出力発
生器を含む装置。 - 【請求項１４】 請求項４記載の装置であって、符号化
論理および圧縮論理は処理回路のアクティビティをトレ
ースするのに使用されるトレースモジュール内に設けら
れる装置。 - 【請求項１５】 データ処理装置用トレーシングツール
であって、データ処理装置は処理命令の複数の命令セッ
トのいずれかからの処理命令を実行する処理回路を有
し、各処理命令はメモリ内のその処理命令の場所を識別
する命令アドレスにより指定され、異なる命令セット内
の処理命令に対して命令アドレス内に異なる命令アドレ
スビット数を指定する必要があり、前記トレーシングツ
ールは、その命令に対応する命令セットの表示を有する
命令アドレスを符号化してｎ−ビット符号化命令アドレ
スを発生する符号化論理を含み、前記符号化論理は指定
された命令アドレスビットにビットパターンをプリペン
ドすることにより指定された命令アドレスビットをｎ−
ビットへ拡張するのと等価の計算を実施することにより
符号化を実施するようにされており、プリペンドされる
ビットパターンはその命令に対応する命令セットによっ
て決まるトレーシングツール。 - 【請求項１６】 請求項１５記載の装置であって、さら
に、符号化命令アドレスを複数のｘ−ビットセクション
へ分割し、各ｘ−ビットセクションを先行する符号化命
令アドレスの対応するｘ−ビットセクションと比較し、
圧縮符号化命令アドレスとして先行する符号化命令アド
レスの対応するｘ−ビットセクションとは異なる最上位
ｘ−ビットセクションを任意のより下位のｘ−ビットセ
クションと共に出力することと等価の計算を実施するこ
とにより符号化命令アドレスを圧縮する圧縮論理を含む
トレーシングツール。 - 【請求項１７】 命令セット情報の格納方法であって、
処理回路が処理命令の複数の命令セットのいずれかから
の処理命令を実行するようにされており、各処理命令は
メモリ内のその処理命令の場所を識別する命令アドレス
により指定され、異なる命令セット内の処理命令に対し
て命令アドレス内に異なる命令アドレスビット数を指定
する必要があり、前記方法は、 その命令に対応する命令セットによって決まるビットパ
ターンを指定された命令アドレスビットにプリペンドす
ることにより指定された命令アドレスビットをｎ−ビッ
トへ拡張する、 のと等価の計算を実施することにより、その命令に対応
する命令セットの表示を有する命令アドレスを符号化し
てｎ−ビット符号化命令アドレスを発生するステップを
含む方法。 - 【請求項１８】 請求項１７記載の方法であって、さら
に、 （ａ）符号化命令アドレスを複数のｘ−ビットセクショ
ンへ分割し、 （ｂ）各ｘ−ビットセクションを先行する符号化命令ア
ドレスの対応するｘ−ビットセクションと比較し、 （ｃ）圧縮符号化命令アドレスとして先行する符号化命
令アドレスの対応するｘ−ビットセクションとは異なる
最上位ｘ−ビットセクションを任意のより下位のｘ−ビ
ットセクションと共に出力する、 ことと等価の計算を実施することにより前記符号化命令
アドレスを圧縮するステップを含む方法。 - 【請求項１９】 （ｉ）圧縮符号化命令アドレスを形成
するｘ−ビットセクション数を決定し、 （ｉｉ）先行する符号化命令アドレスの対応するｘ−ビ
ットセクションから得られる追加ｘ−ビットセクション
を取り入れることにより、必要に応じて圧縮符号化命令
アドレスをｎ−ビットへ拡張して符号化命令アドレスを
作り出す、 のと等価の計算を実施することにより請求項１８記載の
方法に従って発生される圧縮符号化命令アドレスを伸張
する方法。 - 【請求項２０】 請求項１９記載の方法であって、さら
に、予め定められたビットパターンから命令アドレスが
関連する命令セットを決定し、予め定められたビットパ
ターンを除去して指定された命令アドレスビットを得る
のと等価の計算を実施することにより符号化命令アドレ
スを復号するステップを含む方法。 - 【請求項２１】 請求項１７記載の方法に従って装置を
制御するコンピュータプログラムを備えているコンピュ
ータプログラムプロダクト。
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