JP3037295B1 - イベント検出回路 - Google Patents

Abstract

【要約】 【課題】１クロックで複数命令が実行されるパイプライ
ン方式のプロセッサにおいて、予め設定されたアドレス
で複数の命令のいずれかの命令の実行タイミングをとら
えてデバッグ用割込みを発生させ所望の状態を観測可能
とするイベント検出回路の提供。 【解決手段】イベントレジスタ６に保持されるアドレス
と、フェッチアドレス１９をアドレス比較器８で比較し
一致した場合一致検出信号９を出力し、アドレス変換回
路１０は、バスインタフェース部３より、命令キュー選
択信号１６と命令キュー書き込み許可信号１５を、命令
デコード部４より実行ユニットＡと実行ユニットＢ２５
へのコード出力信号２６、２７を受け取り、命令実行順
をエミュレーションすることにより、実行ユニットＡ、
に対する割込み要求信号１１、１２をそれぞれ生成し、
割り込み処理部３２に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プロセッサのイベ
ント検出を行なう装置に関し、特に、１クロックで複数
の命令実行が同時に行われるパイプライン機能を有する
プロセッサ応用システムのデバッグを行なう開発支援装
置に搭載されるデバッグ用プロセッサに用いて好適とさ
れるイベント検出回路及びデバッグ用プロセッサに関す
る。

【０００２】

【従来の技術】１クロックあたり複数の命令が実行され
るパイプライン機能を有するプロセッサを搭載した応用
システムを開発する際、このプロセッサ応用システムを
機能・動作させるプログラムのデバッグを行なう為に、
開発支援装置を用いてデバッグする工程が必要となる。
そして、通常、デバッグの対象となるプロセッサ（「タ
ーゲットプロセッサ」という）の代わりに、デバッグ用
のプロセッサ（「エバチップ」という）を用いてデバッ
グが行われる。

【０００３】このエバチップには、ターゲットプロセッ
サの機能に加えて、ターゲットプロセッサが持つ割込み
機能よりも優先順位の高いデバッグ用割込み機能を具備
しており、このデバッグ用割込みにより、デバッグプロ
グラム（「モニタ」という）に遷移する。

【０００４】また、エバチップ外部には、デバッグ用割
込み信号を生成するエバチップ制御回路が接続され、タ
ーゲットシステムに搭載されるべきターゲットプロセッ
サの代わりに、デバッグ対象プログラムの実行の制御と
デバッグを行う機能（ブレークポイント設定、ステップ
実行、命令トレース等）を具備することが要求される。

【０００５】図７は、上記要求に応える従来のイベント
検出回路の構成を示す図である。図７を参照すると、マ
イクロプロセッサ（エバチップ）１Ａは、アドレス端子
Ａよりアドレスバス１９Ａに、命令フェッチのためのフ
ェッチアドレスを出力し、ハイ側データ要求端子ＢＵＥ
からハイ側データ要求信号２８Ａ、ロウ側データ要求端
子ＢＬＥからロウ側データ要求信号２９Ａを出力する。
エバチップは、データバス３８Ａを通して、データ端子
Ｄより命令を取り込む。

【０００６】この際、イベント検出回路２Ａは、検出し
たいアドレスがあらかじめ設定されているイベントレジ
スタ６Ａからの出力７Ａと、アドレスバス１９Ａの状態
とを比較器８Ａで比較し、一致した場合に、一致検出信
号９Ａを出力する。

【０００７】一致検出信号９Ａは、ＡＮＤ回路３９Ａで
ハイ側データ要求信号２８Ａと論理積演算され、ハイ側
割込み要求信号１２Ａとして出力され、ロウ側データ要
求信号２９Ａは、ＡＮＤ回路４０Ａで論理積演算され、
ロウ側割込み要求信号１１Ａとして出力される。

【０００８】ハイ側割込み要求信号１２Ａは、エバチッ
プ１Ａのハイ側割込み要求端子ＴＲＡＰ１に入力され、
またロウ側割込み要求信号１１Ａは、ロウ側割込み要求
端子ＴＲＡＰ０に入力される。

【０００９】なおブレーク割込み要求信号端子ＢＬＫＩ
ＮＴは、エバチップ１Ａに対して強制ブレーク要求を行
うための信号端子である。また発振器４１Ａからのクロ
ックがシステムクロック４２Ａとしてクロック端子ＣＬ
Ｋに供給される。

【００１０】このようなシステム構成において、例えば
特公平３−３２８１８号公報に開示されているように、
エバチップ内部で検出されたイベントにより、ブレーク
割込みを発生させている。

【００１１】図８は、上記特公平３−３２８１８号公報
に記載されるエバチップ１Ａの構成を示す図である。

【００１２】図８を参照すると、バスインタフェース部
３Ａと命令実行部５Ａとからなるパイプライン方式のプ
ロセッサ１Ａは、命令キュー１３Ａ、命令キュー制御部
１４Ａ、アドレス制御部１８Ａ、制御情報デコード３４
Ａからなるインタフェース部３Ａと、命令デコーダ２１
Ａ、割り込み制御部３２Ａ、実行ユニット２４Ａ、３入
力ＯＲ回路３７Ａからなる命令実行部５Ａとを備えてい
る。

【００１３】より詳細には、インタフェース部３Ａは、
基本長命令幅と同じデータ幅のＱ0、Ｑ1、Ｑ2、Ｑ3、Ｑ
4、Ｑ5、Ｑ6、Ｑ7の８つのレジスタで構成され、命令の
書き込みと読み出しは、いずれも、レジスタＱ0、Ｑ1、
Ｑ2、Ｑ3、Ｑ4、Ｑ5、Ｑ6、Ｑ7の順に行われる命令キュ
ー１３Ａと、命令キュー１３Ａの各レジスタに対応して
いる８個のビットＴ0、Ｔ1、Ｔ2、Ｔ3、Ｔ4、Ｔ5、Ｔ
6、Ｔ7とから構成されているブレークポイント検出用ビ
ット群３５Ａと、命令キュー制御部１４Ａから出力され
る外部データバスハイ側、ロウ側（併せてデータ幅が基
本長命令幅の２倍となる）上のデータを、命令キュー１
３Ａ内のレジスタ群に格納させる信号を命令キュー１３
Ａに送るための制御信号路１５Ａと、命令キュー制御部
１４Ａから出力される命令キュー１３Ａ内のレジスタ内
容を命令実行部５Ａへ送ることを指示する信号を命令キ
ュー１３Ａに送るための制御信号路１６Ａと、外部から
のコード化された制御信号をプロッセサ１Ａに入力する
ためのデータ信号路１１Ａ、１２Ａと、データ信号路１
１Ａ、１２Ａによって入力された制御情報をデコードし
てブレークポイント検出用ビット群３５Ａに書き込む制
御情報デコード３４Ａとを備えて構成されている。

【００１４】命令実行部５Ａにおいて、割込み処理部３
２Ａは、外部からの割込み要求に対してプロセッサ１Ａ
の内部を、割込み処理が行える状態にして、プロセッサ
１Ａで実行中であったプログラムをモニタへ分岐させ
る。

【００１５】命令デコーダ２１Ａは、命令キュー１３Ａ
からデータ信号路２０を介して送られてくる命令を解読
する。

【００１６】制御情報デコーダ３４Ａから出力される割
込み要求信号は、データ信号路４５Ａを通してＯＲ回路
３７Ａに入力され、ＯＲ回路３７Ａは、データ信号路３
６Ａ、３７Ｂを通して送られてくる信号の論理和をとっ
た結果を、データ信号路４６Ａを介して割込み処理部３
２Ａへ送る。

【００１７】命令実行部５Ａは、命令キュー１３Ａの内
容を出力するように要求する信号を制御信号路３３Ａを
介して命令キュー制御部１４Ａに送る。

【００１８】図９は、図８の制御情報デコーダ３４Ａの
具体的な回路構成を示す図である。図９において、信号
線ａは、図８のデータ信号路１１Ａに、信号線ｂは、図
８のデータ信号路１２Ａに、信号線ｃは図８のデータ信
号線４５Ａにそれぞれ対応している。

【００１９】また信号線ｄを通して出力されるデコード
結果は、命令ブレークポイント検出用ビットＴ１、Ｔ
３、Ｔ５、Ｔ７のいずれかに格納され、信号線ｅを通し
て出力されるデコード結果は、命令キュー１３Ａのブレ
ークポイント検出用ビットＴ０、Ｔ２、Ｔ４、Ｔ６のい
ずれかに格納される。

【００２０】図８、及び図９を参照して、この従来のイ
ベント検出回路の動作について説明する。ここで、各ブ
レークポイント検出用ビットＴ０〜Ｔ７が“１”の時に
ブレークポイントであることを示すものとし、割込み処
理部３２Ａは、データ信号路４６Ａから“１”が入力さ
れた時に動作するものとする。

【００２１】外部データバスのロウ側の命令により、割
り込み制御部３２Ａへのデータ信号路４６Ａが“１”と
なるのは、外部からのコード化された制御信号を、プロ
セッサ１Ａに入力するためのデータ信号路１１Ａによ
り、制御情報デコード３４Ａに対して“１”が入力さ
れ、制御信号路１５Ａ、１６Ａにより命令キュー１３Ａ
を通過しデータ信号路３６Ａを通してＯＲ回路３７Ａで
論理和出力される場合である。

【００２２】また外部データバスのロウ側の命令により
データ信号路４６Ａが“１”となるのは、外部からのコ
ード化された制御信号をプロッセサ１Ａに入力するため
のデータ信号路１２Ａにより制御情報デコード３４Ａに
対して“１”が入力され、制御信号路１５Ａ、１６Ａに
より、命令キュー１３Ａを通過しデータ信号路３６Ａを
通してＯＲ回路３７で論理和出力される場合である。

【００２３】このようにして、外部データバスのロウ側
とハイ側のいずれかの命令で、割込み処理部３２Ａを動
作させ、割込み処理を行わせる。なお、図８に示した構
成の詳細は、上記公報の記載が参照される。

【００２４】ところで、近年のターゲットプロセッサ
は、高速化のために、最高動作周波数を向上させたり、
1クロック内で複数の命令を実行できるように並列に動
作可能な複数の実行ユニットを持つものも出現してきて
おり、エバチップ制御回路を外部回路で実現することが
困難となってきている。

【００２５】図１０は、動作周波数の向上に対応して、
エバチップ制御回路を、エバチップ内に組み込んだ構成
の一例を示す図である。

【００２６】図１０を参照すると、エバチップ１Ｂは、
バスインタフェース部３Ｂ、命令デコード部４Ｂ、命令
実行部５Ｂ、イベント回路２Ｂを備えて構成されてい
る。イベント検出部２Ｂは，検出したいアドレスを保持
するイベントレジスタ６Ｂと、アドレス比較器８Ｂと、
アドレス変換回路１０Ｂとを備え、アドレス比較器８Ｂ
は、アドレス制御部１８Ｂよりフェッチアドレス１９Ｂ
と、イベントレジスタ６Ｂからのイベントレジスタ出力
７Ｂを接続する信号路を有する。

【００２７】アドレス比較器８Ｂでは、入力されたフェ
ッチアドレス１９Ｂとイベントレジスタ出力７Ｂを比較
し、両者が一致したときに、一致検出信号９Ｂを出力す
る。

【００２８】命令キュー１３Ｂには、命令キュー制御部
１４Ｂから命令キュー選択信号群１６Ｂと、命令キュー
書き込み許可信号群１５Ｂとが入力される。

【００２９】また命令デコード部４Ｂの命令デコーダ２
１Ｂは、命令キュー１３Ｂより命令コード出力信号２０
Ｂを通して命令コードを受け取り、デコードを行う。こ
のデコード結果により、命令実行部５Ｂの実行ユニット
Ａ２４Ｂに，命令コード出力Ａ２２Ｂと、命令有効信号
であるＩＤＥＮＡ２６Ｂを出力する。

【００３０】命令コードのデコードの結果、２つの命令
が同時に実行可能な組み合わせの場合には、実行ユニッ
トＢ２５Ｂにも命令コード出力Ｂ２３Ｂと、命令有効信
号であるＩＤＥＮＢ２７Ｂが出力される。この命令有効
信号であるＩＤＥＮＡ、ＩＤＥＮＢは、割込み処理部３
２Ｂにも接続される。

【００３１】またアドレス変換回路１０Ｂには、アドレ
ス制御部１８Ｂから上位アドレス有効信号２８Ｂと下位
アドレス有効信号２９Ｂが接続されており、アドレス変
換回路１０Ｂは、これらの信号データにより、命令の入
力に応じて、実行ユニットＡ２４Ｂに対する割込み要求
信号１２Ｂ、実行ユニットＢ２５Ｂに対する割込み要求
信号１１Ｂを出力する。

【００３２】割込み信号を受け取った割込み処理部３２
Ｂは、実行ユニットＡ２４Ｂに対する割込み信号３１実
行ユニットＢ２５Ｂに対する割込み信号３０Ｂをそれぞ
れ出力する。

【００３３】図１１は、図１０のイベント検出回路のア
ドレス変換回路１０Ｂの構成を示す図である。図１１を
参照すると、ＡＮＤ回路７０１によりアドレス比較器８
Ｂの一致検出信号ａと、下位アドレス有効信号ｂが論理
積演算（ＡＮＤ）され実行ユニットＡ２４Ｂに対する割
込み要求信号ｅを出力し、ＡＮＤ回路７０２によりアド
レス比較器８Ｂの一致検出信号ａと上位アドレス有効信
号ｃが論理積演算（ＡＮＤ）されて実行ユニットＢ２５
Ｂに対する割込み要求信号ｄを出力する。

【００３４】

【発明が解決しようとする課題】しかしながら、図１０
及び図１１を参照して説明した上記した従来の技術にお
いては、命令が同時に実行された場合に、どちらか一方
の命令の実行タイミングをとらえて、割込み要求信号を
出力するという構成を有していない。

【００３５】このため、１クロックで動作する基本長命
令と基本長の無条件分岐命令（BR命令）が連続する場
合、図１２に示すように、基本長命令の実行（図１２の
（１））と共に、無条件分岐命令が実行されてしまうこ
とになる。

【００３６】そして、デバッグ割込みが発生し、モニタ
に遷移した場合、次に実行する命令アドレスが、無条件
分岐命令の実行によって、更新された後のアドレス値と
なってしまう。

【００３７】また、次に実行するアドレスが無条件分岐
命令によって更新される前にモニタに遷移させるため
に、無条件分岐命令の実行前にデバッグ割込みを発生さ
せた場合には、この無条件分岐命令と同時に実行される
べき１クロックで動作する基本長命令も実行されない。

【００３８】このため、基本長命令の実行が終了した直
後の状態をモニタ実行状態にて観測することができなく
なるという問題点がある。

【００３９】ここで、パイプラインの各段について概要
しておく。

【００４０】インストラクション・フェッチ（ＩＦ）ス
テージは、命令のフェッチを行い、フェッチポインタを
インクリメントする。

【００４１】インストラクション・デコード（ＩＤ）ス
テージでは、命令をデコードし、イミーディエイト・デ
ータを作成し、レジスタの読み出しを行う。

【００４２】命令実行（ＥＸ、ＥＸ１、ＥＸ２）ステー
ジでは、デコードした命令を実行する。ここで、ＥＸ
１、ＥＸ２がある場合、２つの命令が同時に実行される
ことを示す。

【００４３】メモリ・アクセス（ＭＥＭ）ステージで
は、対象となるアドレスのメモリをアクセスする。

【００４４】ライト・バック（ＷＢ）ステージでは、実
行した結果をレジスタに書き込む。

【００４５】さらには、図１３、図１４に示すように、
任意のフラグを更新しない命令と、フラグを更新しない
基本長命令と、基本長の条件分岐命令（Bcc命令）が連
続する場合も、同様にフラグを更新しない基本長命令
（図１３の（２−ａ）、図１４の（２−ｂ））が終了し
た直後の状態を観測することができなくなる、という問
題点もある。

【００４６】さらには、図１５に示すように、レジスタ
間接メモリアクセスに使うレジスタを変更しない命令、
またはメモリアクセス命令や分岐命令以外の基本長命令
と、基本長のレジスタ間接のメモリリード命令とが連続
する場合、基本長命令の実行直後に基本長のレジスタ間
接のメモリリード命令を実行しない状態を観測すること
ができなくなるという問題点もある。すなわち、命令実
行後にデバッグ割り込みを発生すると、基本長命令の実
行と共に、基本長のレジスタ間接のメモリリード命令が
実行されてしまい（図１５の（３））、命令実行前にデ
バッグ割込みを発生させた場合には、基本長命令と同時
に実行されるべき基本長のレジスタ間接のメモリリード
命令も実行されないためである。

【００４７】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、１クロックで複
数の命令実行が行われるプロセッサにおいて、あらかじ
め設定されたアドレスで、複数の命令のいずれかの命令
の実行タイミングをとらえて、デバッグ用割込みを発生
させることで、所望の状態を観測可能とするイベント検
出回路を提供することにある。

【００４８】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、１クロックで複数の命令を実行するパイ
プライン方式のプロセッサにおいて、イベントレジスタ
に保持されているアドレスとフェッチアドレスとを比較
し、両者が一致した場合に、命令キュー制御部から命令
キュー選択信号及び書き込み信号を受けて、同時実行さ
れる複数の命令に関する命令実行順のエミュレーション
することで、複数の命令を同時実行する各ユニットに対
して、それぞれ個別に、割込み信号を生成する手段を備
え、イベント検出時に、同時実行される複数の命令の各
命令について、個別に実行前又は実行後の状態をモニタ
可能としたものである。

【００４９】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明のプロセッサは、その好ましい実施の形態
において、図１を参照すると、１クロックで複数の命令
を実行するパイプライン方式のプロセッサであって、命
令キュー（１３）と、命令キューを制御する命令キュー
制御部（１４）と、アドレス制御部（１８）とを備えた
バスインタフェース部（３）と、命令キュー（１３）か
ら命令を受け取りデコードする命令デコーダ（２１）
と、複数の実行ユニット（２４、２５）と割り込み処理
部（３２）とを備えた命令実行部（５）と、検出対象ア
ドレスを設定保持するイベントレジスタ（６）と、イベ
ントレジスタ（６）に保持されているアドレスとアドレ
ス制御部（１８）からのフェッチアドレスとを比較し、
両者が一致した場合に一致検出信号（９）を出力するア
ドレス比較器（８）と、アドレス変換回路（１０）と、
を備えたイベント検出回路（２）と、を含み、アドレス
変換回路（１０）は、アドレス比較器（８）からの一致
検出信号（９）を受け取った際に、命令キュー制御部
（１４）からの命令キュー（１３）への命令キュー選択
信号（１６）及び命令キュー書き込み許可信号（１５）
と、命令デコーダ（２１）からの複数の実行ユニットに
対する命令有効信号（２６、２７）を受け取り、命令実
行順をエミュレーションすることにより、複数の実行ユ
ニット（２４、２５）に対して、それぞれ個別に割込み
要求信号（１１、１２）を生成し、割り込み処理部（３
２）は、アドレス変換回路（１０）からの割込み要求信
号（１１、１２）に基づき、複数の実行ユニット（２
４、２５）にそれぞれ割り込み信号（３０、３１）を出
力する構成とされている。

【００５０】本発明の実施の形態において、アドレス変
換回路は、図２を参照すると、イベントレジスタの出力
アドレス情報（ｋ）と一致検出信号（ａ）から、複数の
有効信号（１１９、１２０）を生成する手段（１０１、
１０２）と、命令キューと等価のキュー構造を備え、命
令キュー書き込み許可信号（ｇ−１〜ｇ−３）に基づき
複数の有効信号を記憶保持する命令キューレジスタ群
（１０８、１０９、１１０）と、命令キュー選択信号
（ｆ−１〜ｆ−５）に基づき、複数の有効信号（１１
９、１２０）の命令キューレジスタ群への経路を選択制
御するセレクタ群（１０３〜１０７）と、命令キューレ
ジスタ群のうちの出力と命令デコーダから前記複数の実
行ユニットの各々に出力される命令有効信号とに基づ
き、複数の割り込み要求信号を生成する手段（１１１〜
１１３、１１５、１１７、１１８）とを備える。

【００５１】本発明の実施の形態においては、アドレス
変換回路が、検出されたイベントによる割り込み信号の
出力タイミングを命令実行前か命令実行後にするかを選
択する信号（ｊ）を入力とし、検出されたイベントによ
る割り込み信号の出力タイミングを命令実行後を選択さ
れた場合、タイミング調整した上で割り込み要求信号を
出力する手段（１１５）を備える。

【００５２】本発明の実施の形態の動作概要について説
明する。図１を参照すると、イベントレジスタ（６）に
保持されている検出アドレスと、バスインタフェース部
（３）から出力されるフェッチアドレス（１９）をアド
レス比較器（８）で比較し、一致した場合に、一致検出
信号（９）を出力する。

【００５３】アドレス変換回路（１０）は、バスインタ
フェース部（３）より、命令キュー選択信号（１６）と
命令キュー書き込み許可信号（１５）を、命令デコード
部（４）より実行ユニットＡ（２４）へのコード出力信
号（２６）と実行ユニットＢ（２５）へのコード出力信
号（２７）を受け取り、命令実行順をエミュレーション
することにより、実行ユニットＡ（２４）、及び／又
は、実行ユニットＢ（２５）に対する割込み要求信号
（１１、１２）をそれぞれ生成して、割り込み処理部
（３２）に出力する。

【００５４】複数の実行ユニット（２４、２５）のう
ち、割り込み処理部（３２）からの割り込みを受けた実
行ユニットが命令実行を中断し、複数命令を同時実行す
る際に、各命令毎に、該命令実行時の状態をモニタ可能
としている。すなわち２つの命令が同時に実行している
場合でも、イベントレジスタ（６）に設定したアドレス
で、各命令の実行に関する所望の状態を検出可能とな
る。

【００５５】

【実施例】本発明の実施例について図面を参照して説明
する。図１は、本発明の一実施例の構成を示す図であ
る。図１を参照すると、本発明の一実施例において、デ
バッグ用プロセッサ１（以下「エバチップ」という）
は、イベント回路２と、バスインタフェース部３と、命
令デコード部４と、命令実行部５と、を備えて構成され
ている。

【００５６】イベント回路２は、検出したいアドレスを
保持するイベントレジスタ６とアドレス比較器８と、ア
ドレス変換回路１０を備えている。

【００５７】アドレス比較器８には、アドレス制御部１
８からのフェッチアドレス１９と、イベントレジスタ６
からイベントレジスタ出力７とが入力され、入力したフ
ェッチアドレス１９とイベントレジスタ出力７とを比較
し、両者が一致した場合に、一致検出信号９をアドレス
変換回路１０に出力する。

【００５８】一致検出信号９を受けて、アドレス変換回
路１０は、命令キュー制御部１４から命令キュー１３に
出力される命令キュー選択信号群１６と、命令キュー書
き込み許可信号群１５を受け取る。

【００５９】命令キュー選択信号群１６は、アドレス変
換回路１０のｆ端子群に入力され、命令キュー書き込み
許可信号群１５はアドレス変換回路１０のｇ端子群に入
力される。

【００６０】また命令デコード部４の命令デコーダ２１
は、命令キュー１３より命令コード出力信号２０を通し
て転送された命令コードを受け取ってデコードし、デコ
ード結果により、命令実行部５の実行ユニットＡ２４
に、命令コード出力Ａ２２と命令有効信号であるＩＤＥ
ＮＡ２６を出力する。

【００６１】命令デコーダ２１は、命令コードをデコー
ドした結果、２つの命令が同時に実行可能な組み合わせ
である場合には、実行ユニットＢ２５にも、命令コード
出力Ｂ２３と命令有効信号であるＩＤＥＮＢ２７を出力
する。

【００６２】命令デコーダ２１からの命令有効信号ＩＤ
ＥＮＡ２６、ＩＤＥＮＢ２７は、割込み処理部３２、お
よびアドレス変換回路１０にも接続されている。

【００６３】アドレス変換回路１０には、イベントレジ
スタ出力７の最下位ビット４４と、検出されたイベント
により、割込み要求信号を出力するタイミングを、命令
実行前にするか、命令実行後にするかを選択する信号
（「実行前後選択信号」という）４３が接続される。

【００６４】アドレス変換回路１０は、これらの信号を
入力して、命令の実行をエミュレーションし、実行ユニ
ットＡ２４に対する割込み要求信号１２、実行ユニット
Ｂ２５に対する割込み要求信号１１を割込み処理部３２
に出力する。

【００６５】アドレス変換回路１０からの割込み要求信
号を受け取った割込み処理部３２では、実行ユニットＡ
２４に対する割込み信号３１と、実行ユニットＢ２５に
対する割込み信号３０を出力する。

【００６６】図２は、本発明の一実施例におけるアドレ
ス変換回路１０の構成を示す図である。図２を参照する
と、図１のアドレス比較器８からの一致検出信号９は端
子ａに、イベントレジスタ６の最下位ビットが端子ｋよ
り入力される。

【００６７】ＡＮＤ回路１０１及びＡＮＤ回路１０２に
より、フェッチアドレスのハイ側有効信号１１９とロウ
側有効信号１２０を生成する。

【００６８】ハイ側有効信号１１９はセレクタ１０４の
第２入力端に入力されるとともに、命令キューレジスタ
（ＩＲＸ）１０８のデータ入力端（Ｄ）に入力され、命
令キューレジスタ（ＩＲＸ）１０８のデータ出力端は、
第１入力端が接地電位に接続されたセレクタ１０３の第
２入力端に接続され、セレクタ１０３の出力端がセレク
タ１０４の第１入力端に接続され、セレクタ１０４の出
力端は、セレクタ１０５の第２入力端とセレクタ１０７
の第１入力端に接続されている。

【００６９】ロウ側有効信号１２０は、セレクタ１０６
の第２入力端、セレクタ１０５の第１入力端に接続さ
れ、セレクタ１０５の出力端は、命令キューレジスタ
（ＩＲＨ）１０９のデータ入力端に入力され、命令キュ
ーレジスタ（ＩＲＨ）１０９のデータ出力端はセレクタ
１０６の第１入力端に接続されるとともに、ＡＮＤ回路
１１１の第１入力端に接続されており、ＡＮＤ回路１１
１の第２入力端には、命令デコーダ２１からの命令有効
信号ＩＤＥＮＢ２７が入力されるｈ端子が接続されてい
る。

【００７０】セレクタ１０７の出力端は、命令キューレ
ジスタ（ＩＲＬ）１１０のデータ入力端に入力され、命
令キューレジスタ（ＩＲＬ）１１０のデータ出力端はＡ
ＮＤ回路１１２、１１３の第１入力端に接続され、ＡＮ
Ｄ回路１１２、１１３の第２入力端には、命令デコーダ
２１からの命令有効信号ＩＤＥＮＡ２６、ＩＤＥＮＢ２
７が入力されるｈ端子が接続されている。

【００７１】ＡＮＤ回路１１１の出力はＤ型フリップフ
ロップ１１５のデータ入力端（Ｄ）とセレクタ１１８の
第２入力端に接続され、Ｄ型フリップフロップ１１５の
データ出力端はセレクタ１１７の第１入力端に接続され
ており、ＡＮＤ回路１１２の出力はセレクタ１１７の第
２入力端に接続されており、ＡＮＤ回路１１３の出力は
セレクタ１１８の第１入力端に接続されている。

【００７２】アドレス変換回路１０のｆ−１〜ｆ−５端
子には、命令キュー選択信号群１６のＩＲＸＢＥＮ、Ｉ
ＲＸＸＥＮ、ＩＲＨＨＥＮ、ＩＲＬＨＥＮ、ＩＲＬＸＥ
Ｎが入力され、ｇ−１〜ｇ−３端子には命令キュー書き
込み許可信号群１５のＩＲＸＷＲ、ＩＲＨＷＲ、ＩＲＬ
ＷＲが入力される。

【００７３】セレクタ１０３のセレクト信号はｆ−１、
セレクタ１０４のセレクト信号ｆ−２、セレクタ１０５
のセレクト信号はｆ−３、セレクタ１０６のセレクト信
号はｆ−４、セレクタ１０７のセレクト信号はｆ−５の
端子からの信号が用いられ、各セレクタは、セレクト信
号が“０”の時第１入力端の信号を選択し、セレクト信
号が“１”の時第２入力端の信号を選択して出力する。

【００７４】命令キューレジスタ（ＩＲＸ、ＩＲＨ、Ｉ
ＲＬ）１０８、１０９、１１０に入力されるハイ側有効
信号１１９やロウ側有効信号１２０は、ＩＲＸ書き込み
許可信号ｇ−１、ＩＲＨ書き込み許可信号ｇ−２、ＩＲ
Ｌ書き込み許可信号ｇ−３が有効（アクティブ）のとき
に、クロック信号ｃｌｋのタイミングエッジに同期して
書き込まれる。

【００７５】命令キューレジスタ（ＩＲＨ）１０９、命
令キューレジスタ（ＩＲＬ）１２０の出力は、ＡＮＤ回
路１１１、１１２、１１３にて、命令有効信号ＩＤＥＮ
Ｂ（ｈ）、ＩＤＥＮＡ(ｉ)、ＩＤＥＮＢ（ｈ）とそれぞ
れ論理積演算（ＡＮＤ）されて実行有効信号となる。

【００７６】実行有効信号は、Ｄ型フリップフロップよ
るなるレジスタ１１５により、出力タイミングが調整さ
れて、セレクタ１１７、セレクタ１１８により、命令実
行前に出力するか、命令実行後にするかが選択される。
セレクタ１１７、セレクタ１１８の選択信号としては、
割込み要求信号を出力するタイミングを命令実行前にす
るか命令実行後にするかを選択するための実行前後選択
信号４３が接続されるｊ端子からの信号が用いられる。

【００７７】本発明の一実施例の動作について説明す
る。

【００７８】まず、本発明の一実施例において、エバチ
ップは、命令長として、基本長命令で短い命令長の命令
と、基本長命令の２倍の長さの命令（以下「２倍長命
令」という）の２種類の命令長の命令を有しているもの
とする。

【００７９】なお、以下では、説明を簡単にする為に、
前後の命令は特に説明が無い限り、２倍長命令とし、同
時実行する命令組は、１回のフェッチで取り込まれるも
のとする。

【００８０】２命令同時実行時の１命令目の実行イベン
トタイミングについて、図３のタイミング図を参照して
説明する。

【００８１】フェッチアドレス１９が、図３の（１）の
ＩＦステージの先頭で確定する。この時、アドレス変換
回路１０では、ハイ側有効信号１１９は“０”の状態
を、ロウ側有効信号１２０は“１”の状態を持つ。

【００８２】命令キュー制御部１４からの命令キュー選
択信号群１６の信号ＩＲＸＢＥＮ（ｆ−１）が“０”、
ＩＲＸＸＥＮ（ｆ−２）が“１”、ＩＲＨＨＥＮ（ｆ−
３）が“１”、ＩＲＬＨＥＮ（ｆ−４）が“１”、ＩＲ
ＬＸＥＮ（ｆ−５）が“１”、命令キュー書き込み許可
信号群１５の信号ＩＲＸＷＲ（ｇ−１）が“０”、ＩＲ
ＨＷＲ（ｇ−２）が“１”、ＩＲＬＷＲ（ｇ−３）が
“１”の状態になったとすると、ハイ側有効信号１１９
はセレクタ１０４、セレクタ１０５を通過して、命令キ
ューレジスタ（ＩＲＨ）１０９の入力に到達する。

【００８３】一方、ロウ側有効信号１２０は、セレクタ
１０６、セレクタ１０７を通過して命令キューレジスタ
（ＩＲＬ）１１０の入力に到達する。

【００８４】ＩＤステージの先頭で、命令キューレジス
タ（ＩＲＨ）１０９は“０”、命令キューレジスタ（Ｉ
ＲＬ）１１０は“１”の値を出力する。

【００８５】ここで、命令デコードユニットが、ＩＤＥ
ＮＡ２６（ｉ）、ＩＤＥＮＢ２７（ｈ）に“１”の値を
出力するため、ＡＮＤ回路１１１の出力は“０”、ＡＮ
Ｄ回路１１２とＡＮＤ回路１１３の出力は“１”とな
る。

【００８６】セレクタ１１７とセレクタ１１８は、選択
信号ｊが“０”であるため、実行ユニットＡへの割込み
要求信号ｅは、レジスタ１１５の出力を使用する。

【００８７】ＩＤＥＮＡ（ｉ）、ＩＤＥＮＢ（ｈ）が
“１”のタイミングでは、命令キューレジスタ（ＩＲ
Ｈ）１０８が“０”であるため、ＡＮＤ回路１１１の出
力は“０”であり、実行ユニットＡへの割込み要求信号
ｅは“０”となるため割込み要求をおこさない。

【００８８】一方、実行ユニットＢへの割込み要求信号
ｄは、ＡＮＤ回路１１３の出力を使用するが、ＩＲＬの
値が“１”であるため、ＩＤＥＮＢ（ｈ）が“１”のタ
イミングでは、ＡＮＤ回路１１３の出力が“１”にな
り、実行ユニットＢへの割込み要求信号ｄは“１”とな
り、実行ユニットＢへの割込み要求だけが発生する。

【００８９】割込み処理部３２は、実行ユニットＡ、Ｂ
への割込み要求信号を受け取って、有効な信号を、実行
ユニットＢのみ出力する。

【００９０】これにより、実行ユニットＡ２４は、現在
実行しようとしている１クロックで動作する基本長命令
を実行するが、実行ユニットＢ２５は、基本長の無条件
分岐命令（BR命令）の実行を中断する。

【００９１】次に、任意のフラグを更新しない命令と、
フラグを更新しない基本長命令と基本長の条件分岐命令
（Bcc命令）が連続する場合の動作について、図４の条
件不成立時、図５の条件成立時のタイミング図に従って
説明する。

【００９２】２命令同時実行の時２命令目の実行前イベ
ントタイミングについて、図４を参照して説明する。

【００９３】フェッチアドレス１９が、図４の、（２−
ａ）のＩＦステージの先頭で確定する。この時、アドレ
ス変換回路１０では、ハイ側有効信号１１９は“１”の
状態を、ロウ側有効信号１２０は“０”の状態を持つ。

【００９４】ＩＲＸＢＥＮ（ｆ−１）が０、ＩＲＸＸＥ
Ｎ（ｆ−２）が１、ＩＲＨＨＥＮ（ｆ−３）が１、ＩＲ
ＬＨＥＮ（ｆ−４）が１、ＩＲＬＸＥＮ（ｆ−５）が
１、ＩＲＸＷＲ（ｇ−１）が０、ＩＲＨＷＲ（ｇ−２）
が１、ＩＲＬＷＲ（ｇ−３）が１の状態になったとする
と、ハイ側有効信号１１９は、セレクタ１０４、セレク
タ１０５を通過して、命令キューレジスタ（ＩＲＨ）１
０９の入力に到達する。一方、ロウ側有効信号１２０
は、セレクタ１０６、セレクタ１０７を通過して、命令
キューレジスタ（ＩＲＬ）１１０の入力に到達する。

【００９５】ＩＤステージの先頭で、命令キューレジス
タ（ＩＲＨ）１０９は“１”、命令キューレジスタ（Ｉ
ＲＬ）１１０は“０”の値を出力する。

【００９６】ここで、命令デコードユニットがＩＤＥＮ
Ａ（ｉ）、ＩＤＥＮＢ（ｈ）に“１”の値を出力するた
め、ＡＮＤ回路１１１の出力は“１”、ＡＮＤ回路１１
２とＡＮＤ回路１１３の出力は“０”となる。

【００９７】セレクタ１１７とセレクタ１１８は、選択
信号ｊが“１”であるため、実行ユニットＡへの割込み
要求信号ｅとして、ＡＮＤ回路１１２の出力を選択出力
する。

【００９８】ＩＤＥＮＡ（ｉ）、ＩＤＥＮＢ（ｊ）が
“１”のタイミングでは、命令キューレジスタ（ＩＲ
Ｈ）１０９の値が“０”であるため、ＡＮＤ回路１１２
の出力は“０”になり、実行ユニットＡへの割込み要求
信号ｅは“０”となるため、割込み要求は発生しない。

【００９９】一方、実行ユニットＢへの割込み要求信号
ｄはＡＮＤ回路１１１の出力を使用するが、ＡＮＤ回路
１１１の出力が“１”のために、実行ユニットＢへの割
込み要求信号ｅは“１”となり、実行ユニットＢへの割
込み要求が発生する。

【０１００】割込み処理部３２では、実行ユニットＡ、
Ｂへの割込み要求信号ｄ、ｅを受け取って、有効な信号
を、実行ユニットＢ２５にのみ出力する。これにより、
実行ユニットＡ２４のみ実行する。

【０１０１】２命令同時実行の時、１命令目の実行前イ
ベントタイミングについて、図５を参照して説明する。

【０１０２】フェッチアドレス１９が、図５の（２−
ｂ）のＩＦステージの先頭で確定する。この時、アドレ
ス変換回路１０では、ハイ側有効信号１１９は“０”の
状態を、ロウ側有効信号１２０は“１”の状態を持つ。

【０１０３】ＩＲＸＢＥＮ（ｆ−１）が０、ＩＲＸＸＥ
Ｎ（ｆ−２）が１、ＩＲＨＨＥＮ（ｆ−３）が１、ＩＲ
ＬＨＥＮ（ｆ−４）が１、ＩＲＬＸＥＮ（ｆ−５）が
１、ＩＲＸＷＲ（ｇ−１）が０、ＩＲＨＷＲ（ｇ−２）
が１、ＩＲＬＷＲ（ｇ−３）が１の状態になったとする
と、ハイ側有効信号１１９は、セレクタ１０４、セレク
タ１０５を通過して、命令キューレジスタ（ＩＲＨ）１
０９の入力に到達する。一方、ロウ側有効信号１２０
は、セレクタ１０６、セレクタ１０７を通過して命令キ
ューレジスタ（ＩＲＬ）１１０の入力に到達する。

【０１０４】ＩＤステージの先頭で、命令キューレジス
タ（ＩＲＨ）１０９は“０”、命令キューレジスタ（Ｉ
ＲＬ）１１０は“１”の値を出力する。

【０１０５】ここで、命令デコードユニットがＩＤＥＮ
Ａ（ｉ）、ＩＤＥＮＢ（ｈ）に“１”の値を出力するた
め、ＡＮＤ回路１１１の出力は“０”、ＡＮＤ回路１１
２とＡＮＤ回路１１３の出力は“１”となる。

【０１０６】セレクタ１１７とセレクタ１１８は、選択
信号ｊが“１”であるため、実行ユニットＡへの割込み
要求信号ｅとしてＡＮＤ回路１１２の出力を選択する。

【０１０７】ＩＤＥＮＡ（ｉ）、ＩＤＥＮＢ（ｈ）が
“１”のタイミングでは、ＡＮＤ回路１１２の出力は
“１”であるため、実行ユニットＡへの割込み要求信号
ｅは“１”となり、割込み要求を発生する。

【０１０８】一方、実行ユニットＢへの割込み要求信号
ｄは、ＡＮＤ回路１１１の出力を使用するが、ＡＮＤ回
路１１１の出力が“０”となり、実行ユニットＢへの割
込み要求信号ｅは“０”となり、実行ユニットＢへの割
込み要求は発生はしない。

【０１０９】割込み処理部３２は、実行ユニットＡ、Ｂ
への割込み要求信号を受け取って、有効な信号を実行ユ
ニットＡ２４のみ出力する。これにより実行ユニットＡ
２４、実効ユニットＢ２５は共に、命令実行しない。

【０１１０】次に、レジスタ間接アクセスに使用するレ
ジスタを変更しない命令またはメモリアクセス命令や分
岐命令以外の基本長命令と基本長のレジスタ間接のメモ
リリード命令が連続する場合の動作について、図６のタ
イミング図を参照して説明する。

【０１１１】２命令同時実行の時２命令目の実行後、イ
ベントタイミングについて図６を参照して説明する。

【０１１２】フェッチアドレス１９が、図６（３）のＩ
Ｆステージの先頭で確定する。この時、アドレス変換回
路１０において、ハイ側有効信号１１９は“１”の状態
を、ロウ側有効信号１２０は“０”の状態を持つ。ＩＲ
ＸＢＥＮ（ｆ−１）が０、ＩＲＸＸＥＮ（ｆ−２）が
１、ＩＲＨＨＥＮ（ｆ−３）が１、ＩＲＬＨＥＮ（ｆ−
４）が１、ＩＲＬＸＥＮ（ｆ−５）が１、ＩＲＸＷＲ
（ｇ−１）が０、ＩＲＨＷＲ（ｇ−２）が１、ＩＲＬＷ
Ｒ（ｇ−３）が１の状態になったとすると、ハイ側有効
信号１１９は、セレクタ１０４、セレクタ１０５を通過
して、命令キューレジスタ（ＩＲＨ）１０９の入力に到
達する。

【０１１３】一方、ロウ側有効信号１２０は、セレクタ
１０６、セレクタ１０７を通過して命令キューレジスタ
（ＩＲＬ）１１０の入力に到達する。

【０１１４】ＩＤステージの先頭で、命令キューレジス
タ（ＩＲＨ）１０９は“１”、命令キューレジスタ（Ｉ
ＲＬ）１１０は“０”の値を出力する。

【０１１５】ここで、命令デコード部２１より、ＩＤＥ
ＮＡ（ｉ）、ＩＤＥＮＢ（ｈ）が共に“１”の値を出力
するため、ＡＮＤ回路１１１の出力は“１”、ＡＮＤ回
路１１２とＡＮＤ回路１１３の出力は“０”となる。

【０１１６】セレクタ１１７とセレクタ１１８は、選択
信号ｊが“０”であるため、実行ユニットＡへの割込み
要求信号ｅとしてはレジスタ１１５の出力を選択する。

【０１１７】ＩＤＥＮＡ（ｉ）、ＩＤＥＮＢ（ｈ）が
“１”のタイミングでは、１クロック前には、ＡＮＤ回
路１１１の出力は“０”であるため、実行ユニットＡへ
の割込み要求信号ｅは“０”となり、割込み要求は発生
しない。

【０１１８】一方、実行ユニットＢへの割込み要求信号
ｄは、ＡＮＤ回路１１３の出力を使用するが、ＡＮＤ回
路１１３の出力が“０”のために実行ユニットＢへの割
込み要求信号ｅも“０”となり、実行ユニットＢへの割
込み要求も発生しない。

【０１１９】次のクロックで、レジスタ１１５は、ＡＮ
Ｄ回路１１１の出力“１”を取り込むため、”１”を出
力する。

【０１２０】このタイミングで、実行ユニットＡおよび
実行ユニットＢが実行しようとしていた命令は完了さ
れ、その後に続く命令は実行されなかったことになる。

【０１２１】また、上記説明では、命令が常に命令キュ
ーレジスタ（ＩＲＨ、ＩＲＬ）１０９、１１０に存在す
るとして説明を行ったが、命令キューレジスタ（ＩＲ
Ｘ）１０８に命令がすでに格納されている場合には、セ
レクタ１０３、セレクタ１０４、セレクタ１０６、セレ
クタ１０７を通して、命令キューレジスタ（ＩＲＬ）１
１０に命令が送られる場合もある。

【０１２２】また、同様にセレクタ１０３、セレクタ１
０４、セレクタ１０５を通して命令キューレジスタ（Ｉ
ＲＨ）１０９に命令が送られることもある。

【０１２３】本発明の一実施例の作用効果について説明
する。

【０１２４】まず、２命令同時実行時の１命令目の命令
実行後のイベント動作については、図３に示したような
タイミングに従って実行される。

【０１２５】デバッグ割込みが発生し、モニタに遷移し
た場合、実行ユニットＢの実行が行われていないため
に、次に実行する命令アドレスが無条件分岐命令のアド
レスとなり、従来、無条件分岐命令によってアドレスが
更新された後の値になってしまうという問題を防ぐこと
ができる。

【０１２６】また、次に実行するアドレスが無条件分岐
命令によって更新される前にモニタに遷移させようと無
条件分岐命令の実行前にデバッグ割込みを発生させた場
合にも、同時に実行されるべき１クロックで動作する基
本長命令は実行されるため、基本長命令の実行が終了し
た直後の状態をモニタ実行状態にて観測することができ
るようになり、デバッグの効率を向上することができ
る。

【０１２７】次に、２命令同時実行時の２命令目の実行
前の動作については、図４に示したような動作タイミン
グに従って実行される。

【０１２８】この場合も、デバッグ割込みが発生しモニ
タに遷移した場合、実行ユニットＢの実行が行われてい
ないために、次に実行する命令アドレスが条件分岐命令
のアドレスとなり、従来に条件分岐命令によってアドレ
スが更新された後の値になってしまうという問題を防ぐ
ことができる。また、次に実行するアドレスが条件分岐
命令によって更新される前にモニタに遷移させようと条
件分岐命令の実行前にデバッグ割込みを発生させた場合
にも、同時に実行されるべきフラグを更新しない基本長
命令は実行されるため、基本長命令の実行が終了した直
後の状態をモニタ実行状態にて観測することができるよ
うになり、デバッグの効率を向上することができる。

【０１２９】次に、２命令同時実行時の１命令目の実行
前の動作については図５のタイミング図に従って実行さ
れる。この時の効果は前述の２命令目の実行前の動作と
同じため省略する。

【０１３０】２命令同時実行時の２命令目の実行後の動
作については図６のタイミング図に従って実行される。

【０１３１】この場合、基本長命令の実行直後に基本長
のレジスタ間接のメモリリード命令を実行しない状態を
観測することができるためレジスタや各種フラグが更新
されないという利点がある。また余計なメモリリードサ
イクルが発生しないためデバッグするターゲットシステ
ムにリードサイクルにより起動される回路がある場合に
誤動作を起こさないという更なる利点も発生する。

【０１３２】上記実施例では、同時に動作を行う実行ユ
ニットが２つの場合について説明したが、同時に動作を
行う実行ユニットの数は２に限定されるものでなく、２
を超える実行ユニットが同時に動作する構成にも本発明
を適用できることは勿論である。

【０１３３】また上記実施例では、割込み要求を、命令
実行前にするか、命令実行後にするかを設定する構成を
例に説明したが、命令実行前のみの設定とした場合、タ
イミング調整の回路とセレクタが不要とされ、回路の高
速動作を図ることができる。

【０１３４】

【発明の効果】以上説明したように、本発明によれば、
複数の命令が同時に実行している場合でも、イベントレ
ジスタに設定したアドレスにて、各命令の実行に関する
所望の状態を検出することができるという効果を奏す
る。本発明によれば、例えば２命令同時実行時の一命令
目、２命令目の各命令について実行前、実行後の状態を
観測することができる。

【０１３５】その理由は、本発明においては、イベント
検出時、同時実行される複数の命令に関する命令実行順
のエミュレーションすることで、複数の命令を同時実行
する各ユニットに対して、それぞれ個別に、割込み信号
を生成する手段を備え、イベント検出時に、同時実行さ
れる複数の命令の各命令について、個別に実行前又は実
行後の状態をモニタ可能としたためである。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】本発明の一実施例におけるアドレス変換回路の
構成を示す図である。

【図３】本発明の一実施例の動作を説明するためのタイ
ミング図である。

【図４】本発明の一実施例の動作を説明するためのタイ
ミング図である。

【図５】本発明の一実施例の動作を説明するためのタイ
ミング図である。

【図６】本発明の一実施例の動作を説明するためのタイ
ミング図である。

【図７】従来のエバチップ制御回路の構成を示す図であ
る。

【図８】イベント検出回路を内蔵した従来のエバチップ
の構成を示す図である。

【図９】制御デコーダ回路の構成を示す図である。

【図１０】イベント検出回路を内蔵した１クロックで複
数命令を実行するパイプライン方式のエバチップの構成
を示す図である。

【図１１】図１０のエバチップのアドレス変換回路の構
成を示す図である。

【図１２】図１０に示したエバチップのイベント検出動
作を説明するためのタイミング図である。

【図１３】図１０に示したエバチップのイベント検出動
作を説明するためのタイミング図である。

【図１４】図１０に示したエバチップのイベント検出動
作を説明するためのタイミング図である。

【図１５】図１０に示したエバチップのイベント検出動
作を説明するためのタイミング図である。

【符号の説明】

１ エバチップ ２ イベント回路 ３ バスインタフェース ４ 命令デコード部 ５ 命令実行部 ６ イベントレジスタ ７ イベントレジスタ出力 ８ アドレス比較器 ９ 一致検出信号 １０ アドレス変換回路 １１、１２ 割り込み要求信号 １３ 命令キュー １４ 命令キュー制御部 １５ 命令キュー選択信号群 １６ 命令キュー書き込み許可信号群 １８ アドレス制御部 ２１ 命令デコーダ ２４ 実行ユニットＡ ２５ 実行ユニットＢ ３２ 割り込み処理部 ４３ 実行前後選択信号 ４４ イベントレジスタ出力最下位ビット １０１、１０２、１１１、１１２、１１３ ＡＮＤ回路 １０３、１０４、１０５、１０６、１０７、１１７、１
１８ セレクタ １０８、１０９、１１０ 命令キューレジスタ １１９ ハイ側有効信号 １２０ ロウ側有効信号 １Ａ マイクロプロセッサ（エバチップ） ２Ａ イベント検出回路 ３Ａ バスインターフェイス部 ５Ａ 命令実行部 ６Ａ イベントレジスタ ７Ａ 出力 ８Ａ 比較器 ９Ａ 一致検出信号 １１Ａ ロウ側割込み要求信号 １２Ａ ハイ側割込み要求信号 １３Ａ 命令キュー １４Ａ 命令キュー制御部 １６Ａ 制御信号路 １８Ａ アドレス制御部 １９Ａ アドレスバス ２１Ａ 命令デコーダ ２４Ａ 実行ユニット ２８Ａ ハイ側データ要求信号 ２９Ａ ロウ側データ要求信号 ３２Ａ 割り込み制御部 ３３Ａ 制御信号路 ３４Ａ 制御情報デコード ３５Ａ ブレークポイント検出用ビット群 ３６Ａ、３７Ｂ、４５Ａ、４６Ａ データ信号路 ３７Ａ ３入力ＯＲ回路 ３８Ａ データバス ３９Ａ ＡＮＤ回路 ４０Ａ ＡＮＤ回路 ４１Ａ 発振器 ４２Ａ ５０１、５０２、５０４ ＮＯＲ回路 ５０３、５０５ インバータ １Ｂ エバチップ ３Ｂ バスインタフェース部 ４Ｂ 命令デコード部 ５Ｂ 命令実行部 ２Ｂ イベント回路 ６Ｂ イベントレジスタ ８Ｂ アドレス比較器 １０Ｂ アドレス変換回路 １８Ｂ アドレス制御部 １９Ｂ フェッチアドレス １７Ｂ イベントレジスタ出力 ９Ｂ 一致検出信号 １０Ｂ アドレス変換回路 １４Ｂ 命令キュー制御部 １３Ｂ 命令キュー １６Ｂ 命令キュー選択信号群 １５Ｂ 命令キュー書き込み許可信号群 ４Ｂ 命令デコード部 ２１Ｂ 命令デコーダ ２０Ｂ 命令コード出力信号 ２４Ｂ 実行ユニットＡ ２２Ｂ 命令コード出力Ａ ２６Ｂ ＩＤＥＮＡ ２５Ｂ 実行ユニットＢ ２３Ｂ 命令コード出力Ｂ ２７Ｂ ＩＤＥＮＢ ３２Ｂ 割込み処理部 ２８Ｂ 位アドレス有効信号 ２９Ｂ 下位アドレス有効信号 １１Ｂ、１２Ｂ 割込み要求信号 ３０、３１、割込み信号 ７０１、７０２ ＡＮＤ回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 11/28 315 G06F 9/38 380 G06F 9/46 310

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】１クロックで複数の命令を実行するパイプ
   ライン方式のプロセッサにおいて、イベントレジスタに
   保持されているアドレスとフェッチアドレスとを比較
   し、両者が一致した場合に、命令キュー制御部から命令
   キュー選択信号及び書き込み信号を受けて、同時実行さ
   れる複数の命令に関する命令実行順をエミュレーション
   することで、複数の命令を同時実行する各実行ユニット
   に対して、それぞれ個別に、割込み信号を生成する手段
   を備え、イベント検出時に、同時実行される複数の命令
   のいずれかの命令について、個別に、命令実行前又は命
   令実行後の状態をモニタ可能としたことを特徴とするイ
   ベント検出回路。
2. 【請求項２】１クロックで複数の命令を実行するパイプ
   ライン方式のプロセッサであって、 命令キューと、前記命令キューを制御する命令キュー制
   御部と、アドレス制御部とを備えたバスインタフェース
   部と、 前記命令キューから命令を受け取りデコードする命令デ
   コード部と、 複数の実行ユニットと、割り込み処理部とを備えた命令
   実行部と、 検出対象アドレスを設定保持するイベントレジスタと、
   前記イベントレジスタに保持されている検出アドレスと
   前記アドレス制御部からのフェッチアドレスとを比較
   し、両者が一致した場合に一致検出信号を出力するアド
   レス比較器と、アドレス変換回路と、を備えたイベント
   検出回路と、 を含み、 前記アドレス変換回路は、前記アドレス比較器からの一
   致検出信号を受け取った際に、前記命令キュー制御部か
   らの前記命令キューへの命令キュー選択信号及び命令キ
   ュー書き込み許可信号と、前記命令デコード部からの複
   数の実行ユニットに対する命令有効信号を受け取り、命
   令実行順をエミュレーションすることにより、前期複数
   の実行ユニットに対して、それぞれ個別に割込み要求信
   号を生成し、 前記割り込み処理部は、前記アドレス変換回路からの割
   込み要求信号に基づき、前記複数の実行ユニットにそれ
   ぞれ割り込み信号を出力する、ことを特徴とするプロセ
   ッサ装置。
3. 【請求項３】前記複数の実行ユニットのうち、前記割り
   込み処理部からの割り込みを受けた実行ユニットが命令
   実行を中断し、複数命令を同時実行する際に、各命令毎
   に、該命令実行前及び／又は命令実行後の状態をモニタ
   可能とした、ことを特徴とする請求項２記載のプロセッ
   サ装置。
4. 【請求項４】前記アドレス変換回路が、同時実行される
   複数の命令の有効信号を生成する手段と、 前記命令キューと等価のキュー構成をなす命令キューレ
   ジスタ群と、を備え、 前記生成された有効信号を、入力された前記命令キュー
   選択信号及び命令キュー書き込み許可信号に基づいて前
   記命令キューレジスタ群に書き込み、 前記命令キューレジスタ群からの有効信号の出力と、前
   記命令デコーダからの前記複数の実行ユニットに対して
   それぞれ出力される命令有効信号とに基づき、前記複数
   の実行ユニットに対する割り込み要求信号を生成する手
   段と、 を備えたことを特徴とする請求項２記載のプロセッサ装
   置。
5. 【請求項５】前記アドレス変換回路が、前記イベントレ
   ジスタの出力アドレス情報と前記一致検出信号から、複
   数の有効信号を生成する手段と、 前記命令キューと等価のキュー構造を備え、前記命令キ
   ュー書き込み許可信号に基づき前記複数の有効信号を記
   憶保持する命令キューレジスタ群と、 前記命令キュー選択信号に基づき、前記複数の有効信号
   の前期命令キューレジスタ群への経路を選択制御するセ
   レクタ群と、 前記命令キューレジスタ群の出力と、前記命令デコーダ
   から前記複数の実行ユニットの各々に出力される命令有
   効信号とに基づき、複数の割り込み要求信号を生成する
   手段と、 を備えたことを特徴とする請求項２記載のプロセッサ装
   置。
6. 【請求項６】前記プロセッサが、第１、第２の実行ユニ
   ットを備え、２命令を同時実行し、 前記アドレス変換回路が、前記イベントレジスタの出力
   アドレスの最下位ビットと前記一致検出信号から、第
   １、第２の有効信号を生成する手段と、 前記命令キューと等価のキュー構造を備え、前記命令キ
   ュー書き込み許可信号に基づき前記第１、第２の有効信
   号を記憶保持する命令キューレジスタ群と、 前記命令キュー選択信号に基づき、前記第１、第２の有
   効信号の前期命令キューレジスタ群への経路を選択制御
   するセレクタ群と、 前記命令キューレジスタ群からの出力と、前記命令デコ
   ーダから前記第１、第２の実行ユニットに出力される第
   １、第２の命令有効信号とに基づき、それぞれ前記第
   １、第２の実行ユニットに対する第１、第２の割り込み
   要求信号を生成する手段と、 を備えたことを特徴とする請求項２記載のプロセッサ装
   置。
7. 【請求項７】前記アドレス変換回路が、検出されたイベ
   ントによる割り込み信号の出力タイミングを命令実行前
   か命令実行後にするかを選択する信号を入力し、 検出されたイベントによる割り込み信号の出力タイミン
   グとして命令実行後を選択された場合、タイミング調整
   した上で割り込み要求信号を出力する手段を備えたこと
   を特徴とする請求項２記載のプロセッサ装置。