JP2002289626A - ｐｎ接合を有する薄膜結晶ウェーハとその製造方法 - Google Patents
ｐｎ接合を有する薄膜結晶ウェーハとその製造方法Info
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Abstract
(57)【要約】
【課題】 Ｉｎx Ａｌy Ｇａ1-x-y Ｐ／ＧａＡｓヘテロ
接合において比較的広範囲に接合界面のエネルギー不連
続値を設定できるようにすること。 【解決手段】 格子整合しているｐ型ＧａＡｓ層６とｎ
型Ｉｎx Ａｌy Ｇａ1-x- y Ｐ層８とのヘテロ接合の界面
に、ｎ型Ｉｎx Ａｌy Ｇａ1-x-y Ｐ層８とは組成の異な
るＩｎx Ａｌy Ｇａ1-x-y Ｐ層７を制御層として設け、
ヘテロ接合におけるエネルギーバンドギャップ値を変更
して電流増幅率β又はオフセット電圧Ｖｂｅの値を仕様
に応じた値とすることができるようにした。
接合において比較的広範囲に接合界面のエネルギー不連
続値を設定できるようにすること。 【解決手段】 格子整合しているｐ型ＧａＡｓ層６とｎ
型Ｉｎx Ａｌy Ｇａ1-x- y Ｐ層８とのヘテロ接合の界面
に、ｎ型Ｉｎx Ａｌy Ｇａ1-x-y Ｐ層８とは組成の異な
るＩｎx Ａｌy Ｇａ1-x-y Ｐ層７を制御層として設け、
ヘテロ接合におけるエネルギーバンドギャップ値を変更
して電流増幅率β又はオフセット電圧Ｖｂｅの値を仕様
に応じた値とすることができるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、ｐｎ接合を有する
薄膜結晶ウェーハとその製造方法に関するものである。
薄膜結晶ウェーハとその製造方法に関するものである。
【０００２】
【従来の技術】ヘテロ結合バイポーラトランジスタ（Ｈ
ＢＴ）は、エミッタ注入効率を高めるため、エミッタ層
にベース層よりもバンドギャップの大きい物質を用いて
エミッタ−ベース接合をヘテロ接合としたバイポーラト
ランジスタであり、マイクロ波帯以上の周波数領域で使
用する半導体素子として好適なため、次世代携帯電話用
の半導体素子として期待されている。その理由は、単一
電源で駆動できること、効率が高いこと、低歪特性であ
ること等によっているが、その中でも、ＩｎＧａＰ系Ｈ
ＢＴは、現在最も開発の進んでいるＡｌＧａＡｓ系ＨＢ
Ｔに比べ、酸化されにくく高純度の結晶が得られる、Ｇ
ａＡｓとの価電子帯オフセットが大きくホールの逆注入
が少ない、３−５族化合物半導体特有の深い準位である
ＤＸセンターがない、界面での再結合速度が低い、エッ
チング選択比が大きいためデバイスプロセス上有利であ
る等の特徴を有しており、特に注目されている。
ＢＴ）は、エミッタ注入効率を高めるため、エミッタ層
にベース層よりもバンドギャップの大きい物質を用いて
エミッタ−ベース接合をヘテロ接合としたバイポーラト
ランジスタであり、マイクロ波帯以上の周波数領域で使
用する半導体素子として好適なため、次世代携帯電話用
の半導体素子として期待されている。その理由は、単一
電源で駆動できること、効率が高いこと、低歪特性であ
ること等によっているが、その中でも、ＩｎＧａＰ系Ｈ
ＢＴは、現在最も開発の進んでいるＡｌＧａＡｓ系ＨＢ
Ｔに比べ、酸化されにくく高純度の結晶が得られる、Ｇ
ａＡｓとの価電子帯オフセットが大きくホールの逆注入
が少ない、３−５族化合物半導体特有の深い準位である
ＤＸセンターがない、界面での再結合速度が低い、エッ
チング選択比が大きいためデバイスプロセス上有利であ
る等の特徴を有しており、特に注目されている。
【０００３】ＩｎＧａＰ系ＨＢＴは、例えば半絶縁性Ｇ
ａＡｓ基板上に有機金属熱分解法（ＭＯＣＶＤ法）を用
いて、ｎ+ 型ＧａＡｓ層、ｎ型ＧａＡｓ層（コレクタ
層）、ｐ型ＧａＡｓ層（ベース層）、ｎ型ＩｎＧａＰ層
（エミッタ層）、ｎ+ 型ＧａＡｓ層を次々に成長させ、
一番上にｎ+ 型ＩｎＧａＡｓ層を成長させた、エミッタ
−ベース接合であるｐｎ接合がヘテロ接合の構造となっ
ている薄膜結晶ウェーハを用いて作られる。
ａＡｓ基板上に有機金属熱分解法（ＭＯＣＶＤ法）を用
いて、ｎ+ 型ＧａＡｓ層、ｎ型ＧａＡｓ層（コレクタ
層）、ｐ型ＧａＡｓ層（ベース層）、ｎ型ＩｎＧａＰ層
（エミッタ層）、ｎ+ 型ＧａＡｓ層を次々に成長させ、
一番上にｎ+ 型ＩｎＧａＡｓ層を成長させた、エミッタ
−ベース接合であるｐｎ接合がヘテロ接合の構造となっ
ている薄膜結晶ウェーハを用いて作られる。
【０００４】上述の如く構成されるＩｎＧａＰ薄膜結晶
ウェーハを用いて作られるＨＢＴの基本動作は、いずれ
もシリコンを用いた従来のバイポーラトランジスタと同
じであり、マイクロ波帯以上の周波数領域でそれぞれの
仕様に見合った充分な性能を発揮できるようにさせるに
は、電流増幅率β及びオフセット電圧Ｖｂｅの値を仕様
に応じた適切な値とするように設計することが要求され
る。
ウェーハを用いて作られるＨＢＴの基本動作は、いずれ
もシリコンを用いた従来のバイポーラトランジスタと同
じであり、マイクロ波帯以上の周波数領域でそれぞれの
仕様に見合った充分な性能を発揮できるようにさせるに
は、電流増幅率β及びオフセット電圧Ｖｂｅの値を仕様
に応じた適切な値とするように設計することが要求され
る。
【０００５】
【発明が解決しようとする課題】ところで、上述したト
ランジスタ特性は、いずれもｐｎ接合におけるエネルギ
ーバンドギャップ値に依存しているため、これらのトラ
ンジスタ特性を所望の値とするには、伝導帯のエネルギ
ー不連続値を変化させる必要がある。しかし、ＩｎＧａ
Ｐ系ＨＢＴの場合、Ｉｎx Ｇａ1-x Ｐエミッタ層は組成
ｘ＝０．４８においてのみＧａＡｓベース層に格子整合
するので、Ｉｎx Ｇａ1-x Ｐ／ＧａＡｓ系のＨＢＴの設
計の自由度は小さく、必ずしも要求に見合った電気的特
性を実現できるとは限らないという問題点を有してい
る。
ランジスタ特性は、いずれもｐｎ接合におけるエネルギ
ーバンドギャップ値に依存しているため、これらのトラ
ンジスタ特性を所望の値とするには、伝導帯のエネルギ
ー不連続値を変化させる必要がある。しかし、ＩｎＧａ
Ｐ系ＨＢＴの場合、Ｉｎx Ｇａ1-x Ｐエミッタ層は組成
ｘ＝０．４８においてのみＧａＡｓベース層に格子整合
するので、Ｉｎx Ｇａ1-x Ｐ／ＧａＡｓ系のＨＢＴの設
計の自由度は小さく、必ずしも要求に見合った電気的特
性を実現できるとは限らないという問題点を有してい
る。
【０００６】ＩｎＧａＰ／ＧａＡｓ系のＨＢＴにおける
この問題点を、Ｉｎx Ｇａ1-x Ｐエミッタ層のＩｎの組
成ｘを、Ｉｎx Ｇａ1-x Ｐの格子定数がＩｎＧａＡｓベ
ース層あるいはＧａＡｓベース層の格子定数よりわずか
に小さな格子定数、あるいはわずかに大きな格子定数と
なるように選ぶことにより解決することが提案されてい
る（例えば、特開平８−２４１８９６号公報）。
この問題点を、Ｉｎx Ｇａ1-x Ｐエミッタ層のＩｎの組
成ｘを、Ｉｎx Ｇａ1-x Ｐの格子定数がＩｎＧａＡｓベ
ース層あるいはＧａＡｓベース層の格子定数よりわずか
に小さな格子定数、あるいはわずかに大きな格子定数と
なるように選ぶことにより解決することが提案されてい
る（例えば、特開平８−２４１８９６号公報）。
【０００７】しかし、この構成によると、エミッタ層の
Ｉｎの組成ｘを大きく変えると、エミッタ層とベース層
との間の格子定数の不整合も大きくなる結果、各層に働
く圧縮又は引張応力により界面に欠陥が形成されること
になり電流増幅率βが低下する。又ウェーハ全体に亘っ
て大きな歪みが作用することとなるので、ウェーハ全体
のそりが大きくなり、微細パターニングの際に不利とな
るという不具合を生じることとなる。したがって、従来
の技術によってはＨＢＴの設計の自由度を大幅に改善す
ることは現実的には難しいものである。
Ｉｎの組成ｘを大きく変えると、エミッタ層とベース層
との間の格子定数の不整合も大きくなる結果、各層に働
く圧縮又は引張応力により界面に欠陥が形成されること
になり電流増幅率βが低下する。又ウェーハ全体に亘っ
て大きな歪みが作用することとなるので、ウェーハ全体
のそりが大きくなり、微細パターニングの際に不利とな
るという不具合を生じることとなる。したがって、従来
の技術によってはＨＢＴの設計の自由度を大幅に改善す
ることは現実的には難しいものである。
【０００８】本発明の目的は、したがって、従来技術に
おける上述の問題点を解決することができるｐｎ接合を
有する薄膜結晶ウェーハとその製造方法を提供すること
にある。
おける上述の問題点を解決することができるｐｎ接合を
有する薄膜結晶ウェーハとその製造方法を提供すること
にある。
【０００９】本発明の他の目的は、Ｉｎx Ｇａ1-x Ｐ／
ＧａＡｓヘテロ接合において比較的広範囲に接合界面の
エネルギー不連続値を設定できるようにしたｐｎ接合を
有するそりの少ない薄膜結晶ウェーハとその製造方法を
提供することにある。
ＧａＡｓヘテロ接合において比較的広範囲に接合界面の
エネルギー不連続値を設定できるようにしたｐｎ接合を
有するそりの少ない薄膜結晶ウェーハとその製造方法を
提供することにある。
【００１０】本発明の他の目的は、ＩｎＧａＰ／ＧａＡ
ｓ系ＨＢＴの設計の自由度を大きくすることができるｐ
ｎ接合を有する薄膜結晶ウェーハとその製造方法を提供
することにある。
ｓ系ＨＢＴの設計の自由度を大きくすることができるｐ
ｎ接合を有する薄膜結晶ウェーハとその製造方法を提供
することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するた
め、本発明は、格子整合しているｐ型ＧａＡｓの第１結
晶層とｎ型Ｉｎx Ａｌy Ｇａ1-x-y Ｐの第２結晶層との
ヘテロ接合の界面に、該第２結晶層のｎ型Ｉｎx Ａｌy
Ｇａ1-x-y Ｐとは組成の異なるＩｎx Ａｌy Ｇａ 1-x-y
Ｐの薄膜層（制御層）を設け、これにより上記ヘテロ接
合におけるエネルギーバンドギャップ値を変更するよう
にしたものである。
め、本発明は、格子整合しているｐ型ＧａＡｓの第１結
晶層とｎ型Ｉｎx Ａｌy Ｇａ1-x-y Ｐの第２結晶層との
ヘテロ接合の界面に、該第２結晶層のｎ型Ｉｎx Ａｌy
Ｇａ1-x-y Ｐとは組成の異なるＩｎx Ａｌy Ｇａ 1-x-y
Ｐの薄膜層（制御層）を設け、これにより上記ヘテロ接
合におけるエネルギーバンドギャップ値を変更するよう
にしたものである。
【００１２】ｐｎ接合を有する薄膜結晶ウェーハの構成
を上述の如くすることにより、Ｉｎ x Ａｌy Ｇａ1-x-y
Ｐの薄膜層の格子定数の値を、ｎ型Ｉｎx Ａｌy Ｇａ
1-x-yＰの第２結晶層の格子定数とｐ型ＧａＡｓの第１
結晶層の格子定数とは異なるものとし、これにより、ｎ
型Ｉｎx Ａｌy Ｇａ1-x-y Ｐの第２結晶層の格子定数と
ｐ型ＧａＡｓの第１結晶層の格子定数とを同一としたま
まヘテロ接合におけるエネルギーバンドギャップ値をＩ
ｎx Ａｌy Ｇａ1-x-y Ｐの薄膜層のＩｎの組成ｘの変更
により制御可能となる。この構成により生じる格子定数
の不整合領域は上記薄膜層の近辺のみに生じて限定的で
あるので、欠陥の発生を抑えることができる。又ｐｎ接
合を有する薄膜結晶ウェーハ全体に生じる反りを比較的
小さいものとすることができる。
を上述の如くすることにより、Ｉｎ x Ａｌy Ｇａ1-x-y
Ｐの薄膜層の格子定数の値を、ｎ型Ｉｎx Ａｌy Ｇａ
1-x-yＰの第２結晶層の格子定数とｐ型ＧａＡｓの第１
結晶層の格子定数とは異なるものとし、これにより、ｎ
型Ｉｎx Ａｌy Ｇａ1-x-y Ｐの第２結晶層の格子定数と
ｐ型ＧａＡｓの第１結晶層の格子定数とを同一としたま
まヘテロ接合におけるエネルギーバンドギャップ値をＩ
ｎx Ａｌy Ｇａ1-x-y Ｐの薄膜層のＩｎの組成ｘの変更
により制御可能となる。この構成により生じる格子定数
の不整合領域は上記薄膜層の近辺のみに生じて限定的で
あるので、欠陥の発生を抑えることができる。又ｐｎ接
合を有する薄膜結晶ウェーハ全体に生じる反りを比較的
小さいものとすることができる。
【００１３】請求項１の発明によれば、ｐｎ接合を有す
る薄膜結晶ウェーハにおいて、前記ｐｎ接合が格子整合
しているｐ型ＧａＡｓの第１結晶層とｎ型Ｉｎx Ａｌy
Ｇａ 1-x-y Ｐの第２結晶層とのヘテロ接合であり、該ヘ
テロ接合の界面に前記第２結晶層のｎ型Ｉｎx Ａｌy Ｇ
ａ1-x-y Ｐとは組成の異なるＩｎx Ａｌy Ｇａ1-x-yＰ
の薄膜層を設けたことを特徴とするｐｎ接合を有する薄
膜結晶ウェーハが提案される。
る薄膜結晶ウェーハにおいて、前記ｐｎ接合が格子整合
しているｐ型ＧａＡｓの第１結晶層とｎ型Ｉｎx Ａｌy
Ｇａ 1-x-y Ｐの第２結晶層とのヘテロ接合であり、該ヘ
テロ接合の界面に前記第２結晶層のｎ型Ｉｎx Ａｌy Ｇ
ａ1-x-y Ｐとは組成の異なるＩｎx Ａｌy Ｇａ1-x-yＰ
の薄膜層を設けたことを特徴とするｐｎ接合を有する薄
膜結晶ウェーハが提案される。
【００１４】請求項２の発明によれば、請求項１の発明
において、前記薄膜層のバンドギャップ値が１．７５ｅ
Ｖ〜２．１０ｅＶの範囲内にあるｐｎ接合を有する薄膜
結晶ウェーハが提案される。
において、前記薄膜層のバンドギャップ値が１．７５ｅ
Ｖ〜２．１０ｅＶの範囲内にあるｐｎ接合を有する薄膜
結晶ウェーハが提案される。
【００１５】請求項３の発明によれば、請求項１又は２
の発明において、前記薄膜層の厚さが１０Å以上１００
Å以下であるｐｎ接合を有する薄膜結晶ウェーハが提案
される。
の発明において、前記薄膜層の厚さが１０Å以上１００
Å以下であるｐｎ接合を有する薄膜結晶ウェーハが提案
される。
【００１６】請求項４の発明によれば、ＧａＡｓ基板上
に化合物半導体結晶層を次々に積層してヘテロ接合バイ
ポーラトランジスタ用のｐｎ接合を有する薄膜結晶ウェ
ーハを製造する方法において、ベース層としてｐ型Ｇａ
Ａｓ結晶層を形成した後、該ｐ型ＧａＡｓ結晶層の格子
定数と異なる格子定数のＩｎx Ａｌy Ｇａ1-x-y Ｐの薄
膜層を形成し、さらに、前記ｐ型ＧａＡｓ結晶層の格子
定数と同一の格子定数のｎ型Ｉｎx Ａｌy Ｇａ1-x-y Ｐ
結晶層をエミッタ層として形成するようにしたことを特
徴とするｐｎ接合を有する薄膜結晶ウェーハの製造方法
が提案される。
に化合物半導体結晶層を次々に積層してヘテロ接合バイ
ポーラトランジスタ用のｐｎ接合を有する薄膜結晶ウェ
ーハを製造する方法において、ベース層としてｐ型Ｇａ
Ａｓ結晶層を形成した後、該ｐ型ＧａＡｓ結晶層の格子
定数と異なる格子定数のＩｎx Ａｌy Ｇａ1-x-y Ｐの薄
膜層を形成し、さらに、前記ｐ型ＧａＡｓ結晶層の格子
定数と同一の格子定数のｎ型Ｉｎx Ａｌy Ｇａ1-x-y Ｐ
結晶層をエミッタ層として形成するようにしたことを特
徴とするｐｎ接合を有する薄膜結晶ウェーハの製造方法
が提案される。
【００１７】請求項５の発明によれば、Ａｌ組成ｙ＝０
のＩｎx Ｇａ1-x Ｐの薄膜層、エミッタ層のｐｎ接合を
有する薄膜結晶ウェーハが提案される。
のＩｎx Ｇａ1-x Ｐの薄膜層、エミッタ層のｐｎ接合を
有する薄膜結晶ウェーハが提案される。
【００１８】請求項６の発明によれば、Ａｌ組成ｙ＝０
のＩｎx Ｇａ1-x Ｐの薄膜層、エミッタ層のｐｎ接合を
有する薄膜結晶ウェーハの製造方法が提案される。
のＩｎx Ｇａ1-x Ｐの薄膜層、エミッタ層のｐｎ接合を
有する薄膜結晶ウェーハの製造方法が提案される。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態の一例につき詳細に説明する。
施の形態の一例につき詳細に説明する。
【００２０】図１は、本発明によるＨＢＴ用のｐｎ接合
を有する薄膜結晶ウェーハの実施の形態の一例を示す断
面図である。薄膜結晶ウェーハ１はＨＢＴの製造に用い
られるものであり、半絶縁性のＧａＡｓ化合物半導体結
晶であるＧａＡｓ基板２上に複数の半導体薄膜結晶層を
次々と積層させて構成されたものである。すなわち、Ｇ
ａＡｓ基板２上に、バッファ層３を形成した後、導電層
として働くｎ+ 型ＧａＡｓ層４、コレクタ層として働く
ｎ型ＧａＡｓ層５、ベース層として働くｐ型ＧａＡｓ層
６、ヘテロ接合におけるエネルギーバンドギャップ値
（Ｅｇ）を所要の値に調整可能として薄膜結晶ウェーハ
１に設計の自由度を与えるための制御層として働くｎ型
Ｉｎx Ｇａ1-x Ｐ層７、エミッタ層として働くｎ型Ｉｎ
x Ｇａ1-xＰ層８、エミッタキャップ層として働くｎ+
型ＧａＡｓ層９及びｎ+ 型ＩｎＧａＡｓ層１０が順次半
導体エピタキシャル成長層として成長されて成る多層構
造となっている。制御層及びエミッタ層を構成する層
は、一般式Ｉｎx Ａｌy Ｇａ1- x-y Ｐ（０≦ｘ≦１、０
≦ｙ≦１、ｘ＋ｙ＝１）で表される３−５族化合物半導
体層である。以下に述べる実施例においては、ｙ＝０の
場合について説明するが、本発明はｙ≠０の場合も含む
ので、図１では、これらの各層が一般式で示されてい
る。実施の形態ではＡｌ組成ｙ＝０について説明する
が、Ａｌを含んだ系の場合であってもＡｌを含まない系
の場合と同様の効果がある。
を有する薄膜結晶ウェーハの実施の形態の一例を示す断
面図である。薄膜結晶ウェーハ１はＨＢＴの製造に用い
られるものであり、半絶縁性のＧａＡｓ化合物半導体結
晶であるＧａＡｓ基板２上に複数の半導体薄膜結晶層を
次々と積層させて構成されたものである。すなわち、Ｇ
ａＡｓ基板２上に、バッファ層３を形成した後、導電層
として働くｎ+ 型ＧａＡｓ層４、コレクタ層として働く
ｎ型ＧａＡｓ層５、ベース層として働くｐ型ＧａＡｓ層
６、ヘテロ接合におけるエネルギーバンドギャップ値
（Ｅｇ）を所要の値に調整可能として薄膜結晶ウェーハ
１に設計の自由度を与えるための制御層として働くｎ型
Ｉｎx Ｇａ1-x Ｐ層７、エミッタ層として働くｎ型Ｉｎ
x Ｇａ1-xＰ層８、エミッタキャップ層として働くｎ+
型ＧａＡｓ層９及びｎ+ 型ＩｎＧａＡｓ層１０が順次半
導体エピタキシャル成長層として成長されて成る多層構
造となっている。制御層及びエミッタ層を構成する層
は、一般式Ｉｎx Ａｌy Ｇａ1- x-y Ｐ（０≦ｘ≦１、０
≦ｙ≦１、ｘ＋ｙ＝１）で表される３−５族化合物半導
体層である。以下に述べる実施例においては、ｙ＝０の
場合について説明するが、本発明はｙ≠０の場合も含む
ので、図１では、これらの各層が一般式で示されてい
る。実施の形態ではＡｌ組成ｙ＝０について説明する
が、Ａｌを含んだ系の場合であってもＡｌを含まない系
の場合と同様の効果がある。
【００２１】このように、薄膜結晶ウェーハ１において
は、実質的にｐ型ＧａＡｓ層６とｎ型Ｉｎx Ｇａ1-x Ｐ
層８とによって形成されるベース−エミッタ接合である
ｐｎ接合がヘテロ接合となっている。ここで、ｐ型Ｇａ
Ａｓ層６の格子定数はｎ型Ｉｎx Ｇａ1-x Ｐ層８の格子
定数と同一となるよう、ｎ型Ｉｎx Ｇａ1-x Ｐ層８のＩ
ｎの組成ｘの値が０．４８に定められている。
は、実質的にｐ型ＧａＡｓ層６とｎ型Ｉｎx Ｇａ1-x Ｐ
層８とによって形成されるベース−エミッタ接合である
ｐｎ接合がヘテロ接合となっている。ここで、ｐ型Ｇａ
Ａｓ層６の格子定数はｎ型Ｉｎx Ｇａ1-x Ｐ層８の格子
定数と同一となるよう、ｎ型Ｉｎx Ｇａ1-x Ｐ層８のＩ
ｎの組成ｘの値が０．４８に定められている。
【００２２】上述の如く形成されているヘテロ接合にお
けるエネルギーバンドギャップ値を調整可能とするた
め、ｐ型ＧａＡｓ層６とｎ型Ｉｎx Ｇａ1-x Ｐ層８とに
よって形成されるヘテロ接合の界面にｎ型Ｉｎx Ｇａ
1-x Ｐ層７が設けられている。ｎ型Ｉｎx Ｇａ1-x Ｐ層
７は、ｐ型ＧａＡｓ層６及びｎ型Ｉｎx Ｇａ1-x Ｐ層８
の厚みに比べて十分に薄い薄膜層として形成されると共
に、Ｉｎ組成を変化させることでバンドギャップ値が
１．７５ｅＶ〜２．１０ｅＶに定められている。すなわ
ち、ｐ型ＧａＡｓ層６とｎ型Ｉｎx Ｇａ1-x Ｐ層８とは
格子整合しているが、ｎ型Ｉｎx Ｇａ1-x Ｐ層７はｐ型
ＧａＡｓ層６及びｎ型Ｉｎx Ｇａ1-x Ｐ層８のいずれと
も格子整合していない状態となっている。この不整合状
態は、ｎ型Ｉｎ x Ｇａ1-x Ｐ層７のＩｎの組成ｘの値に
より定まり、このｘの値が０．４８から大きい方または
小さい方にずれるに従ってその不整合状態が大きくな
る。
けるエネルギーバンドギャップ値を調整可能とするた
め、ｐ型ＧａＡｓ層６とｎ型Ｉｎx Ｇａ1-x Ｐ層８とに
よって形成されるヘテロ接合の界面にｎ型Ｉｎx Ｇａ
1-x Ｐ層７が設けられている。ｎ型Ｉｎx Ｇａ1-x Ｐ層
７は、ｐ型ＧａＡｓ層６及びｎ型Ｉｎx Ｇａ1-x Ｐ層８
の厚みに比べて十分に薄い薄膜層として形成されると共
に、Ｉｎ組成を変化させることでバンドギャップ値が
１．７５ｅＶ〜２．１０ｅＶに定められている。すなわ
ち、ｐ型ＧａＡｓ層６とｎ型Ｉｎx Ｇａ1-x Ｐ層８とは
格子整合しているが、ｎ型Ｉｎx Ｇａ1-x Ｐ層７はｐ型
ＧａＡｓ層６及びｎ型Ｉｎx Ｇａ1-x Ｐ層８のいずれと
も格子整合していない状態となっている。この不整合状
態は、ｎ型Ｉｎ x Ｇａ1-x Ｐ層７のＩｎの組成ｘの値に
より定まり、このｘの値が０．４８から大きい方または
小さい方にずれるに従ってその不整合状態が大きくな
る。
【００２３】この不整合状態はｎ型Ｉｎx Ｇａ1-x Ｐ層
７に格子歪みを導入することとなるほか、ｎ型Ｉｎx Ｇ
ａ1-x Ｐ層８のｎ型Ｉｎx Ｇａ1-x Ｐ層７側の近傍にお
いても格子歪みを導入することとなる。
７に格子歪みを導入することとなるほか、ｎ型Ｉｎx Ｇ
ａ1-x Ｐ層８のｎ型Ｉｎx Ｇａ1-x Ｐ層７側の近傍にお
いても格子歪みを導入することとなる。
【００２４】ｎ型Ｉｎx Ｇａ1-x Ｐ層７の組成ｘが０．
４８より小さいとエネルギーバンドギャップが大きくな
りホールの逆注入が小さくなって電流増幅率が増大す
る。逆に、ｎ型Ｉｎx Ｇａ1-x Ｐ層７の組成ｘが０．４
８より大きいと伝導帯のエネルギー不連続は小さくな
り、ｘ＝０．４８の場合に比べてオフセット電圧が低下
することになる。
４８より小さいとエネルギーバンドギャップが大きくな
りホールの逆注入が小さくなって電流増幅率が増大す
る。逆に、ｎ型Ｉｎx Ｇａ1-x Ｐ層７の組成ｘが０．４
８より大きいと伝導帯のエネルギー不連続は小さくな
り、ｘ＝０．４８の場合に比べてオフセット電圧が低下
することになる。
【００２５】以上のことから、ｎ型Ｉｎx Ｇａ1-x Ｐ層
７の組成ｘの値を小さくする程、ＨＢＴとしての電流増
幅率βを大きくすることができ、一方、組成ｘの値を大
きくする程、オフセット電圧Ｖｂｅを小さくすることが
できるということが判る。
７の組成ｘの値を小さくする程、ＨＢＴとしての電流増
幅率βを大きくすることができ、一方、組成ｘの値を大
きくする程、オフセット電圧Ｖｂｅを小さくすることが
できるということが判る。
【００２６】ここで、ベース層であるｐ型ＧａＡｓ層６
及び、エミッタ層であるｎ型ＩｎxＧａ1-x Ｐ層８の厚
みは、通常のこの種の公知のウェーハの場合と同様にし
てよく、制御層であるｎ型Ｉｎx Ｇａ1-x Ｐ層８の厚み
はこれらに比して充分に薄いものとする。例えば、ｐ型
ＧａＡｓ層６の厚みを８００Å、ｎ型Ｉｎx Ｇａ1-xＰ
層８の厚みを３００Åとした場合、ｎ型Ｉｎx Ｇａ1-x
Ｐ層７の厚みは例えば１０〜１００Å程度が適当であ
る。
及び、エミッタ層であるｎ型ＩｎxＧａ1-x Ｐ層８の厚
みは、通常のこの種の公知のウェーハの場合と同様にし
てよく、制御層であるｎ型Ｉｎx Ｇａ1-x Ｐ層８の厚み
はこれらに比して充分に薄いものとする。例えば、ｐ型
ＧａＡｓ層６の厚みを８００Å、ｎ型Ｉｎx Ｇａ1-xＰ
層８の厚みを３００Åとした場合、ｎ型Ｉｎx Ｇａ1-x
Ｐ層７の厚みは例えば１０〜１００Å程度が適当であ
る。
【００２７】１０Åの厚みの制御層を有する図１に示し
た構造の薄膜結晶ウェーハをＴＭＧＴＥＧ、ＴＭＡ、Ｔ
ＭＩ、ＡｓＨ3 、ＰＨ3 を原料として用い、成長温度を
５５０℃〜６００℃で成長する。この条件で製作し、こ
れにより得られたＨＢＴの特性を測定した場合の結果は
以下の通りであった。 Ｅｇ＝２．１０ｅＶの場合 β＝１２０ Ｖｂｅ＝１．１２（Ｖ） Ｅｇ＝１．９０ｅＶの場合 β＝１１４ Ｖｂｅ＝１．０９（Ｖ） Ｅｇ＝１．７５ｅＶの場合 β＝１１２ Ｖｂｅ＝１．０８（Ｖ） この場合の測定条件は、１００μｍ×１００μｍのエミ
ッタサイズのＨＢＴを作製し、コレクタ電流を１ｋＡ／
ｃｍ2 流したときのベース電流／コレクタ電流を電流増
幅率βとする。又コレクタ電圧２Ｖ印加しコレクタ電流
１００μＡ流れるときのベース−エミッタ間電圧をオフ
セット電圧Ｖｂｅとする。
た構造の薄膜結晶ウェーハをＴＭＧＴＥＧ、ＴＭＡ、Ｔ
ＭＩ、ＡｓＨ3 、ＰＨ3 を原料として用い、成長温度を
５５０℃〜６００℃で成長する。この条件で製作し、こ
れにより得られたＨＢＴの特性を測定した場合の結果は
以下の通りであった。 Ｅｇ＝２．１０ｅＶの場合 β＝１２０ Ｖｂｅ＝１．１２（Ｖ） Ｅｇ＝１．９０ｅＶの場合 β＝１１４ Ｖｂｅ＝１．０９（Ｖ） Ｅｇ＝１．７５ｅＶの場合 β＝１１２ Ｖｂｅ＝１．０８（Ｖ） この場合の測定条件は、１００μｍ×１００μｍのエミ
ッタサイズのＨＢＴを作製し、コレクタ電流を１ｋＡ／
ｃｍ2 流したときのベース電流／コレクタ電流を電流増
幅率βとする。又コレクタ電圧２Ｖ印加しコレクタ電流
１００μＡ流れるときのベース−エミッタ間電圧をオフ
セット電圧Ｖｂｅとする。
【００２８】図２〜図４は、Ｅｇ＝２．１０ｅＶ、１．
９０ｅＶ、１．７５ｅＶの各場合についての、コレクタ
電流ＩＣ対増幅率βの特性を示すグラフである。図２〜
図４から判るように、コレクタ電流ＩＣが大きくなる
程、増幅率βも大きくなる傾向を一般に有しているが、
Ｉｎの組成ｘの値を小さくする程、バンドギャップが大
きくなり、増幅率βの値が大きくなることが判る。
９０ｅＶ、１．７５ｅＶの各場合についての、コレクタ
電流ＩＣ対増幅率βの特性を示すグラフである。図２〜
図４から判るように、コレクタ電流ＩＣが大きくなる
程、増幅率βも大きくなる傾向を一般に有しているが、
Ｉｎの組成ｘの値を小さくする程、バンドギャップが大
きくなり、増幅率βの値が大きくなることが判る。
【００２９】薄膜結晶ウェーハ１は、上述の如く、ベー
ス層として働くｐ型ＧａＡｓ層６とエミッタ層として働
くｎ型Ｉｎx Ｇａ1-x Ｐ層８とによるヘテロ接合の界面
に比較的薄いｎ型Ｉｎx Ｇａ1-x Ｐ層７を制御層として
設け、ｎ型Ｉｎx Ｇａ1-x Ｐ層７のバンドギャップ値を
１．７５ｅＶ〜２．１０ｅＶの範囲内の適宜の値とし、
これにより、ｎ型Ｉｎx Ｇａ1-x Ｐ層８の格子定数とｐ
型ＧａＡｓ層６の格子定数とを同一としたままヘテロ接
合におけるエネルギーバンドギャップ値を変更し、電流
増幅率βを大きくし又は小さくし、あるいはオフセット
電圧Ｖｂｅを低減させることにより消費電力の低減を図
るなど、ＨＢＴの設計の自由度を大幅に拡大することが
できる。ここで、この構成により生じる格子定数の不整
合領域は限定的であるので、ｐｎ接合を有する薄膜結晶
ウェーハ全体に生じる反りを比較的小さいものとするこ
とができ、微細パターニングにおけるパターン精度を著
しく向上させることが期待できる。
ス層として働くｐ型ＧａＡｓ層６とエミッタ層として働
くｎ型Ｉｎx Ｇａ1-x Ｐ層８とによるヘテロ接合の界面
に比較的薄いｎ型Ｉｎx Ｇａ1-x Ｐ層７を制御層として
設け、ｎ型Ｉｎx Ｇａ1-x Ｐ層７のバンドギャップ値を
１．７５ｅＶ〜２．１０ｅＶの範囲内の適宜の値とし、
これにより、ｎ型Ｉｎx Ｇａ1-x Ｐ層８の格子定数とｐ
型ＧａＡｓ層６の格子定数とを同一としたままヘテロ接
合におけるエネルギーバンドギャップ値を変更し、電流
増幅率βを大きくし又は小さくし、あるいはオフセット
電圧Ｖｂｅを低減させることにより消費電力の低減を図
るなど、ＨＢＴの設計の自由度を大幅に拡大することが
できる。ここで、この構成により生じる格子定数の不整
合領域は限定的であるので、ｐｎ接合を有する薄膜結晶
ウェーハ全体に生じる反りを比較的小さいものとするこ
とができ、微細パターニングにおけるパターン精度を著
しく向上させることが期待できる。
【００３０】
【発明の効果】本発明によれば、上述の如く、格子整合
しているｐ型ＧａＡｓの第１結晶層とｎ型Ｉｎx Ａｌy
Ｇａ1-x-y Ｐの第２結晶層とのヘテロ接合の界面に、該
第２結晶層のｎ型Ｉｎx Ａｌy Ｇａ1-x-y ＰとはＩｎの
組成ｘの異なるＩｎx Ａｌy Ｇａ1-x-y Ｐの薄膜層（制
御層）を設け、これにより上記ヘテロ接合におけるエネ
ルギーバンドギャップ値を変更するようにしたものであ
るから、ｎ型Ｉｎx Ａｌ y Ｇａ1-x-y Ｐの第２結晶層の
格子定数とｐ型ＧａＡｓの第１結晶層の格子定数とを同
一としたままヘテロ接合におけるエネルギーバンドギャ
ップ値を変更し、電流増幅率βを大きくし又は小さく
し、あるいはオフセット電圧Ｖｂｅを低減させることに
より消費電力の低減を図るなど、ＨＢＴの設計の自由度
を大幅に拡大することができる。ここで、この構成によ
り生じる格子定数の不整合領域は限定的であるので、欠
陥を発生させることなくｐｎ接合を有する薄膜結晶ウェ
ーハに生じる反りを比較的小さいものとすることがで
き、微細パターニングにおけるパターン精度を著しく向
上させることが期待できる。
しているｐ型ＧａＡｓの第１結晶層とｎ型Ｉｎx Ａｌy
Ｇａ1-x-y Ｐの第２結晶層とのヘテロ接合の界面に、該
第２結晶層のｎ型Ｉｎx Ａｌy Ｇａ1-x-y ＰとはＩｎの
組成ｘの異なるＩｎx Ａｌy Ｇａ1-x-y Ｐの薄膜層（制
御層）を設け、これにより上記ヘテロ接合におけるエネ
ルギーバンドギャップ値を変更するようにしたものであ
るから、ｎ型Ｉｎx Ａｌ y Ｇａ1-x-y Ｐの第２結晶層の
格子定数とｐ型ＧａＡｓの第１結晶層の格子定数とを同
一としたままヘテロ接合におけるエネルギーバンドギャ
ップ値を変更し、電流増幅率βを大きくし又は小さく
し、あるいはオフセット電圧Ｖｂｅを低減させることに
より消費電力の低減を図るなど、ＨＢＴの設計の自由度
を大幅に拡大することができる。ここで、この構成によ
り生じる格子定数の不整合領域は限定的であるので、欠
陥を発生させることなくｐｎ接合を有する薄膜結晶ウェ
ーハに生じる反りを比較的小さいものとすることがで
き、微細パターニングにおけるパターン精度を著しく向
上させることが期待できる。
【図１】本発明によるＨＢＴ用の薄膜結晶ウェーハの実
施の形態の一例を示す断面図。
施の形態の一例を示す断面図。
【図２】制御層のＥｇ＝２．１０ｅＶとした場合のコレ
クタ電流値に対する電流増幅率特性を示すグラフ。
クタ電流値に対する電流増幅率特性を示すグラフ。
【図３】制御層のＥｇ＝１．９０ｅＶとした場合のコレ
クタ電流値に対する電流増幅率特性を示すグラフ。
クタ電流値に対する電流増幅率特性を示すグラフ。
【図４】制御層のＥｇ＝１．７５ｅＶとした場合のコレ
クタ電流値に対する電流増幅率特性を示すグラフ。
クタ電流値に対する電流増幅率特性を示すグラフ。
１ 薄膜結晶ウェーハ ２ ＧａＡｓ化合物半導体結晶基板 ３ バッファ層 ４ ｎ+ 型ＧａＡｓ層（導電層） ５ ｎ型ＧａＡｓ層（コレクタ層） ６ ｐ型ＧａＡｓ層（ベース層） ７ Ｉｎx Ａｌy Ｇａ1-x-y Ｐ層（制御層） ８ ｎ型Ｉｎx Ａｌy Ｇａ1-x-y Ｐ層（エミッタ層） ９ ｎ+ 型ＧａＡｓ層（エミッタキャップ層） １０ ｎ+ 型ＩｎＧａＡｓ層（エミッタキャップ層）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 秦 雅彦 茨城県つくば市北原６ 住友化学工業株式 会社内 Ｆターム(参考） 5F003 AP09 BE01 BE04 BF06 BP31
Claims (6)
- 【請求項１】 ｐｎ接合を有する薄膜結晶ウェーハにお
いて、 前記ｐｎ接合が格子整合しているｐ型ＧａＡｓの第１結
晶層とｎ型Ｉｎx Ａｌ y Ｇａ1-x-y Ｐの第２結晶層との
ヘテロ接合であり、該ヘテロ接合の界面に前記第２結晶
層のｎ型Ｉｎx Ａｌy Ｇａ1-x-y Ｐとは組成の異なるＩ
ｎx Ａｌy Ｇａ 1-x-y Ｐの薄膜層を設けたことを特徴と
するｐｎ接合を有する薄膜結晶ウェーハ。 - 【請求項２】 前記薄膜層のバンドギャップの値が１．
７５ｅＶ〜２．１０ｅＶの範囲内にある請求項１記載の
ｐｎ接合を有する薄膜結晶ウェーハ。 - 【請求項３】 前記薄膜層の厚さが１０Å以上１００Å
以下である請求項１又は２記載のｐｎ接合を有する薄膜
結晶ウェーハ。 - 【請求項４】 ＧａＡｓ基板上に化合物半導体結晶層を
次々に積層してヘテロ接合バイポーラトランジスタ用の
ｐｎ接合を有する薄膜結晶ウェーハを製造する方法にお
いて、 ベース層としてｐ型ＧａＡｓ結晶層を形成した後、該ｐ
型ＧａＡｓ結晶層の格子定数と異なる格子定数のＩｎx
Ａｌy Ｇａ1-x-y Ｐの薄膜層を形成し、さらに、前記ｐ
型ＧａＡｓ結晶層の格子定数と同一の格子定数のｎ型Ｉ
ｎx Ａｌy Ｇａ 1-x-y Ｐ結晶層をエミッタ層として形成
するようにしたことを特徴とするｐｎ接合を有する薄膜
結晶ウェーハの製造方法。 - 【請求項５】 Ａｌ組成ｙ＝０である請求項１又は２又
は３記載のｐｎ接合を有する薄膜結晶ウェーハ。 - 【請求項６】 Ａｌ組成ｙ＝０である請求項４記載のｐ
ｎ接合を有する薄膜結晶ウェーハの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002006618A JP2002289626A (ja) | 2001-01-17 | 2002-01-15 | ｐｎ接合を有する薄膜結晶ウェーハとその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001-9143 | 2001-01-17 | ||
| JP2001009143 | 2001-01-17 | ||
| JP2002006618A JP2002289626A (ja) | 2001-01-17 | 2002-01-15 | ｐｎ接合を有する薄膜結晶ウェーハとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002289626A true JP2002289626A (ja) | 2002-10-04 |
Family
ID=26607844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002006618A Pending JP2002289626A (ja) | 2001-01-17 | 2002-01-15 | ｐｎ接合を有する薄膜結晶ウェーハとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002289626A (ja) |
-
2002
- 2002-01-15 JP JP2002006618A patent/JP2002289626A/ja active Pending
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Effective date: 20060523 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060721 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061219 |