JP2002281754A - コンバータ - Google Patents

コンバータ

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JP2002281754A
JP2002281754A JP2002052979A JP2002052979A JP2002281754A JP 2002281754 A JP2002281754 A JP 2002281754A JP 2002052979 A JP2002052979 A JP 2002052979A JP 2002052979 A JP2002052979 A JP 2002052979A JP 2002281754 A JP2002281754 A JP 2002281754A
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switching
signal
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JP2002052979A
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Ulrich Boeke
ベーケ ウルリヒ
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Koninklijke Philips NV
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Koninklijke Philips Electronics NV
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Publication date
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Abstract

(57)【要約】 【課題】 フルブリッジモードとハーフブリッジモード
間のインバータの動作モードでのスイッチングの間に、
出力電圧Ｕoutの安定状態を維持する。 【解決手段】 コンバータは、ＤＣ電圧ＵBARをチョッ
ピングしてＡＣ電圧Ｕ〜をその出力にするフルブリッジ
回路７、及びＡＣ電圧Ｕ〜を出力直流電圧ＵOUTに変換
するスイッチング回路３を備えている。コンバータは、
フルブリッジ回路７における制御可能なスイッチング素
子Ｓ１〜Ｓ４を駆動するための制御信号を発生する制御
回路５をさらに備えている。本発明の特徴は、かかるコ
ンバータをさらに発展して、フルブリッジ回路７の２つ
の動作モード間でのスイッチングの間であっても、生成
される出力電圧Ｕoutが安定なままとなる。本発明によ
り、制御回路５は、少なくとも１つのスイッチング素子
Ｓ１〜Ｓ４がスイッチオフであるデッドタイム間隔ｔ
totの間にのみ、このスイッチングが実行される。

Description

【発明の詳細な説明】
【０００１】［発明の分野］本発明は、特に、ＴＶ又は
コンピュータスクリーンにおける、ＤＣ電圧を出力直流
電圧に変換するためのコンバータに関するものであり、
請求項１の前文に示されるようなものである。
【０００２】［発明の背景］かかるコンバータは、例示
により、1996年よりMotorola杜からの高強度共振制御装
置MC33067及びMC34067についてのデータシートに関し
て、米国特許US5777859号から公知であり、図６におい
て示されている。
【０００３】図６に従うコンバータは、入力電圧ＵINを
ＤＣ電圧に変換するための整流子２を備えている。整流
子２は、全波ダイオードブリッジ整流子２-１、及び直
列に接続された平滑化キャパシタＣELから構成されてい
る。コンバータは、ＤＣ電圧ＵBatをＡＣ電圧Ｕ〜に変
換するための制御可能なスイッチング素子Ｓ１,Ｓ２を
有するフリッジ回路７をさらに備えている。このＡＣ電
圧Ｕ〜は、直列接続されたスイッチング回路３により、
コンバータの出力直流電圧Ｕoutに変換される。
【０００４】スイッチング回路３は、共振電力変換器３
-１、及び直列接続された第２整流子３-２を備えてい
る。電力変換器３-１は、その入力と並列に直並列回路
を有しており、この直並列回路は、キャパシタＣS及び
２つのコイルＬS，ＬPを備えている。コイルＬPと並列
に、トランス１３の一次側は、一次側巻き線数Ｎ１と接
続されている。２次側に関して、トランスはｎ２の巻き
線数を有しており、この巻き線とキャパシタＣPが並列
に接続されている。第２の整流子３-２は、第１の整流
子２と同じ構成であり、その入力に関して、電力変換器
３-１からの出力電圧を受け、その出力に関して、コン
バータＵoutの出力電圧を生成する。
【０００５】出力直流電圧Ｕoutは、負荷１７に通常出
力され、この負荷１７は、コンバータに接続されてい
る。ブリッジ回路７のスイッチング素子Ｓ１，Ｓ２を駆
動するために、コンバータは、制御回路５’をさらに備
えている。この制御回路５’は、コンバータの出力直流
電圧Ｕoutの大きさを表す第１のフィードバック信号に
応答して制御信号を生成する。
【０００６】この共振電力変換器３-１が入力電圧、す
なわち広い電圧レンジにわたり分散されるＡＣ電圧Ｕ〜
で動作される場合、共振電力変換器３-１の効率は大幅
に落ちる。この場合、その内部で反作用的な電力循環の
ために、電力変換器３-１において望まれない損失が生
じる。
【０００７】この欠点は、ブリッジ回路７を図７による
全波回路として実現することにより克服することができ
る。全波回路は、２つの並列分岐を備えており、そのそ
れぞれが直列接続された２つの制御可能なスイッチング
素子Ｓ１，Ｓ４を有している。ＤＣ電圧入力電圧ＵBat
は、その分岐に並列な全波回路７に供給され、２つの並
列分岐の２つのスイッチング素子の間にＡＣ電圧Ｕ〜を
供給する。
【０００８】制御回路５は、制御信号を発生して、「ハ
ーフブリッジモード」として以下に言及される第１のコ
ンバータ動作モードに従い、又は「フルブリッジモー
ド」として以下に言及される第２のコンバータモードに
従い、それぞれの制御可能なスイッチング素子Ｓ１，Ｓ
２をそれぞれ駆動する。この２つのモード間でのスイッ
チングは、ＤＣ電圧ＵBatの大きさを表す第２のフィー
ドバック信号に従い、制御回路５により実行される。
【０００９】たとえば１００〜２００Ｖの低いＤＣ電圧
では、ブリッジ回路７は、１８０°の位相マージンを有
してフルブリッジモードで動作する。たとえば２００〜
３８０Ｖの高いＤＣ電圧では、他方でブリッジ回路７
は、ハーフブリッジモードで動作する。動作モード間の
対応するスイッチングを通して、単なるＤＣ電圧ＵBat
に関連する適切なやり方で、共振電力変換器３-１のＡ
Ｃ電圧Ｕ〜入力電圧のレンジの半減を達成することが可
能である。
【００１０】［発明の概要］本発明の目的は、フルブリ
ッジモードとハーフブリッジモードの間の動作モードの
スイッチングの間に、生成される出力電圧Ｕoutが安定
状態のままとなるように、公知のコンバータをさらに発
展することである。
【００１１】上記目的は、請求項１の目的により達成さ
れる。より詳細に説明すると、本発明によれば、フルブ
リッジモードからハーフブリッジモードヘのスイッチン
グ、又はハーフブリッジモードからフルブリッジモード
ヘのスイッチングは、デッドタイム期間でのみ行われ
る。このデッドタイム期間では、フルブリッジ回路の少
なくとも１つのスイッチング素子は、負荷がかからない
状態、すなわちスイッチオフにされている。
【００１２】このことは、望まない電圧変動、これは負
荷がかかった状態でスイッチング素子間でのスイッチン
グの間に生じるのであるが、これが回避されるといった
利点を有する。
【００１３】実施の形態の最初の例によれば、ＤＣ電圧
と第１及び第２の基準電圧との比較の結果に従い、２進
信号としての基準信号を生成するための第１比較回路を
有している。好ましくは、この第１比較回路は、閾値検
出器として実現され、この閾値検出器は、第１及び第２
の基準電圧に基づいて、ヒステリシスループを画定す
る。このヒステリシスループを通して生成される基準信
号は、ＤＣ電圧における僅かな変動に関して安定に維持
される。
【００１４】制御が少なくとも１つの整合回路を有し
て、フルブリッジ回路のスイッチング素子について、制
御信号のレベルを所定の必要レベルに適合する場合、さ
らなる利点が存在する。
【００１５】本発明のコンバータのさらなる好適な実施
の形態は、従属する請求項の目的となる。以下、本発明
の実施の形態の２つの例は、添付図１〜図５を参照し
て、より詳細に説明される。
【００１６】［発明の実施の形態］図１は、図７を参照
して既に上述されたコンバータを本質的に示している。
２つの図での参照は、両コンバータの同じ構成要素を示
している。しかし、本発明によるコンバータと図７に従
う公知のコンバータとは、図５に従う制御回路５の実現
により異なっている。
【００１７】本発明による制御回路５は、図１に示され
ているように、２進基準信号を生成するための第１比較
回路３２、及びスイッチング素子Ｓ４を駆動するための
第４制御信号２４を発生すると共に、第３スイッチング
素子Ｓ３を駆動するための第３制御信号２５を発生する
ための第２比較回路２２を備えている。全てのスイッチ
ング素子は、パワー半導体素子として実現されることが
好ましい。
【００１８】図１によれば、制御回路５は、フルブリッ
ジ回路７の第１スイッチング素子Ｓ１を駆動するための
遅延された第１制御信号３５を生成し、第２スイッチン
グ素子Ｓ２を駆動するための遅延された第２制御信号３
６を生成する論理回路３４をさらに備えている。遅延さ
れた第１及び第２制御信号３５，３６の生成は、２進基
準信号３３に応答して第２比較回路２２から出力される
第３制御信号及び第４制御信号を処理することにより実
行される。
【００１９】制御回路５は、論理回路３４による信号の
処理に要する時間に対応する近似的な時間について、第
３及び第４制御信号を遅延するための時間遅延回路２６
をさらに備えている。これにより、論理回路３４及び時
間遅延回路２６の出力に関するそれぞれの制御信号は互
いに同期される。最終的に、制御回路５は、時間遅延さ
れた第１制御信号３５、時間遅延された第２制御信号３
６、時間遅延された第３制御信号２８及び／又は時間遅
延された第４制御信号２４のレベルを、関連するスイッ
チング素子Ｓ１〜Ｓ４により特定される必要レベルに適
合させることを実行する、さらなる２つの整合回路２９
及び３７を備えている。ここに列挙された制御回路５の
サブ回路２２，２６，３２，３４は、図２を使用して以
下に詳細に記載される。
【００２０】比較回路３２では、コンバータのＤＣ電圧
は、第１演算増幅器３２-１の反転入力、及び第２演算
増幅器３２-２の非反転入力に供給される。第１演算増
幅器３２-１は、その非反転入力に存在する第１の特定
された基準電圧Ｖref1とＤＣ電圧とを比較し、第２演算
増幅器３２-２は、その反転入力に存在する第２の特定
された基準電圧Ｖref2とＤＣ電圧とを比較する。
【００２１】第２演算増幅器３２-２の出力は、ＮＡＮ
Ｄ素子３２-３に入力され、第１比較回路３２の出力
は、フィードバックされてＮＡＮＤ素子３２-３の第２
入力に印加される。この第１ＮＡＮＤ素子３２-３の出
力は、第１演算増幅器３２-１の出力と共に、第２ＮＡ
ＮＤ素子３２-４の入力を形成する。第２ＮＡＮＤ素子
の出力は、第１比較回路３２の出力を同時に形成する。
【００２２】第１比較回路３２について記載された回路
構成は、閾値検出器を形成している。これは、２つの内
部基準電圧Ｖref1、Ｖref2を介して、ヒステリシスルー
プを画定するものである。ＤＣ入力電圧ＵBatにおける
状態及び変化は、画定されたヒステリシスループと比較
される。このようにして、第１比較回路３２の出力に関
して２進基準信号３３が存在し、この２進基準信号３３
に基づいて、フルブリッジ回路７の動作モード間でのス
イッチングが行われる。
【００２３】図２に従う回路構成では、必要ではない
が、フルブリッジ回路７は、基準信号３３が２進値０を
とる場合に、フルブリッジモードにスイッチされる。さ
もなければ、２進基準信号が２進値１を取る場合に、ハ
ーフブリッジモードにスイッチされる。
【００２４】第２比較回路２２は、図４ａ及び図４ｂに
より、第３制御信号２５及び第４制御信号２４を発生す
る。これは、コンバータの出力電圧Ｕoutと、特定の第
３基準電圧Ｖref3との比較の結果に従う。
【００２５】２進基準信号３３、並びに第３制御信号２
５及び第４制御信号２４は、図２に示される論理回路３
４への入力信号を形成している。第３及び第４制御信号
は、ＮＯＲ素子３４-１の入力に供給され、ＮＯＲ素子
３４-１の出力は、Ｄフリップフロップ３４-２のクロッ
ク入力Ｃに接続されている。このフリップフロップ３４
-２のＤ入力は、２進基準信号３３により動作される。
【００２６】論理回路３４は、ＡＮＤ素子３４-３をさ
らに備え、ＡＮＤ素子３４-３の第１入力は、フリップ
フロップ３４-２の反転された出力信号により動作さ
れ、第２入力は、第４制御信号２４により動作される。
ＡＮＤ素子３４-３の出力では、時間遅延された第２制
御信号３６が出力される。
【００２７】論理回路３４は、ＯＲ素子３４-４をさら
に備えており、その第１入力は、フリップフロップ３４
-２の非反転出力Ｑと接続されており、その第２入力に
関して、第３制御信号２５を受ける。このＯＲ素子３４
-４の出力では、時間遅延された第１制御信号３５が出
力される。論理回路３４による第１及び第２制御信号の
発生は、第２比較回路２２の出力に関する第３及び第４
制御信号の発生と比較して、ある追加の時間を必要とす
る。この時間差を補償するために、制御回路５は、時間
遅延回路２６をさらに備えている。この時間遅延回路２
６は、第３制御信号２５及び第４制御信号２４を遅延
し、これら２つの信号が第１制御信号及び第２制御信号
と正しい時間関係を有することができる。
【００２８】このために、時間遅延回路２６は、第３及
び第４制御信号から第１及び第２制御信号を発生するた
めに論理回路３４により必要とされる時間だけ、第３及
び第４制御信号のそれぞれを遅延する。この遅延を達成
するために、図２に従う第３及び第４制御信号の両者
は、それぞれの場合において２つのＮＡＮＤ素子２６-
１〜２６-４の直列回路を通過する。
【００２９】図３は、第２実施の形態の論理回路３４を
示しており、ここでは、ＮＯＲ素子３４-１、上述した
ＡＮＤ素子３４-３及びＯＲ素子３４-４の機能は、それ
ぞれの場合において単純なＮＡＮＤ素子により実行され
る。この特別な実施の形態である論理回路３４は、特
に、論理回路３４及び時間遅延回路２６の両者において
使用されるＮＡＮＤ素子の直列接続のために、２つの回
路のそれぞれの時間遅延の良好な整合が可能であるとい
う利点を有する。結果的に、互いの制御信号のより正確
な同期又はより正確な時間整合により、スイッチング素
子Ｓ１〜Ｓ４のより正確な時間駆動が可能となる。
【００３０】図４は、フルブリッジ回路７がハーフブリ
ッジ動作モードで動作される場合について、スイッチン
グ周期１/ｆSの間の２進制御信号を示している。図４ａ
及び図４ｂは、第２比較回路２２の出力に関する第４制
御信号２４及び第３制御信号２５を示している。図４ｃ
は、ＮＯＲ素子３４-１の出力に関する２進信号３３の
特性を示しており、この２進信号は、論理回路３４にお
けるフリップフロップ３４-２のＣ入力にクロック信号
として供給される。
【００３１】図４ｄ〜図４ｇは、第４制御信号２４に対
応する信号３０、第３制御信号２５に対応する信号３
１、第１制御信号３５に対応する信号３８及び第２制御
信号３６に対応する信号３９に対応しており、制御回路
５の出力に関するレベル適合に追従する。
【００３２】図４ｄでの信号２０は、スイッチ素子Ｓ４
を駆動するための第４制御信号であり、図４ａからの信
号２４に本質的に対応するが、該信号２４と比較して時
間遅延tdelayだけ遅延されている。時間遅延は、上述し
たように、時間遅延回路２６により生成される。同じこ
とが、図４ｅに示される信号３１に対しても当てはま
り、スイッチング素子Ｓ３を駆動するための第３制御信
号は、図４ｂにおける信号２５と比較して同じ時間遅延
tdelayだけ遅延されている。
【００３３】図４ｄ及び図４ｅにおける信号特性の比較
は、ハーフブリッジモードにおいて、中断、すなわちデ
ッドタイムｔtotを有してスイッチ素子Ｓ３及びＳ４の
両者が交互にスイッチオン/オフされることを示してい
る。このデッドタイムの間、２つのスイッチ素子はスイ
ッチオフされる。さらに、図４ｆ及び図４ｇは、ハーフ
ブリッジモードにおいて、スイッチング素子Ｓ１はスイ
ッチオンされ、同時に、スイッチング素子Ｓ２が連続的
にスイッチオフされる。
【００３４】図５は、図４と区別されるように、フルブ
リッジ回路７がフルブリッジモード、すなわち低いＤＣ
入力電圧で動作されるケースについて、制御信号の特性
を示している。このモードでは、図５ａ〜図５ｅに示さ
れる信号特性は、図４ａ〜図４ｅを参照して上述された
信号特性に対応している。これより当然の結果として、
特にスイッチング素子Ｓ３及びＳ４を除外して、デッド
タイムでは交互にスイッチオン及びオフされる。
【００３５】図５ｆ及び図５ｇにおける信号特性は、フ
ルブリッジモードにおいて、スイッチング素子Ｓ１及び
Ｓ２を考慮して、デッドタイムｔtotでもまた交互にス
イッチオン及びオフされる。より正確に説明すると、図
５ｇと図５ｄ及び図５ｅとの比較により、スイッチング
素子Ｓ２はスイッチング素子Ｓ４と並列に駆動され、ス
イッチング素子Ｓ１はスイッチング素子Ｓ３と並列に駆
動される。
【００３６】本発明によれば、フルブリッジモードから
ハーフブリッジモードヘのスイッチング、ハーフブリッ
ジモードからフルブリッジモードへのスイッチングは、
第１のデッドタイムインターバルｔtotにおいて、基準
信号３３が一旦変化すると常に行われる。したがって、
スイッチング素子Ｓ１〜Ｓ４は、動作モードが変化した
場合、常にスイッチオフされる。このようにして、図１
における共振電力変換器３-１の受動素子と同様に、ス
イッチ素子を負荷に接続することは、図７における構成
要素の負荷接続と比較して低減される。したがって、こ
れらの構成要素は、より低い負荷について実現すること
ができる。
【図面の簡単な説明】
【図１】本発明によるコンバータを示す回路図である。
【図２】図１に従うコンバータの制御回路の回路図であ
る。
【図３】図２に従う制御回路の論理回路の回路図であ
る。
【図４】図４ａ〜図４ｇは、ハーフブリッジモードにお
ける、図２に従う制御回路内の信号特性を示す図であ
る。
【図５】図５ａ〜図５ｇは、フルブリッシモードにおけ
る、図２に従う制御回路内の信号特性を示す図である。
【図６】従来技術によるコンバータの回路図である。
【図７】図６に従うコンバータの公知のさらなる発展形
を示す図である。
【符号の説明】
２：整流子 ３：スイッチング回路 ５：制御回路 ７：フルブリッジ回路 ３-１：共振電力変換器 ３-２：第２整流子 ３２：第１比較回路 ２２：第２比較回路 ３４：論理回路 ２６：時間遅延回路 ２９，３７：整合回路
───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ Ｆターム(参考） 5H730 AA20 BB26 BB27 CC01 DD04 DD16 EE04 EE59 FD01 FD11 FG03

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 特にテレビジョン又はコンピュータスク
    リーンにおいて直流電圧を出力直流電圧に変換するため
    のコンバータであって、 該コンバータは、制御可能なスイッチング素子を有し
    て、前記直流電圧をその出力としての交流電圧にチョッ
    ピングするためのフルブリッジ回路と、前記交流電圧を
    前記コンバータの前記出力直流電圧に変換するためのス
    イッチング回路と、２つのモード間でのスイッチングが
    前記直流電圧の大きさを表す基準信号に従い実行される
    第１又は第２のコンバータ動作モードに従い、前記制御
    可能なスイッチング素子を駆動するための制御信号を発
    生するための制御回路とを有し、 前記制御回路は、前記コンバータの前記出力直流電圧の
    補償も考慮した前記制御信号を発生し、前記制御回路
    は、前記スイッチング素子のうちの少なくとも１つがオ
    フであるデッドタイム間隔でのみ、前記第１のコンバー
    タ動作モードから前記第２のコンバータ動作モードヘの
    スイッチング、又は前記第２のコンバータ動作モードか
    ら前記第１のコンバータ動作モードヘのスイッチングを
    実行する、ことを特徴とするコンバータ。
  2. 【請求項２】 前記フルブリッジ回路は、それぞれが直
    列接続された２つの制御可能なスイッチング素子を有す
    る２つの並列分岐を有し、前記並列分岐に並列な前記直
    流電圧を受け、前記２つの並列分岐のそれぞれの前記２
    つのスイッチング素子の間に前記交流電圧を出力する、
    ことを特徴とする請求項１記載のコンバータ。
  3. 【請求項３】 前記制御回路は、前記直流信号と第１及
    び第２基準電圧との比較の結果に従い２進信号としての
    基準信号を生成するための第１比較回路と、前記コンバ
    ータの前記出力直流電圧と特定の第３基準電圧との比較
    の結果に従い第３スイッチング素子を駆動するための第
    ３制御信号を生成すると共に、第４スイッチング素子を
    駆動するための第４制御信号を生成するための第２比較
    回路とを有する、ことを特徴とする請求項２記載のコン
    バータ。
  4. 【請求項４】 前記第１比較回路は閾値検出器として実
    現される、ことを特徴とする請求項３記載のコンバー
    タ。
  5. 【請求項５】 前記制御回路は、前記２進基準信号に応
    答して前記第３及び第４制御信号から、第２スイッチン
    グ素子を駆動するための第２制御信号を発生すると共
    に、第１スイッチング素子を駆動するための第１制御信
    号を発生する論理回路をさらに備える、ことを特徴とす
    る請求項３又は４記載のコンバータ。
  6. 【請求項６】 前記制御回路は、少なくとも近似的に前
    記論理回路による信号の処理に要する時間まで、前記第
    ３及び第４制御信号を遅延するための時間遅延回路を有
    する、ことを特徴とする請求項３乃至５のいずれか記載
    のコンバータ。
  7. 【請求項７】 前記制御回路は、遅延された第１制御信
    号、遅延された第２制御信号、遅延された第３制御信号
    及び/又は遅延された第４制御信号のレベルを、関連す
    るスイッチング素子により特定される必要レベルに整合
    することを実行するための少なくとも１つの整合回路を
    有する、ことを特徴とする請求項３乃至６のいずれか記
    載のコンバータ。
  8. 【請求項８】 請求項１乃至７のいずれか記載のコンバ
    ータを有する、特にコンピュータ又はテレビジョン向け
    のスクリーン。
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