JP2002280589A - ポリシリコン光電変換層の製膜装置および製膜方法 - Google Patents
ポリシリコン光電変換層の製膜装置および製膜方法Info
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- Y02E10/50—Photovoltaic [PV] energy
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- Photovoltaic Devices (AREA)
Abstract
(57)【要約】
【課題】 ｉ層の製膜速度が高く、かつｐ層およびｎ層
の膜厚均一性を確保することができ、特性の良好なポリ
シリコン光電変換ユニットを高い生産性と高い歩留りで
製膜することができる装置および方法を提供する。 【解決手段】 ｐ層、ｉ層およびｎ層を含むポリシリコ
ン光電変換層の製膜方法であって、ｐ層製膜室（２１）
に反応ガスを導入し周波数１３．５６ＭＨｚの高周波電
力を供給して放電させ２μｍ／ｈ以下の製膜速度でポリ
シリコンを製膜してｐ層を形成する工程と、ｉ層製膜室
（２２〜２５）に反応ガスを導入し周波数２７．１２Ｍ
Ｈｚの高周波電力を供給して放電させ２．５μｍ／ｈ以
上の製膜速度でポリシリコンを製膜してｉ層を形成する
工程と、ｎ層製膜室（２６）に反応ガスを導入し周波数
１３．５６ＭＨｚの高周波電力を供給して放電させ２μ
ｍ／ｈ以下の製膜速度でポリシリコンを製膜してｎ層を
形成する工程とを有する。
の膜厚均一性を確保することができ、特性の良好なポリ
シリコン光電変換ユニットを高い生産性と高い歩留りで
製膜することができる装置および方法を提供する。 【解決手段】 ｐ層、ｉ層およびｎ層を含むポリシリコ
ン光電変換層の製膜方法であって、ｐ層製膜室（２１）
に反応ガスを導入し周波数１３．５６ＭＨｚの高周波電
力を供給して放電させ２μｍ／ｈ以下の製膜速度でポリ
シリコンを製膜してｐ層を形成する工程と、ｉ層製膜室
（２２〜２５）に反応ガスを導入し周波数２７．１２Ｍ
Ｈｚの高周波電力を供給して放電させ２．５μｍ／ｈ以
上の製膜速度でポリシリコンを製膜してｉ層を形成する
工程と、ｎ層製膜室（２６）に反応ガスを導入し周波数
１３．５６ＭＨｚの高周波電力を供給して放電させ２μ
ｍ／ｈ以下の製膜速度でポリシリコンを製膜してｎ層を
形成する工程とを有する。
Description
【０００１】
【発明の属する技術分野】本発明はポリシリコン光電変
換層の製膜装置および製膜方法に関する。
換層の製膜装置および製膜方法に関する。
【０００２】
【従来の技術】薄膜太陽電池モジュールは、透明基板上
に積層された透明電極層、光電変換半導体層、ならびに
裏面電極層からなるストリング状の複数段の太陽電池セ
ルを直列に接続した構造を有する。上記の光電変換半導
体層はアモルファスシリコンで形成するのが最も安価で
あるが、光電変換効率が低いという問題がある。光電変
換効率を向上させるためには、例えばｐｉｎ型アモルフ
ァスシリコン光電変換ユニットとｐｉｎ型ポリシリコン
光電変換ユニットとを積層したタンデム型またはｐｉｎ
型ポリシリコン光電変換ユニットのみを用いたポリシリ
コン型のものが有利である。このポリシリコン光電変換
ユニットは光吸収率が低いため、その膜厚、特に光電変
換層であるｉ層の膜厚を非常に厚く形成する必要があ
る。
に積層された透明電極層、光電変換半導体層、ならびに
裏面電極層からなるストリング状の複数段の太陽電池セ
ルを直列に接続した構造を有する。上記の光電変換半導
体層はアモルファスシリコンで形成するのが最も安価で
あるが、光電変換効率が低いという問題がある。光電変
換効率を向上させるためには、例えばｐｉｎ型アモルフ
ァスシリコン光電変換ユニットとｐｉｎ型ポリシリコン
光電変換ユニットとを積層したタンデム型またはｐｉｎ
型ポリシリコン光電変換ユニットのみを用いたポリシリ
コン型のものが有利である。このポリシリコン光電変換
ユニットは光吸収率が低いため、その膜厚、特に光電変
換層であるｉ層の膜厚を非常に厚く形成する必要があ
る。
【０００３】従来、ｐｉｎ型ポリシリコン光電変換ユニ
ットを形成するために用いられているプラズマＣＶＤ装
置は、それぞれｐ層、ｉ層、ｎ層を製膜するための製膜
室を有する多室分離型のものが知られている。
ットを形成するために用いられているプラズマＣＶＤ装
置は、それぞれｐ層、ｉ層、ｎ層を製膜するための製膜
室を有する多室分離型のものが知られている。
【０００４】一方、特開２０００−２５２４９５号に
は、製膜室が１室（シングルチャンバー）のプラズマＣ
ＶＤ装置を用い、ｐ層、ポリシリコンｉ層およびｎ層を
同一の製膜室内で順次形成し、かつｐ層を形成する際に
は製膜室内の圧力を５Ｔｏｒｒ以上の条件に設定する光
電変換装置の製造方法が記載されている。この方法は、
圧力を高くすることによりｐ層の製膜時間を短縮し、製
膜室内でのｐ型不純物の蓄積を抑制し、ｉ層製膜時にｉ
層へのｐ型不純物の混入を防止して、シングルチャンバ
ーでも高品質のポリシリコン光電変換ユニットを形成す
ることができ、装置コストの低減も可能にする。従来、
この方法では周波数１３．５６ＭＨｚの高周波電力を用
いていた。
は、製膜室が１室（シングルチャンバー）のプラズマＣ
ＶＤ装置を用い、ｐ層、ポリシリコンｉ層およびｎ層を
同一の製膜室内で順次形成し、かつｐ層を形成する際に
は製膜室内の圧力を５Ｔｏｒｒ以上の条件に設定する光
電変換装置の製造方法が記載されている。この方法は、
圧力を高くすることによりｐ層の製膜時間を短縮し、製
膜室内でのｐ型不純物の蓄積を抑制し、ｉ層製膜時にｉ
層へのｐ型不純物の混入を防止して、シングルチャンバ
ーでも高品質のポリシリコン光電変換ユニットを形成す
ることができ、装置コストの低減も可能にする。従来、
この方法では周波数１３．５６ＭＨｚの高周波電力を用
いていた。
【０００５】しかし、上述したようにポリシリコン光電
変換ユニットの膜厚はかなり厚くする必要があるため、
周波数１３．５６ＭＨｚの高周波電力を用いた場合には
生産性が上がらない。生産性を上げるためには、電力密
度を上げるか周波数を上げることが考えられるが、電力
密度を増大には限度があるため周波数を上げるのが現実
的である。
変換ユニットの膜厚はかなり厚くする必要があるため、
周波数１３．５６ＭＨｚの高周波電力を用いた場合には
生産性が上がらない。生産性を上げるためには、電力密
度を上げるか周波数を上げることが考えられるが、電力
密度を増大には限度があるため周波数を上げるのが現実
的である。
【０００６】そこで、本発明者らは特開２０００−２５
２４９５号と同様にシングルチャンバーのプラズマＣＶ
Ｄ装置を用い、高周波電力の周波数を２７．１２ＭＨｚ
に上げることを試みた。しかし、この方法では、製造さ
れるポリシリコン光電変換ユニットの性能が悪くなり、
歩留りが低下することがわかってきた。すなわち、高周
波電力の周波数を２７．１２ＭＨｚに上げると、ｉ層の
製膜速度だけでなく、ｐ層およびｎ層の製膜速度も上が
り、これらの層の膜厚均一性が悪くなる。ここで、光電
変換装置においてビルトインポテンシャルを確保して出
力電圧を上げるには、ｐ層およびｎ層ともに一定の最低
膜厚が必要である。しかし、膜厚均一性の悪い条件で最
低膜厚を確保しようとすると、膜厚のばらつきを見込ん
でｐ層およびｎ層の製膜時の設定膜厚を厚くする必要が
ある。この結果、ｐ層およびｎ層の膜厚が厚くなり、吸
収ロスが大きくなって出力電流の低下を招くという問題
があった。
２４９５号と同様にシングルチャンバーのプラズマＣＶ
Ｄ装置を用い、高周波電力の周波数を２７．１２ＭＨｚ
に上げることを試みた。しかし、この方法では、製造さ
れるポリシリコン光電変換ユニットの性能が悪くなり、
歩留りが低下することがわかってきた。すなわち、高周
波電力の周波数を２７．１２ＭＨｚに上げると、ｉ層の
製膜速度だけでなく、ｐ層およびｎ層の製膜速度も上が
り、これらの層の膜厚均一性が悪くなる。ここで、光電
変換装置においてビルトインポテンシャルを確保して出
力電圧を上げるには、ｐ層およびｎ層ともに一定の最低
膜厚が必要である。しかし、膜厚均一性の悪い条件で最
低膜厚を確保しようとすると、膜厚のばらつきを見込ん
でｐ層およびｎ層の製膜時の設定膜厚を厚くする必要が
ある。この結果、ｐ層およびｎ層の膜厚が厚くなり、吸
収ロスが大きくなって出力電流の低下を招くという問題
があった。
【０００７】
【発明が解決しようとする課題】本発明の目的は、ｉ層
の製膜速度が高く、かつｐ層およびｎ層の膜厚均一性を
確保することができ、特性の良好なポリシリコン光電変
換ユニットを高い生産性と高い歩留りで製膜することが
できる製膜装置および製膜方法を提供することにある。
の製膜速度が高く、かつｐ層およびｎ層の膜厚均一性を
確保することができ、特性の良好なポリシリコン光電変
換ユニットを高い生産性と高い歩留りで製膜することが
できる製膜装置および製膜方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の製膜装置は、ｐ
層、ｉ層およびｎ層を含むポリシリコン光電変換層の製
膜装置であって、ｐ層、ｉ層およびｎ層を製膜するため
のそれぞれ独立な製膜室を有し、ｉ層の製膜室に周波数
２７．１２ＭＨｚの高周波電源が設置され、ｐ層および
ｎ層の製膜室に周波数１３．５６ＭＨｚの高周波電源が
設置されていることを特徴とする。
層、ｉ層およびｎ層を含むポリシリコン光電変換層の製
膜装置であって、ｐ層、ｉ層およびｎ層を製膜するため
のそれぞれ独立な製膜室を有し、ｉ層の製膜室に周波数
２７．１２ＭＨｚの高周波電源が設置され、ｐ層および
ｎ層の製膜室に周波数１３．５６ＭＨｚの高周波電源が
設置されていることを特徴とする。
【０００９】本発明の製膜方法は、ｐ層、ｉ層およびｎ
層を含むポリシリコン光電変換層の製膜方法であって、
ｐ層の製膜室に反応ガスを導入し周波数１３．５６ＭＨ
ｚの高周波電力を供給して放電させ２μｍ／ｈ以下の製
膜速度でポリシリコンを製膜してｐ層を形成する工程
と、ｉ層の製膜室に反応ガスを導入し周波数２７．１２
ＭＨｚの高周波電力を供給して放電させ２．５μｍ／ｈ
以上の製膜速度でポリシリコンを製膜してｉ層を形成す
る工程と、ｎ層の製膜室に反応ガスを導入し周波数１
３．５６ＭＨｚの高周波電力を供給して放電させ２μｍ
／ｈ以下の製膜速度でポリシリコンを製膜してｎ層を形
成する工程とを具備したことを特徴とする。
層を含むポリシリコン光電変換層の製膜方法であって、
ｐ層の製膜室に反応ガスを導入し周波数１３．５６ＭＨ
ｚの高周波電力を供給して放電させ２μｍ／ｈ以下の製
膜速度でポリシリコンを製膜してｐ層を形成する工程
と、ｉ層の製膜室に反応ガスを導入し周波数２７．１２
ＭＨｚの高周波電力を供給して放電させ２．５μｍ／ｈ
以上の製膜速度でポリシリコンを製膜してｉ層を形成す
る工程と、ｎ層の製膜室に反応ガスを導入し周波数１
３．５６ＭＨｚの高周波電力を供給して放電させ２μｍ
／ｈ以下の製膜速度でポリシリコンを製膜してｎ層を形
成する工程とを具備したことを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明をより詳細に説明す
る。本発明に係る製膜装置は、いわゆる多室分離型のイ
ンライン型ＣＶＤ装置であり、各層を所望の膜厚に製膜
するために、通常は、ｐ層製膜室が１室、ｉ層製膜室が
多室、ｎ層製膜室が１室となっている。ここで、ｐ層お
よびｎ層の膜厚は数十ｎｍ、ｉ層の膜厚は平均値（設定
値）で１．２〜２．０μｍ程度であり±１０％程度の膜
厚分布が生じる。多室分離型のインライン型ＣＶＤ装置
を用いて、ｐ層、ｉ層およびｎ層を含むポリシリコン光
電変換層の生産性を高めるためには、膜厚の厚いｉ層の
製膜速度を上げることと、各製膜室におけるタクトタイ
ムをできるだけ合わせることが好ましい。
る。本発明に係る製膜装置は、いわゆる多室分離型のイ
ンライン型ＣＶＤ装置であり、各層を所望の膜厚に製膜
するために、通常は、ｐ層製膜室が１室、ｉ層製膜室が
多室、ｎ層製膜室が１室となっている。ここで、ｐ層お
よびｎ層の膜厚は数十ｎｍ、ｉ層の膜厚は平均値（設定
値）で１．２〜２．０μｍ程度であり±１０％程度の膜
厚分布が生じる。多室分離型のインライン型ＣＶＤ装置
を用いて、ｐ層、ｉ層およびｎ層を含むポリシリコン光
電変換層の生産性を高めるためには、膜厚の厚いｉ層の
製膜速度を上げることと、各製膜室におけるタクトタイ
ムをできるだけ合わせることが好ましい。
【００１１】本発明においては、ｉ層の製膜速度を上げ
るためにｉ層製膜室に周波数２７．１２ＭＨｚの高周波
電源を設置する。ｉ層の製膜速度は２．５μｍ／ｈ以
上、より好ましくは５μｍ／ｈ以上、さらに好ましくは
１０μｍ／ｈ以上に設定される。
るためにｉ層製膜室に周波数２７．１２ＭＨｚの高周波
電源を設置する。ｉ層の製膜速度は２．５μｍ／ｈ以
上、より好ましくは５μｍ／ｈ以上、さらに好ましくは
１０μｍ／ｈ以上に設定される。
【００１２】また、各製膜室におけるタクトタイムを合
わせるためには、ｉ層の製膜時間がｐ層またはｎ層の製
造時間と同等になるようにｉ層製膜室の数を例えば１０
室以上設けることが考えられるが、装置コストの観点か
ら現実的にはｉ層製膜室の数は制限される。
わせるためには、ｉ層の製膜時間がｐ層またはｎ層の製
造時間と同等になるようにｉ層製膜室の数を例えば１０
室以上設けることが考えられるが、装置コストの観点か
ら現実的にはｉ層製膜室の数は制限される。
【００１３】一方、ｐ層およびｎ層に関しては製膜速度
よりも膜厚均一性が重要である。すなわち、所定の最低
膜厚以上でビルトインポテンシャルを確保して出力電圧
を上げるとともに、できるだけ膜厚を薄くし吸収ロスを
小さくして出力電流を上げるには、膜厚均一性を上げる
必要がある。このためには、ｐ層製膜室およびｉ層製膜
質に周波数１３．５６ＭＨｚの高周波電源を設置し、製
膜速度を２μｍ／ｈ以下に下げて膜厚均一性を上げるよ
うにする。
よりも膜厚均一性が重要である。すなわち、所定の最低
膜厚以上でビルトインポテンシャルを確保して出力電圧
を上げるとともに、できるだけ膜厚を薄くし吸収ロスを
小さくして出力電流を上げるには、膜厚均一性を上げる
必要がある。このためには、ｐ層製膜室およびｉ層製膜
質に周波数１３．５６ＭＨｚの高周波電源を設置し、製
膜速度を２μｍ／ｈ以下に下げて膜厚均一性を上げるよ
うにする。
【００１４】本発明では、以上のような条件でもｉ層製
膜室における製膜時間の方が、ｐ層製膜室およびｎ層製
膜室における製膜速度よりも長くなるので、ｐ層製膜室
およびｎ層製膜室の高周波電力として周波数１３．５６
ＭＨｚのものを用いたとしてもタクトタイムには影響を
与えない。
膜室における製膜時間の方が、ｐ層製膜室およびｎ層製
膜室における製膜速度よりも長くなるので、ｐ層製膜室
およびｎ層製膜室の高周波電力として周波数１３．５６
ＭＨｚのものを用いたとしてもタクトタイムには影響を
与えない。
【００１５】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。本実施例では、インライン型プラズマＣＶＤ
装置を用いてａ−ＳｉトップセルおよびＰｏｌｙ−Ｓｉ
ボトムセルを有する薄膜シリコン系タンデム型太陽電池
を製造する場合について説明する。
説明する。本実施例では、インライン型プラズマＣＶＤ
装置を用いてａ−ＳｉトップセルおよびＰｏｌｙ−Ｓｉ
ボトムセルを有する薄膜シリコン系タンデム型太陽電池
を製造する場合について説明する。
【００１６】図１は本発明の実施例において用いられた
縦型のインライン型プラズマＣＶＤ装置の構成を示す図
である。ａ−Ｓｉトップセルを製膜するためのインライ
ン型プラズマＣＶＤ装置１０とＰｏｌｙ−Ｓｉボトムセ
ルを製膜するためのインライン型プラズマＣＶＤ装置２
０が設置されている。なお、これらのＣＶＤ装置は主要
部のみを図示しており、ロード室などを省略している。
縦型のインライン型プラズマＣＶＤ装置の構成を示す図
である。ａ−Ｓｉトップセルを製膜するためのインライ
ン型プラズマＣＶＤ装置１０とＰｏｌｙ−Ｓｉボトムセ
ルを製膜するためのインライン型プラズマＣＶＤ装置２
０が設置されている。なお、これらのＣＶＤ装置は主要
部のみを図示しており、ロード室などを省略している。
【００１７】ａ−Ｓｉトップセル用のＣＶＤ装置１０は
ｐ層製膜室１１、６室のｉ層製膜室１２、１３、１４、
１５、１６、１７、およびｎ1層製膜室１８を有する。
ｐ層製膜室１１では膜厚約１５ｎｍのｐ型ＳｉＣが製膜
される。６室のｉ層製膜室１２〜１７では合計で膜厚約
０．２５〜０．３μｍのｉ型ａ−Ｓｉが製膜される。ｎ
1層製膜室１８では膜厚約１５ｎｍのｎ型Ｓｉが製膜さ
れる。
ｐ層製膜室１１、６室のｉ層製膜室１２、１３、１４、
１５、１６、１７、およびｎ1層製膜室１８を有する。
ｐ層製膜室１１では膜厚約１５ｎｍのｐ型ＳｉＣが製膜
される。６室のｉ層製膜室１２〜１７では合計で膜厚約
０．２５〜０．３μｍのｉ型ａ−Ｓｉが製膜される。ｎ
1層製膜室１８では膜厚約１５ｎｍのｎ型Ｓｉが製膜さ
れる。
【００１８】Ｐｏｌｙ−Ｓｉボトムセル用のＣＶＤ装置
２０には（ｎ2層＋ｐ層）製膜室２１、４室のｉ層製膜
室２２、２３、２４、２５、およびｎ層製膜室２６を有
する。（ｎ2層＋ｐ層）製膜室２１では膜厚約３０ｎｍ
のｎ型Ｓｉと膜厚約１５ｎｍのｐ型Ｓｉが製膜される。
４室のｉ層製膜室２２〜２５では合計で平均膜厚約１．
２〜２．０μｍのｉ型Ｐｏｌｙ−Ｓｉが製膜される。ｎ
層製膜室２６では膜厚約１５ｎｍのｎ型Ｓｉが製膜され
る。上記のようにｎ2層を製膜するようにしているの
は、すでに製膜されたａ−Ｓｉトップセルが大気中に曝
されることによる劣化の影響を低減するためである。さ
らに、（ｎ2層＋ｐ層）製膜室２１での製膜の前に劣化
の影響を低減するために表面処理を行ってもよい。
２０には（ｎ2層＋ｐ層）製膜室２１、４室のｉ層製膜
室２２、２３、２４、２５、およびｎ層製膜室２６を有
する。（ｎ2層＋ｐ層）製膜室２１では膜厚約３０ｎｍ
のｎ型Ｓｉと膜厚約１５ｎｍのｐ型Ｓｉが製膜される。
４室のｉ層製膜室２２〜２５では合計で平均膜厚約１．
２〜２．０μｍのｉ型Ｐｏｌｙ−Ｓｉが製膜される。ｎ
層製膜室２６では膜厚約１５ｎｍのｎ型Ｓｉが製膜され
る。上記のようにｎ2層を製膜するようにしているの
は、すでに製膜されたａ−Ｓｉトップセルが大気中に曝
されることによる劣化の影響を低減するためである。さ
らに、（ｎ2層＋ｐ層）製膜室２１での製膜の前に劣化
の影響を低減するために表面処理を行ってもよい。
【００１９】図２（Ａ）および（Ｂ）に示すように、本
発明に係る縦型のインライン型ＣＶＤ装置では、例えば
９１０ｍｍ×４５５ｍｍの寸法を有する１対のガラス基
板１ａ、１ｂをそれぞれアノード２ａ、２ｂ上に設置し
て鉛直に支持し、ガラス基板１ａ、１ｂをそれぞれカソ
ード３ａ、３ｂに対向させて保持する。Ｐｏｌｙ−Ｓｉ
ボトムセル用のＣＶＤ装置２０においては、（ｎ2層＋
ｐ層）製膜室２１およびｎ層製膜室２６ではカソード３
ａ、３ｂにそれぞれ１３．５６ＭＨｚの高周波電源４
ａ、４ｂが接続され、ｉ層製膜室２２〜２５ではカソー
ド３ａ、３ｂにそれぞれ２７．１２ＭＨｚの高周波電源
５ａ、５ｂが接続される。なお、図示しないが、ａ−Ｓ
ｉトップセル用のＣＶＤ装置１０においては、いずれの
製膜室でも１３．５６ＭＨｚの高周波電源が設置されて
いる。
発明に係る縦型のインライン型ＣＶＤ装置では、例えば
９１０ｍｍ×４５５ｍｍの寸法を有する１対のガラス基
板１ａ、１ｂをそれぞれアノード２ａ、２ｂ上に設置し
て鉛直に支持し、ガラス基板１ａ、１ｂをそれぞれカソ
ード３ａ、３ｂに対向させて保持する。Ｐｏｌｙ−Ｓｉ
ボトムセル用のＣＶＤ装置２０においては、（ｎ2層＋
ｐ層）製膜室２１およびｎ層製膜室２６ではカソード３
ａ、３ｂにそれぞれ１３．５６ＭＨｚの高周波電源４
ａ、４ｂが接続され、ｉ層製膜室２２〜２５ではカソー
ド３ａ、３ｂにそれぞれ２７．１２ＭＨｚの高周波電源
５ａ、５ｂが接続される。なお、図示しないが、ａ−Ｓ
ｉトップセル用のＣＶＤ装置１０においては、いずれの
製膜室でも１３．５６ＭＨｚの高周波電源が設置されて
いる。
【００２０】各製膜室における製膜操作は以下のように
して行われる。すなわち、各製膜室を所定温度に加熱
し、反応ガスを導入して所定圧力に設定する。さらに、
高周波電源からカソード−アノード間に高周波電力を供
給してプラズマを発生させ、基板上に所望のシリコン層
を製膜する。このとき、（ｎ2層＋ｐ層）製膜室２１お
よびｎ層製膜室２６では製膜速度が２μｍ／ｈ以下に設
定され、ｉ層製膜室２２〜２５では製膜速度が５μｍ／
ｈ以上に設定される。
して行われる。すなわち、各製膜室を所定温度に加熱
し、反応ガスを導入して所定圧力に設定する。さらに、
高周波電源からカソード−アノード間に高周波電力を供
給してプラズマを発生させ、基板上に所望のシリコン層
を製膜する。このとき、（ｎ2層＋ｐ層）製膜室２１お
よびｎ層製膜室２６では製膜速度が２μｍ／ｈ以下に設
定され、ｉ層製膜室２２〜２５では製膜速度が５μｍ／
ｈ以上に設定される。
【００２１】本実施例のＣＶＤ装置では、Ｐｏｌｙ−Ｓ
ｉボトムセル用のＣＶＤ装置２０のｉ層製膜室２２〜２
５において、高周波電力の周波数を従来の１３．５６Ｍ
Ｈｚから２７．１２ＭＨｚへと高くしたことにより、同
じ電力密度でも平均的な製膜速度が約１．５μｍ／ｈか
ら約２．６μｍ／ｈへと向上した。ただし、製膜領域内
での膜厚分布は±８％から±１３％へとやや大きくなっ
た。
ｉボトムセル用のＣＶＤ装置２０のｉ層製膜室２２〜２
５において、高周波電力の周波数を従来の１３．５６Ｍ
Ｈｚから２７．１２ＭＨｚへと高くしたことにより、同
じ電力密度でも平均的な製膜速度が約１．５μｍ／ｈか
ら約２．６μｍ／ｈへと向上した。ただし、製膜領域内
での膜厚分布は±８％から±１３％へとやや大きくなっ
た。
【００２２】また、Ｐｏｌｙ−Ｓｉボトムセル用のＣＶ
Ｄ装置２０の（ｎ2層＋ｐ層）製膜室２１およびｎ層製
膜室２６において、高周波電力の周波数を１３．５６Ｍ
Ｈｚとすることにより、平均的な製膜速度を約１．０μ
ｍ／ｈ程度に抑え、膜厚分布が±４％と均一性を十分確
保した製膜が可能となった。
Ｄ装置２０の（ｎ2層＋ｐ層）製膜室２１およびｎ層製
膜室２６において、高周波電力の周波数を１３．５６Ｍ
Ｈｚとすることにより、平均的な製膜速度を約１．０μ
ｍ／ｈ程度に抑え、膜厚分布が±４％と均一性を十分確
保した製膜が可能となった。
【００２３】ここで、ビルトインポテンシャルしたがっ
て開放端電圧（ＶOC）を確保するためにはｐ層、ｎ層と
もに２７ｎｍの最低膜厚が必要になる。従来、（ｎ2層
＋ｐ層）製膜室２１およびｎ層製膜室２６における高周
波電力の周波数を２７．１２ＭＨｚとした場合には、±
１０％程度の膜厚分布が生じるため膜厚の設定値を３０
ｎｍとしていた。これに対して、（ｎ2層＋ｐ層）製膜
室２１およびｎ層製膜室２６における高周波電力の周波
数を１３．５６ＭＨｚとした場合には、上記のように膜
厚分布は±４％となるため、２７ｎｍの最低膜厚を確保
するための設定膜厚は２８ｎｍで十分である。また、膜
厚分布が生じて厚くなったところでも膜厚は２９ｎｍと
推定される。したがって、ＶOCを低下させることなく、
吸収ロスの低下によりＪSCを増加させることができる。
具体的には、９１０ｍｍ×４５５ｍｍ（発電領域の面積
約３７００ｃｍ2）のモジュールで、ＪSCは従来の１
１．２ｍＡ／ｃｍ2から１１．６ｍＡ／ｃｍ2へと約３．
５％向上した。
て開放端電圧（ＶOC）を確保するためにはｐ層、ｎ層と
もに２７ｎｍの最低膜厚が必要になる。従来、（ｎ2層
＋ｐ層）製膜室２１およびｎ層製膜室２６における高周
波電力の周波数を２７．１２ＭＨｚとした場合には、±
１０％程度の膜厚分布が生じるため膜厚の設定値を３０
ｎｍとしていた。これに対して、（ｎ2層＋ｐ層）製膜
室２１およびｎ層製膜室２６における高周波電力の周波
数を１３．５６ＭＨｚとした場合には、上記のように膜
厚分布は±４％となるため、２７ｎｍの最低膜厚を確保
するための設定膜厚は２８ｎｍで十分である。また、膜
厚分布が生じて厚くなったところでも膜厚は２９ｎｍと
推定される。したがって、ＶOCを低下させることなく、
吸収ロスの低下によりＪSCを増加させることができる。
具体的には、９１０ｍｍ×４５５ｍｍ（発電領域の面積
約３７００ｃｍ2）のモジュールで、ＪSCは従来の１
１．２ｍＡ／ｃｍ2から１１．６ｍＡ／ｃｍ2へと約３．
５％向上した。
【００２４】このように出力特性の良好な太陽電池モジ
ュールを高歩留りで製造することができた。また、タク
トタイムを長くすることなく、高いスループットを達成
することができた。
ュールを高歩留りで製造することができた。また、タク
トタイムを長くすることなく、高いスループットを達成
することができた。
【００２５】
【発明の効果】以上詳述したように本発明によれば、ｉ
層の製膜速度が高く、かつｐ層およびｎ層の膜厚均一性
を確保することができ、特性の良好なポリシリコン光電
変換ユニットを高い生産性と高い歩留りで製膜すること
ができる。
層の製膜速度が高く、かつｐ層およびｎ層の膜厚均一性
を確保することができ、特性の良好なポリシリコン光電
変換ユニットを高い生産性と高い歩留りで製膜すること
ができる。
【図１】本発明の実施例において用いられたインライン
型プラズマＣＶＤ装置の構成を示す図。
型プラズマＣＶＤ装置の構成を示す図。
【図２】本発明に係るインライン型ＣＶＤ装置の各製膜
室における基板と電極と高周波電源の配置を示す断面
図。
室における基板と電極と高周波電源の配置を示す断面
図。
１ａ、１ｂ…ガラス基板 ２ａ、２ｂ…アノード ３ａ、３ｂ…カソード ４ａ、４ｂ…１３．５６ＭＨｚの高周波電源 ５ａ、５ｂ…２７．１２ＭＨｚの高周波電源 １０…ａ−Ｓｉトップセル用のＣＶＤ装置 １１…ｐ層製膜室 １２〜１７…ｉ層製膜室 １８…ｎ1層製膜室 ２０…Ｐｏｌｙ−Ｓｉボトムセル用のＣＶＤ装置 ２１…（ｎ2層＋ｐ層）製膜室 ２２〜２５…ｉ層製膜室 ２６…ｎ層製膜室
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4K030 BA29 BA30 BB03 CA06 FA01 GA12 JA12 JA18 KA30 LA16 5F045 AB03 AB04 AF07 BB02 BB09 CA13 DA52 DP11 DQ17 EH14 HA21 5F051 BA14 CA02 CA03 CA04 CA16 CA22 CB04 CB12 DA04 DA15
Claims (2)
- 【請求項１】 ｐ層、ｉ層およびｎ層を含むポリシリコ
ン光電変換層の製膜装置であって、ｐ層、ｉ層およびｎ
層を製膜するためのそれぞれ独立な製膜室を有し、ｉ層
の製膜室に周波数２７．１２ＭＨｚの高周波電源が設置
され、ｐ層およびｎ層の製膜室に周波数１３．５６ＭＨ
ｚの高周波電源が設置されていることを特徴とするポリ
シリコン光電変換層の製膜装置。 - 【請求項２】 ｐ層、ｉ層およびｎ層を含むポリシリコ
ン光電変換層の製膜方法であって、ｐ層の製膜室に反応
ガスを導入し周波数１３．５６ＭＨｚの高周波電力を供
給して放電させ２μｍ／ｈ以下の製膜速度でポリシリコ
ンを製膜してｐ層を形成する工程と、ｉ層の製膜室に反
応ガスを導入し周波数２７．１２ＭＨｚの高周波電力を
供給して放電させ２．５μｍ／ｈ以上の製膜速度でポリ
シリコンを製膜してｉ層を形成する工程と、ｎ層の製膜
室に反応ガスを導入し周波数１３．５６ＭＨｚの高周波
電力を供給して放電させ２μｍ／ｈ以下の製膜速度でポ
リシリコンを製膜してｎ層を形成する工程とを具備した
ことを特徴とするポリシリコン光電変換層の製膜方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001081073A JP2002280589A (ja) | 2001-03-21 | 2001-03-21 | ポリシリコン光電変換層の製膜装置および製膜方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001081073A JP2002280589A (ja) | 2001-03-21 | 2001-03-21 | ポリシリコン光電変換層の製膜装置および製膜方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002280589A true JP2002280589A (ja) | 2002-09-27 |
Family
ID=18937238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001081073A Pending JP2002280589A (ja) | 2001-03-21 | 2001-03-21 | ポリシリコン光電変換層の製膜装置および製膜方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002280589A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004036634A1 (ja) * | 2002-10-18 | 2004-04-29 | Ishikawajima-Harima Heavy Industries Co., Ltd. | 薄膜形成装置及び薄膜形成方法並びに薄膜形成システム |
-
2001
- 2001-03-21 JP JP2001081073A patent/JP2002280589A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004036634A1 (ja) * | 2002-10-18 | 2004-04-29 | Ishikawajima-Harima Heavy Industries Co., Ltd. | 薄膜形成装置及び薄膜形成方法並びに薄膜形成システム |
| CN100380592C (zh) * | 2002-10-18 | 2008-04-09 | 石川岛播磨重工业株式会社 | 薄膜形成装置、薄膜形成方法和薄膜形成系统 |
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