JP2002258906A - 演算処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 前段の演算処理の結果に前段と同一の演算処
理を施して複数段の演算処理を実行する小型の演算処理
回路を提供する。 【解決手段】 本発明に係る演算処理回路７は、２つの
乗算係数がそれぞれ格納された２つのレジスタ装置70
a、70bと、２つの入力端子及び１つの出力端子を具えた
１つの乗算器75と、前記係数の何れかの係数を乗算器75
に供給するセレクタ72aと、乗算器75の出力値が格納さ
れるレジスタ装置70eとを具えている。先ず、一方の係
数が乗算器75の一方の入力端子に供給され、乗算器75で
は、他方の入力端子から入力された値に該一方の係数が
乗算される。乗算器75の出力値は、レジスタ装置70eに
一旦格納された後、再び乗算器75の一方の入力端子に供
給される。このとき同時に、乗算器75の他方の入力端子
に他方の係数が供給され、乗算器75では、一方の入力端
子から入力された前回の出力値に該他方の係数が乗算さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、前段の演算処理の
結果に前段と同一の演算処理を施して複数段の演算処理
を実行する演算処理回路に関し、特に小型化の実現が可
能な演算処理回路に関するものである。

【０００２】

【従来の技術】図６は、従来のロボットに内蔵されてい
る制御装置(６)の構成を表わしている。該制御装置(６)
は、図示の如く、１枚のメインコントロールボード(２)
と、該メインコントロールボード(２)に接続された複数
枚の外部接続ボード(３)とを具えている。メインコント
ロールボード(２)にはマイクロコンピュータ(20)及びメ
モリ(22)が実装される一方、各外部接続ボード(３)には
ＦＰＧＡ(Field Programmable Gate Array)(33)が実装
されており、メインコントロールボード(２)のメモリ(2
2)には、各外部接続ボード(３)のＦＰＧＡ(33)に供給す
べき後述の設計データ、及びロボットとしての種々の動
作を実行するためのアプリケーションプログラムが格納
されている。各外部接続ボード(３)のＦＰＧＡ(33)は、
バス(５)を介してマイクロコンピュータ(20)に接続され
ると共に、設計データの信号線(50)を介してマイクロコ
ンピュータ(20)に接続されている。

【０００３】又、各外部接続ボード(３)のＦＰＧＡ(33)
には、制御の対象とする複数のモータ(４)がそれぞれド
ライバ(31)を介して接続されると共に、各モータ(４)の
出力軸に接続されたエンコーダ等のセンサ(図示省略)の
出力値が入力されるべきセンサインターフェース(32)が
接続されている。装置本体に電源が投入されると、或い
は装置本体をリセットするための操作が行なわれると、
メインコントロールボード(２)のマイクロコンピュータ
(20)は、メモリ(22)から設計データを読み出し、信号線
(50)を介して該設計データを各外部接続ボード(３)のＦ
ＰＧＡ(33)に供給する。この結果、各ＦＰＧＡ(33)に
は、各ＦＰＧＡに接続された複数のモータの動作をＰＷ
Ｍ制御する制御回路が形成されることになる。

【０００４】各ＦＰＧＡ(33)に形成される制御回路は、
所定の演算処理を実行して各モータドライバ(31)に対す
るＰＷＭ制御信号のデューティ比(スイッチング周期に
対するオン時間の比率)の値を出力する演算処理回路(図
示省略)と、演算処理回路の出力値に基づいて各モータ
ドライバ(31)に供給すべきＰＷＭ制御信号を作成するＰ
ＷＭ信号作成回路(図示省略)とを具えている。ＰＷＭ信
号作成回路によって作成された各ＰＷＭ制御信号は、各
モータ(４)のドライバ(31)に供給され、各ドライバ(31)
は、供給されたＰＷＭ制御信号に応じた大きさの駆動電
流をモータ(４)に供給する。この様にして、各モータ
(４)がＰＷＭ制御されることになる。

【０００５】上記演算処理回路は、各モータ(４)につい
てのデューティ比の値を導出する複数のデューティ比導
出部から構成されており、図７は、１つのデューティ比
導出部の伝達関数の構成を表わしている。メインコント
ロールボードのマイクロコンピュータからの指令値Ｘ１
と、モータに接続されたセンサからの出力値Ｙが減算部
(91)に入力され、前記指令値Ｘ１からセンサ出力値Ｙが
減算されて偏差Ｘ２が算出される。偏差Ｘ２は、第１比
例演算部(92)に入力されて係数“１／Ｔｉ”が乗算さ
れ、第１比例演算部(92)の出力値Ｘ３は、積分演算部(9
3)に入力されて積分が施される。積分演算部(93)の出力
値Ｘ４は、加算部(94)に入力されて前記偏差Ｘ２が加算
され、これによって得られる値Ｘ５は第２比例演算部(9
5)に入力される。第２比例演算部(95)では、入力された
値Ｘ５に係数“Ｋｐ”が乗算されて、デューティ比Ｘ６
が導出されることになる。

【０００６】

【発明が解決しようとする課題】しかしながら、図７に
示す従来の演算処理回路のデューティ比導出部は、２つ
の乗算器による演算によって２段の比例演算処理、即ち
第１比例演算部(92)の処理及び第２比例演算部(95)の処
理を実行しており、演算処理回路は、ＦＰＧＡに接続さ
れているモータ数の２倍の個数の乗算器を具えている。
この様に、従来の演算処理回路は、多数の論理素子から
構成される多数の乗算器を具えているため、回路規模が
大型である問題があった。即ち、多数の乗算器を具えた
演算処理回路をＦＰＧＡに形成するためには、多数の論
理素子が実装された大型のＦＰＧＡを採用しなければな
らなかった。本発明の目的は、前段の演算処理の結果に
前段と同一の演算処理を施して複数段の演算処理を実行
する小型の演算処理回路を提供することである。

【０００７】

【課題を解決する為の手段】本発明に係る演算処理回路
は、前段の演算処理の結果に前段と同一の演算処理を施
して、複数段の演算処理を実行するものであって、前記
複数段の演算処理に用いる複数の演算係数データが格納
された演算係数レジスタ手段と、演算係数データが入力
されるべき第１入力端子と、前段の演算結果データが入
力されるべき第２入力端子と、両入力端子に入力された
データを用いた所定の演算処理によって得られる演算結
果データを出力すべき出力端子とを具えた演算器と、前
記演算器の出力端子から得られる演算結果データを一旦
格納して、該演算結果データを前記演算器の第２入力端
子に供給する結果レジスタ手段と、前記演算係数レジス
タ手段に格納されている複数の演算係数データを順次、
選択的に演算器の第１入力端子に供給する選択手段とを
具えている。そして、前記結果レジスタ手段及び選択手
段は夫々、外部から供給されるクロック信号に基づき互
いに同期をとって、演算器に対する演算結果データの供
給動作及び演算器に対する演算係数データの供給動作を
実行する。

【０００８】本発明に係る演算処理回路においては、演
算器は、第１入力端子から供給された演算係数データと
第２入力端子から供給された演算結果データとを用い
て、所定の演算処理を実行する。所定の演算処理が実行
されて演算器の出力端子から出力された演算結果データ
は、結果レジスタ手段に一旦格納された後、該演算器の
第２入力端子に供給される。又、選択手段の動作によっ
て、演算係数レジスタ手段に格納されている複数の演算
係数データが選択的に演算器の第１入力端子に供給され
る。ここで、結果レジスタ手段による演算結果データの
供給動作と選択手段による演算係数データの供給動作は
同期がとられており、演算器は、供給された演算結果デ
ータと演算係数データとを用いて、再び所定の演算処理
を実行する。この様にして、結果レジスタ手段による演
算結果データの供給動作、選択手段による演算係数デー
タの供給動作、及び演算器による所定の演算処理が繰り
返されることによって、複数段の演算処理が実行される
ことになる。上記演算処理回路によれば、上述の如く１
つの演算器によって複数段の演算処理が実行されるの
で、演算処理の段数分の演算器は不要であり、演算処理
の段数分の演算器が用いられていた従来の演算処理回路
に比べて、回路本体を小型化することが出来る。

【０００９】具体的には、前記演算係数レジスタ手段は
複数のレジスタによって構成され、前記選択手段は、セ
レクタであって、演算係数レジスタ手段の複数のレジス
タが接続された複数の入力端子と、前記演算器の第１入
力端子に接続された１つの出力端子とを具え、前記複数
の入力端子の内、何れか１つの入力端子が選択的に前記
１つの出力端子に接続される。

【００１０】上記具体的構成においては、演算係数レジ
スタ手段を構成する複数のレジスタの内、選択手段の出
力端子と接続状態にある１つの入力端子に接続されたレ
ジスタの演算係数データが演算器の第１入力端子に供給
される。従って、外部からのクロック信号に応じて、選
択手段の入力端子が選択的に出力端子に接続されること
によって、演算係数レジスタ手段の複数のレジスタに格
納されている複数の演算係数データが順次、選択的に演
算器の第１入力端子に供給されることになる。

【００１１】

【発明の効果】本発明に係る演算処理回路によれば、回
路規模を小型化することが出来る。

【００１２】

【発明の実施の形態】以下、本発明を図１に示すロボッ
トの制御装置(１)に実施した形態につき、図面に沿って
具体的に説明する。図１は、本発明を実施したロボット
に内蔵されている制御装置(１)の構成を表わしている。
該制御装置(１)は、図示の如く、１枚のメインコントロ
ールボード(２)と、該メインコントロールボード(２)に
接続された複数枚の外部接続ボード(３)とを具えてい
る。メインコントロールボード(２)にはマイクロコンピ
ュータ(20)及びメモリ(21)が実装される一方、各外部接
続ボード(３)にはＦＰＧＡ(30)が実装されており、メイ
ンコントロールボード(２)のメモリ(21)には、各外部接
続ボード(３)のＦＰＧＡ(30)に供給すべき設計データ、
及びロボットとしての種々の動作を実行するためのアプ
リケーションプログラムが格納されている。各外部接続
ボード(３)のＦＰＧＡ(30)は、バス(５)及び設計データ
の信号線(50)を介してマイクロコンピュータ(20)に接続
されている。

【００１３】又、各外部接続ボード(３)のＦＰＧＡ(30)
には、制御の対象とする複数のモータ(４)がそれぞれド
ライバ(31)を介して接続されると共に、各モータ(４)の
出力軸に接続されたエンコーダ等のセンサ(図示省略)の
出力値が入力されるべきセンサインターフェース(32)が
接続されている。装置本体に電源が投入されると、或い
は装置本体をリセットするための操作が行なわれると、
メモリ(21)から設計データが読み出され、該設計データ
は、信号線(50)を介して各外部接続ボード(３)のＦＰＧ
Ａ(30)に供給される。この結果、各ＦＰＧＡ(30)には、
各ＦＰＧＡ(30)に接続された複数のモータの動作をＰＷ
Ｍ制御する制御回路が形成されることになる。

【００１４】図２は、上記各ＦＰＧＡ(30)に形成される
制御回路の構成を表わしている。該制御回路は、図示の
如く、演算処理回路(７)、ＦＰＧＡとモータドライバと
の接続軸の軸数分のレジスタからなるＤＵＴＹレジスタ
装置(34)、制御周期カウンタ(35)、及び前記軸数分の比
較器からなるＰＷＭ信号作成回路(36)から構成されてい
る。演算処理回路(７)からは、各モータドライバに対す
るＰＷＭ制御信号のデューティ比の値が出力され、出力
された各値は、ＤＵＴＹレジスタ装置(34)の各レジスタ
に一旦格納された後、ＰＷＭ信号作成回路(36)の各比較
器に供給される。ＰＷＭ信号作成回路(36)では、各デュ
ーティ比の値に基づいて各モータドライバに対するＰＷ
Ｍ制御信号が作成され、作成されたＰＷＭ制御信号は、
制御周期カウンタ(35)の出力値に基づいて所定のタイミ
ングで各モータドライバに供給される。この様にして、
ＦＰＧＡに接続された複数のモータがＰＷＭ制御される
ことになる。

【００１５】上記演算処理回路(７)は、積分時間レジス
タ装置(70a)、比例ゲインレジスタ装置(70b)、リファレ
ンスレジスタ装置(70c)、フィードバックレジスタ装置
(70d)、積分レジスタ装置(70e)及び積和演算器(71)から
構成されている。前記複数のレジスタ装置(70a)〜(70e)
は夫々、ＦＰＧＡとモータドライバとの接続軸の軸数分
のレジスタを具えており、積分時間レジスタ装置(70a)
の各レジスタには、積分時間係数“１／Ｔｉ”が格納さ
れ、比例ゲインレジスタ装置(70b)の各レジスタには、
比例係数“Ｋｐ”が格納されている。又、リファレンス
レジスタ装置(70c)の各レジスタには、マイクロコンピ
ュータからの指令値が格納され、フィードバックレジス
タ装置(70d)の各レジスタには、各モータに接続された
センサの出力値が格納される。更に、積分レジスタ装置
(70e)の各レジスタには、後述の如く演算処理の実行中
に得られる値が格納される。上述のレジスタ装置(70a)
〜(70e)は夫々、マイクロコンピュータから入力される
書込みアドレス及び読出しアドレスに基づいて、各レジ
スタに対する書込み処理及び読出し処理を実行する。

【００１６】積和演算器(71)は、２つのセレクタ(72a)
(72b)、１つの減算器(73)、２つの加算器(74a)(74b)、
１つの乗算器(75)、及び１つのレジスタ(76)から構成さ
れている。第１セレクタ(72a)の２つの入力端子Ａ、Ｂ
には夫々、前記積分時間レジスタ装置(70a)の出力端子
及び比例ゲインレジスタ装置(70b)の出力端子が接続さ
れ、該セレクタ(72a)の１つの出力端子は、乗算器(75)
の２つの入力端子の内、一方の入力端子に接続されてい
る。又、減算器(73)の２つの入力端子には夫々、前記リ
ファレンスレジスタ装置(70c)の出力端子及びフィード
バックレジスタ装置(70d)の出力端子が接続され、該減
算器(73)の１つの出力端子は、第１加算器(74a)の２つ
の入力端子の内、一方の入力端子に接続されている。

【００１７】第１加算器(74a)の１つの出力端子は、前
記乗算器(75)の他方の入力端子に接続されており、該乗
算器(75)の出力端子は、前記ＤＵＴＹレジスタ装置(34)
に接続されると共に、第２加算器(74b)の２つの入力端
子の内、一方の入力端子に接続されている。第２加算器
(74b)の１つの出力端子は、前記積分レジスタ装置(70e)
の入力端子に接続されており、該装置(70e)の出力端子
は、第２加算器(74b)の他方の入力端子に接続されると
共に、第２セレクタ(72b)の２つの入力端子Ａ，Ｂの
内、一方の入力端子Ｂに接続されている。第２セレクタ
(72b)の他方の入力端子Ａには、レジスタ(76)が接続さ
れており、該セレクタ(72b)の出力端子は、前記第１加
算器(74a)の他方の入力端子に接続されている。前記レ
ジスタ(76)には、ゼロの値が格納されている。

【００１８】図３は、上記演算処理回路(７)の伝達関数
の構成を表わしている。上記演算処理回路(７)の伝達関
数は、従来の演算処理回路を構成する図７に示す１つの
デューティ比導出部の伝達関数と同一であって、減算部
(81)、第１比例演算部(82)、積分演算部(83)、加算部(8
4)及び第２比例演算部(85)から構成されている。

【００１９】上記演算処理回路(７)によるデューティ比
導出の手法について、図２及び図３に基づき具体的に説
明する。尚、以下では、１つのモータについてのデュー
ティ比を導出する際の手法について説明する。リファレ
ンスレジスタ装置(70c)及びフィードバックレジスタ装
置(70d)から夫々、指令値Ｘ１及びセンサ出力値Ｙを減
算器(73)に入力して、指令値Ｘ１からセンサ出力値Ｙを
減算し、減算器(73)の出力値を第１加算器(74a)に入力
する。ここで、減算器(73)の出力値は、図３に示す減算
部(81)の偏差Ｘ２に対応する。このとき、第２セレクタ
(72b)を入力端子Ａが出力端子に接続された状態に切り
換えて、レジスタ(76)からのゼロの値を第１加算器(74
a)に入力する。

【００２０】第１加算器(74a)では、減算器(73)の出力
値Ｘ２にレジスタ(76)からのゼロの値を加算して、第１
加算器(74a)の出力値Ｘ２を乗算器(75)に入力する。こ
のとき、第１セレクタ(72a)を入力端子Ａが出力端子に
接続された状態に切り換えて、積分時間レジスタ装置(7
0a)の積分時間係数“１／Ｔｉ”を乗算器(75)に入力す
る。

【００２１】乗算器(75)では、第１加算器(74a)の出力
値Ｘ２に積分時間係数“１／Ｔｉ”を乗算して、乗算器
(75)の出力値を第２加算器(74b)に入力する。ここで、
乗算器(75)の出力値は、図３に示す第１比例演算部(82)
の出力値Ｘ３に対応する。又、第２加算器(74b)には、
積分レジスタ装置(70e)の出力値、即ち第２加算器(74b)
の前回の出力値を入力する。第２加算器(74b)では、乗
算器(75)の出力値Ｘ３に積分レジスタ装置(70e)の出力
値を加算して、第２加算器(74b)の出力値を積分レジス
タ装置(70e)に格納する。

【００２２】次に、第２セレクタ(72b)を入力端子Ｂが
出力端子に接続された状態に切り換えて、積分レジスタ
装置(70e)の出力値を第１加算器(74a)に入力する。ここ
で、積分レジスタ装置(70e)の出力値は、図３に示す積
分演算部(83)の出力値Ｘ４に対応する。第１加算器(74
a)では、減算器(73)の出力値Ｘ２に積分レジスタ装置(7
0e)の出力値Ｘ４を加算して、第１加算器(74a)の出力値
を乗算器(75)に入力する。ここで、第１加算器(74a)の
出力値は、図３に示す加算部(84)の出力値Ｘ５に対応す
る。このとき、第１セレクタ(72a)を入力端子Ｂが出力
端子に接続された状態に切り換えて、比例ゲインレジス
タ装置(70b)の比例係数“Ｋｐ”を乗算器(75)に入力す
る。

【００２３】乗算器(75)では、第１加算器(74a)の出力
値Ｘ５に比例係数“Ｋｐ”を乗算して、乗算器(75)の出
力値をＤＵＴＹレジスタ装置(34)に供給する。ここで、
乗算器(75)の出力値は、図３に示す第２比例演算部(85)
の出力値Ｘ６に対応する。この様にして、１つのモータ
についてのデューティ比の値を導出する。

【００２４】図４は、上記デューティ比導出を実現する
ための演算処理回路(７)の各動作のタイミングを表わし
ている。尚、該演算処理回路(７)を構成するレジスタや
演算器には夫々、クロック信号発生器(図示省略)が接続
されており、各レジスタや各演算器は、クロック信号発
生器から供給されるクロック信号に基づいて所定の動作
を実行する。以下では、１制御サイクルにおいて、第１
軸目のモータについてのデューティ比を導出するための
各動作のタイミングについて説明する。第２軸目以降の
各動作は、第１軸目の各動作から１クロックサイクルだ
け遅らせて、連続的に順次実行される。第ｎ番目の制御
サイクルにおける最初のクロックサイクルにて、リファ
レンスレジスタ装置(70c)及びフィードバックレジスタ
装置(70d)から夫々、指令値Ｘ１及びセンサ出力値Ｙが
出力され、２番目のクロックサイクルでは、指令値Ｘ１
及びセンサ出力値Ｙを用いて減算器(73)による演算が実
行される。このとき、第２セレクタ(72b)は、入力端子
Ａが出力端子に接続された状態に切り替わって、レジス
タ(76)のゼロの値が第１加算器(74a)に入力される。続
いて３番目のクロックサイクルでは、減算器(73)の出力
値Ｘ２とレジスタ(76)のゼロの値とを用いて第１加算器
(74a)による演算が実行されると同時に、積分時間レジ
スタ装置(70e)から積分時間係数“１／Ｔｉ”が出力さ
れる。このとき、第１セレクタ(72a)は、入力端子Ａが
出力端子に接続された状態に切り替わって、前記積分時
間レジスタ装置(70e)から出力された積分時間係数が乗
算器(75)に入力される。

【００２５】４番目のクロックサイクルでは、第１加算
器(74a)の出力値Ｘ２と積分時間係数とを用いて乗算器
(75)による演算が実行されると同時に、積分レジスタ装
置(70e)から第１軸目のレジスタに格納されている値が
出力される。次の５番目のクロックサイクルでは、乗算
器(75)の出力値Ｘ３と積分レジスタ装置(70e)の出力値
とを用いて第２加算器(74b)による演算が実行され、６
番目のクロックサイクルでは、第２加算器(74b)の出力
値が積分レジスタ装置(70e)に格納される。

【００２６】又、上記積分レジスタ装置(70e)から最後
の第ｉ軸目のレジスタに格納されている値が出力される
クロックサイクルでは、リファレンスレジスタ装置(70
c)及びフィードバックレジスタ装置(70d)から夫々、指
令値Ｘ１及びセンサ出力値Ｙが出力され、次のクロック
サイクルでは、指令値Ｘ１及びセンサ出力値Ｙとを用い
て減算器(73)による演算が実行されると共に、積分レジ
スタ装置(70e)から第１軸目のレジスタに格納されてい
る値が出力される。この様に、リファレンスレジスタ装
置(70c)及びフィードバックレジスタ装置(70d)の２回目
の出力動作を上述のタイミングで実行することによっ
て、積分レジスタ装置(70e)の第ｉ軸目についての１回
目の出力動作に連続して第１軸目についての２回目の出
力動作を実行することが出来る。そして、このとき、第
２セレクタ(72b)は、入力端子Ｂが出力端子に接続され
た状態に切り替わって、積分レジスタ装置(70e)の出力
値Ｘ４が第１加算器(74a)に入力される。

【００２７】次のクロックサイクルでは、減算器(73)の
出力値Ｘ２と積分レジスタ装置(70e)の出力値Ｘ４とを
用いて第１加算器(74a)による演算が実行されると共
に、比例ゲインレジスタ装置(70b)から比例係数“Ｋ
ｐ”が出力される。ここで、リファレンスレジスタ装置
(70c)及びフィードバックレジスタ装置(70d)の２回目の
出力動作を上述のタイミングで実行して、減算器(73)に
よる演算動作と積分レジスタ装置(70e)の出力動作とを
同じクロックサイクルで実行することによって、減算器
(73)の出力値Ｘ２を一旦、レジスタに格納することな
く、次のクロックサイクルで第１加算器(74a)による加
算処理を実行することが出来る。そして、このとき、第
１セレクタ(72a)は、入力端子Ｂが出力端子に接続され
た状態に切り替わって、比例ゲインレジスタ装置(70b)
から出力された比例係数“Ｋｐ”が乗算器(75)に入力さ
れる。次のクロックサイクルでは、第１加算器(74a)の
出力値Ｘ５と比例係数“Ｋｐ”とを用いて乗算器(75)に
よる演算が実行され、更に次のクロックサイクルでは、
乗算器(75)の出力値Ｘ６がＤＵＴＹレジスタ装置(34)に
格納される。上述のタイミングで各動作が実行されるこ
とによって、第１軸目のモータについてのデューティ比
の値Ｘ６が導出されることになる。そして、第１軸目の
デューティ比の値に連続して、第２軸目以降の各モータ
についてのデューティ比の値が順次、導出される。

【００２８】この様にして、本実施例の制御回路におい
ては、１制御サイクル内に、全軸のモータ(４)について
のデューティ比の値が順次導出されてＤＵＴＹレジスタ
装置(34)に格納され、これらのデューティ比の値は、図
示の如くＰＷＭ信号作成回路(36)に同時に供給される。
その後、図５に示す如く、次の制御サイクルにおける最
初のクロックサイクルで、ＰＷＭ信号作成回路(36)から
全軸のモータについて前記デューティ比の値に応じた波
形のＰＷＭ制御信号が同時に出力される。

【００２９】本実施例の演算処理回路(７)は、上述の如
く１つの乗算器(75)による演算が２回実行されることに
よって、図３に示す２段の比例演算処理、即ち第１比例
演算部(82)の処理及び第２比例演算部(85)の処理が実行
される。従って、従来の演算処理回路のデューティ比導
出部のように、２段の比例演算処理をそれぞれ実行する
２つの乗算器を設ける必要はない。又、本実施例の演算
処理回路(７)によれば、第２軸目以降についてのデュー
ティ比導出の各動作が、図４に示す如く第１軸目の各動
作から１クロックサイクルだけ遅らせて第１軸目の各動
作に連続的に順次実行されるので、１つの軸についての
デューティ比導出の一連動作が終了してから次の軸につ
いての一連動作が開始される構成に比べて、全軸につい
てのデューティ比を導出するために必要な時間が短縮さ
れ、１制御周期内に全軸についてのデューティ比が導出
される。従って、従来の演算処理回路のように、２つの
乗算器を具えた複数のデューティ比導出部によって回路
を構成する必要もない。本実施例の演算処理回路(７)
は、図２に示す如く１つのみの乗算器(75)を具えている
にすぎず、ＦＰＧＡ(３)に接続されているモータ数の２
倍の個数の乗算器を具えた従来の演算処理回路に比べ
て、回路を構成している論理素子は少ない。従って、従
来のロボットに比べて、実装されている論理素子の少な
い小型のＦＰＧＡ(30)の採用が可能となる。

【００３０】尚、本発明の各部構成は上記実施の形態に
限らず、特許請求の範囲に記載の技術的範囲内で種々の
変形が可能である。例えば、上記実施の形態において
は、外部接続ボード(３)にＦＰＧＡ(30)を実装して、装
置本体に電源が投入されたとき、及び装置本体をリセッ
トするための操作が行なわれたときにＦＰＧＡ(30)に制
御回路を形成する構成を採用しているが、これに拘わら
ず、既に制御回路が形成された基板を外部接続ボード
(３)に実装する構成を採用することも可能である。

【図面の簡単な説明】

【図１】本発明を実施したロボットの制御装置の構成を
表わすブロック図である。

【図２】上記制御装置の各ＦＰＧＡに形成される制御回
路の構成を表わす図である。

【図３】本実施例の演算処理回路の伝達関数の構成を表
わす図である。

【図４】上記制御回路の各動作のタイミングを表わすタ
イミングチャートである。

【図５】ＰＷＭ信号作成回路から複数のモータドライバ
に対するＰＷＭ制御信号が出力されるタイミングを表わ
すタイミングチャートである。

【図６】従来のロボットの制御装置の構成を表わすブロ
ック図である。

【図７】従来の演算処理回路を構成する１つのデューテ
ィ比導出部の伝達関数の構成を表わす図である。

【符号の説明】

(１) 制御装置 (２) メインコントロールボード (20) マイクロコンピュータ (３) 外部接続ボード (30) ＦＰＧＡ (36) ＰＷＭ信号作成回路 (４) モータ (７) 演算処理回路 (71) 積和演算器 (70a) 積分時間レジスタ装置 (70b) 比例ゲインレジスタ装置 (70c) リファレンスレジスタ装置 (70d) フィードバックレジスタ装置 (70e) 積分レジスタ装置 (72a) 第１セレクタ (72b) 第２セレクタ (75) 乗算器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 前段の演算処理の結果に前段と同一の演
   算処理を施して、複数段の演算処理を実行する演算処理
   回路において、 前記複数段の演算処理に用いる複数の演算係数データが
   格納された演算係数レジスタ手段と、 演算係数データが入力されるべき第１入力端子と、前段
   の演算結果データが入力されるべき第２入力端子と、両
   入力端子に入力されたデータを用いた所定の演算処理に
   よって得られる演算結果データを出力すべき出力端子と
   を具えた演算器と、 前記演算器の出力端子から得られる演算結果データを一
   旦格納して、該演算結果データを前記演算器の第２入力
   端子に供給する結果レジスタ手段と、 前記演算係数レジスタ手段に格納されている複数の演算
   係数データを順次、選択的に演算器の第１入力端子に供
   給する選択手段とを具え、前記結果レジスタ手段及び選
   択手段は夫々、外部から供給されるクロック信号に基づ
   き互いに同期をとって、演算器に対する演算結果データ
   の供給動作及び演算器に対する演算係数データの供給動
   作を実行することを特徴とする演算処理回路。
2. 【請求項２】 前記演算係数レジスタ手段は複数のレジ
   スタによって構成され、前記選択手段は、セレクタであ
   って、演算係数レジスタ手段の複数のレジスタが接続さ
   れた複数の入力端子と、前記演算器の第１入力端子に接
   続された１つの出力端子とを具え、前記複数の入力端子
   の内、何れか１つの入力端子が選択的に前記１つの出力
   端子に接続される請求項１に記載の演算処理回路。