CN112380799A - 基于siou的微总线型dsp电路架构 - Google Patents

基于siou的微总线型dsp电路架构 Download PDF

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Abstract

本发明公开了一种基于SIOU的微总线型DSP电路架构，包括SIOU微总线和至少一个信号运算单元，SIOU微总线包括串行输入输出单元，至少一个信号运算单元挂接在SIOU微总线上。SIOU微总线的数据输入端用于输入数据信号，至少一个信号运算单元用于对输入的数据信号进行运算，SIOU微总线的数据输出端用于输出运算后的数据信号，SIOU微总线的控制输入端用于输入FPGA芯片传送的控制信号。相较于现有技术，本发明通过采用串行输入输出单元，可以以单列或多列、单行或多行、或行列组合形式在FPGA芯片架构中配置微总线型DSP电路，实现了挂载的信号运算单元功能可选以及信号运算单元数量可灵活挂载，电路结构灵活，适用于精度和速度及功耗要求较高的场景中。

Description

基于SIOU的微总线型DSP电路架构
技术领域
本发明涉及集成电路设计技术领域，尤其涉及一种基于SIOU的微总线型DSP电路架构。
背景技术
数字信号处理(Digital Signal Processing,DSP)技术在包括计算机、通信、图像处理及人工智能等领域得到了广泛应用。通用的数字信号处理器无法灵活高效地适用于各种应用。在FPGA(Field Programmable Gate Arrary,现场可编程门阵列)中使用可编程逻辑可以实现各种数字信号处理中的功能，但是对于精度、速度及功耗要求较高的应用中，其劣势显露无疑。为此，通过在FPGA中嵌入硬核DSP实现数字信号处理功能，使其可以应用于精度、速度及功耗要求较高的场景中。然而，如图1所示，现有的FPGA结构中DSP数据处理流均大致采用加乘加的结构，存在结构单一且运算单元数量固定的问题。
发明内容
本发明目的在于，提供一种基于SIOU的微总线型DSP电路架构，通过基于串行输入输出单元(Serial Input Output Unit,SIOU)的微总线结构上挂载多种信号运算单元(Signal Processing Unit,SPU)，实现灵活的DSP结构，根据需要选择挂载单元的功能及数量，并可灵活拼接各信号运算单元以实现各种组合功能。
为实现上述目的，本发明实施例提供的基于SIOU的微总线型DSP电路架构，包括SIOU微总线和至少一个信号运算单元，所述SIOU微总线包括串行输入输出单元，至少一个所述信号运算单元挂接在所述SIOU微总线上；
所述SIOU微总线的数据输入端用于输入数据信号，至少一个所述信号运算单元用于对输入的数据信号进行运算，所述SIOU微总线的数据输出端用于输出运算后的数据信号，所述SIOU微总线的控制输入端用于输入FPGA芯片传送的控制信号。
在某一个实施例中，所述串行输入输出单元包括寄存器选择器阵列；
所述寄存器选择器阵列包括多级寄存器和多路选择器，多级所述寄存器级联，且各级所述寄存器的输出端分别与所述多路选择器的多路输入端相连接，首级所述寄存器用于输入初始数据信号，所述多路选择器用于接收所述初始数据信号以及多级所述寄存器输出的数据信号，并进行选择输出。
在某一个实施例中，各级所述寄存器包括一个D触发器和多个四路选择器；
所述D触发器的输入端用于接收初始数据信号或上一级所述寄存器输出的数据信号，所述D触发器的时钟信号输入端用于接收时钟信号，所述D触发器的使能端、复位端、置位端分别与多个所述四路选择器的输出端相连接，所述D触发器的输出端与下一级所述寄存器的输入端或所述多路选择器的多路输入端相连接。
在某一个实施例中，所述多路选择器的控制输入端所输入的控制端信号为所述FPGA芯片工作时变化的动态选择，或者为所述FPGA芯片上电加载后就固定的静态选择。
在某一个实施例中，所述寄存器选择器阵列的数量为多个，多个所述寄存器选择器阵列的数量与多个所输入的数据信号的数量一一对应，并用于分别寄存和选择多个输入的数据信号，并分别输出至至少一个所述信号运算单元。
或者，所述寄存器选择器阵列的数量为一个，一个所述寄存器选择器阵列用于寄存和选择多个输入的数据信号，并输出至至少一个所述信号运算单元。
在某一个实施例中，所述寄存器选择器阵列还用于接收多个所述信号运算单元的输出，以对运算后的数据信号进行拼接。
在某一个实施例中，所述信号运算单元为多个，多个所述信号运算单元的功能不同；
每个所述信号运算单元独立对输入的数据信号进行运算；或者，下一个所述信号运算单元还用于接收上一个所述信号运算单元的输出，以对上一个所述信号运算单元运算后的数据信号进行运算。
在某一个实施例中，多个所述信号运算单元包括两数加减器、二进制补码乘法器、三输入带进位加法器和逻辑运算器。
在某一个实施例中，所述三输入带进位加法器包括四个二路选择器、四个功能单元和一个三路加减器；
四个所述功能单元分别与四个所述二路选择器的其中一个输入端相连接，其中三个所述二路选择器的输出端分别与所述三路加减器的三路输入端相连接，最后一个所述二路选择器的输出端与所述三路加减器的进位输入端相连接，所述三路加减器的控制输入端与所述FPGA芯片相连接。
在某一个实施例中，四个所述功能单元分别为扩展单元、移位单元、常数单元和取反单元。
相较于现有技术，本发明实施例中的基于SIOU的微总线型DSP电路架构，通过采用串行输入输出单元，可以以单列或多列、单行或多行、或行列组合形式在可编程逻辑阵列(Field Programmable Gate Array,FPGA)芯片架构中配置微总线型DSP电路，实现了挂载的信号运算单元功能可选以及信号运算单元数量可灵活挂载，电路结构灵活，适用于精度和速度及功耗要求较高的场景中。
附图说明
为了更清楚地说明本发明的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中的加乘加DSP结构示意图；
图2是本发明某一实施例提供的基于SIOU的微总线型DSP电路整体架构示意图；
图3是本发明某一实施例提供的基于SIOU的微总线型DSP电路架构中的SIOU微总线结构示意图；
图4是本发明某一实施例提供的基于SIOU的微总线型DSP电路架构中的REG控制信号选择结构示意图；
图5是本发明某一具体实施例提供的基于SIOU的微总线型DSP电路整体架构示意图；
图6是本发明某一实施例提供的两数加减器AU电路结构示意图；
图7是本发明某一实施例提供的三输入带进位加法器TU电路结构示意图；
图8是本发明某一实施例提供的二进制补码乘法器MU电路结构示意图；
图9是本发明某一实施例提供的逻辑运算器LU电路结构示意图；
图10是本发明另一实施例提供的三输入带进位加法器TU电路结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应当理解，文中所使用的步骤编号仅是为了方便描述，不对作为对步骤执行先后顺序的限定。
应当理解，在本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。
术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
请参阅图2，图2是本发明某一实施例提供的基于SIOU的微总线型DSP电路架构示意图。
本发明实施例提供的基于SIOU的微总线型DSP电路架构，包括SIOU微总线和至少一个信号运算单元。所述SIOU微总线包括串行输入输出单元，至少一个所述信号运算单元挂接在所述SIOU微总线上。所述SIOU微总线的数据输入端用于输入数据信号，至少一个所述信号运算单元用于对输入的数据信号进行运算，所述SIOU微总线的数据输出端用于输出运算后的数据信号，所述SIOU微总线的控制输入端用于输入FPGA芯片传送的控制信号。
其中，本发明实施例中的DSP电路架构以SIOU(Serial Input Output Unit,串行输入输出单元)微总线作为控制核心。如图2所示，SIOU微总线上可以挂接m个(m≥1)信号运算单元(Signal Processing Unit,SPU)，而每个SPU的功能可以相同或不同，以实现多种灵活的DSP功能。如此，本发明实施例中的DSP电路架构可实现信号运算单元的功能选择或数量选择，配置灵活，适用于精度和速度及功耗要求较高的场景中。
具体地，SIOU微总线的数据输入端用于与数据信号产生模块相连接，以接入数据信号(DATA_IN)，SIOU微总线的控制输入端用于接入FPGA芯片传送的控制信号(CTRL)，m个信号运算单元分别对所接入的数据信号(DATA_IN)进行运算，SIOU微总线的数据输出端输出运算后的数据信号(DATA_OUT)。
因此，相较于现有技术，本发明实施例中的基于SIOU的微总线型DSP电路架构，通过采用串行输入输出单元，可以以单列或多列、单行或多行、或行列组合形式在可编程逻辑阵列(Field Programmable Gate Array,FPGA)芯片架构中配置微总线型DSP电路，实现了挂载的信号运算单元功能可选以及信号运算单元数量可灵活挂载，电路结构灵活，适用于精度和速度及功耗要求较高的场景中。
请参阅图3，图3是本发明某一实施例提供的基于SIOU的微总线型DSP电路架构中的SIOU微总线结构示意图。
如图3所示，所述串行输入输出单元包括寄存器选择器阵列，所述寄存器选择器阵列包括多级寄存器和多路选择器。多级所述寄存器级联，且各级所述寄存器的输出端分别与所述多路选择器的多路输入端相连接，首级所述寄存器用于输入初始数据信号，所述多路选择器用于接收所述初始数据信号以及多级所述寄存器输出的数据信号，并进行选择输出。
在本发明实施例中，SIOU微总线的数据输入端所接入的数据信号(DATA_IN)，通过寄存器选择器阵列(REGMUX ARRAY)实现输入信号的寄存和选择功能。
具体地，寄存器选择器阵列包括寄存器和选择器。寄存器有数据输入D、输出Q、时钟CLK、使能CE、复位RST、置位SET等一种或多种控制信号。每一个控制信号，可以是直接输入，或者是通过多路选择器选择从不同的外部控制信号输入控制。
REGMUX包括任意n级(n≥0)的寄存器(register or reg)锁存，n级寄存器数据位宽为w，w≥1。n级寄存器输出和初始输入信号一起送到n路(n≥0)选择器(multiplexer ormux)来决定哪一个信号最终输出。
需要说明的是，当n＝0时，SIOU微总线的信号输入端直接与SIOU微总线的信号输出端连接，没有REGMUX。
当n＞0时，如图3所示，n级寄存器(REG1、REG2、……、REGn)级联，且各级寄存器的输出端分别与多路选择器的多路输入端相连接。初始数据信号分别输入至首级寄存器REG1和多路连接器的0路通道，而多路选择器的其他路通道(1路至n路)分别接入剩余级(REG2、……、REGn)寄存器输出的数据信号。如此，SIOU微总线内部将输入数据信号通过n级寄存器和n路选择器产生输出信号，实现输入数据信号的寄存和选择功能。此外，本发明实施例中的基于SIOU的微总线型DSP电路架构也可灵活选择流水寄存器级数，在此不做具体限定。
请参阅图3，在某一个实施例中，所述多路选择器的控制输入端所输入的控制端信号SEL为所述FPGA芯片工作时变化的动态选择，或者为所述FPGA芯片上电加载后就固定的静态选择。
请参阅图4，图4是本发明某一实施例提供的基于SIOU的微总线型DSP电路架构中的REG控制信号选择结构示意图，该REG结构为具有CE、RST、SET端口，并且每个控制信号有四路外部信号选择。
如图4所示，各级所述寄存器包括一个D触发器和多个四路选择器。所述D触发器的输入端D用于接收初始数据信号或上一级所述寄存器输出的数据信号，所述D触发器的时钟信号输入端CLK用于接收时钟信号，所述D触发器的使能端CE、复位端RST、置位端SET分别与多个所述四路选择器的输出端相连接，所述D触发器的输出端Q与下一级所述寄存器的输入端或所述多路选择器的多路输入端相连接。
在本发明实施例中，寄存器REG基于一个D触发器和多个四路选择器进行实现。
具体地，D触发器的输入端D与数据信号产生模块或者上一级寄存器REG的输入端相连接，以接入初始数据信号或上一级寄存器REG输出的数据信号。D触发器的时钟信号输入端CLK与时钟信号产生模块相连接，以接入时钟信号。D触发器的使能端CE、复位端RST、置位端SET分别与多个四路选择器的输出端相连接，以分别接入使能信号、复位信号和置位信号。D触发器的输出端Q与下一级寄存器REG的输入端或多路选择器的多路输入端相连接，以将对应的数据信号输出至下一级寄存器REG或者对应的多路选择器。
在其中一个实施例中，所述寄存器选择器阵列的数量为多个，多个所述寄存器选择器阵列的数量与多个所输入的数据信号的数量一一对应，并用于分别寄存和选择多个输入的数据信号，并分别输出至至少一个所述信号运算单元。
在另外一个实施例中，所述寄存器选择器阵列的数量为一个，一个所述寄存器选择器阵列用于寄存和选择多个输入的数据信号，并输出至至少一个所述信号运算单元。
在上述两个实施例中，多个所输入的数据信号的数量为多个，每个信号可以配置独立的REGMUX，或者一组信号以总线的形式统一配置一组REGMUX，形成REGMUX ARRAY。如此，可灵活配置REGMUX，形成REGMUX ARRAY，数据信号通过REGMUX ARRAY到达各个信号运算单元，满足了实际电路需求。
在某一个实施例中，所述寄存器选择器阵列还用于接收多个所述信号运算单元的输出，以对运算后的数据信号进行拼接。
在现有的加乘加的DSP结构中，DSP除了存在结构单一且运算单元数量固定的问题，还存在无法提供各种功能的灵活组合的问题。
在本发明实施例中，数据信号除了能通过寄存器选择器阵列到达各个信号运算单元，同时寄存器选择器阵列还能接收各个信号运算单元的输出，实现功能拼接，适用于精度和速度及功耗要求较高的场景中。
请参阅图5，图5是本发明某一具体实施例提供的基于SIOU的微总线型DSP电路整体架构示意图。如图5所示，所述信号运算单元为多个，多个所述信号运算单元的功能不同。每个所述信号运算单元独立对输入的数据信号进行运算；或者，下一个所述信号运算单元还用于接收上一个所述信号运算单元的输出，以对上一个所述信号运算单元运算后的数据信号进行运算。
可以理解，SIOU微总线可以挂载多个不同功能的信号运算单元，使得本发明实施例中的基于SIOU的微总线型DSP电路架构配置更加灵活。
此外，在其中一个实施例中，各个信号运算单元相互独立，分别对其输入的数据信号进行运算。
在另外一个实施例中，所有信号运算单元依次进行相连接或者部分信号运算单元依次进行相连接，例如连续两个信号运算单元相连接，或间隔的两个信号运算单元相连接。上一个信号运算单元运算后的数据信号可作为下一个运算单元的输入，下一个信号运算单元对该数据信号进行进一步的运算。
如此，各个信号运算单元可根据实际的运算需求，进行灵活连接，扩大基于SIOU的微总线型DSP电路架构的应用范围。
为更好地理解本发明构思，现通过一个具体实施例，体现本发明实施例的基于SIOU的微总线型DSP电路架构的灵活配置功能。
请参阅图5，在某一个具体实施例中，多个所述信号运算单元包括两数加减器AU、二进制补码乘法器MU、三输入带进位加法器TU和逻辑运算器LU。
请结合图6-图9，图6-图9分别是本发明某一实施例提供的两数加减器AU、三输入带进位加法器TU、二进制补码乘法器MU和逻辑运算器LU电路结构示意图。
如图6所示，AU作为一个两数加减器，数据位宽为w1，w1≥1，可灵活配置各操作数的加/减符号，如A+B、A-B、-A+B或-A-B等操作，并可动态切换表达式。
如图7所示，TU是带进位的三数加减器，数据位宽为w2，w2≥1，可灵活配置各操作数的加/减符号，如A+B+C+CIN或A+B-C+CIN等操作，且表达式可动态进行切换。TU输入端提供多种数据选择，从而丰富了加法器可实现的功能。
如图8所示，MU为二进制补码乘法器，数据位宽为w3，w3≥1，可实现X*Y，X^2或Y^2操作，并可动态切换表达式。
如图9所示，LU支持按位逻辑运算，数据位宽为w4，w4≥1，可实现AND、NAND、OR、NOR、XOR、XNOR或NOT等操作，并可动态切换表达式。
请继续参阅图7，在某一个实施例中，所述三输入带进位加法器包括四个二路选择器、四个功能单元和一个三路加减器。四个所述功能单元分别与四个所述二路选择器的其中一个输入端相连接，其中三个所述二路选择器的输出端分别与所述三路加减器的三路输入端相连接，最后一个所述二路选择器的输出端与所述三路加减器的进位输入端相连接，所述三路加减器的控制输入端与所述FPGA芯片相连接。
本发明实施例中的三输入带进位加法器TU由四个二路选择器、四个功能单元和一个三路加减器进行实现。具体地，四个功能单元(SPECIAL1、SPECIAL2、SPECIAL3和SPECIAL4)分别与四个所述二路选择器的其中一个输入端相连接。三路加减器的三路输入端(A端、B端和C端)分别与其中三个二路选择器的输出端相连接，三路加减器的进位输入端(cin端)与最后一个二路选择器的输出端相连接，三路加减器的控制输入端与FPGA芯片相连接。
在实际工作过程中，本发明实施例中的三输入带进位加法器TU可从8个输入中选择4个作为TU的输入，TU操作数A、B、C、CIN数据可动态选择，或者FPGA上电加载后就固定的静态选择。其中4条通路可对输入数据信号作多种特殊预处理，特殊处理的类型可灵活选择，也可为TU配置各种指示信号(FLAG)，以实现某种监测功能，例如TU产生本级的进位输出CO、OVERFLOW可用于监测TU在运算时是否溢出。
请参阅图10，图10是本发明另一实施例提供的三输入带进位加法器TU电路结构示意图。如图10所示，四个所述功能单元分别为扩展单元、移位单元、常数单元和取反单元。
本发明实施例中的一种具体的TU电路结构包含4个不同功能的SPECIAL单元，4个SPECIAL单元分别是扩展单元(EXTEND单元)、移位单元(SHIFT单元)、常数单元(CONSANT单元)和取反单元(INVERT单元)。
其中，EXTEND单元以输入数据的任意位作符号位对数据进行符号扩展。SHIFT单元可对输入数据进行任意位的算术左移或算术右移。CONSTANT单元可获取上电加载时配置的静态常数。INVERT单元可对数据进行按位取反操作。
本发明实施例中的TU包含四个不同功能的功能单元，可实现对输入数据信号的灵活运算处理，适用于精度和速度及功耗要求较高的场景中。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。

Claims (10)

1.一种基于SIOU的微总线型DSP电路架构，其特征在于，包括SIOU微总线和至少一个信号运算单元，所述SIOU微总线包括串行输入输出单元，至少一个所述信号运算单元挂接在所述SIOU微总线上；
所述SIOU微总线的数据输入端用于输入数据信号，至少一个所述信号运算单元用于对输入的数据信号进行运算，所述SIOU微总线的数据输出端用于输出运算后的数据信号，所述SIOU微总线的控制输入端用于输入FPGA芯片传送的控制信号。
2.根据权利要求1所述的基于SIOU的微总线型DSP电路架构，其特征在于，所述串行输入输出单元包括寄存器选择器阵列；
所述寄存器选择器阵列包括多级寄存器和多路选择器，多级所述寄存器级联，且各级所述寄存器的输出端分别与所述多路选择器的多路输入端相连接，首级所述寄存器用于输入初始数据信号，所述多路选择器用于接收所述初始数据信号以及多级所述寄存器输出的数据信号，并进行选择输出。
3.根据权利要求2所述的基于SIOU的微总线型DSP电路架构，其特征在于，各级所述寄存器包括一个D触发器和多个四路选择器；
所述D触发器的输入端用于接收初始数据信号或上一级所述寄存器输出的数据信号，所述D触发器的时钟信号输入端用于接收时钟信号，所述D触发器的使能端、复位端、置位端分别与多个所述四路选择器的输出端相连接，所述D触发器的输出端与下一级所述寄存器的输入端或所述多路选择器的多路输入端相连接。
4.根据权利要求2所述的基于SIOU的微总线型DSP电路架构，其特征在于，所述多路选择器的控制输入端所输入的控制端信号为所述FPGA芯片工作时变化的动态选择，或者为所述FPGA芯片上电加载后就固定的静态选择。
5.根据权利要求2所述的基于SIOU的微总线型DSP电路架构，其特征在于，所述寄存器选择器阵列的数量为多个，多个所述寄存器选择器阵列的数量与多个所输入的数据信号的数量一一对应，并用于分别寄存和选择多个输入的数据信号，并分别输出至至少一个所述信号运算单元。
或者，所述寄存器选择器阵列的数量为一个，一个所述寄存器选择器阵列用于寄存和选择多个输入的数据信号，并输出至至少一个所述信号运算单元。
6.根据权利要求5所述的基于SIOU的微总线型DSP电路架构，其特征在于，所述寄存器选择器阵列还用于接收多个所述信号运算单元的输出，以对运算后的数据信号进行拼接。
7.根据权利要求1-6任意一项所述的基于SIOU的微总线型DSP电路架构，其特征在于，所述信号运算单元为多个，多个所述信号运算单元的功能不同；
每个所述信号运算单元独立对输入的数据信号进行运算；或者，下一个所述信号运算单元还用于接收上一个所述信号运算单元的输出，以对上一个所述信号运算单元运算后的数据信号进行运算。
8.根据权利要求7所述的基于SIOU的微总线型DSP电路架构，其特征在于，多个所述信号运算单元包括两数加减器、二进制补码乘法器、三输入带进位加法器和逻辑运算器。
9.根据权利要求8所述的基于SIOU的微总线型DSP电路架构，其特征在于，所述三输入带进位加法器包括四个二路选择器、四个功能单元和一个三路加减器；
四个所述功能单元分别与四个所述二路选择器的其中一个输入端相连接，其中三个所述二路选择器的输出端分别与所述三路加减器的三路输入端相连接，最后一个所述二路选择器的输出端与所述三路加减器的进位输入端相连接，所述三路加减器的控制输入端与所述FPGA芯片相连接。
10.根据权利要求9所述的基于SIOU的微总线型DSP电路架构，其特征在于，四个所述功能单元分别为扩展单元、移位单元、常数单元和取反单元。
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