JP2002247146A

JP2002247146A - 半導体装置

Info

Publication number: JP2002247146A
Application number: JP2001112375A
Authority: JP
Inventors: Eiji Kubo; 英二久保; Tetsuya Nakagawa; 哲也中川; Kosaku Aida; 幸作会田; Shinya Kasai; 信也葛西; Mark Walton; ウォルトンマーク
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2000-12-01
Filing date: 2001-04-11
Publication date: 2002-08-30
Also published as: GB0029365D0; EP1211874A2; EP1211874A3

Abstract

(57)【要約】【課題】ＣＰＵの負担を増やさず、外付け回路部品も
要すること無く、サイドトーンを生成することができる
半導体装置を提供する。【解決手段】ＤＳＰ（１０）と、ＤＳＰを制御するＣ
ＰＵ（１１）と、インタフェース回路（１２）とを有す
る。インタフェース回路は、第１のクロック信号（ＣＬ
Ｋ１）に同期してディジタル信号を入力し前記ディジタ
ル信号処理回路に供給する入力回路（２０）と、入力回
路に与えられたディジタル信号のゲインを調整可能なゲ
イン調整回路（２１）と、前記ディジタル信号処理回路
から供給されたディジタル信号に前記ゲイン調整された
ディジタル信号を加算し前記第１のクロック信号に同期
して出力する出力回路（２２）とを含む。入力回路から
ゲイン調整回路を介して出力回路に至る信号経路がハー
ドウェアとして形成され、送信用のディジタル信号がこ
の信号経路を通ることによって所謂サイドトーン処理が
行われる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＣＰＵとディジタル
信号処理回路を有するデータプロセッサ、マイクロプロ
セッサ、又はマイクロコンピュータなどの様に称される
半導体装置に関し、例えば、携帯電話機等におけるサイ
ドトーン（側音）の生成に適用して有効な技術に関す
る。

【０００２】

【従来の技術】音声信号を双方向で送受信する携帯電話
機などはサイドトーン機能を有する。これは、通話時に
マイクロフォンから入力した自分の音声と受信した相手
の音声を合わせてスピーカに出力可能にする機能であ
る。例えば、特開平７−２４０７８２号公報にはＡ／Ｄ
変換器からの送話音声信号を可変利得アンプを介してサ
イドトーンとし、これを受話音声と加算し、Ｄ／Ａ変換
後、スピーカに出力するハードウェア技術が記載され
る。また、特開平９−２８４３６４号公報にはプロセッ
サの内部でソフトウェア的にサイドトーン処理を行うこ
とが記載されている。

【０００３】

【発明が解決しようとする課題】しかしながら、前記サ
イドトーン生成のハードウェア技術ではプロセッサの外
部にアンプなどの外付け回路部品を要し、低価格化、小
型化、薄型化等が要求される携帯電話機等の分野への適
用は実質的に不可能である。また、ソフトウェア的にサ
イドトーン処理を行う場合、プロセッサ若しくはそれに
内蔵のＣＰＵは、音声データ毎にサイドトーン処理に占
有され、ＣＰＵの制御に基づく音声データの符号化復号
処理、圧縮処理、エラー訂正等、他のソフトウェア処理
が滞る虞を本発明者らは見出した。

【０００４】本発明の目的は、ＣＰＵの負担を増やさ
ず、外付け回路部品も要すること無く、サイドトーンを
生成することができる半導体装置を提供することにあ
る。

【０００５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００７】すなわち、データプロセッサやマイクロコ
ンピュータ等の半導体装置は、ディジタル信号処理回路
と、前記ディジタル信号処理回路を制御するＣＰＵと、
第１のクロック信号に同期してディジタル信号を入力し
て前記ディジタル信号処理回路に与え、前記ディジタル
信号処理回路で演算されたディジタルデータを前記第１
のクロック信号に同期して出力するインタフェース回路
と、を１個の半導体チップに含み、前記インタフェース
回路は、第１のクロック信号に同期してディジタル信号
を入力し前記ディジタル信号処理回路に供給する入力回
路と、入力回路に与えられたディジタル信号のゲインを
調整可能なゲイン調整回路と、前記ディジタル信号処理
回路から供給されたディジタル信号に前記ゲイン調整さ
れたディジタル信号を加算し前記第１のクロック信号に
同期して出力する出力回路と、を含む。

【０００８】前記ディジタル信号処理回路は、入力回路
から供給されるディジタル信号をＣＰＵの制御に基づい
てディジタル信号処理し、また、出力回路に与えるべき
信号をＣＰＵの制御に基づいてディジタル信号処理す
る。例えば前記ＣＰＵは割込み信号に応答して前記ディ
ジタル信号処理回路に演算動作を指示する。半導体装置
が携帯電話機のアナログフロントエンドと高周波部との
間に配置されて送受信信号の信号処理を行う用途に適用
されるとき、アナログフロントエンドとの間でその半導
体装置は音声サンプリング周波数で決まる所定のサイク
ルに同期して、アナログフロントエンドから送信用のデ
ィジタル信号を入力して信号処理を行い、高周波部から
の受信信号に対して信号処理を行ってアナログフロント
エンドに与える処理を行う。これら信号処理はＣＰＵの
制御に基づいてディジタル信号処理回路が行う。このと
き、出力回路は、アナログフロントエンドに与えるディ
ジタル信号に、アナログフロントエンドから入力回路に
与えられるディジタル信号の成分を加算する。ディジタ
ル信号の成分とは前記ゲイン調整回路でゲイン調整され
た信号である。このように入力回路からゲイン調整回路
を介して出力回路に至る信号経路が形成され、送信用の
ディジタル信号がこの信号経路を通ることによって所謂
サイドトーン処理が行われる。したがって、ＣＰＵはサ
ンプリング周期毎に入力回路からディジタル信号をリー
ドしてゲイン調整の演算を行い、また、出力回路からデ
ィジタル信号をリードし、このリード信号にゲイン調整
された信号を加算し、加算結果を出力回路にライトす
る、というソフトウェアによるサイドトーン処理を行わ
ずに済む。よって、ＣＰＵは、サイドトーン処理の為の
周期的な割り込みによって頻繁に制御処理が中断される
という事態が抑制される。したがって、ＣＰＵの負担を
増やさず、外付け回路部品も要すること無く、サイドト
ーンを生成することができる。

【０００９】具体的な形態として、前記入力回路は、第
１のクロック信号に同期してディジタル信号をシフト入
力する入力シフトレジスタと、前記入力シフトレジスタ
にシフト入力されたディジタル信号を第２のクロック信
号に同期してラッチする入力レジスタとから構成してよ
い。これに従って、前記ゲイン調整回路は、前記入力シ
フトレジスタにシフト入力されたディジタル信号を入力
してシフト動作可能なシフタと、前記シフタによるシフ
ト数を制御するゲイン制御レジスタとから構成してよ
い。同様に、前記出力回路は、前記ディジタル信号処理
部で信号処理されたディジタルデータを前記第２のクロ
ック信号に同期してラッチする出力レジスタと、前記出
力レジスタのラッチデータに前記シフタの出力を加算す
る加算回路と、前記加算回路の出力を入力し前記第１の
クロック信号に同期してシフト出力する出力シフトレジ
スタとから構成してよい。

【００１０】前記ゲイン制御レジスタを前記ＣＰＵによ
りライトアクセス可能にすることにより、ソフトウェア
によって容易にサイドトーンのゲイン調整を行うことが
できる。

【００１１】前記入力レジスタを前記ＣＰＵによりライ
トアクセス可能にすることにより、入力レジスタ値を
“０”にして送話を無音化（ミュート）することができ
る。同様に、前記出力レジスタを前記ＣＰＵによりライ
トアクセス可能にすることにより、出力レジスタ値を
“０”にして受話を無音化することができる。レジスタ
をＣＰＵによってライトアクセス可能にすることは、そ
れらレジスタをＣＰＵのアドレス空間に配置すること、
要するにバスを介してそれらレジスタをＣＰＵに接続可
能にすることにより実現される。

【００１２】前記入力レジスタの出力段と前記出力レジ
スタの出力段に夫々値ゼロとの切換えスイッチを設け、
前記切換えスイッチの選択制御情報を保持するスイッチ
制御レジスタを配置し、そのスイッチ制御レジスタを前
記ＣＰＵによりライトアクセス可能にしても、前記選択
的な無音化を実現することができる。

【００１３】

【発明の実施の形態】図１には本発明に係る半導体装置
の一例であるマイクロプロセッサ１が例示される。同図
に示されるマイクロプロセッサ１は、単結晶シリコンの
ような１個の半導体チップ若しくは半導体基板に例えば
ＣＭＯＳ集積回路製造技術によって形成される。図１に
おいてマイクロプロセッサ１は携帯電話機に適用され、
アナログフロントエンド（ＡＦＥ）２と高周波部３との
間に配置されて送受信信号の信号処理を行う。

【００１４】図１において前記アナログフロントエンド
２には、マイク４からのアナログ入力音声をデジタル音
声信号５に変換するＡ／Ｄ変換器（ＡＤＣ）６と、マイ
クロプロセッサ１からのデジタル音声信号７をアナログ
信号に変換するＤ／Ａ変換器（ＤＡＣ）８とが代表的に
図示されている。ＤＡＣ８の出力はスピーカ９に与えら
れる。図示は省略するが、その他に、入力アナログ信号
を増幅するＡＧＣ（オート・ゲイン・コントロール）ア
ンプ、出力アナログ信号を増幅する出力アンプ等を有す
る。前記高周波部３はマイクロプロセッサ１から与えら
れるディジタル信号を高周波信号に変換してアンテナか
ら送信し、また、アンテナで受信した高周波信号を検波
して受信信号をマイクロプロセッサ１に与える。

【００１５】マイクロプロセッサ１は、ディジタル信号
処理回路（ＤＳＰ）１０、前記ディジタル信号処理回路
１０を制御するＣＰＵ１１、前記アナログフロントエン
ド２とＤＳＰ１０との間の信号入出力を行うインタフェ
ース回路１２、ＣＰＵのワーク領域又はプログラムの格
納領域とされるＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）等で成るメモリ１３、クロックパルス
ジェネレータ（ＣＰＧ）１４、コントロールレジスタ
（ＣＲＥＧ）１５、及びバス１６を有する。

【００１６】ＣＰＵ１１は命令実行手順に従ってメモリ
１３から命令をフェッチし、フェッチした命令を解読し
て実行部を制御し、命令を実行する。特に図示はしない
が、前記実行部は、算術論理演算器、シフタ、汎用レジ
スタ、テンポラリレジスタ、データバッファレジスタ、
アドレスバッファレジスタなどを有する。また、ＣＰＵ
１１は代表的に示された割り込み信号ＩＲＱｉを入力
し、入力した割込み信号を受付けると、その割り込み信
号の割込み要因に対応するプログラムアドレスをベクタ
によって取得し、取得したプログラムアドレスに処理を
分岐させる。

【００１７】前記ＤＳＰ１０は、特に図示はしないが、
積和演算器及びそのためのレジスタファイルなどを演算
部に有する。ＤＳＰ１０の演算処理はＣＰＵ１１からの
コマンドによって指示される。ＤＳＰ１０はＣＰＵ１１
から与えられるコマンドを解読することにより、インタ
フェース回路１２から入力する送信用データに対する符
号化又は圧縮などの処理を行い、また、高周波部３から
入力する受信データに対する復号やエラー訂正などの処
理を行う。インタフェース回路１２などは所定の事象が
発生する毎にＣＰＵ１１に割り込みを与え、その割り込
みに応答してＣＰＵ１１はＤＳＰ１０に処理コマンドを
与える。特に制限されないが、ＤＳＰ１０はアドレシン
グ機能を備えず、ＤＳＰ１０が必要とするデータのリー
ド・ライトアドレスの生成はＣＰＵ１１がそのアドレシ
ングモードに従って行う。これは、マイクロプロセッサ
１全体としてのアドレシングモードの種類が極端に増え
ないようにすること、採りも直さず命令コードの種類が
多くなり過ぎて命令やコマンドのデコード論理が大きく
なり過ぎないようにする考慮を優先させるものであり、
マイクロプロセッサ１の小型化若しくは論理規模低減に
寄与する。

【００１８】前記ＣＰＧ１４はマイクロプロセッサ１内
部の同期クロック信号を生成する回路であり、代表的に
示されたクロック信号ＣＬＫはインタフェース回路１２
に供給される。前記コントロールレジスタ１５はＣＰＵ
１１によってアクセス可能であり、インタフェース回路
１２に割当てられたイネーブルビットＥＢｉが論理値
“１”のような所定の値にセットされることにより、ク
ロックドライバ１４Ｄｒｖが活性化されてクロック信号
ＣＬＫの出力が可能にされる。動作を停止させたい場合
にはイネーブルビットＥＢｉを論理値“０”にリセット
すればよい。要するに、インタフェース回路１２はイネ
ーブルビットＥＢｉがセットされれば動作可能になる。

【００１９】前記インタフェース回路１２は、第１のク
ロック信号ＣＬＫ１に同期してディジタル信号５を入力
し前記ＤＳＰ１０に供給する入力回路２０と、入力回路
２０に与えられたディジタル信号のゲインを調整可能な
ゲイン調整回路２１と、前記ＤＳＰ１０から供給された
ディジタル信号に前記ゲイン調整されたディジタル信号
を加算し前記第１のクロック信号ＣＬＫ１に同期して出
力する出力回路２２と、制御回路２３とから成る。アナ
ログフロントエンド２との間でマイクロプロセッサ１は
音声サンプリング周波数で決まる所定のサイクルに同期
して、アナログフロントエンド２から送信用のディジタ
ル信号５を入力して信号処理を行い、高周波部３からの
受信信号に対して信号処理を行ってアナログフロントエ
ンド２に与える処理を行う。このとき、出力回路２２
は、アナログフロントエンド２に与えるべきディジタル
信号に、アナログフロントエンド２から入力回路２０に
与えられるディジタル信号５の成分を加算する。ディジ
タル信号の成分とは前記ゲイン調整回路２１でゲイン調
整された信号である。このように入力回路２０からゲイ
ン調整回路２１を介して出力回路２２に至る信号経路が
形成され、送信用のディジタル信号５がこの信号経路を
通ることによって所謂サイドトーン処理が行われる。サ
イドトーン処理により、携帯電話機等において、自局側
から送話する音声の一部を、自局側のスピーカに帰還さ
せ、送話者が自分の送話音声を耳で聞きながら送話する
ことが可能になる。

【００２０】以下、前記インタフェース回路１２のハー
ドウェアで実現されるサイドトーン機能を詳述する。

【００２１】前記入力回路２０は、例えば第１のクロッ
ク信号ＣＬＫ１に同期してディジタル信号５をシフト入
力する入力シフトレジスタ３０と、前記入力シフトレジ
スタ３０にシフト入力されたディジタル信号を第２のク
ロック信号ＣＬＫ２に同期してラッチする入力レジスタ
３１とから構成される。これに従って、前記ゲイン調整
回路２１は、前記入力シフトレジスタ３０にシフト入力
されたディジタル信号を入力してシフト動作可能なシフ
タ３３と、前記シフタ３３によるシフト数を制御するゲ
イン制御レジスタ３４とから構成される。同様に、前記
出力回路２２は、前記ＤＳＰ１０で信号処理されたディ
ジタルデータを前記第２のクロック信号ＣＬＫ２に同期
してラッチする出力レジスタ３５と、前記出力レジスタ
３５のラッチデータに前記シフタ３３の出力を加算する
加算回路３６と、前記加算回路３６の出力を入力し前記
第１のクロック信号ＣＬＫ１に同期してシフト出力する
出力シフトレジスタ３７とから構成される。

【００２２】前記クロック信号ＣＬＫ１，ＣＬＫ２は前
記クロック信号ＣＬＫに基づいて前記制御回路２３が生
成する。特に制限されないが、クロック信号ＣＬＫ１は
音声サンプリング周波数から決まる例えば１２８ＫＨｚ
の周波数信号であり、アナログフロントエンド２にも供
給され、ＡＤＣ６はそのクロック信号ＣＬＫ１に同期し
て入力シフトレジスタ３０にディジタル信号５をシリア
ルに出力する。特に制限されないが、１６ビットの音声
データを１音声データとし、前記レジスタ３０，３１，
３５，３６を１６ビットで構成するから、これに呼応し
て、前記クロック信号ＣＬＫ２はクロック信号ＣＬＫ１
を１６分周したクロック信号（８ＫＨｚ、１２５μ秒周
期）とされる。従って、ディジタル信号５は１６ビット
単位で入力レジスタ３１にラッチされ、且つシフタ３３
に転送される。また、ＤＳＰ１０は、特に制限されない
が、１６０音声データを単位に符号化などの信号処理を
行うので、制御回路２３は１６０音声データ分に相当す
る周期（２０ｍ秒）のフレーム信号ＦＲＭを生成し、フ
レーム信号ＦＲＭの周期毎にＣＰＵ１１に割込み信号Ｉ
ＲＱｉを与える。これに応答してＣＰＵ１１は、ＤＳＰ
１０に次の１６０サンプルデータに対する送信用信号処
理をさせる為の命令実行処理に分岐することになる。な
お、制御回路２３はアナログフロントエンド２の内部に
あってもよいし、マイクロコンピュータ１及びアナログ
フロントエンド２の外部に配置してもよい。

【００２３】インタフェース回路１２の動作を説明す
る。マイク４からのアナログ送話音声信号はＡＤＣ６で
デジタル音声に変換され、変換されたディジタル信号５
は、インタフェース回路１２内にある入力シフトレジス
タ３０で受信される。ＡＤＣ６５と入力シフトレジスタ
３０との間のデータ通信は、ビット単位のシリアル転送
とされる。入力シフトレジスタ３０がフルになると、受
信データが入力レジスタ３１へ転送され、相手局への送
話音声データとして用いられると共に、このデータがシ
フタ３３にも転送されてサイドトーン機能が実現され
る。ここで、入力シフトレジスタ３０と入力レジスタ３
１は前述の通りに１６ビットとなっており、その後のサ
イドトーン処理も１６ビット長単位、即ち音声サンプリ
ングデータ単位で行なわれる。

【００２４】入力シフトレジスタ３０からシフタ３３へ
転送された音声データは、ゲイン制御レジスタ３４に設
定された値に従い、シフタ３３でビットシフトされる。
例えばゲインを１／２にしたいとき１ビット右シフトす
ればよい。さらに、シフタ３３でビットシフトされた後
のデータは、出力レジスタ３５のデータ、即ち相手局か
ら送られてくる音声データと加算回路３６で加算され、
出力シフトレジスタ３７へ格納される。ゲイン制御レジ
スタ３４はＣＰＵ１１から直接、値を設定できるように
なっている。

【００２５】出力シフトレジスタ３７のデータはＤＡＣ
８へシリアル転送され、ＤＡＣ８でデジタル音声データ
がアナログ信号に変換され、これがスピーカ９から音声
として出力される。

【００２６】上記動作により、マイク４からの入力音声
を相手局側へ送信すると共に、相手局からの受話音声
に、自局側マイク４からの入力音声の一部、即ちゲイン
調整された入力音声を加えて、自局側のスピーカ９に出
力するサイドトーン機能を、インタフェース回路１２の
ハードウエアにより実現することができる。したがって
ＣＰＵ１１はサンプリング周期毎に入力レジスタ３１か
らディジタル信号をリードしてゲイン調整の演算を行
い、また、出力レジスタ３５からディジタル信号をリー
ドし、このリード信号にゲイン調整された信号を加算
し、加算結果を出力レジスタに返す、というソフトウェ
アによるサイドトーン処理を行わずに済む。よって、Ｃ
ＰＵ１１は、サイドトーン処理の為の周期的な割り込み
によって頻繁に制御処理が中断されるという事態が抑制
される。これにより、ＣＰＵ１１の負担を増やさず、外
付け回路部品も要すること無く、サイドトーンを生成す
ることができる。

【００２７】前記ＣＰＵ１１の負担軽減について更に詳
述する。図２にはＣＰＵ１１のソフトウエア処理にて、
サイドトーン機能を実現しようとした場合の、比較例と
しての動作タイムテーブルを示している。一般の携帯電
話機等における音声データのサンプリングは、通常８ｋ
Ｈｚ（１２５ｕｓｅｃ間隔）で行っており、１６０サン
プル（２０ｍｓｅｃ）を１音声フレームとして、各種信
号処理を行っている。図２の手法では、音声データのサ
ンプリング周期、即ち１２５μ秒間隔毎に、ＣＰＵ１１
へ割込みを発生し、ＣＰＵ１１のソフトウェア処理によ
るサイドトーン処理Ｓｓｔを実行することになる。この
ため、ＣＰＵ１１は１２５μ秒間隔毎に、実行中の各種
処理等を一時中断し、サイドトーン処理を実行後、元の
処理を再開することになり、ＣＰＵ１１のソフトウェア
処理負担が増大する。一方、前記インタフェース回路１
２のハードウェアにて、サイドトーン機能を実現する場
合には、図３に示すとおり、ＣＰＵ１１への割込みは２
０ｍ秒間隔（１音声フレーム単位）になると共に、サイ
ドトーンのために費やされるＣＰＵ処理負担もなくな
る。インタフェース回路１２によるサイドトーン処理Ｈ
ｓｔに並行してＣＰＵ１１は適宜のデータ処理を行うこ
とができる。

【００２８】図４にはインタフェース回路１２における
内蔵レジスタの詳細が例示される。入力シフトレジスタ
３０、入力レジスタ３１、出力シフトレジスタ３７及び
出力レジスタ３５は、１６ビット長のレジスタであり、
ゲイン制御レジスタ３４は８ビット長のレジスタであ
る。入力レジスタ３０、出力レジスタ３５及びゲイン制
御レジスタ３４は、ＣＰＵ１１のアドレス空間の配置さ
れ、バス１６を介してＣＰＵ１１から直接リード・ライ
ト可能にされている。図４に示されるレジスタアドレス
は一例である。尚、０ｘは１６進数を意味する記号であ
る。

【００２９】サイドトーンのゲインを調整するには、ゲ
イン制御レジスタ３４の値をＣＰＵ１１が初期設定すれ
ばよい。ゲイン制御レジスタ３４に設定される制御デー
タにより、シフタ３３によるビットシフト量、即ち出力
レジスタ３５の値と加算する入力シフトレジスタ３０の
値に対するビットシフト量を設定できる。このため、ゲ
イン制御レジスタ３４の値を変えることにより、サイド
トーンのゲインを調整することができる。

【００３０】図５にはゲイン制御レジスタ３４の設定値
とビットシフト量との関係を例示する。本例では、ゲイ
ン制御レジスタ３４を８ビット長とし、この値を０ｘ０
０〜０ｘ１０の１７段階まで設定できるようにしてい
る。図５において、ゲイン制御レジスタ３４の設定値を
０ｘ０２にすると、入力シフトレジスタ３０の値を２ビ
ット右シフトし、このシフト後の値と出力レジスタ３５
の値（相手局から送られてくる受話音声データ）とが加
算回路３６で加算されて、出力シフトレジスタ３７に格
納される。このように、ＣＰＵ１１からゲイン制御レジ
スタ３４の値を設定することにより、サイドトーンのゲ
インをＣＰＵ１１から直接制御することができる。尚、
図５においてビットシフト量として１６ビットを選択す
ると、サイドトーンの付加が実質的に行なわれない。

【００３１】図６にはサイドトーン処理の内容がレジス
タ値に即して例示されている。図６のＮｏ１の欄に例示
されるように、入力シフトレジスタ３０の値が１６ビッ
トデータで０ｘ００ＦＦであり、ゲイン制御レジスタ３
４の値が８ビットデータで０ｘ０２であり、出力レジス
タ３５（相手局からの受話データ）の値が１６ビットデ
ータで０ｘ０Ｆ００である場合、シフタ３３によるシフ
ト後の値は、入力シフトレジスタ３０の値を２ビット右
シフトした値であり、０ｘ００３Ｆとなる。更に、加算
後の出力シフトレジスタ３７の値は、前記シフト後の値
（０ｘ００３Ｆ）と前記出力レジスタ３５の値（０ｘ０
Ｆ００）とを加算回路３６で加算した値であり、０ｘ０
Ｆ３Ｆとなる。

【００３２】図７にはインタフェース回路１２を用いる
ミュート処理の一例が示される。入力レジスタ３１及び
出力レジスタ３５は、ＣＰＵ１１のアドレス空間に配置
されており、ＣＰＵ１１から直接データの設定が可能で
ある。ＣＰＵ１１がバス１６を介して入力レジスタ３１
に、ゼロ（０ｘ００００）の値を書き込むことにより、
サイドトーン機能を動作させたままで、相手局へ送話す
る音声データのみを強制的にゼロの値（ミュート）にす
ることができる。また、ＣＰＵ１１が出力レジスタ３５
にゼロ（０ｘ００００）の値を書き込むことにより、サ
イドトーン機能を動作させたままで、相手局側から送ら
れてくる音声データのみを強制的にゼロの値（ミュー
ト）にすることができる。

【００３３】図８にはインタフェース回路１２を用いる
ミュート処理の別の例が示される。図８の例では、前記
入力レジスタ３１の出力段と前記出力レジスタ３５の出
力段に夫々値ゼロとの切換えスイッチ４０，４１を設
け、前記切換えスイッチ４０，４１の選択制御情報を保
持するスイッチ制御レジスタ４２を配置する。値ゼロ
は、４３，４４で図示される固定値出力回路で生成すれ
ばよい。固定値生成回路４３，４４は、例えば高抵抗プ
ルダウン回路によって１６ビット分の値ゼロ（０ｘ００
００）を生成すればよい。スイッチ制御レジスタ４２は
前記ＣＰＵのアドレス空間にマッピングされ、バス１６
を介してＣＰＵ１１によりリード・ライト可能にされ
る。スイッチ制御レジスタ４２の所定ビットＤｉは切換
えスイッチ４１のスイッチ制御ビットとされ、スイッチ
制御レジスタ４２の所定ビットＤｊは切換えスイッチ４
０のスイッチ制御ビットとされ、スイッチ制御ビットＤ
ｉ，Ｄｊは論理値“０”で切換えスイッチ４１，４０に
レジスタ３５，３１の出力を選択させ、論理値“１”で
切換えスイッチ４１，４０に値ゼロを選択させる。相手
局側への送話データのミュートは、ＣＰＵ１１から送話
側の切替えスイッチ４０に値ゼロを選択させるように制
御ビットＤｊを設定すれば、相手局側へ送信する音声デ
ータが全てゼロの値となり、ミュートが実現される。ま
た、自局側への受話データのミュートは、ＣＰＵ１１か
ら受話側の切替えスイッチ４１に値ゼロを選択させるよ
うに制御ビットＤｉを設定すればよい。これにより、自
局側で受信する音声データが全てゼロの値となり、ミュ
ートが実現される。なお、固定値生成回路４３，４４は
共通化してよい。

【００３４】以上説明したマイクロプロセッサ１によれ
ば、内蔵インタフェース回路１２に簡単なディジタル回
路を付加することにより、携帯電話機等におけるサイド
トーン機能およびミュート機能をハードウエアで実現で
きる。したがって、携帯電話機等の低コスト化、小型
化、薄型化が図れると共に、ＣＰＵのソフトウエア処理
負担を低減することができる。

【００３５】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００３６】例えば、本発明に係る半導体装置は、ＤＳ
Ｐ、ＣＰＵ、インタフェース回路以外に、ＲＯＭ、タイ
マなどの周辺回路を搭載してもよい。また、インタフェ
ース回路はシリアルインタフェースに限定されず、パラ
レルインタフェースであってもよい。また、本発明に係
る半導体装置はマイクロプロセッサ、データプロセッ
サ、システムＬＳＩ、プロトコルコントローラ、又はＤ
ＲＡＭ混載ロジックＬＳＩなどのように、種々の称呼の
半導体装置に広く適用することができる。

【００３７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００３８】すなわち、ＣＰＵとディジタル信号処理回
路を有する半導体装置のインタフェース回路にシフタと
加算回路などの簡単なディジタル回路を付加することに
より、携帯電話機等におけるサイドトーン機能およびミ
ュート機能をハードウェアで実現することができる。こ
れにより、携帯電話機等の低コスト化、小型化、薄型化
に寄与することができ、ＣＰＵのソフトウエア処理負担
を低減することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の一例であるマイクロ
プロセッサのブロック図である。

【図２】ＣＰＵのソフトウエア処理にてサイドトーン機
能を実現しようとした場合における比較例としての動作
タイムテーブルである。

【図３】インタフェース回路のハードウェアにてサイド
トーン機能を実現した場合における動作タイムテーブル
である。

【図４】インタフェース回路に含まれる内蔵レジスタの
詳細を例示する説明図である。

【図５】ゲイン制御レジスタの設定値とビットシフト量
との関係を例示する説明図である。

【図６】サイドトーン処理の内容をレジスタ値に即して
例示する説明図である。

【図７】インタフェース回路を用いるミュート処理の一
例を示すブロック図である。

【図８】インタフェース回路を用いるミュート処理の別
の例を示すブロック図である。

【符号の説明】

１マイクロコンピュータ２アナログフロントエンド３高周波部５、７ディジタル音声信号１０ディジタル信号処理回路１１ＣＰＵ１２インタフェース回路１３メモリ１４クロックパルスジェネレータ１５コントロールレジスタＩＲＱｉ割込み信号ＥＢｉイネーブルビットＣＬＫクロック信号ＣＬＫ１第１のクロック信号ＣＬＫ２第２のクロック信号ＦＲＭフレーム信号２０入力回路２１ゲイン調整回路２２出力回路３０入力シフトレジスタ３１入力レジスタ３３シフタ３４ゲイン制御レジスタ３５出力レジスタ３６加算回路３７出力シフトレジスタ４０，４１切換えスイッチ４２スイッチ制御レジスタ４３，４４固定値生成回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者会田幸作東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者葛西信也東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者マークウォルトンイギリス国ＳＬ６８ＹＡバークシャー、メイデンヘッド、ロワー・クッカム・ロード、ホワイトブルック・パーク、ヒタチ・マイクロ・システムズ・ヨーロッパ・リミテッド内Ｆターム(参考） 5K027 AA10 BB03 DD11 DD14

Claims

【特許請求の範囲】

【請求項１】ディジタル信号処理回路と、前記ディジ
タル信号処理回路を制御するＣＰＵと、第１のクロック
信号に同期してディジタル信号を入力して前記ディジタ
ル信号処理回路に与え、前記ディジタル信号処理回路で
演算されたディジタルデータを前記第１のクロック信号
に同期して出力するインタフェース回路と、を１個の半
導体チップに含み、前記インタフェース回路は、第１のクロック信号に同期
してディジタル信号を入力し前記ディジタル信号処理回
路に供給する入力回路と、入力回路に与えられたディジ
タル信号のゲインを調整可能なゲイン調整回路と、前記
ディジタル信号処理回路から供給されたディジタル信号
に前記ゲイン調整されたディジタル信号を加算し前記第
１のクロック信号に同期して出力する出力回路と、を含
んで成るものであることを特徴とする半導体装置。
【請求項２】前記入力回路は、第１のクロック信号に
同期してディジタル信号をシフト入力する入力シフトレ
ジスタと、前記入力シフトレジスタにシフト入力された
ディジタル信号を第２のクロック信号に同期してラッチ
する入力レジスタとから成るものであることを特徴とす
る請求項１記載の半導体装置。
【請求項３】前記ゲイン調整回路は、前記入力シフト
レジスタにシフト入力されたディジタル信号を入力して
シフト動作可能なシフタと、前記シフタによるシフト数
を制御するゲイン制御レジスタとから成るものであるこ
とを特徴とする請求項２記載の半導体装置。
【請求項４】前記出力回路は、前記ディジタル信号処
理部で信号処理されたディジタルデータを前記第２のク
ロック信号に同期してラッチする出力レジスタと、前記
出力レジスタのラッチデータに前記シフタの出力を加算
する加算回路と、前記加算回路の出力を入力し前記第１
のクロック信号に同期してシフト出力する出力シフトレ
ジスタとから成るものであることを特徴とする請求項３
記載の半導体装置。
【請求項５】前記ゲイン制御レジスタは前記ＣＰＵに
よりライトアクセス可能であることを特徴とする請求項
３又は４記載の半導体装置。
【請求項６】前記入力レジスタと前記出力レジスタは
前記ＣＰＵによりライトアクセス可能であることを特徴
とする請求項４記載の半導体装置。
【請求項７】前記入力レジスタの出力段と前記出力レ
ジスタの出力段には夫々値ゼロとの切換えスイッチが設
けられ、前記切換えスイッチの選択制御情報を保持する
スイッチ制御レジスタが前記ＣＰＵによりライトアクセ
ス可能に設けられて成るものであることを特徴とする請
求項４記載の半導体装置。
【請求項８】前記ＣＰＵは割込み信号に応答して前記
ディジタル信号処理回路に演算動作を指示するものであ
ることを特徴とする請求項１記載の半導体装置。