JP2002246473A

JP2002246473A - データ書込方法、および半導体装置

Info

Publication number: JP2002246473A
Application number: JP2001041797A
Authority: JP
Inventors: Ryuji Ariyoshi; 竜司有吉; Isamu Kuno; 勇久野; Takakimi Fukushima; 崇仁福島
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2001-02-19
Filing date: 2001-02-19
Publication date: 2002-08-30

Abstract

(57)【要約】【課題】所定のデータを書込むことによって所望の回路
動作を実現する半導体装置へのデータ書込方法、および
そのようなデータ書込方法に適した半導体装置に関し、
ＰＮ接合を破壊するための印加電圧を十分に低くするこ
とができる書込方法、およびその書込方法に適した半導
体装置を提供する。【解決手段】半導体基板１１０表面上に絶縁膜１２０を
介して積層された半導体層１３０内もしくは半導体基板
１１０表面に形成されたＰＮ接合を有するアンチヒュー
ズ素子１００を備えた半導体装置１に所望のデータを書
込むことによって、所望の回路動作を実現させる半導体
装置１へのデータ書込方法において、そのＰＮ接合に順
方向の電流を流すことにより、そのＰＮ接合を導通状態
に遷移させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所定のデータを書
込むことによって所望の回路動作を実現する半導体装置
へのデータ書込方法、およびそのようなデータ書込方法
に適した半導体装置に関する。

【０００２】

【従来の技術】近年、プログラマルな半導体装置が広く
使われるようになってきている。このようなプログラマ
ルな半導体装置は製品完成後にプログラミングデータを
書込むことによって、所望の回路動作が実現することか
ら、特に少量多品種の用途に向いている。

【０００３】このような半導体装置における、プログラ
ミングデータの書込みにも種々の方式があるが、そのう
ちの１つに、いわゆるアンチヒューズを用いる方式があ
る。アンチヒューズとは、例えば通常の動作電圧よりも
高い電圧が印加されるなど何らかの処理によって、それ
まで絶縁状態にあったものが導通状態に遷移する素子を
いう。このアンチヒューズの一種には、ＰＮ接合の破壊
現象を利用するものがある。ＰＮ接合を有するダイオー
ドは逆方向バイアスでは高抵抗であるが、ＰＮ接合を破
壊することで順方向、逆方向のいずれにおいても導通状
態とし、逆方向バイアスにおける高抵抗な状態を低抵抗
化させることができる。

【０００４】このようなアンチヒューズとしてのダイオ
ードにプログラミングデータを書込むには、プログラミ
ングデータのビット数分のダイオードを用意し、１ビッ
トのデータごとにそのデータに応じてＰＮ接合を破壊し
たり、破壊しなかったりする方式が採用される。また、
このようにして書込まれたプログラミングデータの読出
しのためには、ＰＮ接合を逆方向にバイアスした状態で
の抵抗値が検出される。

【０００５】このようなアンチヒューズとして使用され
るダイオードは一般的にアルミニウムを含む配線によっ
て他の素子等と結線される。ＰＮ接合の破壊にあたって
は、この配線中のアルミニウムを高電流によってシリコ
ン中に拡散させてＰＮ接合を短絡させることが好まし
い。このアルミニウムの拡散現象を生じさせるための高
電流を得るために従来では、ＰＮ接合に逆方向の高電圧
を印加することでツェナー降伏やアバランシェ降伏を引
き起こさせている。

【０００６】

【発明が解決しようとする課題】ここで、プログラミン
グデータの書込みにあたっては、ＰＮ接合に高電圧を印
加する書込回路が必要となる。この書込回路は、アンチ
ヒューズとしてのダイオードと一緒に一枚の半導体基板
上に形成されたトランジスタ等の半導体素子を用いて構
成されるのが一般的である。ＰＮ接合の破壊時にはこの
ような書込回路にも高電圧が印加され、書込回路の半導
体素子がこの高電圧によって損傷されてしまう恐れがあ
る。このようなアンチヒューズ以外の素子の損傷を防止
するため、アンチヒューズのＰＮ接合を破壊するための
印加電圧を低く抑えることが望まれる。

【０００７】特開昭５７−３２９２号公報には、ＰＮ接
合の破壊時に、ＰＮ接合に印加する逆方向バイアス電圧
を低く抑えるための技術の一つとして、ＰＮ接合を有す
る半導体素子を、シリコン基板表面上に絶縁膜を介して
積層されたポリシリコン層に設ける技術が提案されてい
る。

【０００８】しかしながら、この公報で提案された技術
を実際に適用したとしても、ＰＮ接合をポリシリコン層
に設けるだけではＰＮ接合を破壊するための印加電圧を
十分に低くすることは困難である。

【０００９】本発明は、上記事情に鑑み、ＰＮ接合を破
壊するための印加電圧を十分に低くすることができるデ
ータ書込方法、およびそのデータ書込方法に適した半導
体装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成する本発
明のうちのデータ書込方法は、半導体基板表面上に絶縁
膜を介して積層された半導体層内もしくは半導体基板表
面に形成されたＰＮ接合を有するアンチヒューズ素子を
備えた半導体装置に所望のデータを書込むことによっ
て、所望の回路動作を実現させる半導体装置へのデータ
書込方法において、上記ＰＮ接合に順方向の電流を流す
ことにより、そのＰＮ接合を導通状態に遷移させること
を特徴とする。

【００１１】本発明のうちのデータ書込方法では、上記
ＰＮ接合を導通状態に遷移するにあたり、上記ＰＮ接合
の順方向の電流を利用するため、上記ＰＮ接合を破壊す
るための印加電圧を十分に低くすることができる。

【００１２】また、本発明のうちのデータ書込方法にお
いて、上記アンチヒューズ素子が、上記半導体基板表面
もしくは上記半導体層内にＮ型高濃度拡散領域を有する
とともにそのＮ型高濃度拡散領域に接続されたアルミニ
ウムを含む金属配線を有するも態様であることが好まし
い。

【００１３】この態様では、上記金属配線からアルミニ
ウムをシリコン中に拡散させてＰＮ接合を短絡させて、
導通状態での抵抗値を低くすることができる。

【００１４】ここで、本発明のうちのデータ書込方法に
おいて、上記アンチヒューズ素子が、上記半導体層内に
形成されてなるものであってもよい。

【００１５】本発明のうちの半導体装置は、半導体基板
表面上に絶縁膜を介して積層された半導体層内もしくは
半導体基板表面に形成されたＰＮ接合を有するアンチヒ
ューズ素子と、上記ＰＮ接合に順方向の電流を流すこと
により、そのＰＮ接合を導通状態に遷移させる書込回路
とを備えたことを特徴とする。

【００１６】本発明のうちの半導体装置では、上記書込
回路が、上記ＰＮ接合の順方向の電流を用いて上記ＰＮ
接合を導通状態に遷移さるものであるため、上記ＰＮ接
合を破壊するための印加電圧は十分に低い電圧でよい。

【００１７】ここで、本発明のうちの半導体装置におい
て、上記半導体層が、所定の濃度の不純物を含む多結晶
シリコン層であり、上記アンチヒューズ素子が、上記多
結晶シリコン層に形成されたものであって、さらに、こ
の半導体装置が、上記多結晶シリコン層に形成された抵
抗素子を含むものであってもよい。

【００１８】また、本発明のうちの半導体装置におい
て、上記ＰＮ接合が逆方向に遮断状態にあるか否かを読
出す読出回路を備えた態様であることが好ましい。

【００１９】この態様では、上記読出回路が、書込方向
とは逆の上記逆方向から上記アンチヒューズ素子が遮断
状態にあるか否かを読出すものであるため、上記アンチ
ヒューズ素子に書込んだデータを上記読出回路によって
読出すことができる。

【００２０】

【発明の実施の形態】以下、本発明の、データ書込方法
および半導体装置それぞれについての実施形態を説明す
るが、ここではまず、図１を用いて本発明のうちの半導
体装置の一実施形態が備えるダイオードについて説明す
る。

【００２１】図１は、本実施形態の半導体装置が備える
ダイオードを製造している様子を段階的に示した断面図
である。

【００２２】この図１（ａ）に示された単結晶のシリコ
ン基板１１０上には、絶縁膜としての熱酸化膜１２０が
形成され、その熱酸化膜１２０の上にはポリシリコン層
１３０が形成される。

【００２３】次に、ポリシリコン層１３０に、リンを１
×１０¹⁵ｃｍ^-2の条件でイオン注入し、図１（ｂ）に示
すように、まず、ポリシリコン層１３０の全体をＮ^-領
域とする。

【００２４】続いて、このポリシリコン層１３０の、図
１（ｃ）上では左側半分に図示しないレジストマスクを
施し、右側半分にホウ素を濃くドープし、図１（ｃ）に
示すようなＰ⁺の拡散領域１３１を形成する。

【００２５】さらに今度は、電極取り出し用の領域とし
て、このポリシリコン層１３０の左側端部に開口を有す
るレジストマスク（図示しない）を施し、この部分にイ
オン注入によりリン又は砒素を濃くドープし、図１
（ｄ）に示すようなＮ⁺の拡散領域１３２を形成する。

【００２６】最後に、ポリシリコン層１３０を覆うよう
に層間絶縁膜１４０を形成した後、この層間絶縁膜１４
０にコンタクト開口を行い、Ｐ⁺の拡散領域１３１とＮ⁺
の拡散領域１３２それぞれにアルミニウム電極１５０を
配線として形成して図１（ｄ）に示すようなダイオード
１００を得る。この図１（ｄ）に示されたダイオード１
００のＰＮ接合面は、Ｐ⁺の拡散領域１３１と、リンを
１×１０¹⁵ｃｍ^-2しかイオン注入していないＮ^-領域１
３３との間に形成されている。

【００２７】本実施形態の半導体装置は、このようなダ
イオード１００を有する１ビットのデータ記憶回路を複
数備えたものである。以下、図２を用いて、１ビットの
データ記憶回路について説明する。

【００２８】図２は、１ビットのデータ記憶回路の回路
図である。

【００２９】図２に示された１ビットのデータ記憶回路
１０は、図１（ｄ）に示すダイオード１００の他、高電
圧印加回路２００と読出回路３００とを備えている。

【００３０】高電圧印加回路２００は、Ｐ型ＭＯＳトラ
ンジスタ（以下、ＰＭＯＳと称する）２０１と、Ｎ型Ｍ
ＯＳトランジスタ（以下、ＮＭＯＳと称する）２０２と
を備えている。これらのＰＭＯＳ２０１とＮＭＯＳ２０
２とは、ＶＤＤ１端子とグランドＧＮＤとの間に配置さ
れており、ＰＭＯＳ２０１のソースがＶＤＤ１端子に接
続されているとともに、ＮＭＯＳ２０２のソースがグラ
ンドＧＮＤに接続されている。ＶＤＤ１端子は、書込み
時に１０Ｖの書込用電源に接続される端子である。ま
た、このＰＭＯＳ２０１のゲートは入力端子Ａに接続さ
れている。一方、ＮＭＯＳ２０２のゲートはインバータ
２０３を介して入力端子Ａに接続されている。入力端子
Ａは、書込まれるデータが入力される端子である。さら
に、ＶＤＤ１端子と入力端子Ａとの間には電圧調整用の
抵抗２０４が設けられているとともに、グランドＧＮＤ
とインバータ２０３との間にも電圧調整用の抵抗２０５
が設けられている。なお、高電圧印加回路２００が備え
るＰＭＯＳ２０１やＮＭＯＳ２０２が有するＰＮ接合の
破壊耐圧は１２Ｖ程度である。

【００３１】Ｐ⁺の拡散層とＮ^-層の接合によるＰＮ接合
からなるダイオード１００は、この１ビットのデータ記
憶回路１０においてはアンチヒューズ素子として機能
し、入力端子Ａに入力されたデータに基づいて、高電圧
印加回路２００によってＰＮ接合が破壊されたり、破壊
されなかったりする。このようなダイオード１００は、
高電圧印加回路のＰＭＯＳ２０１とＮＭＯＳ２０２との
間に、Ｐ⁺の拡散層がＶＤＤ１側に位置するとともにＮ^-
層がグランドＧＮＤ側に位置するように配置されてい
る。したがって、ＶＤＤ１側からグランドＧＮＤ側に向
かう電流が、このダイオード１００の順方向電流とな
り、グランドＧＮＤ側からＶＤＤ１側に向かう電流が、
このダイオード１００の逆方向電流となる。

【００３２】読出回路３００はＰＭＯＳ３１１とＮＭＯ
Ｓ３１２とからなるインバータ３１０を備え、このイン
バータ３１０の出力は出力端子ＯＵＴに接続されてい
る。また、このＰＭＯＳ３１１のゲートとＮＭＯＳ３１
２のゲートとの接続点であるノード３１０１は、高電圧
印加回路２００のＰＭＯＳ２０１とダイオード１００と
の接続点に接続されている。さらに、このノード３１０
１とグランドＧＮＤとの間には第１の抵抗３２０が接続
されているとともに、電源端子ＶＤＤと、ダイオード１
００と高電圧印加回路２００のＮＭＯＳ２０２との接続
点との間には第２の抵抗３３０が接続されている。この
第２の抵抗３３０は、ＰＮ接合が破壊されていない、逆
方向バイアスにおけるダイオード１００の抵抗値よりは
遥かに小さく、第１の抵抗３２０の抵抗値よりは遥かに
大きな抵抗値を有する。また、電源端子ＶＤＤは、３．
３Ｖの読出用電源に接続される端子である。そして、例
えば図３にブロック図が示されたように、必要な個数
（ｎ個）の、図２に示されたような１ビットの記憶回路
１０−１〜１０−ｎが、選択回路５０と組み合わされ
て、必要なビット数（ｎビット）の記憶回路６０が構成
される。図示された選択回路５０は、シフトレジスタ５
１０を使用したものであり、出力端子ＯＵＴ１からＯＵ
Ｔｎまでを、クロック入力端子ＣＬＫに入力されたクロ
ック信号に従って順次選択し、クロック信号に同期して
データ入力端子ＤＡＴＡに入力されるデータ信号を出カ
する。なお、シフトレジスタ５１０のそれぞれの出力瑞
子には、例えばＮＭＯＳ５２０−１〜５２０−ｎからな
るバッファが設けられている。

【００３３】このような選択回路５０と、ｎ個の１ビッ
トの記憶回路１０−１〜１０−ｎの中の高電圧印加回路
２００とが組み合わされて、ｎビットの書き込み回路が
構成される。すなわち、ｎビットのそれぞれのために設
けられたアンチヒューズ用のダイオード１００の中から
選ばれたものに高電圧を印加し、破壊することによって
ｎビットのデータを書き込む。

【００３４】選択回路５０、高電圧印加回路２００、お
よび読み出し回路３００を構成するＮＭＯＳやＰＭＯＳ
はいずれも、アンチヒューズとして使用するダイオード
１００と同一の半導体基板表面に形成される。

【００３５】続いて、本実施形態の半導体装置へのデー
タ書込方法と、本実施形態の半導体装置からのデータ読
出方法とについて、図２に示す１ビットのデータ記憶回
路１０を参照して説明する。

【００３６】データ書込み時においては、アンチヒュー
ズとして機能するダイオード１００の順方向の電流を利
用する。入力端子Ａに論理「１」が入力されると、高電
圧印加回路２００のＰＭＯＳ２０１はオフ状態となり、
ダイオード１００には、ＶＤＤ１端子が接続する書込用
電源から印加される電圧が無印加となる。この結果、ダ
イオード１００のＰＮ接合は破壊されない。一方、入力
端子Ａに論理「０」が入力されると、高電圧印加回路２
００のＰＭＯＳ２０１がオン状態になるとともに、高電
圧印加回路２００のＮＭＯＳ２０２もオン状態になる。
すると、アンチヒューズとして機能するダイオード１０
０に、書込用電源から１０Ｖ程度の電圧が順方向に印加
される。そして、ダイオード１００のＰＮ接合に１０な
いし２０ｍＡの順方向電流を１０ｍｓ程度の時間にわた
って流すことによって、図１（ｅ）に示すＮ⁺の拡散領
域１３２に設けられたアルミニウム電極１５０からアル
ミニウムがシリコン中に拡散し、このアルミニウムがＰ
⁺の拡散領域１３１に設けられたアルミニウム電極１５
０まで達する。ダイオード１００のＰＮ接合はこの拡散
したアルミニウムによって短絡されることで破壊され、
順方向，逆方向とも導通状態になり低抵抗化する。この
際、破壊耐圧の大きさの違いから、高電圧印加回路２０
０のＰＭＯＳ２０１やＮＭＯＳ２０２まで破壊されてし
まうことは防がれる。

【００３７】データ読出し時においては、入力端子Ａを
開放状態にし、ダイオード１００の逆方向バイアス状態
での抵抗値が検出される。すなわち、ＶＤＤ端子に接続
された第２の抵抗３３０およびＧＮＤ端子に接続された
第１の抵抗３２０を介して逆方向のバイアスが印加され
る。ここで、アンチヒューズとして機能するダイオード
１００のＰＮ接合が破壊され低抵抗化していると、ＶＤ
Ｄ端子が接続する読出用電源からの電圧は、ダイオード
１００でほとんど電圧降下せずに、ノード３１０１に印
加される。この結果ノード３１０１が‘Ｈ’レベルとな
り、出力端子ＯＵＴには‘Ｌ’レベルの信号が出力され
る。逆に、ダイオード１００のＰＮ接合が破壊されず、
逆方向バイアスにおけるダイオード１００の抵抗値が高
いままであると、ノード３１０１の電位はＧＮＤ、すな
わち‘Ｌ’レベルとなり、出力端子ＯＵＴには‘Ｈ’レ
ベルの信号が出力される。このように読み出された信号
は、例えば、抵抗素子や容量素子の接続／非接続を決定
するためのスイッチ素子を駆動するために使用される。
これにより、回路パラメータを決定し、半導体装置の所
望の回路動作を実現することができる。

【００３８】最後に、図４と図５とを用いて、図１
（ａ）に示したポリシリコン層１３０へドープするリン
のドーズ量について説明する。

【００３９】図４は、ポリシリコン層へドープするリン
のドーズ量と、順方向バイアスにおけるＰＮ接合の破壊
電圧との関係を示す片対数グラフである。図５は、ポリ
シリコン層へドープするリンのドーズ量と、逆方向バイ
アスにおけるＰＮ接合の破壊電圧との関係を示す片対数
グラフである。

【００４０】両グラフとも、横軸は対数軸であって、図
１に示すポリシリコン層１３０へドープするリンのドー
ズ量（ｃｍ^-2）を表しており、縦軸はＰＮ接合の破壊電
圧（Ｖ）を表している。ただし、図４のグラフにおける
破壊電圧は、ＰＮ接合に順方向の電圧を印加したとき
に、そのＰＮ接合が破壊される印加電圧であるのに対
し、図５のグラフにおける破壊電圧は、ＰＮ接合に逆方
向の電圧を印加したときに、そのＰＮ接合が破壊される
印加電圧である。

【００４１】図４のグラフに示すように、順方向に電圧
を印加することでＰＮ接合を破壊する場合には、リンの
ドーズ量に破壊電圧は殆ど依拠せず、６Ｖから７Ｖの印
加電圧でＰＮ接合を破壊することができる。本実施形態
の半導体装置１が備えるダイオード１００のＰＮ接合
は、リンを１×１０¹⁵ｃｍ^-2イオン注入したＮ^-領域１
３３を接合面に有するため、順方向バイアスでこのＰＮ
接合を破壊するには、図４のグラフに示すように６．５
Ｖの印加電圧で足りる。ところが、逆方向バイアスでこ
のＰＮ接合を破壊しようとすると、図５のグラフに示す
ように１２Ｖもの印加電圧が必要になり、図２に示す高
電圧印加回路２００のＰＭＯＳ２０１やＮＭＯＳ２０２
のＰＮ接合を破壊してしまう恐れがある。そこで、逆方
向バイアスであっても、順方向バイアスのときと同じ
６．５Ｖの印加電圧を印加することでＰＮ接合を破壊し
ようとすると、図５のグラフに示すように、リンのドー
ズ量を１×１０¹⁶ｃｍ^-2に増大させることが必要にな
る。

【００４２】ここで、図６を用いて、ドーズ量とＰＮ接
合からのリーク電流との関係についてさらに説明する。

【００４３】図６は、ポリシリコン層へドープするリン
のドーズ量と、ＰＮ接合の逆方向リーク電流との関係を
示す両対数グラフである。

【００４４】図６のグラフの横軸と縦軸とは、ともに対
数軸であって、横軸は、図１（ａ）に示すポリシリコン
層１３０へドープするリンのドーズ量（ｃｍ^-2）を表し
ており、縦軸はバイアス電圧３．３ＶにおけるＰＮ接合
の逆方向リーク電流（Ａ／μｍ）を表している。本実施
形態の半導体装置１は、読出し時には、アンチヒューズ
としてのダイオード１００が遮断状態にあるか否かを読
出すため、ダイオード１００のＰＮ接合に逆方向の電圧
を印加する。この際、ＰＮ接合が破壊されていないダイ
オード１００は遮断状態であるため、電流のほとんどは
遮断されてしまうが僅かなリーク電流は流れる。６．５
Ｖの逆方向バイアス電圧でＰＮ接合を破壊するために必
要な１×１０¹⁶ｃｍ^-2のリンのドーズ量では、図６のグ
ラフに示すように、リーク電流は１×１０^-8Ａ／μｍに
も達してしまう。一方、本実施形態の半導体装置１が備
えるダイオード１００のＮ^-領域１３３に注入されたリ
ンの１×１０¹⁵ｃｍ^-2のドーズ量では、図６のグラフに
示すように、リーク電流は２×１０^-10Ａ／μｍに抑え
られる。

【００４５】したがって、本実施形態の半導体装置１で
は、リーク電流を少なくすることもできるため、データ
読出しにおける消費電力の増大を抑えることができる。
さらにはダイオード１００が遮断状態にある時にノード
３１０１に読み出される電位を確実にＬレベルにするこ
とができる。

【００４６】なお、１×１０¹⁵ｃｍ^-2でリンをドープさ
れたポリシリコン層のシート抵抗は４０００Ω／□程度
であり、半導体装置において抵抗素子に一般的に使用す
るポリシリコン層のシート抵抗と同程度である。このこ
とから、アンチヒューズとして使用するダイオードのＮ
^-領域１１３を形成するためのリンドープ工程を、抵抗
素子に使用するポリシリコン層へのリンドープ工程と共
用してもよい。すなわち、アンチヒューズ素子と抵抗素
子とを同一の濃度にリンがドープされた多結晶シリコン
層に形成することにより、アンチヒューズ素子および抵
抗素子を有する半導体装置を製造するための工程数を削
減することができる。

【００４７】以上、ポリシリコン層１３０にＰＮ接合を
形成する例について説明したが、単結晶のシリコン基板
１１０にＰ⁺の拡散層とＮ^-層の接合によるＰＮ接合を形
成しても、順方向バイアスで電圧を印加することで、Ｐ
Ｎ接合の破壊電圧を６Ｖから７Ｖに抑えることができ
る。ただし、単結晶のシリコン基板１１０に形成された
ＰＮ接合では、破壊を生じさせるのに必要な電流値はや
や高くなり、１００ｍＡから２００ｍＡを要する。また
上記説明では、Ｐ⁺の拡散層とＮ^-層の接合によるＰＮ接
合を例にあげたが、極性を反転させた、Ｐ^-層とＮ⁺の拡
散層の接合によるＰＮ接合であってもよい。

【００４８】

【発明の効果】以上、説明したように、本発明のうちの
書込方法によれば、ＰＮ接合を破壊するための印加電圧
を十分に低くすることができる。また、低い破壊電圧と
小さなリーク電流とを両立することができる。また、本
発明のうちの半導体装置によれば、このような書込方法
に適した半導体装置を提供することができる。

【図面の簡単な説明】

【図１】本実施形態の半導体装置が備えるダイオードを
製造している様子を段階的に示した断面図である。

【図２】１ビットのデータ記憶回路の回路図である。

【図３】ｎビットのデータ記憶回路のブロック図であ
る。

【図４】ポリシリコン層へドープするリンのドーズ量
と、順方向バイアスにおけるＰＮ接合の破壊電圧との関
係を示す片対数グラフである。

【図５】ポリシリコン層へドープするリンのドーズ量
と、逆方向バイアスにおけるＰＮ接合の破壊電圧との関
係を示す片対数グラフである。

【図６】ポリシリコン層へドープするリンのドーズ量
と、ＰＮ接合のリーク電流との関係を示す両対数グラフ
である。

【符号の説明】１半導体装置１０１ビットのデータ記憶回路５０選択回路６０ｎビットのデータ記憶回路１００ダイオード１１０シリコン基板１２０熱酸化膜１３０ポリシリコン層１３１Ｐ⁺の拡散領域１３２Ｎ⁺の拡散領域１３３Ｎ^-領域１４０層間絶縁膜１５０アルミニウム電極２００高電圧印加回路２０１ＰＭＯＳ２０２ＮＭＯＳ２０３インバータ３００読出回路３１０インバータ３１１ＰＭＯＳ３１２ＮＭＯＳ３１０１ノード３２０第１の抵抗３３０第２の抵抗５１０シフトレジスタ５２０ＮＭＯＳ

───────────────────────────────────────────────────── フロントページの続き (72)発明者福島崇仁東京都千代田区内幸町２丁目２番３号川崎製鉄株式会社内Ｆターム(参考） 5F064 BB07 BB12 BB26 FF04 FF22 FF28 FF30

Claims

【特許請求の範囲】

【請求項１】半導体基板表面上に絶縁膜を介して積層
された半導体層内もしくは半導体基板表面に形成された
ＰＮ接合を有するアンチヒューズ素子を備えた半導体装
置に所望のデータを書込むことによって、所望の回路動
作を実現させる半導体装置へのデータ書込方法におい
て、前記ＰＮ接合に順方向の電流を流すことにより、該ＰＮ
接合を導通状態に遷移させることを特徴とするデータ書
込方法。
【請求項２】前記アンチヒューズ素子が、前記半導体
基板表面もしくは前記半導体層内にＮ型高濃度拡散領域
を有するとともに該Ｎ型高濃度拡散領域に接続されたア
ルミニウムを含む金属配線を有するものであることとを
特徴とする請求項１に記載のデータ書込方法。
【請求項３】前記アンチヒューズ素子が、前記半導体
層内に形成されてなるものであることを特徴とする請求
項１または２記載のデータ書込方法。
【請求項４】半導体基板表面上に絶縁膜を介して積層
された半導体層内もしくは半導体基板表面に形成された
ＰＮ接合を有するアンチヒューズ素子と、前記ＰＮ接合に順方向の電流を流すことにより、該ＰＮ
接合を導通状態に遷移させる書込回路とを備えたことを
特徴とする半導体装置。
【請求項５】前記半導体層が、所定の濃度の不純物を
含む多結晶シリコン層であり、前記アンチヒューズ素子が、前記多結晶シリコン層に形
成されたものであって、さらに、この半導体装置が、前記多結晶シリコン層に形
成された抵抗素子を含むものであることを特徴とする請
求項４記載の半導体装置。
【請求項６】前記ＰＮ接合が逆方向に遮断状態にある
か否かを読出す読出回路を備えたものであることを特徴
とする請求項４記載の半導体装置。