JP2002238259A

JP2002238259A - 過電流保護方法，電源装置および画像形成装置

Info

Publication number: JP2002238259A
Application number: JP2001036669A
Authority: JP
Inventors: Norikazu Okada; 田憲和岡
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2001-02-14
Filing date: 2001-02-14
Publication date: 2002-08-23
Anticipated expiration: 2021-02-14
Also published as: JP4225451B2

Abstract

(57)【要約】【課題】過電流保護の信頼性を高くする。電源回路と
ＤＳＰとの間の接続を簡略にする。過電流保護の信頼性
が高い、出力系統が複数の電源装置を提供する。これら
に加えて出力系統毎に、過電流保護をする。また画像形
成装置の電源装置を過電流保護の信頼性が高いものとす
る。【解決手段】それぞれが、トランス，ＰＷＭパルスに
応答してスイッチング給電する１次側回路，２次巻線の
電圧を整流する２次側回路，１次側回路のスイッチング
オン電流検出手段、および、該電流の過電流信号を発生
する比較手段を備える第１回路４６および第２回路４
７；および、ＰＷＭパルスを発生し、過電流信号に応答
してＰＷＭパルス出力を止めるパルス発生器６５、およ
び、該パルス発生器をリセットしそれにＰＷＭパルス出
力のためのデータを与えるＣＰＵ６１、を含むＤＳＰ４
８；を備えるスイッチング電源装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、トランスの１次側
に介挿したスイッチング回路をＰＷＭパルスに応答して
スイッチングして、トランスの２次側に所望電圧を発生
するスイッチング電源装置の過電流保護制御，これを実
施する電源装置、および、これを内蔵する画像形成装置
に関する。

【０００２】

【従来技術】例えば、商用交流を入力し、整流平滑後の
直流電圧を高周波数（例えば１００ＫＨｚ前後）でスイ
ッチングして、トランスの１次巻線に印加して、トラン
スの2次巻線に誘起した電圧を整流して直流電圧を出力
するスイッチング電源が、多くの電気機器に用いられて
いる。この電源の出力電圧は、これを検出してスイッチ
ングの比率すなわちＰＷＭパルスのデューティを制御す
ることで、定電圧に安定化する。この制御を行う方法と
して、従来はアナログ回路によるスイッチングＯＮ／Ｏ
ＦＦ制御が行われていた。また、一般にスイッチング電
源では、制御の最適化のため、入力電圧や負荷電流の変
動に応じて、電源回路の動作モードを変更する場合があ
る。従来のアナログ方式では、動作モード切替えを行わ
せるにはハードウェアとしての制御回路を複数用意しな
ければならず、回路構成が著しく複雑になるという特徴
があった。最近はこれをデジタル制御により、例えばデ
ジタルシグナルプロセッサ（ＤＳＰ）を用いて行うこと
により、解決している。

【０００３】特開２０００−１４１４４号公報に開示
の、ＤＳＰによるＰＷＭ制御の電源装置では、トランス
２次側の出力回路を流れる電流値を検出し、検出値が所
定値を越えると、スイッチングを強制的に停止させるラ
ッチ回路と、ＤＳＰが発生するＰＷＭパルスをスイッチ
ングドライバに与える信号ラインに介挿したアンドゲー
トと、スイッチングがオフ状態に移行すると前記ラッチ
回路をリセットするリセット回路とを備え、過電流検出
信号でラッチ回路をセットして、そのセット時出力で、
アンドゲートを閉じ、その後のＰＷＭパルスのスイッチ
オンレベルへの変化に同期してリセット回路が前記ラッ
チ回路をリセットする。この、トランス２次側の過電流
に応答してトランス１次側のスイッチングをオフにする
過電流保護は、ＰＷＭパルスの１周期内のスイッチング
オン期間に行われるパルスバイパルスの過電流保護であ
る。出力回路には、もう一組の電流検出回路と電圧検出
回路があり、それらの検出信号が、ＰＷＭパルスの周期
よりも長い制御周期でデジタル変換してＤＳＰに読み込
まれ、ＰＷＭパルスのデューティの決定に参照される。

【０００４】

【発明が解決しようとする課題】しかしながら、パルス
バイパルス過電流保護のために出力回路に流れる電流値
を検出する回路は、トランスの２次側に備えられてい
る。過電流保護の遅れなく検出することはできても、ト
ランスの２次側に備えられているために、電流検出信号
にレベルシフトが発生し、1次側のスイッチング素子に
流れる電流値を正確に検出できないという問題があっ
た。これにより、パルスバイパルスの過電流保護の信頼
性が損なわれる。

【０００５】また、トランスの１次側のスイッチングド
ライバおよび２次側に備わる過電流検出回路とＤＳＰと
の間を、アンドゲート，セット回路およびリセット回路
で接続するので、回路接続が複雑である。

【０００６】本発明は、デジタル制御方式でも、1次側
で過電流を検出し、トランスの1次側と2次側で発生する
レベルシフトによる影響を受けず、電源装置の過電流保
護の信頼性を高めることを第１の目的とし、過電流検出
回路とＤＳＰなどのデジタル制御回路との間の接続を簡
単にし、デジタル制御のため高速に制御が可能となるた
め、スイッチング電源の切換えパルス（周波数１００Ｋ
Ｈｚ）ごとに電源の停止，再開の制御が可能なパルスバ
イパルスの制御を行うことを第２の目的とする。過電流
保護の信頼性が高い、出力系統が複数のスイッチング電
源装置を提供することを第３の目的とし、その電源回路
とＤＳＰとの間の接続を簡略にすることを第４の目的と
し、これらに加えて出力系統毎に、過電流保護をするこ
とを第５の目的とする。また画像形成装置の電源装置を
過電流保護の信頼性が高いものとすることを第６の目的
とする。

【０００７】

【課題を解決するための手段】（１）トランス(TR11)，
該トランスの１次巻線にＰＷＭパルスに応答してスイッ
チング給電する１次側回路(DRIVE11,FET11)，該トラン
スの２次巻線に発生する電圧を整流し負荷に給電する２
次側回路(D11,D12)、および、前記ＰＷＭパルスを発生
するデジタル処理のパルス発生器(65)とそれにＰＷＭパ
ルスを規定するデータを与えるＣＰＵ(61)を含むデジタ
ル信号処理装置(48)、を備える電源装置(41)の、前記１
次側回路のオン電流を抵抗(R11)に通して該抵抗の電圧
を、発光素子(LD11)と光電変換素子(PT41)を含むフォト
カプラ(49)の該発光素子に通電する発光ドライバ(Tr11)
に印加して、光電変換素子(PT41)の受光信号を前記過電
流信号(PDPINT=L)として、前記デジタル信号処理装置(4
8)に与え、該デジタル信号処理装置(48)の前記パルス発
生器(65)が該過電流信号(PDPINT=L)に応答してそのスイ
ッチングオン出力を止める、過電流保護方法。

【０００８】なお、理解を容易にするためにカッコ内に
は、図面に示し後述する実施例の対応要素又は対応事項
の記号を、参考までに付記した。以下も同様である。

【０００９】作用及び効果これによれば、トランス(TR11)の１次側回路のオン電流
を検出して、それが過電流の時にはパルス発生器(65)が
そのスイッチングオン出力を止める。１次側の電流検出
信号は、レベルシフトなく得ることができるので、信頼
性が高いパルスバイパルスの過電流保護を容易に実現で
きる。１次側回路とデジタル信号処理装置(48)とがフォ
トカプラ(49)で、電流通電に関して絶縁分離されている
ので、両者間の電位の干渉はなく、信頼性が高いパルス
バイパルスの過電流保護を容易に実現できる。過電流信
号に応答してパルス発生器(65)がスイッチングオン出力
を止めるので、電源回路とデジタル信号処理装置(48)と
の間の接続は簡略になる。

【００１０】

【発明の実施の形態】（２）１次側回路のオン電流が流
れる前記抵抗(R11)と前記発光ドライバ(Tr11)の制御信
号入力端との間をダイオード(D13)で、該制御信号入力
端から前記抵抗(R11)への通電を可能につないで、該ダ
イオード(D13)と前記制御信号入力端との接続点に接続
した抵抗(R12)に定電圧(Vc)を印加して、前記１次側回
路のオン電流の増大によって前記制御信号入力端の電圧
を上昇させて前記発光素子(LD11)に通電する、上記
（１）の過電流保護方法。

【００１１】これによれば、１次側回路のオン電流が低
い間はそれが流れる抵抗(R11)の電圧が低く、発光ドラ
イバ(Tr11)の制御信号入力端の電圧が、ダイオード(D1
3)を順方向に伝播し該方向に電流が流出しこれにより抵
抗(R11)の電圧と同程度に低く、発光ドライバ(Tr11)は
発光素子(LD11)に通電しない。

【００１２】１次側回路のオン電流が過大になるとそれ
が流れる抵抗(R11)の電圧が上昇するが、これはダイオ
ード(D13)に逆方向に加わるので、１次側回路のオン電
流は発光ドライバ(Tr11)の制御信号入力端に流入しな
い。すなわち、ダイオード(D13)が、発光ドライバ(Tr1
1)の制御信号入力端に過大電流あるいは過電圧が加わる
のを阻止する。しかし、エラー! リンクが正しくありま
せん。のカソード側に抵抗(R11)の高い電圧が加わるの
で、定電圧(Vc)の印加による発光ドライバ(Tr11)の制御
信号入力端から抵抗(R11)への電流の流出が止まり、該
制御信号入力端の電圧が上昇しこれに応答して発光ドラ
イバ(Tr11)が発光素子(LD11)に通電し、発光素子(LD11)
が発光する。

【００１３】発光ドライバ(Tr11)周りの比較的に簡易な
電気回路によって、発光ドライバ(Tr11)の制御信号入力
端に、１次側回路のオン電流が過大か否をあらわす２値
的な電圧変化が現れ、しかも、発光ドライバ(Tr11)に過
電圧が加わることはない。

【００１４】（３）トランス(TR11)，該トランスの１次
巻線にＰＷＭパルスに応答してスイッチング給電する１
次側回路(DRIVE11,FET11)，該トランスの２次巻線に発
生する電圧を整流し負荷に給電する２次側回路(D11,D1
2)、および、前記ＰＷＭパルスを発生するデジタル処理
のパルス発生器(65)とそれにＰＷＭパルスを規定するデ
ータを与えるＣＰＵ(61)を含むデジタル信号処理装置(4
8)、を備える電源装置(41)の、前記１次側回路のオン電
流を抵抗(R11)に通して、該抵抗の電圧を前記デジタル
信号処理装置(図15の48)に与え、該デジタル信号処理装
置において該電圧をデジタルデータに変換し、該デジタ
ルデータが設定値以上のとき前記過電流信号を発生する
(図15の72-75)、過電流保護方法。

【００１５】これによれば、１次側オン電流検出手段(R
11)がトランス(TR11)の１次側の電流を電圧に変換し、
デジタル信号処理装置(48)のＡ／Ｄ変換手段(72)が該電
圧をデジタルデータに変換し、比較手段(73)が、該デジ
タルデータが表す値が設定値以上になると過電流信号(P
DPINT=L /PDPINT1=L)を発生し、パルス発生器(65)がそ
れに応答してスイッチングオン出力を止める。１次側の
電流検出信号である、前記電圧は、レベルシフトなく得
ることができるので、信頼性が高いパルスバイパルスの
過電流保護を容易に実現できる。過電流信号に応答して
パルス発生器(65)がスイッチングオン出力を止めるの
で、電源回路とデジタル信号処理装置(48)との間の接続
は簡略になる。Ａ／Ｄ変換手段(72)および比較手段(73)
が、デジタル信号処理装置(48)にあるので、１次側回路
が簡略になり、電源回路とデジタル信号処理装置(48)と
の間の接続が簡略になる。

【００１６】（３ａ）１次側回路のオン電流が流れる前
記抵抗(R11)と、定電圧(Vc)が印加される抵抗分圧回路
(R12-R14)の分圧端との間をダイオード(D13)で、該分圧
端から前記抵抗(R11)への通電を可能につないで、抵抗
分圧回路(R12-R14)の分圧電圧を前記デジタル信号処理
装置(図15の48)に与える、上記（３）の過電流保護方
法。

【００１７】これによれば、１次側回路のオン電流が低
い間はそれが流れる抵抗(R11)の電圧が低く、抵抗分圧
回路(R12-R14)の分圧端の電圧が、ダイオード(D13)を順
方向に伝播し該方向に電流が流出しこれにより抵抗(R1
1)の電圧と同程度に低い。

【００１８】１次側回路のオン電流が過大になるとそれ
が流れる抵抗(R11)の電圧が上昇するが、これはダイオ
ード(D13)に逆方向に加わるので、１次側回路のオン電
流は抵抗分圧回路(R12-R14)の分圧端に流入しない。す
なわち、ダイオード(D13)が、抵抗分圧回路(R12-R14)の
分圧端に過大電流あるいは過電圧が加わるのを阻止す
る。しかし、ダイオード(D13)のカソード側に抵抗(R11)
の高い電圧が加わるので、定電圧(Vc)の印加による抵抗
分圧回路(R12-R14)の分圧端から抵抗(R11)への電流の流
出が止まり、該分圧端の電圧が上昇する。

【００１９】比較的に簡易な電気回路によって、抵抗分
圧回路(R12-R14)に、１次側回路のオン電流のレベルに
対応する電圧が現れ、しかも、抵抗分圧回路(R12-R14)
に過電圧が加わることはない。

【００２０】（４）前記ＣＰＵ(61)が前記過電流信号(P
DPINT=L)に応答して、前記パルス発生器(65)がスイッチ
ングオン出力を止めた後に、該パルス発生器(65)にＰＷ
Ｍパルス発生を再開させる、上記（１）乃至（３ａ）の
いずれかの過電流保護方法。

【００２１】これによりＰＷＭパルスのスイッチングオ
ン期間に過電流検出に応答して通電を停止し、そして次
の周期のＰＷＭパルス出力を行うパルスバイパルスの通
電および過負荷保護が実現できる。すなわち、通電の安
定性と過負荷保護機能が高いパルスバイパルスの通電保
護制御が実現できる。

【００２２】（５）前記パルス発生器(65)は、前記過電
流信号(PDPINT=L)に応答してＰＷＭパルス出力ポートを
ハイインピーダンスとしてこれを保持し；前記ＣＰＵ(6
1)が前記過電流信号(PDPINT=L)に応答して割込み処理を
開始してこの割込み処理により、前記パルス発生器がス
イッチングオン出力を止めた後に、パルス発生器のハイ
インピーダンスの保持を解除し前記レジスタにＰＷＭパ
ルス出力のためのデータを設定する；上記（１）乃至
（４）のいずれかの過電流保護方法。

【００２３】ＰＷＭパルスは例えば１００ＫＨｚの高周
波であり、デジタル信号処理装置(48)のパルス発生器(6
5)は、例えばＤＳＰのイベントマネジャであって過電流
信号(PDPINT=L)が発生してから、ＣＰＵ(61)の動作周波
数の３〜４クロックサイクルの遅延後に、ＰＷＭパルス
出力ポートをハイインピーダンス（ＰＷＭパルス出力遮
断）としてこれを保持する。この処理は非常に早い。し
たがって１次回路が実質上遅れなくスイッチングオフに
なる。

【００２４】しかしＣＰＵ(61)は、過電流信号(PDPINT=
L)に応答して、割り込み処理に進み、そこでパルス発生
器(65)のレジスタにＰＷＭパルス出力のためのデータを
設定する。過電流信号(PDPINT=L)が発生してから、上述
のソフト割込みのプログラムによってパルス発生器(65)
にＰＷＭパルス出力のためのデータを設定し終わるまで
に数μｓｅｃの時間が経過する。

【００２５】これにより、１００ＫＨｚのＰＷＭパルス
の１周期の半分を超える程度の、ＰＷＭパルス（のスイ
ッチオンレベル）の出力の遅れを生じ、この期間が、Ｐ
ＷＭパルスの１周期内のオフ期間に重なり、パルスバイ
パルスの過電流保護によって１パルスのオン出力が遮断
されても、ＰＷＭパルスの一周期の間の、オン出力を遮
断した本来のオン期間に続くオフ期間が経過する前後
に、上記ＰＷＭパルス出力のためのデータ設定によって
新たな一周期のパルス通電が始まる。すなわち前の一周
期に略連続するかたちで、次の１周期からＰＷＭパルス
の出力が再開される。

【００２６】したがって、電源回路とデジタル信号処理
装置(48)との間に、ＰＷＭパルス遮断のためのゲート
や、遮断を保持するラッチおよびそれを解除するリセッ
ト回路を介挿する必要はなく、電源回路とデジタル信号
処理装置(48)との間の接続が簡略になる。

【００２７】（６）トランス(TR11)，該トランスの１次
巻線にＰＷＭパルスに応答してスイッチング給電する１
次側回路(DRIVE11,FET11)，該トランスの２次巻線に発
生する電圧を整流し負荷に給電する２次側回路(D11,D1
2)、および、前記ＰＷＭパルスを発生するデジタル信号
処理装置(48)、を備えるスイッチング電源装置におい
て、前記１次側回路(DRIVE11,FET11)のスイッチングオ
ンの電流を電圧に変換する１次側オン電流検出手段(R1
1)；および、変換した電圧が設定値以上になると過電流
信号(PDPINT=L/PDPINT1=L)を発生する比較手段(D13,R12
-R16,TR11,LD11,PT41, R41 /72,73)；を備え、前記デジ
タル信号処理装置(48)が、前記ＰＷＭパルス(PWM11)を
発生し前記過電流信号に応答してＰＷＭパルス出力を止
めるパルス発生器(65)、および、該パルス発生器にＰＷ
Ｍパルス出力のためのデータを与えるＣＰＵ(61)、を含
む；ことを特徴とする電源装置。

【００２８】これによれば、１次側オン電流検出手段(R
11)がトランス(TR11)の１次側の電流を電圧に変換し、
比較手段が該電圧が設定値以上になると過電流信号(PDP
INT=L /PDPINT1=L)を発生し、パルス発生器(65)がそれ
に応答してスイッチングオン出力を止める。１次側の電
流検出信号である前記電圧は、レベルシフトなく得るこ
とができるので、信頼性が高いパルスバイパルスの過電
流保護を容易に実現できる。過電流信号に応答してパル
ス発生器(65)がスイッチングオン出力を止めるので、電
源回路とデジタル信号処理装置(48)との間の接続は簡略
になる。

【００２９】（７）第１トランス(TR11)，該トランスの
１次巻線に第１のＰＷＭパルス(PWM11)に応答してスイ
ッチング給電する第１の１次側回路(DRIVE11,FET11)，
第１トランスの２次巻線に発生する電圧を整流し負荷に
給電する第１の２次側回路(D11,D12)，第１の１次側回
路のスイッチングオンの電流を第１の電圧に変換する第
１の１次側オン電流検出手段(R11)、および、第１の変
換した電圧が設定値以上になると第１の過電流信号を発
生する第１の比較手段(D13,R12-R16,TR11,LD11,PT41, R
41 /72,73)、を備える第１回路(46)；第２トランス(TR2
1)，該トランスの１次巻線に第２のＰＷＭパルス(PWM2
1)に応答してスイッチング給電する第２の１次側回路(D
RIVE21,FET21)，第２トランスの２次巻線に発生する電
圧を整流し負荷に給電する第２の２次側回路(D21,D2
2)，第２の１次側回路のスイッチングオンの電流を第２
の電圧に変換する第２の１次側オン電流検出手段(R2
1)、および、第２の変換した電圧が設定値以上になると
第２の過電流信号を発生する第２の比較手段(D23,R22-R
26,TR21,LD21,PT41,PT51,R41, R51 /74,75)、を備える
第２回路(47)；および、第１および第２のＰＷＭパルス
(PWM11,PWM21)を発生し第１および第２の過電流信号の
いずれにも応答してＰＷＭパルス出力を止めるパルス発
生器(65/65, 71)、および、該パルス発生器に第１およ
び第２のＰＷＭパルス出力のためのデータを与えるＣＰ
Ｕ(61)、を含むデジタル信号処理装置(48:図5)；を備え
る電源装置。

【００３０】これによれば、一組のデジタル信号処理装
置(48)で第１回路(46)および第２回路(47)を制御して、
それらから同時に別個の負荷に給電することができる。
各回路(46,47)に関して、上記（６）に記述した作用，
効果が実現できる。

【００３１】（８）第１トランス(TR11)，該トランスの
１次巻線に第１のＰＷＭパルス(PWM11)に応答してスイ
ッチング給電する第１の１次側回路(DRIVE11,FET11)，
第１トランスの２次巻線に発生する電圧を整流し負荷に
給電する第１の２次側回路(D11,D12)，第１の１次側回
路のスイッチングオンの電流を第１の電圧に変換する第
１の１次側オン電流検出手段(R11)、および、第１の変
換した電圧が設定値以上になると第１の過電流信号(PDP
INT1=L)を発生する第１の比較手段(D13,R12-R16,TR11,L
D11,PT41,R41/72,73)、を備える第１回路(46)；第２ト
ランス(TR21)，該トランスの１次巻線に第２のＰＷＭパ
ルス(PWM21)に応答してスイッチング給電する第２の１
次側回路(DRIVE21,FET21)，第２トランスの２次巻線に
発生する電圧を整流し負荷に給電する第２の２次側回路
(D21,D22)，第２の１次側回路のスイッチングオンの電
流を第２の電圧に変換する第２の１次側オン電流検出手
段(R21)、および、第２の変換した電圧が設定値以上に
なると第２の過電流信号(PDPINT2=L)を発生する第２の
比較手段(D23,R22-R26,TR21,LD21, PT41,PT51,R41,R51/
74,75)、を備える第２回路(47)；および、第１および第
２のＰＷＭパルス(PWM11,PWM21)を発生し第１の過電流
信号に応答して第１のＰＷＭパルス出力を止め、第２の
過電流信号に応答して第２のＰＷＭパルス出力を止める
パルス発生器(65,71)、および、該パルス発生器に第１
および第２のＰＷＭパルス出力のためのデータを与える
ＣＰＵ(61)、を含むデジタル信号処理装置(48:図12,図1
5)；を備える電源装置。

【００３２】これによれば、一組のデジタル信号処理装
置(48)で第１回路(46)および第２回路(47)を制御して、
それらから同時に別個の負荷に給電することができる。
各回路(46,47)に関して、上記（６）に記述した作用，
効果が、個別に実現できる。上記（７）では、第１回路
(46)および第２回路(47)の一方が１次側過負荷になる
と、両回路ともに１次側通電を遮断してしまうが、この
（８）の実施態様では、一方が１次側過負荷になるとそ
の１次側通電を遮断するが、他方の通電は継続する。第
１回路(46)と第２回路(47)の独立性が高い。

【００３３】（９）１次側オン電流検出手段は、１次側
オン電流が通流する抵抗(R11,R21)であり；比較手段
は、該抵抗にそれに向けて順方向に接続されたダイオー
ド(D13,D23)を通して接続されて該抵抗の電圧の上昇に
より発光素子(LD11,LD21)の通電電流を上げるドライバ
(Tr11,Tr21)、および、該発光素子およびその光を受け
て前記過電流信号を発生する光電変換素子(PT41,PT51)
の組合せで成る絶縁カプラ(49,50:図5,図12,図13)を含
む；上記（６），（７）又は（８）記載の電源装置。

【００３４】これによれば、１次側回路とデジタル信号
処理装置(48)とが絶縁カプラ(49,50)で、電流通電に関
して絶縁分離されているので、両者間の電位の干渉はな
く、信頼性が高いパルスバイパルスの過電流保護を容易
に実現できる。デジタル信号処理装置(48)の、過電流信
号(PDPINT=L/PDPINT1=L,PDPINT2=L)ラインとの接続が簡
略になる。

【００３５】（１０）トランス(TR11)，該トランスの１
次巻線にＰＷＭパルスに応答してスイッチング給電する
１次側回路(DRIVE11,FET11)，該トランスの２次巻線に
発生する電圧を整流し負荷に給電する２次側回路(D11,D
12)、および、前記ＰＷＭパルスを発生するデジタル信
号処理装置(48)、を備えるスイッチング電源装置におい
て、前記１次側回路(DRIVE11,FET11)のスイッチングオ
ンの電流を電圧に変換する１次側オン電流検出手段(R1
1)；を備え、前記デジタル信号処理装置(48)が、該１次
側オン電流検出手段が変換した電圧をデジタルデータに
変換するＡ／Ｄ変換手段(72)，該デジタルデータが表す
値が設定値以上になると過電流信号を発生する比較手段
(73)，前記ＰＷＭパルスを発生し前記過電流信号に応答
してＰＷＭパルス出力を止めるパルス発生器(65)、およ
び、該パルス発生器(65)にＰＷＭパルス出力のためのデ
ータを与えるＣＰＵ(61)、を含む；ことを特徴とする電
源装置。

【００３６】これによれば、１次側オン電流検出手段(R
11)がトランス(TR11)の１次側の電流を電圧に変換し、
デジタル信号処理装置(48)のＡ／Ｄ変換手段(72)が該電
圧をデジタルデータに変換し、比較手段(73)が、該デジ
タルデータが表す値が設定値以上になると過電流信号(P
DPINT=L /PDPINT1=L)を発生し、パルス発生器(65)がそ
れに応答してスイッチングオン出力を止める。１次側の
電流検出信号である、前記電圧は、レベルシフトなく得
ることができるので、信頼性が高いパルスバイパルスの
過電流保護を容易に実現できる。過電流信号に応答して
パルス発生器(65)がスイッチングオン出力を止めるの
で、電源回路とデジタル信号処理装置(48)との間の接続
は簡略になる。Ａ／Ｄ変換手段(72)および比較手段(73)
が、デジタル信号処理装置(48)にあるので、１次側回路
が簡略になり、電源回路とデジタル信号処理装置(48)と
の間の接続が更に簡略になる。

【００３７】（１１）第１トランス(TR11)，該トランス
の１次巻線に第１のＰＷＭパルス(PWM11)に応答してス
イッチング給電する第１の１次側回路(DRIVE11,FET1
1)，第１トランスの２次巻線に発生する電圧を整流し負
荷に給電する第１の２次側回路(D11,D12)、および、第
１の１次側回路のスイッチングオンの電流を第１の電圧
に変換する第１の１次側オン電流検出手段(R11)、を備
える第１回路(46)；第２トランス(TR21)，該トランスの
１次巻線に第２のＰＷＭパルス(PWM21)に応答してスイ
ッチング給電する第２の１次側回路(DRIVE21,FET21)，
第２トランスの２次巻線に発生する電圧を整流し負荷に
給電する第２の２次側回路(D21,D22)、および、第２の
１次側回路のスイッチングオンの電流を第２の電圧に変
換する第２の１次側オン電流検出手段(R21)、を備える
第２回路(47)；および、第１および第２の電圧を第１お
よび第２のデジタルデータに変換するＡ／Ｄ変換手段(7
2,74)，第１および第２のデジタルデータが表す値が設
定値以上になると第１および第２の過電流信号(PDPINT
1,PDPINT2)を発生する比較手段(73,75)，第１および第
２のＰＷＭパルス(PWM11,PWM21)を発生し第１および第
２の過電流信号(PDPINT1,PDPINT2)のいずれにも応答し
てＰＷＭパルス出力を止めるパルス発生器(65,71,76)、
および、該パルス発生器に第１および第２のＰＷＭパル
ス出力のためのデータを与えるＣＰＵ(61)、を含むデジ
タル信号処理装置(48:図17)；を備える電源装置。

【００３８】これによれば、一組のデジタル信号処理装
置(48)で第１回路(46)および第２回路(47)を制御して、
それらから同時に別個の負荷に給電することができる。
各回路(46,47)に関して、上記（６）に記述した作用，
効果が実現できる。Ａ／Ｄ変換手段(72,74)および比較
手段(73,75)が、デジタル信号処理装置(48)にあるの
で、１次側回路が簡略になり、電源回路とデジタル信号
処理装置(48)との間の接続が更に簡略になる。

【００３９】（１２）第１トランス(TR11)，該トランス
の１次巻線に第１のＰＷＭパルス(PWM11)に応答してス
イッチング給電する第１の１次側回路(DRIVE11,FET1
1)，第１トランスの２次巻線に発生する電圧を整流し負
荷に給電する第１の２次側回路(D11,D12)、および、第
１の１次側回路のスイッチングオンの電流を第１の電圧
に変換する第１の１次側オン電流検出手段(R11)、を備
える第１回路(46)；第２トランス(TR21)，該トランスの
１次巻線に第２のＰＷＭパルス(PWM21)に応答してスイ
ッチング給電する第２の１次側回路(DRIVE21,FET21)，
第２トランスの２次巻線に発生する電圧を整流し負荷に
給電する第２の２次側回路(D21,D22)、および、第２の
１次側回路のスイッチングオンの電流を第２の電圧に変
換する第２の１次側オン電流検出手段(R21)、を備える
第２回路(47)；および、第１および第２の電圧を第１お
よび第２のデジタルデータに変換するＡ／Ｄ変換手段(7
2,74)，第１および第２のデジタルデータが表す値が設
定値以上になると第１および第２の過電流信号(PDPINT
1,PDPINT2)を発生する比較手段(73,75)，第１および第
２のＰＷＭパルス(PWM11,PWM21)を発生し第１の過電流
信号(PDPINT1)に応答して第１のＰＷＭパルス出力を止
め、第２の過電流信号(PDPINT2)に応答して第２のＰＷ
Ｍパルス出力を止めるパルス発生器(65,71)、および、
該パルス発生器に第１および第２のＰＷＭパルス出力の
ためのデータを与えるＣＰＵ(61)、を含むデジタル信号
処理装置(図15の48)；を備える電源装置。

【００４０】これによれば、一組のデジタル信号処理装
置(48)で第１回路(46)および第２回路(47)を制御して、
それらから同時に別個の負荷に給電することができる。
各回路(46,47)に関して、上記（６）に記述した作用，
効果が、個別に実現できる。上記（７）では、第１回路
(46)および第２回路(47)の一方が１次側過負荷になる
と、両回路ともに１次側通電を遮断してしまうが、この
（８）の実施態様では、一方が１次側過負荷になるとそ
の１次側通電を遮断するが、他方の通電は継続する。第
１回路(46)と第２回路(47)の独立性が高い。Ａ／Ｄ変換
手段(72,74)および比較手段(73,75)が、デジタル信号処
理装置(48)にあるので、１次側回路が簡略になり、電源
回路とデジタル信号処理装置(48)との間の接続が更に簡
略になる。

【００４１】（１３）第１回路(46)は、電力消費が大き
い高負荷に給電するための高い直流電圧(24V)を出力す
る高パワ−電源回路であり、第２回路(47)は、電力消費
が小さい制御回路および素子に給電するための低い直流
電圧(5V,5VE)を出力する低パワー電源回路である、上記
（７），（８），（１１）又は（１２）の電源装置。

【００４２】これによれば、電力消費が大きい高負荷お
よび電力消費が小さい制御回路および素子を含む機器又
は電気回路に、すべての所要電力を同時に給電できる。

【００４３】（１４）前記第２回路(47)は、省エネ待機
時には負荷がオフされる電圧出力端(5V)と、省エネ待機
時にも負荷が継続してオンである省エネ待機給電端(5V
E)を有する、上記（１３）の電源装置。

【００４４】電力消費が大きい高負荷および電力消費が
小さい制御回路および素子を含み省エネルギ待機機能が
ある機器又は電気回路に、すべての所要電力を給電でき
る。

【００４５】（１５）前記ＣＰＵ(61)が前記過電流信号
(PDPINT/PDPINT1,PDPINT2)に応答して、前記パルス発生
器(65/65,71)がスイッチングオン出力を止めた後に、該
パルス発生器にＰＷＭパルス発生を再開させる;上記
（６），（７），（８），（９），（１０），（１
１），（１２），（１３）又は（１４）の電源装置。

【００４６】これによりＰＷＭパルスのスイッチングオ
ン期間に過電流検出に応答して通電を停止し、そして次
の周期のＰＷＭパルス出力を行うパルスバイパルスの通
電および過負荷保護が実現する。すなわち、通電の安定
性と過負荷保護機能が高いパルスバイパルスの通電保護
制御が実現する。

【００４７】（１６）前記パルス発生器(65/65,71)は、
前記過電流信号(PDPINT=L/PDPINT1=L, PDPINT2=L)に応
答してＰＷＭパルス出力ポートをハイインピーダンスと
してこれを保持し；前記ＣＰＵ(61)が前記過電流信号に
応答して割込み処理を開始してこの割込み処理により、
前記パルス発生器がスイッチングオン出力を止めた後
に、パルス発生器のハイインピーダンスの保持を解除し
前記レジスタにＰＷＭパルス出力のためのデータを設定
する；上記（１５）の電源装置。

【００４８】ＰＷＭパルスは例えば１００ＫＨｚの高周
波であり、デジタル信号処理装置(48)のパルス発生器(6
5/65,71)は、例えばＤＳＰのイベントマネジャであって
過電流信号が発生してから、ＣＰＵ(61)の動作周波数の
３〜４クロックサイクルの遅延後に、ＰＷＭパルス出力
ポートをハイインピーダンスとしてこれを保持する出力
禁止フラグ（１ビットデータ）を設定し（Ｈ＝１と
し）、ＰＷＭパルスの周期およびパルスデューティを定
めるデータを格納するレジスタをクリアする。この処理
は非常に早い。したがって１次回路が実質上遅れなくス
イッチングオフになる。

【００４９】しかしＣＰＵ(61)は、過電流信号に応答し
て、割り込み処理に進み、そこでパルス発生器の出力禁
止フラグを解除（０にクリア）し、そしてパルス発生器
のレジスタにＰＷＭパルス出力のためのデータを設定す
る。過電流信号が発生してから、上述のソフト割込みの
プログラムの実行を開始するまでに数μｓｅｃの時間遅
れがあり、更に、該割込み処理でパルス発生器にＰＷＭ
パルス出力を再開させるのに数μｓｅｃの時間が経過す
る。

【００５０】これにより、１００ＫＨｚのＰＷＭパルス
の１周期の半分を超える程度の、ＰＷＭパルス（のスイ
ッチオンレベル）の出力の遅れを生じ、この期間が、Ｐ
ＷＭパルスの１周期内のオフ期間に重なり、パルスバイ
パルスの過電流保護によって１パルスのオン出力が遮断
されても、前の一周期に略連続するかたちで、次の１周
期からＰＷＭパルスの出力が再開される。

【００５１】したがって、電源回路とデジタル信号処理
装置(48)との間に、ＰＷＭパルス遮断のためのゲート
や、遮断を保持するラッチおよびそれを解除するリセッ
ト回路を介挿する必要はなく、電源回路とデジタル信号
処理装置(48)との間の接続が簡略になる。

【００５２】（１７）上記（６）乃至（１６）のいずれ
かに記載の電源装置(41)；および、該電源装置から給電
され、画像データが表す画像を形成する画像形成手段(4
2, 43)；を含む画像形成装置(PTR)。

【００５３】電源装置(41)が上記（６）乃至（１６）に
記載した作用，効果を発揮し、これにより、画像形成手
段(42,43)の過負荷保護の信頼性と安定性が向上する。

【００５４】（１８）上記（１４）の電源装置(41)；該
電源装置から給電され画像データが表す画像を形成する
画像形成手段(42,43)；ならびに、省エネ待機時には、
前記電源装置の第１回路(46)から画像形成手段(42,43)
への給電、および、第２回路(47)の電圧出力端(5V)から
画像形成手段(42,43)への給電を遮断するスイッチ手段
(44)；を含む画像形成装置(PTR)。

【００５５】上記（１４）の電源装置(41)が省エネ待機
給電端(5VE)を有するので、省エネ待機のためにスイッ
チ手段(44)を開放（遮断）しても、省エネ待機時にも給
電が必要な制御回路および素子には、該給電端(5VE)か
ら給電でき、画像形成装置(PTR)の省エネ待機設計が容
易である。

【００５６】（１９）更に、外部から与えられる印刷情
報を画像データに変換して前記画像形成手段(43)に与え
るプリンタコントローラ(20)を含む上記（１７）又は
（１８）の画像形成装置。これによれば、パソコン，フ
ァクシミリなどのホストからの印刷情報をプリントアウ
トできる。

【００５７】（２０）更に、原稿画像を読取って画像デ
ータを生成して前記画像形成手段(43)に与える原稿スキ
ャナ(SCR)を含む上記（１７），（１８）又は（１９）
の画像形成装置。これによれば、原稿画像のコピーがで
きる。

【００５８】（２１）前記原稿スキャナ(SCR)に原稿を
供給する自動原稿供給装置(ADF)を含む、上記（２０）
の画像形成装置。これによれば、複数の原稿の自動供給
によるコピーが可能である。

【００５９】（２２）デジタル制御を行うスイッチング
電源(41)において、トランス(TR11)を駆動するスイッチ
ング素子(FET11)に流れる電流を直接検出する、トラン
スの１次側に置かれた電流値検出回路(ISEN11,49)と、
前記電流値検出回路の検出信号を基に、スイッチング素
子(FET11)をＯＮ／ＯＦＦしている信号(PWM11)をＯＮ出
力停止にする手段(65)を有するデジタルシグナルプロセ
ッサ(48)とで構成されたことを特徴とするスイッチング
電源装置(41)。

【００６０】これによれば、トランスの１次側に電流値
検出回路を備え、電流値が過電流であれば、スイッチン
グ制御の主体であるデジタルシグナルプロセッサ(48)自
身にてハード的にスイッチング素子(FET11)のＯＮ停止
の過電流保護制御を行っているので、過電流が流れれば
正確に検出し、制御遅れなく、スイッチング素子(FET1
1)をＯＦＦすることができ、スイッチング電源装置(4
1)、特にスイッチング素子(FET11)の破壊、損傷を安価
に図る効果がある。

【００６１】（２３）トランス(TR11,TR21)およびそれ
を駆動するスイッチング素子(FET11,FET21)を複数有
し、前記スイッチング素子(FET11,FET21)をＯＮ／ＯＦ
Ｆする複数の駆動回路(DRIVE11,DRIVE21)と、前記駆動
回路を駆動するＰＷＭポートを、スイッチング素子の数
分有し、前記スイッチング素子に流れる電流値を検出す
る１次側電流値検出回路を複数(ISEN11,ISEN21)有する
マルチ出力デジタル制御のスイッチング電源装置におい
て、前記電流値検出回路(ISEN11,ISEN21)の検出信号を
受け入れ、駆動回路を介してスイッチング素子をＯＮ／
ＯＦＦしているＰＷＭ信号をＰＷＭ出力停止するＤＳＰ
側の入力ポートを複数有するＤＳＰ(48)を備えることを
特徴とするマルチ出力デジタル制御のスイッチング電源
装置(41)。

【００６２】これによれば、マルチ出力におけるスイッ
チング電源装置において、複数の1次側電流値検出回路
から送られる電流値検出信号を入力する手段をＤＳＰに
て複数備えているので、駆動回路単位の１次側過電流保
護制御を実現する効果がある。

【００６３】（２４）検出信号を受け入れる入力ポート
が、駆動回路を駆動するＰＷＭ出力ポートの個数と同数
であること(図12,図13,図15,図16,図17)を特徴とする上
記（２３）のスイッチング電源装置。

【００６４】これによれば、複数の１次側電流値検出回
路から送られる電流値検出信号を入力する手段をＤＳＰ
(48)にて、前記１次側過電流検出回路の同数分有してい
るので、駆動回路単位にて１次側過電流保護の実現を図
ることができる。

【００６５】（２５）上記（２２）乃至（２４）に記載
したスイッチング電源装置(41)の電流値検出回路(ISEN1
1,49)は、所定の電流値以上の電流を検出すればスイッ
チング素子(FET11)に流れるには過電流としてパルス(PD
PINT=L)を出力する手段(Tr11,LD11,PT41)を含み；デジ
タルシグナルプロセッサすなわちＤＳＰ(48)は、前記パ
ルス(PDPINT=L)を入力させる入力ポート(Iint1)と、ス
イッチング素子(FET11)をＯＮ／ＯＦＦしている信号を
ハード的にＯＮ出力停止状態にさせる手段(65,PDPINT=
L)を有していることを特徴とする上記（２２）に記載し
たスイッチング電源装置(41)。

【００６６】すなわち、電流値検出回路(ISEN11,49)に
て、過電流であればパルス(PDPINT=L)を生成し出力す
る。前記パルスをＤＳＰ(48)に入力し、トリガにして、
スイッチング素子(FET11)のＯＮ信号をハード的にＯＦ
Ｆしているので、ＤＳＰ(48)側では入力ポートは簡単な
構成で過電流検出制御を行うことが出来る効果がある。

【００６７】（２６）電流値検出回路(ISEN11,49)は、
スイッチング素子(FET11)に流れる電流を電圧値に換算
出力する手段(R11)を有し、ＤＳＰ(48)は換算した電圧
をＡ／Ｄ変換する手段および規定値以上の電圧値を検知
するデジタル比較手段を有し、規定値以上の電圧値を検
知すれば、スイッチング素子をＯＮ／ＯＦＦしている信
号をハード的にＯＮ出力停止状態にすることを特徴とす
る上記（２２）乃至（２４）に記載のスイッチング電源
装置(41)。

【００６８】これによれば、電流値検出回路にて、電流
値を電圧値に換算出力しＤＳＰに入力しているので、電
流値検出回路には過電流値閾値レベルを検出する回路が
要らず、安価な構成で、過電流検出制御を行うことが出
来るという効果がある。

【００６９】（２７）過電流と判断する規定値をＤＳＰ
(48)内にソフト的に設けたことを特徴とする上記（２
４）又は（２６）記載のスイッチング電源装置。

【００７０】電流値検出回路にて、電流値を電圧値に換
算出力しＤＳＰ(48)に入力し、ＤＳＰ内でデジタル変換
して規定値とデジタル比較してＤＳＰ内で過電流判定す
る場合には、プログラム上又はプログラムで参照するデ
ータテーブル（メモリの領域）に規定値を書き込んでお
き、スイッチング電源装置が給電する負荷を変更する場
合は、プログラム上の規定値又はプログラムで参照する
データテーブルの規定値を書き替えるか、プログラムメ
モリ又はデータメモリの交換により、規定値を設定でき
る。具体的には、スイッチング電源装置の出力につなが
っている装置の負荷が変更なった場合において、ハード
的な変更はなしにＤＳＰ(48)のプログラム変更によるの
みで、過電流値を簡単に変更設定できる。

【００７１】（２８）過電流信号をＤＳＰ(48)のイベン
トマネジャであるパルス発生器(65)の割込み停止信号端
に与えてパルス発生器(65)をハード的にＯＮ出力停止状
態にすると同時に、ソフト割り込みを発生させて、すな
わち、ＤＳＰ(48)の、パルス発生器(65)にＰＷＭパルス
の周期とデューティを規定するデータを与えるＣＰＵす
なわちＰＷＭパルスを制御するＣＰＵ(61)、の外部割込
み端に過電流信号を与えて、これに応答するＣＰＵの割
込み処理にて、パルス発生器(65)のＯＮ出力停止状態を
解除する、ことを特徴とする上記（２２）乃至（２７）
のスイッチング電源装置。

【００７２】これによれば、トランス(TR11)の１次側に
電流値検出回路(R11)を備え、電流値が過電流であれ
ば、スイッチング制御の主体であるＤＳＰ(48)自身にて
ハード的にスイッチング素子(FET11)のＯＮ停止の過電
流保護制御を行っているので、過電流が流れれば正確に
検出し、制御遅れがなく、スイッチング素子(FET11)を
ＯＦＦすることができ、スイッチング電源装置、特にス
イッチング素子(FET11)の破壊,損傷を回避することがで
き、また、過電流を検出しスイッチング素子(FET11)を
ハード的にＯＦＦにすると同時に、ソフト割り込みを発
生させ、ソフト割り込み内の処理にてスイッチング素子
(FET11)のＯＮ／ＯＦＦ駆動を再開させているので、パ
ルスバイパルスにての過電流保護制御が、ＤＳＰを用い
て安価に簡易に実現できる。

【００７３】（２９）あらかじめ設定しておく規定値
は、電流値検出回路からの電流値を電圧値に換算した電
圧が印加されるＡ／Ｄポート毎に設定する、上記（２
７）のスイッチング電源装置。

【００７４】これによれば、Ａ／Ｄ入力ポート毎に、過
電流であるという判定に参照する閾値である規定値を個
別設定するので、制御の最適化のため、入力電圧や負荷
電流の変動に応じて、動作モードを変更しなければなら
ない場合、ＤＳＰ(48)内のデータ(ＥＥＰＲＯＭ62のメ
モリデータ)をソフト的に書き換えるという柔軟な対応
で対処できる。

【００７５】（３０）過電流検出した入力ポート先に応
じて出力停止するＰＷＭ出力ポート先は、ＤＳＰ内のデ
ータを書換えることでソフト的に設定できること(図18)
を特徴とする上記（２３）又は（２４）のスイッチング
電源装置。

【００７６】これによれば、過電流を検出した入力ポー
ト先に応じて、出力停止するＰＷＭ出力ポート先をＤＳ
Ｐ内のデータをソフト的に書き換えるので、スイッチン
グ電源基板の配線レイアウト上の制約がなく、自由に、
過電流信号入力ポート又は電流検出信号を印加するＡ／
Ｄ入力ポートと、ＰＷＭパルス出力ポートの対応を設定
することが可能となる効果がある。

【００７７】また、柔軟な１次側過電流保護制御を実現
する効果もある。具体的には、基本電圧出力用のスイッ
チング素子が過電流を発生した場合、該スイッチング素
子のスイッチングＯＮ／ＯＦＦ停止はもちろんのこと、
他の出力電圧回路のスイッチング素子のスイッチングＯ
Ｎ／ＯＦＦも同時に停止させる。過電流が該他の出力電
圧回路のスイッチング素子で発生した場合は、このスイ
ッチング素子のスイッチングＯＮ／ＯＦＦのみ停止させ
るという、柔軟な過電流保護制御が可能となる効果があ
る。

【００７８】本発明の他の目的および特徴は、図面を参
照した以下の実施例の説明により明らかになろう。

【００７９】

【実施例】−第１実施例− 図１の（ａ）に、本発明の一実施例のスイッチング電源
装置を組み込んだ画像形成装置の概要を示す。この画像
形成装置は、カラープリンタＰＴＲに画像スキャナＳＣ
Ｒ，自動原稿供給装置ＡＤＦ，ソータ１１及びその他を
組付けたものであり、パ−ソナルコンピュ−タ（以下Ｐ
Ｃと表現）等のホストＰＣａから、ＩＥＥＥ１２８４−
Ｉ／Ｆを通じて、画像情報である印刷デ−タが与えられ
るとそれをプリントアウト（画像出力）できるシステム
構成である。図１の（ａ）に示す画像形成装置は複合機
能があるデジタルカラー複写機であり、それ自身で、原
稿のコピ−を生成することもできる。

【００８０】図１の（ｂ）に、図１の（ａ）に示すデジ
タルカラー複写機の一部をなすプリンタＰＴＲの機構概
要を示す。この実施例のプリンタＰＴＲは、電子写真方
式のレ−ザ走査型のカラ−プリンタであり、プリンタ機
構，給紙装置（バンク），両面給紙装置，及び後処理装
置（ソータ）１１によって構成されている。プリンタＰ
ＴＲのレ−ザ走査器３には、Ｂｋ（黒），Ｙ（イエロ
−），Ｍ（マゼンタ），Ｃ（シア）の各色の成分に分解
された画像データが、各色単位で与えられる。各色単位
が１画像形成単位である。

【００８１】単色記録のときには、上記４色の内の一色
の画像デ−タがレ−ザ走査器３に与えられる。感光体１
は定速度で回転駆動され、メインチャ−ジャ２にて荷電
され帯電位はクエンチングランプＱＬで適正電位に調整
される。そして帯電面に、レ−ザ走査器３が画像デ−タ
で変調したレ−ザを走査投射する。これにより、画像デ
−タに対応する静電潜像が感光体１に形成される。この
静電潜像が、回転位置決め方式の現像装置４の、画像形
成指定色（例えばＢｋ）に対応する色の現像トナ−を有
する現像器（Ｂｋ）にて現像されて顕像すなわちトナ−
像となる。トナ−像は、転写チャ−ジャ５にて転写ベル
ト６に転写され、そして、転写分離チャ−ジャ８にて、
レジストロ−ラ７で送り込まれる転写紙に転写され、ト
ナ−像を担持する転写紙は、搬送ベルト９で定着器１０
に送り込まれる。

【００８２】定着器１０は加熱，加圧により転写紙上の
トナ−像を転写紙に固定する。定着を終えた転写紙は、
ソ−タ１１に排出される。トナ−像の転写を終えた感光
体面はクリ−ニング装置１２でクリ−ニングされる。転
写ベルト６の転写を終えた面はクリ−ニングブレ−ド１
３で拭われる。１４は、Ｐセンサと呼ばれる、感光体面
上のトナ−濃度を検出する反射型の光センサ、１５は転
写ベルト６の基準位置を示すマ−クを検出する反射型の
光センサ、１６は定着ロ−ラの温度を検出する温度セン
サである。

【００８３】２色以上のカラ−重ね記録（最も代表的な
ものはフルカラ−記録）のときには、上述の、感光体１
上へのトナ−像の形成と転写ベルト６への転写が、各色
分繰返えされて転写ベルト６上において各色トナ−像が
重ねて転写され、所要色分の重ね転写を終えてから、転
写紙に転写される。

【００８４】図２に、図１に示す画像形成装置の電気シ
ステムの概要を示す。プリンタコントローラ２０には、
カラープリンタＰＴＲ，オペレータに対する表示とオペ
レータからの機能設定入力制御を行う操作パネルＯＰ
Ｂ、スキャナＳＣＲおよび自動原稿供給装置ＡＤＦなら
びにパソコンＰＣａが接続したＩＥＥＥ１２８４セント
ロＩ／Ｆ３０が接続されている。

【００８５】なお、図２においては、図１に示すプリン
タＰＴＲの、画像形成プロセスの進行のために給電が必
要な要素を一括してエンジン負荷４２として示し、画像
形成プロセスの制御その他プリンタ内の制御をする装置
をエンジンコントローラ４３として示した。

【００８６】プリンタコントローラ２０は、メインプロ
セッサであるＣＰＵ２１，システムバス制御及び画像処
理等を行うＡＳＩＣ(Application Specific IC)２２，
ＣＰＵ２１の制御プログラムが格納されているＲＯＭ２
３，電源ＯＦＦ時にもデータの保持が可能なＮＶＲＡＭ
２４，ホストＰＣａからの受信データをＩＥＥＥ１２８
４セントロＩ／Ｆ３０を介して一時格納及び受信デー
タに基づいて形成された画像イメージデータの格納が可
能なＤＲＡＭ（画像メモリ）２５，文字形状をあらわす
イメージデータが格納され、画像形成時に文字データを
イメージデータに変換するフォントＲＯＭ２６，操作パ
ネルＯＰＢをコントロール／通信する操作パネルＩ／Ｆ
２７，スキャナＩ／Ｆ２８，エンジンコントローラ４３
との通信及び画像データの送信を行うエンジンＩ／Ｆ２
９，ＩＥＥＥ１２８４準拠の通信が可能なＩＥＥＥ１２
８４−Ｉ／Ｆ３０、及び、ホストＰＣａからＩＥＥＥ
１２８４−Ｉ／Ｆ３０に与えられているＨＬＨ信号の
変化を検出して、変化があったときにＡＳＩ２２を介し
てＣＰＵ２１に知らせるホストＯＮ／ＯＦＦ検知回路３
１、を含む。

【００８７】ホストＯＮ／ＯＦＦ検知回路３１は、ホス
トＰＣａのＨＬＨ信号（Ｈ：ホスト電源ＯＮ／Ｌ：ホス
ト電源ＯＦＦ）が、Ｌ（ホスト電源ＯＦＦ）からＨ（ホ
ストが電源ＯＮ）に変化（ホスト電源がＯＮに変化）し
た時、及び、ＨからＬに変化（ホスト電源がＯＦＦに変
化）したときに、これをＡＳＩ２２を介してＣＰＵ２１
に知らせる。

【００８８】プリンタコントローラ２０は、外部装置で
あるホストＰＣａからの画像情報である印刷データ及び
プリント指示するコマンドを解析し、印刷データを出力
画像データとして印刷できる状態にビットマップ展開
し、印刷モードをコマンドから解析し動作を決定してい
る。その印刷データ及びコマンドをＩＥＥＥ１２８４−
Ｉ／Ｆ３０を通じて受信し動作する。また、これらなら
びにプリンタコントーラ２０を介して、機内で保持又は
生成する、印刷データ，原稿読取りデータ，これらを出
力用に処理した出力画像データ、および、それらを圧縮
した圧縮データ、をホストＰＣａに転送することができ
る。

【００８９】原稿スキャナＳＣＲは、原稿の表面に対す
るランプ照射の反射光をミラー及びレンズにより受光素
子に集光する。受光素子（本実施例ではＣＣＤ）は、ス
キャナＳＣＲ内のセンサー・ボード・ユニット（以下単
にＳＢＵと称す）にあり、ＣＣＤに於いて電気信号に変
換された画像信号は、ＳＢＵ上でデジタル信号すなわち
読取った画像デ−タに変換された後、プリンタコントー
ラ２０に出力される。スキャナＳＣＲに装着された自動
原稿供給装置ＡＤＦは、スキャナＳＣＲに対して原稿を
給，排する。

【００９０】プリンタコントローラ２０には、システム
バス制御，画像メモリアクセス制御およびＤＲＡＭ２５
からの作像を行う制御等を行う画像処理ＡＳＩＣ２２が
ある。スキャナＳＣＲの読取り画像デ−タは、ＡＳＩＣ
２２に転送され、ＡＳＩＣ２２が、光学系及びディジタ
ル信号への量子化に伴う信号劣化（スキャナ系の信号劣
化：スキャナ特性による読取り画像デ−タの歪）を補正
し、該画像デ−タをＤＲＡＭ２５に書込む。又は、ＡＳ
ＩＣ２２内部のプリンタ出力のための処理系で出力画像
データに変換して、エンジンＩ／Ｆ２８を介してプリン
タＰＴＲに与える。

【００９１】すなわち、ＡＳＩＣ２２には、読取り画像
デ−タをＤＲＡＭ２５に蓄積して再利用するジョブと、
メモリに蓄積しないで、プリンタＰＴＲに作像出力する
ジョブとがある。ＤＲＡＭ２５に蓄積する一例として
は、１枚の原稿を複数枚複写する場合、スキャナＳＣＲ
を１回だけ動作させ、読取り画像デ−タをＤＲＡＭ２５
に蓄積し、蓄積データを複数回読み出す使い方がある。
ＤＲＡＭ２５を使わない例としては、１枚の原稿を１枚
だけ複写する場合、読取り画像デ−タをそのままプリン
タ出力用に処理すれば良いので、ＤＲＡＭ２５への書込
みを行う必要はない。

【００９２】まず、ＤＲＡＭ２５を使わない場合、ＡＳ
ＩＣ２２に於いてＣＣＤによる輝度データを面積階調に
変換するための画質処理を行う。画質処理後の面積階調
に変化された信号はプリンタＰＴＲに与えられ、プリン
タＰＴＲ内において、画像メモリを介して書込み制御に
与えられる。書込み制御は、ドット配置に関する後処理
及びドットを再現するためのパルス制御を、作像ユニッ
ト３に対して行い、転写紙上に再生画像を形成する。

【００９３】ＤＲＡＭ２５に蓄積する場合は、ＡＳＩＣ
２２が、ＤＲＡＭ２５のアクセス制御，外部ホストＰＣ
ａのプリント用データの展開（文字コ−ド／キャラクタ
ビット変換），メモリ有効活用のための画像データの圧
縮を行う。データ圧縮後ＤＲＡＭ２５へ蓄積し、蓄積デ
ータを必要に応じて読み出す。読み出しデータは伸張
し、本来の画像データに戻し、画質処理を行い、プリン
タＰＴＲに出力する。すなわち、転写紙上に顕像（トナ
−像）を形成する。

【００９４】画像データの流れに於いて、ＡＳＩＣ２２
のバス制御により、デジタル複写機の複合機能を実現す
る。各ジョブ、例えばコピー機能およびプリンタ出力機
能において、スキャナＳＣＲ，ＡＳＩＣ２２及びプリン
タＰＴＲへの共通バス使用権の割り振りを、ＡＳＩＣ２
２が制御する。

【００９５】次に、プリンタＰＴＲおよびプリンタコン
トローラ２０の省エネモードについて説明する。プリン
タＰＴＲ内には、ＡＣ商用電源からＤＣ電源を生成する
スイッチング電源装置４１があり、ここで生成したＤＣ
電源を、エンジンコントローラ４３，プリンタコントロ
ーラ２０およびエンジン負荷４２へ供給する。

【００９６】ここで、スイッチング電源装置４１で生成
したＤＣ電源には、エンジンコントローラ４３にてＯＮ
／ＯＦＦ制御可能な＋５Ｖおよび＋２４Ｖと、図示しな
い元電源スイッチであるメインＳＷがＯＮであれば、常
にＯＮ状態となる＋５ＶＥが存在し、＋５Ｖおよび＋２
４Ｖはエンジンコントローラ４３、エンジン負荷４２
に、＋５ＶＥはエンジンコントローラ４３とプリンタコ
ントローラ２０に供給されている。通常動作時すなわち
動作モードでは、＋５Ｖ，＋２４Ｖおよび＋５ＶＥすべ
てＯＮ状態であるが、省エネモード時には、エンジンコ
ントローラ４３より、スイッチ４４をＯＦＦ（ＯＰＥ
Ｎ）とさせ、＋５Ｖおよび＋２４Ｖの電源供給をストッ
プさせ、プリンタコントローラ２０及びエンジンコント
ローラ４３の一部のみの、＋５ＶＥの電源供給としてい
る。

【００９７】スイッチング電源装置４１からプリンタコ
ントローラ２０に供給される電源＋５ＶＥは、プリンタ
コントローラ２０内の電源ＯＮ／ＯＦＦ３４に引きこま
れている。電源ＯＮ／ＯＦＦ３４には、２個の電源ＯＮ
／ＯＦＦリレー（以下では単に電源リレー）と、それら
を選択的にＯＮ／ＯＦＦするリレードライバがあり、電
源ＯＮ／ＯＦＦコントローラ３３が、各リレードライバ
に、ＯＮ（スイッチ閉）／ＯＦＦ（スイッチ開）指示信
号を与える。各電源リレーのスイッチ接片は電源装置４
１から電源＋５ＶＥが供給される給電線に接続されてい
るが、各電源リレーのスイッチ接点には、給電線ＰＳ
１，ＰＳ２が接続されている。

【００９８】給電線ＰＳ１は、ＣＰＵ２１，ＡＳＩＣ２
２、プログラムＲＯＭ２３およびホストＯＮ／ＯＦＦ検
知回路３１、ならびに、操作パネルＩ／Ｆ２７のキー操
作検知回路に給電する。この給電により、ホストＯＮ／
ＯＦＦ検知回路３１は、ホストＰＣａの各ＨＬＨ信号の
論理和が、ＬからＨに変化（ホスト電源がＯＮに変化）
したこと、及び、該論理和がＨからＬに変化（ホスト電
源がＯＦＦに変化）したことを、ＡＳＩ２２を介してＣ
ＰＵ２１に知らせることができる。同様に、操作パネル
Ｉ／Ｆ２７はキー操作があったことをＣＰＵ２１に知ら
せることができる。ＡＳＩＣ２２の、これらの報知信号
をＣＰＵ２１に与える信号ラインおよび電気回路が、給
電線ＰＳ１から給電される。ＣＰＵ２１及びプログラム
ＲＯＭ２３も給電線ＰＳ１から給電されるので、給電線
ＰＳ１を＋５ＶＥに接続する第１電源リレーがＯＮであ
る限り、ＣＰＵ２１はプログラムＲＯＭ２３のプログラ
ムにしたがって動作する。

【００９９】電源装置４１に商用交流を給電する元電源
スイッチすなわちメインＳＷがＯＮになって、電源装置
４１が電源＋５ＶＥを発生すると、電源ＯＮ／ＯＦＦ３
４内にある図示しない電源オンリセット回路がリセット
信号を発生し、電源ＯＮ／ＯＦＦ３４が自身をリセット
（初期化）し、これにより、第１給電線ＰＳ１に接続し
た第１電源リレーのみをＯＮにする。これによって電源
ＯＮ／ＯＦＦコントローラ３３，ＣＰＵ２１，ＡＳＩＣ
２２，プログラムＲＯＭ２３および操作パネルＩ／Ｆ２
７（の中の、キー操作検知回路）に電源＋５ＶＥが加わ
り、それぞれが電源オンリセット動作をして、自身を初
期化する。

【０１００】図３に、スイッチング電源装置４１の回路
構成の概要を示す。１００Ｖ商用交流電圧が交流入力端
子ＩＮ１，ＩＮ２から直流変換回路４５に印加される。
直流変換回路４５には、１００Ｖ商用交流ラインの高周
波ノイズが電源装置４１に入るのを遮断し、しかも電源
装置４１が発生する高周波ノイズが商用交流ラインに漏
出するのを防ぐ入力フィルタがある。交流電圧はこの入
力フィルタを通して、全波整流ダイオードブリッジＤＢ
１と平滑コンデンサＣ１で構成される整流平滑回路に印
加される。

【０１０１】また、交流電圧は抵抗Ｒ１とリレーＲＡ１
からなる起動回路にも加わる。交流電圧が加わると、リ
レーＲＡ１の、デジタルシグナルプロセッサ（ＤＳＰ）
で構成されたデジタル制御部４８の、電圧入力端子Ｖｃ
ｃと、バッテリＢ１に接続したダイオードＤ３２との間
の、リレー接点が閉じ、これによりデジタル制御部４８
が起動して、第１電源回路４６のドライバＤＲＩＶＥ１
１に第１ＰＷＭパルスを出力し、第２電源回路４７のド
ライバＤＲＩＶＥ２１に第２ＰＷＭパルスを出力する。
これにより、第１電源回路４６および第２電源回路４７
が動作状態になり、それぞれ、２４Ｖ程度および５Ｖ程
度の電圧を発生する。

【０１０２】直流変換回路４５が変換した直流電圧は、
第１電源回路４６および第２電源回路４７のトランスＴ
Ｒ１１およびＴＲ２１の１次巻線に印加される。スイッ
チング素子であるＦＥＴ１１およびＦＥＴ２１がオンに
なると、直流変換回路４５から、各１次巻線，各スイッ
チング素子ならびに各電流値検出回路ＩＳＥＮ１１およ
びＩＳＥＮ２１を介して、１次側グランドに電流が流れ
る。

【０１０３】図４に、電流値検出回路ＩＳＥＮ１１およ
びＩＳＥＮ２１の構成を示す。第１電源回路４６のスイ
ッチング素子ＦＥＴ１１は、該回路４６が主に動力負荷
に給電するためのＤＣ２４Ｖを出力する高負荷出力用で
あるので、２個のＦＥＴを並列接続したものとなってい
る。ＦＥＴ１１に流れる電流が、電流検出用の抵抗Ｒ１
１に流れ、抵抗Ｒ１１の電圧が、１次電流に比例する。
抵抗Ｒ１１に並列に接続されたコンデンサＣ１２は、高
周波ノイズをバイパスする。

【０１０４】トランスＴＲ１１の図示しない巻線に接続
された図示しない定電圧回路が発生する定電圧Ｖｃが、
比較回路（Ｄ１３，Ｒ１２−Ｒ１４）の、抵抗Ｒ１２，
Ｒ１３，Ｒ１４の直列回路に加わっている。抵抗Ｒ１２
とＲ１３のあいだが、ダイオードＤ１３で抵抗Ｒ１１に
接続され、ダイオードＤ１３のカソードに、抵抗１１の
電圧すなわち電流検出信号が加わる。抵抗Ｒ１３とＲ１
４の間には、ＬＥＤドライバであるトランジスタＴｒ１
１のベースが接続されている。抵抗Ｒ１５，絶縁カプラ
４９の発光ダイオードＬＤ１１および抵抗Ｒ１６の直列
回路に定電圧Ｖｃが加わり、発光ダイオードＬＤ１１に
トランジスタＴｒ１１のコレクタが接続されている。

【０１０５】比較回路の抵抗Ｒ１２とＲ１３の間の電位
は、抵抗１１の電圧すなわち電流検出信号レベルと同程
度である。トランスＴＲ１１の１次巻線の電流すなわち
ＦＥＴ１１を流れる１次電流値が小さい時には、トラン
ジスタＴｒ１１のベース電位が低いので、トランジスタ
Ｔｒ１１が実質上オフで、発光ダイオードＬＤ１１は実
質上発光しない。ＦＥＴ１１を流れる１次電流値が過電
流になると、比較回路の抵抗Ｒ１２とＲ１３の間の電位
（抵抗１１の電圧）が上昇して、トランジスタＴｒ１１
のベース電位が上昇してトランジスタＴｒ１１が導通
し、発光ダイオードＬＤ１１が発光する。

【０１０６】この光は、絶縁カプラ４９内の、図５に示
すフォトトランジスタＰＴ４１を照らし、これによりフ
ォトトランジスタＰＴ４１が、オフからオンに転ずる。
フォトトランジスタＰＴ４１のコレクタは抵抗Ｒ４１を
通して定電圧Ｖｃｃに接続しており、コレクタに接続し
た信号線が過電流検出信号線であり、これが、デジタル
シグナルプロセッサ（ＤＳＰ）で構成されたデジタル制
御部（以下ではＤＳＰと表記）４８の、割込み入力ポー
トＩｉｎｔ１に接続されているので、第１電源回路４６
のトランスＴＲ１１の１次側電流が設定値を超える過電
流になると、過電流検出信号線（ＤＳＰの割込み入力ポ
ートＩｉｎｔ１）が、高レベルＨ（Ｖｃｃ）から低レベ
ルＬ（２次側グランド電位）に低下する。この低レベル
Ｌは、割込み要求レベルである。

【０１０７】再度図３を参照する。第２電源回路４７
は、制御回路や制御素子に定低電圧５Ｖを与える低出力
のものであるので、ＦＥＴ２１は１個のＦＥＴである。
この第２電源回路４７には、定電圧出力端（５Ｖ）と、
省エネルギ待機時にも５Ｖを給電する省エネ給電端（５
ＶＥ）がある。

【０１０８】第２電源回路４７のＦＥＴ２１に直列に、
電流検出用の抵抗Ｒ２１が接続されている。この抵抗Ｒ
２１を含む電流値検出回路ＩＳＥＮ２１の回路構成と回
路動作は、前述の電流値検出回路ＩＳＥＮ１１と同じで
ある。

【０１０９】この実施例では、電流値検出回路ＩＳＥＮ
２１の発光ダイオードＬＤ２１が発生する光も、フォト
トランジスタＰＴ４１を照らすので、第２電源回路４７
のトランスＴＲ２１の１次側電流が設定値を超える過電
流になると、過電流検出信号線（ＤＳＰの割込み入力ポ
ートＩｉｎｔ１）が、高レベルＨ（Ｖｃｃ）から、割込
み要求レベルである低レベルＬ（２次側グランド電位）
に低下する。

【０１１０】再度図３を参照する。第１電源回路４６の
ドライブ回路ＤＲＩＶ１１は、ＤＳＰ４８のスイッチン
グＯＮ／ＯＦＦ信号である第１のＰＷＭパルスを出力す
るＰＷＭ出力ポートＰＷＭ１１につながっている。ＤＲ
ＩＶ１１，トランスＴＲ１１およびスイッチング素子Ｆ
ＥＴ１１によって、１次側スイッチ回路が構成され、直
流変換回路４５の出力電圧をＰＷＭパルスに応答したス
イッチングによりチョッピングして、トランスＴＲ１１
の１次巻線にパルス通電する。

【０１１１】トランスＴＲ１１の２次側には、２次巻線
に誘起したパルス状電圧を直流に変換して出力する出力
回路がある。出力回路は、ダイオードＤ１１，Ｄ１２、
チョークコイルＣＨ１１、２次側の過電流を検出する２
次側過電流検出回路ＩＳＥＮ１２、出力電圧検出回路Ｖ
ＳＥＮ１１および平滑コンデンサＣ１１により構成され
る。

【０１１２】２次側過電流検出回路ＩＳＥＮ１２は、第
１電源回路４６の出力回路に流れる電流を、その大小に
応じた電圧（２次電流検出信号）に変換して出力するよ
う構成され、ＩＳＥＮ１２から出力された電圧（２次電
流検出信号）は、ＤＳＰ４８のＡ／Ｄ変換入力ポートＩ
ｆ１１に印加する。

【０１１３】出力電圧検出回路ＶＳＥＮ１１は、第１電
源回路４６の出力電圧Ｖout１１（２４Ｖ）の電圧に比
例する電圧を、ＤＳＰ４８のＡ／Ｄ変換入力ポートＶｆ
１１に印加する。

【０１１４】また、第２電源回路４７のトランスＴＲ２
１の２次側の出力回路も第１電源回路４６のものと同様
な構成であるが、更に、ＤＳＰ４８に給電するための電
源を設けている。これはトランスＴＲ２１の３次巻線に
接続したダイオードＤ３１とコンデンサＣ３１および定
電圧回路ＣＶ３１ならびに逆流防止のダイオードＤ３３
で構成している。ＤＳＰ４８の電源端子ＶｃｃとＧＮＤ
間には、バッテリーＢ１とダイオードＤ３２、更に、起
動用回路のリレーＲＡ１により閉駆動されるリレー接片
で開閉される接点、の直列回路が接続している。

【０１１５】図５に、ＤＳＰ４８の構成を示す。この例
では、イベントマネジャをＰＷＭパルス発生器６５に用
いている。これには、複数のＰＷＭパルス出力ポートが
あり、ＣＰＵ６１が、各出力ポート宛ての、ＰＷＭパル
スおよびパルスデューティを規定するデータを、ＰＷＭ
パルス発生器６５内のパルス生成制御用のレジスタにロ
ードする。このロードがあるとＰＷＭパルス発生器６５
は、レジスタのデータで規定されるＰＷＭパルスを発生
して、ＰＷＭパルス出力ポートから出力する。この実施
例では、２つのＰＷＭパルス出力ポートＰＷＭ１１およ
びＰＷＭ２１から、スイッチングドライバＤＲＩＶＥ１
１およびＤＲＩＶＥ２１に、各ＰＷＭパルスを出力す
る。各ＰＷＭパルスの周期およびデューティを規定する
データは、ＣＰＵ６１がパルス発生器６５に設定する。

【０１１６】ＤＳＰ４８内のＡ／Ｄ変換器６８には、第
１電源回路４６の出力電流（Ｉｆ１１），出力電圧（Ｖ
ｆ１１）および回路温度（ＴＥＭ）をあらわすフィード
バック信号と、第２電源回路４７の出力電流（Ｉｆ２
１）および出力電圧（Ｖｆ２１）を表すフィードバック
信号が、印加される。Ａ／Ｄ変換器６８は、インターフ
ェイス６７を介したＣＰＵ６１の制御（指示）のもと
に、指定された入力チャンネルに加わっているフィード
バック信号をデジタルデータに変換して、自身の出力レ
ジスタにラッチし、変換完了信号を発生する。

【０１１７】ＣＰＵ６１はこの変換完了信号に応答し
て、フィードバックデジタルデータ（Ａ／Ｄ変換デー
タ）を読み込んで、電源回路の出力電圧を設定電圧（２
４Ｖ，５Ｖ）とするためのＰＷＭパルスデューティの演
算と、それを規定するデータの、パルス発生器６５への
書込み、もしくは、電源回路の出力電流の異常検出又は
第１電源回路４６の過熱異常検出を行う。

【０１１８】ＣＰＵ６１の、上述の動作或いは処理を行
うプログラムは、ＥＥＰＲＯＭ６２に書きこまれてい
る。ＲＡＭ６３は、データの一時的な保持或いは保存に
用いられる。

【０１１９】再度図３を参照する。商用交流電圧がオン
になると、すなわちＩＮ１，ＩＮ２から入力すると、ダ
イオードブリッジＤＢ１で整流された直流電圧により、
抵抗Ｒ１を介して起動回路のリレーＲＡ１に電流が流
れ、バッテリＢ１の電圧をＤＳＰ４８の電源電圧入力端
Ｖccに印加するための接点ＲＡ１がオンする。これによ
り、ＤＳＰ４８に動作電圧が供給され、ＤＳＰ４８が起
動し、ＣＰＵ６１が、ＥＥＰＲＯＭ６２のプログラムに
したがって、図６の（ａ）に示す制御動作を行う。

【０１２０】すなわち、図６の（ａ）を参照するとＣＰ
Ｕ６１は、それに動作電圧が加わると、その内外のレジ
スタおよび入出力ポートを待機状態とし（初期化：ステ
ツプ１）、そしてパルス発生器６５に与えるＰＷＭパル
ス（の周期およびデューティ）を規定するデータを格納
する出力レジスタであるＰＷＭレジスタに、初期値（Ｐ
ＷＭパルス周期，２４Ｖ出力のためのデューティを規定
する第１基準値、および、５Ｖ出力のためのデューティ
を規定する第２基準値）を書込む（ステツプ２）。これ
らのデータは、ＥＥＰＲＯＭ６２の、ＣＰＵ動作プログ
ラム上に書き込まれている。なお、以下においてカッコ
内にステップ番号又は記号を記入する時には、ステップ
という語を省略して、ステップ番号又は記号のみを記入
する。

【０１２１】次にＣＰＵ６１は、パルス発生器６５の割
込みレジスタをリセットして、パルス発生器６５のＰＷ
Ｍパルス生成制御用のレジスタに、ＰＷＭレジスタのデ
ータを書き込む（３）。パルス発生器６５はこの書込み
があつたデータに基づいたＰＷＭパルスの生成（出力）
を開始する。なお、パルス発生器６５の割込み信号ライ
ンＰＤＰＩＮＴのレベルがＬになるとパルス発生器６５
がそのＰＷＭパルス出力ポートをハイインピーダンス
（出力回路遮断）にしこれによりＦＥＴ（１１／２１）
がオフになり、パルス発生器６５がその内部の出力禁止
フラグを、禁止を表す１とし、この１がある間はハイイ
ンピーダンスを継続するが、パルス発生器６５の割込み
レジスタをリセットするとは、この出力禁止フラグの１
をクリアして、禁止解除を表す０にする事を意味する。

【０１２２】次にＣＰＵ６１は、２００μｓｅｃ時限の
プログラムタイマをスタートして（４）、そのタイムオ
ーバに応答するタイマ割込みを許可する（５）。ＣＰＵ
６１は更に、パルス発生器６５の割込み信号ラインＰＤ
ＰＩＮＴのレベルＨからＬへの変化に応答する外部割込
みを許可する（６）。そして、ＣＰＵ６１への動作電圧
がなくなるまで、すなわち、商用交流の給電が止まるま
で、割込みの発生を待つ無限ループに入る（７）。

【０１２３】次に図６の（ｂ）を参照する。その後、２
００μｓｅｃタイマがタイムオーバするとＣＰＵ６１
は、図６の（ｂ）に示すタイマ割り込み（ＴＩＩ）に進
んで、２００μｓｅｃタイマを再スタートし（２１）、
Ａ／Ｄ変換器６８の、入力電圧チャンネルを、Ｎｏ．０
に設定してＡ／Ｄ変換器６８にＡ／Ｄ変換を指示し（２
２）、Ａ／Ｄ変換の完了に応答する割込みを許可する
（２３）。Ａ／Ｄ変換器６８は、入力ポートＮｏ．０の
アナログ信号すなわち第２電源回路４７の出力電圧をあ
らわすフィードバック信号（Ｖｆ２１）のデジタル変換
を開始し、これを終了すると終了信号（変換データ読取
りレディ）を発生する。ＣＰＵ６１は、この終了信号に
応答して、図７に示すＡ／Ｄ変換終了割込み（ＡＤＩ）
に進む。

【０１２４】図７に示す割込み（ＡＤ１）でＣＰＵ６１
は、いま終えたＡ／Ｄ変換の入力ポート（チャンネル）
に対応して（３１−３４）、それがＮｏ．０であったと
きには「５Ｖ出力制御」（３５）を、Ｎｏ．１であった
ときには「２４Ｖ出力制御」（３６）を、Ｎｏ．２であ
ったときには「５Ｖ２次側過電流保護」（３７）を、Ｎ
ｏ．３であったときには「２４Ｖ２次側過電流保護」
（３８）を、Ｎｏ．４であったときには「過熱保護制
御」（３８）を、実行する。

【０１２５】図８に、「５Ｖ出力制御」（３５）の内容
を示す。これに進むとＣＰＵ６１は、レジスタＶｆ２１
にＡ／Ｄ変換器６８が変換したデータ（第２電源回路４
７の出力電圧データ）を読み込んで（４１）、それが設
定値Ｒｆ５Ｖ以上（過電圧）であるかをチェックする
（４２）。設定値Ｒｆ５Ｖ未満であると、今回読みこん
だ出力電圧データの、５Ｖに対する誤差量を算出して誤
差量をＰＷＭパルスデューティに変換し、このパルスデ
ューティを規定するデータを算出して（４３）、それを
ＣＰＵ６１の内部又はＲＡＭ６３に定めたＰＷＭレジス
タに更新書込みして、ＰＷＭレジスタのデータをパルス
発生器６５のＰＷＭパルス生成制御用のレジスタに書き
込む（４４）。これにより、パルス発生器６５がパルス
出力ポートＰＷＭ２１に出力するＰＷＭパルスが、前記
出力電圧の誤差量を０にするためのデューティに変わ
る。これが、第２電源回路４７の出力電圧のフィードバ
ック制御である。

【０１２６】第２電源回路４７の出力電圧が設定値Ｒｆ
５Ｖ以上（過電圧）であったときには、ＣＰＵ６１は、
ＰＷＭレジスタにＰＷＭデューティ０％のデータを書込
む（４７）。これにより、パルス発生器６５のパルス出
力がすべてとまり、ＦＥＴ１１およびＦＥＴ２１がオフ
になる。次いでＣＰＵ６１は、それ自身に許可している
割込みをすべて禁止する（４８）。これにより、ＣＰＵ
６１が動作停止状態（無限ループ）となり、交流電圧が
１度遮断されてもう一度投入されるまで、ＤＳＰ４８が
動作を停止し、第１電源回路４６および第２電源回路４
７共に、動作を停止し出力がなくなる。

【０１２７】上述の過電圧ではなく、上記のようにＰＷ
Ｍパルス（ＰＷＭ２１）のデューティを更新した時に
は、ＣＰＵ６１は、Ａ／Ｄ変換入力チャンネルのＮｏ．
１を指定してＡ／Ｄ変換器６８にＡ／Ｄ変換を指示し
（４５）、Ａ／Ｄ変換の完了に応答する割込みを許可す
る（４６）。Ａ／Ｄ変換器６８は、入力ポートＮｏ．１
のアナログ信号すなわち第１電源回路４６の出力電圧を
あらわすフィードバック信号（Ｖｆ１１）のデジタル変
換を開始し、これを終了すると終了信号（変換データ読
取りレディ）を発生する。ＣＰＵ６１は、この終了信号
に応答して、図７に示すＡ／Ｄ変換終了割込み（ＡＤ
Ｉ）に進み、そして図７のステップ３２から「２４Ｖ出
力制御」（３６）に進む。

【０１２８】図９に、「２４Ｖ出力制御」（３６）の内
容を示す。この内容は、上述の「５Ｖ出力制御」（３
５）と同様であり、第１電源回路４６の出力電圧を設定
値２４Ｖにするように、第１電源回路４６のドライバＦ
ＥＴ１１に与えるＰＷＭパルス（ＰＷＭ１１）のデュー
ティを、同様にフィードバック制御する（５１−５
４）。第１電源回路４６の出力電圧が過電圧であると、
ＤＳＰ４８は第１電源回路４６および第２電源回路４７
の駆動を停止して、制御動作を停止する（５７，５
８）。第１電源回路４６の出力電圧が過電圧ではなく、
ＰＷＭパルス（ＰＷＭ１１）のデューティを更新した時
には、ＣＰＵ６１は、Ａ／Ｄ変換入力チャンネルのＮ
ｏ．２を指定してＡ／Ｄ変換器６８にＡ／Ｄ変換を指示
し（５５）、Ａ／Ｄ変換の完了に応答する割込みを許可
する（５６）。Ａ／Ｄ変換器６８は、入力ポートＮｏ．
２のアナログ信号すなわち第２電源回路４７の出力電流
をあらわすフィードバック信号（Ｉｆ２１）のデジタル
変換を開始し、これを終了すると終了信号（変換データ
読取りレディ）を発生する。ＣＰＵ６１は、この終了信
号に応答して、図７に示すＡ／Ｄ変換終了割込み（ＡＤ
Ｉ）に進み、そして図７のステップ３３から「５Ｖ２次
側過電流保護」（３７）に進む。

【０１２９】図１０に、「５Ｖ２次側過電流保護」（３
７）の内容を示す。これに進むとＣＰＵ６１は、レジス
タＩｆ２１にＡ／Ｄ変換器６８が変換したデータ（第１
電源回路４６の出力電流データ）を読み込んで（６
１）、それが設定値Ｒｆ５Ｖｉ以上（過電流）であるか
をチェックする（６２）。設定値Ｒｆ５Ｖｉ以上である
とそこでＤＳＰ４８は第１電源回路４６および第２電源
回路４７の駆動を停止して、制御動作を停止する（６
５，６６）。過電流でないときには、ＣＰＵ６１は、Ａ
／Ｄ変換入力チャンネルのＮｏ．３を指定してＡ／Ｄ変
換器６８にＡ／Ｄ変換を指示し（６３）、Ａ／Ｄ変換の
完了に応答する割込みを許可する（６４）。Ａ／Ｄ変換
器６８は、入力ポートＮｏ．３のアナログ信号すなわち
第１電源回路４６の出力電流をあらわすフィードバック
信号（Ｉｆ１１）のデジタル変換を開始し、これを終了
すると終了信号（変換データ読取りレディ）を発生す
る。ＣＰＵ６１は、この終了信号に応答して、図７に示
すＡ／Ｄ変換終了割込み（ＡＤＩ）に進み、そして図７
のステップ３４から「２４Ｖ２次側過電流保護」（３
８）に進む。

【０１３０】「２４Ｖ２次側過電流保護」（３８）の内
容は、上述の「５Ｖ２次側過電流保護」（３７）の内容
と同様である。この「２４Ｖ２次側過電流保護」（３
８）で第２電源回路４７の出力電流（Ｉｆ１１）が正常
であるとＣＰＵ６１は、Ａ／Ｄ変換入力チャンネルのＮ
ｏ．４を指定してＡ／Ｄ変換器６８にＡ／Ｄ変換を指示
し、Ａ／Ｄ変換の完了に応答する割込みを許可する。Ａ
／Ｄ変換器６８は、入力ポートＮｏ．４のアナログ信号
すなわち第１電源回路４６に備わったサーミスタＴＨの
温度検出信号（ＴＨＭ）のデジタル変換を開始し、これ
を終了すると終了信号（変換データ読取りレディ）を発
生する。ＣＰＵ６１は、この終了信号に応答して、図７
に示すＡ／Ｄ変換終了割込み（ＡＤＩ）に進み、そして
図７のステップ３４から「過熱保護制御」（３９）に進
む。

【０１３１】図１１に、「過熱保護制御」（３９）の内
容を示す。これに進むとＣＰＵ６１は、レジスタＴＥＭ
にＡ／Ｄ変換器６８が変換したデータ（サーミスタＴＨ
の温度検出データ）を読み込んで（８１）、それが設定
値ＲｆＴＥＭ以上（過温度）であるかをチェックする
（８２）。設定値ＲｆＴＥＭ以上であるとそこでＤＳＰ
４８は第１電源回路４６および第２電源回路４７の駆動
を停止して、制御動作を停止する（８５，８６）。過温
度でないときには、ＣＰＵ６１は、Ａ／Ｄ変換入力チャ
ンネルのＮｏ．０を指定してＡ／Ｄ変換器６８にＡ／Ｄ
変換を指示し（８３）、Ａ／Ｄ変換の完了に応答する割
込みを許可する（８４）。Ａ／Ｄ変換器６８は、入力ポ
ートＮｏ．０のアナログ信号すなわち第２電源回路４７
の出力電圧をあらわすフィードバック信号（Ｖｆ２１）
のデジタル変換を開始し、これを終了すると終了信号
（変換データ読取りレディ）を発生する。ＣＰＵ６１
は、この終了信号に応答して、図７に示すＡ／Ｄ変換終
了割込み（ＡＤＩ）に進み、そして図７のステップ３１
ら「５Ｖ出力制御」（３５）に進む。この「５Ｖ出力制
御」（３５）の内容は前述の通りである。

【０１３２】このように、フィードバック信号の読み込
み（Ａ／Ｄ変換）と、ＰＷＭパルスデューテイの更新，
出力過電流の検出および過熱検出を、所定順で繰返す
が、これらの一連、すなわち図６の（ｂ）のステップ２
２，２３および図７に示す「Ａ／Ｄ変換終了割込み」
（ＡＤ１）のステップ３１−３９、を実行するに要する
時間は２００μｓｅｃ未満であるので、この一連の処理
は、２００μｓｅｃタイマがタイムオーバする前に完了
する。そして、２００μｓｅｃタイマがタイムオーバす
ると、ＣＰＵ６１は、図６の（ｂ）に示すタイマ割り込
み（ＴＩＩ）を再度実行する。これにより、ＣＰＵ６１
の制御周期は、実質上２００μｓｅｃである。なお、Ｐ
ＷＭパルスは１００ＫＨｚ程度の周波数である。

【０１３３】ＣＰＵ６１の以上の制御動作により、ＤＳ
Ｐ４８は、ポートＶｆ２１に入力する出力電圧回路ＶＳ
ＥＮ２１の出力電圧値が所定の電圧となるよう、スイッ
チング素子ＦＥＴ２１をＯＮ／ＯＦＦするＰＷＭパルス
を生成し、ドライブ回路ＤＲＩＶ２１に出力する。ドラ
イブ回路ＤＲＩＶ２１を介して、スイッチング素子ＦＥ
Ｔ２１がＯＮ／ＯＦＦ駆動され、トランスＴＲ２１が励
磁される。そして、２次コイル，３次コイルに誘起した
交流電圧が、それぞれ整流平滑され、直流電圧（５Ｖ，
５ＶＥ，Ｖｃｃ）が出力される。ＤＳＰ４８は常に、出
力電圧値（Ｖｆ２１）が所定の電圧値５Ｖとなるよう、
スイッチングＯＮ／ＯＦＦのＯＮデューティ演算と、該
デューティのパルス出力を続ける。

【０１３４】また、同様に、ポートＶｆ１１に入力する
出力電圧回路ＶＳＥＮ１１の出力電圧値が所定の電圧２
４Ｖとなるよう、スイッチング素子ＦＥＴ１１をＯＮ／
ＯＦＦするスイッチング信号をＤＳＰ４８が演算し、ド
ライブ回路ＤＲＩＶ１１に出力する。ドライブ回路ＤＲ
ＩＶ１１を介して、スイッチング素子ＦＥＴ１１がＯＮ
／ＯＦＦされ、トランスＴＲ１１が励磁される。ＤＳＰ
４８は常に、出力電圧値（Ｖｆ１１）所定の電圧値２４
Ｖとなるよう、スイッチングＯＮ／ＯＦＦのＯＮデュー
ティ演算と、該デューティのパルス出力を続ける。

【０１３５】ここでスイッチング素子ＦＥＴ１１又はＦ
ＥＴ２１に過電流が流れたときの動作フローを説明す
る。

【０１３６】図６の（ｃ）に、ＦＥＴ１１又はＦＥＴ２
１に過電流が流れたときの、ＣＰＵ６１の外部割込み処
理（ＰＤＩ）の内容を示す。すでに説明したが、ＦＥＴ
１１又はＦＥＴ２１に過電流が流れると、図４に示す発
光ダイオードＬＤ１１またはＬＤ２１が発光し、図５に
示すフォトトランジスタＰ４１が導通して、ＤＳＰ４８
の割り込み入力ポートＩｉｎｔ１の信号ＰＤＰＩＮＴ
が、高レベルＨから、割込み要求レベルのＬに転ずる。
するとパルス発生器６５（イベントマネジャ）が、ＣＰ
Ｕ６１の動作周波数の３〜４クロックサイクルの遅延
後、ＰＷＭ出力ポートＰＷＭ１１およびＰＷＭ２１をハ
ード的にハイインピーダンス状態としてこれを保持する
出力禁止フラグ（１ビットデータ）を設定し（Ｈ＝１と
し）、ＰＷＭパルスの周期およびパルスデューティを定
めるデータを格納するレジスタをクリアする。これによ
り、ＰＷＭ出力ポートＰＷＭ１１およびＰＷＭ２１はス
イッチングＯＮ／ＯＦＦ停止の状態（出力遮断）にな
る。これによりドライブ駆動回路ＤＲＩＶ１１，ＤＲＩ
ＶＥ２１の出力もＯＦＦ状態に移行し、スイッチング素
子ＦＥＴ１１およびＦＥＴ２１は、ＯＦＦになる。

【０１３７】ＣＰＵ６１は、図６の（ｃ）の外部割込み
（ＰＤＩ）に進むが、この割込みのプログラムの実行を
開始するまで数μｓの時間遅れがある。そしてこの割込
み処理では、パルス発生器６５の出力禁止フラグを解除
（０にクリア）し（２５）、そしてパルス発生器６５の
レジスタにＰＷＭパルス出力のためのデータを設定し
て、パルス出力を開始する（２６）。この割込みプログ
ラムの実行に数μｓの時間がかかる。以上の処理にて、
パルスバイパルスにて１次側のスイッチング素子ＦＥＴ
１１，ＦＥＴ２１に流れる過電流を正確に検出し、保護
制御を行い、スイッチング電源装置、特にスイッチング
素子の破壊，損傷を防ぐことができる。

【０１３８】−第２実施例− 第２実施例で用いるＤＳＰ４８の構成を図１２に示す。
この第２実施例のスイッチング電源装置４１の、第１電
源回路４６および第２電源回路４７の構成は、図３およ
び図４に示すものと同様である。しかし、第１電源回路
４６の１次電流検出回路ＩＳＥＮ１１の発光ダイオード
ＬＤ１１は、図１２に示す第１の絶縁カプラ４９に結合
してそのフォトトランジスタＰＴ４１に光を照射する。
第２電源回路４７の１次電流検出回路ＩＳＥＮ２１の発
光ダイオードＬＤ２１は、第２の絶縁カプラ５０に結合
してそのフォトトランジスタＰＴ５１に光を照射する。

【０１３９】なお、上述の第１実施例では、過電流検出
時の入力ポートが１つ（Ｉｉｎｔ１）のみのため、どれ
か１つのスイッチング素子により過電流が発生しただけ
でも、全てのＰＷＭ出力を出力停止し、駆動回路ＤＲＩ
ＶＥ１１，ＤＲＩＶＥ２１をＯＦＦしてしまう。

【０１４０】これに対して、第２実施例では、ＤＳＰ４
８に複数の過電流検出の入力ポートＩｉｎｔ１，Ｉｉｎ
ｔ２を備え、これらに個別に過電流信号を与えること
で、マルチ出力のスイッチング電源において、駆動回路
ＤＲＩＶＥ１１，ＤＲＩＶＥ２１単位にスイッチング素
子の過電流保護を図ったものである。すなわち第２実施
例は、ＰＷＭポート（ＰＷＭ１１，ＰＷＭ２１）と同数
の１次側電流値検出回路（ＩＳＥＮ１１＋４９，ＩＳＥ
Ｎ２１＋５０）と、前記1次側電流値検出回路の過電流
検出信号を入力する入力ポート（Ｉｉｎｔ１，Ｉｉｎｔ
２）を有している。

【０１４１】図１２に示すＤＳＰ４８は、２つのパルス
発生器６５および７１を備えている。これらの機能は、
前述の、図５に示すパルス発生器と同様である。ＣＰＵ
６１の制御動作の大要は、前述の第１実施例のものと同
じである。しかし、細かくは、ＤＲＩＶＥ１１に与える
ＰＷＭパルス（ＰＷＭ１１）を規定するデータはパルス
発生器６５のみに設定し、外部割込み信号ＰＤＰＩＮＴ
１＝Ｌが発生したときには、割込１によって、パルス発
生器６５のみに、前述の割込み処理（ＰＤＩ：図６の
（ｃ））を行う。同様に、ＤＲＩＶＥ２１に与えるＰＷ
Ｍパルス（ＰＷＭ２１）を規定するデータはパルス発生
器７１のみに設定し、外部割込み信号ＰＤＰＩＮＴ２＝
Ｌが発生したときには、割込２によって、パルス発生器
７１のみに、前述の割込み処理（ＰＤＩ：図６の
（ｃ））を行う。

【０１４２】−第３実施例− 図１３に、第３実施例で用いるＤＳＰ４８を示す。これ
は、図１２に示すＤＳＰ４８にオアゲート７６を付加し
たものである。パルス発生器７１には、第２電源回路４
７の１次側過電流信号（ＰＤＰＩＮＴ２＝Ｌ）のみが印
加されるが、パルス発生器６５には、第１電源回路４６
の１次側過電流信号（ＰＤＰＩＮＴ１＝Ｌ）に加えて、
オアゲート７６を通して第２電源回路４７の１次側過電
流信号（ＰＤＰＩＮＴ２＝Ｌ）も印加される。これによ
り、２４Ｖ出力の第１電源回路４６が１次側過電流にな
ると、第１電源回路４６のスイッチング素子ＦＥＴ１１
がオフになるが、第２電源回路４７のスイッチング素子
ＦＥＴ２１はオンを継続する。

【０１４３】しかし、５Ｖ出力の第２電源回路４７が１
次側過電流になると、第２電源回路４７および第１電源
回路４６のスイッチング素子ＦＥＴ２１およびＦＥＴ１
１が共にオフになる。これに合わせてＣＰＵ６１は、第
２電源回路４７が１次側過電流になると、それに応答し
てパルス発生器７１および６５に対して前述の割込み処
理（ＰＤＩ：図６の（ｃ））を行うが、第１電源回路４
６が１次側過電流になると、それに応答してパルス発生
器６５のみに対して前述の割込み処理（ＰＤＩ：図６の
（ｃ））を行う。

【０１４４】オアゲート７６の付加により、このように
柔軟な１次側過電流保護制御を実現できる。この実施例
では、第２電源回路４７が基本電圧出力用であり、その
スイッチング素子ＦＥＴ２１が過電流を発生した場合、
該スイッチング素子のスイッチングＯＮ／ＯＦＦ停止は
もちろんのこと、動力用の第１電源回路４６のスイッチ
ング素子ＦＥＴ１１のスイッチングＯＮ／ＯＦＦも同時
に停止させる。過電流が第１電源回路４６のスイッチン
グ素子ＦＥＴ１１で発生した場合は、このスイッチング
素子ＦＥＴ１１のスイッチングＯＮ／ＯＦＦのみ停止さ
せるという、柔軟な過電流保護制御が実現する。

【０１４５】−第４実施例− 第４実施例では、図１４に示す１次側電流検出回路ＩＳ
ＥＮ１１およびＩＳＥＮ２１を用いる。これらの検出回
路ＩＳＥＮ１１，ＩＳＥＮ２１は、１次側電流レベルを
表すアナログ検出信号（電流信号）を出力し、図１５に
示すＤＳＰ４８のＡ／Ｄ変換入力ポートＩｄ１１，Ｉｄ
２１に与える。

【０１４６】図１５に示すＤＳＰ４８では、ポートＩｄ
１１の電流信号をＡ／Ｄ変換器７２がデジタルデータに
変換してその出力ラッチにラッチし、このラッチと同時
に変換終了信号をデジタル比較器７３に与える。Ａ／Ｄ
変換器７２は、第１のＰＷＭパルス（ＰＷ１１）Ａが、
スイッチングオンを指示するレベルにある間、上述の変
換動作を高速で繰返す。同様に、ポートＩｄ２１の電流
信号をＡ／Ｄ変換器７４がデジタルデータに変換してそ
の出力ラッチにラッチし、このラッチと同時に変換終了
信号をデジタル比較器７５に与える。Ａ／Ｄ変換器７４
は、第２のＰＷＭパルス（ＰＷ２１）Ｂが、スイッチン
グオンを指示するレベルにある間、上述の変換動作を高
速で繰返す。

【０１４７】ＣＰＵ６１が、デジタル比較器７３には、
第１電源回路４６の１次側過電流判定用の第１閾値Ｒｆ
２４Ｖｐｉを表すデータを設定（ラッチ）し、デジタル
比較器７５には、第２電源回路４７の１次側過電流判定
用の第２閾値Ｒｆ５Ｖｐｉを表すデータを設定（ラッ
チ）する。

【０１４８】デジタル比較器７３は、定常的にＨの判定
出力を発生しているが、Ａ／Ｄ変換器７２が変換終了信
号を与えたときのＡ／Ｄ変換器７２の変換データが第１
閾値Ｒｆ２４Ｖｐｉ以上であるときのみ、その判定出力
をＬにきりかえる。このＬが、割込み要求信号ＰＤＰＩ
ＮＴ１＝Ｌとしてパルス発生器６５およびＣＰＵ６１に
与えられ、これら６５，６１が、図１２に示す第２実施
例のものと同様に動作する。

【０１４９】同様に、デジタル比較器７５は、定常的に
Ｈの判定出力を発生しているが、Ａ／Ｄ変換器７４が変
換終了信号を与えたときのＡ／Ｄ変換器７４の変換デー
タが第２閾値Ｒｆ５Ｖｐｉ以上であるときのみ、その判
定出力をＬに切換える。このＬが、割込み要求信号ＰＤ
ＰＩＮＴ２＝Ｌとしてパルス発生器７１およびＣＰＵ６
１に与えられ、これら７１，６１が、図１２に示す第２
実施例のものと同様に動作する。

【０１５０】この第４実施例では、電流値検出回路ＩＳ
ＥＮ１１，ＩＳＥＮ２１からの電圧値換算出力を常にＤ
ＳＰ４８のＩｄ１１，Ｉｄ２１端子に入力し、ＤＳＰ４
８内部でハード的に、ＣＰＵ６１の、ＥＥＰＲＯＭに格
納した動作プログラム上に設定されている第１閾値Ｒｆ
２４Ｖｐｉ，第２閾値Ｒｆ５Ｖｐｉと比較している。こ
れらの閾値Ｒｆ２４Ｖｐｉ，Ｒｆ５Ｖｐｉは、ＤＳＰ４
８の動作プログラム上に設定された閾値レジスタにあ
り、これを書き換えることで閾値変更ができる構成とな
っている。

【０１５１】−第５実施例− 図１６に、第５実施例で用いるＤＳＰ４８を示す。これ
は、図１５に示すＤＳＰ４８にオアゲート７６を付加し
たものである。パルス発生器７１には、第２電源回路４
７の１次側過電流信号（ＰＤＰＩＮＴ２＝Ｌ）のみが印
加されるが、パルス発生器６５には、第１電源回路４６
の１次側過電流信号（ＰＤＰＩＮＴ１＝Ｌ）に加えて、
オアゲート７６を通して第２電源回路４７の１次側過電
流信号（ＰＤＰＩＮＴ２＝Ｌ）も印加される。これによ
り、２４Ｖ出力の第１電源回路４６が１次側過電流にな
ると、第１電源回路４６のスイッチング素子ＦＥＴ１１
がオフになるが、第２電源回路４７のスイッチング素子
ＦＥＴ２１はオンを継続する。

【０１５２】しかし、５Ｖ出力の第２電源回路４７が１
次側過電流になると、第２電源回路４７および第１電源
回路４６のスイッチング素子ＦＥＴ２１およびＦＥＴ１
１が共にオフになる。これに合わせてＣＰＵ６１は、第
２電源回路４７が１次側過電流になると、それに応答し
てパルス発生器７１および６５に対して前述の割込み処
理（ＰＤＩ：図６の（ｃ））を行うが、第１電源回路４
６が１次側過電流になると、それに応答してパルス発生
器６５のみに対して前述の割込み処理（ＰＤＩ：図６の
（ｃ））を行う。

【０１５３】−第６実施例− 図１７に、第６実施例で用いるＤＳＰ４８を示す。これ
は、図１５に示すＤＳＰ４８にオアゲート７６を付加
し、パルス発生器を一個６５にしたものであるが、第１
電源回路４６の１次側過電流信号（ＰＤＰＩＮＴ１＝
Ｌ）および第２電源回路４７の１次側過電流信号（ＰＤ
ＰＩＮＴ２＝Ｌ）のいずれも、オアゲート７６を通し
て、パルス発生器６５に与えるようにした。１次側過電
流信号（ＰＤＰＩＮＴ１＝Ｌ，ＰＤＰＩＮＴ２＝Ｌ）を
発生する機能は、図１５に示すＤＳＰ４８と同様である
が、ＣＰＵ６１の制御動作は図６−図１１に示す第１実
施例のものと同様である。

【０１５４】−第７実施例− 図１８に、第７実施例で用いるＤＳＰ４８を示す。これ
は、図１５に示すＤＳＰ４８にデータセレクタ（選択ゲ
ート）７７−８０を付加したものであり、これらのセレ
クタの入力のいずれをセレクタの出力にするかは、ＣＰ
Ｕ６１が各セレクタに与える選択指定データで定まる。
これにより、過電流検出した入力ポート先（Ｉｄ１１，
Ｉｄ２１）に応じて出力停止するＰＷＭ出力ポート先
（ＰＷＭ１１，ＰＷＭ２１）は、ＤＳＰ４８内の、選択
指定データを書換えることでソフト的に設定できる。し
たがって、スイッチング電源基板の配線レイアウト上の
制約がなく、自由に、電流検出信号を印加するＡ／Ｄ入
力ポートＩｄ１１，Ｉｄ２１（又は過電流信号入力ポー
トＩｉｎｔ１，Ｉｉｎｔ２）と、ＰＷＭパルス出力ポー
トＰＷ１１，ＰＷ２１の対応を設定することが可能であ
る。

【０１５５】また、柔軟な１次側過電流保護制御を実現
できる。例えば、基本電圧出力用のスイッチング素子が
過電流を発生した場合、該スイッチング素子のスイッチ
ングＯＮ／ＯＦＦ停止はもちろんのこと、他の出力電圧
回路のスイッチング素子のスイッチングＯＮ／ＯＦＦも
同時に停止させる。過電流が該他の出力電圧回路のスイ
ッチング素子で発生した場合は、このスイッチング素子
のスイッチングＯＮ／ＯＦＦのみ停止させるという、柔
軟な過電流保護制御が可能となる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１実施例の電源装置４１
を装備したプリンタＰＴＲを含む画像形成装置の外観を
示す斜視図、（ｂ）はプリンタＰＴＲの画像形成機構の
概要を示すブロック図である。

【図２】図１の（ａ）に示す画像形成装置の電気系統
の概要を示すブロック図である。

【図３】図２に示す第１実施例のスイッチング電源装
置４１の構成を示すブロック図である。

【図４】図３に示す１次電流検出回路ＩＳＥＮ１１お
よびＩＳＥＮ２１の構成を示す電気回路図である。

【図５】図３に示すデジタル制御部４８の構成を示す
ブロック図である。

【図６】図５に示すＣＰＵ６１の制御動作を示すフロ
ーチャートであり、（ａ）はメインルーチンを、（ｂ）
および（ｃ）は割込み処理を示す。

【図７】図５に示すＣＰＵ６１の、Ａ／Ｄ変換器６８
のＡ／Ｄ変換終了に応答する割込み処理を示すフローチ
ャートである。

【図８】図７に示す「５Ｖ出力制御」（３５）の内容
を示すフローチャートである。

【図９】図７に示す「２４Ｖ出力制御」（３６）の内
容を示すフローチャートである。

【図１０】図７に示す「５Ｖ２次側過電流保護」（３
７）の内容を示すフローチャートである。

【図１１】図７に示す「過熱保護制御」（３９）の内
容を示すフローチャートである。

【図１２】第２実施例で用いるＤＳＰ４８の構成を示
すブロック図である。

【図１３】第３実施例で用いるＤＳＰ４８の構成を示
すブロック図である。

【図１４】第４実施例で用いる１次側電流検出回路Ｉ
ＳＥＮ１１，ＩＳＥＮ２１の構成を示す電気回路図であ
る。

【図１５】第４実施例で用いるＤＳＰ４８の構成を示
すブロック図である。

【図１６】第５実施例で用いるＤＳＰ４８の構成を示
すブロック図である。

【図１７】第６実施例で用いるＤＳＰ４８の構成を示
すブロック図である。

【図１８】第７実施例で用いるＤＳＰ４８の構成を示
すブロック図である。

【符号の説明】

ＰＣａ：パソコンＰＴＲ：カラープリンタＯＰＢ：操作パネルＳＣＲ：原稿スキャナＡＤＦ：自動原稿供給装置１：感光体２：メインチャージャ３：レーザ走査器４：現像装置５：転写チャージャ６：転写ベルト７：レジストローラ８：転写分離チャージャ９：搬送ベルト１０：定着器１１：ソータ１２：クリーニング装置１３：クリーニングブレー
ド１４：光センサ１５：光センサ１６：温度センサ４１：スイッチング電源装
置ＰＳ１〜ＰＳ３：給電線ＩＮ１，ＩＮ２:交流入力
端子４５：直流変換回路ＤＢ１：全波整流ダイオー
ドブリッジＲＡ１：リレー４６：第１電源回路ＤＲＩＶＥ１１：ドライバ４７：第２電源回路ＤＲＩＶＥ２１：ドライバＩＳＥＮ１１，ＩＳＥＮ２１：電流値検出回路ＶＳＥＮ１１，ＶＳＥＮ２１：出力電圧検出回路ＩＳＥＮ１２，ＩＳＥＮ２２：２次側過電流検出回路

Claims

【特許請求の範囲】

【請求項１】トランス，該トランスの１次巻線にＰＷＭ
パルスに応答してスイッチング給電する１次側回路，該
トランスの２次巻線に発生する電圧を整流し負荷に給電
する２次側回路、および、前記ＰＷＭパルスを発生する
デジタル処理のパルス発生器とそれにＰＷＭパルスを規
定するデータを与えるＣＰＵを含むデジタル信号処理装
置、を備える電源装置の、前記１次側回路のオン電流を抵抗に通して該抵抗の電圧
を、発光素子と光電変換素子を含むフォトカプラの該発
光素子に通電する発光ドライバに印加して、光電変換素
子の受光信号を前記過電流信号として、前記デジタル信
号処理装置に与え、該デジタル信号処理装置の前記パル
ス発生器が該過電流信号に応答してそのスイッチングオ
ン出力を止める、過電流保護方法。
【請求項２】１次側回路のオン電流が流れる前記抵抗と
前記発光ドライバの制御信号入力端との間をダイオード
で、該制御信号入力端から前記抵抗への通電を可能につ
ないで、該ダイオードと前記制御信号入力端との接続点
に接続した抵抗に定電圧を印加して、前記１次側回路の
オン電流の増大によって前記制御信号入力端の電圧を上
昇させて前記発光素子に通電する、上記の過電流保護方
法。
【請求項３】トランス，該トランスの１次巻線にＰＷＭ
パルスに応答してスイッチング給電する１次側回路，該
トランスの２次巻線に発生する電圧を整流し負荷に給電
する２次側回路、および、前記ＰＷＭパルスを発生する
デジタル処理のパルス発生器とそれにＰＷＭパルスを規
定するデータを与えるＣＰＵを含むデジタル信号処理装
置、を備える電源装置の、前記１次側回路のオン電流を抵抗に通して、該抵抗の電
圧を前記デジタル信号処理装置に与え、該デジタル信号
処理装置において該電圧をデジタルデータに変換し、該
デジタルデータが設定値以上のとき前記過電流信号を発
生する、過電流保護方法。
【請求項４】前記ＣＰＵが前記過電流信号に応答して、
前記パルス発生器がスイッチングオン出力を止めた後
に、該パルス発生器にＰＷＭパルス発生を再開させる、
請求項１，２又は３記載の過電流保護方法。
【請求項５】前記パルス発生器は、前記過電流信号に応
答してＰＷＭパルス出力ポートをハイインピーダンスと
してこれを保持し；前記ＣＰＵが前記過電流信号に応答
して割込み処理を開始してこの割込み処理により、前記
パルス発生器がスイッチングオン出力を止めた後に、パ
ルス発生器のハイインピーダンスの保持を解除し前記レ
ジスタにＰＷＭパルス出力のためのデータを設定する；
請求項１，２，３又は４記載の過電流保護方法。
【請求項６】トランス，該トランスの１次巻線にＰＷＭ
パルスに応答してスイッチング給電する１次側回路，該
トランスの２次巻線に発生する電圧を整流し負荷に給電
する２次側回路、および、前記ＰＷＭパルスを発生する
デジタル信号処理装置、を備えるスイッチング電源装置
において、前記１次側回路のスイッチングオンの電流を電圧に変換
する１次側オン電流検出手段；および、変換した電圧が
設定値以上になると過電流信号を発生する比較手段；を
備え、前記デジタル信号処理装置が、前記ＰＷＭパルス
を発生し前記過電流信号に応答してＰＷＭパルス出力を
止めるパルス発生器、および、該パルス発生器にＰＷＭ
パルス出力のためのデータを与えるＣＰＵ、を含む；こ
とを特徴とする電源装置。
【請求項７】第１トランス，該トランスの１次巻線に第
１のＰＷＭパルスに応答してスイッチング給電する第１
の１次側回路，第１トランスの２次巻線に発生する電圧
を整流し負荷に給電する第１の２次側回路，第１の１次
側回路のスイッチングオンの電流を第１の電圧に変換す
る第１の１次側オン電流検出手段、および、第１の変換
した電圧が設定値以上になると第１の過電流信号を発生
する第１の比較手段、を備える第１回路；第２トラン
ス，該トランスの１次巻線に第２のＰＷＭパルスに応答
してスイッチング給電する第２の１次側回路，第２トラ
ンスの２次巻線に発生する電圧を整流し負荷に給電する
第２の２次側回路，第２の１次側回路のスイッチングオ
ンの電流を第２の電圧に変換する第２の１次側オン電流
検出手段、および、第２の変換した電圧が設定値以上に
なると第２の過電流信号を発生する第２の比較手段、を
備える第２回路；および、第１および第２のＰＷＭパルスを発生し第１および第２
の過電流信号のいずれにも応答してＰＷＭパルス出力を
止めるパルス発生器、および、該パルス発生器に第１お
よび第２のＰＷＭパルス出力のためのデータを与えるＣ
ＰＵ、を含むデジタル信号処理装置；を備える電源装
置。
【請求項８】第１トランス，該トランスの１次巻線に第
１のＰＷＭパルスに応答してスイッチング給電する第１
の１次側回路，第１トランスの２次巻線に発生する電圧
を整流し負荷に給電する第１の２次側回路，第１の１次
側回路のスイッチングオンの電流を第１の電圧に変換す
る第１の１次側オン電流検出手段、および、第１の変換
した電圧が設定値以上になると第１の過電流信号を発生
する第１の比較手段、を備える第１回路；第２トラン
ス，該トランスの１次巻線に第２のＰＷＭパルスに応答
してスイッチング給電する第２の１次側回路，第２トラ
ンスの２次巻線に発生する電圧を整流し負荷に給電する
第２の２次側回路，第２の１次側回路のスイッチングオ
ンの電流を第２の電圧に変換する第２の１次側オン電流
検出手段、および、第２の変換した電圧が設定値以上に
なると第２の過電流信号を発生する第２の比較手段、を
備える第２回路；および、第１および第２のＰＷＭパルスを発生し第１の過電流信
号に応答して第１のＰＷＭパルス出力を止め、第２の過
電流信号に応答して第２のＰＷＭパルス出力を止めるパ
ルス発生器、および、該パルス発生器に第１および第２
のＰＷＭパルス出力のためのデータを与えるＣＰＵ、を
含むデジタル信号処理装置；を備える電源装置。
【請求項９】１次側オン電流検出手段は、１次側オン電
流が通流する抵抗であり；比較手段は、該抵抗にそれに
向けて順方向に接続されたダイオードを通して接続され
て該抵抗の電圧の上昇により発光素子の通電電流を上げ
るドライバ、および、該発光素子およびその光を受けて
前記過電流信号を発生する光電変換素子の組合せで成る
絶縁カプラを含む；請求項６，請求項７又は請求項８記
載のスイッチング電源装置。
【請求項１０】トランス，該トランスの１次巻線にＰＷ
Ｍパルスに応答してスイッチング給電する１次側回路，
該トランスの２次巻線に発生する電圧を整流し負荷に給
電する２次側回路、および、前記ＰＷＭパルスを発生す
るデジタル信号処理装置、を備えるスイッチング電源装
置において、前記１次側回路のスイッチングオンの電流を電圧に変換
する１次側オン電流検出手段；を備え、前記デジタル信
号処理装置が、該１次側オン電流検出手段が変換した電
圧をデジタルデータに変換するＡ／Ｄ変換手段，該デジ
タルデータが表す値が設定値以上になると過電流信号を
発生する比較手段，前記ＰＷＭパルスを発生し前記過電
流信号に応答してＰＷＭパルス出力を止めるパルス発生
器、および、該パルス発生器にＰＷＭパルス出力のため
のデータを与えるＣＰＵ、を含む；ことを特徴とする電
源装置。
【請求項１１】第１トランス，該トランスの１次巻線に
第１のＰＷＭパルスに応答してスイッチング給電する第
１の１次側回路，第１トランスの２次巻線に発生する電
圧を整流し負荷に給電する第１の２次側回路、および、
第１の１次側回路のスイッチングオンの電流を第１の電
圧に変換する第１の１次側オン電流検出手段、を備える
第１回路；第２トランス，該トランスの１次巻線に第２
のＰＷＭパルスに応答してスイッチング給電する第２の
１次側回路，第２トランスの２次巻線に発生する電圧を
整流し負荷に給電する第２の２次側回路、および、第２
の１次側回路のスイッチングオンの電流を第２の電圧に
変換する第２の１次側オン電流検出手段、を備える第２
回路；および、第１および第２の電圧を第１および第２のデジタルデー
タに変換するＡ／Ｄ変換手段，第１および第２のデジタ
ルデータが表す値が設定値以上になると第１および第２
の過電流信号を発生する比較手段，第１および第２のＰ
ＷＭパルスを発生し第１および第２の過電流信号のいず
れにも応答してＰＷＭパルス出力を止めるパルス発生
器、および、該パルス発生器に第１および第２のＰＷＭ
パルス出力のためのデータを与えるＣＰＵ、を含むデジ
タル信号処理装置；を備える電源装置。
【請求項１２】第１トランス，該トランスの１次巻線に
第１のＰＷＭパルスに応答してスイッチング給電する第
１の１次側回路，第１トランスの２次巻線に発生する電
圧を整流し負荷に給電する第１の２次側回路、および、
第１の１次側回路のスイッチングオンの電流を第１の電
圧に変換する第１の１次側オン電流検出手段、を備える
第１回路；第２トランス，該トランスの１次巻線に第２
のＰＷＭパルスに応答してスイッチング給電する第２の
１次側回路，第２トランスの２次巻線に発生する電圧を
整流し負荷に給電する第２の２次側回路、および、第２
の１次側回路のスイッチングオンの電流を第２の電圧に
変換する第２の１次側オン電流検出手段、を備える第２
回路；および、第１および第２の電圧を第１および第２のデジタルデー
タに変換するＡ／Ｄ変換手段，第１および第２のデジタ
ルデータが表す値が設定値以上になると第１および第２
の過電流信号を発生する比較手段，第１および第２のＰ
ＷＭパルスを発生し第１の過電流信号に応答して第１の
ＰＷＭパルス出力を止め、第２の過電流信号に応答して
第２のＰＷＭパルス出力を止めるパルス発生器、およ
び、該パルス発生器に第１および第２のＰＷＭパルス出
力のためのデータを与えるＣＰＵ、を含むデジタル信号
処理装置；を備える電源装置。
【請求項１３】第１回路は、電力消費が大きい高負荷に
給電するための高い直流電圧を出力する高パワ−電源回
路であり、第２回路は、電力消費が小さい制御回路およ
び素子に給電するための低い直流電圧を出力する低パワ
ー電源回路である、請求項７，請求項８，請求項１１又
は請求項１２記載の電源装置。
【請求項１４】前記第２回路は、省エネ待機時には負荷
がオフされる電圧出力端と、省エネ待機時にも負荷が継
続してオンである省エネ待機給電端を有する、請求項１
３記載の電源装置。
【請求項１５】前記ＣＰＵが前記過電流信号に応答し
て、前記パルス発生器がスイッチングオン出力を止めた
後に、該パルス発生器にＰＷＭパルス発生を再開させ
る;請求項６，請求項７，請求項８，請求項９，請求項
１０，請求項１１，請求項１２，請求項１３又は請求項
１４に記載の電源装置。
【請求項１６】前記パルス発生器は、前記過電流信号に
応答してＰＷＭパルス出力ポートをハイインピーダンス
としてこれを保持し；前記ＣＰＵが前記過電流信号に応
答して割込み処理を開始してこの割込み処理により、前
記パルス発生器がスイッチングオン出力を止めた後に、
パルス発生器のハイインピーダンスの保持を解除し前記
レジスタにＰＷＭパルス出力のためのデータを設定す
る；請求項１５記載の電源装置。
【請求項１７】請求項６乃至請求項１６のいずれかに記
載の電源装置；および、該電源装置から給電され、画像
データが表す画像を形成する画像形成手段；を含む画像
形成装置。
【請求項１８】請求項１４に記載の電源装置；該電源装
置から給電され画像データが表す画像を形成する画像形
成手段；ならびに、省エネ待機時には、前記電源装置の
第１回路から画像形成手段への給電、および、第２回路
の電圧出力端から画像形成手段への給電を遮断するスイ
ッチ手段；を含む画像形成装置。
【請求項１９】更に、外部から与えられる印刷情報を画
像データに変換して前記画像形成手段に与えるプリンタ
コントローラを含む請求項１７又は請求項１８記載の画
像形成装置。
【請求項２０】更に、原稿画像を読取って画像データを
生成して前記画像形成手段に与える原稿スキャナを含む
請求項１７，請求項１８又は請求項１９記載の画像形成
装置。