JP2002229549A - 可変クロック速度を有するディスプレイ装置およびその動作方法 - Google Patents
可変クロック速度を有するディスプレイ装置およびその動作方法Info
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- JP2002229549A JP2002229549A JP2001079121A JP2001079121A JP2002229549A JP 2002229549 A JP2002229549 A JP 2002229549A JP 2001079121 A JP2001079121 A JP 2001079121A JP 2001079121 A JP2001079121 A JP 2001079121A JP 2002229549 A JP2002229549 A JP 2002229549A
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/18—Timing circuits for raster scan displays
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Controls And Circuits For Display Device (AREA)
- Transforming Electric Information Into Light Information (AREA)
Abstract
(57)【要約】
【課題】 可変クロック速度を有するディスプレイ装置
およびその動作方法を提供する。 【解決手段】 ディスプレイ装置が初期化されている状
態では、ピクセル・クロックおよびメモリ読出しクロッ
クは最大値に設定されている。CPUがメモリ・エリアか
ら読出しを行う場合、ピクセル・クロックおよびメモリ
読出しクロックの周波数はCPU更新オンスクリーン・メ
モリの周波数およびCPU変更オンスクリーン・メモリ・
ブロックの変分に応じて調整される。一方、CPUがいか
なる更新も開始しない場合には、ピクセル・クロックお
よびメモリ読出しクロックの値はその可能最小値に調整
されて節電される。
およびその動作方法を提供する。 【解決手段】 ディスプレイ装置が初期化されている状
態では、ピクセル・クロックおよびメモリ読出しクロッ
クは最大値に設定されている。CPUがメモリ・エリアか
ら読出しを行う場合、ピクセル・クロックおよびメモリ
読出しクロックの周波数はCPU更新オンスクリーン・メ
モリの周波数およびCPU変更オンスクリーン・メモリ・
ブロックの変分に応じて調整される。一方、CPUがいか
なる更新も開始しない場合には、ピクセル・クロックお
よびメモリ読出しクロックの値はその可能最小値に調整
されて節電される。
Description
【0001】
【発明の属する技術分野】本発明はディスプレイ装置及
びその動作方法に係り、特に、消費電力を減らすために
実際の動作状態に応じてクロック速度を調整できるディ
スプレイ装置に関する。
びその動作方法に係り、特に、消費電力を減らすために
実際の動作状態に応じてクロック速度を調整できるディ
スプレイ装置に関する。
【0002】
【従来の技術】インターネット技術の急速な進歩によ
り、コンピュータを使用することがますます身近になっ
てきている。ユーザ間でやりとりされるデータの種類に
は、文書データの他に音声データや画像データもある。
各種のメディアから送信される情報が非常に多くなるに
つれて、送信速度および処理能力がコンピュータ・シス
テム研究の見地から重要になってきた。各種のデータ送
信のうちで、画像データ送信は通常最大のデータ容量を
必要とする。画像データは通常、ディスプレイ装置(例
えば、液晶ディスプレイ(LCD)やブラウン管(CR
T)など)に表示される。一般に、ディスプレイ装置の
ディスプレイ・コントローラは、一定の固定周波数で一
定のピクセル・クロック・パルスを有するので、画像信
号は一定の固定クロック速度に応じて画面に表示され
る。
り、コンピュータを使用することがますます身近になっ
てきている。ユーザ間でやりとりされるデータの種類に
は、文書データの他に音声データや画像データもある。
各種のメディアから送信される情報が非常に多くなるに
つれて、送信速度および処理能力がコンピュータ・シス
テム研究の見地から重要になってきた。各種のデータ送
信のうちで、画像データ送信は通常最大のデータ容量を
必要とする。画像データは通常、ディスプレイ装置(例
えば、液晶ディスプレイ(LCD)やブラウン管(CR
T)など)に表示される。一般に、ディスプレイ装置の
ディスプレイ・コントローラは、一定の固定周波数で一
定のピクセル・クロック・パルスを有するので、画像信
号は一定の固定クロック速度に応じて画面に表示され
る。
【0003】実際には、画像信号を常に同じクロック速
度で表示する必要はない。例えば、ユーザが最初連続し
て多くの画像を切替える必要がある場合、画像が素早く
切り替わることが望ましい。クロック速度が遅い場合に
は、ユーザの待ち時間が長くなる。逆に、ユーザがいっ
たん特定のプログラムを実行すると、同一の画像か、あ
るいはほとんど違いのない画像が表示されることがよく
ある。このような状況でクロック速度が高速に維持され
ていると、ディスプレイ・コントローラおよび関連する
すべての外部メモリの消費電力が無駄になる。したがっ
て、動作コストが高くなるばかりか、装置の実用寿命を
も縮めてしまう。
度で表示する必要はない。例えば、ユーザが最初連続し
て多くの画像を切替える必要がある場合、画像が素早く
切り替わることが望ましい。クロック速度が遅い場合に
は、ユーザの待ち時間が長くなる。逆に、ユーザがいっ
たん特定のプログラムを実行すると、同一の画像か、あ
るいはほとんど違いのない画像が表示されることがよく
ある。このような状況でクロック速度が高速に維持され
ていると、ディスプレイ・コントローラおよび関連する
すべての外部メモリの消費電力が無駄になる。したがっ
て、動作コストが高くなるばかりか、装置の実用寿命を
も縮めてしまう。
【0004】
【発明が解決しようとする課題】本発明の1つの目的
は、可変クロック速度を有するディスプレイ装置および
その動作方法を提供することである。この装置はコンピ
ュータ・システムの実際の状態に応じて最適なクロック
周波数を検出することができるため、消費電力を抑制し
ながらユーザの要求を満たすことができる。
は、可変クロック速度を有するディスプレイ装置および
その動作方法を提供することである。この装置はコンピ
ュータ・システムの実際の状態に応じて最適なクロック
周波数を検出することができるため、消費電力を抑制し
ながらユーザの要求を満たすことができる。
【0005】
【課題を解決するための手段】本発明の目的に従って、
これらおよび他の効果を達成するためにここでは具体化
して広義に説明する。本発明は可変クロック速度を有す
るディスプレイ装置を提供する。このディスプレイ装置
は、決定ブロック、周波数変更ブロック、第1マルチプ
レクサ、第2マルチプレクサ、メモリ・ユニット、メモ
リ・コントローラ、ディスプレイ・コントローラおよび
ディスプレイ・パネルからなる。決定ブロックはCPU
書込みアドレス信号、オンスクリーン開始アドレス信号
およびオンスクリーン終了アドレス信号を受信し、CP
U更新オンスクリーン中間データおよび変更オンスクリ
ーン中間エリアを周波数変更ブロックに送信する必要が
あるかどうかを決定する。周波数変更ブロックは、クロ
ック・セット信号を発信する同期信号と一緒に、CPU
更新オンスクリーン中間データおよび変更オンスクリー
ン中間エリアを受信する。第1マルチプレクサはクロッ
ク・セット信号を受信しピクセル・クロック信号を求め
た後に、対応するクロック・セット信号を出力する。第
2マルチプレクサはこの対応クロック・セット信号を受
信してメモリ読出しクロック信号を求める。メモリ・ユ
ニットにはデータが保持されている。メモリ・コントロ
ーラはメモリ読出しクロック信号を受信し、メモリ・ユ
ニットから前記データを取り出す。その後メモリ・コン
トローラはメモリ読出しデータ・クロック・パルスを出
力する。ディスプレイ・コントローラはメモリ読出しデ
ータ・クロック・パルスおよびピクセル・クロック信号
を受信し、オンスクリーン・データ信号および対応する
ピクセル・クロック信号を出力する。ディスプレイ・パ
ネルはこれらのオンスクリーン・データ信号および対応
ピクセル・クロック信号を受信し、画像を表示させる。
ディスプレイ・パネルは、例えば、液晶ディスプレイ
(LCD)やブラウン管(CRT)などであってもよ
い。
これらおよび他の効果を達成するためにここでは具体化
して広義に説明する。本発明は可変クロック速度を有す
るディスプレイ装置を提供する。このディスプレイ装置
は、決定ブロック、周波数変更ブロック、第1マルチプ
レクサ、第2マルチプレクサ、メモリ・ユニット、メモ
リ・コントローラ、ディスプレイ・コントローラおよび
ディスプレイ・パネルからなる。決定ブロックはCPU
書込みアドレス信号、オンスクリーン開始アドレス信号
およびオンスクリーン終了アドレス信号を受信し、CP
U更新オンスクリーン中間データおよび変更オンスクリ
ーン中間エリアを周波数変更ブロックに送信する必要が
あるかどうかを決定する。周波数変更ブロックは、クロ
ック・セット信号を発信する同期信号と一緒に、CPU
更新オンスクリーン中間データおよび変更オンスクリー
ン中間エリアを受信する。第1マルチプレクサはクロッ
ク・セット信号を受信しピクセル・クロック信号を求め
た後に、対応するクロック・セット信号を出力する。第
2マルチプレクサはこの対応クロック・セット信号を受
信してメモリ読出しクロック信号を求める。メモリ・ユ
ニットにはデータが保持されている。メモリ・コントロ
ーラはメモリ読出しクロック信号を受信し、メモリ・ユ
ニットから前記データを取り出す。その後メモリ・コン
トローラはメモリ読出しデータ・クロック・パルスを出
力する。ディスプレイ・コントローラはメモリ読出しデ
ータ・クロック・パルスおよびピクセル・クロック信号
を受信し、オンスクリーン・データ信号および対応する
ピクセル・クロック信号を出力する。ディスプレイ・パ
ネルはこれらのオンスクリーン・データ信号および対応
ピクセル・クロック信号を受信し、画像を表示させる。
ディスプレイ・パネルは、例えば、液晶ディスプレイ
(LCD)やブラウン管(CRT)などであってもよ
い。
【0006】本発明はまた、ディスプレイ装置のクロッ
ク速度を調整する方法をも提供する。最初、ディスプレ
イ装置が初期化されている時には、ピクセル・クロック
およびメモリ読出しクロックは最大値に設定されてい
る。CPUがメモリ・エリアから読出しを行う場合、ピク
セル・クロックおよびメモリ読出しクロックの周波数は
CPU更新オンスクリーン・メモリの周波数およびCPU変更
オンスクリーン・メモリ・ブロックの変分に応じて調整
される。一方、CPUがいかなる更新も開始しない場合に
は、ピクセル・クロックおよびメモリ読出しクロックの
周波数はその最小値に調整される。
ク速度を調整する方法をも提供する。最初、ディスプレ
イ装置が初期化されている時には、ピクセル・クロック
およびメモリ読出しクロックは最大値に設定されてい
る。CPUがメモリ・エリアから読出しを行う場合、ピク
セル・クロックおよびメモリ読出しクロックの周波数は
CPU更新オンスクリーン・メモリの周波数およびCPU変更
オンスクリーン・メモリ・ブロックの変分に応じて調整
される。一方、CPUがいかなる更新も開始しない場合に
は、ピクセル・クロックおよびメモリ読出しクロックの
周波数はその最小値に調整される。
【0007】以上の大まかな説明および以下の詳細な説
明は例示にすぎず、本発明のより詳しい説明は特許請求
の範囲においてなされることを理解されたい。以下では
添付図面を参照しながら本発明の好適な実施形態を詳細
に説明する。図面および記述において、同一かあるいは
同等部分は可能な限り同じ参照番号を用いる。
明は例示にすぎず、本発明のより詳しい説明は特許請求
の範囲においてなされることを理解されたい。以下では
添付図面を参照しながら本発明の好適な実施形態を詳細
に説明する。図面および記述において、同一かあるいは
同等部分は可能な限り同じ参照番号を用いる。
【0008】
【発明の実施の形態】図1は、本発明の1つの好適な実
施形態に従った可変クロック速度を有するディスプレイ
装置の概略図である。図1のように、この可変クロック
速度ディスプレイ装置は、決定ブロック10、周波数変
更ブロック12、第1マルチプレクサ14、第2マルチプ
レクサ16、メモリ・ユニット18、メモリ・コントロ
ーラ20、ディスプレイ・コントローラ22およびディ
スプレイ・パネル24からなる。決定ブロック10はCP
U書込みアドレス信号26、オンスクリーン開始アドレ
ス信号28およびオンスクリーン終了アドレス信号30
を受信する。使用される画像ブロックの大きさが決定さ
れ、CPU更新オンスクリーン中間データ32および変
更オンスクリーン中間エリア34が周波数変更ブロック
12へ送信される。
施形態に従った可変クロック速度を有するディスプレイ
装置の概略図である。図1のように、この可変クロック
速度ディスプレイ装置は、決定ブロック10、周波数変
更ブロック12、第1マルチプレクサ14、第2マルチプ
レクサ16、メモリ・ユニット18、メモリ・コントロ
ーラ20、ディスプレイ・コントローラ22およびディ
スプレイ・パネル24からなる。決定ブロック10はCP
U書込みアドレス信号26、オンスクリーン開始アドレ
ス信号28およびオンスクリーン終了アドレス信号30
を受信する。使用される画像ブロックの大きさが決定さ
れ、CPU更新オンスクリーン中間データ32および変
更オンスクリーン中間エリア34が周波数変更ブロック
12へ送信される。
【0009】周波数変更ブロック12は、CPU更新オ
ンスクリーン中間データ32および変更オンスクリーン
中間エリア34、および同期信号(Vsync)36に応じ
てユーザ・クロック・セット信号38を発生させる。こ
のクロック・セット信号38は第1マルチプレクサ14
に送信される。第1マルチプレクサはまた、複数の異な
るピクセル・クロック信号(ピクセル・クロック0〜ピ
クセル・クロックn−1)をも受信する。クロック・セ
ット信号38に応じてピクセル・クロック信号(ピクセ
ル・クロック0〜ピクセル・クロックn−1)の中の1
つが選択され、ピクセル・クロック出力40が発生す
る。一方、対応するクロック・セット信号42が第2マ
ルチプレクサ16に送信される。第2マルチプレクサは
また、複数の異なるメモリ・クロック信号(メモリ・ク
ロック0〜メモリ・クロックn−1)をも受信する。対
応クロック・セット信号42に応じてメモリ・クロック
信号(メモリ・クロック0〜メモリ・クロックn−1)
の中の1つが選択され、メモリ読出しクロック出力44
が発生する。
ンスクリーン中間データ32および変更オンスクリーン
中間エリア34、および同期信号(Vsync)36に応じ
てユーザ・クロック・セット信号38を発生させる。こ
のクロック・セット信号38は第1マルチプレクサ14
に送信される。第1マルチプレクサはまた、複数の異な
るピクセル・クロック信号(ピクセル・クロック0〜ピ
クセル・クロックn−1)をも受信する。クロック・セ
ット信号38に応じてピクセル・クロック信号(ピクセ
ル・クロック0〜ピクセル・クロックn−1)の中の1
つが選択され、ピクセル・クロック出力40が発生す
る。一方、対応するクロック・セット信号42が第2マ
ルチプレクサ16に送信される。第2マルチプレクサは
また、複数の異なるメモリ・クロック信号(メモリ・ク
ロック0〜メモリ・クロックn−1)をも受信する。対
応クロック・セット信号42に応じてメモリ・クロック
信号(メモリ・クロック0〜メモリ・クロックn−1)
の中の1つが選択され、メモリ読出しクロック出力44
が発生する。
【0010】また、メモリ・ユニット18内にはデータ
が保存されている。メモリ・コントローラ20は、メモ
リ読出しクロック信号44を読み取った後、対応するデ
ータをメモリ・ユニット18から取り出し、メモリ読出
しデータ46をディスプレイ・コントローラ22に送出
する。ディスプレイ・コントローラ22はこのメモリ読
出しデータ46およびピクセル・クロック信号40を受
信し、オンスクリーン・データ信号48および対応する
ピクセル・クロック信号50をディスプレイ・パネル2
4に発生させる。最終的に画像がディスプレイ・パネル
24に表示される。ディスプレイ・パネルは例えば、液
晶ディスプレイ(LCD)やブラウン管(CRT)など
であってもよい。
が保存されている。メモリ・コントローラ20は、メモ
リ読出しクロック信号44を読み取った後、対応するデ
ータをメモリ・ユニット18から取り出し、メモリ読出
しデータ46をディスプレイ・コントローラ22に送出
する。ディスプレイ・コントローラ22はこのメモリ読
出しデータ46およびピクセル・クロック信号40を受
信し、オンスクリーン・データ信号48および対応する
ピクセル・クロック信号50をディスプレイ・パネル2
4に発生させる。最終的に画像がディスプレイ・パネル
24に表示される。ディスプレイ・パネルは例えば、液
晶ディスプレイ(LCD)やブラウン管(CRT)など
であってもよい。
【0011】決定ブロック10は、CPU更新オンスク
リーン・メモリかあるいは変更オンスクリーン・メモリ
・エリアのアクセス周波数に基づいて、ディスプレイ・
コントローラ22を介して高速、低速あるいは静止画像
の処理を制御する。したがって、第1マルチプレクサ1
4および第2マルチプレクサ16が発生させたピクセル
・クロック信号40およびメモリ読出しクロック出力4
4は、それぞれ、高速、中速および低速の速度を有す
る。よって、システムが更新を要求しない時は消費電力
を抑えることができ、かつ更新にあまり待たされること
なく最適な状態が常に維持される。
リーン・メモリかあるいは変更オンスクリーン・メモリ
・エリアのアクセス周波数に基づいて、ディスプレイ・
コントローラ22を介して高速、低速あるいは静止画像
の処理を制御する。したがって、第1マルチプレクサ1
4および第2マルチプレクサ16が発生させたピクセル
・クロック信号40およびメモリ読出しクロック出力4
4は、それぞれ、高速、中速および低速の速度を有す
る。よって、システムが更新を要求しない時は消費電力
を抑えることができ、かつ更新にあまり待たされること
なく最適な状態が常に維持される。
【0012】本発明はまた、ディスプレイ装置のクロッ
ク速度を調整する方法をも提供する。ディスプレイ装置
が最初、初期化されている場合、ピクセル・クロックお
よびメモリ読出しクロックは最大値に設定されている。
この最大値は、素早い切替えおよび多くの準備作業を処
理するのに必要である。CPUがメモリ・エリアから読出
しを行う場合、ピクセル・クロックおよびメモリ読出し
クロックの周波数は、CPU更新オンスクリーン・メモリ
の周波数およびCPU変更オンスクリーン・メモリ・ブロ
ックの変分に応じて調整される。一方、CPUがいかなる
更新も開始しない場合には、同一の画像かあるいはほと
んど違いのない画像が画面に表示される。この場合に
は、ピクセル・クロックおよびメモリ読出しクロックの
周波数はそれぞれの最小値に調整され節電される。
ク速度を調整する方法をも提供する。ディスプレイ装置
が最初、初期化されている場合、ピクセル・クロックお
よびメモリ読出しクロックは最大値に設定されている。
この最大値は、素早い切替えおよび多くの準備作業を処
理するのに必要である。CPUがメモリ・エリアから読出
しを行う場合、ピクセル・クロックおよびメモリ読出し
クロックの周波数は、CPU更新オンスクリーン・メモリ
の周波数およびCPU変更オンスクリーン・メモリ・ブロ
ックの変分に応じて調整される。一方、CPUがいかなる
更新も開始しない場合には、同一の画像かあるいはほと
んど違いのない画像が画面に表示される。この場合に
は、ピクセル・クロックおよびメモリ読出しクロックの
周波数はそれぞれの最小値に調整され節電される。
【0013】結論として、この可変クロック速度ディス
プレイ装置はCPU更新オンスクリーン・メモリの周波数
およびCPU変更オンスクリーン・メモリ・ブロックの変
分を正確に測定し、ピクセル・クロックおよびメモリ読
出しクロックの周波数を適切に調整することができる。
さらに、ユーザにとっては最適な状態を維持すること
で、消費電力を抑えることもできる。
プレイ装置はCPU更新オンスクリーン・メモリの周波数
およびCPU変更オンスクリーン・メモリ・ブロックの変
分を正確に測定し、ピクセル・クロックおよびメモリ読
出しクロックの周波数を適切に調整することができる。
さらに、ユーザにとっては最適な状態を維持すること
で、消費電力を抑えることもできる。
【0014】本発明の範囲あるいは精神から逸脱するこ
となしに、本発明の構成に種々の変更と変形とがなされ
うることは当業者には明白であろう。以上を考慮して、
本発明は特許請求の範囲およびこれと均等な領域にある
変更および変形を含むものであることが意図されてい
る。
となしに、本発明の構成に種々の変更と変形とがなされ
うることは当業者には明白であろう。以上を考慮して、
本発明は特許請求の範囲およびこれと均等な領域にある
変更および変形を含むものであることが意図されてい
る。
【図1】本発明の1つの好適な実施形態に従った可変ク
ロック速度ディスプレイ装置の概略図である。
ロック速度ディスプレイ装置の概略図である。
10:決定ブロック 12:周波数変更ブロック 14:第1マルチプレクサ 16:第2マルチプレクサ 18:メモリ・ユニット 20:メモリ・コントローラ 22:ディスプレイ・コントローラ 24:ディスプレイ・パネル 26:CPU書込みアドレス信号 28:オンスクリーン開始アドレス信号 30:オンスクリーン終了アドレス信号 32:CPU更新オンスクリーン中間データ 34:変更オンスクリーン中間エリア 36:同期信号 38:ユーザ・クロック・セット信号 40:ピクセル・クロック信号 42:対応クロック・セット信号 44:メモリ読出しクロック信号 46:メモリ読出しデータ 48:オンスクリーン・データ信号 50:対応ピクセル・クロック信号
フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H04N 5/66 H04N 5/66 B Fターム(参考) 5C006 AF04 AF51 AF57 AF72 BC11 BC16 BF01 BF11 BF15 BF24 FA47 5C058 AA01 AA06 BA18 BA26 BB10 5C080 AA10 BB05 DD26 JJ02 KK02 5C082 AA01 BA12 BA27 BC02 BD01 BD02 DA55 DA65 DA76 DA86 MM03
Claims (4)
- 【請求項1】 可変クロック速度を有するディスプレ
イ装置であって、 CPU書込みアドレス信号、オンスクリーン開始アドレス
信号およびオンスクリーン終了アドレス信号に応じてCP
U更新オンスクリーン中間データおよび変更オンスクリ
ーン中間エリアの出力を決定する決定ブロックと、 前記CPU更新オンスクリーン中間データおよび変更オン
スクリーン中間エリア、およびクロック・セット信号を
発信する同期信号を受信する周波数変更ブロックと、 前記クロック・セット信号を受信してピクセル・クロッ
ク信号出力を発生させ、対応するクロック・セット信号
を発信する第1マルチプレクサと、 前記対応クロック・セット信号を受信しメモリ読出しク
ロック信号出力を発生させる第2マルチプレクサと、 データを保持するメモリ・ユニットと、 前記メモリ読出しクロック信号を受信し、前記メモリ・
ユニットから対応するデータを読み出し、メモリ読出し
データを発信するメモリ・コントローラと、 前記メモリ読出しデータおよび前記ピクセル・クロック
信号を受信し、オンスクリーン・データ信号および対応
するピクセル・クロック信号出力を発生させるディスプ
レイ・コントローラと、 前記オンスクリーン・データ信号および対応ピクセル・
クロック信号を受信して画像を表示するディスプレイ・
パネルとからなることを特徴とする装置。 - 【請求項2】 請求項1に記載の装置において、 前記ディスプレイ・パネルが液晶ディスプレイ(LCD)
装置からなることを特徴とする装置。 - 【請求項3】 請求項1に記載の装置において、 前記ディスプレイ・パネルがブラウン管(CRT)からな
ることを特徴とする装置。 - 【請求項4】 可変クロック速度を有するディスプレ
イ装置の動作方法であって、 ディスプレイ装置の初期化時にピクセル・クロックおよ
びメモリ読出しクロックの値を可能最大値に設定するス
テップと、 CPUがメモリ・エリアから読み出しを行う場合に、CPU更
新オンスクリーン・メモリの周波数およびCPU変更オン
スクリーン・メモリ・ブロックの変分に応じて、前記ピ
クセル・クロックおよびメモリ読出しクロックの周波数
を調整するステップと、 CPUが更新作業を行わない場合に、前記ピクセル・クロ
ックおよびメモリ読出しクロックを可能最小値に調整す
るステップとからなることを特徴とする方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW090100699A TW509887B (en) | 2001-01-12 | 2001-01-12 | Display device with adjusting clock and the method thereof |
TW090100699 | 2001-01-12 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002229549A true JP2002229549A (ja) | 2002-08-16 |
Family
ID=21677026
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001079121A Pending JP2002229549A (ja) | 2001-01-12 | 2001-03-19 | 可変クロック速度を有するディスプレイ装置およびその動作方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6583785B2 (ja) |
JP (1) | JP2002229549A (ja) |
TW (1) | TW509887B (ja) |
Families Citing this family (51)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8290603B1 (en) | 2004-06-05 | 2012-10-16 | Sonos, Inc. | User interfaces for controlling and manipulating groupings in a multi-zone media system |
US11106425B2 (en) | 2003-07-28 | 2021-08-31 | Sonos, Inc. | Synchronizing operations among a plurality of independently clocked digital data processing devices |
US11294618B2 (en) | 2003-07-28 | 2022-04-05 | Sonos, Inc. | Media player system |
US11650784B2 (en) | 2003-07-28 | 2023-05-16 | Sonos, Inc. | Adjusting volume levels |
US8234395B2 (en) | 2003-07-28 | 2012-07-31 | Sonos, Inc. | System and method for synchronizing operations among a plurality of independently clocked digital data processing devices |
US9207905B2 (en) | 2003-07-28 | 2015-12-08 | Sonos, Inc. | Method and apparatus for providing synchrony group status information |
US8086752B2 (en) * | 2006-11-22 | 2011-12-27 | Sonos, Inc. | Systems and methods for synchronizing operations among a plurality of independently clocked digital data processing devices that independently source digital data |
US11106424B2 (en) | 2003-07-28 | 2021-08-31 | Sonos, Inc. | Synchronizing operations among a plurality of independently clocked digital data processing devices |
US7343508B2 (en) | 2004-03-05 | 2008-03-11 | Ati Technologies Inc. | Dynamic clock control circuit for graphics engine clock and memory clock and method |
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